プログラム可能な、レシーバの等化回路および方法
【課題】伝送媒体によって起こる減衰を好適に補償する等化回路を提供する。
【解決手段】伝送媒体を介して送信されるデータ信号は、その伝送媒体によって起こる減衰をこうむる。等化回路（１０６）は、直列に配列される複数のステージ（２０２）を含み、それによって、ステージ（２０２）の周波数応答を共に統合することを可能にする。各ステージ（２０２）は、ゼロを挿入するようにプログラム可能であり得、それによって、ステージ（２０２）の周波数応答の大きさは、２０ｄＢ／ｄｅｃａｄｅ大きくなる。ゼロの周波数位置はまた、プログラム可能であり得、それによって、各ステージ（２０２）が、特定の周波数に対する特定の量のゲインを与えることを可能にする。各ステージ（２０２）は、高周波ノイズの低減およびクロストーク消去に対する極の位置を決定するようにプログラム可能でもあり得る。
【解決手段】伝送媒体を介して送信されるデータ信号は、その伝送媒体によって起こる減衰をこうむる。等化回路（１０６）は、直列に配列される複数のステージ（２０２）を含み、それによって、ステージ（２０２）の周波数応答を共に統合することを可能にする。各ステージ（２０２）は、ゼロを挿入するようにプログラム可能であり得、それによって、ステージ（２０２）の周波数応答の大きさは、２０ｄＢ／ｄｅｃａｄｅ大きくなる。ゼロの周波数位置はまた、プログラム可能であり得、それによって、各ステージ（２０２）が、特定の周波数に対する特定の量のゲインを与えることを可能にする。各ステージ（２０２）は、高周波ノイズの低減およびクロストーク消去に対する極の位置を決定するようにプログラム可能でもあり得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータ通信に関し、より詳細には、そのような通信における回路を自動的に調整するための方法および装置であり、それによって、ドライバ回路からレシーバ回路へ送信されたデジタルデータ信号のロスを補償する。
【背景技術】
【０００２】
異なった信号の伝送媒体は、異なった信号の送信特性を有する傾向にある。例えば、ケーブルは、プリント回路基板のバックプレーンとは異なる送信特性を有し得る。さらに、伝送媒体の任意の所定のタイプの各場合が、伝送媒体のそのタイプにとって典型的である範囲内において、多少異なる特性を有し得る。また、通信媒体が、時間を経て変化する、または、他の環境要因の結果として変化することも起こり得る。
【０００３】
伝送媒体のパフォーマンスに不利益に特に影響する特性は、減衰および位相シフトである。減衰および位相シフトの量が周波数に依存することは、一般的なことである。典型的に、減衰および位相シフトの両方が、周波数の増加と共に増大する。本明細書中において、利便性のために、減衰、位相シフト、および他の形の信号の低下は、時折、総称的に、「ロス」として示される。
【０００４】
デジタルデータ信号の満足のいく送信を達成するために、特に、高データレートまたは高周波数において、送信されている間における信号にてロスを補償する必要性があり得る。さらに、そのようなロスが、場合、場合によって、または、時と共に変化し得るため、そのような補償が、少なくとも部分的に自動的または適応的であることが、所望され得る。そのような補償に対してしばし、用いられる用語は、等化である。用語、プリエンファシス（ｐｒｅ−ｅｍｐｈａｓｉｓ）もまた、時折、補償または等化に対して用いられる。ここにおいて、補償または等化は、ドライバにおいて行われる、すなわち、それは、発生するであろうロスを予想し、信号が送信される前に、その信号を修正することによってそれらのロスを補償することである。用語のプリエンファシスが用いられる場合、等化は、レシーバにおいて行われた補償に対する用語として用いられ得る。等化が、レシーバにおいて最初に行われたものとして記載されても、本発明の一部の局面が、ドライバにおいて行われる等化（プリエンファシス）に適用もされ得ることは、認識されるべきである。
【０００５】
一般的に、等化は、特定の周波数に対して固定量のゲインを有するプログラム不可能な回路によって提供される。そのような回路は、識別され得、適切な減衰特性を有する伝送媒体と共に用いられ得る。例えば、２ｄＢのゲインを１００ＭＨｚの信号に提供する等化は、１００ＭＨｚを２ｄＢ分を減衰させるバックプレーンと共に用いられ得る。
【０００６】
プログラマブルロジックデバイス（「ＰＬＤ」）回路のようなプログラム可能回路は、適応的な等化をサポートする際に有用であり得る性能を有し得る。例えば、ＰＬＤまたはＰＬＤ回路は、適応的な等化を必要とする信号の送信または受信に関わる構成要素のうちの１つであり得、または、そのような回路は、そのような信号の送受信、または、そのような信号の送信もしくは受信をする回路の特定の局面を制御するために用いられ得る。プログラム可能度（ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）が、起こり得る異なった送信ロス特性を扱うために、異なったパラメータおよび／または手順を提供するのを援助する故、そのようなプログラム可能回路（例えば、ＰＬＤ回路）は、本発明の実施において特に有用であり得る。
【発明の概要】
【課題を解決するための手段】
【０００７】
プログラム可能レシーバ等化回路は、伝送媒体によって起こる受信されたデータ信号の減衰に対して補償するために提供され得る。等化回路は、同一のステージのカスケードとして実施され得る。
【０００８】
各ステージは、別々にプログラム可能であり得る。各ステージは、パラメータと共にステージを提供する構成可能なデバイス（例えば、構成ＲＡＭ）に結合され得る。ここにおいて、デバイスは、パラメータによって動作する。等化回路の全体的な周波数応答は、各ステージの周波数応答の集まりであり得る。
【０００９】
各ステージのＤＣゲインは、プログラム可能であり得る。例えば、受信されたデータ信号のピークツーピーク電圧が低すぎる場合、１つ以上のステージは、その受信されたデータ信号のピークツーピーク電圧を高くするためにプログラム可能なように制御され得る。
【００１０】
各ステージは、伝達関数にゼロを挿入することによって、受信されたデータ信号にＡＣゲインをも提供し得る。ステージがゼロを挿入するかどうかは、プログラム可能なように制御され得る。挿入されたゼロは、ステージの周波数応答の大きさが、そのゼロを挿入した周波数において２０ｄＢ／ｄｅｃａｄｅのレートで大きくなるようにし得る。
【００１１】
特定の周波数（例えば、データ信号のデータレートに対応する周波数）において所望のゲインを得るために、各ステージは、プログラム可能なように制御され得、それによって、挿入されたゼロの周波数位置が選択される。一部の実施形態において、挿入されたゼロの周波数位置は、周波数範囲に制限され得る。
【００１２】
１つより多いステージが、ゼロを挿入するように構成される場合、周波数範囲は、高域の周波数範囲をカバーするように調整され得る。ここにおいて、その周波数範囲においてステージがゼロを挿入し得る。ゼロの周波数位置が散在する場合、等化回路によって提供されるゲインの傾きは、広域の周波数範囲に渡って増加する（すなわち、傾きは、各ゼロの周波数位置において、２０ｄＢ／ｄｅｃａｄｅ大きくなる）。これは、等化回路の周波数応答が、伝送媒体の周波数応答により適合することを可能にする。ここにおいて、伝送媒体の周波数応答の傾きは、周波数が増加するにつれより負になる。
【００１３】
各ステージの伝達関数はまた、極をも含み得る。ステージの伝達関数における極は、ステージのゲインが２０ｄＢ／ｄｅｃａｄｅにおいて減少するようにさせる。各ステージはまた、極の周波数位置をプログラム可能なように制御し得、それによって、高周波ノイズが減少し、クロストーク消去を可能にする。
【００１４】
本発明はさらに以下の手段を提供する。
（項目１）
伝送媒体を介して受信されるデータ信号へ等化をプログラム可能なように提供する等化回路であって、該等化回路は、
１つ以上のステージを備え、各ステージが、
該等化回路の伝達関数にゼロを挿入するように、および
挿入されたゼロの周波数位置を制御するように構成され、
挿入されたゼロの各々の該周波数位置が、該データ信号に十分なゲインを適用するように制御され、それによって、該伝送媒体によって起こる減衰に対して補償する、等化回路。
（項目２）
上記１つ以上のステージの各々が、さらに、上記等化回路の該伝達関数における極の周波数位置を制御するように構成される、項目１に記載の等化回路。
（項目３）
上記極の上記周波数位置が、上記データ信号における高周波ノイズをフィルタするように選択される、項目２に記載の等化回路。
（項目４）
上記１つ以上のステージの各々が、さらに、上記データ信号に、所望される量のＤＣゲインを提供するように構成される、項目１に記載の等化回路。
（項目５）
挿入されたゼロの各々の上記周波数位置が制御され、それによって、上記ゲインの傾きが、上記伝送媒体によって起こる上記減衰の傾きの大きさと同一になり、該減衰の傾きの符号と反対になる、項目１に記載の等化回路。
（項目６）
上記１つ以上のステージのステージが直列に結合される、項目１に記載の等化回路。
（項目７）
上記１つ以上のステージのステージがカスケード化される、項目１に記載の等化回路。（項目８）
伝送媒体を介してドライバによって送信されるデータ信号を受信するレシーバ回路であって、該レシーバ回路は、
項目１に記載の等化回路を備える、レシーバ回路。
（項目９）
上記データ信号へのＤＣバイアシングと上記伝送媒体とマッチイングするインピーダンスとを提供するように構成されるバイアス回路をさらに備える、項目８に記載のレシーバ回路。
（項目１０）
上記等化回路の出力部に結合されるバッファをさらに備え、それによって、該バッファに結合される他の回路の上記インピーダンスを、該等化回路の出力インピーダンスから分離する、項目８に記載のレシーバ回路。
（項目１１）
上記他の回路のうちの１つが信号検出回路である、項目１０に記載のレシーバ回路。
（項目１２）
上記他の回路のうちの１つがオフセット消去回路である、項目１０に記載のレシーバ回路。
（項目１３）
挿入されたゼロの各々のそれぞれの周波数位置は、ネガティブフィードバックループを用いて、上記等化回路の上記出力部によって少なくとも部分的に制御される、項目１０に記載のレシーバ回路。
（項目１４）
上記データ信号をフルスケールデジタル信号へ変換するために、上記等化回路の上記出力部に結合されるスライサをさらに備える、項目８に記載のレシーバ回路。
（項目１５）
伝送媒体を介して送信されるデータ信号へ等化を提供する方法であって、該方法は、
伝達関数に１つ以上のゼロを挿入することと、
該伝送媒体によって起こる減衰に対して補償するのに十分なゲインを提供するために、該１つ以上の挿入されたゼロのそれぞれの周波数位置を制御することと、
等化データ信号を生成するために、該伝達関数に該データ信号を適用することと
を包含する、方法。
（項目１６）
上記データ信号に結合される望まれない高周波ノイズをフィルタするために、１つ以上の極の上記それぞれの周波数位置を制御することをさらに包含する、項目１５に記載の方法。
（項目１７）
ゼロが挿入され得る周波数範囲を規定することをさらに包含する、項目１５に記載の方法。
（項目１８）
ゼロが挿入され得る該周波数範囲を規定することをさらに包含し、該周波数範囲は、オーバーラップし、広域および連続的な周波数範囲を共にカバーする、項目１５に記載の方法。
（項目１９）
上記伝達関数に所望される量のＤＣゲインを提供することをさらに包含する、項目１５に記載の方法。
（項目２０）
フルスケールデジタル信号を生成するために、上記等化されたデータ信号を処理することをさらに包含する、項目１５に記載の方法。
（項目２１）
上記１つ以上の挿入されたゼロの上記それぞれの周波数位置を制御することが、ユーザの入力に基づく、項目１５に記載の方法。
（項目２２）
上記挿入されたゼロの上記それぞれの周波数位置が制御され、それによって、上記ゲインの傾きが、上記伝送媒体によって起こる上記減衰の傾きの大きさと同一になり、該減衰の傾きの符号と反対になる、項目１５に記載の方法。
（項目２３）
上記挿入されたゼロの上記それぞれの周波数位置は、ネガティブフィードバックループを用いて、少なくとも部分的に制御される、項目１５に記載の方法。
【００１５】
（摘要）
伝送媒体を介して送信されるデータ信号は、その伝送媒体によって起こる減衰をこうむる。等化回路は、伝送媒体によって起こる減衰に対して補償するために提供される。等化回路は、直列に配列される複数のステージを含み、それによって、ステージの周波数応答を共に統合することを可能にする。各ステージは、ゼロを挿入するようにプログラム可能であり得、それによって、ステージの周波数応答の大きさは、２０ｄＢ／ｄｅｃａｄｅ大きくなる。ゼロの周波数位置はまた、プログラム可能であり得、それによって、各ステージが、特定の周波数に対する特定の量のゲインを与えることを可能にする。各ステージは、高周波ノイズの低減およびクロストーク消去に対する極の位置を決定するようにプログラム可能でもあり得る。
本発明のさらなる特徴、その性質、および様々な利点は、添付の図面、および後述される好ましい実施形態の記載からより明確になるであろう。
上述のものは、本発明の原理を単に例示しているだけであり、様々な修正は、本発明の範囲および精神から逸脱せずに、当業者によって行われ得る。
【図面の簡単な説明】
【００１６】
【図１】本発明に従う例示的なデータ転送システムのブロック図である。
【図２】本発明に従う例示的な等化回路のブロック図である。
【図３ａ】本発明に従う、１つのステージの等化回路によって提供されたプログラム可能ゲイン機能性を示すボード図である。
【図３ｂ】本発明に従う、マルチステージの等化回路のプログラム可能傾き機能性を示すボード図である。
【図３ｃ】本発明に従う、マルチステージの等化回路のプログラム可能傾き機能性を示すボード図である。
【図３ｄ】本発明に従う、等化回路によって提供されるクロストークフィルタリング機能性を示すボード図である。
【図４】本発明に従う、例示的な等化回路を有する例示的なレシーバのブロック図である。
【発明を実施するための形態】
【００１７】
図１は、本発明に従う、データ転送システム１００のブロック図である。図１に示されるように、データ転送システム１００は、ドライバ１０２、伝送媒体１０４、等化回路１０６、およびレシーバ１０８を含む。
【００１８】
ドライバ１０２は、高データレートにおいてデータを送信するように構成されるデバイスの一部であり得る。例えば、ドライバ１０２は、プログラマブルロジックデバイス、トランシーバ、特定用途向けＩＣ（ＡＳＩＣ）、または任意の他の適切なデバイス、の構成要素であり得る。ドライバ１０２は、例えば、データ送信における、低電圧差動伝送（ＬＶＤＳ）のような、任意の適切なシリアル通信プロトコルを利用し得る。一部の実施形態において、ドライバ１０２は、トライステート可能であり得、それによって、複数のドライバ（図示せず）が、複数のレシーバ（図示せず）に接続されることが可能である。
【００１９】
伝送媒体１０４は、ドライバ１０２によって送信されたデータをレシーバ１０８へ伝え得る。伝送媒体１０４は、任意の適切な媒体であり得、それらは、例えば、プリント回路基板バックプレーン、送信ライン、ケーブル、空気（すなわち、無線アプリケーションに対して）、または任意の他の適切な媒体である。
【００２０】
データ信号が伝送媒体１０４を越えて送信された場合、データ信号のパワーは、減衰の結果、低減し得る。伝送媒体１０４によって起こる減衰の量は、例えば、抵抗率、表皮効果、キャパシタンスロス、および誘導性の干渉のような伝送媒体１０４の特性に依存し得る。伝送媒体によって起こる減衰の量は、媒体のそれぞれによって異なり得る。例えば、銅ワイヤは、２．５ＧＨｚ光ファイババックプレーンの減衰特性とは異なる減衰特性を有する。さらに、所定の伝送媒体に対して、減衰の量は、異なったデータレートにおいて送信されるデータによって異なり得る。一般的に、その媒体によって起こる減衰の量は、周波数またはデータレートが増加すると同時に増大する。さらに、減衰の傾きもまた、周波数またはデータレートの増加に伴い、より負に傾く。
【００２１】
レシーバ１０８は、伝送媒体１０４を越えてドライバ１０２によって送信されたデータを受信し、処理するように構成され得る。レシーバ１０８は、例えば、プログラマブルロジックデバイス、トランシーバ、特定用途向けＩＣ（ＡＳＩＣ）、または任意の他の適切なデバイスのようなデバイスの構成要素であり得る。レシーバ１０８は、受信した信号をフルスケールデジタル信号に回復するための回路を含み得る。
【００２２】
等化回路１０６は、データ信号のパワーをブーストし、伝送媒体１０４によって起こる減衰を補償するために提供され得る。例えば、１Ｇｂｐｓのデータ信号が、伝送媒体１０４を越えて伝わる間、１０ｄＢ分減衰する場合、等化回路１０６は、１ＧＨｚ信号を１０ｄＢ分増幅するように構成され得る。
【００２３】
一部の実施形態において、等化回路１０６は、レシーバ１０８において実施され得る。一部の実施形態において、等化回路１０６は、レシーバ１０８とは別の構成要素として実施され得る。
【００２４】
等化回路１０６は、減衰の様々な量に対する補償をするためにプログラム可能であり得る。一部の実施形態において、等化回路１０６は、ユーザがパラメータを入力することを可能にし、それによって、等化回路１０６によって提供される等化の量を特定する。例えば、所定のバックプレーンが１ＧＨｚ信号を１０ｄＢ分減衰させると既知の場合、等化回路１０２は、その所定のバックプレーンを越えて伝わる１ＧＨｚのデータ信号へ、１０ｄＢのゲインを提供するようにプログラム可能であり得る。一部の実施形態において、等化回路１０６は、提供する等化の量を自動的に決定し得る。例えば、等化回路１０６は、入力信号へ適用するゲインの適切なレベルを自動的に決定するために、フィードバックを用い得る。他の実施形態において、等化回路１０６は、増幅された信号のパワーが所望のレベルに到達するまで、ゲインを自動的に上げる。
【００２５】
図２は、本発明に従う、等化回路１０６のブロック図である。図２に示されるように、等化回路１０６は、「Ｎ」個のステージのカスケード２０２として実施され得る。均等か回路１０６において実施されるステージの実際の数は、例えば、伝送媒体１０４によって維持されるデータレート、および、伝送媒体１０４より予期される減衰量のような要素に依存し得る。例えば、３ステージ等化回路は、６．５Ｇｂｐｓバックプレーンによって起こる減衰に対して十分に補償し得る。しかし、４ステージ等化回路は、１０Ｇｂｐｓバックプレーンによって起こる減衰に対して補償することを必要とし得る。さらに、一部の実施形態において、等化回路１０６は、単一のステージ２０２を有して実施され得る。
【００２６】
図２に示されるように、等化回路１０６の各ステージ２０２は、差動入力を受信し、差動出力を出力する。等化回路１０６が、差動またはシングルエンドであるかは、ドライバ１０２およびレシーバ１０８（図１）によって利用されるシリアル通信のタイプによる。例えば、低電圧差動伝送（ＬＶＤＳ）は、差動伝送を利用するシリアル通信規格である。他の実施例において、ＲＳ−２３２は、シングルエンド信号を利用するシリアル通信規格である。本発明は、差動信号を用いるシステムに関連して論議されるが、本発明の原理が、シングルエンド信号を用いるシステムに適用もされ得ることは、当業者によって理解さえるべきである。
【００２７】
等化回路１０６の各ステージ２０２は、周波数応答に従い、入力信号を形付け得る。各ステージ２０２の周波数応答は、帯域制限型高域フィルター（ｂａｎｄ−ｌｉｍｉｔｅｄ
ｈｉｇｈ ｐａｓｓ ｆｉｌｔｅｒ）の周波数応答と似得る。例えば、等化回路１０６のステージの周波数応答の大きさは、ＤＣゲインレベルにおいて最初は一定である。第１の「カットオフ」周波数（ここにおいて、ゼロが位置する）において、周波数応答の大きさは、２０ｄＢ／ｄｅｃａｄｅの速さにおいて増加し始める。等化サーキット１０６の各ステージ２０２が、１つのゼロのみを有するように論議されるが、各ステージ２０２が１つよりも多いゼロを有するように実施され得ることは、当業者によって留意されるべきである。
【００２８】
ステージ２０２の周波数応答は、１つ以上の極が位置する第２の「カットオフ」周波数において減少し得る。減少のレートは、その周波数に存在する極の数に依存し得、周波数応答の大きさは、存在する各極に対して２０ｄＢ／ｄｅｃａｄｅの速さにおいて小さくなる。
【００２９】
等化回路１０６にある全ステージ２０２をカスケードすることは、それらのステージの周波数応答特性が一緒に統合することを引き起こす。例えば、２ステージ等化回路の第１のステージが、１ＧＨｚにおいて１０ｄＢのゲインを提供し、第２のステージが、１ＧＨｚにおいて１５ｄＢのゲインを提供する場合、１ＧＨｚ信号に対する２ステージ等化回路の全体的なゲインは、２５ｄＢである。
【００３０】
等化回路１０６の各々のステージ２０２は、完全にプログラム可能になり得る。ステージ２０２は、例えば、構成ＲＡＭセル、ヒューズベースのデバイス、アンチヒューズ、プログラマブル消去可能読取専用メモリ（ＰＲＯＭＳ）、消去可能ＰＲＯＭＳ（ＥＰＲＯＭＳ）、電気的消去可能ＰＲＯＭＳ（ＥＥＰＲＯＭＳ）、フラッシュメモリ、および任意の他の適したデバイスのような構成可能（ｃｏｎｆｉｇｕｒａｂｌｅ）デバイスによってプログラム的に制御され得る。一部の実施形態においては、構成可能デバイスは、ステージを制御するために制御信号を格納し得る。
【００３１】
一部の実施形態においては、ステージ２０２のＤＣゲインは、プログラム可能になり得る。各々のステージのための構成デバイスは、提供するＤＣゲインの量をステージに示すために制御信号を格納し得る。ＤＣゲインは、データ信号のピーク間電圧が増えるようにする。例えば、３ｄＢのＤＣゲインを提供するようにプログラムされているステージが、１ＧＨｚ信号および１０ＧＨｚ信号を受信した場合、両方の信号のピーク間電圧は、３ｄＢ増やされる。
【００３２】
一部の実施形態においては、ステージ２０２のＡＣゲインは、プログラム可能になり得る。ＡＣゲインは、特定の周波数において、そのステージの伝達関数にゼロを挿入することによって提供され得る。ステージ２０２は、ゼロを挿入するようにプログラム的に制御され得、挿入されたゼロの周波数位置も、プログラム的に制御され得る。
【００３３】
上述されたように、ステージ２０２は、ゼロを挿入するようにプログラム的に制御され得る。等化回路１０６のあらゆるステージが、ゼロを与える必要はない。例えば、４ステージの等化回路が、低データレートにおいて送信されるデータを等化するために使用された場合、等化回路１０６が減衰を補償するために、２つのゼロだけが必要になり得る。この実施例においては、４ステージのうちの２つは、ゼロを与えるためにプログラム的に制御され得る。他の２ステージは、ゼロを与えないようにプログラム的に制御され得る。
【００３４】
ステージ２０２がゼロを挿入するようにプログラム的に制御されている場合、周波数応答の大きさは、ゼロの周波数位置から２０ｄＢ／ｄｅｃａｄｅ増える。例えば、ゼロが１ＧＨｚにおいて挿入された場合、周波数応答の大きさは、１ＧＨｚから開始し、２０ｄＢ／ｄｅｃａｄｅのレートにおいて増える。１ＧＨｚにおいて、２つのゼロが挿入された場合、周波数応答の大きさは、１ＧＨｚから開始し、４０ｄＢ／ｄｅｃａｄｅのレートにおいて増える。挿入されるあらゆる追加のゼロは、ゲインが追加の２０ｄＢ／ｄｅｃａｄｅ増える、レートを上げる。複数のゼロを挿入することは、等化回路１０６が、伝送媒体１０４（図１）に起因する多大の量の減衰を補償することを可能にする。
【００３５】
ステージ２０２によって挿入されるゼロの周波数位置も、プログラム的に制御され得る。ゼロを与える各々のステージ２０２は、ゼロが他のステージから独立して配置される場所を制御し得る。例えば、ゼロが、ゲインが２０ｄＢ／ｄｅｃａｄｅ増えるようにするため、２０ｄＢゲインが１０ＧＨｚにおいて所望された場合、ゼロは、１ＧＨｚにおいて挿入され得る。２０ｄＢより少ないゲインが所望された場合、ゼロの周波数位置は、１０ＧＨｚにおけるゲインを減らすために増やされ得る。他の実施例においては、ユーザがバックプレーンの周波数応答を測定し、２．５ＧＨｚにおいて極を観測した場合、等化回路１０６は、極による減衰を消去するために、２．５ＧＨｚにおいてゼロを挿入するようにプログラムされ得る。
【００３６】
一部の実施形態においては、ステージ２０２は、所定の周波数範囲内にてゼロを挿入することに制限され得る。一部の実施形態において、周波数範囲はプログラム的に制御され得、すなわち、各々のステージに対する周波数上限および下限は、構成可能デバイスによって設定され得る。例えば、ステージ２０２は、１と１．５ＧＨｚとの間にゼロを挿入することに制限され得る（すなわち、１と１．５ＧＨｚとの間にゼロを挿入することは、例えば、２ＧＨｚのような所望された周波数位置におけるゲインの量を十分に制御する）。ステージ２０２が、任意の周波数、特に、データ信号を送信するために通常使用される周波数より大きい周波数において、ゼロを挿入することを可能にするのは実用的ではない。
【００３７】
構成可能デバイスは、そのステージの所定の周波数範囲内にて２＾ｎの均等に間隔された（ｅｖｅｎｌｙ−ｓｐａｃｅｄ）周波数の１つを選択するために、ｎビット制御信号をステージに適用し得る。例えば、３ビット制御信号が１と１．５ＧＨｚとの間の周波数位置を選択するために使用された場合、制御信号は、１と１．５ＧＨｚとの間の８の均等に間隔された周波数から選択し得る。他の実施例においては、４ビット制御信号は、ステージが１６の周波数から選択することを可能にする。より多くの制御ビットを提供することは、周波数を選択するのにより高い精度を可能にし得、従って、ステージ２０２のゲインのより大きな制御を可能にし得る。
【００３８】
一部の実施形態においては、所定の制御信号値は、周波数値を選択すること以外の機能のためにリザーブされ得る。例えば、一制御信号値は、ゼロが挿入されるべきではないときを示すためにリザーブされ得る。この実施例においては、残りの２＾ｎ−１値は、ゼロを挿入することに対して周波数を選択するためにリザーブされ得る。
【００３９】
一部の実施形態においては、等化回路１０６が複数のステージ２０２を含む場合、周波数範囲の間にいくつかのオーバラップがあるように、ステージ２０２の周波数範囲をスタガーすることは有益である。これは、ゼロが、広く、連続的な周波数範囲に渡って挿入されることを可能にする。例えば、第１のステージは、２と３．２５ＧＨｚとの間にゼロを挿入するように構成され得、第２のステージは、２．７５と４ＧＨｚとの間にゼロを挿入するように構成され得る。
【００４０】
更に、ゼロの周波数位置を分散させることは、周波数が増えることによって、周波数応答のスロープを増やし、それによって、等化回路の周波数応答が、周波数が増えることによってスロープがよりネガティブになり、伝送媒体の周波数応答によりきっちりと反対になる（ｃｌｏｓｅｌｙ ｃｏｕｎｔｅｒ）ことを可能にする。
【００４１】
異なる周波数位置において複数のゼロを挿入することも、等化回路１０６の周波数応答のスロープのより大きな制御を提供する。例えば、等化回路１０６が、その両方が１ＧＨｚにおける、２つのゼロを有する場合、等化回路１０６は、１０ＧＨｚにおける４０ｄＢのゲインを与える。１０ＧＨｚにおいて、３５ｄＢのゲインだけが所望された場合、両方のゼロの周波数を増やす代わりに、１つのゼロの周波数だけが増やされ得、従って、等化回路１０６の帯域幅を保存する。
【００４２】
等化回路１０６は、容量性ローディングも含み得る。一部の実施形態においては、容量性ローディングは、等化回路１０６の各々のステージに存在し得る。各々のステージ２０２の容量性ローディングの量は、プログラム的に制御可能になり得る。一部の実施形態においては、容量性ローディングは、等化回路１０６の出力において存在し得る。等化回路１０６における容量性ローディングの量は、プログラム的に制御可能になり得る。容量性ローディングの量は、周波数応答がどこでロールオフを開始するかを決定する、等化回路１０６の伝達関数において、１つ以上の極の周波数位置を決定する。
【００４３】
極の周波数位置は、クロストークの減少および／または消去を支援し得る。一部の実施形態においては、極の周波数位置は、データ信号の周波数に設定され得る（例、１Ｇｂｐｓデータ信号に対して１ＧＨｚ）。これは、データ信号の周波数以上の周波数を有する信号が、抑制されるようにする（または少なくとも更にブーストされないように）。一部の実施形態においては、極の周波数位置は、高周波信号が増えることから防ぐために、十分に低く設定され得る。クロストーク減少／消去は、高周波ノイズが伝送媒体１０４（図１）に結合し得た、低周波アプリケーションに使用され得る。
【００４４】
図３ａは、本発明に従って、等化回路１０６におけるステージ２０２の１つによって提供されるプログラム可能ゲイン機能性を示すボード（Ｂｏｄｅ）図である。一部の実施形態においては、ステージ２０２によって提供されるゲインの量は、ｎビット制御信号によって制御される。図３ａに示されるように、３ビット制御信号は、等化回路の周波数応答を変化させるために使用される。
【００４５】
一部の実施形態においては、制御信号は、ステージ２０２がゼロを挿入するのかどうかを決定し、もし挿入するならば、ゼロが挿入される周波数も決定する。例えば、［０００］制御信号がステージ２０２に適用された場合、ステージ２０２は、その伝達関数にゼロを全く挿入しない。この実施例においては、図３ａに示されるように、ステージ２０２は、［０００］制御信号を用いてゲインを全く生成しない。
【００４６】
［０００］以外の制御信号は、ゼロが挿入される周波数を決定し得る。一部の実施形態においては、ステージ２０２は、周波数の所定の範囲内だけにおいて、ゼロを挿入するように構成され得る。例えば、図３ａにおいて、ゼロの周波数位置は、５ＭＨｚと５０ＭＨｚの間である。制御信号は、周波数範囲内において、どこにゼロが挿入されるかを決定し得る。一部の実施形態においては、制御信号のバイアス値が低い場合、ゼロは、周波数範囲の下端の方へ挿入され得る。一部の実施形態においては、制御信号のバイアス値が低い場合、ゼロは、周波数範囲の上端の方へ挿入され得る。この実施例においては、制御信号は、ゼロを挿入する均等に間隔された周波数の７つのうちの１つを選択し得る。
【００４７】
一般に、ゼロが低周波において挿入された場合、ステージ２０２は、より多くのゲインを生成する。図３ａに示されるように、［１１１］入力は、［１０１］入力より多くゲインを生成し、［１１１］カーブのゼロ挿入ポイントは、［１０１］カーブのゼロ挿入ポイントより低い周波数にある。
【００４８】
どの制御信号をステージ２０２に適用するかを決定するにおいて、ユーザは、５ＧＨｚにおける伝送媒体１０４（図１）による減衰の量を考慮する。例えば、ユーザが、伝送媒体１０４の周波数応答を測定し、３ＧＨｚデータ信号が６ｄＢ減衰することが伝送媒体１０４に起因することを知った場合、ユーザは、データ信号に６ｄＢのゲインを提供するために、［１０１］の制御信号を選択し得る。
【００４９】
図３ｂおよび図３ｃは、本発明に従って、等化回路１０６のプログラム可能スロープ機能性を示すボード図である。
【００５０】
図３ｂは、各々のカーブが異なるスロープを有する、カーブ３０２、３０４、３０６、３０８および３１０と同様な周波数応答を生成するようにプログラム的に制御され得る、等化回路１０６を示す。ステージ２０２は、ゼロを与えるまたはゼロを与えないのどちらかをするように、プログラム的に制御され得る。ゼロを与えるあるゆるステージ２０２に対して、等化回路１０６のゲインは、ゼロが追加される周波数から追加の２０ｄＢ／ｄｅｃａｄｅ増える。例えば、４ステージ等化回路において、０、２０、４０、６０および８０ｄＢ／ｄｅｃａｄｅのスロープは、ゼロを与えるステージの数によって、達成され得る。
【００５１】
カーブ３０２のような周波数応答カーブは、等化回路における全てのステージがゼロを与えるようにプログラムされていない場合、達成され得る。カーブ３０４のような周波数応答は、等化回路におけるステージの１つが、１ＧＨｚにおいてゼロを与えるようにプログラムされている場合、達成され得る。同様に、カーブ３０６、３０８または３１０のような周波数応答カーブは、等化回路における２つ、３つまたは４つのステージのそれぞれが、１ＧＨｚにおいてゼロを与えるようにプログラムされている場合、達成され得る。
【００５２】
図３ｂに示されるように、より大きなスロープを有する周波数応答カーブは、より大きなゲインを達成できる。等化回路１０６の周波数応答のスロープをプログラム的に制御することは、等化回路１０６のＡＣゲインの追加の制御を提供する。特に、等化回路１０６が大きなスロープ（すなわち、複数のゼロ）を有するようにプログラムすることは、等化回路１０６が、通常複数の極を有し、多大な量の減衰を受ける、伝送媒体１０４（図１）を通じてのデータの高速送信による減衰を補償することを可能にする。
【００５３】
図３ｃは、複数のステージを有する等化回路１０６のゲインをプログラム的に制御することに対する一アプローチを示す。図３ｂに示されるように、等化回路１０６におけるステージ２０２は、ゼローを挿入するようにプログラム的に制御され得る。周波数応答のスロープにおける複数のゼロの効果を示すために、図３ｂの中の全てのゼロの周波数位置は、同等の周波数に設定されている。図３ｃに示されるように、ゼロの周波数位置を変更することは、周波数応答カーブの形においてより大きな制御を提供する。
【００５４】
特に、図３ｃに示されるように、周波数応答カーブ３２０、３２２、３２４、および３２６は、全て非常に類似している。しかしながら、周波数応答カーブの大きさには明らかな差異がある。例えば、カーブ３２６の最大ゲインは、２０ｄＢを越えるが、カーブ３２０の最大ゲインは、１８ｄＢを越える。他の実施例においては、カーブ３２０は、２ＧＨｚをちょうど越える周波数応答において顕著（ｎｏｔｉｃｅａｂｌｅ）なベンドを有する。カーブ間のこれらの差異は、異なる周波数位置において挿入されるゼロによるものである。
【００５５】
等化回路が１つよりも多いゼロを与える場合、任意の所定の周波数におけるゲインは、個別のゼロの周波数位置を変更することによって、微同調され得る。ゼロの周波数位置が低くなった場合、全体的なゲインが増える。その一方、そのゼロの周波数位置が増えた場合、全体的なゲインは減る。例えば、図３に示されるように、カーブ３２０およびカーブ３２６の両方は、第１の周波数における第１のゼロを有する。カーブ３２０および３２６は、第２のゼロも有する。カーブ３２０の第２のゼロが、カーブ３２６の第２のゼロより高い周波数位置にあるため、カーブ３２０はカーブ３２６より低いゲインを有する。
【００５６】
ゼロが異なる周波数位置に挿入されることを可能にすることは、１つの周波数における周波数応答のゲインの制御および周波数応答全体としての形のより高い精度を可能にする。
【００５７】
異なる周波数位置にゼロ挿入することは、等化回路１０６が、異なる周波数位置に渡って分散される複数の極を有する、伝送媒体１０４（図１）の減衰をよりきっちりと反対にすることを可能にする。理論的に、等化回路１０６（図２）は、ゼロが伝送媒体１０４にある極の周波数位置において挿入された場合、伝送媒体１０４による全ての周波数に渡る減衰を正確に補償し得る。
【００５８】
図３ｄは、本発明に従って、等化回路によって提供されるクロストークフィルタリング機能性を示す、例示的なボード図である。クロストークは、１つの信号経路からの信号が近くの信号経路に電磁的に結合された場合、生じる。
【００５９】
等化回路１０６（図２）の２つの例示的な周波数応答カーブ３４０および３４２は、図３ｄに示される。カーブ３４０は、クロストークフィルタリングなしの等化回路に対応し、カーブ３４２は、クロストークフィルタリングを用いた等化回路に対応する。両方のカーブは、１ＧＨｚのデータ信号に対して同等の量のゲインを提供する。例えば、１ＧＨｚのデータ信号が、４ｄＢの減衰を発生させる伝送媒体を通じて送信された場合、等化回路１０６は、データ信号をその本来の強さに復帰させるために、周波数応答を有するように構成され得る。
【００６０】
しかしながら、等化回路１０６がカーブ３４０に対応する周波数応答を有するように構成されている場合、近くの信号経路から結合される高周波干渉は、増幅される。これは、近くの信号経路を移動している信号が、ほぼ確実に高周波において送信され、そうでない場合においても、帯域内にない低周波信号は、増幅されないため、低周波アプリケーションにおいては、特に有害である。その一方、等化回路１０６が、カーブ３４２に対応する周波数応答を有するように構成されている場合、高周波信号は、かなり減衰される。このアプローチは、クロストークフィルタリングと言及され、等化回路のカットオフ周波数がプログラム的に選択されることを可能にする。一部の実施形態においては、カットオフ周波数は、データ信号が送信される周波数において選択される。これは、等化回路の周波数応答が、データ信号の送信周波数において、頂点に達することを可能にする。
【００６１】
クロストークフィルタリングは、ステージ２０２（図２）の容量性ロードまたは等化回路１０６の出力におけるステージ２０２からの別々の容量性ロードとして実施され得る。容量性ローディングの量はプログラム的に制御され得、カットオフ周波数の位置を決定する。一般に、高い容量性ロードが、低いカットオフ周波数という結果になる。容量性ローディングは、周波数の所定の範囲においてロールオフを生成することに制限され得る。
【００６２】
一部の実施形態においては、ｍビット制御信号は、等化回路１０６（図２）が所定の周波数範囲内における２＾ｍの周波数から選択することを可能にするために提供され得る。一部の実施形態においては、ｍビット制御信号は、等化回路１０６の周波数応答にロールオフを生成することに対して、２＾ｍの容量性ロード値から選択するために提供され得る。
【００６３】
図４は、本発明に従って、等化回路１０６を有するレシーバ１０８のブロック図である。図４に示されるように、等化回路１０６は、伝送媒体（例、伝送媒体１０４（図１））を通じて送信されるデータ信号を受信する、レシーバ１０８に実施される。レシーバ１０８は、等化回路１０６の入力に結合されるバイアス回路４０２、等化回路１０６の出力に結合されるスライサ４０４、および等化回路１０６の出力にも結合されるバッファ４０６を含み得る。
【００６４】
バイアス回路４０２は、バイアス等化回路１０６にＤＣ電圧を供給する、電圧源４０８を含み得る。電圧源４０８は、ＡＣ接地（ｇｒｏｕｎｄ）を送信されたデータ信号に提供し得る。バイアス回路４０２は、抵抗４１０および４１２の一致する組も含み得る。一致する抵抗４１０および４１２は、等化回路１０６のインピーダンスを、データがその媒体を通じて送信される伝送媒体１０４（図１）と一致させるために選択され得る。例えば、伝送媒体１０４が、５０Ω送信ラインである場合、一致するレジスタ４１０および４１２の抵抗値は、５０Ωに設定されるべきである。設定されない場合、伝送媒体１０４を通じて送信されるデータ信号は、反射およびパワーロスを受けやすい。一部の実施形態においては、一致するレジスタ４１０および４１２の抵抗値は、インピーダンス一致を提供するために、プログラム的に制御され得る。
【００６５】
等化回路１０６がデータ信号を処理した（すなわち、減衰を補償する）後、スライサ４０４は、フルスケールのデジタル信号を生成するために、等化回路１０６の出力を処理し得る。スライサ４０４が一クロックサイクル内にて、等化回路１０６の出力がロジックハイ（ｌｏｇｉｃ ｈｉｇｈ）またはロジックロー（ｌｏｇｉｃ ｌｏｗ）のどちらを示すのかを決定するように、スライサ４０４は、デジタルクロックに接続され得る。したがって、スライサ４０４は、等化回路１０６の出力からのアナログ信号を、レシーバ１０８においてデジタル回路によって使用され得るデジタル信号に、本質的に変換する。例えば、レシーバ１０８がプログラマブルロジックデバイスの一部である場合、スライサ４０４の出力は、更なる処理のために、プログラマブルロジックデバイスにルートされ得る。
【００６６】
一部の実施形態においては、スライサ４０４は、送信されたデータ信号からクロックおよびデータ情報を回復するために、クロックデータ回復（ＣＤＲ）回路を含み得る。ＣＤＲ回路は、正しい量の位相を用いてクロック情報を回復するために、位相ロックループ（ＰＬＬ）を使用し得る。クロック情報は、次いで、データ信号からデータをサンプリングするために使用され得る。
【００６７】
レシーバ１０８は、バッファ４０６をも含み得る。バッファ４０６は、等化回路１０６の出力を用いて他の回路をドライブするために使用され得る。バッファ４０６の入力抵抗は無限であり、従って、等化回路１０６の出力抵抗に影響しない。バッファ４０６の出力は、等化回路１０６の出力抵抗からのそれの抵抗を絶縁させるために、無限ではない入力抵抗を用いて他の回路に結合され得る。バッファ４０６なしには、等化回路１０６の帯域幅は、他の回路の入力における任意の容量性ローディングによって影響され得る。そのような容量性ローディングは、等化回路１０６の周波数応答における極の位置を影響し得る。
【００６８】
一部の実施形態においては、バッファ４０６は、信号検出回路（図示せず）に結合され得る。信号検出回路は、レシーバ１０８によってデータ信号が受信されているかどうかを検出するために使用され得る。信号検出回路が、入力が受信されていることを検出すると、信号検出回路は、出力信号を生成し得る。出力信号は、スライサ４０４が受信されたデータ信号を処理できるようにし得る。
【００６９】
一部の実施形態においては、バッファ４０６は、ループバックバッファ（図示せず）に結合され得る。ループバックバッファは、処理のためにレシーバ１０８の出力を、他の回路に再度導き得る。例えば、ループバックバッファは、オシロスコープによる観測のために出力をピンにドライブし得る、送信ドライバに、レシーバ１０８の出力を再度導き得る。他の実施例においては、ループバックバッファは、受信されたデータの有効性（例、ビットエラーレート）を検出するために、レシーバ１０８の出力を回路に再度導き得る。
【００７０】
一部の実施形態においては、バッファ４０６の出力は、ネガティブフィードバックを等化回路１０６（図示せず）に提供するために、等化回路１０６の入力に結合され得、それによって、等化回路１０６が、出力信号にゲインを適用する（例、フィードバック率に基づいて）ことを可能にする。
【００７１】
一部の実施形態においては、バッファ４０６の出力は、オフセット消去回路（図示せず）に結合され得る。オフセットは、例えば、ステージ２０２の１つの入力がアンバランスな場合、生じる。例えば、ステージの１つが、差動入力がゼロのときにおいても出力を生成する場合、オフセットは、存在し得る。オフセットは、ステージからステージへと蓄積され得、従って、全てのステージの出力においてオフセットを消去することが好ましい。これは、等化回路１０６の出力を訂正し、訂正された信号を等化回路１０６の入力にフィードバックすることによって、達成され得る。
【符号の説明】
【００７２】
１０２ ドライバ
１０４ 伝送媒体
１０６ 等化回路
１０８ レシーバ回路
２０２ ステージ
４０４ スライサ
４０６ バッファ
【技術分野】
【０００１】
本発明は、デジタルデータ通信に関し、より詳細には、そのような通信における回路を自動的に調整するための方法および装置であり、それによって、ドライバ回路からレシーバ回路へ送信されたデジタルデータ信号のロスを補償する。
【背景技術】
【０００２】
異なった信号の伝送媒体は、異なった信号の送信特性を有する傾向にある。例えば、ケーブルは、プリント回路基板のバックプレーンとは異なる送信特性を有し得る。さらに、伝送媒体の任意の所定のタイプの各場合が、伝送媒体のそのタイプにとって典型的である範囲内において、多少異なる特性を有し得る。また、通信媒体が、時間を経て変化する、または、他の環境要因の結果として変化することも起こり得る。
【０００３】
伝送媒体のパフォーマンスに不利益に特に影響する特性は、減衰および位相シフトである。減衰および位相シフトの量が周波数に依存することは、一般的なことである。典型的に、減衰および位相シフトの両方が、周波数の増加と共に増大する。本明細書中において、利便性のために、減衰、位相シフト、および他の形の信号の低下は、時折、総称的に、「ロス」として示される。
【０００４】
デジタルデータ信号の満足のいく送信を達成するために、特に、高データレートまたは高周波数において、送信されている間における信号にてロスを補償する必要性があり得る。さらに、そのようなロスが、場合、場合によって、または、時と共に変化し得るため、そのような補償が、少なくとも部分的に自動的または適応的であることが、所望され得る。そのような補償に対してしばし、用いられる用語は、等化である。用語、プリエンファシス（ｐｒｅ−ｅｍｐｈａｓｉｓ）もまた、時折、補償または等化に対して用いられる。ここにおいて、補償または等化は、ドライバにおいて行われる、すなわち、それは、発生するであろうロスを予想し、信号が送信される前に、その信号を修正することによってそれらのロスを補償することである。用語のプリエンファシスが用いられる場合、等化は、レシーバにおいて行われた補償に対する用語として用いられ得る。等化が、レシーバにおいて最初に行われたものとして記載されても、本発明の一部の局面が、ドライバにおいて行われる等化（プリエンファシス）に適用もされ得ることは、認識されるべきである。
【０００５】
一般的に、等化は、特定の周波数に対して固定量のゲインを有するプログラム不可能な回路によって提供される。そのような回路は、識別され得、適切な減衰特性を有する伝送媒体と共に用いられ得る。例えば、２ｄＢのゲインを１００ＭＨｚの信号に提供する等化は、１００ＭＨｚを２ｄＢ分を減衰させるバックプレーンと共に用いられ得る。
【０００６】
プログラマブルロジックデバイス（「ＰＬＤ」）回路のようなプログラム可能回路は、適応的な等化をサポートする際に有用であり得る性能を有し得る。例えば、ＰＬＤまたはＰＬＤ回路は、適応的な等化を必要とする信号の送信または受信に関わる構成要素のうちの１つであり得、または、そのような回路は、そのような信号の送受信、または、そのような信号の送信もしくは受信をする回路の特定の局面を制御するために用いられ得る。プログラム可能度（ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）が、起こり得る異なった送信ロス特性を扱うために、異なったパラメータおよび／または手順を提供するのを援助する故、そのようなプログラム可能回路（例えば、ＰＬＤ回路）は、本発明の実施において特に有用であり得る。
【発明の概要】
【課題を解決するための手段】
【０００７】
プログラム可能レシーバ等化回路は、伝送媒体によって起こる受信されたデータ信号の減衰に対して補償するために提供され得る。等化回路は、同一のステージのカスケードとして実施され得る。
【０００８】
各ステージは、別々にプログラム可能であり得る。各ステージは、パラメータと共にステージを提供する構成可能なデバイス（例えば、構成ＲＡＭ）に結合され得る。ここにおいて、デバイスは、パラメータによって動作する。等化回路の全体的な周波数応答は、各ステージの周波数応答の集まりであり得る。
【０００９】
各ステージのＤＣゲインは、プログラム可能であり得る。例えば、受信されたデータ信号のピークツーピーク電圧が低すぎる場合、１つ以上のステージは、その受信されたデータ信号のピークツーピーク電圧を高くするためにプログラム可能なように制御され得る。
【００１０】
各ステージは、伝達関数にゼロを挿入することによって、受信されたデータ信号にＡＣゲインをも提供し得る。ステージがゼロを挿入するかどうかは、プログラム可能なように制御され得る。挿入されたゼロは、ステージの周波数応答の大きさが、そのゼロを挿入した周波数において２０ｄＢ／ｄｅｃａｄｅのレートで大きくなるようにし得る。
【００１１】
特定の周波数（例えば、データ信号のデータレートに対応する周波数）において所望のゲインを得るために、各ステージは、プログラム可能なように制御され得、それによって、挿入されたゼロの周波数位置が選択される。一部の実施形態において、挿入されたゼロの周波数位置は、周波数範囲に制限され得る。
【００１２】
１つより多いステージが、ゼロを挿入するように構成される場合、周波数範囲は、高域の周波数範囲をカバーするように調整され得る。ここにおいて、その周波数範囲においてステージがゼロを挿入し得る。ゼロの周波数位置が散在する場合、等化回路によって提供されるゲインの傾きは、広域の周波数範囲に渡って増加する（すなわち、傾きは、各ゼロの周波数位置において、２０ｄＢ／ｄｅｃａｄｅ大きくなる）。これは、等化回路の周波数応答が、伝送媒体の周波数応答により適合することを可能にする。ここにおいて、伝送媒体の周波数応答の傾きは、周波数が増加するにつれより負になる。
【００１３】
各ステージの伝達関数はまた、極をも含み得る。ステージの伝達関数における極は、ステージのゲインが２０ｄＢ／ｄｅｃａｄｅにおいて減少するようにさせる。各ステージはまた、極の周波数位置をプログラム可能なように制御し得、それによって、高周波ノイズが減少し、クロストーク消去を可能にする。
【００１４】
本発明はさらに以下の手段を提供する。
（項目１）
伝送媒体を介して受信されるデータ信号へ等化をプログラム可能なように提供する等化回路であって、該等化回路は、
１つ以上のステージを備え、各ステージが、
該等化回路の伝達関数にゼロを挿入するように、および
挿入されたゼロの周波数位置を制御するように構成され、
挿入されたゼロの各々の該周波数位置が、該データ信号に十分なゲインを適用するように制御され、それによって、該伝送媒体によって起こる減衰に対して補償する、等化回路。
（項目２）
上記１つ以上のステージの各々が、さらに、上記等化回路の該伝達関数における極の周波数位置を制御するように構成される、項目１に記載の等化回路。
（項目３）
上記極の上記周波数位置が、上記データ信号における高周波ノイズをフィルタするように選択される、項目２に記載の等化回路。
（項目４）
上記１つ以上のステージの各々が、さらに、上記データ信号に、所望される量のＤＣゲインを提供するように構成される、項目１に記載の等化回路。
（項目５）
挿入されたゼロの各々の上記周波数位置が制御され、それによって、上記ゲインの傾きが、上記伝送媒体によって起こる上記減衰の傾きの大きさと同一になり、該減衰の傾きの符号と反対になる、項目１に記載の等化回路。
（項目６）
上記１つ以上のステージのステージが直列に結合される、項目１に記載の等化回路。
（項目７）
上記１つ以上のステージのステージがカスケード化される、項目１に記載の等化回路。（項目８）
伝送媒体を介してドライバによって送信されるデータ信号を受信するレシーバ回路であって、該レシーバ回路は、
項目１に記載の等化回路を備える、レシーバ回路。
（項目９）
上記データ信号へのＤＣバイアシングと上記伝送媒体とマッチイングするインピーダンスとを提供するように構成されるバイアス回路をさらに備える、項目８に記載のレシーバ回路。
（項目１０）
上記等化回路の出力部に結合されるバッファをさらに備え、それによって、該バッファに結合される他の回路の上記インピーダンスを、該等化回路の出力インピーダンスから分離する、項目８に記載のレシーバ回路。
（項目１１）
上記他の回路のうちの１つが信号検出回路である、項目１０に記載のレシーバ回路。
（項目１２）
上記他の回路のうちの１つがオフセット消去回路である、項目１０に記載のレシーバ回路。
（項目１３）
挿入されたゼロの各々のそれぞれの周波数位置は、ネガティブフィードバックループを用いて、上記等化回路の上記出力部によって少なくとも部分的に制御される、項目１０に記載のレシーバ回路。
（項目１４）
上記データ信号をフルスケールデジタル信号へ変換するために、上記等化回路の上記出力部に結合されるスライサをさらに備える、項目８に記載のレシーバ回路。
（項目１５）
伝送媒体を介して送信されるデータ信号へ等化を提供する方法であって、該方法は、
伝達関数に１つ以上のゼロを挿入することと、
該伝送媒体によって起こる減衰に対して補償するのに十分なゲインを提供するために、該１つ以上の挿入されたゼロのそれぞれの周波数位置を制御することと、
等化データ信号を生成するために、該伝達関数に該データ信号を適用することと
を包含する、方法。
（項目１６）
上記データ信号に結合される望まれない高周波ノイズをフィルタするために、１つ以上の極の上記それぞれの周波数位置を制御することをさらに包含する、項目１５に記載の方法。
（項目１７）
ゼロが挿入され得る周波数範囲を規定することをさらに包含する、項目１５に記載の方法。
（項目１８）
ゼロが挿入され得る該周波数範囲を規定することをさらに包含し、該周波数範囲は、オーバーラップし、広域および連続的な周波数範囲を共にカバーする、項目１５に記載の方法。
（項目１９）
上記伝達関数に所望される量のＤＣゲインを提供することをさらに包含する、項目１５に記載の方法。
（項目２０）
フルスケールデジタル信号を生成するために、上記等化されたデータ信号を処理することをさらに包含する、項目１５に記載の方法。
（項目２１）
上記１つ以上の挿入されたゼロの上記それぞれの周波数位置を制御することが、ユーザの入力に基づく、項目１５に記載の方法。
（項目２２）
上記挿入されたゼロの上記それぞれの周波数位置が制御され、それによって、上記ゲインの傾きが、上記伝送媒体によって起こる上記減衰の傾きの大きさと同一になり、該減衰の傾きの符号と反対になる、項目１５に記載の方法。
（項目２３）
上記挿入されたゼロの上記それぞれの周波数位置は、ネガティブフィードバックループを用いて、少なくとも部分的に制御される、項目１５に記載の方法。
【００１５】
（摘要）
伝送媒体を介して送信されるデータ信号は、その伝送媒体によって起こる減衰をこうむる。等化回路は、伝送媒体によって起こる減衰に対して補償するために提供される。等化回路は、直列に配列される複数のステージを含み、それによって、ステージの周波数応答を共に統合することを可能にする。各ステージは、ゼロを挿入するようにプログラム可能であり得、それによって、ステージの周波数応答の大きさは、２０ｄＢ／ｄｅｃａｄｅ大きくなる。ゼロの周波数位置はまた、プログラム可能であり得、それによって、各ステージが、特定の周波数に対する特定の量のゲインを与えることを可能にする。各ステージは、高周波ノイズの低減およびクロストーク消去に対する極の位置を決定するようにプログラム可能でもあり得る。
本発明のさらなる特徴、その性質、および様々な利点は、添付の図面、および後述される好ましい実施形態の記載からより明確になるであろう。
上述のものは、本発明の原理を単に例示しているだけであり、様々な修正は、本発明の範囲および精神から逸脱せずに、当業者によって行われ得る。
【図面の簡単な説明】
【００１６】
【図１】本発明に従う例示的なデータ転送システムのブロック図である。
【図２】本発明に従う例示的な等化回路のブロック図である。
【図３ａ】本発明に従う、１つのステージの等化回路によって提供されたプログラム可能ゲイン機能性を示すボード図である。
【図３ｂ】本発明に従う、マルチステージの等化回路のプログラム可能傾き機能性を示すボード図である。
【図３ｃ】本発明に従う、マルチステージの等化回路のプログラム可能傾き機能性を示すボード図である。
【図３ｄ】本発明に従う、等化回路によって提供されるクロストークフィルタリング機能性を示すボード図である。
【図４】本発明に従う、例示的な等化回路を有する例示的なレシーバのブロック図である。
【発明を実施するための形態】
【００１７】
図１は、本発明に従う、データ転送システム１００のブロック図である。図１に示されるように、データ転送システム１００は、ドライバ１０２、伝送媒体１０４、等化回路１０６、およびレシーバ１０８を含む。
【００１８】
ドライバ１０２は、高データレートにおいてデータを送信するように構成されるデバイスの一部であり得る。例えば、ドライバ１０２は、プログラマブルロジックデバイス、トランシーバ、特定用途向けＩＣ（ＡＳＩＣ）、または任意の他の適切なデバイス、の構成要素であり得る。ドライバ１０２は、例えば、データ送信における、低電圧差動伝送（ＬＶＤＳ）のような、任意の適切なシリアル通信プロトコルを利用し得る。一部の実施形態において、ドライバ１０２は、トライステート可能であり得、それによって、複数のドライバ（図示せず）が、複数のレシーバ（図示せず）に接続されることが可能である。
【００１９】
伝送媒体１０４は、ドライバ１０２によって送信されたデータをレシーバ１０８へ伝え得る。伝送媒体１０４は、任意の適切な媒体であり得、それらは、例えば、プリント回路基板バックプレーン、送信ライン、ケーブル、空気（すなわち、無線アプリケーションに対して）、または任意の他の適切な媒体である。
【００２０】
データ信号が伝送媒体１０４を越えて送信された場合、データ信号のパワーは、減衰の結果、低減し得る。伝送媒体１０４によって起こる減衰の量は、例えば、抵抗率、表皮効果、キャパシタンスロス、および誘導性の干渉のような伝送媒体１０４の特性に依存し得る。伝送媒体によって起こる減衰の量は、媒体のそれぞれによって異なり得る。例えば、銅ワイヤは、２．５ＧＨｚ光ファイババックプレーンの減衰特性とは異なる減衰特性を有する。さらに、所定の伝送媒体に対して、減衰の量は、異なったデータレートにおいて送信されるデータによって異なり得る。一般的に、その媒体によって起こる減衰の量は、周波数またはデータレートが増加すると同時に増大する。さらに、減衰の傾きもまた、周波数またはデータレートの増加に伴い、より負に傾く。
【００２１】
レシーバ１０８は、伝送媒体１０４を越えてドライバ１０２によって送信されたデータを受信し、処理するように構成され得る。レシーバ１０８は、例えば、プログラマブルロジックデバイス、トランシーバ、特定用途向けＩＣ（ＡＳＩＣ）、または任意の他の適切なデバイスのようなデバイスの構成要素であり得る。レシーバ１０８は、受信した信号をフルスケールデジタル信号に回復するための回路を含み得る。
【００２２】
等化回路１０６は、データ信号のパワーをブーストし、伝送媒体１０４によって起こる減衰を補償するために提供され得る。例えば、１Ｇｂｐｓのデータ信号が、伝送媒体１０４を越えて伝わる間、１０ｄＢ分減衰する場合、等化回路１０６は、１ＧＨｚ信号を１０ｄＢ分増幅するように構成され得る。
【００２３】
一部の実施形態において、等化回路１０６は、レシーバ１０８において実施され得る。一部の実施形態において、等化回路１０６は、レシーバ１０８とは別の構成要素として実施され得る。
【００２４】
等化回路１０６は、減衰の様々な量に対する補償をするためにプログラム可能であり得る。一部の実施形態において、等化回路１０６は、ユーザがパラメータを入力することを可能にし、それによって、等化回路１０６によって提供される等化の量を特定する。例えば、所定のバックプレーンが１ＧＨｚ信号を１０ｄＢ分減衰させると既知の場合、等化回路１０２は、その所定のバックプレーンを越えて伝わる１ＧＨｚのデータ信号へ、１０ｄＢのゲインを提供するようにプログラム可能であり得る。一部の実施形態において、等化回路１０６は、提供する等化の量を自動的に決定し得る。例えば、等化回路１０６は、入力信号へ適用するゲインの適切なレベルを自動的に決定するために、フィードバックを用い得る。他の実施形態において、等化回路１０６は、増幅された信号のパワーが所望のレベルに到達するまで、ゲインを自動的に上げる。
【００２５】
図２は、本発明に従う、等化回路１０６のブロック図である。図２に示されるように、等化回路１０６は、「Ｎ」個のステージのカスケード２０２として実施され得る。均等か回路１０６において実施されるステージの実際の数は、例えば、伝送媒体１０４によって維持されるデータレート、および、伝送媒体１０４より予期される減衰量のような要素に依存し得る。例えば、３ステージ等化回路は、６．５Ｇｂｐｓバックプレーンによって起こる減衰に対して十分に補償し得る。しかし、４ステージ等化回路は、１０Ｇｂｐｓバックプレーンによって起こる減衰に対して補償することを必要とし得る。さらに、一部の実施形態において、等化回路１０６は、単一のステージ２０２を有して実施され得る。
【００２６】
図２に示されるように、等化回路１０６の各ステージ２０２は、差動入力を受信し、差動出力を出力する。等化回路１０６が、差動またはシングルエンドであるかは、ドライバ１０２およびレシーバ１０８（図１）によって利用されるシリアル通信のタイプによる。例えば、低電圧差動伝送（ＬＶＤＳ）は、差動伝送を利用するシリアル通信規格である。他の実施例において、ＲＳ−２３２は、シングルエンド信号を利用するシリアル通信規格である。本発明は、差動信号を用いるシステムに関連して論議されるが、本発明の原理が、シングルエンド信号を用いるシステムに適用もされ得ることは、当業者によって理解さえるべきである。
【００２７】
等化回路１０６の各ステージ２０２は、周波数応答に従い、入力信号を形付け得る。各ステージ２０２の周波数応答は、帯域制限型高域フィルター（ｂａｎｄ−ｌｉｍｉｔｅｄ
ｈｉｇｈ ｐａｓｓ ｆｉｌｔｅｒ）の周波数応答と似得る。例えば、等化回路１０６のステージの周波数応答の大きさは、ＤＣゲインレベルにおいて最初は一定である。第１の「カットオフ」周波数（ここにおいて、ゼロが位置する）において、周波数応答の大きさは、２０ｄＢ／ｄｅｃａｄｅの速さにおいて増加し始める。等化サーキット１０６の各ステージ２０２が、１つのゼロのみを有するように論議されるが、各ステージ２０２が１つよりも多いゼロを有するように実施され得ることは、当業者によって留意されるべきである。
【００２８】
ステージ２０２の周波数応答は、１つ以上の極が位置する第２の「カットオフ」周波数において減少し得る。減少のレートは、その周波数に存在する極の数に依存し得、周波数応答の大きさは、存在する各極に対して２０ｄＢ／ｄｅｃａｄｅの速さにおいて小さくなる。
【００２９】
等化回路１０６にある全ステージ２０２をカスケードすることは、それらのステージの周波数応答特性が一緒に統合することを引き起こす。例えば、２ステージ等化回路の第１のステージが、１ＧＨｚにおいて１０ｄＢのゲインを提供し、第２のステージが、１ＧＨｚにおいて１５ｄＢのゲインを提供する場合、１ＧＨｚ信号に対する２ステージ等化回路の全体的なゲインは、２５ｄＢである。
【００３０】
等化回路１０６の各々のステージ２０２は、完全にプログラム可能になり得る。ステージ２０２は、例えば、構成ＲＡＭセル、ヒューズベースのデバイス、アンチヒューズ、プログラマブル消去可能読取専用メモリ（ＰＲＯＭＳ）、消去可能ＰＲＯＭＳ（ＥＰＲＯＭＳ）、電気的消去可能ＰＲＯＭＳ（ＥＥＰＲＯＭＳ）、フラッシュメモリ、および任意の他の適したデバイスのような構成可能（ｃｏｎｆｉｇｕｒａｂｌｅ）デバイスによってプログラム的に制御され得る。一部の実施形態においては、構成可能デバイスは、ステージを制御するために制御信号を格納し得る。
【００３１】
一部の実施形態においては、ステージ２０２のＤＣゲインは、プログラム可能になり得る。各々のステージのための構成デバイスは、提供するＤＣゲインの量をステージに示すために制御信号を格納し得る。ＤＣゲインは、データ信号のピーク間電圧が増えるようにする。例えば、３ｄＢのＤＣゲインを提供するようにプログラムされているステージが、１ＧＨｚ信号および１０ＧＨｚ信号を受信した場合、両方の信号のピーク間電圧は、３ｄＢ増やされる。
【００３２】
一部の実施形態においては、ステージ２０２のＡＣゲインは、プログラム可能になり得る。ＡＣゲインは、特定の周波数において、そのステージの伝達関数にゼロを挿入することによって提供され得る。ステージ２０２は、ゼロを挿入するようにプログラム的に制御され得、挿入されたゼロの周波数位置も、プログラム的に制御され得る。
【００３３】
上述されたように、ステージ２０２は、ゼロを挿入するようにプログラム的に制御され得る。等化回路１０６のあらゆるステージが、ゼロを与える必要はない。例えば、４ステージの等化回路が、低データレートにおいて送信されるデータを等化するために使用された場合、等化回路１０６が減衰を補償するために、２つのゼロだけが必要になり得る。この実施例においては、４ステージのうちの２つは、ゼロを与えるためにプログラム的に制御され得る。他の２ステージは、ゼロを与えないようにプログラム的に制御され得る。
【００３４】
ステージ２０２がゼロを挿入するようにプログラム的に制御されている場合、周波数応答の大きさは、ゼロの周波数位置から２０ｄＢ／ｄｅｃａｄｅ増える。例えば、ゼロが１ＧＨｚにおいて挿入された場合、周波数応答の大きさは、１ＧＨｚから開始し、２０ｄＢ／ｄｅｃａｄｅのレートにおいて増える。１ＧＨｚにおいて、２つのゼロが挿入された場合、周波数応答の大きさは、１ＧＨｚから開始し、４０ｄＢ／ｄｅｃａｄｅのレートにおいて増える。挿入されるあらゆる追加のゼロは、ゲインが追加の２０ｄＢ／ｄｅｃａｄｅ増える、レートを上げる。複数のゼロを挿入することは、等化回路１０６が、伝送媒体１０４（図１）に起因する多大の量の減衰を補償することを可能にする。
【００３５】
ステージ２０２によって挿入されるゼロの周波数位置も、プログラム的に制御され得る。ゼロを与える各々のステージ２０２は、ゼロが他のステージから独立して配置される場所を制御し得る。例えば、ゼロが、ゲインが２０ｄＢ／ｄｅｃａｄｅ増えるようにするため、２０ｄＢゲインが１０ＧＨｚにおいて所望された場合、ゼロは、１ＧＨｚにおいて挿入され得る。２０ｄＢより少ないゲインが所望された場合、ゼロの周波数位置は、１０ＧＨｚにおけるゲインを減らすために増やされ得る。他の実施例においては、ユーザがバックプレーンの周波数応答を測定し、２．５ＧＨｚにおいて極を観測した場合、等化回路１０６は、極による減衰を消去するために、２．５ＧＨｚにおいてゼロを挿入するようにプログラムされ得る。
【００３６】
一部の実施形態においては、ステージ２０２は、所定の周波数範囲内にてゼロを挿入することに制限され得る。一部の実施形態において、周波数範囲はプログラム的に制御され得、すなわち、各々のステージに対する周波数上限および下限は、構成可能デバイスによって設定され得る。例えば、ステージ２０２は、１と１．５ＧＨｚとの間にゼロを挿入することに制限され得る（すなわち、１と１．５ＧＨｚとの間にゼロを挿入することは、例えば、２ＧＨｚのような所望された周波数位置におけるゲインの量を十分に制御する）。ステージ２０２が、任意の周波数、特に、データ信号を送信するために通常使用される周波数より大きい周波数において、ゼロを挿入することを可能にするのは実用的ではない。
【００３７】
構成可能デバイスは、そのステージの所定の周波数範囲内にて２＾ｎの均等に間隔された（ｅｖｅｎｌｙ−ｓｐａｃｅｄ）周波数の１つを選択するために、ｎビット制御信号をステージに適用し得る。例えば、３ビット制御信号が１と１．５ＧＨｚとの間の周波数位置を選択するために使用された場合、制御信号は、１と１．５ＧＨｚとの間の８の均等に間隔された周波数から選択し得る。他の実施例においては、４ビット制御信号は、ステージが１６の周波数から選択することを可能にする。より多くの制御ビットを提供することは、周波数を選択するのにより高い精度を可能にし得、従って、ステージ２０２のゲインのより大きな制御を可能にし得る。
【００３８】
一部の実施形態においては、所定の制御信号値は、周波数値を選択すること以外の機能のためにリザーブされ得る。例えば、一制御信号値は、ゼロが挿入されるべきではないときを示すためにリザーブされ得る。この実施例においては、残りの２＾ｎ−１値は、ゼロを挿入することに対して周波数を選択するためにリザーブされ得る。
【００３９】
一部の実施形態においては、等化回路１０６が複数のステージ２０２を含む場合、周波数範囲の間にいくつかのオーバラップがあるように、ステージ２０２の周波数範囲をスタガーすることは有益である。これは、ゼロが、広く、連続的な周波数範囲に渡って挿入されることを可能にする。例えば、第１のステージは、２と３．２５ＧＨｚとの間にゼロを挿入するように構成され得、第２のステージは、２．７５と４ＧＨｚとの間にゼロを挿入するように構成され得る。
【００４０】
更に、ゼロの周波数位置を分散させることは、周波数が増えることによって、周波数応答のスロープを増やし、それによって、等化回路の周波数応答が、周波数が増えることによってスロープがよりネガティブになり、伝送媒体の周波数応答によりきっちりと反対になる（ｃｌｏｓｅｌｙ ｃｏｕｎｔｅｒ）ことを可能にする。
【００４１】
異なる周波数位置において複数のゼロを挿入することも、等化回路１０６の周波数応答のスロープのより大きな制御を提供する。例えば、等化回路１０６が、その両方が１ＧＨｚにおける、２つのゼロを有する場合、等化回路１０６は、１０ＧＨｚにおける４０ｄＢのゲインを与える。１０ＧＨｚにおいて、３５ｄＢのゲインだけが所望された場合、両方のゼロの周波数を増やす代わりに、１つのゼロの周波数だけが増やされ得、従って、等化回路１０６の帯域幅を保存する。
【００４２】
等化回路１０６は、容量性ローディングも含み得る。一部の実施形態においては、容量性ローディングは、等化回路１０６の各々のステージに存在し得る。各々のステージ２０２の容量性ローディングの量は、プログラム的に制御可能になり得る。一部の実施形態においては、容量性ローディングは、等化回路１０６の出力において存在し得る。等化回路１０６における容量性ローディングの量は、プログラム的に制御可能になり得る。容量性ローディングの量は、周波数応答がどこでロールオフを開始するかを決定する、等化回路１０６の伝達関数において、１つ以上の極の周波数位置を決定する。
【００４３】
極の周波数位置は、クロストークの減少および／または消去を支援し得る。一部の実施形態においては、極の周波数位置は、データ信号の周波数に設定され得る（例、１Ｇｂｐｓデータ信号に対して１ＧＨｚ）。これは、データ信号の周波数以上の周波数を有する信号が、抑制されるようにする（または少なくとも更にブーストされないように）。一部の実施形態においては、極の周波数位置は、高周波信号が増えることから防ぐために、十分に低く設定され得る。クロストーク減少／消去は、高周波ノイズが伝送媒体１０４（図１）に結合し得た、低周波アプリケーションに使用され得る。
【００４４】
図３ａは、本発明に従って、等化回路１０６におけるステージ２０２の１つによって提供されるプログラム可能ゲイン機能性を示すボード（Ｂｏｄｅ）図である。一部の実施形態においては、ステージ２０２によって提供されるゲインの量は、ｎビット制御信号によって制御される。図３ａに示されるように、３ビット制御信号は、等化回路の周波数応答を変化させるために使用される。
【００４５】
一部の実施形態においては、制御信号は、ステージ２０２がゼロを挿入するのかどうかを決定し、もし挿入するならば、ゼロが挿入される周波数も決定する。例えば、［０００］制御信号がステージ２０２に適用された場合、ステージ２０２は、その伝達関数にゼロを全く挿入しない。この実施例においては、図３ａに示されるように、ステージ２０２は、［０００］制御信号を用いてゲインを全く生成しない。
【００４６】
［０００］以外の制御信号は、ゼロが挿入される周波数を決定し得る。一部の実施形態においては、ステージ２０２は、周波数の所定の範囲内だけにおいて、ゼロを挿入するように構成され得る。例えば、図３ａにおいて、ゼロの周波数位置は、５ＭＨｚと５０ＭＨｚの間である。制御信号は、周波数範囲内において、どこにゼロが挿入されるかを決定し得る。一部の実施形態においては、制御信号のバイアス値が低い場合、ゼロは、周波数範囲の下端の方へ挿入され得る。一部の実施形態においては、制御信号のバイアス値が低い場合、ゼロは、周波数範囲の上端の方へ挿入され得る。この実施例においては、制御信号は、ゼロを挿入する均等に間隔された周波数の７つのうちの１つを選択し得る。
【００４７】
一般に、ゼロが低周波において挿入された場合、ステージ２０２は、より多くのゲインを生成する。図３ａに示されるように、［１１１］入力は、［１０１］入力より多くゲインを生成し、［１１１］カーブのゼロ挿入ポイントは、［１０１］カーブのゼロ挿入ポイントより低い周波数にある。
【００４８】
どの制御信号をステージ２０２に適用するかを決定するにおいて、ユーザは、５ＧＨｚにおける伝送媒体１０４（図１）による減衰の量を考慮する。例えば、ユーザが、伝送媒体１０４の周波数応答を測定し、３ＧＨｚデータ信号が６ｄＢ減衰することが伝送媒体１０４に起因することを知った場合、ユーザは、データ信号に６ｄＢのゲインを提供するために、［１０１］の制御信号を選択し得る。
【００４９】
図３ｂおよび図３ｃは、本発明に従って、等化回路１０６のプログラム可能スロープ機能性を示すボード図である。
【００５０】
図３ｂは、各々のカーブが異なるスロープを有する、カーブ３０２、３０４、３０６、３０８および３１０と同様な周波数応答を生成するようにプログラム的に制御され得る、等化回路１０６を示す。ステージ２０２は、ゼロを与えるまたはゼロを与えないのどちらかをするように、プログラム的に制御され得る。ゼロを与えるあるゆるステージ２０２に対して、等化回路１０６のゲインは、ゼロが追加される周波数から追加の２０ｄＢ／ｄｅｃａｄｅ増える。例えば、４ステージ等化回路において、０、２０、４０、６０および８０ｄＢ／ｄｅｃａｄｅのスロープは、ゼロを与えるステージの数によって、達成され得る。
【００５１】
カーブ３０２のような周波数応答カーブは、等化回路における全てのステージがゼロを与えるようにプログラムされていない場合、達成され得る。カーブ３０４のような周波数応答は、等化回路におけるステージの１つが、１ＧＨｚにおいてゼロを与えるようにプログラムされている場合、達成され得る。同様に、カーブ３０６、３０８または３１０のような周波数応答カーブは、等化回路における２つ、３つまたは４つのステージのそれぞれが、１ＧＨｚにおいてゼロを与えるようにプログラムされている場合、達成され得る。
【００５２】
図３ｂに示されるように、より大きなスロープを有する周波数応答カーブは、より大きなゲインを達成できる。等化回路１０６の周波数応答のスロープをプログラム的に制御することは、等化回路１０６のＡＣゲインの追加の制御を提供する。特に、等化回路１０６が大きなスロープ（すなわち、複数のゼロ）を有するようにプログラムすることは、等化回路１０６が、通常複数の極を有し、多大な量の減衰を受ける、伝送媒体１０４（図１）を通じてのデータの高速送信による減衰を補償することを可能にする。
【００５３】
図３ｃは、複数のステージを有する等化回路１０６のゲインをプログラム的に制御することに対する一アプローチを示す。図３ｂに示されるように、等化回路１０６におけるステージ２０２は、ゼローを挿入するようにプログラム的に制御され得る。周波数応答のスロープにおける複数のゼロの効果を示すために、図３ｂの中の全てのゼロの周波数位置は、同等の周波数に設定されている。図３ｃに示されるように、ゼロの周波数位置を変更することは、周波数応答カーブの形においてより大きな制御を提供する。
【００５４】
特に、図３ｃに示されるように、周波数応答カーブ３２０、３２２、３２４、および３２６は、全て非常に類似している。しかしながら、周波数応答カーブの大きさには明らかな差異がある。例えば、カーブ３２６の最大ゲインは、２０ｄＢを越えるが、カーブ３２０の最大ゲインは、１８ｄＢを越える。他の実施例においては、カーブ３２０は、２ＧＨｚをちょうど越える周波数応答において顕著（ｎｏｔｉｃｅａｂｌｅ）なベンドを有する。カーブ間のこれらの差異は、異なる周波数位置において挿入されるゼロによるものである。
【００５５】
等化回路が１つよりも多いゼロを与える場合、任意の所定の周波数におけるゲインは、個別のゼロの周波数位置を変更することによって、微同調され得る。ゼロの周波数位置が低くなった場合、全体的なゲインが増える。その一方、そのゼロの周波数位置が増えた場合、全体的なゲインは減る。例えば、図３に示されるように、カーブ３２０およびカーブ３２６の両方は、第１の周波数における第１のゼロを有する。カーブ３２０および３２６は、第２のゼロも有する。カーブ３２０の第２のゼロが、カーブ３２６の第２のゼロより高い周波数位置にあるため、カーブ３２０はカーブ３２６より低いゲインを有する。
【００５６】
ゼロが異なる周波数位置に挿入されることを可能にすることは、１つの周波数における周波数応答のゲインの制御および周波数応答全体としての形のより高い精度を可能にする。
【００５７】
異なる周波数位置にゼロ挿入することは、等化回路１０６が、異なる周波数位置に渡って分散される複数の極を有する、伝送媒体１０４（図１）の減衰をよりきっちりと反対にすることを可能にする。理論的に、等化回路１０６（図２）は、ゼロが伝送媒体１０４にある極の周波数位置において挿入された場合、伝送媒体１０４による全ての周波数に渡る減衰を正確に補償し得る。
【００５８】
図３ｄは、本発明に従って、等化回路によって提供されるクロストークフィルタリング機能性を示す、例示的なボード図である。クロストークは、１つの信号経路からの信号が近くの信号経路に電磁的に結合された場合、生じる。
【００５９】
等化回路１０６（図２）の２つの例示的な周波数応答カーブ３４０および３４２は、図３ｄに示される。カーブ３４０は、クロストークフィルタリングなしの等化回路に対応し、カーブ３４２は、クロストークフィルタリングを用いた等化回路に対応する。両方のカーブは、１ＧＨｚのデータ信号に対して同等の量のゲインを提供する。例えば、１ＧＨｚのデータ信号が、４ｄＢの減衰を発生させる伝送媒体を通じて送信された場合、等化回路１０６は、データ信号をその本来の強さに復帰させるために、周波数応答を有するように構成され得る。
【００６０】
しかしながら、等化回路１０６がカーブ３４０に対応する周波数応答を有するように構成されている場合、近くの信号経路から結合される高周波干渉は、増幅される。これは、近くの信号経路を移動している信号が、ほぼ確実に高周波において送信され、そうでない場合においても、帯域内にない低周波信号は、増幅されないため、低周波アプリケーションにおいては、特に有害である。その一方、等化回路１０６が、カーブ３４２に対応する周波数応答を有するように構成されている場合、高周波信号は、かなり減衰される。このアプローチは、クロストークフィルタリングと言及され、等化回路のカットオフ周波数がプログラム的に選択されることを可能にする。一部の実施形態においては、カットオフ周波数は、データ信号が送信される周波数において選択される。これは、等化回路の周波数応答が、データ信号の送信周波数において、頂点に達することを可能にする。
【００６１】
クロストークフィルタリングは、ステージ２０２（図２）の容量性ロードまたは等化回路１０６の出力におけるステージ２０２からの別々の容量性ロードとして実施され得る。容量性ローディングの量はプログラム的に制御され得、カットオフ周波数の位置を決定する。一般に、高い容量性ロードが、低いカットオフ周波数という結果になる。容量性ローディングは、周波数の所定の範囲においてロールオフを生成することに制限され得る。
【００６２】
一部の実施形態においては、ｍビット制御信号は、等化回路１０６（図２）が所定の周波数範囲内における２＾ｍの周波数から選択することを可能にするために提供され得る。一部の実施形態においては、ｍビット制御信号は、等化回路１０６の周波数応答にロールオフを生成することに対して、２＾ｍの容量性ロード値から選択するために提供され得る。
【００６３】
図４は、本発明に従って、等化回路１０６を有するレシーバ１０８のブロック図である。図４に示されるように、等化回路１０６は、伝送媒体（例、伝送媒体１０４（図１））を通じて送信されるデータ信号を受信する、レシーバ１０８に実施される。レシーバ１０８は、等化回路１０６の入力に結合されるバイアス回路４０２、等化回路１０６の出力に結合されるスライサ４０４、および等化回路１０６の出力にも結合されるバッファ４０６を含み得る。
【００６４】
バイアス回路４０２は、バイアス等化回路１０６にＤＣ電圧を供給する、電圧源４０８を含み得る。電圧源４０８は、ＡＣ接地（ｇｒｏｕｎｄ）を送信されたデータ信号に提供し得る。バイアス回路４０２は、抵抗４１０および４１２の一致する組も含み得る。一致する抵抗４１０および４１２は、等化回路１０６のインピーダンスを、データがその媒体を通じて送信される伝送媒体１０４（図１）と一致させるために選択され得る。例えば、伝送媒体１０４が、５０Ω送信ラインである場合、一致するレジスタ４１０および４１２の抵抗値は、５０Ωに設定されるべきである。設定されない場合、伝送媒体１０４を通じて送信されるデータ信号は、反射およびパワーロスを受けやすい。一部の実施形態においては、一致するレジスタ４１０および４１２の抵抗値は、インピーダンス一致を提供するために、プログラム的に制御され得る。
【００６５】
等化回路１０６がデータ信号を処理した（すなわち、減衰を補償する）後、スライサ４０４は、フルスケールのデジタル信号を生成するために、等化回路１０６の出力を処理し得る。スライサ４０４が一クロックサイクル内にて、等化回路１０６の出力がロジックハイ（ｌｏｇｉｃ ｈｉｇｈ）またはロジックロー（ｌｏｇｉｃ ｌｏｗ）のどちらを示すのかを決定するように、スライサ４０４は、デジタルクロックに接続され得る。したがって、スライサ４０４は、等化回路１０６の出力からのアナログ信号を、レシーバ１０８においてデジタル回路によって使用され得るデジタル信号に、本質的に変換する。例えば、レシーバ１０８がプログラマブルロジックデバイスの一部である場合、スライサ４０４の出力は、更なる処理のために、プログラマブルロジックデバイスにルートされ得る。
【００６６】
一部の実施形態においては、スライサ４０４は、送信されたデータ信号からクロックおよびデータ情報を回復するために、クロックデータ回復（ＣＤＲ）回路を含み得る。ＣＤＲ回路は、正しい量の位相を用いてクロック情報を回復するために、位相ロックループ（ＰＬＬ）を使用し得る。クロック情報は、次いで、データ信号からデータをサンプリングするために使用され得る。
【００６７】
レシーバ１０８は、バッファ４０６をも含み得る。バッファ４０６は、等化回路１０６の出力を用いて他の回路をドライブするために使用され得る。バッファ４０６の入力抵抗は無限であり、従って、等化回路１０６の出力抵抗に影響しない。バッファ４０６の出力は、等化回路１０６の出力抵抗からのそれの抵抗を絶縁させるために、無限ではない入力抵抗を用いて他の回路に結合され得る。バッファ４０６なしには、等化回路１０６の帯域幅は、他の回路の入力における任意の容量性ローディングによって影響され得る。そのような容量性ローディングは、等化回路１０６の周波数応答における極の位置を影響し得る。
【００６８】
一部の実施形態においては、バッファ４０６は、信号検出回路（図示せず）に結合され得る。信号検出回路は、レシーバ１０８によってデータ信号が受信されているかどうかを検出するために使用され得る。信号検出回路が、入力が受信されていることを検出すると、信号検出回路は、出力信号を生成し得る。出力信号は、スライサ４０４が受信されたデータ信号を処理できるようにし得る。
【００６９】
一部の実施形態においては、バッファ４０６は、ループバックバッファ（図示せず）に結合され得る。ループバックバッファは、処理のためにレシーバ１０８の出力を、他の回路に再度導き得る。例えば、ループバックバッファは、オシロスコープによる観測のために出力をピンにドライブし得る、送信ドライバに、レシーバ１０８の出力を再度導き得る。他の実施例においては、ループバックバッファは、受信されたデータの有効性（例、ビットエラーレート）を検出するために、レシーバ１０８の出力を回路に再度導き得る。
【００７０】
一部の実施形態においては、バッファ４０６の出力は、ネガティブフィードバックを等化回路１０６（図示せず）に提供するために、等化回路１０６の入力に結合され得、それによって、等化回路１０６が、出力信号にゲインを適用する（例、フィードバック率に基づいて）ことを可能にする。
【００７１】
一部の実施形態においては、バッファ４０６の出力は、オフセット消去回路（図示せず）に結合され得る。オフセットは、例えば、ステージ２０２の１つの入力がアンバランスな場合、生じる。例えば、ステージの１つが、差動入力がゼロのときにおいても出力を生成する場合、オフセットは、存在し得る。オフセットは、ステージからステージへと蓄積され得、従って、全てのステージの出力においてオフセットを消去することが好ましい。これは、等化回路１０６の出力を訂正し、訂正された信号を等化回路１０６の入力にフィードバックすることによって、達成され得る。
【符号の説明】
【００７２】
１０２ ドライバ
１０４ 伝送媒体
１０６ 等化回路
１０８ レシーバ回路
２０２ ステージ
４０４ スライサ
４０６ バッファ
【特許請求の範囲】
【請求項１】
明細書に記載の発明。
【請求項１】
明細書に記載の発明。
【図１】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【公開番号】特開２０１２−１３００４７（Ｐ２０１２−１３００４７Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１２−２２８６８（Ｐ２０１２−２２８６８）
【出願日】平成２４年２月６日（２０１２．２．６）
【分割の表示】特願２００６−１９３２６２（Ｐ２００６−１９３２６２）の分割
【原出願日】平成１８年７月１３日（２００６．７．１３）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２４年２月６日（２０１２．２．６）
【分割の表示】特願２００６−１９３２６２（Ｐ２００６−１９３２６２）の分割
【原出願日】平成１８年７月１３日（２００６．７．１３）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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