プロセッサの温度制御インタフェース
【課題】アプリケーションに適当な制御及び／又は同期化性能を提供することを目的とする。
【解決手段】プロセッサの温度制御インタフェース技術である。一実施例において、プロセッサは双方向インタフェースと、前記双方向インタフェースで内部の高温を示す第１の信号をアサートする出力ロジックとを含む。内部の高温が示された場合、又は前記双方向インタフェースで外部信号が受信された場合のいずれかの場合に、抑圧ロジックがプロセッサの動作を抑圧する。
【解決手段】プロセッサの温度制御インタフェース技術である。一実施例において、プロセッサは双方向インタフェースと、前記双方向インタフェースで内部の高温を示す第１の信号をアサートする出力ロジックとを含む。内部の高温が示された場合、又は前記双方向インタフェースで外部信号が受信された場合のいずれかの場合に、抑圧ロジックがプロセッサの動作を抑圧する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示は電子部品の分野に属する。特に、本発明の開示はプロセッサのような電子部品のための温度制御インタフェースに属する。
【背景技術】
【０００２】
部品が小さくなり続けるが、より多くの電力を消費するため、電子部品の温度を制御することは継続的な努力である。マイクロプロセッサは、電力維持を可能にし、温度が特定の温度基準に達すると自己を抑圧する洗練された技術を用いる。
【０００３】
例えば、１つの先行技術のプロセッサは、多様な理由でシステムがプロセッサのクロックを止めることを可能にするストップ・クロック・ピン（ｓｔｏｐ ｃｌｏｃｋ ｐｉｎ）を含む。前記ピンの１つの周知の使用は、前記ストップ・クロック・ピン（ｓｔｏｐ ｃｌｏｃｋ ｐｉｎ）に周期的な波形を提供することであり、それにより、前記プロセッサが周期的にプロセッサを停止し、再起動することをもたらす（例えば、米国特許５，５６０，００１参照）。前記のクロック抑圧は、プロセッサの動作率を効果的に減少させ、それによって、一般的に、電力消費と温度を減少させる。
【０００４】
さらに、先行技術のプロセッサは、それ自体に温度センサを有し、内部で開始された抑圧を実行し得る。温度の理由により内部で開始された抑圧が使用されると、外部信号がアサートされ、システムに警告し得る（例えば、Ｐｅｎｔｉｕｍ（登録商標）４プロセッサのＰＲＯＣＨＯＴ＃出力信号を参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、このような仕組みは、いくつかのアプリケーションに適当な制御及び／又は同期化性能を提供し得ない。
【課題を解決するための手段】
【０００６】
本発明のプロセッサは、
双方向インタフェースと、
前記双方向インタフェースで内部の高温を示す第１の信号をアサートする出力ロジックと、
前記双方向インタフェースに結合された抑圧ロジックと
を有するプロセッサであって、
前記第１の信号によって前記内部の高温が示される場合、又は前記双方向インタフェースで外部信号が受信される場合に、前記抑圧ロジックは前記プロセッサの動作を抑圧し、
前記内部の高温は、前記内部の高温が容認できないレベルに達したか否かを示す、前記双方向インタフェースで送信される信号により示され、
外部の高温は、第２のプロセッサの内部の高温が容認できないレベルに達したか否かを示す、第２のプロセッサからの信号により示されることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】双方向のプロセッサ・ホット（ｐｒｏｃｅｓｓｏｒ ｈｏｔ）インタフェースを有するシステムの一実施例を示したものである。
【図２】一実施例に従って、図１に示されたシステムの動作を示すフロー図である。
【図３】プロセッサ・ホット（ｐｒｏｃｅｓｓｏｒ ｈｏｔ）インタフェースを使用するマルチプロセッサシステムの一実施例を示したものである。
【図４】一実施例に従って、図３に示されたシステムの動作を示すフロー図である。
【発明を実施するための形態】
【０００８】
本発明は、例を用いて示され、添付図面の図に限定されない。
【０００９】
以下の説明は、プロセッサの温度制御インタフェースのための技術について述べる。以下の説明において、本発明のより十分な理解を提供するため、ロジックの実現や、クロックや、信号の名前や、システム要素の形式及び相互関係や、ロジックの分割／統合の選択のような、多数の特定の詳細が示される。しかし、前記の特定の詳細を用いずに、本発明が実行され得ることが、当業者によってわかるだろう。そのほかに、本発明を不明確にしないために、制御構造や、ゲートレベルの回路は詳細に示されていない。
【００１０】
一実施例において、プロセッサの温度状態のシステム監視とシステム制御との双方を可能にする双方向のプロセッサ・ホット（ＰＲＯＣＨＯＴ＃）インタフェースが提供される。このような双方向インタフェースは、例えば、限られた量の制御及び監視性能が、追加のピンを用いて釣り合うデスクトップ及びモバイルのシステムにおいて有用である場合がある。他の実施例において、２つのピンのＰＲＯＣＨＯＴ＃と強制プロセッサ・ホット（ＦＯＲＣＥＰＨ＃）インタフェースとにより、システムが抑圧の仕組みのアサーションを監視し、制御することを可能にする。
【００１１】
“プロセッサ”は、ある実施例においては、単一の集積回路として形成され得る。他の実施例においては、複数の集積回路が一緒にプロセッサを形成し得る。更に他の実施例においては、ハードウェアとソフトウェアルーチン（例えば、バイナリ変換ルーチン）が一緒にプロセッサを構成し得る。多くの異なる形式の集積回路や、他の電子部品が、前記の温度制御技術の使用から恩恵を受け得る。例えば、プロセッサ１００は、多目的プロセッサ（例えば、マイクロプロセッサ）である場合があり、又は、特定目的プロセッサ又は装置である場合がある。例えば、システムで用いられるデジタル信号プロセッサや、グラフィックプロセッサや、ネットワークプロセッサや、システムで使用され得るその他の形式の特定目的の部品は、認識可能な制御可能な抑圧のシステムから恩恵を受け得る。
【００１２】
図１は双方向のプロセッサ・ホット（ｐｒｏｃｅｓｓｏｒ ｈｏｔ）インタフェース（ＰＲＯＣＨＯＴ＃インタフェース節点１１７）を有するプロセッサ１００の一実施例を示したものである。インタフェースは、他の構成要素へのインタフェースになる少なくとも１つのインタフェース節点を提供し得るピン、ボール、他の形式のコネクタ、又はそれらのセットである場合がある。プロセッサ１００は、プロセッサ自体の温度を監視する温度監視ロジック１１０を含む。多様な周知の又は利用可能な温度監視技術が使用され得る。例えば、温度を監視する内蔵式の回路が使用され得る。その他、外部センサ又は電力消費推定技術（例えば、活動計測装置／監視装置、電流監視装置等）が使用され得る。温度監視装置１１０は、過熱信号のための信号線１１２を介して、インタフェース節点１１７を駆動する出力ドライバ１１５と結合される。過熱信号はまた、マルチプレクサ１３０を通して抑圧ロジック１２０に経路をとる。マルチプレクサはヒューズ１４０により制御され、図示される実施例において、ヒューズ１４０は片方向と双方向の動作モードのいずれかを選択する。
【００１３】
図１の実施例において、システムロジック１５０は、プロセッサ１００とインタフェース接続し、ドライバ１５５を介してＰＲＯＣＨＯＴ＃信号を駆動し得る、又は入力バッファ１６０を介してＰＲＯＣＨＯＴ＃信号を受信し得る。システムロジックは、いつ全システムが容認できない温度レベルに達したかを判断するいくつかの温度センサをそれ自体に含み、それに従って、ＰＲＯＣＨＯＴ＃信号を駆動し得る。
【００１４】
図１のシステムの一実施例の動作が図２に示される。ブロック２００において、異なる動作モードが分離される。ある実施例においては、半導体ヒューズが飛び、動作モードが選択され得る。機器構成レジスタ等のような他の選択技術もまた、動作モードを選択するために用いられ得る。出力のみのモードでは、ヒューズ１４０によって、マルチプレクサ１３０が抑圧ロジック１２０への入力として過熱を選択することをもたらす。したがって、ＰＲＯＣＨＯＴ＃信号の外部状態は判断されず、ブロック２０５に示される通り、ＰＲＯＣＨＯＴ＃の効果的な出力のみ行う。
【００１５】
双方向のシングルピンモードにおいて、システムロジック１５０とプロセッサ１００とが、抑圧を制御するためにＰＲＯＣＨＯＴ＃を駆動し得る。ブロック２１５と２２５に示される通り、プロセッサ１００が、その温度を監視し、ＰＲＯＣＨＯＴ＃インタフェースを監視する。温度が選択された基準を超えない場合は、ブロック２２０に示す通り、プロセッサは温度を監視し続ける。同様に、ＰＲＯＣＨＯＴ＃信号がアサートされていない場合は、ブロック２３０に示す通り、プロセッサは１００インタフェースを監視し続ける。ＰＲＯＣＨＯＴ＃信号がアサートされる場合、又は温度が選択された基準を超える場合のいずれかの場合に、ブロック２４０に示す通り、抑圧ロジック１２０によってプロセッサの動作が抑圧される。
【００１６】
前記抑圧ロジックによって実行された抑圧は、何らかの適切な周知の技術又はその他の利用可能な抑圧技術であり得る。例えば、装置へのクロックが、周期的に止められ得る。その他、パイプラインのある段階でスループットを制限することによって処理スループットが減少され得る。その他、クロック周波数が変更され得る。プロセッサによる処理量を効果的に減少させる前記の又はその他の技術が、抑圧ロジックに用いられ得る。
【００１７】
第３のモードにおいて、ブロック２１０に示す通り、双方向のデュアルピンＰＲＯＣＨＯＴ＃の実現が用いられ得る。図３と４が、デュアルピンの実現を用いる一実施例の更なる詳細を提供する。デュアルピンの実現は、プロセッサの内部の温度計測装置の監視と、抑圧命令のアサーションとの双方を可能にし得る。シングルピンにおいて、抑圧命令をアサートすることは、プロセッサの同じピンのアサーションをマスクする。図３の実施例において、説明目的で２つのプロセッサが示されるが、追加のプロセッサも加えられ得る。プロセッサ３００とプロセッサ３５０との双方は、ＦＯＲＣＥＰＨ＃とＰＲＯＣＨＯＴ＃ピンを有する。信号線３６４と３６２はそれぞれ、システムロジックによって駆動されたＦＯＲＣＥＰＨ＃信号をプロセッサ３００及び３５０に結合し、信号線３０２及び３５２はそれぞれ、プロセッサ３００及び３５０によって駆動されたＰＲＯＣＨＯＴ＃信号をシステムロジックに運ぶ。
【００１８】
プロセッサ３００は、いつプロセッサ３００が過熱になったか（ある実施例においては、いつ過電力が消費されたか）を検出する監視装置３１０を含む。それぞれの番号が付されたブロックは、ラッチのような遅延要素を表す。監視装置３１０から過熱信号を受信し、信号線３０２でＰＲＯＣＨＯＴ＃信号を駆動するように、ドライバ３０５が結合される。マルチプレクサ３３０への第１の経路は、遅延ブロック３１３−１と遅延ブロック３１３−２とを通して、マルチプレクサ３３０の“ｗ”入力に過熱信号を取り込む。マルチプレクサ３３０への第２の経路は、遅延ブロック３１３−１を通して、出力ドライバ３０５を通過し（その結果、信号線３０２で何らかの外部アサート信号を取得する）、反転ドライバ３０７を通して、遅延ブロック３１４−２と３１４−３を通して、マルチプレクサ３３０の“ｂ”入力に過熱信号を取り込む。
【００１９】
マルチプレクサへの第３の経路は、信号線３０２（ＰＲＯＣＨＯＴ＃）からと信号線３６４からの双方の入力を含み、システムロジック３６０によって駆動される。信号線３６４は、いつ動作を抑圧するかを判断するために外部検討材料が用いられることを可能にする強制プロセッサ・ホット（ＦＯＲＣＥＰＨ＃）信号線である場合がある。一実施例においては、双方のプロセッサが同時に自分を抑圧していなくても、システムが同時に（すなわち、外部バスクロックの同じクロック周期の間に）複数のプロセッサの抑圧を開始することを望み得る。この実施例においては、抑圧ロジック３２０への過熱信号の遅延を、システムロジックの経路を通じた予期された遅延に一致させることが望ましい。例えば、図３の実施例において、過熱信号は、遅延ブロック３１３−１と出力ドライバ３０５を通して、遅延ブロック３１６−２と組み合わせロジック３６３と遅延ブロック３１６−３を通して、システムロジック３７０に入り、遅延ブロック３１６−４と組み合わせロジック３７１と遅延ロジック３１６−５を通して、システムロジック３６０に戻り、遅延ブロック３１６−６と組み合わせロジック３６７と遅延ブロック３１６−７を通して、第２のプロセッサ３５０に入る。第２のプロセッサがプロセッサ３００で示したものと同じロジックを有すると仮定すると、経路は、入力バッファ３０９と、２つの遅延ブロック３１６−８及び３１６−９と、ＯＲゲート３１１と、マルチプレクサ３３０の“ｆ”入力とに対応する要素を通して続く。
【００２０】
同様に、プロセッサ３００の内部の過熱信号の経路は、９つの遅延ブロックとＯＲゲート３１１を含む。デュアルピンモードにおいて、内部で、過熱信号は、遅延ブロック３１３−１及び３１３−２を通して、遅延ブロック３１５−１から３１５−９を通して、ＯＲゲート３１１に通ずる。システムロジック３６０及び３７０が信号線３６４でＦＯＲＣＥＰＨ＃をアサートする場合、又は抑圧が実行されることを監視装置３１０が示す場合に、ＯＲゲートは、抑圧が実行される指示をマルチプレクサ３３０に与える。システムロジックの構成要素３６０及び３７０は、ローカル（３６０）又はグローバル（３７０）の特定用途向け集積回路（ＡＳＩＣ）であり得る。しかし、ロジックの何らか又は全てが分離しているか統合しているかどうかは、開示された技術に重要なことではない。ロジックは、プロセッサ自体に、又はバスブリッジのような他のシステム要素に、又はＡＳＩＣやそれと同様のものに含まれ得る。さらに、多様な遅延の絶対数又は長さは重要ではない。しかし、遅延の一致を提供することは、ある実施例において望ましい。
【００２１】
図３の実施例において、マルチプレクサへの２つの制御入力（ｆｕｓｅＢｉＤｉｒＰｒｏｃＨｏｔＥｎとｆｕｓｅＭＰｄｅｃｏｄｅ）がどちらのモードが選択されたかを制御する。マルチプロセッサ（デュアルピン）のＰＲＯＣＨＯＴ＃／ＦＯＲＣＥＰＨ＃の実現が望ましいことをヒューズｆｕｓｅＭＰｄｅｃｏｄｅが示すと、マルチプレクサへの経路“ｆ”が選択される。双方向モードのみが望ましいことをヒューズｆｕｓｅＢｉＤｉｒＰｒｏｃＨｏｔＥｎが示すと、マルチプレクサへの入力“ｂ”が選択される。双方向モードとマルチプロセッサ（デュアルピン）のモードの双方ともが望ましくないことをヒューズが示すと、出力のみのモードが使用され、マルチプレクサへの経路“ｗ”が選択される。
【００２２】
図４は、デュアルピンモード（例えば、図３の実施例のマルチプレクサ３３０の経路“ｆ”）が選択されたマルチプロセッサシステムの動作を示したものである。ブロック４００において、高温が検知される（例えば監視装置３１０によって）。ブロック４１０において、ＰＲＯＣＨＯＴ＃信号がシステムロジックにアサートされる。ブロック４２０に示す通り、内部の過熱信号が遅延される。図３の実施例において、遅延３１３−１と３１３−２と３１５−３から３１５−９を通じた経路が遅延を与える。ブロック４２５に示す通り、アサートされたＰＲＯＣＨＯＴ＃信号はまた、システムロジックを通して伝搬し、遅延を受け、結果としてシステムの他のプロセッサ（群）へのＦＯＲＣＥＰＨ＃信号の生成をする。例えば、図３の実施例において、ＦＯＲＣＥＰＨ＃信号は、信号線３６２でプロセッサ３５０にアサートされる。
【００２３】
何らかの内部遅延に加えて、システムロジックを通じた経路における遅延と合致させるように設計された第１のプロセッサ内の遅延のため、ブロック４３０と４３５に示す通り、プロセッサは同期して抑圧を始める。あるシステムにおいては、このような抑圧の同期を、一定の率のプロセッサの動作と保持させ、それによって進行と温度／電力の関係とをおおよそ等しくすることが望ましい。したがって、プロセッサが別の方法で抑圧状態に入らない場合でも、プロセッサは強制的に抑圧状態になり得る。
【００２４】
このように、プロセッサの温度制御インタフェース技術が開示される。特定の例示的な実施例が添付の図面において説明され、示されたが、前記実施例は、広範囲の発明の単なる実例であり、制限するものではなく、本発明は示され、説明された特定の構造や構成に限定されず、したがって、この開示を検討することにより、当業者に多様な他の改良が思い浮かぶことがわかる。
【００２５】
以上の実施例に関し、更に、以下の項目を開示する。
【００２６】
（１）双方向インタフェースと、
前記双方向インタフェース上で内部の高温を示す第１の信号をアサートする出力ロジックと、
前記双方向のインタフェースに結合された抑圧ロジックと
を有するプロセッサであって、
前記第１の信号によって前記内部の高温が示される場合、又は、前記双方向インタフェースで外部信号が受信される場合のいずれかの場合に、前記抑圧ロジックが前記プロセッサの動作を抑圧するプロセッサ。
【００２７】
（２）（１）に記載のプロセッサであって、
前記双方向インタフェースが単一のインタフェース節点であるプロセッサ。
【００２８】
（３）（１）に記載のプロセッサであって、
前記第１の信号のための第１の経路と、
前記外部信号のための第２の経路と、
片方向モードにおいて前記外部信号を無視する前記第１の経路と、双方向の単一のインタフェースモードにおいて前記外部信号を判断する前記第２の経路のいずれかを選択する選択ロジックと
を更に有するプロセッサ。
【００２９】
（４）（３）に記載のプロセッサであって、
前記双方向インタフェースが、第１のインタフェース節点と、第２のインタフェース節点とを有し、
前記第２のインタフェース節点が、入力であり、
前記選択ロジックが、双方向のデュアルのインタフェースモードにおいて第３の経路を更に選択するプロセッサ。
【００３０】
（５）（４）に記載のプロセッサであって、
前記第３の経路が、
第１の遅延を有する前記第１の信号のための内部信号の経路と、
第２の遅延を有する前記外部信号のための外部信号の経路と
を有し、
前記第１の遅延が前記第２の遅延に外部遅延を加えたものと一致するプロセッサ。
【００３１】
（６）（１）に記載のプロセッサであって、
前記双方向インタフェースが、
デュアルピンモードが可能な場合に、前記第１の信号を出力する第１のインタフェース節点と、外部の信号を受信する第２のインタフェース節点と、
双方向モードが可能な場合に、単一の双方向インタフェース節点と
を有するプロセッサ。
【００３２】
（７）（６）に記載のプロセッサであって、
前記第１の信号の第１の経路における第１の遅延と、
前記第２の信号の第２の経路における第２の遅延とを更に有し、
前記第１の経路の前記第１の遅延が、前記第２の経路の前記第２の遅延に外部遅延を加えたものと一致するプロセッサ。
【００３３】
（８）高温を示す内部信号を出力する第１のインタフェース節点と、
外部信号を受信する第２のインタフェース節点と、
前記内部信号又は前記外部信号に応じて、第１のプロセッサを抑圧する抑圧ロジックと
を有する第１のプロセッサと、
前記外部信号をアサートするシステムロジックと
を有するシステム。
【００３４】
（９）（８）に記載のシステムであって、
第２のプロセッサの高温を示す第２のプロセッサ内部信号を出力する第２のプロセッサの第１のインタフェース節点と、
第２の外部信号を受信する第２のプロセッサの第２のインタフェース節点と、
前記第２のプロセッサ内部信号又は前記第２の外部信号に応じて、前記第２のプロセッサを抑圧する第２のプロセッサの抑圧ロジックと
を有する第２のプロセッサを有し、
前記システムロジックは、前記第２のプロセッサが前記第２のプロセッサの高温を示す前記第２のプロセッサの内部信号を出力することに応じて、前記第１のプロセッサへの前記外部信号をアサートするシステム。
【００３５】
（１０）（９）に記載のシステムであって、
前記第１のプロセッサが、
前記抑圧ロジックへの前記内部信号の第１の経路における第１の遅延と、
前記抑圧ロジックへの前記外部信号の第２の経路における第２の遅延と
を更に有し、
前記第１の遅延が、前記第２の遅延にシステムロジックの遅延を加えたものと一致するシステム。
【００３６】
（１１）（１０）に記載のシステムであって、
前記第１のプロセッサと前記第２のプロセッサが、前記第２のプロセッサの内部信号に応じて、同期して抑圧を開始するシステム。
【００３７】
（１２）（１１）に記載のシステムであって、
前記第１のプロセッサと前記第２のプロセッサが、同じ単一のクロック周期で抑圧を開始するシステム。
【００３８】
（１３）双方向インタフェースで内部的に測定された高温を示す第１の信号を励振し、
前記第１の信号が励振された場合、又は、前記双方向インタフェースで外部信号が受信された場合のいずれかの場合に動作を抑圧することを有する方法。
【００３９】
（１４）（１３）に記載の方法であって、
励振することが、
選択された温度基準に達したかどうか検証し、
前記選択された温度基準に達した場合に、前記第１の信号を励振することを有する方法。
【００４０】
（１５）（１３）に記載の方法であって、
前記インタフェース節点が、単一の双方向インタフェース節点である方法。
【００４１】
（１６）（１３）に記載の方法であって、
異なる遅延経路を通して、前記第１の信号と外部信号を遅延させることを更に有する方法。
【００４２】
（１７）（１３）に記載の方法であって、
前記インタフェース節点として単一の双方向インタフェース節点を用いる第１のモード、又は、２つのインタフェース節点を用いる第２のモードのいずれかを選択することを更に有する方法。
【００４３】
（１８）（１７）に記載の方法であって、
前記第２のモードにおいて、他のプロセッサと同時に抑圧をもたらす前記第１の信号を遅延させることを更に有する方法。
【００４４】
（１９）第１のプロセッサの内部で測定された高温を示し、
前記第１のプロセッサの内部で測定された高温に応じた抑圧と、第２のプロセッサの抑圧とを同期させることを有する方法。
【００４５】
（２０）（１９）に記載の方法であって、
示すことが、第１のインタフェース節点の第１の信号を励振することを有する方法。
【００４６】
（２１）（２０）に記載の方法であって、
同期させることが、
前記第１の信号を受信し、前記第２のプロセッサへの第２の信号をアサートし、
少なくとも第１のプロセッサが動作を抑圧することを始めることを遅延させ、前記第１のプロセッサと前記第２のプロセッサが同期して動作を抑圧することを可能にすることを有する方法。
【００４７】
（２２）（２１）に記載の方法であって、
遅延させることが、前記第２のプロセッサが抑圧を始める同じクロック周期まで、前記第１のプロセッサが抑圧することを妨げることを有する方法。
【技術分野】
【０００１】
本発明の開示は電子部品の分野に属する。特に、本発明の開示はプロセッサのような電子部品のための温度制御インタフェースに属する。
【背景技術】
【０００２】
部品が小さくなり続けるが、より多くの電力を消費するため、電子部品の温度を制御することは継続的な努力である。マイクロプロセッサは、電力維持を可能にし、温度が特定の温度基準に達すると自己を抑圧する洗練された技術を用いる。
【０００３】
例えば、１つの先行技術のプロセッサは、多様な理由でシステムがプロセッサのクロックを止めることを可能にするストップ・クロック・ピン（ｓｔｏｐ ｃｌｏｃｋ ｐｉｎ）を含む。前記ピンの１つの周知の使用は、前記ストップ・クロック・ピン（ｓｔｏｐ ｃｌｏｃｋ ｐｉｎ）に周期的な波形を提供することであり、それにより、前記プロセッサが周期的にプロセッサを停止し、再起動することをもたらす（例えば、米国特許５，５６０，００１参照）。前記のクロック抑圧は、プロセッサの動作率を効果的に減少させ、それによって、一般的に、電力消費と温度を減少させる。
【０００４】
さらに、先行技術のプロセッサは、それ自体に温度センサを有し、内部で開始された抑圧を実行し得る。温度の理由により内部で開始された抑圧が使用されると、外部信号がアサートされ、システムに警告し得る（例えば、Ｐｅｎｔｉｕｍ（登録商標）４プロセッサのＰＲＯＣＨＯＴ＃出力信号を参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、このような仕組みは、いくつかのアプリケーションに適当な制御及び／又は同期化性能を提供し得ない。
【課題を解決するための手段】
【０００６】
本発明のプロセッサは、
双方向インタフェースと、
前記双方向インタフェースで内部の高温を示す第１の信号をアサートする出力ロジックと、
前記双方向インタフェースに結合された抑圧ロジックと
を有するプロセッサであって、
前記第１の信号によって前記内部の高温が示される場合、又は前記双方向インタフェースで外部信号が受信される場合に、前記抑圧ロジックは前記プロセッサの動作を抑圧し、
前記内部の高温は、前記内部の高温が容認できないレベルに達したか否かを示す、前記双方向インタフェースで送信される信号により示され、
外部の高温は、第２のプロセッサの内部の高温が容認できないレベルに達したか否かを示す、第２のプロセッサからの信号により示されることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】双方向のプロセッサ・ホット（ｐｒｏｃｅｓｓｏｒ ｈｏｔ）インタフェースを有するシステムの一実施例を示したものである。
【図２】一実施例に従って、図１に示されたシステムの動作を示すフロー図である。
【図３】プロセッサ・ホット（ｐｒｏｃｅｓｓｏｒ ｈｏｔ）インタフェースを使用するマルチプロセッサシステムの一実施例を示したものである。
【図４】一実施例に従って、図３に示されたシステムの動作を示すフロー図である。
【発明を実施するための形態】
【０００８】
本発明は、例を用いて示され、添付図面の図に限定されない。
【０００９】
以下の説明は、プロセッサの温度制御インタフェースのための技術について述べる。以下の説明において、本発明のより十分な理解を提供するため、ロジックの実現や、クロックや、信号の名前や、システム要素の形式及び相互関係や、ロジックの分割／統合の選択のような、多数の特定の詳細が示される。しかし、前記の特定の詳細を用いずに、本発明が実行され得ることが、当業者によってわかるだろう。そのほかに、本発明を不明確にしないために、制御構造や、ゲートレベルの回路は詳細に示されていない。
【００１０】
一実施例において、プロセッサの温度状態のシステム監視とシステム制御との双方を可能にする双方向のプロセッサ・ホット（ＰＲＯＣＨＯＴ＃）インタフェースが提供される。このような双方向インタフェースは、例えば、限られた量の制御及び監視性能が、追加のピンを用いて釣り合うデスクトップ及びモバイルのシステムにおいて有用である場合がある。他の実施例において、２つのピンのＰＲＯＣＨＯＴ＃と強制プロセッサ・ホット（ＦＯＲＣＥＰＨ＃）インタフェースとにより、システムが抑圧の仕組みのアサーションを監視し、制御することを可能にする。
【００１１】
“プロセッサ”は、ある実施例においては、単一の集積回路として形成され得る。他の実施例においては、複数の集積回路が一緒にプロセッサを形成し得る。更に他の実施例においては、ハードウェアとソフトウェアルーチン（例えば、バイナリ変換ルーチン）が一緒にプロセッサを構成し得る。多くの異なる形式の集積回路や、他の電子部品が、前記の温度制御技術の使用から恩恵を受け得る。例えば、プロセッサ１００は、多目的プロセッサ（例えば、マイクロプロセッサ）である場合があり、又は、特定目的プロセッサ又は装置である場合がある。例えば、システムで用いられるデジタル信号プロセッサや、グラフィックプロセッサや、ネットワークプロセッサや、システムで使用され得るその他の形式の特定目的の部品は、認識可能な制御可能な抑圧のシステムから恩恵を受け得る。
【００１２】
図１は双方向のプロセッサ・ホット（ｐｒｏｃｅｓｓｏｒ ｈｏｔ）インタフェース（ＰＲＯＣＨＯＴ＃インタフェース節点１１７）を有するプロセッサ１００の一実施例を示したものである。インタフェースは、他の構成要素へのインタフェースになる少なくとも１つのインタフェース節点を提供し得るピン、ボール、他の形式のコネクタ、又はそれらのセットである場合がある。プロセッサ１００は、プロセッサ自体の温度を監視する温度監視ロジック１１０を含む。多様な周知の又は利用可能な温度監視技術が使用され得る。例えば、温度を監視する内蔵式の回路が使用され得る。その他、外部センサ又は電力消費推定技術（例えば、活動計測装置／監視装置、電流監視装置等）が使用され得る。温度監視装置１１０は、過熱信号のための信号線１１２を介して、インタフェース節点１１７を駆動する出力ドライバ１１５と結合される。過熱信号はまた、マルチプレクサ１３０を通して抑圧ロジック１２０に経路をとる。マルチプレクサはヒューズ１４０により制御され、図示される実施例において、ヒューズ１４０は片方向と双方向の動作モードのいずれかを選択する。
【００１３】
図１の実施例において、システムロジック１５０は、プロセッサ１００とインタフェース接続し、ドライバ１５５を介してＰＲＯＣＨＯＴ＃信号を駆動し得る、又は入力バッファ１６０を介してＰＲＯＣＨＯＴ＃信号を受信し得る。システムロジックは、いつ全システムが容認できない温度レベルに達したかを判断するいくつかの温度センサをそれ自体に含み、それに従って、ＰＲＯＣＨＯＴ＃信号を駆動し得る。
【００１４】
図１のシステムの一実施例の動作が図２に示される。ブロック２００において、異なる動作モードが分離される。ある実施例においては、半導体ヒューズが飛び、動作モードが選択され得る。機器構成レジスタ等のような他の選択技術もまた、動作モードを選択するために用いられ得る。出力のみのモードでは、ヒューズ１４０によって、マルチプレクサ１３０が抑圧ロジック１２０への入力として過熱を選択することをもたらす。したがって、ＰＲＯＣＨＯＴ＃信号の外部状態は判断されず、ブロック２０５に示される通り、ＰＲＯＣＨＯＴ＃の効果的な出力のみ行う。
【００１５】
双方向のシングルピンモードにおいて、システムロジック１５０とプロセッサ１００とが、抑圧を制御するためにＰＲＯＣＨＯＴ＃を駆動し得る。ブロック２１５と２２５に示される通り、プロセッサ１００が、その温度を監視し、ＰＲＯＣＨＯＴ＃インタフェースを監視する。温度が選択された基準を超えない場合は、ブロック２２０に示す通り、プロセッサは温度を監視し続ける。同様に、ＰＲＯＣＨＯＴ＃信号がアサートされていない場合は、ブロック２３０に示す通り、プロセッサは１００インタフェースを監視し続ける。ＰＲＯＣＨＯＴ＃信号がアサートされる場合、又は温度が選択された基準を超える場合のいずれかの場合に、ブロック２４０に示す通り、抑圧ロジック１２０によってプロセッサの動作が抑圧される。
【００１６】
前記抑圧ロジックによって実行された抑圧は、何らかの適切な周知の技術又はその他の利用可能な抑圧技術であり得る。例えば、装置へのクロックが、周期的に止められ得る。その他、パイプラインのある段階でスループットを制限することによって処理スループットが減少され得る。その他、クロック周波数が変更され得る。プロセッサによる処理量を効果的に減少させる前記の又はその他の技術が、抑圧ロジックに用いられ得る。
【００１７】
第３のモードにおいて、ブロック２１０に示す通り、双方向のデュアルピンＰＲＯＣＨＯＴ＃の実現が用いられ得る。図３と４が、デュアルピンの実現を用いる一実施例の更なる詳細を提供する。デュアルピンの実現は、プロセッサの内部の温度計測装置の監視と、抑圧命令のアサーションとの双方を可能にし得る。シングルピンにおいて、抑圧命令をアサートすることは、プロセッサの同じピンのアサーションをマスクする。図３の実施例において、説明目的で２つのプロセッサが示されるが、追加のプロセッサも加えられ得る。プロセッサ３００とプロセッサ３５０との双方は、ＦＯＲＣＥＰＨ＃とＰＲＯＣＨＯＴ＃ピンを有する。信号線３６４と３６２はそれぞれ、システムロジックによって駆動されたＦＯＲＣＥＰＨ＃信号をプロセッサ３００及び３５０に結合し、信号線３０２及び３５２はそれぞれ、プロセッサ３００及び３５０によって駆動されたＰＲＯＣＨＯＴ＃信号をシステムロジックに運ぶ。
【００１８】
プロセッサ３００は、いつプロセッサ３００が過熱になったか（ある実施例においては、いつ過電力が消費されたか）を検出する監視装置３１０を含む。それぞれの番号が付されたブロックは、ラッチのような遅延要素を表す。監視装置３１０から過熱信号を受信し、信号線３０２でＰＲＯＣＨＯＴ＃信号を駆動するように、ドライバ３０５が結合される。マルチプレクサ３３０への第１の経路は、遅延ブロック３１３−１と遅延ブロック３１３−２とを通して、マルチプレクサ３３０の“ｗ”入力に過熱信号を取り込む。マルチプレクサ３３０への第２の経路は、遅延ブロック３１３−１を通して、出力ドライバ３０５を通過し（その結果、信号線３０２で何らかの外部アサート信号を取得する）、反転ドライバ３０７を通して、遅延ブロック３１４−２と３１４−３を通して、マルチプレクサ３３０の“ｂ”入力に過熱信号を取り込む。
【００１９】
マルチプレクサへの第３の経路は、信号線３０２（ＰＲＯＣＨＯＴ＃）からと信号線３６４からの双方の入力を含み、システムロジック３６０によって駆動される。信号線３６４は、いつ動作を抑圧するかを判断するために外部検討材料が用いられることを可能にする強制プロセッサ・ホット（ＦＯＲＣＥＰＨ＃）信号線である場合がある。一実施例においては、双方のプロセッサが同時に自分を抑圧していなくても、システムが同時に（すなわち、外部バスクロックの同じクロック周期の間に）複数のプロセッサの抑圧を開始することを望み得る。この実施例においては、抑圧ロジック３２０への過熱信号の遅延を、システムロジックの経路を通じた予期された遅延に一致させることが望ましい。例えば、図３の実施例において、過熱信号は、遅延ブロック３１３−１と出力ドライバ３０５を通して、遅延ブロック３１６−２と組み合わせロジック３６３と遅延ブロック３１６−３を通して、システムロジック３７０に入り、遅延ブロック３１６−４と組み合わせロジック３７１と遅延ロジック３１６−５を通して、システムロジック３６０に戻り、遅延ブロック３１６−６と組み合わせロジック３６７と遅延ブロック３１６−７を通して、第２のプロセッサ３５０に入る。第２のプロセッサがプロセッサ３００で示したものと同じロジックを有すると仮定すると、経路は、入力バッファ３０９と、２つの遅延ブロック３１６−８及び３１６−９と、ＯＲゲート３１１と、マルチプレクサ３３０の“ｆ”入力とに対応する要素を通して続く。
【００２０】
同様に、プロセッサ３００の内部の過熱信号の経路は、９つの遅延ブロックとＯＲゲート３１１を含む。デュアルピンモードにおいて、内部で、過熱信号は、遅延ブロック３１３−１及び３１３−２を通して、遅延ブロック３１５−１から３１５−９を通して、ＯＲゲート３１１に通ずる。システムロジック３６０及び３７０が信号線３６４でＦＯＲＣＥＰＨ＃をアサートする場合、又は抑圧が実行されることを監視装置３１０が示す場合に、ＯＲゲートは、抑圧が実行される指示をマルチプレクサ３３０に与える。システムロジックの構成要素３６０及び３７０は、ローカル（３６０）又はグローバル（３７０）の特定用途向け集積回路（ＡＳＩＣ）であり得る。しかし、ロジックの何らか又は全てが分離しているか統合しているかどうかは、開示された技術に重要なことではない。ロジックは、プロセッサ自体に、又はバスブリッジのような他のシステム要素に、又はＡＳＩＣやそれと同様のものに含まれ得る。さらに、多様な遅延の絶対数又は長さは重要ではない。しかし、遅延の一致を提供することは、ある実施例において望ましい。
【００２１】
図３の実施例において、マルチプレクサへの２つの制御入力（ｆｕｓｅＢｉＤｉｒＰｒｏｃＨｏｔＥｎとｆｕｓｅＭＰｄｅｃｏｄｅ）がどちらのモードが選択されたかを制御する。マルチプロセッサ（デュアルピン）のＰＲＯＣＨＯＴ＃／ＦＯＲＣＥＰＨ＃の実現が望ましいことをヒューズｆｕｓｅＭＰｄｅｃｏｄｅが示すと、マルチプレクサへの経路“ｆ”が選択される。双方向モードのみが望ましいことをヒューズｆｕｓｅＢｉＤｉｒＰｒｏｃＨｏｔＥｎが示すと、マルチプレクサへの入力“ｂ”が選択される。双方向モードとマルチプロセッサ（デュアルピン）のモードの双方ともが望ましくないことをヒューズが示すと、出力のみのモードが使用され、マルチプレクサへの経路“ｗ”が選択される。
【００２２】
図４は、デュアルピンモード（例えば、図３の実施例のマルチプレクサ３３０の経路“ｆ”）が選択されたマルチプロセッサシステムの動作を示したものである。ブロック４００において、高温が検知される（例えば監視装置３１０によって）。ブロック４１０において、ＰＲＯＣＨＯＴ＃信号がシステムロジックにアサートされる。ブロック４２０に示す通り、内部の過熱信号が遅延される。図３の実施例において、遅延３１３−１と３１３−２と３１５−３から３１５−９を通じた経路が遅延を与える。ブロック４２５に示す通り、アサートされたＰＲＯＣＨＯＴ＃信号はまた、システムロジックを通して伝搬し、遅延を受け、結果としてシステムの他のプロセッサ（群）へのＦＯＲＣＥＰＨ＃信号の生成をする。例えば、図３の実施例において、ＦＯＲＣＥＰＨ＃信号は、信号線３６２でプロセッサ３５０にアサートされる。
【００２３】
何らかの内部遅延に加えて、システムロジックを通じた経路における遅延と合致させるように設計された第１のプロセッサ内の遅延のため、ブロック４３０と４３５に示す通り、プロセッサは同期して抑圧を始める。あるシステムにおいては、このような抑圧の同期を、一定の率のプロセッサの動作と保持させ、それによって進行と温度／電力の関係とをおおよそ等しくすることが望ましい。したがって、プロセッサが別の方法で抑圧状態に入らない場合でも、プロセッサは強制的に抑圧状態になり得る。
【００２４】
このように、プロセッサの温度制御インタフェース技術が開示される。特定の例示的な実施例が添付の図面において説明され、示されたが、前記実施例は、広範囲の発明の単なる実例であり、制限するものではなく、本発明は示され、説明された特定の構造や構成に限定されず、したがって、この開示を検討することにより、当業者に多様な他の改良が思い浮かぶことがわかる。
【００２５】
以上の実施例に関し、更に、以下の項目を開示する。
【００２６】
（１）双方向インタフェースと、
前記双方向インタフェース上で内部の高温を示す第１の信号をアサートする出力ロジックと、
前記双方向のインタフェースに結合された抑圧ロジックと
を有するプロセッサであって、
前記第１の信号によって前記内部の高温が示される場合、又は、前記双方向インタフェースで外部信号が受信される場合のいずれかの場合に、前記抑圧ロジックが前記プロセッサの動作を抑圧するプロセッサ。
【００２７】
（２）（１）に記載のプロセッサであって、
前記双方向インタフェースが単一のインタフェース節点であるプロセッサ。
【００２８】
（３）（１）に記載のプロセッサであって、
前記第１の信号のための第１の経路と、
前記外部信号のための第２の経路と、
片方向モードにおいて前記外部信号を無視する前記第１の経路と、双方向の単一のインタフェースモードにおいて前記外部信号を判断する前記第２の経路のいずれかを選択する選択ロジックと
を更に有するプロセッサ。
【００２９】
（４）（３）に記載のプロセッサであって、
前記双方向インタフェースが、第１のインタフェース節点と、第２のインタフェース節点とを有し、
前記第２のインタフェース節点が、入力であり、
前記選択ロジックが、双方向のデュアルのインタフェースモードにおいて第３の経路を更に選択するプロセッサ。
【００３０】
（５）（４）に記載のプロセッサであって、
前記第３の経路が、
第１の遅延を有する前記第１の信号のための内部信号の経路と、
第２の遅延を有する前記外部信号のための外部信号の経路と
を有し、
前記第１の遅延が前記第２の遅延に外部遅延を加えたものと一致するプロセッサ。
【００３１】
（６）（１）に記載のプロセッサであって、
前記双方向インタフェースが、
デュアルピンモードが可能な場合に、前記第１の信号を出力する第１のインタフェース節点と、外部の信号を受信する第２のインタフェース節点と、
双方向モードが可能な場合に、単一の双方向インタフェース節点と
を有するプロセッサ。
【００３２】
（７）（６）に記載のプロセッサであって、
前記第１の信号の第１の経路における第１の遅延と、
前記第２の信号の第２の経路における第２の遅延とを更に有し、
前記第１の経路の前記第１の遅延が、前記第２の経路の前記第２の遅延に外部遅延を加えたものと一致するプロセッサ。
【００３３】
（８）高温を示す内部信号を出力する第１のインタフェース節点と、
外部信号を受信する第２のインタフェース節点と、
前記内部信号又は前記外部信号に応じて、第１のプロセッサを抑圧する抑圧ロジックと
を有する第１のプロセッサと、
前記外部信号をアサートするシステムロジックと
を有するシステム。
【００３４】
（９）（８）に記載のシステムであって、
第２のプロセッサの高温を示す第２のプロセッサ内部信号を出力する第２のプロセッサの第１のインタフェース節点と、
第２の外部信号を受信する第２のプロセッサの第２のインタフェース節点と、
前記第２のプロセッサ内部信号又は前記第２の外部信号に応じて、前記第２のプロセッサを抑圧する第２のプロセッサの抑圧ロジックと
を有する第２のプロセッサを有し、
前記システムロジックは、前記第２のプロセッサが前記第２のプロセッサの高温を示す前記第２のプロセッサの内部信号を出力することに応じて、前記第１のプロセッサへの前記外部信号をアサートするシステム。
【００３５】
（１０）（９）に記載のシステムであって、
前記第１のプロセッサが、
前記抑圧ロジックへの前記内部信号の第１の経路における第１の遅延と、
前記抑圧ロジックへの前記外部信号の第２の経路における第２の遅延と
を更に有し、
前記第１の遅延が、前記第２の遅延にシステムロジックの遅延を加えたものと一致するシステム。
【００３６】
（１１）（１０）に記載のシステムであって、
前記第１のプロセッサと前記第２のプロセッサが、前記第２のプロセッサの内部信号に応じて、同期して抑圧を開始するシステム。
【００３７】
（１２）（１１）に記載のシステムであって、
前記第１のプロセッサと前記第２のプロセッサが、同じ単一のクロック周期で抑圧を開始するシステム。
【００３８】
（１３）双方向インタフェースで内部的に測定された高温を示す第１の信号を励振し、
前記第１の信号が励振された場合、又は、前記双方向インタフェースで外部信号が受信された場合のいずれかの場合に動作を抑圧することを有する方法。
【００３９】
（１４）（１３）に記載の方法であって、
励振することが、
選択された温度基準に達したかどうか検証し、
前記選択された温度基準に達した場合に、前記第１の信号を励振することを有する方法。
【００４０】
（１５）（１３）に記載の方法であって、
前記インタフェース節点が、単一の双方向インタフェース節点である方法。
【００４１】
（１６）（１３）に記載の方法であって、
異なる遅延経路を通して、前記第１の信号と外部信号を遅延させることを更に有する方法。
【００４２】
（１７）（１３）に記載の方法であって、
前記インタフェース節点として単一の双方向インタフェース節点を用いる第１のモード、又は、２つのインタフェース節点を用いる第２のモードのいずれかを選択することを更に有する方法。
【００４３】
（１８）（１７）に記載の方法であって、
前記第２のモードにおいて、他のプロセッサと同時に抑圧をもたらす前記第１の信号を遅延させることを更に有する方法。
【００４４】
（１９）第１のプロセッサの内部で測定された高温を示し、
前記第１のプロセッサの内部で測定された高温に応じた抑圧と、第２のプロセッサの抑圧とを同期させることを有する方法。
【００４５】
（２０）（１９）に記載の方法であって、
示すことが、第１のインタフェース節点の第１の信号を励振することを有する方法。
【００４６】
（２１）（２０）に記載の方法であって、
同期させることが、
前記第１の信号を受信し、前記第２のプロセッサへの第２の信号をアサートし、
少なくとも第１のプロセッサが動作を抑圧することを始めることを遅延させ、前記第１のプロセッサと前記第２のプロセッサが同期して動作を抑圧することを可能にすることを有する方法。
【００４７】
（２２）（２１）に記載の方法であって、
遅延させることが、前記第２のプロセッサが抑圧を始める同じクロック周期まで、前記第１のプロセッサが抑圧することを妨げることを有する方法。
【特許請求の範囲】
【請求項１】
プロセッサを前記プロセッサの外部のロジックに結合する回路と、
前記回路に結合され、前記プロセッサの温度を監視する温度センサであり、前記回路は、前記プロセッサの前記温度に基づくデータを、前記プロセッサの外部の前記ロジックに提供する温度センサと、
前記プロセッサの外部の前記ロジックにより生成された情報に応じて、パイプラインの１つ以上の段階のスループットを制限することにより、又は前記プロセッサのクロックを停止することにより、前記プロセッサのパイプラインの処理スループットを減少させる抑圧ロジックと
を有するプロセッサ。
【請求項２】
前記プロセッサの外部の前記ロジックは、複数のプロセッサの消費電力を管理する、請求項１に記載のプロセッサ。
【請求項３】
前記回路を前記プロセッサの外部の前記ロジックに結合する１つ以上の信号線を更に有する、請求項１に記載のプロセッサ。
【請求項１】
プロセッサを前記プロセッサの外部のロジックに結合する回路と、
前記回路に結合され、前記プロセッサの温度を監視する温度センサであり、前記回路は、前記プロセッサの前記温度に基づくデータを、前記プロセッサの外部の前記ロジックに提供する温度センサと、
前記プロセッサの外部の前記ロジックにより生成された情報に応じて、パイプラインの１つ以上の段階のスループットを制限することにより、又は前記プロセッサのクロックを停止することにより、前記プロセッサのパイプラインの処理スループットを減少させる抑圧ロジックと
を有するプロセッサ。
【請求項２】
前記プロセッサの外部の前記ロジックは、複数のプロセッサの消費電力を管理する、請求項１に記載のプロセッサ。
【請求項３】
前記回路を前記プロセッサの外部の前記ロジックに結合する１つ以上の信号線を更に有する、請求項１に記載のプロセッサ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−２３８３３７（Ｐ２０１２−２３８３３７Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１８９８５０（Ｐ２０１２−１８９８５０）
【出願日】平成２４年８月３０日（２０１２．８．３０）
【分割の表示】特願２０１０−２８１６８０（Ｐ２０１０−２８１６８０）の分割
【原出願日】平成１５年３月６日（２００３．３．６）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２４年８月３０日（２０１２．８．３０）
【分割の表示】特願２０１０−２８１６８０（Ｐ２０１０−２８１６８０）の分割
【原出願日】平成１５年３月６日（２００３．３．６）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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