メモリの制御装置、及び制御方法
【課題】データの格納状態に応じた消費電力の抑制が可能なメモリの制御装置、及び制御方法を提供する。
【解決手段】メモリの制御装置であって、スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロック１４Ａ〜１４Ｄと、メモリブロック１４Ａ〜１４Ｄにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロック１４Ａ〜１４Ｄの境界のアドレス情報を保持するアドレス情報保持部と、各メモリブロック１４Ａ〜１４Ｄのうち、スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備える。
【解決手段】メモリの制御装置であって、スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロック１４Ａ〜１４Ｄと、メモリブロック１４Ａ〜１４Ｄにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロック１４Ａ〜１４Ｄの境界のアドレス情報を保持するアドレス情報保持部と、各メモリブロック１４Ａ〜１４Ｄのうち、スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、メモリの制御装置、及び制御方法を開示する。
【背景技術】
【０００２】
近年、コンピュータが備えるプロセッサやメモリ等のデバイスには、消費電力を削減するための各種機能が備わっている（例えば、特許文献１〜２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１９９１７号公報
【特許文献２】特開平７−１０５６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンピュータがＬＩＦＯ（Last In First Out）方式でデータを取り扱う場合、コンピ
ュータのメモリには次のような種類の領域が発生する。第１の領域は、例えば、直ちにアクセスされる可能性がある特定のデータが格納されている領域である。第２の領域は、例えば、上記第１の領域へのアクセスが行なわれない限りアクセスされ得ない他のデータが格納されている領域である。第３の領域は、例えば、当面の間、データが格納され得ない領域である。
【０００５】
ところで、メモリの大容量化に伴い、データの格納状態によっては電力供給を必要としない領域における消費電力が無視できなくなりつつある。しかし、データの格納状態はプロセッサにおける処理の進捗に応じて時々刻々と変化していくため、メモリ内の各領域に必要な電力を適切に配分して省電力を実現することは難しい。
【０００６】
そこで、本願は、データの格納状態に応じた消費電力の抑制が可能なメモリの制御装置、及び制御方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本願は、次のような装置を開示する。
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部と、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備える、
メモリの制御装置。
【０００８】
また、本願は、次のような方法を開示する。
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部にアクセスし、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供
給する電力よりも抑制する、
メモリの制御方法。
【発明の効果】
【０００９】
データの格納状態に応じた消費電力の抑制が可能となる。
【図面の簡単な説明】
【００１０】
【図１】メモリ制御装置の構成図である。
【図２】テーブルの内容を示す図である。
【図３】メモリ制御装置が実行する処理フロー図である。
【図４】スタック領域のデータと電源モードを示した第１の図である。
【図５】スタック領域のデータと電源モードを示した第２の図である。
【図６】スタック領域のデータと電源モードを示した第３の図である。
【図７】スタック領域のデータと電源モードを示した第４の図である。
【図８】変形例に係るメモリ制御装置が実行する処理フロー図である。
【図９】変形例に係るスタック領域のデータと電源モードを示した第１の図である。
【図１０】変形例に係るスタック領域のデータと電源モードを示した第２の図である。
【図１１】変形例に係るスタック領域のデータと電源モードを示した第３の図である。
【図１２】変形例に係るスタック領域のデータと電源モードを示した第４の図である。
【図１３】単一のアプリケーションが実行される場合の、仮想記憶空間と物理記憶空間との関係を示した図である。
【図１４】複数のアプリケーションが実行される場合の、仮想記憶空間と物理記憶空間との関係を示した図である。
【図１５】変形例に係るコンピュータのＯＳが実行する処理フロー図である。
【図１６】スタック用領域が複数ある場合の、仮想記憶空間と物理記憶空間との関係を示した図である。
【図１７】変形例に係るコンピュータのＯＳが実行する処理フロー図である。
【図１８】変形例に係るコンピュータを示した図である。
【発明を実施するための形態】
【００１１】
メモリ制御装置の構成を図１に示す。メモリ制御装置１は、図１に示すように、ＣＰＵ（Central Processing Unit）２とメモリ３を備えるコンピュータ４に内蔵されている。
なお、メモリ制御装置１は、メモリ３に内蔵されていてもよい。
【００１２】
メモリ制御装置１は、ＣＰＵ２のレジスタ１０に格納されるスタックポインタが示すアドレス（以下、ＳＰ値という）を取得し、メモリ３の電源モードを制御するモード制御部５と、メモリ３の各ブロックのアドレスの情報を保持するテーブル６とを備える。
【００１３】
モード制御部５は、ＣＰＵ２のレジスタ１０から取得したＳＰ値を取得する取得部５Ａ、取得部５Ａが取得したＳＰ値とテーブル６とを比較する比較部５Ｂ、及び比較部５Ｂの比較結果に基づいてメモリ３の電源モードを決定する決定部５Ｃを備える。モード制御部５は、メモリ３の電源モードが、決定部５Ｃが決定した電源モードになるように、メモリ３のセレクタ７を制御する。
【００１４】
なお、取得部５Ａは、ＣＰＵ２のレジスタ１０にクロックサイクル毎にアクセスを行なうことでＳＰ値を取得するものであってもよいし、ＳＰ値の変化を契機にレジスタ１０にアクセスを行ない、ＳＰ値を取得するものであってもよい。取得部５Ａは、ＳＰ値の変化
を契機にして動作する場合、ＳＰ値が変化した場合にＣＰＵ２から通知される信号をトリガにしてもよいし、或いは、レジスタ１０のＳＰ値が変化したことを検知する回路を別途に設けておき、この回路から通知される信号をトリガにしてもよい。比較部５Ｂや決定部５Ｃについても、取得部５Ａと同様、比較処理や決定処理をクロックサイクル毎に繰り返すものであってもよいし、ＳＰ値の変化を契機に処理を実行するものであってもよい。
【００１５】
ＣＰＵ２は、各種の演算を行うハードウェアであり、ＡＬＵ（Arithmetic Logic Unit
）８やＬＳＵ（Load/Store Unit）９、レジスタ１０、プログラムカウンタ１１を備える
。
【００１６】
メモリ３は、記憶保持動作が必要な揮発性メモリである。メモリ３は、ｍ×ｎ個のメモリセルがアレイ状に配置されたメモリセルアレイ１２、及び各メモリセルへ供給する電力を制御するセレクタ７を備える。セレクタ７は、メモリ制御装置１からの指令に応じてスイッチ群１３を制御し、メモリセルアレイ１２の各ブロック１４Ａ〜Ｄを、動作用の電力を供給する電力線Ｌ１やデータ保持用の電力を供給する電力線Ｌ２に接続する。すなわち、メモリセルアレイ１２は、ブロック毎に電源モードを制御可能なようになっている。各ブロック１４Ａ〜Ｄは、スタック用領域として使われる。なお、メモリ３には、スタック用のメモリ領域の他に、汎用のメモリ領域を有していてもよい。
【００１７】
各ブロック１４Ａ〜Ｄは、電力線Ｌ１から電力が供給されるとデータを読み書き可能な通常の動作状態（On）になり、電力線Ｌ２から電力が供給されると読み書き不能なデータ保持状態（Retention）になり、電力の供給が遮断されるとデータの読み書きのみならず
データの保持も不能な停止状態（Off）になる。消費電力については、通常の動作状態（On）での消費電力が最も大きく、データ保持状態（Retention）での消費電力が次に大きく、停止状態（Off）での消費電力が最も小さい。
【００１８】
テーブル６は、図２に示すように、メモリセルアレイ１２の各ブロック１４Ａ〜Ｄのアドレスの範囲（ブロックの境界のアドレス）、例えば、各ブロックの先頭のアドレスと末端のアドレスの情報を保持している。なお、図２において、第１〜４ブロックは、図１の符号１４Ａ〜Ｄにそれぞれ対応している。また、図２では、説明の便宜上、「ブロック名」の列を示しているが、テーブル６は「アドレス」の列を有していればよい。
【００１９】
メモリ制御装置１が実行する処理を、図３の処理フロー図に沿って説明する。なお、本実施形態では、ハードウェアとしてのメモリ制御装置１をＣＰＵ２とは別にコンピュータ４内に設けているが、メモリ制御装置１が実行する処理はソフトウェアによりＣＰＵ２で実現されるものであってもよい。
【００２０】
コンピュータ４が起動すると、メモリ３には、図４に示すように、データを格納するスタック用のメモリ領域が確保される。このとき、スタックには未だデータが格納されていないため、ＳＰ値は、スタックの基点（図４におけるスタックの下端）となるアドレスを指している。なお、本願では、スタックの基点と反対側（データが蓄積されていく方向側）を終点とする（図４におけるスタックの上端）。
【００２１】
ＣＰＵ２による処理によりスタックにデータが格納されると、ＳＰ値は、図５に示すように、格納されたデータのサイズ分だけ変更される。
【００２２】
ここで、モード制御部５は、ＣＰＵ２のレジスタ１０からＳＰ値を取得する（Ｓ１０１）。このステップＳ１０１の処理は、取得部５Ａがクロックサイクル毎に動作する場合にはＳＰ値の変化の有無に関わらず繰り返し実行され、取得部５ＡがＣＰＵ２から通知される信号を契機に動作する場合にはこの信号を契機に実行される。
【００２３】
モード制御部５は、取得したＳＰ値と図２のテーブルとの相関から、スタックポインタが示すアドレスが属するブロックを特定する。モード制御部５は、スタックポインタが示すアドレスが属するブロックに変更が無ければ、再びステップＳ１０１の処理を繰り返す（Ｓ１０２）。また、モード制御部５は、ブロックに変更があれば、セレクタ７を制御して各ブロック１４Ａ〜Ｄの電源モードを切り替える（Ｓ１０３）。
【００２４】
ＣＰＵ２による処理によりスタックにデータが更に格納され、スタックポインタが示すアドレスが属するブロックが、図６に示すように第１ブロックから第２ブロックへ変化したとする。この場合、モード制御部５は、ＳＰ値と図２のテーブルとの相関から、スタックポインタが示すアドレスが属するブロックが変更されたことを検知し、セレクタ７を制御して各ブロック１４Ａ〜Ｄの電源モードを切り替える（Ｓ１０３）。
【００２５】
図６に示す例では、スタックポインタが示すアドレスが存在するブロックが、第１ブロックから第２ブロックへ変化しているため、セレクタ７は、第１ブロックに接続する電力線を電力線Ｌ１から電力線Ｌ２へ切り替え、第２ブロックに電力線Ｌ１を接続する。これにより、第１ブロックの電源モードは通常の動作状態（On）からデータ保持状態（Retention）へ切り替わり、第２ブロックの電源モードは停止状態（Off）から通常の動作状態（On）へ切り替わる。なお、セレクタ７によるブロックの切り替えを開始してから第２ブロックが通常の動作状態（On）へ遷移してデータの書き込みが可能になるまでの間、モード制御部５からＬＳＵ９へＷａｉｔ信号が送られ、ＣＰＵ２からメモリ３へ書き込まれるデータは、ＬＳＵ９に保留される。
【００２６】
一方、ＣＰＵ２による処理によりスタックのデータが取り出され、スタックポインタが示すアドレスが属するブロックが、図７に示すように第２ブロックから第１ブロックへ変化したとする。この場合、セレクタ７は、第２ブロックに接続されていた電力線Ｌ１を切断し、第２ブロックに接続する電力線をＬ２から電力線Ｌ１へ切り替える。これにより、第２ブロックの電源モードは通常の動作状態（On）から停止状態（Off）へ切り替わり、
第１ブロックの電源モードはデータ保持状態（Retention）から動作状態（On）へ切り替
わる。
【００２７】
メモリ制御装置１が各ブロックの電源を適切に制御することにより、メモリ３の消費電力が削減される。また、各ブロックの電源がメモリ制御装置１によって自動的に制御されているため、アプリケーションの作成者がメモリ３の電源制御について配慮しなくても、メモリ３の誤作動を誘発することなくメモリ３の消費電力を自動的に削減できる。なお、上記実施形態では、メモリ領域が４つのブロック１４Ａ〜Ｄに分割されているが、４ブロックに限定されるものではない。すなわち、スタック用のメモリ領域が複数の電源領域に分割されていれば如何なるブロック数に分割されていてもよい。
【００２８】
上記実施形態の第一変形例について説明する。セレクタ７による電源モードの切り替えには時間を要するため、上記実施形態では、データがＬＳＵ９に保留される場合があった。しかし、モード制御部５がセレクタ７を以下のように制御すれば、データをスタックへシームレスに格納できる。
【００２９】
本変形例では、スタックポインタが示すアドレスがブロックの境界に近づくと、モード制御部５がセレクタ７の制御を実行する。本変形例でモード制御部５が実行する処理フローを図８に示す。
【００３０】
本変形例では、図９に示すような境界領域が各ブロックの境界付近に予め設定されており、モード制御部５は、ＳＰ値が境界領域の範囲内に入ると（Ｓ２０２）、隣接するブロ
ックを電力線Ｌ１に接続する（Ｓ２０３）。境界領域は、例えば、図２に示したテーブルに付加された情報によって特定されてもよいし、図２のテーブルが示す各ブロックの境界のアドレス値から既定のオフセット量を加算あるいは減算して特定されるものであってもよい。
【００３１】
境界領域は、その大きさが大きいほどデータをよりシームレスに格納できるが、消費電力とトレードオフの関係にある。よって、境界領域の大きさは、ＣＰＵ２が処理するデータ量やセレクタ７の処理速度に応じて適宜決定すればよい。
【００３２】
ＣＰＵ２による処理によりスタックにデータが更に格納され、ＳＰ値が図１０に示すように第１ブロックと第２ブロックとの間の境界領域を示しているとする。この場合、モード制御部５は、セレクタ７を制御して第２ブロックに電力線Ｌ１を接続し、第２ブロックの電源モードを停止状態（Off）から通常の動作状態（On）へ切り替える。これにより、
第１ブロックと第２ブロックの両方が通常の動作状態（On）になる。
【００３３】
ＣＰＵ２による処理によりスタックにデータが更に格納され、ＳＰ値が図１１に示すように境界領域を外れて第２ブロックを示したとする（Ｓ２０４）。この場合、スタックポインタが第２ブロックを示しているので（Ｓ２０５）、モード制御部５は、第１ブロックに電力線Ｌ２を接続し、第１ブロックの電源モードを通常の動作状態（On）からデータ保持状態（Retention）へ切り替える。
【００３４】
一方、図１０に示す状態から、ＣＰＵ２による処理によりスタック領域のデータが消去され、ＳＰ値が図１２に示すように境界領域を外れて第１ブロックを示したとする。この場合、モード制御部５は、第２ブロックを電力線Ｌ２から切り離し、第２ブロックの電源モードを通常の動作状態（On）から停止状態（Off）へ切り替える。
【００３５】
モード制御部５がセレクタ７を上記のように制御することにより、ＳＰ値が増減して各ブロックの電源モードが切り替わる場合でも、データをスタックへシームレスに格納できる。
【００３６】
上記実施形態の第二変形例について説明する。仮想記憶システムでは、論理アドレスと物理アドレスとの相関関係は一意に定まらず、起動時の条件等に応じて変化する。このため、何ら対策を施さない場合、スタック領域が物理アドレス上で何れの位置に確保されるか特定できない。
【００３７】
一方、メモリ３の各ブロックは、実在の回路構成によって区画されており、図２のテーブルも物理アドレスを示している。そこで、仮想記憶システムにおいて上記のようなＳＰ値に基づく電源制御を行う場合、コンピュータ４を以下のように変形する。
【００３８】
すなわち、アプリケーションのスタックが、コンピュータ４のＯＳ（Operating System）が形成する仮想記憶空間のうち上記各ブロックに対応する特定の仮想記憶空間に確保されるように、ＯＳを予め規定する。例えば、ＯＳが形成する仮想記憶空間のうちスタック用の空間の仮想アドレスについては、ブロック１４Ａ〜Ｄの物理アドレスに対応してマッピングする。また、ＯＳが形成する仮想記憶空間のうち汎用のデータを格納する空間の仮想アドレスについてはメモリ３のうちブロック１４Ａ〜Ｄ以外の任意の領域の物理アドレスに対応してマッピングする。
【００３９】
このＯＳでは、アプリケーションが取り扱うデータのうちスタックに格納するデータについては、上記各ブロック１４Ａ〜Ｄに対応する特定の仮想記憶空間に格納される一方、スタックに格納しないデータについては仮想記憶空間のうち前記特定の仮想記憶空間以外
の空間に格納される。
【００４０】
このように、スタックに格納するデータについては、仮想記憶空間のうちブロック１４Ａ〜Ｄに対応する特定の仮想記憶空間に格納されることにより、図１３に示すように、スタックに格納するデータについてはブロック１４Ａ〜Ｄの物理記憶空間へ格納され、スタックに格納しないデータについてはその他の物理記憶空間へ格納されることになる。
【００４１】
レジスタ１０が示すＳＰ値は、物理アドレスを示しているため、メモリ制御装置１は、図２のテーブルが示す物理アドレスとレジスタ１０のＳＰ値とに基づいて各ブロック１４Ａ〜Ｄの電源モードを制御すれば、メモリ３の誤作動を誘発することなくメモリ３の消費電力を自動的に削減できる。
【００４２】
なお、アプリケーションが図１４のように複数実行される場合、スタックに格納したデータは以下のように処理する。
【００４３】
複数のアプリケーションをタスクの切り替えによって並列に実行する場合に、ＯＳが実行すべきスタックのデータの処理フローを図１５に示す。ユーザ操作や入出力待ち等によってタスクの切り替えが発生すると、ＯＳは、スタックに格納されているブロック１４Ａ〜Ｄのデータを他のメモリ領域へ移動させる（Ｓ３０１）。ここで、他のメモリ領域とは、スタックのデータを退避するための領域であり、データを退避可能であれば如何なる記憶媒体であってもよい。ブロック１４Ａ〜Ｄのデータを他のメモリ領域へ移動させる場合、ブロック１４Ａ〜ＤのうちＳＰ値が示すアドレスよりも下側の全ての領域に対してデータの読み出しが行なわれるため、メモリ制御装置１は、ＳＰ値のアドレスが存在するブロックのみならず、データが格納されている全てのブロックの電源モードを通常の動作状態（On）にする。
【００４４】
ＯＳは、切り替え前のタスクのスタックを退避させると、次に、切り替え後のタスクのスタックのデータを他のメモリ領域から読み出し、ブロック１４Ａ〜Ｄに格納する（Ｓ３０２）。メモリ制御装置１は、切り替え後のタスクのスタックのデータがブロック１４Ａ〜Ｄに格納されると、次に、ＳＰ値のアドレスが存在するブロックの電源モードを通常の動作状態（On）にしたまま、他のブロックの電源モードを停止状態（Off）あるいはデー
タ保持状態（Retention）にする。
【００４５】
複数のアプリケーションをタスクの切り替えによって並列に実行する場合、ブロック１４Ａ〜Ｄに格納されるスタックのデータを上記のように処理すれば、メモリ３の消費電力を削減しながら複数のアプリケーションを実行できる。
【００４６】
なお、ブロック１４Ａ〜Ｄのようなスタック用のメモリ領域が、図１６に示すように、コンピュータ４内に複数用意されている場合、各アプリケーションのスタックに格納したデータは以下のように処理される。
【００４７】
各ブロックの電源モードを独立して切り替え可能なスタック用のメモリ領域が複数あり、複数のアプリケーションをタスクの切り替えによって並列に実行する場合にＯＳが実行すべきスタックのデータの処理フローを図１７に示す。ユーザ操作等によってタスクの切り替えが発生すると、ＯＳは、当該アプリケーションに対応するスタックがスタック用のメモリ領域Ａ〜Ｃにあるか否かを判定する（Ｓ４０１）。肯定判定の場合には、何ら処理を行うことなくタスクを切り替える。
【００４８】
一方、ステップＳ４０１の判定処理が否定判定だった場合、ＯＳは、何れかのスタック用のメモリ領域Ａ〜Ｃが空いているか否かを、各メモリ領域Ａ〜ＣのＳＰ値に基づいて判
定する（Ｓ４０２）。肯定判定の場合、ＯＳは、新たなタスクのアプリケーションのスタックのデータを空いているメモリ領域に移動させる（Ｓ４０５）。
【００４９】
一方、ステップＳ４０２の判定処理が否定判定だった場合、ＯＳは、消去すべきスタックを選択する（Ｓ４０３）。消去するスタックの優先順位は、例えば、タスクを選択する頻度やスタックに格納されているデータの大きさ等に基づいて決定する。
【００５０】
ＯＳは、ステップＳ４０３で選択した消去すべきスタックに格納されているデータを、他のメモリ領域へ移動させる（Ｓ４０４）。この場合、既述したステップＳ３０１と同様、メモリ制御装置１は、ＳＰ値のアドレスが存在するブロックのみならず、データが格納されている全てのブロックの電源モードを通常の動作状態（On）にする。
【００５１】
ＯＳは、切り替え前のタスクのスタックを退避すると、次に、切り替え後のタスクのスタックのデータを他のメモリ領域から読み出し、ブロック１４Ａ〜Ｄに格納する（Ｓ４０５）。メモリ制御装置１は、既述したステップＳ３０２と同様、切り替え後のタスクのスタックのデータがブロック１４Ａ〜Ｄに格納されると、次に、ＳＰ値のアドレスが存在するブロックの電源モードを通常の動作状態（On）にしたまま、他のブロックの電源モードを停止状態（Off）あるいはデータ保持状態（Retention）にする。
【００５２】
スタック用のメモリ領域が複数ある場合、各アプリケーションのスタックのデータを上記のように取り扱えば、メモリ３の消費電力を削減しながら複数のアプリケーションを実行しつつ、タスクの切り替えもシームレスに行うことができる。
【００５３】
なお、上記メモリ制御装置１は、例えば、図１８に示すように、ディスプレイやＮＩＣ（Network Interface Card）、無線ＬＡＮ、ハードディスクドライブ、或いはブルーレイ（登録商標）ディスクドライブ、ＤＶＤドライブ等の周辺機器１５を備えるコンピュータに内蔵されていてもよい。また、上記メモリ制御装置１は、コンピュータ１に代わり、携帯電話やＰＤＡ、車載機器、サーバ装置等に適用されてもよい。
【符号の説明】
【００５４】
１・・メモリ制御装置
２・・ＣＰＵ
３・・メモリ
４・・コンピュータ
５・・モード制御部
６・・テーブル
７・・セレクタ
１４Ａ〜Ｄ・・ブロック
【技術分野】
【０００１】
本願は、メモリの制御装置、及び制御方法を開示する。
【背景技術】
【０００２】
近年、コンピュータが備えるプロセッサやメモリ等のデバイスには、消費電力を削減するための各種機能が備わっている（例えば、特許文献１〜２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１９９１７号公報
【特許文献２】特開平７−１０５６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンピュータがＬＩＦＯ（Last In First Out）方式でデータを取り扱う場合、コンピ
ュータのメモリには次のような種類の領域が発生する。第１の領域は、例えば、直ちにアクセスされる可能性がある特定のデータが格納されている領域である。第２の領域は、例えば、上記第１の領域へのアクセスが行なわれない限りアクセスされ得ない他のデータが格納されている領域である。第３の領域は、例えば、当面の間、データが格納され得ない領域である。
【０００５】
ところで、メモリの大容量化に伴い、データの格納状態によっては電力供給を必要としない領域における消費電力が無視できなくなりつつある。しかし、データの格納状態はプロセッサにおける処理の進捗に応じて時々刻々と変化していくため、メモリ内の各領域に必要な電力を適切に配分して省電力を実現することは難しい。
【０００６】
そこで、本願は、データの格納状態に応じた消費電力の抑制が可能なメモリの制御装置、及び制御方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本願は、次のような装置を開示する。
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部と、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備える、
メモリの制御装置。
【０００８】
また、本願は、次のような方法を開示する。
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部にアクセスし、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供
給する電力よりも抑制する、
メモリの制御方法。
【発明の効果】
【０００９】
データの格納状態に応じた消費電力の抑制が可能となる。
【図面の簡単な説明】
【００１０】
【図１】メモリ制御装置の構成図である。
【図２】テーブルの内容を示す図である。
【図３】メモリ制御装置が実行する処理フロー図である。
【図４】スタック領域のデータと電源モードを示した第１の図である。
【図５】スタック領域のデータと電源モードを示した第２の図である。
【図６】スタック領域のデータと電源モードを示した第３の図である。
【図７】スタック領域のデータと電源モードを示した第４の図である。
【図８】変形例に係るメモリ制御装置が実行する処理フロー図である。
【図９】変形例に係るスタック領域のデータと電源モードを示した第１の図である。
【図１０】変形例に係るスタック領域のデータと電源モードを示した第２の図である。
【図１１】変形例に係るスタック領域のデータと電源モードを示した第３の図である。
【図１２】変形例に係るスタック領域のデータと電源モードを示した第４の図である。
【図１３】単一のアプリケーションが実行される場合の、仮想記憶空間と物理記憶空間との関係を示した図である。
【図１４】複数のアプリケーションが実行される場合の、仮想記憶空間と物理記憶空間との関係を示した図である。
【図１５】変形例に係るコンピュータのＯＳが実行する処理フロー図である。
【図１６】スタック用領域が複数ある場合の、仮想記憶空間と物理記憶空間との関係を示した図である。
【図１７】変形例に係るコンピュータのＯＳが実行する処理フロー図である。
【図１８】変形例に係るコンピュータを示した図である。
【発明を実施するための形態】
【００１１】
メモリ制御装置の構成を図１に示す。メモリ制御装置１は、図１に示すように、ＣＰＵ（Central Processing Unit）２とメモリ３を備えるコンピュータ４に内蔵されている。
なお、メモリ制御装置１は、メモリ３に内蔵されていてもよい。
【００１２】
メモリ制御装置１は、ＣＰＵ２のレジスタ１０に格納されるスタックポインタが示すアドレス（以下、ＳＰ値という）を取得し、メモリ３の電源モードを制御するモード制御部５と、メモリ３の各ブロックのアドレスの情報を保持するテーブル６とを備える。
【００１３】
モード制御部５は、ＣＰＵ２のレジスタ１０から取得したＳＰ値を取得する取得部５Ａ、取得部５Ａが取得したＳＰ値とテーブル６とを比較する比較部５Ｂ、及び比較部５Ｂの比較結果に基づいてメモリ３の電源モードを決定する決定部５Ｃを備える。モード制御部５は、メモリ３の電源モードが、決定部５Ｃが決定した電源モードになるように、メモリ３のセレクタ７を制御する。
【００１４】
なお、取得部５Ａは、ＣＰＵ２のレジスタ１０にクロックサイクル毎にアクセスを行なうことでＳＰ値を取得するものであってもよいし、ＳＰ値の変化を契機にレジスタ１０にアクセスを行ない、ＳＰ値を取得するものであってもよい。取得部５Ａは、ＳＰ値の変化
を契機にして動作する場合、ＳＰ値が変化した場合にＣＰＵ２から通知される信号をトリガにしてもよいし、或いは、レジスタ１０のＳＰ値が変化したことを検知する回路を別途に設けておき、この回路から通知される信号をトリガにしてもよい。比較部５Ｂや決定部５Ｃについても、取得部５Ａと同様、比較処理や決定処理をクロックサイクル毎に繰り返すものであってもよいし、ＳＰ値の変化を契機に処理を実行するものであってもよい。
【００１５】
ＣＰＵ２は、各種の演算を行うハードウェアであり、ＡＬＵ（Arithmetic Logic Unit
）８やＬＳＵ（Load/Store Unit）９、レジスタ１０、プログラムカウンタ１１を備える
。
【００１６】
メモリ３は、記憶保持動作が必要な揮発性メモリである。メモリ３は、ｍ×ｎ個のメモリセルがアレイ状に配置されたメモリセルアレイ１２、及び各メモリセルへ供給する電力を制御するセレクタ７を備える。セレクタ７は、メモリ制御装置１からの指令に応じてスイッチ群１３を制御し、メモリセルアレイ１２の各ブロック１４Ａ〜Ｄを、動作用の電力を供給する電力線Ｌ１やデータ保持用の電力を供給する電力線Ｌ２に接続する。すなわち、メモリセルアレイ１２は、ブロック毎に電源モードを制御可能なようになっている。各ブロック１４Ａ〜Ｄは、スタック用領域として使われる。なお、メモリ３には、スタック用のメモリ領域の他に、汎用のメモリ領域を有していてもよい。
【００１７】
各ブロック１４Ａ〜Ｄは、電力線Ｌ１から電力が供給されるとデータを読み書き可能な通常の動作状態（On）になり、電力線Ｌ２から電力が供給されると読み書き不能なデータ保持状態（Retention）になり、電力の供給が遮断されるとデータの読み書きのみならず
データの保持も不能な停止状態（Off）になる。消費電力については、通常の動作状態（On）での消費電力が最も大きく、データ保持状態（Retention）での消費電力が次に大きく、停止状態（Off）での消費電力が最も小さい。
【００１８】
テーブル６は、図２に示すように、メモリセルアレイ１２の各ブロック１４Ａ〜Ｄのアドレスの範囲（ブロックの境界のアドレス）、例えば、各ブロックの先頭のアドレスと末端のアドレスの情報を保持している。なお、図２において、第１〜４ブロックは、図１の符号１４Ａ〜Ｄにそれぞれ対応している。また、図２では、説明の便宜上、「ブロック名」の列を示しているが、テーブル６は「アドレス」の列を有していればよい。
【００１９】
メモリ制御装置１が実行する処理を、図３の処理フロー図に沿って説明する。なお、本実施形態では、ハードウェアとしてのメモリ制御装置１をＣＰＵ２とは別にコンピュータ４内に設けているが、メモリ制御装置１が実行する処理はソフトウェアによりＣＰＵ２で実現されるものであってもよい。
【００２０】
コンピュータ４が起動すると、メモリ３には、図４に示すように、データを格納するスタック用のメモリ領域が確保される。このとき、スタックには未だデータが格納されていないため、ＳＰ値は、スタックの基点（図４におけるスタックの下端）となるアドレスを指している。なお、本願では、スタックの基点と反対側（データが蓄積されていく方向側）を終点とする（図４におけるスタックの上端）。
【００２１】
ＣＰＵ２による処理によりスタックにデータが格納されると、ＳＰ値は、図５に示すように、格納されたデータのサイズ分だけ変更される。
【００２２】
ここで、モード制御部５は、ＣＰＵ２のレジスタ１０からＳＰ値を取得する（Ｓ１０１）。このステップＳ１０１の処理は、取得部５Ａがクロックサイクル毎に動作する場合にはＳＰ値の変化の有無に関わらず繰り返し実行され、取得部５ＡがＣＰＵ２から通知される信号を契機に動作する場合にはこの信号を契機に実行される。
【００２３】
モード制御部５は、取得したＳＰ値と図２のテーブルとの相関から、スタックポインタが示すアドレスが属するブロックを特定する。モード制御部５は、スタックポインタが示すアドレスが属するブロックに変更が無ければ、再びステップＳ１０１の処理を繰り返す（Ｓ１０２）。また、モード制御部５は、ブロックに変更があれば、セレクタ７を制御して各ブロック１４Ａ〜Ｄの電源モードを切り替える（Ｓ１０３）。
【００２４】
ＣＰＵ２による処理によりスタックにデータが更に格納され、スタックポインタが示すアドレスが属するブロックが、図６に示すように第１ブロックから第２ブロックへ変化したとする。この場合、モード制御部５は、ＳＰ値と図２のテーブルとの相関から、スタックポインタが示すアドレスが属するブロックが変更されたことを検知し、セレクタ７を制御して各ブロック１４Ａ〜Ｄの電源モードを切り替える（Ｓ１０３）。
【００２５】
図６に示す例では、スタックポインタが示すアドレスが存在するブロックが、第１ブロックから第２ブロックへ変化しているため、セレクタ７は、第１ブロックに接続する電力線を電力線Ｌ１から電力線Ｌ２へ切り替え、第２ブロックに電力線Ｌ１を接続する。これにより、第１ブロックの電源モードは通常の動作状態（On）からデータ保持状態（Retention）へ切り替わり、第２ブロックの電源モードは停止状態（Off）から通常の動作状態（On）へ切り替わる。なお、セレクタ７によるブロックの切り替えを開始してから第２ブロックが通常の動作状態（On）へ遷移してデータの書き込みが可能になるまでの間、モード制御部５からＬＳＵ９へＷａｉｔ信号が送られ、ＣＰＵ２からメモリ３へ書き込まれるデータは、ＬＳＵ９に保留される。
【００２６】
一方、ＣＰＵ２による処理によりスタックのデータが取り出され、スタックポインタが示すアドレスが属するブロックが、図７に示すように第２ブロックから第１ブロックへ変化したとする。この場合、セレクタ７は、第２ブロックに接続されていた電力線Ｌ１を切断し、第２ブロックに接続する電力線をＬ２から電力線Ｌ１へ切り替える。これにより、第２ブロックの電源モードは通常の動作状態（On）から停止状態（Off）へ切り替わり、
第１ブロックの電源モードはデータ保持状態（Retention）から動作状態（On）へ切り替
わる。
【００２７】
メモリ制御装置１が各ブロックの電源を適切に制御することにより、メモリ３の消費電力が削減される。また、各ブロックの電源がメモリ制御装置１によって自動的に制御されているため、アプリケーションの作成者がメモリ３の電源制御について配慮しなくても、メモリ３の誤作動を誘発することなくメモリ３の消費電力を自動的に削減できる。なお、上記実施形態では、メモリ領域が４つのブロック１４Ａ〜Ｄに分割されているが、４ブロックに限定されるものではない。すなわち、スタック用のメモリ領域が複数の電源領域に分割されていれば如何なるブロック数に分割されていてもよい。
【００２８】
上記実施形態の第一変形例について説明する。セレクタ７による電源モードの切り替えには時間を要するため、上記実施形態では、データがＬＳＵ９に保留される場合があった。しかし、モード制御部５がセレクタ７を以下のように制御すれば、データをスタックへシームレスに格納できる。
【００２９】
本変形例では、スタックポインタが示すアドレスがブロックの境界に近づくと、モード制御部５がセレクタ７の制御を実行する。本変形例でモード制御部５が実行する処理フローを図８に示す。
【００３０】
本変形例では、図９に示すような境界領域が各ブロックの境界付近に予め設定されており、モード制御部５は、ＳＰ値が境界領域の範囲内に入ると（Ｓ２０２）、隣接するブロ
ックを電力線Ｌ１に接続する（Ｓ２０３）。境界領域は、例えば、図２に示したテーブルに付加された情報によって特定されてもよいし、図２のテーブルが示す各ブロックの境界のアドレス値から既定のオフセット量を加算あるいは減算して特定されるものであってもよい。
【００３１】
境界領域は、その大きさが大きいほどデータをよりシームレスに格納できるが、消費電力とトレードオフの関係にある。よって、境界領域の大きさは、ＣＰＵ２が処理するデータ量やセレクタ７の処理速度に応じて適宜決定すればよい。
【００３２】
ＣＰＵ２による処理によりスタックにデータが更に格納され、ＳＰ値が図１０に示すように第１ブロックと第２ブロックとの間の境界領域を示しているとする。この場合、モード制御部５は、セレクタ７を制御して第２ブロックに電力線Ｌ１を接続し、第２ブロックの電源モードを停止状態（Off）から通常の動作状態（On）へ切り替える。これにより、
第１ブロックと第２ブロックの両方が通常の動作状態（On）になる。
【００３３】
ＣＰＵ２による処理によりスタックにデータが更に格納され、ＳＰ値が図１１に示すように境界領域を外れて第２ブロックを示したとする（Ｓ２０４）。この場合、スタックポインタが第２ブロックを示しているので（Ｓ２０５）、モード制御部５は、第１ブロックに電力線Ｌ２を接続し、第１ブロックの電源モードを通常の動作状態（On）からデータ保持状態（Retention）へ切り替える。
【００３４】
一方、図１０に示す状態から、ＣＰＵ２による処理によりスタック領域のデータが消去され、ＳＰ値が図１２に示すように境界領域を外れて第１ブロックを示したとする。この場合、モード制御部５は、第２ブロックを電力線Ｌ２から切り離し、第２ブロックの電源モードを通常の動作状態（On）から停止状態（Off）へ切り替える。
【００３５】
モード制御部５がセレクタ７を上記のように制御することにより、ＳＰ値が増減して各ブロックの電源モードが切り替わる場合でも、データをスタックへシームレスに格納できる。
【００３６】
上記実施形態の第二変形例について説明する。仮想記憶システムでは、論理アドレスと物理アドレスとの相関関係は一意に定まらず、起動時の条件等に応じて変化する。このため、何ら対策を施さない場合、スタック領域が物理アドレス上で何れの位置に確保されるか特定できない。
【００３７】
一方、メモリ３の各ブロックは、実在の回路構成によって区画されており、図２のテーブルも物理アドレスを示している。そこで、仮想記憶システムにおいて上記のようなＳＰ値に基づく電源制御を行う場合、コンピュータ４を以下のように変形する。
【００３８】
すなわち、アプリケーションのスタックが、コンピュータ４のＯＳ（Operating System）が形成する仮想記憶空間のうち上記各ブロックに対応する特定の仮想記憶空間に確保されるように、ＯＳを予め規定する。例えば、ＯＳが形成する仮想記憶空間のうちスタック用の空間の仮想アドレスについては、ブロック１４Ａ〜Ｄの物理アドレスに対応してマッピングする。また、ＯＳが形成する仮想記憶空間のうち汎用のデータを格納する空間の仮想アドレスについてはメモリ３のうちブロック１４Ａ〜Ｄ以外の任意の領域の物理アドレスに対応してマッピングする。
【００３９】
このＯＳでは、アプリケーションが取り扱うデータのうちスタックに格納するデータについては、上記各ブロック１４Ａ〜Ｄに対応する特定の仮想記憶空間に格納される一方、スタックに格納しないデータについては仮想記憶空間のうち前記特定の仮想記憶空間以外
の空間に格納される。
【００４０】
このように、スタックに格納するデータについては、仮想記憶空間のうちブロック１４Ａ〜Ｄに対応する特定の仮想記憶空間に格納されることにより、図１３に示すように、スタックに格納するデータについてはブロック１４Ａ〜Ｄの物理記憶空間へ格納され、スタックに格納しないデータについてはその他の物理記憶空間へ格納されることになる。
【００４１】
レジスタ１０が示すＳＰ値は、物理アドレスを示しているため、メモリ制御装置１は、図２のテーブルが示す物理アドレスとレジスタ１０のＳＰ値とに基づいて各ブロック１４Ａ〜Ｄの電源モードを制御すれば、メモリ３の誤作動を誘発することなくメモリ３の消費電力を自動的に削減できる。
【００４２】
なお、アプリケーションが図１４のように複数実行される場合、スタックに格納したデータは以下のように処理する。
【００４３】
複数のアプリケーションをタスクの切り替えによって並列に実行する場合に、ＯＳが実行すべきスタックのデータの処理フローを図１５に示す。ユーザ操作や入出力待ち等によってタスクの切り替えが発生すると、ＯＳは、スタックに格納されているブロック１４Ａ〜Ｄのデータを他のメモリ領域へ移動させる（Ｓ３０１）。ここで、他のメモリ領域とは、スタックのデータを退避するための領域であり、データを退避可能であれば如何なる記憶媒体であってもよい。ブロック１４Ａ〜Ｄのデータを他のメモリ領域へ移動させる場合、ブロック１４Ａ〜ＤのうちＳＰ値が示すアドレスよりも下側の全ての領域に対してデータの読み出しが行なわれるため、メモリ制御装置１は、ＳＰ値のアドレスが存在するブロックのみならず、データが格納されている全てのブロックの電源モードを通常の動作状態（On）にする。
【００４４】
ＯＳは、切り替え前のタスクのスタックを退避させると、次に、切り替え後のタスクのスタックのデータを他のメモリ領域から読み出し、ブロック１４Ａ〜Ｄに格納する（Ｓ３０２）。メモリ制御装置１は、切り替え後のタスクのスタックのデータがブロック１４Ａ〜Ｄに格納されると、次に、ＳＰ値のアドレスが存在するブロックの電源モードを通常の動作状態（On）にしたまま、他のブロックの電源モードを停止状態（Off）あるいはデー
タ保持状態（Retention）にする。
【００４５】
複数のアプリケーションをタスクの切り替えによって並列に実行する場合、ブロック１４Ａ〜Ｄに格納されるスタックのデータを上記のように処理すれば、メモリ３の消費電力を削減しながら複数のアプリケーションを実行できる。
【００４６】
なお、ブロック１４Ａ〜Ｄのようなスタック用のメモリ領域が、図１６に示すように、コンピュータ４内に複数用意されている場合、各アプリケーションのスタックに格納したデータは以下のように処理される。
【００４７】
各ブロックの電源モードを独立して切り替え可能なスタック用のメモリ領域が複数あり、複数のアプリケーションをタスクの切り替えによって並列に実行する場合にＯＳが実行すべきスタックのデータの処理フローを図１７に示す。ユーザ操作等によってタスクの切り替えが発生すると、ＯＳは、当該アプリケーションに対応するスタックがスタック用のメモリ領域Ａ〜Ｃにあるか否かを判定する（Ｓ４０１）。肯定判定の場合には、何ら処理を行うことなくタスクを切り替える。
【００４８】
一方、ステップＳ４０１の判定処理が否定判定だった場合、ＯＳは、何れかのスタック用のメモリ領域Ａ〜Ｃが空いているか否かを、各メモリ領域Ａ〜ＣのＳＰ値に基づいて判
定する（Ｓ４０２）。肯定判定の場合、ＯＳは、新たなタスクのアプリケーションのスタックのデータを空いているメモリ領域に移動させる（Ｓ４０５）。
【００４９】
一方、ステップＳ４０２の判定処理が否定判定だった場合、ＯＳは、消去すべきスタックを選択する（Ｓ４０３）。消去するスタックの優先順位は、例えば、タスクを選択する頻度やスタックに格納されているデータの大きさ等に基づいて決定する。
【００５０】
ＯＳは、ステップＳ４０３で選択した消去すべきスタックに格納されているデータを、他のメモリ領域へ移動させる（Ｓ４０４）。この場合、既述したステップＳ３０１と同様、メモリ制御装置１は、ＳＰ値のアドレスが存在するブロックのみならず、データが格納されている全てのブロックの電源モードを通常の動作状態（On）にする。
【００５１】
ＯＳは、切り替え前のタスクのスタックを退避すると、次に、切り替え後のタスクのスタックのデータを他のメモリ領域から読み出し、ブロック１４Ａ〜Ｄに格納する（Ｓ４０５）。メモリ制御装置１は、既述したステップＳ３０２と同様、切り替え後のタスクのスタックのデータがブロック１４Ａ〜Ｄに格納されると、次に、ＳＰ値のアドレスが存在するブロックの電源モードを通常の動作状態（On）にしたまま、他のブロックの電源モードを停止状態（Off）あるいはデータ保持状態（Retention）にする。
【００５２】
スタック用のメモリ領域が複数ある場合、各アプリケーションのスタックのデータを上記のように取り扱えば、メモリ３の消費電力を削減しながら複数のアプリケーションを実行しつつ、タスクの切り替えもシームレスに行うことができる。
【００５３】
なお、上記メモリ制御装置１は、例えば、図１８に示すように、ディスプレイやＮＩＣ（Network Interface Card）、無線ＬＡＮ、ハードディスクドライブ、或いはブルーレイ（登録商標）ディスクドライブ、ＤＶＤドライブ等の周辺機器１５を備えるコンピュータに内蔵されていてもよい。また、上記メモリ制御装置１は、コンピュータ１に代わり、携帯電話やＰＤＡ、車載機器、サーバ装置等に適用されてもよい。
【符号の説明】
【００５４】
１・・メモリ制御装置
２・・ＣＰＵ
３・・メモリ
４・・コンピュータ
５・・モード制御部
６・・テーブル
７・・セレクタ
１４Ａ〜Ｄ・・ブロック
【特許請求の範囲】
【請求項１】
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部と、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備える、
メモリの制御装置。
【請求項２】
前記電源制御部は、前記各メモリブロックのうち、前記特定のメモリブロックよりも前記基点側のメモリブロックに、データ保持用の電力を供給する、
請求項１に記載のメモリの制御装置。
【請求項３】
前記電源制御部は、前記各メモリブロックのうち、前記特定のメモリブロックよりも前記空き領域側のメモリブロックに供給する電力を遮断する、
請求項１または２に記載のメモリの制御装置。
【請求項４】
前記電源制御部は、前記スタックポインタが前記特定のメモリブロックの境界から所定範囲内のアドレスを示す場合に、前記境界を挟んで前記特定のメモリブロックに隣接するメモリブロックに動作用の電力を供給する、
請求項１から３の何れか一項に記載のメモリの制御装置。
【請求項５】
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部にアクセスし、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する、
メモリの制御方法。
【請求項１】
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部と、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する電源制御部と、を備える、
メモリの制御装置。
【請求項２】
前記電源制御部は、前記各メモリブロックのうち、前記特定のメモリブロックよりも前記基点側のメモリブロックに、データ保持用の電力を供給する、
請求項１に記載のメモリの制御装置。
【請求項３】
前記電源制御部は、前記各メモリブロックのうち、前記特定のメモリブロックよりも前記空き領域側のメモリブロックに供給する電力を遮断する、
請求項１または２に記載のメモリの制御装置。
【請求項４】
前記電源制御部は、前記スタックポインタが前記特定のメモリブロックの境界から所定範囲内のアドレスを示す場合に、前記境界を挟んで前記特定のメモリブロックに隣接するメモリブロックに動作用の電力を供給する、
請求項１から３の何れか一項に記載のメモリの制御装置。
【請求項５】
スタックポインタによってスタックの基点から空き領域へ向けて後入れ先出し処理されるスタック内のデータを格納する複数のメモリブロックと、前記メモリブロックにそれぞれ独立に電力を供給可能な電力供給部と、を有するメモリ装置の、各メモリブロックの境界のアドレス情報を保持するアドレス情報保持部にアクセスし、
前記各メモリブロックのうち、前記スタックポインタが示すアドレスが存在する特定のメモリブロック以外のメモリブロックに供給する電力を、前記特定のメモリブロックに供給する電力よりも抑制する、
メモリの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−４３２４９（Ｐ２０１２−４３２４９Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８４８２３（Ｐ２０１０−１８４８２３）
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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