レベルシフト回路および半導体集積回路装置
【課題】回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供する。
【解決手段】アシスト回路（２００）は、第１および第２スイッチ（Ｎ２１、Ｐ２１）と、電圧設定回路（３００）とを備える。第１および第２スイッチ（Ｎ２１、Ｐ２１）は、第１インバータ（１０１）の出力ノード（ＢＢ）と、レベルシフタ（１０４）の入力ノード（ＡＡ）との間に挿入され、第１電源電圧（ＶＤＤ１）に応答して回路を開閉する。第２電源電圧（ＶＤＤ２）に基づいて設定電圧を生成する。第１電源電圧（ＶＤＤ１）が供給される前に第２電源電圧（ＶＤＤ２）が供給されたときに、レベルシフタ（１０４）の入力ノード（ＡＡ）の電圧を設定電圧に設定する。
【解決手段】アシスト回路（２００）は、第１および第２スイッチ（Ｎ２１、Ｐ２１）と、電圧設定回路（３００）とを備える。第１および第２スイッチ（Ｎ２１、Ｐ２１）は、第１インバータ（１０１）の出力ノード（ＢＢ）と、レベルシフタ（１０４）の入力ノード（ＡＡ）との間に挿入され、第１電源電圧（ＶＤＤ１）に応答して回路を開閉する。第２電源電圧（ＶＤＤ２）に基づいて設定電圧を生成する。第１電源電圧（ＶＤＤ１）が供給される前に第２電源電圧（ＶＤＤ２）が供給されたときに、レベルシフタ（１０４）の入力ノード（ＡＡ）の電圧を設定電圧に設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号レベルを変換するレベルシフト回路、レベルシフト回路を搭載する半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路において、半導体製造プロセスの微細化が進み、半導体チップに搭載される集積回路規模の増大などによって、半導体集積回路全体の消費電力が大きくなっていきている。そこで、半導体集積回路が待機状態になった時に電源供給を止める電源分離領域を設けて、待機時の消費電力を削減する半導体製品が多くなっている。
【０００３】
また、複数の電源電圧を使用するＬＳＩも多くなっている。複数の電源電圧を使用するＬＳＩにおいて、電源電圧の立ち上がりタイミングが異なるためにレベルシフタが一時的に中間電圧となることがある。その場合、次段の回路に貫通電流が一時的に流れる。近年の低消費電力化の進行により、電源供給を制御して消費電力を削減することも多く、一時的にではあるにせよ無駄な貫通電流を流さないように、電源投入切断を行う要求が高まっている。
【０００４】
特開２００３−０１７９９６号公報には、電圧の異なる２つの電源の投入順序に係わらず、電源投入時の貫通電流を防止するレベルシフト回路が開示されている。図１は、そのレベルシフト回路の構成を示す回路図である。レベルシフト回路１０は、低電圧の信号を高電圧の信号にレベル変換して出力する回路であり、プリドライバであるインバータ１２、１４と、レベルシフタ１６と、出力ドライバであるインバータ１８と、容量素子Ｃ１、Ｃ２とを備える。ここで、電源ＶＤＤ１は低電圧の電源であり、電源ＶＤＤ２は高電圧の電源である（電源ＶＤＤ１の電圧＜電源ＶＤＤ２の電圧）。
【０００５】
インバータ１２は、低電圧系の入力信号ＶＩＮを反転出力するプリドライバであり、Ｐチャネル型ＭＯＳトランジスタ（以後、ＰＭＯＳトランジスタと記す）Ｐ１と、Ｎチャネル型ＭＯＳトランジスタ（以後、ＮＭＯＳトランジスタと記す）Ｎ１とを備える。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とは、電源ＶＤＤ１と共通電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートには共に信号ＶＩＮが印加され、それぞれのドレインは共に内部ノードＡに接続される。
【０００６】
インバータ１４は、インバータ１２から内部ノードＡに出力される出力信号を反転出力するプリドライバであり、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ２とを備える。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とは、電源ＶＤＤ１と共通電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートは共に内部ノードＡに接続され、それぞれのドレインは共に内部ノードＢに接続される。
【０００７】
レベルシフタ１６は、低電圧系の信号を対応する高電圧系の信号に変換する回路であり、ＮＭＯＳトランジスタＮ３、Ｎ４と、ＰＭＯＳトランジスタＰ３、Ｐ４とを備える。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とは、高電圧系の電源ＶＤＤ２と共通電源電圧ＶＳＳとの間に直列に接続され、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とのドレインは、内部ノードＣで接続される。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とは、高電圧系の電源ＶＤＤ２と共通電源電圧ＶＳＳとの間に直列に接続され、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とのドレインは、内部ノードＤで接続される。ＮＭＯＳトランジスタＮ３、Ｎ４のゲートは、それぞれ内部ノードＡ、Ｂに接続される。ＰＭＯＳトランジスタＰ３、Ｐ４のゲートは、それぞれ内部ノードＤ、Ｃに接続される。信号が入力されるＮＭＯＳトランジスタＮ３、Ｎ４がオン／オフすることによりＰＭＯＳトランジスタＰ３、Ｐ４がオフ／オンし、レベルシフタ１６の出力信号が内部ノードＤに生成される。
【０００８】
出力ドライバであるインバータ１８は、ＰＭＯＳトランジスタＰ５と、ＮＭＯＳトランジスタＮ５とを備え、レベルシフタ１６から内部ノードＤに出力される出力信号を反転し、信号ＶＯＵＴとして出力する。ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とは、高電圧系の電源ＶＤＤ２と共通電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートは共に内部ノードＤに接続され、それぞれのドレインは共に出力ノードに接続されて信号ＶＯＵＴを出力する。
【０００９】
容量素子Ｃ１は、高電圧系の電源ＶＤＤ２と内部ノードＡとの間に挿入される。電源ＶＤＤ２が電源ＶＤＤ１よりも先に投入されると、容量素子Ｃ１は、レベルシフタ１６の入力用トランジスタであるＮＭＯＳトランジスタＮ３のゲート電圧を確定する。この容量素子Ｃ１により、内部ノードＡの電圧ＶＡは、電源ＶＤＤ２の投入時に高電圧系の電源ＶＤＤ２の電圧レベル付近まで上昇する。
【００１０】
容量素子Ｃ２は、内部ノードＢと共通電源電圧ＶＳＳとの間に挿入される。電源ＶＤＤ２が電源ＶＤＤ１よりも先に投入されると、容量素子Ｃ２は、レベルシフタ１６の入力用トランジスタであるＮＭＯＳトランジスタＮ４のゲート電圧を確定する。この容量素子Ｃ２により、内部ノードＢの電圧レベルは、電源ＶＤＤ２の投入時に共通電源電圧ＶＳＳの電圧レベル付近に抑えられる。
【００１１】
次に、レベルシフト回路１０の動作を説明する。通常動作時すなわち電源ＶＤＤ１、ＶＤＤ２が共に供給されている場合、および、電源ＶＤＤ１が電源ＶＤＤ２よりも先に立ち上がった場合におけるレベルシフト回路１０の動作は、容量素子Ｃ１、Ｃ２を有していないレベルシフト回路の動作と全く同じであり説明を省略する。以下では、電源ＶＤＤ２が電源ＶＤＤ１よりも先に立ち上がった場合のレベルシフト回路１０の動作について説明する。
【００１２】
内部ノードＡは、容量素子Ｃ１を介して電源ＶＤＤ２に交流的に接続されている。そのため、電源ＶＤＤ２が電源ＶＤＤ１により先に立ち上がると、図２に示されるように、内部ノードＡの電圧ＶＡは、容量素子Ｃ１のカップリングにより電源ＶＤＤ２の上昇と共に立ち上がる。したがって、レベルシフタ１６のＮＭＯＳトランジスタＮ３はオン状態になって、内部ノードＣの電圧ＶＣを引き下げる。
【００１３】
また、内部ノードＢは、容量素子Ｃ２を介して共通電源電圧ＶＳＳに交流的に接続されている。そのため、内部ノードＢの電圧は、電源ＶＤＤ２が立ち上がる過渡状態ではほぼ共通電源電圧ＶＳＳ近傍の電圧レベルとなる。内部ノードＡの電圧ＶＡが立ち上がり、インバータ１４のＮＭＯＳトランジスタＮ２がオン状態になると、内部ノードＢの電圧ＶＢは、このＮＭＯＳトランジスタＮ２を介して共通電源電圧ＶＳＳの電圧レベルに引き下げられ、レベルシフタ１６のＮＭＯＳトランジスタＮ４はオフ状態になる。
【００１４】
レベルシフタ１６のＮＭＯＳトランジスタＮ３はオン状態になり、ＮＭＯＳトランジスタＮ４はオフ状態となるため、内部ノードＣの電圧ＶＣはロウレベルになる。内部ノードＣの電圧ＶＣがロウレベルになると、ＰＭＯＳトランジスタＰ４はオン状態になり、内部ノードＤの電圧ＶＤは高電圧系のハイレベルとなる。一方、ＰＭＯＳトランジスタＰ３はオフ状態になり、内部ノードＣの電圧ＶＣはロウレベルになる。高電圧系のハイレベルを示す内部ノードＤの電圧ＶＤは、出力最終段ドライバであるインバータ１８により反転され、信号ＶＯＵＴとしてロウレベルが出力される。すなわち、レベルシフト回路１０では、電源ＶＤＤ１、ＶＤＤ２の投入順序に係わらず、貫通電流Ｉ５は流れない。
【００１５】
このような回路では、電源ＶＤＤ２の立ち上り速度に応じた容量素子Ｃ１を挿入する必要がある。内部ノードＡの電圧ＶＡは、容量素子Ｃ１のインピーダンスと、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の合成抵抗との比率により定まる。すなわち、容量素子Ｃ１のインピーダンスが低いほど内部ノードＡの電圧ＶＡは電源ＶＤＤ２の電圧へ漸近していく。内部ノードＡに電源ＶＤＤ２の電圧を確実に伝達させるためには、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の合成抵抗に対して容量素子Ｃ１のインピーダンスをより低くする必要がある。電源ＶＤＤ２の電圧が上昇する期間において、容量素子Ｃ１は電源ＶＤＤ２と交流的に接続されている。したがって、そのインピーダンスＺは、Ｚ＝１／（２πｆＣ）で求められる。式の示すとおり、インピーダンスＺは、信号の周波数ｆと容量素子Ｃ１の容量値Ｃに依存する。図２において、時刻ｔ０から時刻ｔ１にかけて電源ＶＤＤ２の電圧が上昇することを示す直線の傾きが周波数ｆに対応する。すなわち、この直線の傾きの角度が大きくなると周波数が高く、角度が小さくなると周波数が低いことを示す。したがって、容量素子Ｃ１のインピーダンスＺは、時刻ｔ０から時刻ｔ１における電源ＶＤＤ２の電圧の上昇を示す直線の傾きの角度に対応して示される。直線の傾きの角度が小さくなると、周波数ｆが小さいことを示し、インピーダンスが大きくなることを示す。
【００１６】
図３には、時刻ｔ０から時刻ｔ２（ｔ２＞ｔ１）にかけて電圧が上昇する場合の各電圧、電流が示される。図２に比べて長い時間で電圧が上昇することが示され、直線の角度が小さく、容量素子Ｃ１のインピーダンスＺが高くなる。したがって、容量素子Ｃ１における電圧降下が大きくなって内部ノードＡの電圧ＶＡが低くなる。すなわち、内部ノードＡの電圧ＶＡは、高電圧系のハイレベルとロウレベルの中間の電圧となる。そのため、インバータ１８において、ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５がオン状態になり、貫通電流Ｉ５が流れる。図３に示される電源ＶＤＤ２の上昇を示す直線の傾きにおいて、すなわち電源ＶＤＤ２の電圧の立ち上りが緩やかな場合に貫通電流Ｉ５を流さないようにするためには、容量素子Ｃ１の容量値を大きくしてインピーダンスＺを下げる必要があり、その結果、レイアウト面積が増大する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００３−０１７９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供する。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明の観点では、レベルシフト回路は、第１インバータ（１０１）と、第２インバータ（１０２）と、レベルシフタ（１０４）と、出力バッファ回路（１０５）と、アシスト回路（２００）とを具備する。第１インバータ（１０１）は、第１電源電圧（ＶＤＤ１）が供給され、入力信号を論理反転して出力する。第２インバータ（１０２）は、第１電源電圧（ＶＤＤ１）が供給され、第１インバータ（１０１）の出力信号を論理反転して出力する。レベルシフタ（１０４）は、第１電源電圧（ＶＤＤ１）より高い電圧第２の電源電圧（ＶＤＤ２）が供給され、第１インバータ（１０１）の出力と第２インバータ（１０２）の出力とに基づいてレベル変換した信号を出力する。出力バッファ回路（１０５）は、第２電源電圧（ＶＤＤ２）が供給され、レベルシフタ（１０４）の出力をバッファリングして出力する。アシスト回路（２００）は、第１および第２スイッチ（Ｎ２１、Ｐ２１）と、電圧設定回路（３００）とを備える。第１および第２スイッチ（Ｎ２１、Ｐ２１）は、第１インバータ（１０１）の出力ノード（ＢＢ）と、レベルシフタ（１０４）の入力ノード（ＡＡ）との間に挿入され、第１電源電圧（ＶＤＤ１）に応答して回路を開閉する。第２電源電圧（ＶＤＤ２）に基づいて設定電圧を生成する。第１電源電圧（ＶＤＤ１）が供給される前に第２電源電圧（ＶＤＤ２）が供給されたときに、レベルシフタ（１０４）の入力ノード（ＡＡ）の電圧を設定電圧に設定する。
【発明の効果】
【００２１】
本発明によれば、回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】従来のレベルシフト回路の構成を示す回路図である。
【図２】従来のレベルシフト回路の動作を説明するタイミングチャートである。
【図３】従来のレベルシフト回路の動作を説明するタイミングチャートである。
【図４】本発明の実施の形態に係るレベルシフト回路の構成を示す回路図である。
【図５】本発明の実施の形態に係るアシスト回路の構成を示す回路図である。
【図６】本発明の実施の形態に係るアシスト回路の他の構成を示す回路図である。
【図７】本発明の実施の形態に係るレベルシフト回路の動作を説明するタイミングチャートである。
【図８】本発明の実施の形態に係るレベルシフト回路の動作を説明するタイミングチャートである。
【図９】本発明の実施の形態に係るレベルシフト回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００２３】
図面を参照して本発明の実施の形態を説明する。
【００２４】
図４は、本発明の実施の形態に係るレベルシフト回路の構成を示す回路図である。本発明の実施の形態に係るレベルシフト回路は、インバータ１０１、１０２、１０５と、レベルシフタ１０４と、アシスト回路２００とを備え、低電圧系の信号ＶＩＮを高電圧系の信号ＶＯＵＴにレベル変換して出力する。電源ＶＤＤ１は低電圧系の電源を示し、電源ＶＤＤ２は高電圧系の電源を示す（電源ＶＤＤ１の電圧＜電源ＶＤＤ２の電圧）。
【００２５】
インバータ１０１は、Ｐチャネル型ＭＯＳ（以降ＰＭＯＳと記す）トランジスタＰ１１と、Ｎチャネル型ＭＯＳ（以降ＮＭＯＳと記す）トランジスタＮ１１とを備え、低電圧系の入力信号ＶＩＮを反転出力するためのプリドライバである。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とは、低電圧系の電源ＶＤＤ１と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのゲートには共に入力信号ＶＩＮが印加され、それぞれのドレインは共に内部ノードＢＢに接続される。
【００２６】
インバータ１０２は、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とを備え、内部ノードＢＢの電圧ＶＢを反転出力するプリドライバである。ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とは、低電圧系の電源ＶＤＤ１と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのゲートは共に内部ノードＢＢに接続され、それぞれのドレインは共に内部ノードＣＣに接続される。
【００２７】
アシスト回路２００は、ＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２１と、電圧設定回路３００とを備え、インバータ１０１とレベルシフタ１０４との間に挿入される。ＮＭＯＳトランジスタＮ２１は、レベルシフタ１０４との接続ノードである内部ノードＡＡと、内部ノードＢＢとの間に接続され、ゲートに電源ＶＤＤ１が接続される。電圧設定回路３００とＰＭＯＳトランジスタＰ２１とは、電源ＶＤＤ２と内部ノードＡＡとの間に直列に接続される。ＰＭＯＳトランジスタＰ２１のゲートは電源ＶＤＤ１に接続される。アシスト回路２００は、ノードＡＡの電圧確定を補助する。
【００２８】
アシスト回路２００内の電圧設定回路３００は、図５に示されるように、容量素子Ｃ２１を備えることが好ましい。すなわち、アシスト回路２０１は、容量素子Ｃ２１を含む電圧設定回路３０１と、ＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２１とを備える。ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡと間に接続され、そのゲートは、低電圧系の電源ＶＤＤ１に接続される。ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。ＰＭＯＳトランジスタＰ２１は、容量Ｃ２１と内部ノードＡＡとの間に接続され、そのゲートは、電源ＶＤＤ１に接続される。ＰＭＯＳトランジスタＰ２１は、容量素子Ｃ２１（電圧設定回路３０１）と内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。
【００２９】
レベルシフタ１０４は、入力用トランジスタのＮＭＯＳトランジスタＮ１３、Ｎ１４と、出力負荷としてのＰＭＯＳトランジスタＰ１３、Ｐ１４とを備える。ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３とは、電源電圧ＶＤＤ２と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのドレインは共にＰＭＯＳトランジスタＰ１４のゲートに接続される。ＮＭＯＳトランジスタＮ１３のゲートは、内部ノードＡＡに接続され、ＰＭＯＳトランジスタＰ１３のゲートは、内部ノードＤＤに接続される。ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４とは、電源電圧ＶＤＤ２と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのドレインは内部ノードＤＤに接続される。ＮＭＯＳトランジスタＮ１４のゲートは、内部ノードＣＣに接続され、ＰＭＯＳトランジスタＰ１４のゲートは、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３との接続ノードに接続される。すなわち、ＮＭＯＳトランジスタＮ１３、Ｎ１４は、プリドライバであるインバータ１０２の出力信号と、アシスト回路２００の出力信号を入力する。ＰＭＯＳトランジスタＰ１３、Ｐ１４は、入力用トランジスタであるＮＭＯＳトランジスタＮ１３、Ｎ１４のオン／オフの状態に応じて、レベル変換された高電圧系の出力信号を生成する。
【００３０】
インバータ１０５は、ＰＭＯＳトランジスタＰ１５と、ＮＭＯＳトランジスタＮ１５とを備える。ＰＭＯＳトランジスタＰ１５およびＮＭＯＳトランジスタＮ１５は、高電圧系の電源ＶＤＤ２と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのゲートは共に内部ノードＤＤに接続され、それぞれのドレインは共に出力ノードに接続され、出力信号ＶＯＵＴを出力する。
【００３１】
本実施の形態に係るレベルシフト回路の動作を説明する。通常動作時すなわち電源ＶＤＤ１、ＶＤＤ２が共に供給されている場合や電源ＶＤＤ１が電源ＶＤＤ２よりも先に立ち上がる場合には、電源ＶＤＤ１の立ち上がりと共に、ＮＭＯＳトランジスタＮ２１がオン状態になり、ＰＭＯＳトランジスタＰ２１がオフ状態になって、インバータ１０１、１０２の出力電圧が確定する。電源ＶＤＤ２が立ち上がって動作するレベルシフタ１０４の出力電圧も確定するため、インバータ１０５に貫通電流Ｉ１５は流れない。
【００３２】
次に、電源ＶＤＤ２が電源ＶＤＤ１よりも先に立ち上がった場合の動作について説明する。図７には、電源ＶＤＤ２および電源ＶＤＤ１の電圧、内部ノードＡＡの電圧ＶＡＡ、インバータ１０５を流れる貫通電流Ｉ１５の時間的変化が示される。
【００３３】
アシスト回路２０１は、図７に示されるように、時刻ｔ１において電源ＶＤＤ２が電源ＶＤＤ１より先に立ち上がると、ＰＭＯＳトランジスタＰ２１がオン状態になる。したがって、内部ノードＡＡは、容量素子Ｃ２１を介して電源ＶＤＤ２に交流的に接続されることになる。そのため、容量素子Ｃ２１のカップリングにより、内部ノードＡＡの電圧ＶＡＡは電源ＶＤＤ２の立ち上がりと共に立ち上がる。更に、ＮＭＯＳトランジスタＮ２１は、ゲートが電源ＶＤＤ１に接続されているため、オフ状態である。
【００３４】
したがって、オフ状態であるＮＭＯＳトランジスタＮ２１のソース・ドレイン間の抵抗は、オン状態であるＰＭＯＳトランジスタＰ２１のソース・ドレイン間の抵抗よりも大きく、その分容量素子Ｃ２１のインピーダンスを大きく設定することができる。よって容量素子Ｃ２１の容量値が小さくても内部ノードＡＡの電圧ＶＡＡを電源ＶＤＤ２の電圧に、より近付けることができる。
【００３５】
図８は、電源ＶＤＤ２が時刻ｔ０から時刻ｔ２にかけて立ち上がる場合すなわち図７に比べて緩やかに立ち上がる電源ＶＤＤ２の場合の各電圧、電流を示す図である。電源ＶＤＤ２の立ち上がりを示す直線の傾きの角度が図７に比べて小さい。すなわち、交流信号としては周波数が低いことを示している。容量素子Ｃ２１の容量が図７に示される場合と同じ容量値としても内部ノードＡＡの電圧ＶＡＡを十分にあげることができ、出力ノードＤＤの電圧レベルを確定させることができる。
【００３６】
アシスト回路２０１では、低電圧系の電源ＶＤＤ１の供給が停止されている場合、ゲートが電源ＶＤＤ１に接続されているＰＭＯＳトランジスタＰ２１がオン状態となり、ＮＭＯＳトランジスタＮ２１がオフ状態となる。内部ノードＡＡの電圧ＶＡＡは、容量素子Ｃ２１のインピーダンスとＰＭＯＳトランジスタＰ２１の抵抗（オン状態のため非常に小さい）との直列抵抗と、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１２との合成抵抗とＮＭＯＳトランジスタＮ２１の抵抗（オフ状態のため非常に大きい）との直列抵抗との比率によって定まる。ＰＭＯＳトランジスタＰ２１の抵抗およびＮＭＯＳトランジスタＮ２１の抵抗が加算されるが、ＰＭＯＳトランジスタＰ２１はオン状態であり、ＮＭＯＳトランジスタＮ２１はオフ状態であるため、ＰＭＯＳトランジスタＰ２１による抵抗増加分は無視できる。そのため、本実施の形態に係るレベルシフト回路は容量素子Ｃ２１のインピーダンスを高くすること、すなわち容量値を小さくすることが可能であり、レイアウト面積を小さくすることができる。
【００３７】
一般的に、ＬＳＩにおける容量素子は、ＭＯＳトランジスタのゲート容量、ｎウェルの容量等で構成される。トランジスタ１素子当たりの容量は、数ｆＦ程度である。電源ＶＤＤ２の立ち上がり時間は、μｓオーダー、ｍｓオーダーであることが大半であり、図１に示されるレベルシフト回路の場合、容量素子Ｃ１は数ｐＦの容量を必要とする。したがって、その容量値を実現するために数百個分のトランジスタが必要となる。
【００３８】
本実施の形態のアシスト回路２０１では、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とが追加されることによって容量値（面積）を小さくすることができる。トランジスタ素子が２素子増えるが、数百個分のレイアウト面積に対して十分に小さい。すなわち、本発明によれば、高電圧系の電源ＶＤＤ２に接続されて内部ノードＡＡの電圧を確定する容量素子の容量を小さくすることが可能であるため、電源ＶＤＤ２の立ち上りが遅い場合もレイアウト面積が増大せずに内部ノードの電圧を確定することができ、貫通電流が流れない。
【００３９】
アシスト回路２００は、図６に示されるアシスト回路２０２のように構成されてもよい。アシスト回路２０２は、シリアル接続されるＮＭＯＳトランジスタＮ３１〜Ｎ３３を含む電圧設定回路３０２と、ＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２１とを備える。
【００４０】
ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡと間に接続され、そのゲートは、低電圧系の電源ＶＤＤ１に接続される。ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。ＰＭＯＳトランジスタＰ２１は、電圧設定回路３０２と内部ノードＡＡとの間に接続され、そのゲートは、電源ＶＤＤ１に接続される。ＰＭＯＳトランジスタＰ２１は、電圧設定回路３０２と内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。電圧設定回路３０２は、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３を備える。それぞれがダイオード接続されるＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３は、電源ＶＤＤ２とＰＭＯＳトランジスタＰ２１との間に直列接続される。
【００４１】
図７に示されるように、電源ＶＤＤ２が電源ＶＤＤ１により先に立ち上がると、ＰＭＯＳトランジスタＰ２１がオン状態になり、ＮＭＯＳトランジスタＮ２１がオフ状態になる。シリアル接続されたＮＭＯＳトランジスタＮ３１〜Ｎ３３は、ダイオード接続されているため、電源ＶＤＤ２の電圧からソース・ドレイン間電圧３個分下がった電圧を内部ノードＡＡに印加し、内部ノードＡＡの電圧ＶＡＡは、電源ＶＤＤ２と共に立ち上がる。したがって、内部ノードＡＡの電圧ＶＡＡが確定するため貫通電流を防ぐことができる。
【００４２】
図９に、図８と同様に電源ＶＤＤ２が緩やかに立ち上がる場合の各電圧、電流の変化が示される。電源ＶＤＤ２は時刻ｔ０から時刻ｔ２にかけて立ち上がり、時刻ｔ２以降は所定の電圧になる。電源ＶＤＤ２の立ち上がりを示す直線の傾きの角度が小さくなって周波数は低くなるが、ダイオード接続されるＮＭＯＳトランジスタを有する電圧設定回路３０２は周波数に依存せずに内部ノードＡＡに電圧を供給する。したがって、内部ノードＡＡの電圧ＶＡＡを十分に上げることができ、レベルシフタ１０４の出力ノードＤＤの電圧レベルを確定することができる。また、電圧設定回路３０２は、容量素子を含まないため、インピーダンスの周波数依存性がほとんどなく、内部ノードＡＡの電圧確定は、電源ＶＤＤ２の立ち上がりの傾きに依存しない。ここでは、電圧設定回路３０２は、ＮＭＯＳトランジスタＮ３１〜Ｎ３３を備えるが、直列接続されるトランジスタの数は３に限定されない。また、ＰＭＯＳトランジスタであってもよい。さらに、電圧設定回路３０２は、内部ノードＡＡに電圧を印加するだけであるから抵抗素子であってもよい。
【００４３】
上述のように、電圧設定回路３００を、容量素子を含まずＮＭＯＳトランジスタによって印加電圧を設定する電圧設定回路３０２にすることにより、周波数依存性がなくなり、電源ＶＤＤ２の立ち上がりの傾きに依らず各部の電圧の確定ができる。また、容量素子が使われないため、レイアウト面積を大幅に削減することができる。
【００４４】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４５】
１０ レベルシフト回路
１２、１４、１８ インバータ
１６ レベルシフタ
１０１、１０２、１０５ インバータ
１０４ レベルシフタ
２００、２０１、２０２ アシスト回路
３００、３０１、３０２ 電圧設定回路
Ｃ１、Ｃ２、Ｃ２１ 容量素子
Ｉ５、Ｉ１５ 貫通電流
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ Ｎチャネル型ＭＯＳトランジスタ
Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５ Ｎチャネル型ＭＯＳトランジスタ
Ｎ２１、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４ Ｎチャネル型ＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ Ｐチャネル型ＭＯＳトランジスタ
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ２１ Ｐチャネル型ＭＯＳトランジスタ
ＶＤＤ１ （低電圧系）電源
ＶＤＤ２ （高電圧系）電源
ＶＳＳ、ＧＮＤ 共通電源電圧
【技術分野】
【０００１】
本発明は、信号レベルを変換するレベルシフト回路、レベルシフト回路を搭載する半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路において、半導体製造プロセスの微細化が進み、半導体チップに搭載される集積回路規模の増大などによって、半導体集積回路全体の消費電力が大きくなっていきている。そこで、半導体集積回路が待機状態になった時に電源供給を止める電源分離領域を設けて、待機時の消費電力を削減する半導体製品が多くなっている。
【０００３】
また、複数の電源電圧を使用するＬＳＩも多くなっている。複数の電源電圧を使用するＬＳＩにおいて、電源電圧の立ち上がりタイミングが異なるためにレベルシフタが一時的に中間電圧となることがある。その場合、次段の回路に貫通電流が一時的に流れる。近年の低消費電力化の進行により、電源供給を制御して消費電力を削減することも多く、一時的にではあるにせよ無駄な貫通電流を流さないように、電源投入切断を行う要求が高まっている。
【０００４】
特開２００３−０１７９９６号公報には、電圧の異なる２つの電源の投入順序に係わらず、電源投入時の貫通電流を防止するレベルシフト回路が開示されている。図１は、そのレベルシフト回路の構成を示す回路図である。レベルシフト回路１０は、低電圧の信号を高電圧の信号にレベル変換して出力する回路であり、プリドライバであるインバータ１２、１４と、レベルシフタ１６と、出力ドライバであるインバータ１８と、容量素子Ｃ１、Ｃ２とを備える。ここで、電源ＶＤＤ１は低電圧の電源であり、電源ＶＤＤ２は高電圧の電源である（電源ＶＤＤ１の電圧＜電源ＶＤＤ２の電圧）。
【０００５】
インバータ１２は、低電圧系の入力信号ＶＩＮを反転出力するプリドライバであり、Ｐチャネル型ＭＯＳトランジスタ（以後、ＰＭＯＳトランジスタと記す）Ｐ１と、Ｎチャネル型ＭＯＳトランジスタ（以後、ＮＭＯＳトランジスタと記す）Ｎ１とを備える。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とは、電源ＶＤＤ１と共通電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートには共に信号ＶＩＮが印加され、それぞれのドレインは共に内部ノードＡに接続される。
【０００６】
インバータ１４は、インバータ１２から内部ノードＡに出力される出力信号を反転出力するプリドライバであり、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ２とを備える。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とは、電源ＶＤＤ１と共通電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートは共に内部ノードＡに接続され、それぞれのドレインは共に内部ノードＢに接続される。
【０００７】
レベルシフタ１６は、低電圧系の信号を対応する高電圧系の信号に変換する回路であり、ＮＭＯＳトランジスタＮ３、Ｎ４と、ＰＭＯＳトランジスタＰ３、Ｐ４とを備える。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とは、高電圧系の電源ＶＤＤ２と共通電源電圧ＶＳＳとの間に直列に接続され、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とのドレインは、内部ノードＣで接続される。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とは、高電圧系の電源ＶＤＤ２と共通電源電圧ＶＳＳとの間に直列に接続され、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とのドレインは、内部ノードＤで接続される。ＮＭＯＳトランジスタＮ３、Ｎ４のゲートは、それぞれ内部ノードＡ、Ｂに接続される。ＰＭＯＳトランジスタＰ３、Ｐ４のゲートは、それぞれ内部ノードＤ、Ｃに接続される。信号が入力されるＮＭＯＳトランジスタＮ３、Ｎ４がオン／オフすることによりＰＭＯＳトランジスタＰ３、Ｐ４がオフ／オンし、レベルシフタ１６の出力信号が内部ノードＤに生成される。
【０００８】
出力ドライバであるインバータ１８は、ＰＭＯＳトランジスタＰ５と、ＮＭＯＳトランジスタＮ５とを備え、レベルシフタ１６から内部ノードＤに出力される出力信号を反転し、信号ＶＯＵＴとして出力する。ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とは、高電圧系の電源ＶＤＤ２と共通電源電圧ＶＳＳとの間に直列に接続され、それぞれのゲートは共に内部ノードＤに接続され、それぞれのドレインは共に出力ノードに接続されて信号ＶＯＵＴを出力する。
【０００９】
容量素子Ｃ１は、高電圧系の電源ＶＤＤ２と内部ノードＡとの間に挿入される。電源ＶＤＤ２が電源ＶＤＤ１よりも先に投入されると、容量素子Ｃ１は、レベルシフタ１６の入力用トランジスタであるＮＭＯＳトランジスタＮ３のゲート電圧を確定する。この容量素子Ｃ１により、内部ノードＡの電圧ＶＡは、電源ＶＤＤ２の投入時に高電圧系の電源ＶＤＤ２の電圧レベル付近まで上昇する。
【００１０】
容量素子Ｃ２は、内部ノードＢと共通電源電圧ＶＳＳとの間に挿入される。電源ＶＤＤ２が電源ＶＤＤ１よりも先に投入されると、容量素子Ｃ２は、レベルシフタ１６の入力用トランジスタであるＮＭＯＳトランジスタＮ４のゲート電圧を確定する。この容量素子Ｃ２により、内部ノードＢの電圧レベルは、電源ＶＤＤ２の投入時に共通電源電圧ＶＳＳの電圧レベル付近に抑えられる。
【００１１】
次に、レベルシフト回路１０の動作を説明する。通常動作時すなわち電源ＶＤＤ１、ＶＤＤ２が共に供給されている場合、および、電源ＶＤＤ１が電源ＶＤＤ２よりも先に立ち上がった場合におけるレベルシフト回路１０の動作は、容量素子Ｃ１、Ｃ２を有していないレベルシフト回路の動作と全く同じであり説明を省略する。以下では、電源ＶＤＤ２が電源ＶＤＤ１よりも先に立ち上がった場合のレベルシフト回路１０の動作について説明する。
【００１２】
内部ノードＡは、容量素子Ｃ１を介して電源ＶＤＤ２に交流的に接続されている。そのため、電源ＶＤＤ２が電源ＶＤＤ１により先に立ち上がると、図２に示されるように、内部ノードＡの電圧ＶＡは、容量素子Ｃ１のカップリングにより電源ＶＤＤ２の上昇と共に立ち上がる。したがって、レベルシフタ１６のＮＭＯＳトランジスタＮ３はオン状態になって、内部ノードＣの電圧ＶＣを引き下げる。
【００１３】
また、内部ノードＢは、容量素子Ｃ２を介して共通電源電圧ＶＳＳに交流的に接続されている。そのため、内部ノードＢの電圧は、電源ＶＤＤ２が立ち上がる過渡状態ではほぼ共通電源電圧ＶＳＳ近傍の電圧レベルとなる。内部ノードＡの電圧ＶＡが立ち上がり、インバータ１４のＮＭＯＳトランジスタＮ２がオン状態になると、内部ノードＢの電圧ＶＢは、このＮＭＯＳトランジスタＮ２を介して共通電源電圧ＶＳＳの電圧レベルに引き下げられ、レベルシフタ１６のＮＭＯＳトランジスタＮ４はオフ状態になる。
【００１４】
レベルシフタ１６のＮＭＯＳトランジスタＮ３はオン状態になり、ＮＭＯＳトランジスタＮ４はオフ状態となるため、内部ノードＣの電圧ＶＣはロウレベルになる。内部ノードＣの電圧ＶＣがロウレベルになると、ＰＭＯＳトランジスタＰ４はオン状態になり、内部ノードＤの電圧ＶＤは高電圧系のハイレベルとなる。一方、ＰＭＯＳトランジスタＰ３はオフ状態になり、内部ノードＣの電圧ＶＣはロウレベルになる。高電圧系のハイレベルを示す内部ノードＤの電圧ＶＤは、出力最終段ドライバであるインバータ１８により反転され、信号ＶＯＵＴとしてロウレベルが出力される。すなわち、レベルシフト回路１０では、電源ＶＤＤ１、ＶＤＤ２の投入順序に係わらず、貫通電流Ｉ５は流れない。
【００１５】
このような回路では、電源ＶＤＤ２の立ち上り速度に応じた容量素子Ｃ１を挿入する必要がある。内部ノードＡの電圧ＶＡは、容量素子Ｃ１のインピーダンスと、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の合成抵抗との比率により定まる。すなわち、容量素子Ｃ１のインピーダンスが低いほど内部ノードＡの電圧ＶＡは電源ＶＤＤ２の電圧へ漸近していく。内部ノードＡに電源ＶＤＤ２の電圧を確実に伝達させるためには、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の合成抵抗に対して容量素子Ｃ１のインピーダンスをより低くする必要がある。電源ＶＤＤ２の電圧が上昇する期間において、容量素子Ｃ１は電源ＶＤＤ２と交流的に接続されている。したがって、そのインピーダンスＺは、Ｚ＝１／（２πｆＣ）で求められる。式の示すとおり、インピーダンスＺは、信号の周波数ｆと容量素子Ｃ１の容量値Ｃに依存する。図２において、時刻ｔ０から時刻ｔ１にかけて電源ＶＤＤ２の電圧が上昇することを示す直線の傾きが周波数ｆに対応する。すなわち、この直線の傾きの角度が大きくなると周波数が高く、角度が小さくなると周波数が低いことを示す。したがって、容量素子Ｃ１のインピーダンスＺは、時刻ｔ０から時刻ｔ１における電源ＶＤＤ２の電圧の上昇を示す直線の傾きの角度に対応して示される。直線の傾きの角度が小さくなると、周波数ｆが小さいことを示し、インピーダンスが大きくなることを示す。
【００１６】
図３には、時刻ｔ０から時刻ｔ２（ｔ２＞ｔ１）にかけて電圧が上昇する場合の各電圧、電流が示される。図２に比べて長い時間で電圧が上昇することが示され、直線の角度が小さく、容量素子Ｃ１のインピーダンスＺが高くなる。したがって、容量素子Ｃ１における電圧降下が大きくなって内部ノードＡの電圧ＶＡが低くなる。すなわち、内部ノードＡの電圧ＶＡは、高電圧系のハイレベルとロウレベルの中間の電圧となる。そのため、インバータ１８において、ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５がオン状態になり、貫通電流Ｉ５が流れる。図３に示される電源ＶＤＤ２の上昇を示す直線の傾きにおいて、すなわち電源ＶＤＤ２の電圧の立ち上りが緩やかな場合に貫通電流Ｉ５を流さないようにするためには、容量素子Ｃ１の容量値を大きくしてインピーダンスＺを下げる必要があり、その結果、レイアウト面積が増大する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００３−０１７９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供する。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明の観点では、レベルシフト回路は、第１インバータ（１０１）と、第２インバータ（１０２）と、レベルシフタ（１０４）と、出力バッファ回路（１０５）と、アシスト回路（２００）とを具備する。第１インバータ（１０１）は、第１電源電圧（ＶＤＤ１）が供給され、入力信号を論理反転して出力する。第２インバータ（１０２）は、第１電源電圧（ＶＤＤ１）が供給され、第１インバータ（１０１）の出力信号を論理反転して出力する。レベルシフタ（１０４）は、第１電源電圧（ＶＤＤ１）より高い電圧第２の電源電圧（ＶＤＤ２）が供給され、第１インバータ（１０１）の出力と第２インバータ（１０２）の出力とに基づいてレベル変換した信号を出力する。出力バッファ回路（１０５）は、第２電源電圧（ＶＤＤ２）が供給され、レベルシフタ（１０４）の出力をバッファリングして出力する。アシスト回路（２００）は、第１および第２スイッチ（Ｎ２１、Ｐ２１）と、電圧設定回路（３００）とを備える。第１および第２スイッチ（Ｎ２１、Ｐ２１）は、第１インバータ（１０１）の出力ノード（ＢＢ）と、レベルシフタ（１０４）の入力ノード（ＡＡ）との間に挿入され、第１電源電圧（ＶＤＤ１）に応答して回路を開閉する。第２電源電圧（ＶＤＤ２）に基づいて設定電圧を生成する。第１電源電圧（ＶＤＤ１）が供給される前に第２電源電圧（ＶＤＤ２）が供給されたときに、レベルシフタ（１０４）の入力ノード（ＡＡ）の電圧を設定電圧に設定する。
【発明の効果】
【００２１】
本発明によれば、回路面積を大きくせずに電源投入時の貫通電流を防止するレベルシフト回路を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】従来のレベルシフト回路の構成を示す回路図である。
【図２】従来のレベルシフト回路の動作を説明するタイミングチャートである。
【図３】従来のレベルシフト回路の動作を説明するタイミングチャートである。
【図４】本発明の実施の形態に係るレベルシフト回路の構成を示す回路図である。
【図５】本発明の実施の形態に係るアシスト回路の構成を示す回路図である。
【図６】本発明の実施の形態に係るアシスト回路の他の構成を示す回路図である。
【図７】本発明の実施の形態に係るレベルシフト回路の動作を説明するタイミングチャートである。
【図８】本発明の実施の形態に係るレベルシフト回路の動作を説明するタイミングチャートである。
【図９】本発明の実施の形態に係るレベルシフト回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００２３】
図面を参照して本発明の実施の形態を説明する。
【００２４】
図４は、本発明の実施の形態に係るレベルシフト回路の構成を示す回路図である。本発明の実施の形態に係るレベルシフト回路は、インバータ１０１、１０２、１０５と、レベルシフタ１０４と、アシスト回路２００とを備え、低電圧系の信号ＶＩＮを高電圧系の信号ＶＯＵＴにレベル変換して出力する。電源ＶＤＤ１は低電圧系の電源を示し、電源ＶＤＤ２は高電圧系の電源を示す（電源ＶＤＤ１の電圧＜電源ＶＤＤ２の電圧）。
【００２５】
インバータ１０１は、Ｐチャネル型ＭＯＳ（以降ＰＭＯＳと記す）トランジスタＰ１１と、Ｎチャネル型ＭＯＳ（以降ＮＭＯＳと記す）トランジスタＮ１１とを備え、低電圧系の入力信号ＶＩＮを反転出力するためのプリドライバである。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とは、低電圧系の電源ＶＤＤ１と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのゲートには共に入力信号ＶＩＮが印加され、それぞれのドレインは共に内部ノードＢＢに接続される。
【００２６】
インバータ１０２は、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とを備え、内部ノードＢＢの電圧ＶＢを反転出力するプリドライバである。ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とは、低電圧系の電源ＶＤＤ１と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのゲートは共に内部ノードＢＢに接続され、それぞれのドレインは共に内部ノードＣＣに接続される。
【００２７】
アシスト回路２００は、ＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２１と、電圧設定回路３００とを備え、インバータ１０１とレベルシフタ１０４との間に挿入される。ＮＭＯＳトランジスタＮ２１は、レベルシフタ１０４との接続ノードである内部ノードＡＡと、内部ノードＢＢとの間に接続され、ゲートに電源ＶＤＤ１が接続される。電圧設定回路３００とＰＭＯＳトランジスタＰ２１とは、電源ＶＤＤ２と内部ノードＡＡとの間に直列に接続される。ＰＭＯＳトランジスタＰ２１のゲートは電源ＶＤＤ１に接続される。アシスト回路２００は、ノードＡＡの電圧確定を補助する。
【００２８】
アシスト回路２００内の電圧設定回路３００は、図５に示されるように、容量素子Ｃ２１を備えることが好ましい。すなわち、アシスト回路２０１は、容量素子Ｃ２１を含む電圧設定回路３０１と、ＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２１とを備える。ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡと間に接続され、そのゲートは、低電圧系の電源ＶＤＤ１に接続される。ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。ＰＭＯＳトランジスタＰ２１は、容量Ｃ２１と内部ノードＡＡとの間に接続され、そのゲートは、電源ＶＤＤ１に接続される。ＰＭＯＳトランジスタＰ２１は、容量素子Ｃ２１（電圧設定回路３０１）と内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。
【００２９】
レベルシフタ１０４は、入力用トランジスタのＮＭＯＳトランジスタＮ１３、Ｎ１４と、出力負荷としてのＰＭＯＳトランジスタＰ１３、Ｐ１４とを備える。ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３とは、電源電圧ＶＤＤ２と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのドレインは共にＰＭＯＳトランジスタＰ１４のゲートに接続される。ＮＭＯＳトランジスタＮ１３のゲートは、内部ノードＡＡに接続され、ＰＭＯＳトランジスタＰ１３のゲートは、内部ノードＤＤに接続される。ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４とは、電源電圧ＶＤＤ２と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのドレインは内部ノードＤＤに接続される。ＮＭＯＳトランジスタＮ１４のゲートは、内部ノードＣＣに接続され、ＰＭＯＳトランジスタＰ１４のゲートは、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３との接続ノードに接続される。すなわち、ＮＭＯＳトランジスタＮ１３、Ｎ１４は、プリドライバであるインバータ１０２の出力信号と、アシスト回路２００の出力信号を入力する。ＰＭＯＳトランジスタＰ１３、Ｐ１４は、入力用トランジスタであるＮＭＯＳトランジスタＮ１３、Ｎ１４のオン／オフの状態に応じて、レベル変換された高電圧系の出力信号を生成する。
【００３０】
インバータ１０５は、ＰＭＯＳトランジスタＰ１５と、ＮＭＯＳトランジスタＮ１５とを備える。ＰＭＯＳトランジスタＰ１５およびＮＭＯＳトランジスタＮ１５は、高電圧系の電源ＶＤＤ２と共通電源電圧ＧＮＤとの間に直列に接続され、それぞれのゲートは共に内部ノードＤＤに接続され、それぞれのドレインは共に出力ノードに接続され、出力信号ＶＯＵＴを出力する。
【００３１】
本実施の形態に係るレベルシフト回路の動作を説明する。通常動作時すなわち電源ＶＤＤ１、ＶＤＤ２が共に供給されている場合や電源ＶＤＤ１が電源ＶＤＤ２よりも先に立ち上がる場合には、電源ＶＤＤ１の立ち上がりと共に、ＮＭＯＳトランジスタＮ２１がオン状態になり、ＰＭＯＳトランジスタＰ２１がオフ状態になって、インバータ１０１、１０２の出力電圧が確定する。電源ＶＤＤ２が立ち上がって動作するレベルシフタ１０４の出力電圧も確定するため、インバータ１０５に貫通電流Ｉ１５は流れない。
【００３２】
次に、電源ＶＤＤ２が電源ＶＤＤ１よりも先に立ち上がった場合の動作について説明する。図７には、電源ＶＤＤ２および電源ＶＤＤ１の電圧、内部ノードＡＡの電圧ＶＡＡ、インバータ１０５を流れる貫通電流Ｉ１５の時間的変化が示される。
【００３３】
アシスト回路２０１は、図７に示されるように、時刻ｔ１において電源ＶＤＤ２が電源ＶＤＤ１より先に立ち上がると、ＰＭＯＳトランジスタＰ２１がオン状態になる。したがって、内部ノードＡＡは、容量素子Ｃ２１を介して電源ＶＤＤ２に交流的に接続されることになる。そのため、容量素子Ｃ２１のカップリングにより、内部ノードＡＡの電圧ＶＡＡは電源ＶＤＤ２の立ち上がりと共に立ち上がる。更に、ＮＭＯＳトランジスタＮ２１は、ゲートが電源ＶＤＤ１に接続されているため、オフ状態である。
【００３４】
したがって、オフ状態であるＮＭＯＳトランジスタＮ２１のソース・ドレイン間の抵抗は、オン状態であるＰＭＯＳトランジスタＰ２１のソース・ドレイン間の抵抗よりも大きく、その分容量素子Ｃ２１のインピーダンスを大きく設定することができる。よって容量素子Ｃ２１の容量値が小さくても内部ノードＡＡの電圧ＶＡＡを電源ＶＤＤ２の電圧に、より近付けることができる。
【００３５】
図８は、電源ＶＤＤ２が時刻ｔ０から時刻ｔ２にかけて立ち上がる場合すなわち図７に比べて緩やかに立ち上がる電源ＶＤＤ２の場合の各電圧、電流を示す図である。電源ＶＤＤ２の立ち上がりを示す直線の傾きの角度が図７に比べて小さい。すなわち、交流信号としては周波数が低いことを示している。容量素子Ｃ２１の容量が図７に示される場合と同じ容量値としても内部ノードＡＡの電圧ＶＡＡを十分にあげることができ、出力ノードＤＤの電圧レベルを確定させることができる。
【００３６】
アシスト回路２０１では、低電圧系の電源ＶＤＤ１の供給が停止されている場合、ゲートが電源ＶＤＤ１に接続されているＰＭＯＳトランジスタＰ２１がオン状態となり、ＮＭＯＳトランジスタＮ２１がオフ状態となる。内部ノードＡＡの電圧ＶＡＡは、容量素子Ｃ２１のインピーダンスとＰＭＯＳトランジスタＰ２１の抵抗（オン状態のため非常に小さい）との直列抵抗と、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１２との合成抵抗とＮＭＯＳトランジスタＮ２１の抵抗（オフ状態のため非常に大きい）との直列抵抗との比率によって定まる。ＰＭＯＳトランジスタＰ２１の抵抗およびＮＭＯＳトランジスタＮ２１の抵抗が加算されるが、ＰＭＯＳトランジスタＰ２１はオン状態であり、ＮＭＯＳトランジスタＮ２１はオフ状態であるため、ＰＭＯＳトランジスタＰ２１による抵抗増加分は無視できる。そのため、本実施の形態に係るレベルシフト回路は容量素子Ｃ２１のインピーダンスを高くすること、すなわち容量値を小さくすることが可能であり、レイアウト面積を小さくすることができる。
【００３７】
一般的に、ＬＳＩにおける容量素子は、ＭＯＳトランジスタのゲート容量、ｎウェルの容量等で構成される。トランジスタ１素子当たりの容量は、数ｆＦ程度である。電源ＶＤＤ２の立ち上がり時間は、μｓオーダー、ｍｓオーダーであることが大半であり、図１に示されるレベルシフト回路の場合、容量素子Ｃ１は数ｐＦの容量を必要とする。したがって、その容量値を実現するために数百個分のトランジスタが必要となる。
【００３８】
本実施の形態のアシスト回路２０１では、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とが追加されることによって容量値（面積）を小さくすることができる。トランジスタ素子が２素子増えるが、数百個分のレイアウト面積に対して十分に小さい。すなわち、本発明によれば、高電圧系の電源ＶＤＤ２に接続されて内部ノードＡＡの電圧を確定する容量素子の容量を小さくすることが可能であるため、電源ＶＤＤ２の立ち上りが遅い場合もレイアウト面積が増大せずに内部ノードの電圧を確定することができ、貫通電流が流れない。
【００３９】
アシスト回路２００は、図６に示されるアシスト回路２０２のように構成されてもよい。アシスト回路２０２は、シリアル接続されるＮＭＯＳトランジスタＮ３１〜Ｎ３３を含む電圧設定回路３０２と、ＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２１とを備える。
【００４０】
ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡと間に接続され、そのゲートは、低電圧系の電源ＶＤＤ１に接続される。ＮＭＯＳトランジスタＮ２１は、内部ノードＢＢと内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。ＰＭＯＳトランジスタＰ２１は、電圧設定回路３０２と内部ノードＡＡとの間に接続され、そのゲートは、電源ＶＤＤ１に接続される。ＰＭＯＳトランジスタＰ２１は、電圧設定回路３０２と内部ノードＡＡとの接続を電源ＶＤＤ１の電圧に基づいて制御するスイッチとして機能する。電圧設定回路３０２は、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３を備える。それぞれがダイオード接続されるＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３は、電源ＶＤＤ２とＰＭＯＳトランジスタＰ２１との間に直列接続される。
【００４１】
図７に示されるように、電源ＶＤＤ２が電源ＶＤＤ１により先に立ち上がると、ＰＭＯＳトランジスタＰ２１がオン状態になり、ＮＭＯＳトランジスタＮ２１がオフ状態になる。シリアル接続されたＮＭＯＳトランジスタＮ３１〜Ｎ３３は、ダイオード接続されているため、電源ＶＤＤ２の電圧からソース・ドレイン間電圧３個分下がった電圧を内部ノードＡＡに印加し、内部ノードＡＡの電圧ＶＡＡは、電源ＶＤＤ２と共に立ち上がる。したがって、内部ノードＡＡの電圧ＶＡＡが確定するため貫通電流を防ぐことができる。
【００４２】
図９に、図８と同様に電源ＶＤＤ２が緩やかに立ち上がる場合の各電圧、電流の変化が示される。電源ＶＤＤ２は時刻ｔ０から時刻ｔ２にかけて立ち上がり、時刻ｔ２以降は所定の電圧になる。電源ＶＤＤ２の立ち上がりを示す直線の傾きの角度が小さくなって周波数は低くなるが、ダイオード接続されるＮＭＯＳトランジスタを有する電圧設定回路３０２は周波数に依存せずに内部ノードＡＡに電圧を供給する。したがって、内部ノードＡＡの電圧ＶＡＡを十分に上げることができ、レベルシフタ１０４の出力ノードＤＤの電圧レベルを確定することができる。また、電圧設定回路３０２は、容量素子を含まないため、インピーダンスの周波数依存性がほとんどなく、内部ノードＡＡの電圧確定は、電源ＶＤＤ２の立ち上がりの傾きに依存しない。ここでは、電圧設定回路３０２は、ＮＭＯＳトランジスタＮ３１〜Ｎ３３を備えるが、直列接続されるトランジスタの数は３に限定されない。また、ＰＭＯＳトランジスタであってもよい。さらに、電圧設定回路３０２は、内部ノードＡＡに電圧を印加するだけであるから抵抗素子であってもよい。
【００４３】
上述のように、電圧設定回路３００を、容量素子を含まずＮＭＯＳトランジスタによって印加電圧を設定する電圧設定回路３０２にすることにより、周波数依存性がなくなり、電源ＶＤＤ２の立ち上がりの傾きに依らず各部の電圧の確定ができる。また、容量素子が使われないため、レイアウト面積を大幅に削減することができる。
【００４４】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４５】
１０ レベルシフト回路
１２、１４、１８ インバータ
１６ レベルシフタ
１０１、１０２、１０５ インバータ
１０４ レベルシフタ
２００、２０１、２０２ アシスト回路
３００、３０１、３０２ 電圧設定回路
Ｃ１、Ｃ２、Ｃ２１ 容量素子
Ｉ５、Ｉ１５ 貫通電流
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ Ｎチャネル型ＭＯＳトランジスタ
Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５ Ｎチャネル型ＭＯＳトランジスタ
Ｎ２１、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４ Ｎチャネル型ＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ Ｐチャネル型ＭＯＳトランジスタ
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ２１ Ｐチャネル型ＭＯＳトランジスタ
ＶＤＤ１ （低電圧系）電源
ＶＤＤ２ （高電圧系）電源
ＶＳＳ、ＧＮＤ 共通電源電圧
【特許請求の範囲】
【請求項１】
第１電源電圧が供給され、入力信号を論理反転して出力する第１インバータと、
前記第１電源電圧が供給され、前記第１インバータの出力信号を論理反転して出力する第２インバータと、
前記第１電源電圧より高い電圧第２の電源電圧が供給され、前記第１インバータの出力と前記第２インバータの出力とに基づいてレベル変換した信号を出力するレベルシフタと、
前記第２電源電圧が供給され、前記レベルシフタの出力をバッファリングして出力する出力バッファ回路と、
前記第１インバータの出力ノードと、前記レベルシフトタの入力ノードとの間に挿入され、前記第１電源電圧に応答して回路を開閉する第１および第２スイッチと、前記第２電源電圧に基づいて設定電圧を生成する電圧設定回路とを備えるアシスト回路と
を具備し、
前記第１電源電圧が供給される前に前記第２電源電圧が供給されたときに、前記レベルシフタの入力ノードの電圧を前記設定電圧に設定する
レベルシフト回路。
【請求項２】
前記第１スイッチは、前記第１電源電圧が供給される前はオフ状態となって前記第１インバータの出力を遮断し、前記第１電源電圧が供給されるとオン状態となって前記第１インバータの出力を前記レベルシフタに伝達し、
前記第２スイッチは、前記第１電源電圧が供給される前はオン状態となって前記電圧設定回路により生成される前記設定電圧を前記レベルシフタに伝達し、前記第１電源電圧が供給されるとオフ状態になって前記設定電圧を遮断する
請求項１に記載のレベルシフト回路。
【請求項３】
前記電圧設定回路は、前記第２電源電圧と前記第２スイッチとの間に接続される所定の容量を有する容量素子を備える
請求項１または請求項２に記載のレベルシフト回路。
【請求項４】
前記電圧設定回路は、前記第２電源電圧と前記第２スイッチとの間に接続され、ダイオード接続されたトランジスタを備える
請求項１または請求項２に記載のレベルシフト回路。
【請求項５】
前記電圧設定回路は、前記第２電源電圧と前記第２スイッチとの間に接続される抵抗素子を備える
請求項１または請求項２に記載のレベルシフト回路。
【請求項６】
前記第１スイッチはＮチャネルＭＯＳトランジスタを含み、前記第２スイッチはＰチャネルＭＯＳトランジスタを含む
請求項１から請求項５のいずれかに記載のレベルシフト回路。
【請求項７】
第１電源電圧と共通電源電圧との間に直列に接続され、第１インバータを形成する第１ＰチャネルＭＯＳトランジスタおよび第１ＮチャネルＭＯＳトランジスタと、前記第１ＰチャネルＭＯＳトランジスタのゲートと前記第１ＮチャネルＭＯＳトランジスタのゲートとにはレベル変換すべき入力信号が印加され、
前記第１電源電圧と前記共通電源電圧との間に直列に接続され、第２インバータを形成する第２ＰチャネルＭＯＳトランジスタおよび第２ＮチャネルＭＯＳトランジスタと、前記第２ＰチャネルＭＯＳトランジスタのゲートと前記第２ＮチャネルＭＯＳトランジスタのゲートとは前記第１インバータの出力ノードである第１ノードに接続され、
前記第１電源電圧より高い電圧の第２電源電圧と前記共通電源電圧との間に直列に接続される第３ＰチャネルＭＯＳトランジスタおよび第３ＮチャネルＭＯＳトランジスタと、前記第２電源電圧と前記共通電源電圧との間に直列に接続される第４ＰチャネルＭＯＳトランジスタおよび第４ＮチャネルＭＯＳトランジスタとを備えるレベルシフタと、前記第３ＰチャネルＭＯＳトランジスタのゲートは前記第４ＰチャネルＭＯＳトランジスタと前記第４ＮチャネルＭＯＳトランジスタとの接続ノードである第２ノードに接続され、前記第４ＰチャネルＭＯＳトランジスタのゲートは前記第３ＰチャネルＭＯＳトランジスタと前記第３ＮチャネルＭＯＳトランジスタとの接続ノードに接続され、前記第４ＮチャネルＭＯＳトランジスタのゲートは前記第２インバータの出力ノードに接続され、
前記第２電源電圧と前記共通電源電圧との間に直列に接続され、第３インバータを形成する第５Ｐチャネルトランジスタおよび第５ＮチャネルＭＯＳトランジスタと、前記第５Ｐチャネルトランジスタのゲートと前記第５ＮチャネルＭＯＳトランジスタのゲートとは前記第２ノードに接続され、
前記第３ＮチャネルＭＯＳトランジスタのゲートを示す第３ノードと、前記第１ノードとの間に接続される第６ＮチャネルＭＯＳトランジスタと、前記第２電源電圧と前記第３ノードとの間に直列に接続される電圧設定回路および第６ＰチャネルＭＯＳトランジスタとを備え、前記第６ＮチャネルＭＯＳトランジスタのゲートおよび前記第６ＰチャネルＭＯＳトランジスタのゲートに前記第１電源電圧が供給されるアシスト回路と
を具備する
レベルシフト回路。
【請求項８】
前記電圧設定回路は、前記第２電源電圧と前記第６ＰチャネルＭＯＳトランジスタとの間に接続される所定の容量を有する容量素子を備える
請求項７に記載のレベルシフト回路。
【請求項９】
前記電圧設定回路は、前記第２電源電圧と前記第６ＰチャネルＭＯＳトランジスタとの間に接続され、ダイオード接続されたトランジスタを備える
請求項７に記載のレベルシフト回路。
【請求項１０】
前記電圧設定回路は、前記第２電源電圧と前記第６ＰチャネルＭＯＳトランジスタとの間に接続される抵抗素子を備える
請求項７に記載のレベルシフト回路。
【請求項１１】
請求項１から請求項１０のいずれかに記載のレベルシフト回路を搭載する半導体集積回路装置。
【請求項１】
第１電源電圧が供給され、入力信号を論理反転して出力する第１インバータと、
前記第１電源電圧が供給され、前記第１インバータの出力信号を論理反転して出力する第２インバータと、
前記第１電源電圧より高い電圧第２の電源電圧が供給され、前記第１インバータの出力と前記第２インバータの出力とに基づいてレベル変換した信号を出力するレベルシフタと、
前記第２電源電圧が供給され、前記レベルシフタの出力をバッファリングして出力する出力バッファ回路と、
前記第１インバータの出力ノードと、前記レベルシフトタの入力ノードとの間に挿入され、前記第１電源電圧に応答して回路を開閉する第１および第２スイッチと、前記第２電源電圧に基づいて設定電圧を生成する電圧設定回路とを備えるアシスト回路と
を具備し、
前記第１電源電圧が供給される前に前記第２電源電圧が供給されたときに、前記レベルシフタの入力ノードの電圧を前記設定電圧に設定する
レベルシフト回路。
【請求項２】
前記第１スイッチは、前記第１電源電圧が供給される前はオフ状態となって前記第１インバータの出力を遮断し、前記第１電源電圧が供給されるとオン状態となって前記第１インバータの出力を前記レベルシフタに伝達し、
前記第２スイッチは、前記第１電源電圧が供給される前はオン状態となって前記電圧設定回路により生成される前記設定電圧を前記レベルシフタに伝達し、前記第１電源電圧が供給されるとオフ状態になって前記設定電圧を遮断する
請求項１に記載のレベルシフト回路。
【請求項３】
前記電圧設定回路は、前記第２電源電圧と前記第２スイッチとの間に接続される所定の容量を有する容量素子を備える
請求項１または請求項２に記載のレベルシフト回路。
【請求項４】
前記電圧設定回路は、前記第２電源電圧と前記第２スイッチとの間に接続され、ダイオード接続されたトランジスタを備える
請求項１または請求項２に記載のレベルシフト回路。
【請求項５】
前記電圧設定回路は、前記第２電源電圧と前記第２スイッチとの間に接続される抵抗素子を備える
請求項１または請求項２に記載のレベルシフト回路。
【請求項６】
前記第１スイッチはＮチャネルＭＯＳトランジスタを含み、前記第２スイッチはＰチャネルＭＯＳトランジスタを含む
請求項１から請求項５のいずれかに記載のレベルシフト回路。
【請求項７】
第１電源電圧と共通電源電圧との間に直列に接続され、第１インバータを形成する第１ＰチャネルＭＯＳトランジスタおよび第１ＮチャネルＭＯＳトランジスタと、前記第１ＰチャネルＭＯＳトランジスタのゲートと前記第１ＮチャネルＭＯＳトランジスタのゲートとにはレベル変換すべき入力信号が印加され、
前記第１電源電圧と前記共通電源電圧との間に直列に接続され、第２インバータを形成する第２ＰチャネルＭＯＳトランジスタおよび第２ＮチャネルＭＯＳトランジスタと、前記第２ＰチャネルＭＯＳトランジスタのゲートと前記第２ＮチャネルＭＯＳトランジスタのゲートとは前記第１インバータの出力ノードである第１ノードに接続され、
前記第１電源電圧より高い電圧の第２電源電圧と前記共通電源電圧との間に直列に接続される第３ＰチャネルＭＯＳトランジスタおよび第３ＮチャネルＭＯＳトランジスタと、前記第２電源電圧と前記共通電源電圧との間に直列に接続される第４ＰチャネルＭＯＳトランジスタおよび第４ＮチャネルＭＯＳトランジスタとを備えるレベルシフタと、前記第３ＰチャネルＭＯＳトランジスタのゲートは前記第４ＰチャネルＭＯＳトランジスタと前記第４ＮチャネルＭＯＳトランジスタとの接続ノードである第２ノードに接続され、前記第４ＰチャネルＭＯＳトランジスタのゲートは前記第３ＰチャネルＭＯＳトランジスタと前記第３ＮチャネルＭＯＳトランジスタとの接続ノードに接続され、前記第４ＮチャネルＭＯＳトランジスタのゲートは前記第２インバータの出力ノードに接続され、
前記第２電源電圧と前記共通電源電圧との間に直列に接続され、第３インバータを形成する第５Ｐチャネルトランジスタおよび第５ＮチャネルＭＯＳトランジスタと、前記第５Ｐチャネルトランジスタのゲートと前記第５ＮチャネルＭＯＳトランジスタのゲートとは前記第２ノードに接続され、
前記第３ＮチャネルＭＯＳトランジスタのゲートを示す第３ノードと、前記第１ノードとの間に接続される第６ＮチャネルＭＯＳトランジスタと、前記第２電源電圧と前記第３ノードとの間に直列に接続される電圧設定回路および第６ＰチャネルＭＯＳトランジスタとを備え、前記第６ＮチャネルＭＯＳトランジスタのゲートおよび前記第６ＰチャネルＭＯＳトランジスタのゲートに前記第１電源電圧が供給されるアシスト回路と
を具備する
レベルシフト回路。
【請求項８】
前記電圧設定回路は、前記第２電源電圧と前記第６ＰチャネルＭＯＳトランジスタとの間に接続される所定の容量を有する容量素子を備える
請求項７に記載のレベルシフト回路。
【請求項９】
前記電圧設定回路は、前記第２電源電圧と前記第６ＰチャネルＭＯＳトランジスタとの間に接続され、ダイオード接続されたトランジスタを備える
請求項７に記載のレベルシフト回路。
【請求項１０】
前記電圧設定回路は、前記第２電源電圧と前記第６ＰチャネルＭＯＳトランジスタとの間に接続される抵抗素子を備える
請求項７に記載のレベルシフト回路。
【請求項１１】
請求項１から請求項１０のいずれかに記載のレベルシフト回路を搭載する半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１４７３１７（Ｐ２０１２−１４７３１７Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−４９８２（Ｐ２０１１−４９８２）
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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