レーダ信号処理装置及びレーダ装置
【課題】Ｉ／Ｑ検波回路で行われていたＩ／Ｑ検波を、ハード規模の増加なく、処理の遅延を抑え、ソフトウェア処理により実行することが可能なレーダ信号処理装置及びそのレーダ信号処理装置を用いたレーダ装置を提供する。
【解決手段】アナログ−デジタル変換部から出力されるデジタル信号に対して、ＤＳＰ２０においてＦＦＴ処理２１を行うことで、入力信号を所定の大きさのデータにブロック化する。そして、このブロック化された信号に対して零埋め処理２２及び周波数シフト処理２３を施した後、逆ＦＦＴ処理２４を行うことでＩ／Ｑ信号を生成するようにしている。生成されたＩ／Ｑ信号は、所定のクロック周波数に近づくべく、間引き処理２５される。これにより、入力されるデジタル信号をブロック単位で処理することが可能になるため、Ｉ／Ｑ検波をソフトウェア処理で行う際に、演算量の増加を抑えることが可能となる。
【解決手段】アナログ−デジタル変換部から出力されるデジタル信号に対して、ＤＳＰ２０においてＦＦＴ処理２１を行うことで、入力信号を所定の大きさのデータにブロック化する。そして、このブロック化された信号に対して零埋め処理２２及び周波数シフト処理２３を施した後、逆ＦＦＴ処理２４を行うことでＩ／Ｑ信号を生成するようにしている。生成されたＩ／Ｑ信号は、所定のクロック周波数に近づくべく、間引き処理２５される。これにより、入力されるデジタル信号をブロック単位で処理することが可能になるため、Ｉ／Ｑ検波をソフトウェア処理で行う際に、演算量の増加を抑えることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、目標物からの反射信号を受信して処理するレーダ装置及びこのレーダ装置に用いられるレーダ信号処理装置に関する。
【背景技術】
【０００２】
一般的に、レーダ装置の受信装置は、レーダ信号を受信し、受信したレーダ信号に対して周波数変換、アナログ−デジタル（Ａ／Ｄ）変換及びＩ／Ｑ検波を行った後、このＩ／Ｑ信号を後段のＤＳＰ（Digital Signal Processor）へ出力する。受信装置において、Ｉ／Ｑ検波は、デジタルＩ／Ｑ検波回路により行われ、デジタルＩ／Ｑ検波回路は、例えばＦＰＧＡ（Field Programmable Gate Array）上に設けられたＮＣＯ（Numerically controlled oscillator）を用いた乗算回路及びデジタルフィルタを備える（例えば、非特許文献１参照）。
【０００３】
ところで、レーダ装置の規模縮小及び作成コスト削減のため、デジタルＩ／Ｑ検波回路で行われていたＩ／Ｑ検波を、ＤＳＰによるソフトウェア処理で実施する方法が求められている。ここで、デジタルＩ／Ｑ検波回路におけるデジタルフィルタの機能をＤＳＰにおけるソフトウェア処理で行う場合、ＤＳＰは、取得されるデータ毎にデジタルフィルタ演算を逐次実行する必要がある。そのため、より遠方の目標物を検出しようとすると、取得データ量が増加し、これに伴い演算量が増加することになる。これにより、取得データの演算処理をリアルタイムに実行できないという問題が生じる。また、演算速度を向上させようとすると、ＤＳＰの使用個数を増やさなければならず、ハード規模を増加させなければならないという問題が生じる。
【非特許文献１】"Digital Techniques for Wideband Receivers", James Tsui, Artech House, P. 229-261。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上のように、従来のＩ／Ｑ検波回路によるＩ／Ｑ検波をＤＳＰのソフトウェア処理により実施しようとする場合、演算量が多くなり処理の遅延を生じてしまう。また、処理速度を向上させようとすると、ＤＳＰの個数を増やさなければならず、かえってハード規模を増加させるという問題がある。
【０００５】
本発明は上記事情によりなされたもので、その目的は、Ｉ／Ｑ検波回路で行われていたＩ／Ｑ検波を、ハード規模の増加なく、処理の遅延を抑え、ソフトウェア処理により実行することが可能なレーダ信号処理装置及びそのレーダ信号処理装置を用いたレーダ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係るレーダ信号処理装置は、デジタル変換されたレーダ信号を受け取り、当該レーダ信号に対して、予め設定されたレンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して逆ＦＦＴ処理を行い、Ｉ／Ｑ信号を生成する逆ＦＦＴ処理手段と、前記Ｉ／Ｑ信号のクロック周波数を前記レンジクロック周波数に近づけるべく前記Ｉ／Ｑ信号のデータを間引く間引き手段とを具備することを特徴とする。
【０００７】
また、本発明に係るレーダ装置は、目標物で反射されるレーダ信号を受信する受信部と、前記受信された信号を中間周波数帯の信号に変換する周波数変換部と、前記中間周波数帯に変換された信号を予め設定されたレンジクロック周波数に基づくクロック周波数でデジタル信号に変換するアナログ−デジタル変換部と、前記デジタル信号に基づいてＩ／Ｑ信号を生成する信号処理部とを具備し、前記信号処理部は、入力された前記デジタル信号に対して、前記レンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して、逆ＦＦＴ処理を行う逆ＦＦＴ処理手段と、前記逆ＦＦＴ処理後の信号のクロック周波数を前記レンジクロック周波数に近づけるべくデータの間引き、前記Ｉ／Ｑ信号を生成する間引き手段とを備えることを特徴とする。
【０００８】
上記構成によるレーダ信号処理装置及びレーダ装置では、アナログ−デジタル変換部から出力されるデジタル信号に対してＦＦＴ処理を行うことで、入力信号を所定の大きさのデータにブロック化する。そして、このブロック化された信号に対して零埋め処理及び周波数シフト処理を施した後、逆ＦＦＴ処理を行うことでＩ／Ｑ信号を生成するようにしている。これにより、入力されるデジタル信号をブロック単位で処理することが可能になるため、Ｉ／Ｑ検波をソフトウェア処理で行う際に、演算量の増加を抑えることが可能となる。
【発明の効果】
【０００９】
本発明によれば、ＤＳＰにおけるソフトウェア処理で、ハード規模の増加なく、処理速度を維持してＩ／Ｑ検波することが可能なレーダ信号処理装置及びレーダ装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るレーダ装置の構成を示すブロック図である。図１において、受信装置１０は、目標物で反射された信号を捕捉し、受信処理をした後、ＤＳＰ（Digital Signal Processor）２０へ供給する。ＤＳＰ２０は、供給された信号をＩ／Ｑ信号に変換し、クラッタの除去等の信号処理をレンジクロック周波数に基づいて行い、自動追跡や目標識別を行うデータ処理装置（図示せず）及び表示部（図示せず）へ必要信号を供給する。
【００１２】
受信装置１０は、受信モジュール１１、周波数変換部１２及びアナログ−デジタル（Ａ／Ｄ）変換部１３を備える。目標物からの反射信号は、受信モジュール１１で受信され、周波数変換部１２で中間周波数帯に周波数変換される。周波数変換された信号は、アナログ−デジタル変換部１３でデジタル信号に変換される。このとき、アナログ−デジタル変換部１３は、周波数変換部１２から供給されるデータをレンジクロック周波数の少なくとも４倍のクロック周波数でデジタル信号に変換する。
【００１３】
図２は、本発明の第１の実施形態に関わるＤＳＰ２０の機能構成を示すブロック図である。図２において、ＤＳＰ２０は、ＦＦＴ（Fast Fourier Transform）処理２１、零埋め処理２２、周波数シフト処理２３、逆ＦＦＴ処理２４及び間引き処理２５を行う。なお、ＤＳＰ２０は、これらの処理をソフトウェアによる演算で実現可能である。
【００１４】
ＤＳＰ２０は、アナログ−デジタル変換部１３からのデジタル信号に対してＦＦＴ処理２１を行う。ここでのＦＦＴ処理は、レンジ数に応じて決定されるＦＦＴポイント数及びアナログ−デジタル変換部１３のクロック周波数と同一のサンプリング周波数で行われる。これによりＤＳＰ２０は、ＦＦＴ処理を用いて入力信号のブロック化処理を行う。
【００１５】
ＤＳＰ２０は、零埋め処理２２により、ブロック化された信号におけるデジタルデータの通過周波数帯域以外の振幅を零にする。続いて、ＤＳＰ２０は、零埋め処理２２した信号の中心周波数が０Ｈｚになるように、周波数シフト処理２３を行う。
【００１６】
次にＤＳＰ２０は、周波数シフト処理２３後のブロック化された信号に対して逆ＦＦＴ処理２４を行う。これにより、信号は時系列に変換され、Ｉ／Ｑ信号が生成される。そして、ＤＳＰ２０は、Ｉ／Ｑ信号のクロック周波数をレンジクロック周波数に近づけるべく、算出されたＩ／Ｑ信号に対して間引き処理２５を行う。
【００１７】
次に、上記構成におけるレーダ装置の動作を説明する。図３〜図７は、ＤＳＰ２０における各処理により得られる信号を示す図である。なお、ここでは各パラメータを以下のように設定する。
【００１８】
ＦＦＴポイント数：１０２４
中間周波数：５．１ＭＨｚ（５ＭＨｚ±２．５ＭＨｚが受信帯域）
アナログ−デジタル変換部１３のクロック周波数：２０ＭＨｚ
レンジクロック周波数：５ＭＨｚ
アナログ−デジタル変換部１３は、レンジクロック周波数５ＭＨｚの４倍のクロック周波数で、入力信号をデジタル信号に変換する。ＤＳＰ２０は、ＦＦＴポイント数１０２４及びサンプリング周波数２０ＭＨｚでアナログ−デジタル変換部１３からの信号に対してＦＦＴ処理２１を行う。図３は、ＦＦＴ処理２１後の信号の振幅を示す。図３において、左図が実部の振幅、右図が虚部の振幅である。
【００１９】
ここで受信帯域は５ＭＨｚ±２．５ＭＨｚであるため、これに相当するバンク数は、２５６±１２８である。ＤＳＰ２０は、零埋め処理２２を行い、必要な信号である２５６±１２８以外の振幅を零にする。図４は、零埋め処理２２後の信号の振幅を示す。続いて、ＤＳＰ２０は、データを中心周波数５ＭＨｚ（バンク数２５６）分だけシフトするように周波数シフト処理２３を行う。図５は、周波数シフト処理２３後の信号の振幅を示す。
【００２０】
ＤＳＰ２０は、周波数シフト処理２３後の信号に逆ＦＦＴ処理２４を施し、Ｉ／Ｑ信号を生成する。図６は、生成されたＩ／Ｑ信号を示す。そして、ＤＳＰ２０は、４オーバサンプリングされた１０２４個のデータをレンジクリック周波数と一致させるため、図７に示すように、時系列に１／４間引いて２５６個のデータのＩ／Ｑ信号に変換する。
【００２１】
以上のように、上記第１の実施形態では、アナログ−デジタル変換部１３から出力されるデジタル信号に対してＤＳＰ２０でＦＦＴ処理２１を行うことで、入力信号を所定の大きさにブロック化する。そして、このブロック化された信号に対して零埋め処理２２及び周波数シフト処理２３を施した後、Ｉ／Ｑ信号を生成するようにしている。これにより、入力されるデジタル信号をブロック単位で処理することが可能になるため、デジタルフィルタ演算を取得データ毎に逐次実行する必要がなくなる。したがって、ＤＳＰ２０におけるデジタルフィルタ演算の演算量を少なく抑えることが可能となる。
【００２２】
また、従来のＩ／Ｑ検波回路は、イメージ抑圧をデジタルフィルタで実施している。そのため、抑圧値を上げようとすればフィルタ段数を大きくする必要が生じる。従来回路は、装置の規模等を考慮して、理想入力データに対して６０ｄＢ〜８０ｄＢ抑圧で実現している。これに対し本発明では、ＦＦＴ処理２１、零埋め処理２２及び逆ＦＦＴ処理２４によりイメージ除去を行っている。これにより、従来よりも有効にイメージ除去を行うことが可能となる。図８は、本発明の第１の実施形態に関わるＤＳＰ２０の周波数応答のシミュレーション結果を示す図である。なお、このとき、周波数軸で１〜１２８バンクを１、１２９バンク〜８９５バンクを０、８９６バンク〜１０２４バンクを１としている。この図により、理想入力データに対する抑圧値は３００ｄＢとなることがわかる。つまり、本発明によるＩ／Ｑ検波は、従来のＩ／Ｑ検波回路よりも、Ｉ／Ｑ直交誤差が小さくなることがわかる。
【００２３】
したがって、第１の実施形態の構成によれば、ハード規模の増加及び処理遅延なく、Ｉ／Ｑ検波回路によるＩ／Ｑ検波をＤＳＰ２０のソフトウェア処理により行うことができる。このため、受信装置から従来必要であったＩ／Ｑ検波回路を省くことができるようになり、レーダ装置の小型化及び低コスト化を図ることができる。さらに、ＤＳＰ２０のソフトウェア処理によりＩ／Ｑ直交誤差を従来よりも小さく抑えることができるようになる。
【００２４】
（第２の実施形態）
第２の実施形態において、レーダ装置は、チャープ方式のレーダ装置である。受信装置１０は、目標物で反射されたチャープ信号を受信し、受信処理を施してデジタル信号に変換した後、ＤＳＰ３０へ供給する。
【００２５】
図９は、本発明の第２の実施形態に関わるＤＳＰ３０の機能構成を示すブロック図である。図９において、ＤＳＰ３０は、ＦＦＴ処理３１、パルス圧縮処理３６、零埋め処理３２、周波数シフト処理３３、逆ＦＦＴ処理３４及び間引き処理３５を行う。
【００２６】
ＤＳＰ３０は、ＦＦＴ処理３１されてブロック化された信号に対して、ＦＦＴ処理を施したパルス圧縮係数を乗算することで、パルス圧縮処理３６を行う。パルス圧縮処理３６されたデータは、零埋め処理３２及び周波数シフト処理３３が施される。そして、これらの処理が施された信号に対して、逆ＦＦＴ処理３４を行うことでＩ／Ｑ信号を生成し、間引き処理３５によりこのＩ／Ｑ信号からデータを間引く。
【００２７】
以上のように、上記第２の実施形態では、アナログ−デジタル変換部１３から出力されるデジタル信号に対してＤＳＰ３０でＦＦＴ処理３１を行うことで、入力信号を所定の大きさにブロック化する。そして、このブロック化された信号に対してパルス圧縮処理３６、零埋め処理３２及び周波数シフト処理３３を施した後、逆ＦＦＴ処理３４によりＩ／Ｑ信号を生成するようにしている。従来のパルス圧縮処理では、Ｉ／Ｑ信号をＦＦＴ処理したデータ列に対し、ＦＦＴ処理したパルス圧縮係数を乗算し、逆ＦＦＴ処理を行うことで、相関のある信号のみエネルギーを積算するようにしていた。本発明では、Ｉ／Ｑ検波のためにＦＦＴ処理及び逆ＦＦＴ処理を行っているため、パルス圧縮処理する際に独自に必要であったＦＦＴ処理及び逆ＦＦＴ処理を省略することが可能となる。したがって、本発明にかかわるレーダ装置は、パルス圧縮処理を効率的に行うことができる。
【００２８】
（その他の実施形態）
なお、本発明は上記各実施形態に限定されるものではない。例えば上記各実施形態では、ＦＦＴ処理した後の信号に対して零埋め処理を行う例について説明したが、ＦＦＴ処理した信号に対して周波数シフト処理をした後に、零埋め処理する場合であっても同様に実施可能である。
【００２９】
さらに、本発明は、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態に係るレーダ装置の構成を示すブロック図である。
【図２】図１のＤＳＰの機能構成を示すブロック図である。
【図３】ＦＦＴ処理を施された信号の振幅を示す図である。
【図４】零埋め処理を施された信号の振幅を示す図である。
【図５】周波数シフト処理を施された信号の振幅を示す図である。
【図６】生成されたＩ／Ｑ信号を示す図である。
【図７】間引き処理を施されたＩ／Ｑ信号を示す図である。
【図８】図１のＤＳＰの周波数応答のシミュレーション結果を示す図である。
【図９】本発明の第２の実施形態に関わるＤＳＰの機能構成を示すブロック図である。
【符号の説明】
【００３１】
１０，１０−１，１０−２…受信装置
１１…受信モジュール
１２…周波数変換部
１３…Ａ／Ｄ
２０，３０…ＤＳＰ
２１，３１…ＦＦＴ処理
２２，３２…零埋め処理
２３，３３…周波数シフト処理
２４，３４…逆ＦＦＴ処理
２５，３５…間引き処理
３６…パルス圧縮処理
【技術分野】
【０００１】
本発明は、目標物からの反射信号を受信して処理するレーダ装置及びこのレーダ装置に用いられるレーダ信号処理装置に関する。
【背景技術】
【０００２】
一般的に、レーダ装置の受信装置は、レーダ信号を受信し、受信したレーダ信号に対して周波数変換、アナログ−デジタル（Ａ／Ｄ）変換及びＩ／Ｑ検波を行った後、このＩ／Ｑ信号を後段のＤＳＰ（Digital Signal Processor）へ出力する。受信装置において、Ｉ／Ｑ検波は、デジタルＩ／Ｑ検波回路により行われ、デジタルＩ／Ｑ検波回路は、例えばＦＰＧＡ（Field Programmable Gate Array）上に設けられたＮＣＯ（Numerically controlled oscillator）を用いた乗算回路及びデジタルフィルタを備える（例えば、非特許文献１参照）。
【０００３】
ところで、レーダ装置の規模縮小及び作成コスト削減のため、デジタルＩ／Ｑ検波回路で行われていたＩ／Ｑ検波を、ＤＳＰによるソフトウェア処理で実施する方法が求められている。ここで、デジタルＩ／Ｑ検波回路におけるデジタルフィルタの機能をＤＳＰにおけるソフトウェア処理で行う場合、ＤＳＰは、取得されるデータ毎にデジタルフィルタ演算を逐次実行する必要がある。そのため、より遠方の目標物を検出しようとすると、取得データ量が増加し、これに伴い演算量が増加することになる。これにより、取得データの演算処理をリアルタイムに実行できないという問題が生じる。また、演算速度を向上させようとすると、ＤＳＰの使用個数を増やさなければならず、ハード規模を増加させなければならないという問題が生じる。
【非特許文献１】"Digital Techniques for Wideband Receivers", James Tsui, Artech House, P. 229-261。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上のように、従来のＩ／Ｑ検波回路によるＩ／Ｑ検波をＤＳＰのソフトウェア処理により実施しようとする場合、演算量が多くなり処理の遅延を生じてしまう。また、処理速度を向上させようとすると、ＤＳＰの個数を増やさなければならず、かえってハード規模を増加させるという問題がある。
【０００５】
本発明は上記事情によりなされたもので、その目的は、Ｉ／Ｑ検波回路で行われていたＩ／Ｑ検波を、ハード規模の増加なく、処理の遅延を抑え、ソフトウェア処理により実行することが可能なレーダ信号処理装置及びそのレーダ信号処理装置を用いたレーダ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係るレーダ信号処理装置は、デジタル変換されたレーダ信号を受け取り、当該レーダ信号に対して、予め設定されたレンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して逆ＦＦＴ処理を行い、Ｉ／Ｑ信号を生成する逆ＦＦＴ処理手段と、前記Ｉ／Ｑ信号のクロック周波数を前記レンジクロック周波数に近づけるべく前記Ｉ／Ｑ信号のデータを間引く間引き手段とを具備することを特徴とする。
【０００７】
また、本発明に係るレーダ装置は、目標物で反射されるレーダ信号を受信する受信部と、前記受信された信号を中間周波数帯の信号に変換する周波数変換部と、前記中間周波数帯に変換された信号を予め設定されたレンジクロック周波数に基づくクロック周波数でデジタル信号に変換するアナログ−デジタル変換部と、前記デジタル信号に基づいてＩ／Ｑ信号を生成する信号処理部とを具備し、前記信号処理部は、入力された前記デジタル信号に対して、前記レンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して、逆ＦＦＴ処理を行う逆ＦＦＴ処理手段と、前記逆ＦＦＴ処理後の信号のクロック周波数を前記レンジクロック周波数に近づけるべくデータの間引き、前記Ｉ／Ｑ信号を生成する間引き手段とを備えることを特徴とする。
【０００８】
上記構成によるレーダ信号処理装置及びレーダ装置では、アナログ−デジタル変換部から出力されるデジタル信号に対してＦＦＴ処理を行うことで、入力信号を所定の大きさのデータにブロック化する。そして、このブロック化された信号に対して零埋め処理及び周波数シフト処理を施した後、逆ＦＦＴ処理を行うことでＩ／Ｑ信号を生成するようにしている。これにより、入力されるデジタル信号をブロック単位で処理することが可能になるため、Ｉ／Ｑ検波をソフトウェア処理で行う際に、演算量の増加を抑えることが可能となる。
【発明の効果】
【０００９】
本発明によれば、ＤＳＰにおけるソフトウェア処理で、ハード規模の増加なく、処理速度を維持してＩ／Ｑ検波することが可能なレーダ信号処理装置及びレーダ装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るレーダ装置の構成を示すブロック図である。図１において、受信装置１０は、目標物で反射された信号を捕捉し、受信処理をした後、ＤＳＰ（Digital Signal Processor）２０へ供給する。ＤＳＰ２０は、供給された信号をＩ／Ｑ信号に変換し、クラッタの除去等の信号処理をレンジクロック周波数に基づいて行い、自動追跡や目標識別を行うデータ処理装置（図示せず）及び表示部（図示せず）へ必要信号を供給する。
【００１２】
受信装置１０は、受信モジュール１１、周波数変換部１２及びアナログ−デジタル（Ａ／Ｄ）変換部１３を備える。目標物からの反射信号は、受信モジュール１１で受信され、周波数変換部１２で中間周波数帯に周波数変換される。周波数変換された信号は、アナログ−デジタル変換部１３でデジタル信号に変換される。このとき、アナログ−デジタル変換部１３は、周波数変換部１２から供給されるデータをレンジクロック周波数の少なくとも４倍のクロック周波数でデジタル信号に変換する。
【００１３】
図２は、本発明の第１の実施形態に関わるＤＳＰ２０の機能構成を示すブロック図である。図２において、ＤＳＰ２０は、ＦＦＴ（Fast Fourier Transform）処理２１、零埋め処理２２、周波数シフト処理２３、逆ＦＦＴ処理２４及び間引き処理２５を行う。なお、ＤＳＰ２０は、これらの処理をソフトウェアによる演算で実現可能である。
【００１４】
ＤＳＰ２０は、アナログ−デジタル変換部１３からのデジタル信号に対してＦＦＴ処理２１を行う。ここでのＦＦＴ処理は、レンジ数に応じて決定されるＦＦＴポイント数及びアナログ−デジタル変換部１３のクロック周波数と同一のサンプリング周波数で行われる。これによりＤＳＰ２０は、ＦＦＴ処理を用いて入力信号のブロック化処理を行う。
【００１５】
ＤＳＰ２０は、零埋め処理２２により、ブロック化された信号におけるデジタルデータの通過周波数帯域以外の振幅を零にする。続いて、ＤＳＰ２０は、零埋め処理２２した信号の中心周波数が０Ｈｚになるように、周波数シフト処理２３を行う。
【００１６】
次にＤＳＰ２０は、周波数シフト処理２３後のブロック化された信号に対して逆ＦＦＴ処理２４を行う。これにより、信号は時系列に変換され、Ｉ／Ｑ信号が生成される。そして、ＤＳＰ２０は、Ｉ／Ｑ信号のクロック周波数をレンジクロック周波数に近づけるべく、算出されたＩ／Ｑ信号に対して間引き処理２５を行う。
【００１７】
次に、上記構成におけるレーダ装置の動作を説明する。図３〜図７は、ＤＳＰ２０における各処理により得られる信号を示す図である。なお、ここでは各パラメータを以下のように設定する。
【００１８】
ＦＦＴポイント数：１０２４
中間周波数：５．１ＭＨｚ（５ＭＨｚ±２．５ＭＨｚが受信帯域）
アナログ−デジタル変換部１３のクロック周波数：２０ＭＨｚ
レンジクロック周波数：５ＭＨｚ
アナログ−デジタル変換部１３は、レンジクロック周波数５ＭＨｚの４倍のクロック周波数で、入力信号をデジタル信号に変換する。ＤＳＰ２０は、ＦＦＴポイント数１０２４及びサンプリング周波数２０ＭＨｚでアナログ−デジタル変換部１３からの信号に対してＦＦＴ処理２１を行う。図３は、ＦＦＴ処理２１後の信号の振幅を示す。図３において、左図が実部の振幅、右図が虚部の振幅である。
【００１９】
ここで受信帯域は５ＭＨｚ±２．５ＭＨｚであるため、これに相当するバンク数は、２５６±１２８である。ＤＳＰ２０は、零埋め処理２２を行い、必要な信号である２５６±１２８以外の振幅を零にする。図４は、零埋め処理２２後の信号の振幅を示す。続いて、ＤＳＰ２０は、データを中心周波数５ＭＨｚ（バンク数２５６）分だけシフトするように周波数シフト処理２３を行う。図５は、周波数シフト処理２３後の信号の振幅を示す。
【００２０】
ＤＳＰ２０は、周波数シフト処理２３後の信号に逆ＦＦＴ処理２４を施し、Ｉ／Ｑ信号を生成する。図６は、生成されたＩ／Ｑ信号を示す。そして、ＤＳＰ２０は、４オーバサンプリングされた１０２４個のデータをレンジクリック周波数と一致させるため、図７に示すように、時系列に１／４間引いて２５６個のデータのＩ／Ｑ信号に変換する。
【００２１】
以上のように、上記第１の実施形態では、アナログ−デジタル変換部１３から出力されるデジタル信号に対してＤＳＰ２０でＦＦＴ処理２１を行うことで、入力信号を所定の大きさにブロック化する。そして、このブロック化された信号に対して零埋め処理２２及び周波数シフト処理２３を施した後、Ｉ／Ｑ信号を生成するようにしている。これにより、入力されるデジタル信号をブロック単位で処理することが可能になるため、デジタルフィルタ演算を取得データ毎に逐次実行する必要がなくなる。したがって、ＤＳＰ２０におけるデジタルフィルタ演算の演算量を少なく抑えることが可能となる。
【００２２】
また、従来のＩ／Ｑ検波回路は、イメージ抑圧をデジタルフィルタで実施している。そのため、抑圧値を上げようとすればフィルタ段数を大きくする必要が生じる。従来回路は、装置の規模等を考慮して、理想入力データに対して６０ｄＢ〜８０ｄＢ抑圧で実現している。これに対し本発明では、ＦＦＴ処理２１、零埋め処理２２及び逆ＦＦＴ処理２４によりイメージ除去を行っている。これにより、従来よりも有効にイメージ除去を行うことが可能となる。図８は、本発明の第１の実施形態に関わるＤＳＰ２０の周波数応答のシミュレーション結果を示す図である。なお、このとき、周波数軸で１〜１２８バンクを１、１２９バンク〜８９５バンクを０、８９６バンク〜１０２４バンクを１としている。この図により、理想入力データに対する抑圧値は３００ｄＢとなることがわかる。つまり、本発明によるＩ／Ｑ検波は、従来のＩ／Ｑ検波回路よりも、Ｉ／Ｑ直交誤差が小さくなることがわかる。
【００２３】
したがって、第１の実施形態の構成によれば、ハード規模の増加及び処理遅延なく、Ｉ／Ｑ検波回路によるＩ／Ｑ検波をＤＳＰ２０のソフトウェア処理により行うことができる。このため、受信装置から従来必要であったＩ／Ｑ検波回路を省くことができるようになり、レーダ装置の小型化及び低コスト化を図ることができる。さらに、ＤＳＰ２０のソフトウェア処理によりＩ／Ｑ直交誤差を従来よりも小さく抑えることができるようになる。
【００２４】
（第２の実施形態）
第２の実施形態において、レーダ装置は、チャープ方式のレーダ装置である。受信装置１０は、目標物で反射されたチャープ信号を受信し、受信処理を施してデジタル信号に変換した後、ＤＳＰ３０へ供給する。
【００２５】
図９は、本発明の第２の実施形態に関わるＤＳＰ３０の機能構成を示すブロック図である。図９において、ＤＳＰ３０は、ＦＦＴ処理３１、パルス圧縮処理３６、零埋め処理３２、周波数シフト処理３３、逆ＦＦＴ処理３４及び間引き処理３５を行う。
【００２６】
ＤＳＰ３０は、ＦＦＴ処理３１されてブロック化された信号に対して、ＦＦＴ処理を施したパルス圧縮係数を乗算することで、パルス圧縮処理３６を行う。パルス圧縮処理３６されたデータは、零埋め処理３２及び周波数シフト処理３３が施される。そして、これらの処理が施された信号に対して、逆ＦＦＴ処理３４を行うことでＩ／Ｑ信号を生成し、間引き処理３５によりこのＩ／Ｑ信号からデータを間引く。
【００２７】
以上のように、上記第２の実施形態では、アナログ−デジタル変換部１３から出力されるデジタル信号に対してＤＳＰ３０でＦＦＴ処理３１を行うことで、入力信号を所定の大きさにブロック化する。そして、このブロック化された信号に対してパルス圧縮処理３６、零埋め処理３２及び周波数シフト処理３３を施した後、逆ＦＦＴ処理３４によりＩ／Ｑ信号を生成するようにしている。従来のパルス圧縮処理では、Ｉ／Ｑ信号をＦＦＴ処理したデータ列に対し、ＦＦＴ処理したパルス圧縮係数を乗算し、逆ＦＦＴ処理を行うことで、相関のある信号のみエネルギーを積算するようにしていた。本発明では、Ｉ／Ｑ検波のためにＦＦＴ処理及び逆ＦＦＴ処理を行っているため、パルス圧縮処理する際に独自に必要であったＦＦＴ処理及び逆ＦＦＴ処理を省略することが可能となる。したがって、本発明にかかわるレーダ装置は、パルス圧縮処理を効率的に行うことができる。
【００２８】
（その他の実施形態）
なお、本発明は上記各実施形態に限定されるものではない。例えば上記各実施形態では、ＦＦＴ処理した後の信号に対して零埋め処理を行う例について説明したが、ＦＦＴ処理した信号に対して周波数シフト処理をした後に、零埋め処理する場合であっても同様に実施可能である。
【００２９】
さらに、本発明は、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態に係るレーダ装置の構成を示すブロック図である。
【図２】図１のＤＳＰの機能構成を示すブロック図である。
【図３】ＦＦＴ処理を施された信号の振幅を示す図である。
【図４】零埋め処理を施された信号の振幅を示す図である。
【図５】周波数シフト処理を施された信号の振幅を示す図である。
【図６】生成されたＩ／Ｑ信号を示す図である。
【図７】間引き処理を施されたＩ／Ｑ信号を示す図である。
【図８】図１のＤＳＰの周波数応答のシミュレーション結果を示す図である。
【図９】本発明の第２の実施形態に関わるＤＳＰの機能構成を示すブロック図である。
【符号の説明】
【００３１】
１０，１０−１，１０−２…受信装置
１１…受信モジュール
１２…周波数変換部
１３…Ａ／Ｄ
２０，３０…ＤＳＰ
２１，３１…ＦＦＴ処理
２２，３２…零埋め処理
２３，３３…周波数シフト処理
２４，３４…逆ＦＦＴ処理
２５，３５…間引き処理
３６…パルス圧縮処理
【特許請求の範囲】
【請求項１】
デジタル変換されたレーダ信号を受け取り、当該レーダ信号に対して、予め設定されたレンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、
前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、
前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して逆ＦＦＴ処理を行い、Ｉ／Ｑ信号を生成する逆ＦＦＴ処理手段と、
前記Ｉ／Ｑ信号のクロック周波数を前記レンジクロック周波数に近づけるべく前記Ｉ／Ｑ信号のデータを間引く間引き手段と
を具備することを特徴とするレーダ信号処理装置。
【請求項２】
前記ＦＦＴ処理の際のサンプリング周波数は、前記レンジクロック周波数の少なくとも４倍であることを特徴とする請求項１記載のレーダ信号処理装置。
【請求項３】
前記レーダ信号が、チャープ方式が採用された信号である場合、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、ＦＦＴ処理が施されたパルス圧縮係数を乗算し、前記零埋め処理手段へ出力するパルス圧縮処理手段をさらに具備することを特徴とする請求項１記載のレーダ信号処理装置。
【請求項４】
目標物で反射されるレーダ信号を受信する受信部と、
前記受信された信号を中間周波数帯の信号に変換する周波数変換部と、
前記中間周波数帯に変換された信号を予め設定されたレンジクロック周波数に基づくクロック周波数でデジタル信号に変換するアナログ−デジタル変換部と、
前記デジタル信号に基づいてＩ／Ｑ信号を生成する信号処理部と
を具備し、
前記信号処理部は、
入力された前記デジタル信号に対して、前記レンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、
前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、
前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して、逆ＦＦＴ処理を行う逆ＦＦＴ処理手段と、
前記逆ＦＦＴ処理後の信号のクロック周波数を前記レンジクロック周波数に近づけるべくデータの間引き、前記Ｉ／Ｑ信号を生成する間引き手段と
を備えることを特徴とするレーダ装置。
【請求項５】
前記目標物で反射されるレーダ信号が、チャープ方式が採用された信号である場合、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、ＦＦＴ処理が施されたパルス圧縮係数を乗算し、前記処理手段へ出力するパルス圧縮処理手段をさらに具備することを特徴とする請求項４記載のレーダ装置。
【請求項６】
前記ＦＦＴ処理の際のサンプリング周波数は、前記レンジクロック周波数の少なくとも４倍であることを特徴とする請求項４記載のレーダ装置。
【請求項１】
デジタル変換されたレーダ信号を受け取り、当該レーダ信号に対して、予め設定されたレンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、
前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、
前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して逆ＦＦＴ処理を行い、Ｉ／Ｑ信号を生成する逆ＦＦＴ処理手段と、
前記Ｉ／Ｑ信号のクロック周波数を前記レンジクロック周波数に近づけるべく前記Ｉ／Ｑ信号のデータを間引く間引き手段と
を具備することを特徴とするレーダ信号処理装置。
【請求項２】
前記ＦＦＴ処理の際のサンプリング周波数は、前記レンジクロック周波数の少なくとも４倍であることを特徴とする請求項１記載のレーダ信号処理装置。
【請求項３】
前記レーダ信号が、チャープ方式が採用された信号である場合、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、ＦＦＴ処理が施されたパルス圧縮係数を乗算し、前記零埋め処理手段へ出力するパルス圧縮処理手段をさらに具備することを特徴とする請求項１記載のレーダ信号処理装置。
【請求項４】
目標物で反射されるレーダ信号を受信する受信部と、
前記受信された信号を中間周波数帯の信号に変換する周波数変換部と、
前記中間周波数帯に変換された信号を予め設定されたレンジクロック周波数に基づくクロック周波数でデジタル信号に変換するアナログ−デジタル変換部と、
前記デジタル信号に基づいてＩ／Ｑ信号を生成する信号処理部と
を具備し、
前記信号処理部は、
入力された前記デジタル信号に対して、前記レンジクロック周波数に基づいたサンプリング周波数と、前記レーダ信号のレンジ数に応じて指定されるＦＦＴ（Fast Fourier Transform）ポイント数とを用いてＦＦＴ処理を行うＦＦＴ処理手段と、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、予め設定された通過周波数帯域外のデータの振幅を零にする零埋め処理手段と、
前記通過周波数帯域の中心周波数を零へシフトさせる周波数シフト処理手段と、
前記零埋め処理及び周波数シフト処理が施された前記ＦＦＴポイント数分のデータに対して、逆ＦＦＴ処理を行う逆ＦＦＴ処理手段と、
前記逆ＦＦＴ処理後の信号のクロック周波数を前記レンジクロック周波数に近づけるべくデータの間引き、前記Ｉ／Ｑ信号を生成する間引き手段と
を備えることを特徴とするレーダ装置。
【請求項５】
前記目標物で反射されるレーダ信号が、チャープ方式が採用された信号である場合、
前記ＦＦＴ処理により得られた前記ＦＦＴポイント数分のデータに対して、ＦＦＴ処理が施されたパルス圧縮係数を乗算し、前記処理手段へ出力するパルス圧縮処理手段をさらに具備することを特徴とする請求項４記載のレーダ装置。
【請求項６】
前記ＦＦＴ処理の際のサンプリング周波数は、前記レンジクロック周波数の少なくとも４倍であることを特徴とする請求項４記載のレーダ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１３３７７８（Ｐ２０１０−１３３７７８Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０８６０４（Ｐ２００８−３０８６０４）
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月３日（２００８．１２．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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