下地メモリ素子と接触するダマシン導線
ダマシン法を用いて、相変化メモリ内の底部導線に接続される電極が形成される。層変化メモリは、複数の分離されたメモリセルで構成されても良く、各メモリセルは、相変化メモリ閾値スイッチと、相変化メモリ記憶素子とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般に相変化メモリに関する。
【背景技術】
【０００２】
相変化メモリ装置には、電子メモリとして相変化材料が使用される。この材料は、通常アモルファス状態と通常結晶質状態を電気的に切り替えることができる。あるタイプのメモリ素子のある用途では、通常アモルファスと通常結晶質の局部的規則性が電気的に切り替えられる相変化材料が使用され、あるいは、完全アモルファス状態と完全結晶質状態の間の全範囲にわたって、別の検出可能な局部的規則性の状態が、電気的に切り替えられる。
【０００３】
そのような用途に適した通常の材料は、各種カルコゲナイド成分を含む。相変化材料の状態は、不揮発性である。メモリが、結晶質、準結晶質、アモルファスまたは準アモルファス状態のいずれかの抵抗値を表す状態に設定されている場合、この値は、電力が除去されても再プログラム化されるまで維持される。これは、プログラム値が、メモリの相状態または物理的状態を表すためである（例えば結晶質またはアモルファス）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ある場合には、相変化メモリに用いられる電極間に、各種電気接続が提供されることが好ましい。
【０００５】
従って、相変化メモリの電気接続を提供する別の方法に対して要求がある。
【課題を解決するための手段】
【０００６】
本発明では、相変化メモリの外周に、導線に達するダマシン貫通部を形成するステップを有する方法が提供される。
【０００７】
本発明では、ダマシン法を用いて、相変化メモリ内の底部導線に接続される電極が形成される。層変化メモリは、複数の分離されたメモリセルで構成されても良く、各メモリセルは、相変化メモリ閾値スイッチと、相変化メモリ記憶素子とを有する。
【発明を実施するための最良の形態】
【０００８】
図1において、メモリ配列106は、メモリセル100の行12および列34で構成される。各メモリセル100は、相変化材料閾値スイッチ102と、相変化メモリ素子104とを有する。スイッチ102は、メモリ素子104と列またはビットライン34との接続を制御する。従って本発明のある実施例では、スイッチ102は、素子104の選択装置として働き、素子104は、記憶素子として作動する。
【０００９】
本発明のある実施例では、閾値スイッチ102とメモリ素子104は、同じ集積回路に、順に重ねて形成される。ある実施例では、複数の閾値スイッチ102および複数のメモリ素子104が、順に積層され、メモリセル100に複数の面が形成される。ただし他の実施例では、単一のメモリ素子104の上部に単一の閾値スイッチ102が設置され、行12および列34内に配置されたメモリセルの配列106内にメモリセル100が形成されても良い。
【００１０】
図2では、パターン化された膜16を形成することによって、メモリセル100の配列106の製作が開始される。ある実施例では、膜16は、ポリシリコンで構成される。膜16の下側には、二酸化ケイ素等の絶縁体で構成される層14があっても良い。本発明のある実施例では、層14の下側には、行配線12があり、行配線12の下には、絶縁体10が存在する。そのような実施例では、相互に積層されたメモリ配列106のスタックが提供される。
【００１１】
本発明の別の実施例では、層10は、半導体基板の一部であり、層12は、層10内に形成された埋設ワード線であり（基板とは反対の伝導型を有する）、層14は、基板を覆う絶縁体であっても良い。
【００１２】
図3では、現在の写真転写技術で形成される最小形状寸法よりも小さな、写真転写サブ孔のような、微細寸法孔を形成するため、側壁スペーサ18が、パターン化膜16の各開口17内に定形される。ある実施例では、側壁スペーサ18は、ポリシリコンで形成されても良い。微細孔は、別の技術を用いて形成しても良い。
【００１３】
図4では、側壁スペーサ18を用いたエッチングによって、孔20が形成され、孔20の寸法が制御される。図5に示すように、層14を貫通する孔20が形成された後、層14および側壁スペーサ18は、除去される。
【００１４】
図6に示すように、次に孔20が電極22で充填され、これは、相変化メモリ素子104の底部電極として機能する。ある実施例では、電極22は、TiSiNのような抵抗材料である。
【００１５】
図7に示すように、積層スタックが提供され、最終的にメモリセル100となる部分が定形される。図6に示すあらかじめ定形された構造部の上部が、相変化材料の層24の底部となる。層24の上部には、上部電極26が設置される。下地の相変化メモリ素子140と上部閾値スイッチ102の間に、任意でバリア層28が設置されても良い。
【００１６】
ある実施例では、相変化材料層24は、不揮発性の相変化材料である。この実施例では、メモリ素子104は、相変化メモリと呼ばれる。相変化材料は、例えば熱、光、電位、電流等のようなエネルギーパルスの印加によって、電気的特性（例えば抵抗）が変化する材料であっても良い。相変化材料の一例は、カルコゲナイドまたはオボニック材料である。
【００１７】
オボニック材料は、電位、電流、光、熱等が一度印加されると、電子的または構造的変化が生じ得る材料であり、半導体として機能する材料である。カルコゲナイド材料は、周期律表のVI族の少なくとも一つの元素を含む材料、あるいは1または2以上のカルコゲン元素を含む材料、例えばテルル、硫黄またはセレンのいずれかを含む材料である。オボニックおよびカルコゲナイド材料は、情報の保管に利用される不揮発性メモリ材料によって形成される。
【００１８】
ある実施例では、メモリ材料は、テルル−ゲルマニウム−アンチモン（TexGeySbz）材またはGeSbTe合金の種類から選定された、カルコゲナイド元素化合物である。ただし本発明の範囲は、これに限られるものではない。
【００１９】
ある実施例では、メモリ材料は、不揮発性相変化材料であり、このメモリ材料は、メモリ材料に印加される電気信号によって、少なくとも2つのメモリ状態のうちのいずれかにプログラム化される。電気信号によって、実質的に結晶質の状態と実質的にアモルファスの状態の間でメモリ材料の相状態を変化させても良く、この場合、実質的にアモルファスの状態のメモリ材料の電気抵抗は、実質的に結晶質の状態でのメモリ材料の抵抗よりも大きくなる。このように本実施例では、メモリ材料が、その抵抗値の範囲内で、少なくとも2つの抵抗値の一方に変化するように適合され、単一ビットまたはマルチビットの情報記憶が可能となる。
【００２０】
材料の状態または相を変化させるメモリ材料のプログラム処理は、電極22、26に電圧電位を印加することによって行われ、これによりメモリ材料全体にわたって電圧電位が形成される。電流は、印加電圧電位に応じてメモリ材料の一部を流れても良く、この結果、メモリ材料が加熱される。
【００２１】
この加熱およびその後の冷却は、メモリ材料のメモリ状態または相を変化させる。メモリ材料の相または状態の変化によって、メモリ材料の電気特性が変化する。例えば、メモリ材料の相を変化させることにより、材料の抵抗が変化する。またメモリ材料は、プログラム化の可能な抵抗材料、あるいは単にプログラム化材料とも呼ばれる。
【００２２】
ある実施例では、約3Vの電圧を底部電極22に、また約ゼロVの電圧を上部電極26に印加することにより、メモリ材料の一部に約3Vの電圧電位が印加される。印加電圧電位に応答してメモリ材料に流れる電流によって、メモリ材料が加熱される。この加熱およびその後の冷却によって、メモリ状態または材料の相が変化する。
【００２３】
「リセット」状態では、メモリ材料は、アモルファスまたは準アモルファス状態にあり、「セット」状態では、メモリ材料は、結晶質または準結晶質状態にある。アモルファスまたは準アモルファス状態にあるメモリ材料の抵抗は、結晶質または準結晶質状態にある材料の抵抗よりも大きい。リセットおよびセットと、アモルファスおよび結晶質状態のそれぞれの関係は、予め定められている。別の関係が適用されても良い。
【００２４】
電流によってメモリ材料が比較的高温まで加熱され、メモリ材料がアモルファス化され、「リセット」メモリ材料となっても良い（例えば、論理値が「0」のプログラムメモリ材料）。内部またはメモリ材料が比較的低い結晶化温度に加熱されることよって、メモリ材料が結晶化し、「セット」メモリ材料が得られる（例えば、論理値が「1」のプログラムメモリ材料）。メモリ材料の各種抵抗により、メモリ材料の内部を通る電流量および時間が変化することで、情報が保管される。
【００２５】
メモリ材料に保管された情報は、メモリ材料の抵抗を測定することによって読み出される。例えば対向電極22、26を用いて、メモリ材料に読み出し電流が供給され、メモリ材料に生じる読み出し電圧が、例えば感度増幅器（図示されていない）を用いて、参照電圧と比較される。読み出し電圧は、メモリ記憶素子が示す抵抗に比例する。従って、高い電圧は、メモリ材料が比較的高抵抗であること、例えば「リセット」状態であることを示す。低い電圧は、メモリ材料が比較的低抵抗であること、例えば「セット」状態であることを示す。
【００２６】
閾値スイッチ102は、ある実施例ではカーボンで構成される底部電極30と、オボニック材料32と、上部電極34とを有する。ある実施例では、材料32は、TaAsSiGeである。ある実施例では、上部電極は、チタンまたは窒化チタンである。上部電極34は、ダマシン処理での追加処理マージンが得られるよう、相当の垂直範囲を有し、以降に詳細を示すように、貫通部の到達という問題が回避される。ダマシン処理は、誘電体に金属配線を描写する際に利用される。
【００２７】
図8に示すように、図7の構造は、写真転写技術によって定形され、エッチングによって、陸部36aおよび36bが形成される。これらの各々は、最終的には別々のセル100に対応する。ある実施例では、メモリ配列106の一部のみが示されているが、実際には、多数の陸部36が提供される。
【００２８】
図9に示す代替実施例では、上部電極34は、上部電極34のエッチング部を定めるために使用されるハードマスク40によって被覆される。図10に示すように、ハードマスク40が定形され、上部電極34がエッチングされた後、側壁スペーサ42が提供される。側壁スペーサ42は、少し大きめのエッチングマスクの形成に使用され、図11に示すように、下地層は、電極34の幅よりも広幅でエッチングされる。その結果、各側の位置合わせの際の追加の許容誤差が得られる。追加の位置合わせ許容誤差は、側壁スペーサ42の幅と等しい。層24が底部電極22と重なる全領域は、図11において「O」で示されている。側壁スペーサ42を使用することにより、この寸法は、より大きくなっていることに留意する必要がある。
【００２９】
図8に示す前述の実施例に引き続き、図12を参照すると、絶縁体44が設置される。絶縁体44は、低誘電率の誘電体であり、例えば高密度プラズマ酸化物、またはスピンオンガラス等である。ある実施例での陸部36の上部の絶縁体44の高さは、図12においてAで示されている。絶縁体44の上部には、任意でエッチング停止層46が形成される。ある実施例では、エッチング停止層46は、SiOxNy、SiOxCyまたはSi3N4である。エッチング停止層46は、貫通部48を定形するために使用され、この貫通部48は、絶縁体44および層14を貫通し、その下側の導線12まで延伸している。本発明のある実施例では、貫通部48は、外周38内に形成される。
【００３０】
図13に示すように、図12の構造は、犠牲高吸収材料（SLAM）47で被覆しても良く、この材料により、外周内の貫通部48が充填され、陸部36を含むメモリ配列106が被覆される。フォトレジスト48が設置され、これが所望のパターンにパターン化されても良く、その後、以降に示す構造が形成される。
【００３１】
図14に示すように、フォトレジスト48が使用され、メモリ配列106内に溝53、および外周38内に溝55が定形される。ある実施例では、溝53および55は、同じ深さである。SLAM47の一部は、溝55の下側に存在する。エッチング停止層46の下側の溝53の最小深さは、Bで示されている。本発明のある実施例では、図12に示すように、寸法Bは、寸法Aと同等かこれよりも大きいことが好ましい。
【００３２】
また図15に示すようにある実施例では、溝53は、最大深さCまで延伸される。通常の選択エッチング技術を用いて、エッチング液によって、絶縁体44はエッチングされるが、電極34はエッチングされないようにすることができる。本発明のある実施例では、最大エッチング深さは、深さCを越えない。その結果、各閾値スイッチの上部電極34と上部行配線の間に、別個の貫通部を設ける必要がなくなる。ある実施例では、これにより、列金属と、閾値スイッチ上部電極の間に、専用の貫通部を形成する際に必要となる、写真転写およびエッチングステップに関する処理ステップを簡略化することが可能となる。また貫通部のようなずれに対するマージンが小さくできるため、セル寸法が小型化できる。列配線と閾値スイッチ102の上部電極34の間のある程度のずれは、許容される。
【００３３】
図16に示すように、レジスト48とSLAM47の水平層とが除去され、バリア金属層60が設置され、銅62がメッキされる。ある実施例では、バリア層は、化学蒸着された窒化タンタルである。得られた構造は、化学的機械的研磨され、上部表面が平坦化される。その後ある実施例では、追加メモリ配列106が、図6に示す構造の上部に形成される。
【００３４】
ある実施例では、深さAは、絶縁体44を貫通して、上部電極34に至る深さである。深さBは、上部電極34と接触する溝53の最小深さである。いずれの場合も、溝53の深さは大きく設計されるが、通常、深さBは、深さAよりも大きくなる。ある実施例では、深さCは、その後電極34を貫通するまで深くできるため、溝53がエッチングされる最大深さである。
【００３５】
本発明のある実施例では、閾値スイッチ102は、上部列配線に結合され、メモリ素子104は、底部行配線12に結合される。当業者には、「行」および「列」という表現は、恣意的なものであることは明らかであり、ある実施例では、スイッチ102が行に結合され、メモリ素子104が列に結合される。
【００３６】
同様に、示された実施例では、スイッチ102は、メモリ素子104の上部にあるが、この位置は変更しても良く、メモリ素子104が、スイッチ102の上部にあっても良い。ただし、スイッチ102を素子104の上部に設置する実施例には、いくつかの利点がある。例えば、メモリ素子104が最初に設置される場合、小型の底部電極22を製作することが容易となる。
【００３７】
図17には、本発明の実施例によるシステム500の一部が示されている。システム500は、無線装置に使用されても良く、例えばパーソナルデジタルアシスタント（PDA）、無線機能を持つラップトップまたは携帯用コンピュータ、ウェブタブレット、無線電話機、ポケベル、インスタントメッセージ装置、デジタル音楽プレーヤ、デジタルカメラ、または無線での情報の伝送および／または受信に適合された他の装置がある。システム500は、以下のいかなるシステムに使用されても良い：無線ローカルエリアネットワーク（WLAN）システム、無線パーソナルエリアネットワーク（WPAN）システムまたはセルラーネットワークである。ただし本発明の範囲は、これらに限定されるものではない。
【００３８】
システム500は、制御器510と、入力／出力（I／O）装置520（例えばキーパッドディスプレイ）と、メモリ530と、無線インターフェース540とを有し、これらは、バス550を介して相互に結合される。本発明の範囲は、これらのいずれかのあるいは全ての部品を有する実施例に限定されるものではないことに留意する必要がある。
【００３９】
制御器510は、例えば1または2以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロ制御器等を有する。メモリ530は、システムへまたはシステムから伝送される通信情報を保管するために使用される。メモリ530は、必要に応じて、制御器510によって実行される指令を保管するために使用しても良い。システム500の作動中、メモリ530が使用され、ユーザデータが保管される。メモリ530は、1または2以上の異なる種類のメモリで提供されても良い。例えば、メモリ530は、揮発性メモリ（いかなる種類のランダムアクセスメモリであっても良い）、フラッシュメモリのような不揮発性メモリ、および／または、例えばメモリ素子104とスイッチ102のような相変化メモリを含んでも良い。
【００４０】
I／O装置520は、通信情報を形成するために使用される。システム500は、無線インターフェース540を使用して、通信情報を伝送または受信して、無線ラジオ周波数（RF）信号とともに、無線通信ネットワークを形成する。無線インターフェース540の一例は、アンテナまたは無線トランシーバであって、例えばダイポールアンテナである。ただし本発明の範囲は、これらに限定されるものではない。
【００４１】
本発明を有限数の実施例について説明したが、多くの修正および変更が可能であることは、当業者には明らかである。特許請求の範囲は、本発明の思想および範囲内にある、全てのそのような修正および変更を網羅する。
【図面の簡単な説明】
【００４２】
【図１】本発明のある実施例の概略図である。
【図２】本発明の第１の実施例による初期製造段階での、図１に示す構造の部分拡大断面図である。
【図３】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図４】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図５】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図６】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図７】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図８】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図９】本発明による別の実施例の部分拡大断面図である。
【図１０】本発明のある実施例による図９の実施例の後続の製造段階での部分拡大断面図である。
【図１１】本発明のある実施例による図１０の実施例の後続の製造段階での部分拡大断面図である。
【図１２】本発明のある実施例での図８に示す実施例の後続の製造段階での部分拡大断面図である。
【図１３】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１４】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１５】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１６】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１７】本発明のある実施例のシステム図である。
【技術分野】
【０００１】
本発明は、全般に相変化メモリに関する。
【背景技術】
【０００２】
相変化メモリ装置には、電子メモリとして相変化材料が使用される。この材料は、通常アモルファス状態と通常結晶質状態を電気的に切り替えることができる。あるタイプのメモリ素子のある用途では、通常アモルファスと通常結晶質の局部的規則性が電気的に切り替えられる相変化材料が使用され、あるいは、完全アモルファス状態と完全結晶質状態の間の全範囲にわたって、別の検出可能な局部的規則性の状態が、電気的に切り替えられる。
【０００３】
そのような用途に適した通常の材料は、各種カルコゲナイド成分を含む。相変化材料の状態は、不揮発性である。メモリが、結晶質、準結晶質、アモルファスまたは準アモルファス状態のいずれかの抵抗値を表す状態に設定されている場合、この値は、電力が除去されても再プログラム化されるまで維持される。これは、プログラム値が、メモリの相状態または物理的状態を表すためである（例えば結晶質またはアモルファス）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ある場合には、相変化メモリに用いられる電極間に、各種電気接続が提供されることが好ましい。
【０００５】
従って、相変化メモリの電気接続を提供する別の方法に対して要求がある。
【課題を解決するための手段】
【０００６】
本発明では、相変化メモリの外周に、導線に達するダマシン貫通部を形成するステップを有する方法が提供される。
【０００７】
本発明では、ダマシン法を用いて、相変化メモリ内の底部導線に接続される電極が形成される。層変化メモリは、複数の分離されたメモリセルで構成されても良く、各メモリセルは、相変化メモリ閾値スイッチと、相変化メモリ記憶素子とを有する。
【発明を実施するための最良の形態】
【０００８】
図1において、メモリ配列106は、メモリセル100の行12および列34で構成される。各メモリセル100は、相変化材料閾値スイッチ102と、相変化メモリ素子104とを有する。スイッチ102は、メモリ素子104と列またはビットライン34との接続を制御する。従って本発明のある実施例では、スイッチ102は、素子104の選択装置として働き、素子104は、記憶素子として作動する。
【０００９】
本発明のある実施例では、閾値スイッチ102とメモリ素子104は、同じ集積回路に、順に重ねて形成される。ある実施例では、複数の閾値スイッチ102および複数のメモリ素子104が、順に積層され、メモリセル100に複数の面が形成される。ただし他の実施例では、単一のメモリ素子104の上部に単一の閾値スイッチ102が設置され、行12および列34内に配置されたメモリセルの配列106内にメモリセル100が形成されても良い。
【００１０】
図2では、パターン化された膜16を形成することによって、メモリセル100の配列106の製作が開始される。ある実施例では、膜16は、ポリシリコンで構成される。膜16の下側には、二酸化ケイ素等の絶縁体で構成される層14があっても良い。本発明のある実施例では、層14の下側には、行配線12があり、行配線12の下には、絶縁体10が存在する。そのような実施例では、相互に積層されたメモリ配列106のスタックが提供される。
【００１１】
本発明の別の実施例では、層10は、半導体基板の一部であり、層12は、層10内に形成された埋設ワード線であり（基板とは反対の伝導型を有する）、層14は、基板を覆う絶縁体であっても良い。
【００１２】
図3では、現在の写真転写技術で形成される最小形状寸法よりも小さな、写真転写サブ孔のような、微細寸法孔を形成するため、側壁スペーサ18が、パターン化膜16の各開口17内に定形される。ある実施例では、側壁スペーサ18は、ポリシリコンで形成されても良い。微細孔は、別の技術を用いて形成しても良い。
【００１３】
図4では、側壁スペーサ18を用いたエッチングによって、孔20が形成され、孔20の寸法が制御される。図5に示すように、層14を貫通する孔20が形成された後、層14および側壁スペーサ18は、除去される。
【００１４】
図6に示すように、次に孔20が電極22で充填され、これは、相変化メモリ素子104の底部電極として機能する。ある実施例では、電極22は、TiSiNのような抵抗材料である。
【００１５】
図7に示すように、積層スタックが提供され、最終的にメモリセル100となる部分が定形される。図6に示すあらかじめ定形された構造部の上部が、相変化材料の層24の底部となる。層24の上部には、上部電極26が設置される。下地の相変化メモリ素子140と上部閾値スイッチ102の間に、任意でバリア層28が設置されても良い。
【００１６】
ある実施例では、相変化材料層24は、不揮発性の相変化材料である。この実施例では、メモリ素子104は、相変化メモリと呼ばれる。相変化材料は、例えば熱、光、電位、電流等のようなエネルギーパルスの印加によって、電気的特性（例えば抵抗）が変化する材料であっても良い。相変化材料の一例は、カルコゲナイドまたはオボニック材料である。
【００１７】
オボニック材料は、電位、電流、光、熱等が一度印加されると、電子的または構造的変化が生じ得る材料であり、半導体として機能する材料である。カルコゲナイド材料は、周期律表のVI族の少なくとも一つの元素を含む材料、あるいは1または2以上のカルコゲン元素を含む材料、例えばテルル、硫黄またはセレンのいずれかを含む材料である。オボニックおよびカルコゲナイド材料は、情報の保管に利用される不揮発性メモリ材料によって形成される。
【００１８】
ある実施例では、メモリ材料は、テルル−ゲルマニウム−アンチモン（TexGeySbz）材またはGeSbTe合金の種類から選定された、カルコゲナイド元素化合物である。ただし本発明の範囲は、これに限られるものではない。
【００１９】
ある実施例では、メモリ材料は、不揮発性相変化材料であり、このメモリ材料は、メモリ材料に印加される電気信号によって、少なくとも2つのメモリ状態のうちのいずれかにプログラム化される。電気信号によって、実質的に結晶質の状態と実質的にアモルファスの状態の間でメモリ材料の相状態を変化させても良く、この場合、実質的にアモルファスの状態のメモリ材料の電気抵抗は、実質的に結晶質の状態でのメモリ材料の抵抗よりも大きくなる。このように本実施例では、メモリ材料が、その抵抗値の範囲内で、少なくとも2つの抵抗値の一方に変化するように適合され、単一ビットまたはマルチビットの情報記憶が可能となる。
【００２０】
材料の状態または相を変化させるメモリ材料のプログラム処理は、電極22、26に電圧電位を印加することによって行われ、これによりメモリ材料全体にわたって電圧電位が形成される。電流は、印加電圧電位に応じてメモリ材料の一部を流れても良く、この結果、メモリ材料が加熱される。
【００２１】
この加熱およびその後の冷却は、メモリ材料のメモリ状態または相を変化させる。メモリ材料の相または状態の変化によって、メモリ材料の電気特性が変化する。例えば、メモリ材料の相を変化させることにより、材料の抵抗が変化する。またメモリ材料は、プログラム化の可能な抵抗材料、あるいは単にプログラム化材料とも呼ばれる。
【００２２】
ある実施例では、約3Vの電圧を底部電極22に、また約ゼロVの電圧を上部電極26に印加することにより、メモリ材料の一部に約3Vの電圧電位が印加される。印加電圧電位に応答してメモリ材料に流れる電流によって、メモリ材料が加熱される。この加熱およびその後の冷却によって、メモリ状態または材料の相が変化する。
【００２３】
「リセット」状態では、メモリ材料は、アモルファスまたは準アモルファス状態にあり、「セット」状態では、メモリ材料は、結晶質または準結晶質状態にある。アモルファスまたは準アモルファス状態にあるメモリ材料の抵抗は、結晶質または準結晶質状態にある材料の抵抗よりも大きい。リセットおよびセットと、アモルファスおよび結晶質状態のそれぞれの関係は、予め定められている。別の関係が適用されても良い。
【００２４】
電流によってメモリ材料が比較的高温まで加熱され、メモリ材料がアモルファス化され、「リセット」メモリ材料となっても良い（例えば、論理値が「0」のプログラムメモリ材料）。内部またはメモリ材料が比較的低い結晶化温度に加熱されることよって、メモリ材料が結晶化し、「セット」メモリ材料が得られる（例えば、論理値が「1」のプログラムメモリ材料）。メモリ材料の各種抵抗により、メモリ材料の内部を通る電流量および時間が変化することで、情報が保管される。
【００２５】
メモリ材料に保管された情報は、メモリ材料の抵抗を測定することによって読み出される。例えば対向電極22、26を用いて、メモリ材料に読み出し電流が供給され、メモリ材料に生じる読み出し電圧が、例えば感度増幅器（図示されていない）を用いて、参照電圧と比較される。読み出し電圧は、メモリ記憶素子が示す抵抗に比例する。従って、高い電圧は、メモリ材料が比較的高抵抗であること、例えば「リセット」状態であることを示す。低い電圧は、メモリ材料が比較的低抵抗であること、例えば「セット」状態であることを示す。
【００２６】
閾値スイッチ102は、ある実施例ではカーボンで構成される底部電極30と、オボニック材料32と、上部電極34とを有する。ある実施例では、材料32は、TaAsSiGeである。ある実施例では、上部電極は、チタンまたは窒化チタンである。上部電極34は、ダマシン処理での追加処理マージンが得られるよう、相当の垂直範囲を有し、以降に詳細を示すように、貫通部の到達という問題が回避される。ダマシン処理は、誘電体に金属配線を描写する際に利用される。
【００２７】
図8に示すように、図7の構造は、写真転写技術によって定形され、エッチングによって、陸部36aおよび36bが形成される。これらの各々は、最終的には別々のセル100に対応する。ある実施例では、メモリ配列106の一部のみが示されているが、実際には、多数の陸部36が提供される。
【００２８】
図9に示す代替実施例では、上部電極34は、上部電極34のエッチング部を定めるために使用されるハードマスク40によって被覆される。図10に示すように、ハードマスク40が定形され、上部電極34がエッチングされた後、側壁スペーサ42が提供される。側壁スペーサ42は、少し大きめのエッチングマスクの形成に使用され、図11に示すように、下地層は、電極34の幅よりも広幅でエッチングされる。その結果、各側の位置合わせの際の追加の許容誤差が得られる。追加の位置合わせ許容誤差は、側壁スペーサ42の幅と等しい。層24が底部電極22と重なる全領域は、図11において「O」で示されている。側壁スペーサ42を使用することにより、この寸法は、より大きくなっていることに留意する必要がある。
【００２９】
図8に示す前述の実施例に引き続き、図12を参照すると、絶縁体44が設置される。絶縁体44は、低誘電率の誘電体であり、例えば高密度プラズマ酸化物、またはスピンオンガラス等である。ある実施例での陸部36の上部の絶縁体44の高さは、図12においてAで示されている。絶縁体44の上部には、任意でエッチング停止層46が形成される。ある実施例では、エッチング停止層46は、SiOxNy、SiOxCyまたはSi3N4である。エッチング停止層46は、貫通部48を定形するために使用され、この貫通部48は、絶縁体44および層14を貫通し、その下側の導線12まで延伸している。本発明のある実施例では、貫通部48は、外周38内に形成される。
【００３０】
図13に示すように、図12の構造は、犠牲高吸収材料（SLAM）47で被覆しても良く、この材料により、外周内の貫通部48が充填され、陸部36を含むメモリ配列106が被覆される。フォトレジスト48が設置され、これが所望のパターンにパターン化されても良く、その後、以降に示す構造が形成される。
【００３１】
図14に示すように、フォトレジスト48が使用され、メモリ配列106内に溝53、および外周38内に溝55が定形される。ある実施例では、溝53および55は、同じ深さである。SLAM47の一部は、溝55の下側に存在する。エッチング停止層46の下側の溝53の最小深さは、Bで示されている。本発明のある実施例では、図12に示すように、寸法Bは、寸法Aと同等かこれよりも大きいことが好ましい。
【００３２】
また図15に示すようにある実施例では、溝53は、最大深さCまで延伸される。通常の選択エッチング技術を用いて、エッチング液によって、絶縁体44はエッチングされるが、電極34はエッチングされないようにすることができる。本発明のある実施例では、最大エッチング深さは、深さCを越えない。その結果、各閾値スイッチの上部電極34と上部行配線の間に、別個の貫通部を設ける必要がなくなる。ある実施例では、これにより、列金属と、閾値スイッチ上部電極の間に、専用の貫通部を形成する際に必要となる、写真転写およびエッチングステップに関する処理ステップを簡略化することが可能となる。また貫通部のようなずれに対するマージンが小さくできるため、セル寸法が小型化できる。列配線と閾値スイッチ102の上部電極34の間のある程度のずれは、許容される。
【００３３】
図16に示すように、レジスト48とSLAM47の水平層とが除去され、バリア金属層60が設置され、銅62がメッキされる。ある実施例では、バリア層は、化学蒸着された窒化タンタルである。得られた構造は、化学的機械的研磨され、上部表面が平坦化される。その後ある実施例では、追加メモリ配列106が、図6に示す構造の上部に形成される。
【００３４】
ある実施例では、深さAは、絶縁体44を貫通して、上部電極34に至る深さである。深さBは、上部電極34と接触する溝53の最小深さである。いずれの場合も、溝53の深さは大きく設計されるが、通常、深さBは、深さAよりも大きくなる。ある実施例では、深さCは、その後電極34を貫通するまで深くできるため、溝53がエッチングされる最大深さである。
【００３５】
本発明のある実施例では、閾値スイッチ102は、上部列配線に結合され、メモリ素子104は、底部行配線12に結合される。当業者には、「行」および「列」という表現は、恣意的なものであることは明らかであり、ある実施例では、スイッチ102が行に結合され、メモリ素子104が列に結合される。
【００３６】
同様に、示された実施例では、スイッチ102は、メモリ素子104の上部にあるが、この位置は変更しても良く、メモリ素子104が、スイッチ102の上部にあっても良い。ただし、スイッチ102を素子104の上部に設置する実施例には、いくつかの利点がある。例えば、メモリ素子104が最初に設置される場合、小型の底部電極22を製作することが容易となる。
【００３７】
図17には、本発明の実施例によるシステム500の一部が示されている。システム500は、無線装置に使用されても良く、例えばパーソナルデジタルアシスタント（PDA）、無線機能を持つラップトップまたは携帯用コンピュータ、ウェブタブレット、無線電話機、ポケベル、インスタントメッセージ装置、デジタル音楽プレーヤ、デジタルカメラ、または無線での情報の伝送および／または受信に適合された他の装置がある。システム500は、以下のいかなるシステムに使用されても良い：無線ローカルエリアネットワーク（WLAN）システム、無線パーソナルエリアネットワーク（WPAN）システムまたはセルラーネットワークである。ただし本発明の範囲は、これらに限定されるものではない。
【００３８】
システム500は、制御器510と、入力／出力（I／O）装置520（例えばキーパッドディスプレイ）と、メモリ530と、無線インターフェース540とを有し、これらは、バス550を介して相互に結合される。本発明の範囲は、これらのいずれかのあるいは全ての部品を有する実施例に限定されるものではないことに留意する必要がある。
【００３９】
制御器510は、例えば1または2以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロ制御器等を有する。メモリ530は、システムへまたはシステムから伝送される通信情報を保管するために使用される。メモリ530は、必要に応じて、制御器510によって実行される指令を保管するために使用しても良い。システム500の作動中、メモリ530が使用され、ユーザデータが保管される。メモリ530は、1または2以上の異なる種類のメモリで提供されても良い。例えば、メモリ530は、揮発性メモリ（いかなる種類のランダムアクセスメモリであっても良い）、フラッシュメモリのような不揮発性メモリ、および／または、例えばメモリ素子104とスイッチ102のような相変化メモリを含んでも良い。
【００４０】
I／O装置520は、通信情報を形成するために使用される。システム500は、無線インターフェース540を使用して、通信情報を伝送または受信して、無線ラジオ周波数（RF）信号とともに、無線通信ネットワークを形成する。無線インターフェース540の一例は、アンテナまたは無線トランシーバであって、例えばダイポールアンテナである。ただし本発明の範囲は、これらに限定されるものではない。
【００４１】
本発明を有限数の実施例について説明したが、多くの修正および変更が可能であることは、当業者には明らかである。特許請求の範囲は、本発明の思想および範囲内にある、全てのそのような修正および変更を網羅する。
【図面の簡単な説明】
【００４２】
【図１】本発明のある実施例の概略図である。
【図２】本発明の第１の実施例による初期製造段階での、図１に示す構造の部分拡大断面図である。
【図３】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図４】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図５】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図６】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図７】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図８】本発明のある実施例による後続の製造段階での、部分拡大断面図である。
【図９】本発明による別の実施例の部分拡大断面図である。
【図１０】本発明のある実施例による図９の実施例の後続の製造段階での部分拡大断面図である。
【図１１】本発明のある実施例による図１０の実施例の後続の製造段階での部分拡大断面図である。
【図１２】本発明のある実施例での図８に示す実施例の後続の製造段階での部分拡大断面図である。
【図１３】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１４】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１５】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１６】本発明のある実施例による後続の製造段階での部分拡大断面図である。
【図１７】本発明のある実施例のシステム図である。
【特許請求の範囲】
【請求項１】
相変化メモリの外周に、導線に達するダマシン貫通部を形成するステップを有する方法。
【請求項２】
相変化記憶素子および相変化閾値スイッチを含む相変化メモリを形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項３】
前記素子の上部に前記スイッチを形成するステップを有することを特徴とする請求項2に記載の方法。
【請求項４】
基板の上部に孔を形成するステップを有し、前記孔は、写真転写技術を利用して得られる形状寸法よりも小さな寸法であることを特徴とする請求項3に記載の方法。
【請求項５】
前記孔を形成するステップは、絶縁体を貫通する開口を形成し、該開口に側壁スペーサを形成するステップによって行われることを特徴とする請求項4に記載の方法。
【請求項６】
前記孔内に、前記相変化記憶素子の底部電極を形成するステップを有することを特徴とする請求項5に記載の方法。
【請求項７】
前記閾値スイッチと前記記憶素子の間に、バリア層を形成するステップを有することを特徴とする請求項2に記載の方法。
【請求項８】
水平範囲の少なくとも2倍の垂直範囲を有する上部電極を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項９】
前記相変化記憶素子および前記閾値スイッチの上部に上部電極を形成するステップを有し、前記電極は側壁スペーサを有することを特徴とする請求項2に記載の方法。
【請求項１０】
前記側壁スペーサをマスクとして用いるステップを有し、下地層を貫通させるエッチングが行われることを特徴とする請求項9に記載の方法。
【請求項１１】
相互に分離された複数の一体化陸部として、複数のセルを形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項１２】
前記陸部を取り囲む領域に絶縁体を充填するステップを有することを特徴とする請求項11に記載の方法。
【請求項１３】
前記上部電極の上部範囲を超える高さで、前記絶縁体を形成するステップを有することを特徴とする請求項12に記載の方法。
【請求項１４】
前記絶縁体を貫通し、前記上部電極の上部範囲に到達する溝を形成するステップを有することを特徴とする請求項13に記載の方法。
【請求項１５】
メモリ配列および外周内に、垂直な溝を形成するステップを有することを特徴とする請求項13に記載の方法。
【請求項１６】
前記外周内の前記溝を犠牲光吸収材で充填するステップを有することを特徴とする請求項15に記載の方法。
【請求項１７】
前記外周内の前記溝を前記犠牲光吸収材の内部までエッチングするステップを有することを特徴とする請求項16に記載の方法。
【請求項１８】
ダマシン貫通部を形成するステップは、導電性材料を前記溝に充填するステップを有することを特徴とする請求項17に記載の方法。
【請求項１９】
メモリ配列内の前記溝よりも深い前記溝を前記外周内に形成するステップを有することを特徴とする請求項18に記載の方法。
【請求項２０】
前記上部電極の上部範囲よりも低く、前記上部電極の底部範囲よりも高い深さの前記溝を前記外周内に形成するステップを有することを特徴とする請求項19に記載の方法。
【請求項２１】
相変化材料、
前記相変化材料に結合された導線、および
前記導線に達するダマシン貫通部、
を有する機器。
【請求項２２】
前記メモリは、相変化記憶素子および相変化閾値スイッチを有することを特徴とする請求項21に記載のメモリ。
【請求項２３】
前記スイッチは、前記素子の上部に形成されることを特徴とする請求項22に記載のメモリ。
【請求項２４】
基板および該基板上部の孔を有し、該孔は、写真転写技術を利用して得られる形状寸法よりも小さな寸法であることを特徴とする請求項23に記載のメモリ。
【請求項２５】
前記基板上に絶縁体を有し、該孔は、前記絶縁体内の開口として形成され、前記孔は、前記開口内に側壁スペーサを有することを特徴とする請求項24に記載のメモリ。
【請求項２６】
前記孔内に前記相変化記憶素子の電極を有することを特徴とする請求項25に記載のメモリ。
【請求項２７】
前記閾値スイッチと前記記憶素子の間に、バリア層を有することを特徴とする請求項22に記載のメモリ。
【請求項２８】
水平範囲の少なくとも2倍の垂直範囲を有する上部電極を有することを特徴とする請求項21に記載のメモリ。
【請求項２９】
前記ダマシン貫通部は、絶縁体を貫通して延伸する金属線を有することを特徴とする請求項21に記載のメモリ。
【請求項３０】
制御器、
プロセッサをベースとする装置に結合された無線インターフェース、および
前記装置に結合されたメモリ、
を有するシステムであって、
前記メモリは、相変化材料と、該相変化材料に結合された導線と、該導線に達するダマシン貫通部とを含む、システム。
【請求項３１】
前記メモリは、相変化記憶素子および相変化閾値スイッチを有することを特徴とする請求項30に記載のシステム。
【請求項３２】
前記スイッチは、前記素子の上部に形成されることを特徴とする請求項31に記載のシステム。
【請求項３３】
基板および該基板上の孔を有し、該孔は、写真転写技術を利用して得られる形状寸法よりも小さな寸法であることを特徴とする請求項32に記載のシステム。
【請求項３４】
前記基板上に絶縁体を有し、前記孔は、前記絶縁体に開口として形成され、前記孔は、前記開口内に側壁スペーサを有することを特徴とする請求項33に記載のシステム。
【請求項３５】
前記孔内に前記相変化記憶素子の電極を有することを特徴とする請求項34に記載のシステム。
【請求項３６】
前記無線インターフェースは、ダイポールアンテナを有することを特徴とする請求項30に記載のシステム。
【請求項１】
相変化メモリの外周に、導線に達するダマシン貫通部を形成するステップを有する方法。
【請求項２】
相変化記憶素子および相変化閾値スイッチを含む相変化メモリを形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項３】
前記素子の上部に前記スイッチを形成するステップを有することを特徴とする請求項2に記載の方法。
【請求項４】
基板の上部に孔を形成するステップを有し、前記孔は、写真転写技術を利用して得られる形状寸法よりも小さな寸法であることを特徴とする請求項3に記載の方法。
【請求項５】
前記孔を形成するステップは、絶縁体を貫通する開口を形成し、該開口に側壁スペーサを形成するステップによって行われることを特徴とする請求項4に記載の方法。
【請求項６】
前記孔内に、前記相変化記憶素子の底部電極を形成するステップを有することを特徴とする請求項5に記載の方法。
【請求項７】
前記閾値スイッチと前記記憶素子の間に、バリア層を形成するステップを有することを特徴とする請求項2に記載の方法。
【請求項８】
水平範囲の少なくとも2倍の垂直範囲を有する上部電極を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項９】
前記相変化記憶素子および前記閾値スイッチの上部に上部電極を形成するステップを有し、前記電極は側壁スペーサを有することを特徴とする請求項2に記載の方法。
【請求項１０】
前記側壁スペーサをマスクとして用いるステップを有し、下地層を貫通させるエッチングが行われることを特徴とする請求項9に記載の方法。
【請求項１１】
相互に分離された複数の一体化陸部として、複数のセルを形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項１２】
前記陸部を取り囲む領域に絶縁体を充填するステップを有することを特徴とする請求項11に記載の方法。
【請求項１３】
前記上部電極の上部範囲を超える高さで、前記絶縁体を形成するステップを有することを特徴とする請求項12に記載の方法。
【請求項１４】
前記絶縁体を貫通し、前記上部電極の上部範囲に到達する溝を形成するステップを有することを特徴とする請求項13に記載の方法。
【請求項１５】
メモリ配列および外周内に、垂直な溝を形成するステップを有することを特徴とする請求項13に記載の方法。
【請求項１６】
前記外周内の前記溝を犠牲光吸収材で充填するステップを有することを特徴とする請求項15に記載の方法。
【請求項１７】
前記外周内の前記溝を前記犠牲光吸収材の内部までエッチングするステップを有することを特徴とする請求項16に記載の方法。
【請求項１８】
ダマシン貫通部を形成するステップは、導電性材料を前記溝に充填するステップを有することを特徴とする請求項17に記載の方法。
【請求項１９】
メモリ配列内の前記溝よりも深い前記溝を前記外周内に形成するステップを有することを特徴とする請求項18に記載の方法。
【請求項２０】
前記上部電極の上部範囲よりも低く、前記上部電極の底部範囲よりも高い深さの前記溝を前記外周内に形成するステップを有することを特徴とする請求項19に記載の方法。
【請求項２１】
相変化材料、
前記相変化材料に結合された導線、および
前記導線に達するダマシン貫通部、
を有する機器。
【請求項２２】
前記メモリは、相変化記憶素子および相変化閾値スイッチを有することを特徴とする請求項21に記載のメモリ。
【請求項２３】
前記スイッチは、前記素子の上部に形成されることを特徴とする請求項22に記載のメモリ。
【請求項２４】
基板および該基板上部の孔を有し、該孔は、写真転写技術を利用して得られる形状寸法よりも小さな寸法であることを特徴とする請求項23に記載のメモリ。
【請求項２５】
前記基板上に絶縁体を有し、該孔は、前記絶縁体内の開口として形成され、前記孔は、前記開口内に側壁スペーサを有することを特徴とする請求項24に記載のメモリ。
【請求項２６】
前記孔内に前記相変化記憶素子の電極を有することを特徴とする請求項25に記載のメモリ。
【請求項２７】
前記閾値スイッチと前記記憶素子の間に、バリア層を有することを特徴とする請求項22に記載のメモリ。
【請求項２８】
水平範囲の少なくとも2倍の垂直範囲を有する上部電極を有することを特徴とする請求項21に記載のメモリ。
【請求項２９】
前記ダマシン貫通部は、絶縁体を貫通して延伸する金属線を有することを特徴とする請求項21に記載のメモリ。
【請求項３０】
制御器、
プロセッサをベースとする装置に結合された無線インターフェース、および
前記装置に結合されたメモリ、
を有するシステムであって、
前記メモリは、相変化材料と、該相変化材料に結合された導線と、該導線に達するダマシン貫通部とを含む、システム。
【請求項３１】
前記メモリは、相変化記憶素子および相変化閾値スイッチを有することを特徴とする請求項30に記載のシステム。
【請求項３２】
前記スイッチは、前記素子の上部に形成されることを特徴とする請求項31に記載のシステム。
【請求項３３】
基板および該基板上の孔を有し、該孔は、写真転写技術を利用して得られる形状寸法よりも小さな寸法であることを特徴とする請求項32に記載のシステム。
【請求項３４】
前記基板上に絶縁体を有し、前記孔は、前記絶縁体に開口として形成され、前記孔は、前記開口内に側壁スペーサを有することを特徴とする請求項33に記載のシステム。
【請求項３５】
前記孔内に前記相変化記憶素子の電極を有することを特徴とする請求項34に記載のシステム。
【請求項３６】
前記無線インターフェースは、ダイポールアンテナを有することを特徴とする請求項30に記載のシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公表番号】特表２００７−５０１５２０（Ｐ２００７−５０１５２０Ａ）
【公表日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願番号】特願２００６−５２２５７０（Ｐ２００６−５２２５７０）
【出願日】平成１６年７月１２日（２００４．７．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２２３８０
【国際公開番号】ＷＯ２００５／０１８００２
【国際公開日】平成１７年２月２４日（２００５．２．２４）
【出願人】（５０５０５２８３６）オヴォニクス，インコーポレイテッド (20)
【Ｆターム（参考）】
【公表日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願日】平成１６年７月１２日（２００４．７．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２２３８０
【国際公開番号】ＷＯ２００５／０１８００２
【国際公開日】平成１７年２月２４日（２００５．２．２４）
【出願人】（５０５０５２８３６）オヴォニクス，インコーポレイテッド (20)
【Ｆターム（参考）】
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