共有メモリマルチビデオチャネルディスプレイ装置および方法
スケーラ配置モジュールは、複数のビデオ信号から選択されたビデオ信号を受信してよい。スケーラ配置モジュールは、選択されたビデオ信号の信号経路を、スケーラ配置モジュールの少なくとも一つのスケーラを介してアレンジする目的のスケーラスロットを含みうる。スケーラスロットにより、スケーラ配置モジュールが三つのモードにおいて動作してよい。三つのモードにより、スケーラ配置モジュールは、メモリ動作なしに、スケーリングされたデータを出力してよく、メモリ書き込み前にスケーリングしてよく、およびメモリ読み出しの後にスケーリングしてよい。ブランクタイムオプティマイザ(BTO)は、第1のクロックレートでスケーラ配置モジュールからデータを受信してよく、必要帯域幅決定に基づいてメモリアクセスを配分してよい。BTOは第2のクロックレートでメモリアクセスしてよい。第2のクロックレートは、第1のクロックレートより遅くてよく、これによりメモリ帯域幅が減少して別のビデオ信号がメモリアクセスをより速く行いうる。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、2006年4月18日出願の米国仮出願番号第60/793,288、2006年4月18日提出の米国仮出願番号第60/793,276、2006年4月18日出願の米国仮出願番号第60/793,277、2006年4月18日出願の米国仮出願番号第60/793,275の恩恵を享受しており、各々の開示の全体をここに参照として組み込む。
【背景技術】
【0002】
伝統的に、マルチビデオチャネルテレビディスプレイスクリーンは、一以上のチャネルを同時にディスプレイスクリーンの随所で観られるようデュアルチャネルビデオ処理チップが備わっている。画像の中に画像を表示するこの形式は、通常ピクチャインピクチャあるいはPIPとして称される。図1Aはアスペクト比4:3のディスプレイスクリーンの随所に二つのチャネルを表示する一例である。スクリーン100Aはスクリーンの主要部に第1のチャネル112を、スクリーンの実質的により小さな部分に第2のチャネル122を、それぞれ同時に表示する。図1Bは第1のチャネルおよび第2のチャネルを、スクリーンの異なる部分に、実質的に同じアスペクト比で表示する一例である。これらについて以下で詳述する。
【0003】
PIPスクリーン100Aを生成する典型的なテレビシステムを図2に示す。テレビディスプレイシステム200は、テレビ放送信号202、ハイブリッドTVチューナ210、ベースバンド入力280、復調器220、MPEGコーデック230、オフチップ記憶装置240、オフチップメモリ300、ビデオプロセッサ250、および外部部材270(例えばディスプレイ)を含む。ハイブリッドTVチューナ210は、テレビ放送信号202が提供する一以上のテレビチャネルにチューニングすることができる。ハイブリッドTVチューナ210は、復調器220に対してデジタルテレビ信号を、およびビデオプロセッサ250に対してアナログビデオ信号成分(例えば、コンポジットビデオベースバンド信号(CVBS))を提供しうる。さらに、ベースバンド入力280は、様々なテレビ信号(例えば、CVBS、S−Video、Component)を受信して、それらをビデオプロセッサ250に提供しうる。他の外部デジタルあるいはアナログ信号(例えば、DVIあるいはHigh Definition(HD))がビデオプロセッサ250に提供されてもよい。
【0004】
ビデオは復調器220により復調され、その後MPEGコーデック230により圧縮解除されてよい。MPEGコーデック230が要する動作の中には、データ記憶すべくオフチップ記憶装置240を利用しうるものがある。デジタル信号はその後ビデオプロセッサ250により処理されうるが、ビデオプロセッサ250は、外部部材270に表示するのに適切な信号260を生成するデュアルチャネル処理チップであってよい。ビデオプロセッサ250は、オフチップメモリ300を利用して、ノイズ低減およびデインタレース、3D YC分離およびフレームレート変換(FRC)などのメモリ集中ビデオ処理動作を行いうる。
【0005】
このようなPIPへの適用の際に第1のチャネル112は第2のチャネル122よりも重要であると一般的に認識されている。PIP生成に利用される典型的なデュアルチャネル処理チップは、第1のチャネル112の大きなディスプレイを生成する第1のチャネルビデオパイプの方に品質的に重きを置いている。第2のチャネル122の、より小さなディスプレイを生成する第2のチャネルビデオパイプは、コスト削減目的から品質的に劣る。例えば、デインタレース、ノイズ低減、およびビデオデコードなどの3−Dビデオ処理動作は第1のチャネルビデオパイプに実装され得、一方で第2のチャネルビデオパイプには2−Dビデオ処理動作しか実装されない。3−Dビデオ処理動作は、空間・時間ドメインでビデオを処理する動作のことであり、しばしば処理動作で利用される一以上のビデオフレームをバッファリングする。対照的に、2−Dビデオ処理動作は、空間ドメインのビデオ処理のみを行い、現在のビデオフレームに対してのみ行われる。
【0006】
アスペクト比16:9のワイドディスプレイスクリーンの到来により、同じサイズの二つのチャネル、あるいはアスペクト比4:3の二つのチャネルを同じスクリーンに表示する需要が益々高まっている。この用途形態は、通常ピクチャアンドピクチャ(PAP)と称される。図1Bにおいて、スクリーン100Bは第1のチャネル110と、スクリーンの第二部分に実質的に同じアスペクト比が表示される第2のチャネル120とを表示している。これら用途において、第1のチャネルは第2のチャネルと類似した品質を有すよう生成されるべきである。
【0007】
従って二つの高品質なビデオ画像を生成する目的上、第1のビデオチャネルパイプおよび第2のビデオチャネルパイプ両方への3‐Dビデオ処理の実装が必要となる。望ましいディスプレイを生成する3−Dビデオ処理は、品質ロスあるいは統一性ロスのない画像表示に適した時間フレーム内で行われる必要があるメモリ集中操作を要する。メモリ動作は、3−Dビデオ処理を要するチャネル数に比例して増加する。典型的なデュアルビデオ処理チップは、高品質の二つのビデオ信号を処理する能力に欠け、それゆえに、高いビデオ品質を有する二つのチャネルを表示する需要が増える中、使用されなくなる傾向にある。
【0008】
典型的なデュアルビデオ処理チップが多数の高品質ビデオ信号を処理する能力に欠ける理由の一つは、ビデオプロセッサとオフチップメモリとの間で必要となるデータ帯域幅が大量であることにある。伝統的にビデオ処理チップパイプラインの一部分には、ノイズ低減器およびデインタレーサが含まれ、これらのいずれもオフチップメモリに大量のデータ帯域幅が必要となる。
【0009】
特に、ノイズ低減器は、そもそも、あるフィールドを次のフィールドと比較して、各フィールドで同じでないフィールドの部分を削除する働きをする。この理由から、ノイズ低減器は、現在のフィールドと比較する目的から少なくとも二つのフィールドの記憶を必要とする。デインタレーサは、二つの記憶されているフィールドを読み出して結合し、これによりインタレーサの動作を逆転する。
【0010】
図3は、典型的なビデオプロセッサのノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を図示する。ビデオ処理パイプラインの一部分は、ノイズ低減器330、デインタレーサ340、およびオフチップメモリ300を含み、オフチップメモリ300は少なくとも四つのフィールドバッファセクション310、311、312、および313を含む。
【0011】
第1のフィールドインターバル中に、ノイズ低減器330は、フィールドバッファセクション310を読み出し、それをビデオ信号320と比較し、低減したノイズを持つ新たなフィールドを生成してこのフィールド出力322を二つのフィールドバッファセクション311および312に書き込む。フィールドバッファセクション311および312に前に記憶されていた内容は、フィールドバッファセクション310および313にそれぞれコピーされる。故に、該フィールドインターバルの終わりには、ノイズ低減器330のフィールド出力322がフィールドバッファセクション311および312に記憶され、フィールドバッファセクション311および312に前に記憶されていた内容は、今はそれぞれフィールドバッファセクション310および313にある。
【0012】
後続のフィールドインターバル中に、前のフィールドインターバルからのノイズ低減器330から出力されたフィールドを含むフィールドバッファセクション312がデインタレーサ340から読み出され、このフィールドインターバルの前のフィールドインターバルからのノイズ低減器330から出力されたフィールドを含み、フィールドバッファセクション312に記憶されていたフィールドバッファセクション313が、デインタレーサ340により読み出される。現在のフィールドインターバルのノイズ低減器330のフィールド出力322もデインタレーサ340により読み出される。デインタレーサ340はこれらフィールドセグメントを処理して複合して、デインタレースされた出力342をビデオパイプラインの次のモジュールへ提供する。
【0013】
一例である上述したビデオパイプライン部分は、単一のチャネルについてこれら操作を行い、操作は各追加的チャネルごとに増倍する。従って、メモリアクセス帯域幅は同じインターバルに書き込む/読み込むべきデータ量に比例して増えるので、ノイズ低減およびデインタレースを多数のチャネルに行うことによって、同様にデータ帯域幅が増える。上述のビデオ処理操作が驚くほどの帯域幅を必要とすることによって、これら操作を同時に行う能力は制限を受ける。
【0014】
故に、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく、一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションにおけるメモリアクセス帯域幅を減らすシステムおよび方法が望まれている。
【発明の開示】
【0015】
本発明の原理において、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションでメモリアクセス帯域幅を減らすシステムおよび方法が提供される。
【0016】
フレームレート変換を行うシステムおよび方法が提供される。複数のビデオ信号を樹脂しうる。複数のビデオ信号のうち第1のビデオ信号を選択しうる。選択されたビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つにスケーラの配置を構成しうる。ビデオ信号は、別の回路部材に出力されるよう、スケーリングされうる。
【0017】
二以上のビデオ信号にメモリアクセスを共有させるシステムおよび方法が提供される。二つ以上のビデオ信号の各々からメモリアクセス要求が受信されうる。各要求について必要帯域幅が決定されうる。各ビデオ信号の大域幅要件に基づいてメモリアクセス帯域幅を決定しうる。
【0018】
スケーラ配置モジュールの三つのスケーラ配置スロットの一つに、スケーラを配置するシステムおよび方法が提供される。第1のスケーラ配置スロットにおいては、入力ビデオ四号が同時にスケーリングされうる。第2のスケーラ配置スロットでは、入力ビデオ信号がダウンスケーリングされえ、ダウンスケーリングされたビデオ信号はメモリに書き込まれてよい。第3のスケーラ配置スロットでは、メモリから読み出されたビデオ信号がアップスケーリングされてよい。
【0019】
本発明の原理において、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく、一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションにおいてメモリアクセス帯域幅を減らす方法および装置が提供される。デュアルビデオプロセッサは、異なる形式でありうる一以上のアナログ/デジタル信号を受信しうる。一以上のビデオモードの二つの同期ビデオ信号をデコードすることのできるデュアルビデオデコーダ(たとえばNTSC/PAL/SECAMビデオデコーダ)が提供されてよい。ビデオモードの一つにおいて、デュアルビデオデコーダは、ビデオ信号のデコードに使用されるアナログ/デジタル変換器などの少なくとも一つの部材を共有すべく時分割多重化を行ってよい。
【0020】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、信号処理回路(例えばノイズ低減器および/またはデインタレーサ)に提供されてよい。信号処理回路は、様々なフィールドラインを記憶すべくメモリデバイスにアクセスしてよい。記憶されているフィールドラインの幾らかは、信号処理回路が必要としうるが、共有されてよい。記憶されているフィールドラインの幾らかを共有することで、全メモリ帯域幅および容量要件が減らされる。信号処理回路は、多数のフィールドライン処理を行うことができてよい。多数のフィールドセグメントのフィールドラインを記憶すべく一群のフィールドラインバッファを提供してよく、信号処理回路の対応する入力にデータを供給イしてよい。さらに記憶量を減らすべく、フィールドラインバッファの幾らかを、さらに信号処理回路内で共有してよい。
【0021】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、異なる様式にスケーリングされたビデオ信号を生成する一以上のスケーラに提供されてよい。スケーラは、メモリの前、メモリの後の、様々なスロット内に配置されうる、あるいは、メモリアクセスが必要とされない場合、メモリの前後いずれか(つまりメモリ間)に配置されうる。ビデオ信号がアップスケーリングを必要とする場合、メモリに記憶するデータ量を減らすべく、スケーラはメモリの後に配置される。ビデオ信号がダウンスケーリングを必要とする場合、メモリに記憶するデータ量を減らすべく、スケーラはメモリの前に配置されうる。または、一つのスケーラをメモリの前に配置して、別のスケーラをメモリの後に配置しておくことで、異なる様式でスケーリングされる二つのビデオ信号を提供しつつ(つまり、一方がアップスケーリングされつつ他方はダウンスケーリングされる、というように)、同時にメモリ記憶量および帯域幅を減らしてもよい。
【0022】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、一以上のフレームレート変換部に提供されてよい。ブランクタイムオプティマイザ(BTO)が、第1のクロックレートにおけるビデオ信号のフレームのフィールドラインに関するデータを受信してよい。BTOは、フレームの次のフィールドラインが受信される前に入手可能な最大時間量を決定してよい。この決定に基づきBTOは、第2のクロックレートにおけるフレームからメモリへのフィールドラインの送受信を行ってよい。メモリアクセスに利用される第2のクロックレートは、第1のクロックレートより実質的に遅くして、これによりメモリ帯域幅を減らし、フィールドライン間で入手可能な時間量が短い別のビデオ信号のメモリアクセスを速めてもよい。今度は、BTOは本質的に、メモリ帯域幅の効率利用を促進するように幾らかのメモリクライアント(つまり、メモリアクセスを要する単位)からメモリアクセスを配信する。
【0023】
BTOのビデオ信号出力あるいはシステムの別の部材が提供する別の群のビデオ信号は、さらなる処理を受けるべくオーバレイエンジンに提供されてよい。オーバレイエンジンにおいては、二以上のビデオ信号をオーバレイして色管理部(CMU)に提供してよい。CMUはオーバレイされたビデオ信号を受信して、各部分でオーバレイされたビデオ信号を処理してよい。オーバレイされたビデオ信号の一部分が第1のビデオ信号に対応する旨を受信すると、CMUは、第1のビデオ信号部分に対応するパラメタを利用してビデオ信号部分を処理して出力を提供しうる。または、オーバレイされたビデオ信号の一部分が第2のビデオ信号に対応する旨を受信すると、CMUは、第2のビデオ信号部分に対応するパラメタを利用してビデオ信号部分を処理して出力を提供しうる。オーバレイエンジン内のマルチプレーン(M−プレーン)オーバレイ回路は、二以上のビデオ信号を受信し得、これら信号の一つはCMUにより提供され、オーバレイされた信号を提供してよい。ビデオ信号は優先度指示子を含みえ、そしてオーバレイ回路は優先度指示子に基づいて信号をオーバレイしてよい。
【0024】
オーバレイエンジンの出力あるいはシステムの別の部材が提供する別の群のビデオ信号は、プログレッシブであってよく、主要および/または補助出力ステージに提供されてよい。または、ビデオ信号は、オーバレイエンジンをバイパスして、主要および/または補助出力ステージに提供されてよい。主要および/または補助出力ステージにおいて、ビデオ信号は形式変換あるいは処理を経て、例えばディスプレイデバイスおよび記録デバイスなどの主要および/または補助デバイスの要件を充たしてよい。
【図面の簡単な説明】
【0025】
本発明の上述の、およびその他の目的および利点は、以下の詳細な説明を、添付図面とともに考慮することで明らかになる。添付図面にわたり、同様の参照番号は同様の部材を表す。
【0026】
【図1A−1B】同じスクリーンの随所に表示される二つのチャネルを例示する。
【0027】
【図2】PIPディスプレイ生成を例示する。
【0028】
【図3】典型的なビデオプロセッサのノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を例示する。
【0029】
【図4】本発明の原理によるテレビディスプレイシステムを例示する。
【0030】
【図5】本発明の原理によるデュアルビデオプロセッサのオンボードビデオ処理セクションの機能を詳細に示す。
【0031】
【図6】本発明の原理によるクロック生成システムを例示する。
【0032】
【図7−9】本発明の原理によるビデオ信号生成の三つのモードである。
【0033】
【図10】本発明の原理による三つのビデオ信号を生成すべく二つのデコーダを使用する実装例を例示する。
【0034】
【図11】本発明の原理による二つのビデオ信号の二つの部分を時分割多重化するタイミング図例である。
【0035】
【図12】本発明の原理によるデュアルビデオプロセッサのフロントエンドのビデオパイプライン機能を詳細に例示する。
【0036】
【図13】本発明の原理によるノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を例示する。
【0037】
【図14】本発明の原理によるノイズ低減器およびデインタレーサのオフチップメモリアクセス動作のタイミング図を例示する。
【0038】
【図15】本発明の原理による多数フィールドライン処理を例示する。
【0039】
【図16】本発明の原理によるフレームレート変換およびスケーリングを行う詳細を示す。
【0040】
【図17】本発明の原理によるスケーラ配置モジュールを例示する。
【0041】
【図18】本発明の原理によるBTOマルチプレクサの動作を例示する。
【0042】
【図19】本発明の原理によるデュアルビデオプロセッサの色処理およびチャネルブレンド(CPCB)ビデオパイプラインを詳細に示す。
【0043】
【図20】本発明の原理によるオーバレイエンジンを詳細に示す。
【0044】
【図21】本発明の原理による色管理部を詳細に示す。
【0045】
【図22】本発明の原理によるデュアルビデオプロセッサのバックエンドビデオパイプラインを詳細に示す。
【発明を実施するための最良の形態】
【0046】
本発明は、一以上の高品質出力信号を生成すべく、一以上のチャネルの多数ビデオパイプラインステージの随所でメモリアクセス帯域幅を減らし、メモリおよびその他の処理資源を共有する方法および装置に関する。
【0047】
図4は、本発明の原理によるテレビディスプレイシステムを示す。図4に図示されるテレビディスプレイシステムは、テレビ放送信号202、デュアルチューナ410、MPEGコーデック230、オフチップ記憶装置240、オフチップメモリ300、デュアルビデオプロセッサ400、メモリインターフェース530、および少なくとも一つの外部部材270を含みうる。デュアルチューナ410はテレビ放送信号202を受信して、第1のビデオ信号412および第2のビデオ信号414を生成してよい。ビデオ信号412および414はその後デュアルデコーダ420に提供されうる。デュアルデコーダ420は、デュアルビデオプロセッサ400の内部にあるものとして示されているが、ビデオプロセッサ400の外部にあってもよい。デュアルデコーダ420は、第1のビデオ信号412および第2のビデオ信号414に対してデコーダ220(図2)と同様の機能を果たしてよい。デュアルデコーダ420は少なくともマルチプレクサ424と二つのデコーダ422とを含んでよい。代替例においては、マルチプレクサ424および1または2のデコーダ422はデュアルデコーダ420の外部にあってよい。デコーダ422はデコードされたビデオ信号出力426および428を提供する。デコーダ422は、MPEGデコーダと異なる任意のNTSC/PAL/SECAMデコーダであってよい。デコーダ422の入力は、デジタルCVBS、S−Video、あるいはコンポーネントビデオ信号であってよく、デコーダ422の出力は、Y−Cb−Crデータ信号のようなデジタル標準の定義であってよい。デュアルデコーダ420の動作に関しては、図7、8、9、10を参照しながら詳述する。
【0048】
マルチプレクサ424を利用して二つのビデオ信号412よび414のうちの少なくともいずれか、あるいは任意の数の入力ビデオ信号を選択してよい。この選択された少なくともいずれかのビデオ信号425はその後デコーダ422に提供される。この選択された少なくともいずれかのビデオ信号425は図面では、単一のビデオ信号として示して図面の煩雑さを避けているが、ビデオ信号425は任意の数のデコーダ422に提供できる任意の数のビデオ信号を表してよいことは理解されるべきである。例えば、マルチプレクサ424は5つの入力ビデオ信号を受信してよく、5つの入力ビデオ信号のうち二つを二つの異なるデコーダ422へ提供してよい。
【0049】
図4に示す特定のビデオ信号処理により、デュアルビデオプロセッサ400上の内部デュアルデコーダ420が利用され、これにより時間的推移用途において必要とされうる外部デコーダを利用する費用を省くことができる。例えば、デュアルデコーダ420の出力426および428のいずれかが656エンコーダ440へ提供されることで、ビデオ信号をインタレース前に標準形式に適切にエンコードしてよい。656エンコーダ440は、より早いクロック周波数で処理すべくデータサイズを減らすのに利用されてよい。例えば、幾らかの実施形態においては、656エンコーダ440は、二倍の周波数で処理すべく16ビットのデータ、h−syncおよびv−sync信号を、8ビットに減らしてよい。これは、SDビデオおよび任意のNTSC/PAL/SECAMデコーダおよびMPEGエンコーダの間でインタフェースする標準であってよい。エンコードされたビデオ信号413はその後、例えばビデオプロセッサのポートを介して外部MPEGコーデック230に提供され、時間推移ビデオ信号を生成しうる。別のポート、つまりデュアルビデオプロセッサ400のflexiport450を利用して時間推移ビデオ信号をMPEGコーデック230から受信しうる。これは、ビデオプロセッサの外にあるデジタルビデオ信号の幾らかの部分を処理するビデオプロセッサの複雑性を低減するのに望ましい場合がある。さらに、MPEGコーデック230が行う時間推移は、圧縮、圧縮解除、および不揮発性大容量記憶デバイスとのインタフェースを含みうる動作を必要とするが、これら全てがビデオプロセッサの範囲を超える場合がある。
【0050】
カーソル、オンスクリーン表示、あるいは、少なくとも一つの外部部材270で利用されうる、さもなくば外部部材に備えられうる放送ビデオ信号202以外の様々な他の形態のディスプレイも、デュアルビデオプロセッサ400を利用して生成されうる。例えば、デュアルビデオプロセッサ400はグラフィックポート460あるいはパターン生成器470をこの目的から含んでよい。
【0051】
デコードされたビデオ信号、および様々な他のビデオ信号、グラフィック生成器460、あるいはパターン生成器470は、セレクタ480に提供されうる。セレクタ480はこれらビデオ信号の少なくとも一つを選択して、選択された信号をオンボードビデオ処理セクション490に提供する。ビデオ信号482および484は、セレクタ480からオンボードビデオ処理セクション490に提供されうる二つの例示的信号である。
【0052】
オンボードビデオ処理セクション490は、デインタレース、スケーリング、フレームレート変換、およびチャネルブレンドおよび色管理などの、任意の適切なビデオ処理機能を行ってよい。デュアルビデオプロセッサ400の任意の処理資源は、メモリインタフェース530を介して、オフチップメモリ300へデータを送っても、オフチップメモリ300からデータを受け取ってもよく、オフチップメモリ300はSDRAM,RAMBUS、あるいは任意の他の種類の揮発性記憶装置であってよい。これら機能の各々は、図5を参照しながら詳述する。
【0053】
最後に、デュアルビデオプロセッサ400は一以上のビデオ出力信号492を出力する。ビデオ出力信号492は、表示用、記憶用、さらなる処理用、あるいは任意の他の適切な用途用に、一以上の外部部材270に提供されてよい。例えば、一つのビデオ出力信号492は、高精細テレビ(HDTV)解像度を支援する主要出力信号であり、第2のビデオ出力信号492は、標準精細テレビ(SDTV)解像度を支援する補助出力であってよい。
標準精細(DVD)ビデオレコーダ、標準精細TV(SDTV)、標準精細プレビューディスプレイ、あるいは任意の他の適切なビデオアプリケーションに補助出力を利用しながら、同時にデジタルTVあるいはプロジェクタのようなハイエンドの外部部材270を駆動するのに主要出力信号を利用することができる。ユーザにHDTVディスプレイで番組を視聴させながら、同時に、補助出力信号はユーザにHDTVプログラムを任意の適切なSDTV媒体(例えばDVD)に記録させてよい。
【0054】
図5は、本発明の原理によるデュアルビデオプロセッサ400のオンボードビデオ処理セクション490の機能をより詳細に示す。オンボードビデオ処理セクション490は、入力信号構成510、メモリインタフェース530、構成インタフェース520、フロントエンドパイプラインセクション540、フレームレート変換(FRC)およびスケーリングパイプラインセクション550、色処理およびチャネルブレンドパイプラインセクション560、およびバックエンドパイプラインセクション570を含みうる。
【0055】
構成インタフェース520は、プロセッサなどの外部部材から、例えばI2Cインタフェースを介して制御情報522を受信しうる。構成インタフェース522は、入力信号構成510、フロントエンド540、フレームレート変換550、カラープロセッサ560、バックエンド570、およびメモリインタフェース530を構成するのに利用されうる。入力信号構成510はデュアルビデオプロセッサ400上の外部入力と連結されえ、これにより入力502上のビデオ信号(HDTV信号、SDTV信号、あるいは任意の他の適切なデジタルビデオ信号)、および選択されたビデオ信号482および484を受信しうる(図4)。入力信号構成510は、その後受信されたビデオ信号のうち少なくとも一つ(例えば信号482、484、および502)をビデオ源ストリーム512としてフロントエンド540へ提供するべく構成されうる。
【0056】
この構成に基づいて、オンボードビデオ処理セクション490に提供されたこれら入力のうち様々なものが、オンボードビデオ処理パイプラインを利用して異なるときに処理されうる。例えば、一実施形態において、デュアルビデオプロセッサ400は、八つの入力ポートを含みうる。例示的ポートは、二つの16ビットHDTV信号ポート、一つの20ビットHDTV信号ポート、CCIR656形式であってよい三つの8ビットSDTVビデオ信号ポート、一つの24ビットグラフィックポートおよび一つの16ビット外部オンスクリーンディスプレイポートを含みうる。
【0057】
フロントエンド540は、入手可能な入力の少なくとも一つのビデオ信号ストリーム512(つまり、チャネル)から選択を行い、選択されたビデオ信号ストリームを一以上のビデオ処理パイプラインステージに沿って処理するよう構成されうる。フロントエンド540は、一以上のパイプラインステージから処理済みのビデオ信号ストリームをフレームレート変換およびスケーリングパイプラインステージ550に提供しうる。幾らかの実施形態においては、フロントエンド540は三つのビデオ処理パイプラインステージを含み、三つの別個の出力をFRCおよびスケーリングパイプラインステージ550へ提供しうる。FRCおよびスケーリングパイプラインステージ550においては、一以上の処理チャネルがありえる。例えば、第1のチャネルは主要スケーラおよびフレームレート変換部を含みえ、第2のチャネルは別のスケーラおよびフレームレート変換部を含みえ、第3のチャネルは、これらより低いコストのスケーラを含みうる。これらスケーラは互いに独立していてよい。例えば、一つのスケーラが入力画像を拡大している間に、別のスケーラが画像を縮小していてよい。スケーラは両方とも444ピクセル(RGB/YUB24ビット)あるいは422ピクセル(YC16ビット)で動作可能である。
【0058】
色処理およびチャネルブレンドパイプラインステージ560は、色管理機能を提供するよう構成されうる。これら機能は、色リマップ、輝度(brightness)、コントラスト、色相および彩度向上、ガンマ補正およびピクセルバリデーションを含みうる。さらに、色処理およびチャネルブレンドパイプラインステージ560は、ビデオブレンド機能、異なるチャネルのオーバレイ、あるいは二つのブレンドされたビデオチャネルの、第三のチャネルへのブレンドあるいはオーバレイを提供しうる。
【0059】
バックエンドパイプラインステージ570は、データフォーマット、符号付/符号なし数変換、彩度論理、クロック遅延、あるいはデュアルビデオプロセッサ400から一以上のチャネルが出力されるまでに必要となりうる任意の適切な最終信号動作を行うよう構成されうる。
【0060】
様々なパイプラインステージセグメントの各々は、メモリインタフェース530を利用してオフチップメモリ300に対するデータ送受信を行うよう構成されうる。メモリインタフェース530は少なくともメモリコントローラとメモリインタフェースとを含みうる。メモリコントローラは、メモリにより支援される最大スピードで動作するよう構成されうる。一実施形態においては、データバスは32ビットであってよく、200MHzの周波数で動作してよい。このバスは、1秒当たり12.8ギガビットに略近いスループットを提供しうる。メモリインタフェース530(つまりメモリクライアント)を利用する各機能ブロックは、メモリを動作のバーストモードにアドレスしうる。様々なメモリクライアント間のアービトレーションは、ラウンドロビン方式で、あるいは任意の他の適切なアービトレーション方式でなされうる。様々なパイプラインセグメントのより詳細な説明については、図12、19、20、21、および22に関連して提供される。
【0061】
デュアルビデオプロセッサ400の様々な部材およびパイプラインステージが、異なるクロック機構あるいはクロック周波数を必要としうる。図6は、これを目的として様々なクロック信号を生成するクロック生成システム600を図示する。クロック生成システム600は、少なくとも、水晶発振器610、汎用アナログフェーズロックドループ回路620、デジタルフェーズロックドループ回路640a‐nおよびメモリアナログフェーズロックドループ回路630を含む。水晶発振器610の出力612は、汎用フェーズロックドループ620、メモリフェーズロックドループ630、デュアルビデオプロセッサ400の別の部材、あるいはプロセッサ外部の任意の適切な部材に必要に応じて連結されうる。
【0062】
メモリアナログフェーズロックドループ630は、メモリクロック信号632および、メモリデバイス(例えば200MHzDDRメモリ)あるいは別のシステム部材を動かすクロック信号652として利用すべくセレクタ650により選択されうる異なる周波数636の他のクロック信号を生成する。
【0063】
汎用アナログフェーズロックドループ620は、一以上のデジタルフェーズロックドループ(PLL)回路640a‐n用のベースクロックとして利用されうる200MHzクロックを生成しうる。デジタルPLL回路640a‐nは、周波数合成器(つまり、回転数でベースクロック周波数を乗算すること)として振舞うオープンループモードで利用されうる。これに替えて、デジタルPLL回路640a−nを、各入力クロック信号642a−n(例えばビデオ同期入力)上にロックをかける周波数ロックを達成しうるクローズドループモードで利用しうる。デジタルPLLはクローズドループモードで、非常に遅いクロック信号に正確な周波数ロックを達成する能力を持つ。例えば、ビデオ処理分野においては、垂直ビデオクロック信号(v−sync)は50〜60Hzの範囲にあってよい。様々なシステム部材が、様々なオープンループあるいはクローズドループ信号を要しうるデジタルPLL回路640a−nの出力644a−nを利用しうる。各出力640a−nは、異なる周波数あるいは同じ周波数のクロック信号を提供する能力があるとして理解されるべきである。
【0064】
例えば、デジタルPLL回路640a−nが生成するクロック信号を利用しうる一部材はデュアルデコーダ420(図4)であり、その動作は図7、8、9、および10との関連において詳述する。デュアルデコーダ420はデコーダ422(図4)を含みうる。デコーダ422は、図7、8、および9との関連で詳述するように、様々な動作モードで利用されうる。
【0065】
図7、8、および9は、デコーダ422を利用してビデオ信号426および428を生成する動作の三つの例示的モードを図示する。これら三つの動作モードは、例えば、コンポジットビデオ信号、s-video、およびコンポーネントビデオ信号を提供しうる。
【0066】
これら三つのモードの第1のものを(コンポジットビデオ信号生成に利用されうる)、図7との関連で示す。第1のデコーダモードはDC復元部720、アナログ/デジタル変換器730、およびデコーダ422を含みえ、これらの各々は、デュアルデコーダ420(図4)に含まれうる。ビデオ信号425(図4)は、デュアルチューナ410によりあるいはマルチプレクサ424の他の配置に提供されうるが、DC復元部720に提供される。DC復元部720は、AC連結信号でありうるビデオ信号425が自身のDC参照をなくし、輝度などのビデオ特徴情報を維持すべくそれを定期的にリセットする必要があるときに、利用されうる。DC復元部720からのビデオ信号は、アナログ/デジタル変換器730によりデジタル化されデコーダ422に提供されうる。
【0067】
第1のモードにおいて、デコーダ422は、単一のアナログ/デジタル変換器からのデジタルビデオ信号732を利用してコンポジットビデオ信号を生成しうる。アナログ/デジタル変換器730およびデコーダ422は、デジタルクロック信号644a−n(図6)を利用して動作しうるが、これは例えば、20、21、22、23、24、25、26、27、28、29、あるいは30MHzであってよい。さらに、デコーダ422は、出力フィードバック信号427を利用してDC復元部720の動作を制御しうる。出力フィードバック信号427は、例えば、DC復元部720に対して、アナログ/デジタル変換器730に提供されるビデオ信号上のDC出力を増減させるよう指示する2ビットの制御信号でありえる。
【0068】
s-videoを生成するのに利用されうる三つのモードの第2のものを、図8との関連で説明する。第2のデコーダモードは、第2のアナログ/デジタル変換器820に加えて、第1のモードで記載された全ての部材を含みうる。ビデオ信号425(図4)は、第1の部分812および第2の部分810に分割されうる。ビデオ信号425の信号の第1の部分812(図4)は、マルチプレクサ424により提供されうるが、DC復元部720に提供されえ、ビデオ信号425の信号の第2の部分810(図4)は第2のデジタル/アナログ変換器820に入力されうる。DC復元部720からのビデオ信号425の第1の部分812は、第2のアナログ/デジタル変換器730によりデジタル化されてデコーダ422に提供される。さらに、ビデオ信号425の第2の部分810も、アナログ/デジタル変換器820によりデコーダ422に提供される。S-VIDEOは、様々なデバイス(例えば、VCR、DVDプレーヤなど)に接続するのに二つの有線アナログポートを必要とする。
【0069】
この第2のモードにおいて、デコーダ422は、二つのアナログ/デジタル変換器730および820からのデジタル化されたビデオ信号732および832を利用してs-videoを生成してよい。アナログ/デジタル変換器730および820およびデコーダ422は、デジタルクロック信号644a−n(図6)を受信することで動作しうるが、これは例えば20、21、22、23、24、25、26、27、28、29、あるいは30MHzであってよい。幾らかの実施形態においては、ビデオ信号の第1の部分812は、ビデオ信号425のY−チャネルであってよく、ビデオ信号425の第2の部分810は、ビデオ信号の彩度チャネル(chroma channel)であってよい。
【0070】
コンポーネントビデオ信号を生成するのに利用されうる三つのモードの第3のものを、図9との関連で示す。第3のデコーダモードは、第2および第3のDC復元部930および920、およびマルチプレクサ940に加えて、第2のモードで記載された全ての部材を含みうる。ビデオ信号425は、第1の部分914、第2の部分910、および第3の部分912に分割されうる。ビデオ信号425の第1の部分914(図4)は、マルチプレクサ424により提供されえ、DC復元部720へ提供されえ、ビデオ信号425の信号の第2の部分910は(図4)DC復元部930へ提供されえ、ビデオ信号425の信号の第3の部分912は(図4)DC復元部920へ提供されうる。コンポーネントビデオ信号は、様々なデバイス(例えば、VCR、DVDプレーヤなど)に接続するのに三つの有線アナログポートを必要とする。
【0071】
DC復元部720からのビデオ信号425の第1の部分914は、アナログ/デジタル変換器730によりデジタル化されてデコーダ422に提供される。DC復元部930および920からのビデオ信号425の第2および第3の部分910および912は、アナログ/デジタル変換器820により選択的にデジタル化されて(例えば、マルチプレクサ940を利用して選択されて)デコーダ422に提供される。マルチプレクサ940は、デコーダ422から制御信号429を受信して、アナログ/デジタル変換器820によりビデオ信号425の第2および第3の部分910および912を時分割多重化しうる。
【0072】
第3のモードにおいて、幾らかの実施形態においては、デコーダ422が二つのアナログ/デジタル変換器730、820からのデジタル化されたビデオ信号732および832を利用してコンポーネントビデオ信号を生成しうる。アナログ/デジタル変換器730および820およびデコーダ422は、デジタルクロック信号644a−n(図6)を受信することで動作しうるが、これは例えば20、21、22、23、24、25、26、27、28、29、あるいは30MHzであってよい。さらに、デコーダ422は、出力フィードバック信号427を利用してDC復元部720、930、および920の動作を制御しうる。幾らかの実施形態においては、ビデオ信号425の第1、第2、第3の部分914、910、および912は、それぞれビデオ信号425のY−チャネル、U−チャネル、およびV−チャネルであってよい。
【0073】
様々な共通に入手可能な種類のDC復元部、デジタル/アナログ変換器およびビデオデコーダを利用して上述の機能を簡略に行うこともできるが、詳細な動作が本開示から省かれていることを理解されたい。
【0074】
図10に示す一実施形態において、三つ全てのデコーダモードは二つのデコーダ422および三つのアナログ/デジタル変換器730あるいは820を利用して実装できる。図10に記載の配置により、デュアルデコーダ420(図4)は、少なくとも二つのビデオ信号(つまり各デコーダから一つのビデオ信号)426および428を、該三つのモードのうち任意の二つに対応するよう略同時に、提供することができる。
【0075】
図10は、二つのデコーダを利用して、二つのコンポジットビデオ信号、一つのコンポジットおよび一つのs-video、一つのコンポジットおよび一つのコンポジットビデオ信号、あるいは二つのs-videoのいずれかを生成する例示的実装例を示す。図10に示す例示的実装は、一式のマルチプレクサ1020、1022、1023、1025、1021、1024、1026、1027、および1028、三つのアナログ/デジタル変換器730、820、および1010、四つのDC復元部720、721、930、920、デマルチプレクサ1040、および二つのデコーダ422aおよび422bを含む。
【0076】
図10の例示的実装は、二つのコンポジットビデオ信号を生成する際に利用されると、以下のように動作しうる。第1のビデオ信号425aがマルチプレクサ1020の第1の入力に連結されえ、第2のビデオ信号914がマルチプレクサ1024の第2の入力に連結されうる。マルチプレクサ1020の第1の入力はマルチプレクサ1021の第4の入力に選択・出力されえ、DC復元部720に入力されうる。マルチプレクサ1024の第2の入力はDC復元部721に選択・出力されうる。実装の残りの部分の動作は、コンポジットビデオ信号が生成される図7との関連で記載されたものと類似している。例えば、DC復元部720および721、アナログ/デジタル変換器730および1010、およびデコーダ422aおよび422bは、図7に記載されているようにコンポジットビデオ信号を生成するのと類似した様式で動作する。
【0077】
図10に示す例示的実装を利用した一つのコンポジットおよび一つのs-videoあるいは一つのコンポジットおよび一つのコンポーネントビデオ信号の生成は、上述の二つのコンポジットビデオ信号の生成と類似した様式で行われる。例えば、s-videoを生成するのに利用される、ビデオ信号425の第1および第2のビデオ信号部分812および810がマルチプレクサ1022および1026に提供される。マルチプレクサ1022および1026の出力は、アナログ/デジタル変換器730および820で処理されるべきビデオ信号を選択するマルチプレクサ1021および1027に提供される。同様に、マルチプレクサ1024は、アナログ/デジタル変換器1010が処理すべきビデオ信号を選択する。様々な動作モードについてのマルチプレクサ入力選択は、以下に示す表1において詳述されている。
【0078】
図10に示す例示的実装により、さらに、二つのs-video426および428が生成される。この機能を提供すべく、第1の周波数および第1の位相(例えば20MHz)で動作している第1のクロック信号644aがアナログ/デジタル変換器730およびデコーダ422aへ提供される。第1のクロック信号から180度ずれた位相の(例えば位相が180度ずれた20MHz)第2の周波数で動作していてよい第2のクロック信号644bがアナログ/デジタル変換器1010およびデコーダ422bへ提供されうる。第1のクロック信号の周波数の略二倍である第3の周波数であり第1のクロック信号と同じ位相である(40MHz)第三のクロック信号644cがアナログ/デジタル変換器820へ提供されうる。クロック信号644bはマルチプレクサ1030に提供されてクロック信号644bをマルチプレクサ1026および1027に選択的に連結する。マルチプレクサ1026および1027の選択された入力にクロック信号を連結することで、アナログ/デジタル変換器820上のビデオ信号入力810a−cに時分割多重化を行うことができる。クロック信号644aは、時分割されたビデオ信号を非多重化すべくデマルチプレクサ1040に連結される。時分割多重化動作のより明瞭な説明を図11との関連で行う。
【0079】
図11は、二つのビデオ信号425の二つの第2の部分810を時分割多重化する例示的タイミング図を示す。動作を時分割多重化することで、第4のアナログ/デジタル変換器の必要性がなくなってデュアルビデオプロセッサ400の全コストが削減されうる。図11のタイミング図は、第1、第2、および第3のクロック信号644a、644b、および644cそれぞれに対応する三つのクロック信号、および三つのアナログ/デジタル変換器730、1010、および820の出力を含む。図に示すように、クロック1およびクロック2はクロック3の半分の周波数で動作し、クロック3の立下りエッジで変化する。
【0080】
示されているように、T1とT4との間の期間において、クロック644a(クロック1)が完了し、第1のビデオ信号(S0)の第1の部分812a−cに対応するアナログ/デジタル変換器730(ADC1)の出力はデコーダ422aによる処理用に入手可能である。期間T2の始まりのクロック3の立上がりエッジにおいて、アナログ/デジタル変換器820(ADC3)は第2のビデオ信号(S1)の第2の部分810a−cの処理を開始し、期間T3の終わりに処理を完了する。
【0081】
期間T3の始まりに、アナログ/デジタル変換器820(ADC2)は、ビデオ信号S1の第1の部分810a‐cの処理を開始して、期間T6の終わりに完了する。ビデオ信号S1の第1の部分810a‐cに対応するADC2の出力は、期間T6の終わりにデコーダ422bによる処理用に入手可能となる。期間T4の始まりのクロック3の立上がりエッジにおいて、アナログ/デジタル変換器820(ADC3)はビデオ信号S0の第2の部分810a−cの処理を開始し、期間T5の終わりに処理を完了する。
【0082】
故に、期間T6の終わりには、二つのビデオ信号S0およびS1の二つの部分が、三つのアナログ/デジタル変換器のみを利用することで処理完了となる。
【0083】
期間T5とT6の間のクロック3の立上がりエッジにおいて、デマルチプレクサ1040は、ビデオ信号S0の第2の部分810a−cの出力をADC3からデコーダ644aに提供することで、処理済ビデオ信号426を生成する。同時に、ビデオ信号S1の第2の部分812がアナログ/デジタル変換器820(ADC3)における処理用に選択され、期間T7の終わりに入手可能となる。
【0084】
上述は、三つのアナログ/デジタル変換器730、1010、および820を利用して二つのs-video426および428を生成する一実施形態を開示している。以下の表1は、コンポジット(cst)、コンポーネント(cmp)およびs-video(svid)の様々な組み合わせを生成すべく対応するマルチプレクサに提供されうる様々な例示的選択信号のまとめである。
【表1】
【0085】
デュアルデコーダ420はさらに、ビデオカセットレコーダ(VCR)から受信できる不安定なアナログあるいはデジタル信号を扱うよう構成できる。不安定な信号はVCRにより、早送り(fast forwarding)モード、巻き戻し(fast rewinding)モード、あるいは休止(pausing)モードなどの様々な動作モードにより生成されうる。デュアルデコーダ420はこのような状況にあっても良好な品質の出力信号を提供すべくこれら種類の信号の処理をできてよい。
【0086】
不安定なビデオ信号は、VCRが生成する不安定なsync信号により生じうる。不安定なsync信号を処理するのに適切な技術の一つは、不安定なビデオ信号をバッファリングすることである。例えば先入れ先出し(FIFO)バッファをデコーダの出力付近に配置することができる。第一に、不安定なsync信号を参照として利用してデコーダ出力データをFIFOバッファに書き込んでよい。sync信号およびクロックは、デコーダ内の論理ブロックから生成あるいは再生成されて、その後そのような動作モードになった場合に、FIFOバッファからデータを読み出すのに利用されうる。故に、不安定なビデオ信号は安定したsync信号とともに出力されうる。全ての他の動作シナリオあるいは動作モードにおいて、FIFOバッファはバイパスされえ、出力はFIFOの入力と同じになりうる。
【0087】
または、FIFOバッファをオフチップメモリに実装すると、不安定なsync信号が適切に処理されうる。例えば、不安定なsync信号が削除されると、デコーダは2-Dモードに配置されることでオフチップメモリ利用が減少しうる。通常3‐D動作に利用されるオフチップメモリ300の大半の部分がフリーになることになり、これを上述のFIFOバッファの実装に利用することもできる(つまり、少なくとも一つのフルデータベクタに等しいものが、フリーのメモリスペースとして利用可能となる)。さらに、オフチップメモリ内のFIFOバッファは、フルフレーム用にピクセルを記憶しうるので、たとえ読み出しレートと書き込みレートとが整合しなくても、出力においてフレームは繰り返されるか間引かれる(drop)かされる。特定のフレームあるいはフレーム内のフィールドの繰り返しあるいは間引きにより、依然としてシステムは程々に良好な画像を表示させることが可能となる。
【0088】
図12は、ビデオパイプラインのフロントエンド540の例示的機能を詳述する。特に、チャネルセレクタ1212は、多数のビデオ源ストリーム512から四つのチャネルを選択するよう構成されうる。四つのチャネルはフロントエンド540の4つのパイプラインステージに沿って処理されうる。幾らかの実施形態において、四つのチャネルは、主要ビデオチャネル、PIPチャネル、オンスクリーンディスプレイ(OSD)チャネル、およびデータ計測(data instrumentation)あるいはテストチャネルを含みうる。
【0089】
フロントエンド540は任意のチャネルの様々なビデオ処理ステージ1220a、1220b、1230、および1240を実装しうる。幾らかの実施形態において、様々なチャネルは、該様々なチャネルの処理能力を増加させるべく任意のほかのステージからの一以上の資源を共有しうる。ビデオ処理ステージ1220aおよび1220bが提供しうる幾らかの機能例は、最大画質を生成するのに利用可能なノイズ低減およびデインタレースを含みうる。ノイズ低減およびデインタレース機能は、さらにオフチップメモリ300を共有しえ、このような次第で、メモリは共有メモリステージ1260と称され、これについては図13および15との関連において詳述する。図面を混ませない目的から、図12において共有メモリステージ1260はチャネル1に対応する処理ステージの一部として記載されている。しかし、一以上の共有メモリステージ1260はフロントエンド540のチャネルパイプラインの任意のものの一部であってよいことは理解されるべきである。
【0090】
ノイズ低減により、インパルスノイズ、ガウスノイズ(空間および時間両方)、ブロックノイズおよびモスキートノイズなどのMPEGアーチファクトが削除されうる。デインタレースは、動きが存在するときエッジ適応補間を利用することで失われたラインを補間することで、インタレースされたビデオからプログレッシブビデオを生成することを含みうる。その代わりに、デインタレース機能は、動きに基づき適応可能なように時間的および空間的補間の組み合わせを利用しうる。ノイズ低減器およびデインタレーサ双方は、3−Dドメインで動作でき、オフチップメモリのフレームフィールドの記憶を要しうる。故に、デインタレーサおよびノイズ低減器は、オフチップメモリへのアクセスに利用しうるメモリインタフェース530に対してクライアントとして振舞いうる。幾らかの実施形態においては、ノイズ低減器およびデインタレーサは、メモリ空間を最大化し最大に効率的な方法でデータ処理を行うべくオフチップメモリを共有しうるが、これは共有メモリステージ1260に示されている通りである。このプロセスを図13および15との関連で詳述する。
【0091】
三つのビデオ処理ステージ1220a、1220b、および1230は、ビデオ信号を望ましいドメインに変換する形式変換を実行してよい。例えば、この種類の変換を利用して入力ビデオ信号ストリームを601あるいは709色空間においてYC4:2:2形式に変更してよい。
【0092】
フロントエンド540はさらに、データ計測機能を実行すべく計測パイプライン(instrumentation pipeline)1240を提供してよい。計測パイプライン1240は、例えば、アクティブビデオの開始および終了ピクセルおよびライン位置を見つけるべく、あるいは制御可能な位相サンプラ(phase sampler)(ADC)アップストリームがある際に好ましいサンプルクロック位相を見つけるべく、利用されうる。これら動作を行うことで、解像度、レターボクシング(letter-boxing)、ピラーボクシング(pillar-boxing)などの入力チャネルパラメタの自動検知が手助けされうる。さらには、このようなチャネルパラメタの検知は、それらをマイクロコントローラあるいは任意の他の適切な処理部材によりスケーリングあるいはアスペクト比変換などのフィーチャ制御に利用する支援をしうる。フロントエンド540は、さらに、syncビデオ信号装置機能を四つ全てのチャネルで実行して、sync信号の損失、クロック信号の損失、あるいは範囲外のsyncあるいはクロック信号を検知することができる。これら機能を利用して、マイクロコントローラあるいは任意の他の適切な処理部材を利用して電源管理制御を行うこともできる。
【0093】
フロントエンド540の終わりに、一式のFIFOバッファ1250a−cがビデオストリームをサンプルして、サンプルされたビデオ信号1252、1254、および1256を提供することができ、これは、フロントエンド540とフレームレート変換およびスケーリング550(図5)とのパイプラインステージ間で、選択されたチャネルのリタイミングに利用されてもよい。
【0094】
共有メモリステージ1260のさらなる詳細を図13および15の関連において記載する。特に、図13に示すように、共有メモリステージ1260は、ノイズ低減器330およびデインタレーサ340の機能を少なくとも含みうる。これら機能両方は、高品質画像を生成するのにフレーム記憶が必要となる時間的機能(temporal function)である。様々なメモリアクセスブロック(メモリクライアント)にオフチップメモリ300を共有させることで、オフチップメモリ300のサイズおよびオフチップメモリ300とインタフェースするのに必要な帯域幅を低減することができる。
【0095】
ノイズ低減器330は、3-Dモードにインタフェースされた入力の二つのフィールド上で動作しうる。ノイズ低減器330が動作しうるこれら二つのフィールドは、生存フィールド(live field)1262および、生存フィールド1262の前二つのフィールド(前の前のフィールド332)を含みうる。デインタレーサ340は、3−Dモードの三つのインタレースされたフィールド上で動作しうる。三つのフィールドは、生存フィールド1262、直前のフィールド1330、および直前のフィールドの前のフィールド332(つまり、前の前のフィールド332)を含みうる。
【0096】
図13および図14に示すように、フィールドバッファ1310および1312は、ノイズ低減器330およびデインタレーサ340により共有されうる。ノイズ低減器330は、オフチップメモリ300から、フィールドバッファ1310から前の前のフィールド332を読み出して、ノイズ低減された出力322を提供すべく生存フィールド1262とともに処理してよい。ノイズ低減出力322は、オフチップメモリ300内、フィールドバッファ1312へと書き込まれうる。デインタレーサ340は、直前のフィールド1330をオフチップメモリ300のフィールドバッファ1312から、および直前のフィールドの前のフィールド332をオフチップメモリ300のフィールドバッファ1310から読み出して、読み出したフィールドを生存フィールド1262あるいはノイズ低減出力322とともに処理して、デインタレースされたビデオ1320を出力として提供してよい。
【0097】
例えば図14に示すように、生存フィールド1262(FIELD1)は、ノイズ低減器330に提供されて、第1期間(T1)中にノイズ処理済出力322を出力しうる。ノイズ低減器330がFIELD1の処理を完了した後あるいは前に(つまり、期間T2中に)、ノイズ低減出力322(FIELD1)がノイズ低減器330によりデインタレーサ340に提供されえ、あるいは(例えばノイズ低減が不要な場合)、ノイズ低減器330をバイパスして1262を介して直接デインタレーサ340に提供されうる。いずれにしても、第2期間(期間T2)中、ノイズ低減出力322(FIELD1)が、ノイズ低減器330によりオフチップメモリ300のフィールドバッファ1312に書き込まれうる。
【0098】
フィールドバッファ1312(FIELD1)の出力1330は、フレームの次の生存フィールド(FIELD2)処理中に、期間T2中にデインタレーサ340によりオフチップメモリ300から読み出されうる。続いてフィールドバッファ1312は、ノイズ処理済出力322(FIELD2)の前(生存フィールドの前)に処理済ノイズ低減出力(FIELD1)を提供しうる。
【0099】
第3期間(つまりT3)中、ノイズ低減器330が生存フィールド1262(FIELD2)の次のフィールドの処理を完了した後あるいは前に、フィールドバッファ1312の生存フィールド1330の前のフィールドがフィールドバッファ1310に書き込まれてよい。次のノイズ低減出力322(FIELD2)が、ノイズ低減出力(FIELD1)の代わりにフィールドバッファ1312に書き込まれてよい。期間T3中、フィールドバッファ1312の内容はノイズ低減出力(FIELD2)(つまり、前の生存フィールド)であり、フィールドバッファ1310の内容はノイズ低減出力(FIELD1)(つまり、生存フィールドの前の前のフィールド)である。
【0100】
期間T3中、ノイズ低減器330は生存フィールド1262(FIELD3)上および生存フィールドの前の前のフィールド332(FIELD1)上で動作してよい。同じ期間T3中、デインタレーサ340は生存フィールド1262(FIELD3)あるいはノイズ低減出力(FIELD3)、生存フィールド1330の前の生存フィールド(FIELD2)、および前の生存フィールドの前の生存フィールド332(FIELD2)上で動作してよい。オフチップメモリ300をノイズ低減器330およびデインタレーサ340間で共有すると、2フィールドバッファ位置のみを利用することとなるが、図3に示すように同様の機能を提供しようと思うと典型的にはオフチップメモリ300で四つのフィールドバッファ位置が必要となる。
【0101】
メモリ内のフィールドバッファ位置の数を減らすことで、等しい処理能力およびより多いメモリ記憶および帯域幅を有するさらなるビデオ処理パイプラインが提供されえ、これにより少なくとも二つのチャネルの高品質ビデオ処理が可能となる。さらには、一つの書き込みポートおよび二つの読み出しポートを利用して上述の機能を提供するので、デュアルビデオプロセッサ400およびオフチップメモリ300間のデータ転送帯域幅は減少しうる。
【0102】
幾らかの他の実施形態においては、ノイズ低減器330およびデインタレーサ340は、各フレームの多数のフィールドライン上で動作しうる。図15に示すように、これらフィールドラインの各々は、生存フィールドラインバッファ1520、前の生存フィールドラインバッファ1530、前の前の生存フィールドラインバッファ1510に記憶されうる。ラインバッファ1510、1520、および1530は、データ記憶およびデータアクセスに高い効率性および速度を提供しうるデュアルビデオプロセッサ400の記憶位置でありうる。さらに記憶空間量を減らすべく、ノイズ低減器330およびデインタレーサ340が利用するラインバッファ1510がノイズ低減器およびデインタレーサモジュール間で共有されうる。
【0103】
図15に図示されるように、図13および14との関連で記載された生存フィールドをフィールドバッファ1312に記憶する動作に加えて、生存フィールド1262がノイズ低減器330およびデインタレーサ340により受信されるので、生存フィールド1262も生存フィールドラインバッファ1520に記憶されうる。これにより、ノイズ低減器330およびデインタレーサ340は、異なる時間間隔で同時に受信される多数の生存フィールドラインにアクセスすることができる。同様に、フィールドバッファ位置1310および1312に記憶される内容は対応するラインバッファ1510および1530に移動されえ、これらが今度は各々前の生存フィールド(生存フィールドの前のノイズ低減出力)用のバッファ、および前の前の生存フィールドライン(前の生存フィールドの前のノイズ低減出力)を提供する。これにより、ノイズ低減器330およびデインタレーサ340は、多数の前の生存フィールドラインおよび前の前の生存フィールドラインに同時にアクセスすることができる。フィールドラインバッファを含んだ結果、ノイズ低減器330およびデインタレーサ340は多数のフィールドライン上で同時に動作しうる。その結果、ノイズ低減器330およびデインタレーサ340は、フィールドバッファ位置1310に記憶されている前の前の生存フィールドへのアクセスを共有するので、さらに対応するフィールドラインバッファ1510へのアクセスを共有しうる。これにより、今度は、デュアルビデオプロセッサ400に必要な、あるいはそれに略近い記憶量を低減することができる。
【0104】
図15は三つのラインバッファのみを示すが、任意の数のフィールドラインバッファを提供することができることは理解されたい。特に、提供されるフィールドラインバッファの数は、デュアルビデオプロセッサ400で入手可能なフィールドラインバッファの数および/またはノイズ低減器330およびデインタレーサ340が必要としうる同期フィールドラインの数に依存する。しかし、任意の数のノイズ低減部およびデインタレース部を
追加して、多数のフィールドライン処理を支援してよいことを理解されたい。
【0105】
例えば、各々三つの生存フィールドラインを同時に処理することのできる二つのノイズ低減器330および二つのデインタレーサ340が提供されるとすると、八個の生存フィールドラインバッファ1520、六つの前の生存フィールドラインバッファ1530、および六つの前の前の生存フィールドラインバッファ1510を利用して多数のフィールドライン処理が行われえ、ここで各フィールドラインバッファの出力は、ノイズ低減器およびデインタレーサ部の対応する入力に連結されうる。実際のところ、必要となるノイズ低減器、デインタレーサ、およびオンチップ空間の数が入手可能となる場合一以上のフレームの内容はフィールドバッファに記憶できると考えられてきた。
【0106】
図16は、フレームレート変換およびスケーリングパイプライン550(図5)(FRCパイプライン)をより詳細に示す。FRCパイプライン550は、少なくともスケーリングおよびフレームレート変換機能を含みうる。特に、FRCパイプライン550は、スケーラスロット1630、1632、1634、および1636のうち二つに代わりうるスケーリングに利用される少なくとも二つのモジュールを含みうるが、そのうち一方のスケーラは第1のチャネルへスケーリングを提供し、他方は第2のチャネルへスケーリングを提供する。この配置の利点を、図17を参照しながら明らかにする。スケーラスロット1630、1632、1634、および1636のこれらスケーリングモジュールの各々は、任意のスケーリング率でアップスケーリングおよびダウンスケーリングを行う能力を持ちうる。これらスケーラはさらに、アスペクト比変換、水平非線形3ゾーンスケーリング、インタレース、およびデインタレースを行う回路を含みうる。幾らかの実施形態におけるスケーリングは、同期モードで行われうる(つまり、出力が入力と同期されている)、あるいは、オフチップメモリ300を介して行われうる(つまり、出力は入力に対してどこにでも配置されうる)。
【0107】
FRCパイプライン550は、さらに、フレームレート変換(FRC)の機能を含みうる。チャネルのうち少なくとも二つは、フレームレート変換回路を含みうる。FRCを実行するには、ビデオデータをメモリバッファに書き込み望ましい出力レートでバッファから読み出すべきである。例えば、フレームレートの増加は、特定のフレームが経時的に繰り返されるよう入力フレームより速く出力バッファを読み出すことにより生じる。フレームレートの減少は、特定のフレームが書き込まれるのよりも遅いレートでバッファから出力されるフレームを読み出すことで生じる(つまり、入力レートより遅くフレームを読み出す)。フレームテアリング(frame tearing)あるいはビデオアーチファクトは、ビデオデータが入手可能な(つまり、アクティブなビデオ)期間中に特定のフレームを読み出すことで生じうる。
【0108】
特に、アクティブなビデオ中のフレームテアリングビデオアーチファクトを避けるべく、一フレーム中のフィールドの途中を避けて、全入力フレームにわたりフレームの繰り返しあるいは間引きをすべきである。つまり、ビデオの不連続性は、フレームの境界においてのみ起こるべきであり(つまり、画像データが提供されない垂直あるいは水平sync中)、アクティブなビデオの領域内では起こるべきでない。例えばメモリインタフェース530がメモリにある一フレームの部分を読み出すときを制御することで、テアレス(tearless)制御機構1610を動作させてフレーム間の不連続性を低減しうる。FRCは通常モードあるいはテアレスモード(つまり、テアレス制御機構1610を利用する)で行うことができる。
【0109】
各第1および第2のチャネルのスケーラスロット1630、1632、1634、および1636のうち二つに配置される二つのスケーラに加えて、さらに下端スケーラ1640が第3のチャネルにあってよい。下端スケーラ1640はより基本的なスケーラであり、例えば、1:1あるいは1:2のアップスケーリングあるいは任意の必要なスケーリング率のみを行うスケーラであってよい。その代わりに、第1および第2のチャネルのスケーラのうちいずれかは、第3のチャネルにスケーリングを行ってよい。マルチプレクサ1620および1622は、少なくとも三つのチャネルのうちいずれが、入手可能なスケーラのいずれに向けられるかを制御してよい。例えば、マルチプレクサ1620は、スロット1630あるいは1632のスケーラの第1の種類のスケーリング動作を行うチャネル3を選択してよく、マルチプレクサ1622は、スロット1634あるいは1636のスケーラの第2の種類のスケーリング動作を行うチャネル1を選択してよい。一つのチャネルはさらに任意の数の入手可能なスケーラを利用することができる。
【0110】
FRCパイプライン550はさらに、モーションジッタを低減すべくスムーズムービーモードを含みうる。例えば、デインタレーサが、入力ビデオ信号のモードを検知するフィルムモード検知ブロックを含んでよい。ビデオ入力信号が第一の周波数で動く際(例えば60Hz)、より高い周波数(例えば72Hz)あるいはより低い周波数(例えば48Hz)に変換されてよい。より高い周波数に変換する場合、フレーム繰り返し指示信号がフィルムモード検知ブロックからFRCブロックへ提供されうる。フレーム繰り返し指示信号は、第1群のフレーム中(例えばフレームのなかの一つ)に高く、デインタレーサが生成しうる第2群のデータフレーム中(例えば4フレーム)に低くてよい。フレーム繰り返し指示信号が高い間、FRCはフレームを繰り返すことでより高い周波数で正しいデータ列を生成してよい。同様に、より低い周波数に変換する場合、フレーム間引き指示信号がフィルムモード検知ブロックからFRCブロックへ提供されうる。フレーム間引き指示信号が高い間、特定のフレーム群がデータ列から間引かれることで、より低い周波数で正しいデータ列が生成される。
【0111】
スケーラ配置モジュール1660が示すように、望ましいスケーリングの種類に応じて、スケーラは様々なスケーラスロット1630、1632、1634、および1636に配置される構成をとってよい。スケーラスロット1632および1636は、両方ともメモリインタフェースの後に配置されるが、スケーラスロット1632は、第1のチャネルに行われるスケーリング動作に対応し、スケーラスロット1636は、第2のチャネルに行われるスケーリング動作に対応する。図示されるように、一つのスケーラ配置モジュール1660は特定のスケーラ構成に対応する出力を選択するマルチプレクサ1624を含みえ、一方、別のスケーラ配置モジュール1660はマルチプレクサを含まなくてよいが、代わりに別のビデオパイプライン部材に直接連結されるスケーラの出力を持ちうる。マルチプレクサ1624は、二つのスケーラスロットのみを利用して三つの動作モードを実装する柔軟性を提供する(図17により詳細に示す)。例えば、マルチプレクサ1624が提供される場合、スロット1630に配置されるスケーラは、ダウンスケーリングあるいはアップスケーリングを提供するメモリに連結されえ、さらにはマルチプレクサ1624に連結されうる。メモリ動作をしなくてよい場合、マルチプレクサ1624はスケーラスロット1630の出力を選択してよい。または、メモリ動作をする必要がある場合、スケーラスロット1630のスケーラはデータをスケーリングしてよく、マルチプレクサ1624は、データをアップスケーリングあるいはダウンスケーリングし、スケーラスロット1632に配置される別のスケーラからデータを選択する。そしてマルチプレクサ1624の出力は、ブランクタイムオプティマイザ1650などの別のビデオパイプライン部材に提供されうるが、これを図18との関連で詳述する。
【0112】
図17に示すように、スケーラ配置モジュール1660は、少なくとも入力FIFOバッファ1760、メモリインタフェース530への接続、三つのスケーラ配置スロット1730、1734、および1736のうちの少なくともいずれか、書き込みFIFOバッファ1740、読み出しFIFOバッファ1750、および出力FIFOバッファ1770を含みうる。スケーラ配置スロットは、図16に示すスロットに対応していてよい。例えば、スケーラ配置スロット1734はスロット1630あるいは1634に対応していてよく、同様にスケーラ配置スロット1730はスロット1630に対応していてよいが、これは上述のようにマルチプレクサ1624を利用することでスロット1630がスケーラ配置スロット1730および1734の機能を行うことができるようになる。一つまたは二つのスケーラが、三つのうち任意の一つまたは二つのスケーラ配置スロット1730、1734、あるいは1736に、メモリインタフェース530に対して配置されてよい。スケーラ配置モジュール1660はFRCパイプライン550の任意のチャネルパイプラインのうちの一部であってよい。
【0113】
同期モードを行う場合、スケーラがスケーラ配置スロット1730に配置されうる。このモードにおいて、FRCはシステムに存在せず、特定のFRCチャネルパイプラインによるメモリアクセスの必要がなくなる。このモードにおいては、出力v−sync信号は入力v−sync信号にロックされうる。
【0114】
スケーラは代わりにスケーラ配置スロット1734内に配置されうる。FRCが必要であり入力データがダウンスケーリングされるべき場合には、スケーラはスロット1734に配置されるのが望ましい。メモリに書き込む前に入力データをダウンスケーリングすると(つまりより小さいフレームサイズが望ましいであろう場合)、結果として、必要とされるメモリ記憶量が減らされる。より少ないデータがメモリに記憶されうるので、出力データ読み取りレートが減少し、これによりさらに、必要とされる全メモリ帯域幅が減らされ(またコストも減らされ)、より効率的なシステムが提供される。
【0115】
別のシナリオにおいては、スケーラはスケーラ配置スロット1736に配置されうる。FRCが必要であり入力データがアップスケーリングされるべき場合には、スケーラはスロット1736に配置されるのが望ましい。データは読み出される出力データよりも低いレートでメモリに提供されうる(つまり、フレームサイズが出力よりも入力で小さい)。また、より小さいフレームを記憶してその後にスケーラを出力で利用してフレームサイズを増加させることで、より少ないデータをメモリに書き込みうる。例えば一方でスケーラがスロット1734のメモリの前に配置され、入力データをアップスケーリングするのに利用する場合、より大きなフレームがメモリに記憶され、より広い帯域幅が必要となろう。しかしながら、この場合、スケーラをメモリの後に配置することで、より小さなフレームが初めにメモリに記憶されることになり(より狭い帯域幅を消費する)、これは後に読み出されアップスケーリングされうる。
【0116】
二つの別個のスケーラ配置モジュール1660において二つの独立したスケーラがありうるので、第1および第2のチャネルについては、これらのスケーラ配置モジュール1660の両方にメモリアクセス要件がある場合、それらのいずれかが高い帯域幅を要求し、他方は低い帯域幅メモリアクセスを要求しうる。ブランクタイムオプティマイザ(BTO)マルチプレクサ1650は、メモリ大気幅を減らし、任意の数のチャネルに記憶フィールドラインを共有させるべく、一以上の記憶バッファ(一以上のフィールドラインを記憶するのに十分な大きさを持つ)を提供して、これによりメモリ記憶要件を減らしうる。
【0117】
図18は、BTOマルチプレクサ1650(図16)の動作の例示である。図18に示すように、第1のチャネル(主要チャネル)は、スクリーン1810の大部分を占め、第2のチャネル(PIP)はスクリーン1810のより小さな部分を示す。その結果、PIPチャネルはより小さいアクティブデータを持ちえ、同じ時間間隔において主要チャネルよりも少ないメモリアクセスを要するので、より狭い帯域幅を要する。
【0118】
例えば、1フレーム内の一つのフィールドラインが16ピクセルを含む場合、PIPチャネルは、そのフレームの全フィールドの4ピクセルを占めうるが、主要チャネルは残りの12ピクセルを占めうる。故にPIPチャネルが4ピクセルを処理するのにメモリアクセスする際に要する時間量は、主要チャネルのものより長いので、メモリアクセスタイムライン1840(つまりPIPがより大きなブランク時間間隔を有する)が示すようにより狭い帯域幅を要する。故に、必要とされるメモリ帯域幅を減らすべく、PIPチャネルは実質的により遅いレートでメモリアクセスして主要チャネルに残りの帯域幅を使わせうる。
【0119】
BTOマルチプレクサ1650は、異なるチャネルのメモリアクセスの際に、様々なクロックレートを利用するよう構成されうる。例えば、より遅いクロックレートを特定のチャネルに適用したい場合、BTOマルチプレクサ1650は、一つのクロックレート1844を利用してメモリアクセスブロック(クライアント)1820(つまりPIPチャネル)から要求されたデータを受信して、データをフィールドライン記憶バッファに記憶し、(より遅くてよい)第2のクロックレート1846を利用してメモリアクセスしうる。より遅いクロックレートを利用してメモリアクセスすべくフィールドラインバッファを利用するのではなく、クライアントが高いクロックレートを利用して直接メモリアクセスするのを防ぐことで、必要帯域幅を減らすことができる。
【0120】
BTOマルチプレクサ1650は、異なるチャネルフィールドラインバッファの共有を実現することで、さらにオフチップメモリ300が必要とする記憶量を減らしうる。こうすることでBTOマルチプレクサ1650は、共有されたフィールドラインバッファを利用して、ディスプレイの一部を共有する異なるチャネルをブレンドあるいはオーバレイを行うことができる。
【0121】
BTOマルチプレクサ1650の出力は、色処理およびチャネルブレンドビデオパイプライン560(図5)へ提供されてよい。図19は、色処理およびチャネルブレンド(CPCB)ビデオパイプライン560をさらに詳細に示す。CPCBビデオパイプライン560は、少なくとも、サンプラ1910、視覚処理およびサンプルモジュール1920、オーバレイエンジン2000、補助チャネルオーバレイ1962、さらなる主要および補助チャネルスケーリングおよび処理モジュール1970および1972、署名アキュムレータ1990、およびダウンスケーラ1980を含む。
【0122】
CPCBビデオパイプライン560の機能は、ルマ(luma)およびクロマ(chroma)エッジ強調、ブルーノイズ形成マスクによるフィルムグレイン生成および追加による画像の強調などのビデオ信号特徴の向上を少なくとも含みうる。さらに、CPCBビデオパイプライン560は、少なくとも二つのチャネルをブレンドすることができる。ブレンドされたチャネルの出力は選択的に第3のチャネルとブレンドされて、三つのチャネルがブレンドされた出力および二つのチャネルがブレンドされた出力を提供しうる。
【0123】
図21に示すように、CMU1930は、CPCBビデオパイプライン560のオーバレイエンジン2000部分に含まれえ、少なくとも一つのビデオ信号特徴を向上させうる。ビデオ信号特徴は、画像の適応コントラスト強調2120、輝度、コントラスト、色相および彩度調節を含みえ、局所的な色のインテリジェントリマップ(intelligent remapping of color locally)2130、色相および輝度を変えないインテリジェント彩度制御(intelligent saturation control)、ルックアップテーブル2150および2160によるガンマ制御、および望ましい色空間への色空間変換(CSC)2110を含みうる。
【0124】
CMU1930のアーキテクチャは、CMUに任意の形式でビデオチャネル信号1942を受信させ、出力1932を任意の他の形式に変換させる。CMUパイプラインの前にあるCSC2110はビデオチャネル信号1942を受信して、任意の可能性のある3色空間をビデオ色処理空間に変換しうる(例えば、RGBをYCbCrへ変換)。さらに、CMUパイプラインの終わりのCSCは、色処理空間から出力3色空間に変換しうる。包括処理機能2140を利用して、輝度、コントラスト、色相および/または彩度を調節しうるし、出力CSCと共有されうる。CSCおよび包括処理機能2140はマトリクス乗算演算を行うので、二つのマトリクス乗算器を一つに組み合わせてもよい。この種類の共有は、二つのマトリクス乗算演算を組み合わせた後の最後の係数を予め算出することで行われうる。
【0125】
CPCBビデオパイプライン560はさらに、特定の数のビットに、ディスプレイデバイスが必要としうるディザ処理を施してよい。少なくとも一つのチャネル出力のインタレーサも提供されてよい。CPCBビデオパイプライン560はさらに、デバイスに表示されうるチャネル出力の少なくとも一つに対して制御出力(Hsync、Vsync、Field)を生成しうる。さらに、CPCBビデオパイプライン560は、輝度、コントラスト、色相および彩度調節を包括的に、出力チャネルの少なくとも一つに対して行いえ、出力チャネルの少なくとも一つに対して、さらなるスケーリングおよびFRCを提供しうる。
【0126】
図16および19に戻ると、FRCパイプライン550からのチャネル出力1656、1652、および1654がCPCBビデオパイプライン560に提供される。第1のチャネル1656は、第1のチャネル1656上のアップサンプリングビデオ信号のサンプラ1910を利用しうる第1の経路に沿って処理されえ、サンプラ1910の出力1912は、主要なチャネルオーバレイ1960および補助チャネルオーバ1962の両方に提供されて、出力の少なくとも一つのブレンド画像を生成しうる。第2のチャネル1652は、モジュール1920に対して視覚処理およびサンプリングを行う第2の経路に沿って処理されうる。視覚処理およびサンプリングモジュール1920の出力は(ビデオ信号をアップサンプルしうるが)、ビデオオーバレイ1940(あるいはオーバレイエンジン2000)に入力されて第3のチャネル1654(サンプラ1910によっても実行されうる)を出力とともにブレンドあるいは配置しうる。オーバレイエンジン2000の機能は図20を参照しながら詳述する。
【0127】
ビデオオーバレイの出力1942(第2のビデオチャネル信号1625とオーバレイされた第1のビデオチャネル信号1623であってよい)は、CMU1930を介して主要なチャネルオーバレイ1960に提供されてよく、さらにマルチプレクサ1950に提供されてよい。ビデオオーバレイの出力1942を受信することに加えて、マルチプレクサ1950はさらに視覚処理およびサンプリングモジュール1920およびサンプラ1910を受信してよい。マルチプレクサ1950は、どのビデオ信号入力を補助チャネルオーバレイ1962に提供するか選択するよう動作してよい。または、マルチプレクサ1951は、マルチプレクサ1950の出力あるいはCPU1930の出力1932のいずれかを選択して、補助チャネルオーバレイ1962へビデオ信号出力1934として提供してよい。処理部を主要なチャネルオーバレイおよび補助チャネルオーバレイの前に配置することで、同じビデオ信号が主要チャネルオーバレイおよび補助チャネルオーバレイに提供させる。1970および1972によるさらなる処理の後、同じビデオ信号(VI)は同時に1)主要出力1974への主要な出力信号としての表示用に出力、および2)補助出力1976への補助出力信号としての表示用あるいは記憶用に出力される前にさらにダウンスケーリングされうる。
【0128】
主要な出力1974および補助出力1976両方についてデータ選択を独立して制御するべく、第1のビデオチャネル信号1932および第2のビデオチャネル信号1934を独立して第1および第2のビデオチャネルオーバレイモジュール1940から選択することで、主要チャネルおよび補助チャネルを形成しうる。補助チャネルオーバレイモジュール1962は、第1のビデオチャネル信号1652、第2のビデオチャネル信号1654、あるいはオーバレイされた第1および第2のビデオチャネル信号1942を選択しうる。CMU1930は第1のビデオチャネル信号1652に適用され、第2のビデオチャネル信号1654は、第1および第2のビデオチャネル信号が同じあるいは異なる色空間を有するか否かに応じてマルチプレクサ1951によりCMU1930の前あるいは後に選択されうる。さらに、第1および第2のビデオチャネル信号1932および1934は、独立して第3のビデオチャネル信号1656とブレンドされうる。
【0129】
CPCBビデオパイプライン560はさらに、ダウンスケーラ1980が表す補助出力1976にスケーリングおよびFRCを施しうる。このフィーチャは、主要な出力1974から別個の補助出力1976を提供するのに必要となる場合がある。より高い周波数クロックがスケーリングクロックとして選択されるべきなので、CPCBビデオパイプライン560は主要な出力クロックをランオフしてよい、というのも補助クロック周波数は主要クロックのもの以下だからである。ダウンスケーラ1980はさらに、インタレースされたデータを生成する能力を有してよく、これはFRCおよび出力データフォーマットを経て補助出力として利用されうる。
【0130】
第1のチャネルがSDTVビデオ信号であり、主要な出力1974がHDTV信号であり補助出力1976がSDTVビデオ信号であるべきである幾らかのシナリオにおいては、CMU1930は第1のチャネルSDビデオ信号をHDビデオに変換しえ、その後HD色処理を施しうる。この場合、マルチプレクサ1950は、自身の出力ビデオ信号1942として(CMU1930に渡されなくてもよい信号を)選択してよく、これによりHD信号を主要なチャネルオーバレイモジュール1960に提供して、処理済SDTV信号を補助チャネルオーバレイ1962に提供してよい。さらに、補助チャネルスケーリングおよび処理モジュール1972は、補助出力1976に色制御を行ってよい。
【0131】
第1のチャネルがHDTVビデオ信号であり、主要な出力1974がHDTV信号であり補助出力1976がSDTVビデオ信号であるべきである幾らかの他のシナリオにおいては、CMU1930はHD処理を行い、マルチプレクサ1951はCMU1932の出力を選択してHDTV処理済信号を補助チャネルオーバレイモジュール1962に提供してよい。さらなる補助チャネルスケーリングおよび処理モジュール1972は、補助出力1976用に色空間をSDTVに変換する色制御を行ってよい。
【0132】
補助出力1974および1976両方がSDビデオ信号である、幾らかの他のシナリオにおいては、さらなるチャネルスケーリングおよび処理モジュール1970および1972は同様の色制御機能を行って信号を対応する主要出力1974および補助出力1976に出力する準備を整えてよい。
【0133】
ビデオチャネルがパイプラインセグメント540、550、560、および570のいずれにおいてもパイプラインの特定の部分を利用しない場合(図5)、その部分を別のビデオチャネルで利用されるよう構成してビデオ品質を向上させてよい。例えば、第2のビデオチャネル1264がFRCパイプライン550でデインタレーサ340を利用しない場合、第1のビデオチャネル1262を第2のビデオチャネルパイプラインのデインタレーサ340を利用するよう構成してビデオ品質を向上させてよい。図15との関連で記載したように、さらなるノイズ低減器330およびさらなるデインタレーサ340が、共有メモリパイプラインセグメント1260にさらなるフィールドラインを同時に処理させることで(例えば同時に6つのフィールドライン処理)特定のビデオ信号の品質を向上させてよい。
【0134】
CPCBビデオパイプライン560を利用して提供されうる例示的出力形式の幾らかは、National Television Systems Committe(NTSC)およびPhase Alternating Line(PAL)の同じ入力画像の主要出力および二次的出力、HDおよびSD(NTSCあるいはPAL)主要および二次的出力を含み、第1のチャネル画像が主要出力に提供され第2のチャネル画像が補助出力に提供される二つの異なる出力を含み、オーバレイされる第1および第2のチャネルビデオ信号を主要出力に含み、および一つのチャネルビデオ信号(第1のチャネルあるいは第2のチャネル)を補助出力に含み、異なるOSDブレンド要素(アルファ値)を主要出力および補助出力に含み、独立した輝度、コントラスト、色相、および彩度調節を主要出力および補助出力に含み、主要出力および補助出力に異なる色空間(例えば主要出力にRec.709、補助出力にRec.601)を含み、および/または、異なる群のスケーリング係数を第1のチャネルスケーラおよび第2のチャネルスケーラに利用することでよりシャープな/スムーズな画像を補助出力に含む。
【0135】
図20は、オーバレイエンジン2000(図19)を詳細に示す。オーバレイエンジン2000は、少なくともビデオオーバレイモジュール1940、CMU1930、第1および第2のチャネルパラメタ2020および2030、セレクタ2010、および主要M−プレーンオーバレイモジュール2060を含む。主要M−プレーンオーバレイ2060は、主要チャネルオーバレイ1960(図19)に類似しているが、さらなるチャネルビデオ信号2040を第三のチャネル入力1912(図19)とブレンドあるいはオーバレイするのに利用されうる追加的機能を含みうる。
【0136】
オーバレイエンジン2000は、最後のディプレイキャンバス上にM個の入手可能な独立したビデオ/グラフィックプレーンを配置することで、単一のビデオチャネルストリームを生成しうる。一つの特定の実施形態においては、オーバレイエンジン2000は、6つのプレーンを最終ディスプレイキャンバス上に配置することで単一のチャネルストリームを生成しうる。各プレーンのディスプレイスクリーン上の位置は構成可能である。各プレーンの優先度もまた構成できてよい。例えば、プレーンのディスプレイキャンバス上の位置を重ねあわせる場合、優先度のランクは、どのプレーンを最上部に配置してどのプレーンを隠すか、という問題を解決するのに利用されうる。オーバレイはさらにオプションで各プレーンを縁取るのに利用されてもよい。
【0137】
さらなるビデオチャネル信号2040の例、およびその源は、第1のチャネルビデオ信号1652であってよい主要プレーン、第2のチャネルビデオ信号1654であってよいPIPプレーン、オンチップキャラクタOSD生成器を利用して生成されるcharOSDプレーン、ビットマップOSDエンジンを利用して生成されうるビットマップOSDプレーンを含んでよい。OSD画像はメモリに記憶されえ、メモリインタフェースを利用してメモリ内の様々なビットマップされ予め記憶されたオブジェクトをフェッチして、それらをメモリにさらに記憶できるキャンバス上に配置するのに利用されてよい。メモリインタフェースはさらに、要求されたオブジェクトをフェッチする間に形式変換を行ってよい。ビットマップOSDエンジンは、記憶されたキャンバスをラスタ走査により読み出し、オーバレイに送ってよい。さらなるビデオチャネル信号2040は、カーソルOSDエンジンにより生成されえ、小さなオンチップメモリを利用してカーソルなどの小さなオブジェクトのビットマップ、外部源から受信した外部OSDを記憶するカーソルOSDプレーンを含みうる。外部OSDエンジンはラスタ制御信号およびディスプレイクロックを送出しうる。外部OSD源は、これら制御信号を参照として利用して、データをスキャン順に送信する。このデータはオーバレイにルーティングされうる。外部OSDプレーンがイネーブルな際に、Flexiportを利用して外部OSDデータを受信しうる。
【0138】
CMU1930の前のオーバレイ1940は、第1のビデオチャネルストリーム1653および第2のビデオチャネルストリーム1655をオーバレイしうる。オーバレイ1940は、CMU1930に単一のビデオストリームで動作させ、多数のビデオチャネルストリーム用にCMU1930内でモジュールを複写する必要をなくすことで、CMU1930をより効率的に振舞わせてよい。単一のビデオチャネル信号1942をCMU1930に提供することに加えてオーバレイ1940は、さらに、ビデオ部分が第1のビデオチャネルストリームに属すか第2のビデオチャネルストリームに属すかを識別する部分(ピクセル毎の)インジケータ1944をCMU1930に提供してよい。
【0139】
第1のビデオチャネルストリーム1653および第2のビデオチャネルストリーム1655に対応する二群のプログラム可能なパラメタ2020および2030を提供してもよい。セレクタ2010は、どのプログラム可能なパラメタをCMU1930に提供するか選択すべく部分インジケータ1944を利用してよい。例えば、部分インジケータ1944が、CMU1930が処理する部分が第1のビデオチャネルストリーム1653に属すことを示している場合、セレクタ2010はCMU1930に、第1のビデオチャネルストリーム1653に対応するプログラム可能なパラメタ2020を提供してよい。
【0140】
ビデオプレーンと同じ数の層があってよい。層0は最下層であってよく、それに続く層が増加する層インデックスを持ってよい。層は、次元的特徴あるいは位置的特徴を持つのではなく、それらが積層されるべき順序を提供していてよい。オーバレイエンジン2000は、層0から始まりそこから上昇する層を混合してよい。層1は第一に、層1に置かれるビデオプレーンに関連付けられるブレンド係数(blend factor)を利用して層0にブレンドされてよい。層0および層1の出力のブレンドは、その後層2とブレンドされてよい。利用されうるブレンド係数は、層2に置かれるプレーンに関連付けられるものであってよい。層0、層1、および層2の出力のブレンドは層3とブレンドされ、この動作をその後、最終層が混合されるまで続けてよい。当業者であれば、層のブレンドを、本発明の教示から逸脱しない範囲で任意の組み合わせで行う選択をしてよいことを理解しよう。例えば、層1が層3とブレンドされ、その後層2とブレンドされてもよい。
【0141】
さらに、オーバレイエンジン2000は主要出力チャネルとの関連で記載されたが、オーバレイエンジン2000を補助出力チャネルに適用してM−プレーンオーバレイを提供するよう色処理およびチャネルブレンドパイプライン560を修正してもよい。
【0142】
図22は、ビデオパイプラインの後端パイプラインステージ570をより詳細に示す。後端パイプラインステージ570は、少なくとも主要出力フォーマッタ2280、署名アキュムレータ1990、補助出力フォーマッタ2220およびセレクタ2230を含みうる。
【0143】
後端パイプラインステージ570は、主要出力および補助出力の両方の出力フォーマットを行いえ、補助出力として制御出力(Hsync、Vsync、Field)を生成しうる。後端パイプラインステージ570は、デジタルインタフェースおよびアナログインタフェース両方を助ける。主要出力フォーマッタ2280は、処理済主要ビデオチャネル信号1974を受信して、対応する主要出力信号492aを生成しうる。補助出力フォーマッタ2220は、処理済補助ビデオチャネル信号1976を受信して対応する補助出力信号492bを生成しうる。署名アキュムレータ1990は、補助ビデオチャネル信号1976を受信して、蓄積されている信号間の差異を蓄積および比較して、出力されたビデオ信号のビデオ信号品質を決定してよく、必要であればこの情報をプロセッサに提供してシステムパラメータを変更してよい。
【0144】
補助ビデオチャネル信号1976はさらに、出力492b用にフォーマットされる前にCCIR656エンコーダ(不図示)に提供されてよい。CCIR656エンコーダは、信号を外部記憶装置あるいは他の適切な手段に対して準備するべく配置するよう任意の必要なエンコードを行ってよい。または、補助ビデオチャネル信号1976を、セレクタ2230を利用してエンコードもフォーマットもせずに出力信号492bとして提供して、バイパス補助ビデオチャネル信号2240を選択してよい。
【0145】
後端パイプラインステージ570のインタレースモジュール(不図示)も提供されてよい。入力信号がインタレースされる場合、第一にデインタレーサ340によりプログレッシブに変換されてよい(図13)。デインタレーサは、ビデオパイプラインステージの全ての後続のモジュールがプログレッシブドメインで動作しうるので、必要となりうる。後端パイプラインステージ570のインタレーサは、インタレースされた出力が所望される場合に選択的にONになってよい。
【0146】
インタレーサモジュールは少なくとも二つのピクセルラインを記憶するのに十分な大きさのメモリを少なくとも含みうるが、必要であれば全フレームを記憶するよう修正することができる。プログレッシブな入力は、プログレッシブなタイミングでメモリに書き込まれてよい。プログレッシブなタイミングでロックされた、インタレースされたタイミングは、ピクセルレートの半分で生成されてよい。データはインタレースされたタイミングで、メモリから読み出されてよい。偶数のフィールドラインは奇数のフィールドから間引かれてよく、奇数のフィールドラインは偶数のフィールドから間引かれてよい。これにより、今度は、任意のデバイスでの利用に適したインタレースされた出力が生成されうる。
【0147】
故に、共有記憶容量を利用して多数の高品質なビデオチャネルストリームを提供する装置および方法が提供される。当業者であれば、本発明が記載された実施形態以外の方法で実施することができることを理解するであろう、というのも実施形態は限定目的からではなく、例示目的で提示されており、本発明は以下の請求項のみにより限定されるからである。
【図1A】
【図1B】
【技術分野】
【0001】
本願は、2006年4月18日出願の米国仮出願番号第60/793,288、2006年4月18日提出の米国仮出願番号第60/793,276、2006年4月18日出願の米国仮出願番号第60/793,277、2006年4月18日出願の米国仮出願番号第60/793,275の恩恵を享受しており、各々の開示の全体をここに参照として組み込む。
【背景技術】
【0002】
伝統的に、マルチビデオチャネルテレビディスプレイスクリーンは、一以上のチャネルを同時にディスプレイスクリーンの随所で観られるようデュアルチャネルビデオ処理チップが備わっている。画像の中に画像を表示するこの形式は、通常ピクチャインピクチャあるいはPIPとして称される。図1Aはアスペクト比4:3のディスプレイスクリーンの随所に二つのチャネルを表示する一例である。スクリーン100Aはスクリーンの主要部に第1のチャネル112を、スクリーンの実質的により小さな部分に第2のチャネル122を、それぞれ同時に表示する。図1Bは第1のチャネルおよび第2のチャネルを、スクリーンの異なる部分に、実質的に同じアスペクト比で表示する一例である。これらについて以下で詳述する。
【0003】
PIPスクリーン100Aを生成する典型的なテレビシステムを図2に示す。テレビディスプレイシステム200は、テレビ放送信号202、ハイブリッドTVチューナ210、ベースバンド入力280、復調器220、MPEGコーデック230、オフチップ記憶装置240、オフチップメモリ300、ビデオプロセッサ250、および外部部材270(例えばディスプレイ)を含む。ハイブリッドTVチューナ210は、テレビ放送信号202が提供する一以上のテレビチャネルにチューニングすることができる。ハイブリッドTVチューナ210は、復調器220に対してデジタルテレビ信号を、およびビデオプロセッサ250に対してアナログビデオ信号成分(例えば、コンポジットビデオベースバンド信号(CVBS))を提供しうる。さらに、ベースバンド入力280は、様々なテレビ信号(例えば、CVBS、S−Video、Component)を受信して、それらをビデオプロセッサ250に提供しうる。他の外部デジタルあるいはアナログ信号(例えば、DVIあるいはHigh Definition(HD))がビデオプロセッサ250に提供されてもよい。
【0004】
ビデオは復調器220により復調され、その後MPEGコーデック230により圧縮解除されてよい。MPEGコーデック230が要する動作の中には、データ記憶すべくオフチップ記憶装置240を利用しうるものがある。デジタル信号はその後ビデオプロセッサ250により処理されうるが、ビデオプロセッサ250は、外部部材270に表示するのに適切な信号260を生成するデュアルチャネル処理チップであってよい。ビデオプロセッサ250は、オフチップメモリ300を利用して、ノイズ低減およびデインタレース、3D YC分離およびフレームレート変換(FRC)などのメモリ集中ビデオ処理動作を行いうる。
【0005】
このようなPIPへの適用の際に第1のチャネル112は第2のチャネル122よりも重要であると一般的に認識されている。PIP生成に利用される典型的なデュアルチャネル処理チップは、第1のチャネル112の大きなディスプレイを生成する第1のチャネルビデオパイプの方に品質的に重きを置いている。第2のチャネル122の、より小さなディスプレイを生成する第2のチャネルビデオパイプは、コスト削減目的から品質的に劣る。例えば、デインタレース、ノイズ低減、およびビデオデコードなどの3−Dビデオ処理動作は第1のチャネルビデオパイプに実装され得、一方で第2のチャネルビデオパイプには2−Dビデオ処理動作しか実装されない。3−Dビデオ処理動作は、空間・時間ドメインでビデオを処理する動作のことであり、しばしば処理動作で利用される一以上のビデオフレームをバッファリングする。対照的に、2−Dビデオ処理動作は、空間ドメインのビデオ処理のみを行い、現在のビデオフレームに対してのみ行われる。
【0006】
アスペクト比16:9のワイドディスプレイスクリーンの到来により、同じサイズの二つのチャネル、あるいはアスペクト比4:3の二つのチャネルを同じスクリーンに表示する需要が益々高まっている。この用途形態は、通常ピクチャアンドピクチャ(PAP)と称される。図1Bにおいて、スクリーン100Bは第1のチャネル110と、スクリーンの第二部分に実質的に同じアスペクト比が表示される第2のチャネル120とを表示している。これら用途において、第1のチャネルは第2のチャネルと類似した品質を有すよう生成されるべきである。
【0007】
従って二つの高品質なビデオ画像を生成する目的上、第1のビデオチャネルパイプおよび第2のビデオチャネルパイプ両方への3‐Dビデオ処理の実装が必要となる。望ましいディスプレイを生成する3−Dビデオ処理は、品質ロスあるいは統一性ロスのない画像表示に適した時間フレーム内で行われる必要があるメモリ集中操作を要する。メモリ動作は、3−Dビデオ処理を要するチャネル数に比例して増加する。典型的なデュアルビデオ処理チップは、高品質の二つのビデオ信号を処理する能力に欠け、それゆえに、高いビデオ品質を有する二つのチャネルを表示する需要が増える中、使用されなくなる傾向にある。
【0008】
典型的なデュアルビデオ処理チップが多数の高品質ビデオ信号を処理する能力に欠ける理由の一つは、ビデオプロセッサとオフチップメモリとの間で必要となるデータ帯域幅が大量であることにある。伝統的にビデオ処理チップパイプラインの一部分には、ノイズ低減器およびデインタレーサが含まれ、これらのいずれもオフチップメモリに大量のデータ帯域幅が必要となる。
【0009】
特に、ノイズ低減器は、そもそも、あるフィールドを次のフィールドと比較して、各フィールドで同じでないフィールドの部分を削除する働きをする。この理由から、ノイズ低減器は、現在のフィールドと比較する目的から少なくとも二つのフィールドの記憶を必要とする。デインタレーサは、二つの記憶されているフィールドを読み出して結合し、これによりインタレーサの動作を逆転する。
【0010】
図3は、典型的なビデオプロセッサのノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を図示する。ビデオ処理パイプラインの一部分は、ノイズ低減器330、デインタレーサ340、およびオフチップメモリ300を含み、オフチップメモリ300は少なくとも四つのフィールドバッファセクション310、311、312、および313を含む。
【0011】
第1のフィールドインターバル中に、ノイズ低減器330は、フィールドバッファセクション310を読み出し、それをビデオ信号320と比較し、低減したノイズを持つ新たなフィールドを生成してこのフィールド出力322を二つのフィールドバッファセクション311および312に書き込む。フィールドバッファセクション311および312に前に記憶されていた内容は、フィールドバッファセクション310および313にそれぞれコピーされる。故に、該フィールドインターバルの終わりには、ノイズ低減器330のフィールド出力322がフィールドバッファセクション311および312に記憶され、フィールドバッファセクション311および312に前に記憶されていた内容は、今はそれぞれフィールドバッファセクション310および313にある。
【0012】
後続のフィールドインターバル中に、前のフィールドインターバルからのノイズ低減器330から出力されたフィールドを含むフィールドバッファセクション312がデインタレーサ340から読み出され、このフィールドインターバルの前のフィールドインターバルからのノイズ低減器330から出力されたフィールドを含み、フィールドバッファセクション312に記憶されていたフィールドバッファセクション313が、デインタレーサ340により読み出される。現在のフィールドインターバルのノイズ低減器330のフィールド出力322もデインタレーサ340により読み出される。デインタレーサ340はこれらフィールドセグメントを処理して複合して、デインタレースされた出力342をビデオパイプラインの次のモジュールへ提供する。
【0013】
一例である上述したビデオパイプライン部分は、単一のチャネルについてこれら操作を行い、操作は各追加的チャネルごとに増倍する。従って、メモリアクセス帯域幅は同じインターバルに書き込む/読み込むべきデータ量に比例して増えるので、ノイズ低減およびデインタレースを多数のチャネルに行うことによって、同様にデータ帯域幅が増える。上述のビデオ処理操作が驚くほどの帯域幅を必要とすることによって、これら操作を同時に行う能力は制限を受ける。
【0014】
故に、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく、一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションにおけるメモリアクセス帯域幅を減らすシステムおよび方法が望まれている。
【発明の開示】
【0015】
本発明の原理において、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションでメモリアクセス帯域幅を減らすシステムおよび方法が提供される。
【0016】
フレームレート変換を行うシステムおよび方法が提供される。複数のビデオ信号を樹脂しうる。複数のビデオ信号のうち第1のビデオ信号を選択しうる。選択されたビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つにスケーラの配置を構成しうる。ビデオ信号は、別の回路部材に出力されるよう、スケーリングされうる。
【0017】
二以上のビデオ信号にメモリアクセスを共有させるシステムおよび方法が提供される。二つ以上のビデオ信号の各々からメモリアクセス要求が受信されうる。各要求について必要帯域幅が決定されうる。各ビデオ信号の大域幅要件に基づいてメモリアクセス帯域幅を決定しうる。
【0018】
スケーラ配置モジュールの三つのスケーラ配置スロットの一つに、スケーラを配置するシステムおよび方法が提供される。第1のスケーラ配置スロットにおいては、入力ビデオ四号が同時にスケーリングされうる。第2のスケーラ配置スロットでは、入力ビデオ信号がダウンスケーリングされえ、ダウンスケーリングされたビデオ信号はメモリに書き込まれてよい。第3のスケーラ配置スロットでは、メモリから読み出されたビデオ信号がアップスケーリングされてよい。
【0019】
本発明の原理において、多数の高品質ビデオチャネルストリームを有するディスプレイを生成すべく、一以上のチャネルの一以上のビデオパイプラインステージの様々なセクションにおいてメモリアクセス帯域幅を減らす方法および装置が提供される。デュアルビデオプロセッサは、異なる形式でありうる一以上のアナログ/デジタル信号を受信しうる。一以上のビデオモードの二つの同期ビデオ信号をデコードすることのできるデュアルビデオデコーダ(たとえばNTSC/PAL/SECAMビデオデコーダ)が提供されてよい。ビデオモードの一つにおいて、デュアルビデオデコーダは、ビデオ信号のデコードに使用されるアナログ/デジタル変換器などの少なくとも一つの部材を共有すべく時分割多重化を行ってよい。
【0020】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、信号処理回路(例えばノイズ低減器および/またはデインタレーサ)に提供されてよい。信号処理回路は、様々なフィールドラインを記憶すべくメモリデバイスにアクセスしてよい。記憶されているフィールドラインの幾らかは、信号処理回路が必要としうるが、共有されてよい。記憶されているフィールドラインの幾らかを共有することで、全メモリ帯域幅および容量要件が減らされる。信号処理回路は、多数のフィールドライン処理を行うことができてよい。多数のフィールドセグメントのフィールドラインを記憶すべく一群のフィールドラインバッファを提供してよく、信号処理回路の対応する入力にデータを供給イしてよい。さらに記憶量を減らすべく、フィールドラインバッファの幾らかを、さらに信号処理回路内で共有してよい。
【0021】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、異なる様式にスケーリングされたビデオ信号を生成する一以上のスケーラに提供されてよい。スケーラは、メモリの前、メモリの後の、様々なスロット内に配置されうる、あるいは、メモリアクセスが必要とされない場合、メモリの前後いずれか(つまりメモリ間)に配置されうる。ビデオ信号がアップスケーリングを必要とする場合、メモリに記憶するデータ量を減らすべく、スケーラはメモリの後に配置される。ビデオ信号がダウンスケーリングを必要とする場合、メモリに記憶するデータ量を減らすべく、スケーラはメモリの前に配置されうる。または、一つのスケーラをメモリの前に配置して、別のスケーラをメモリの後に配置しておくことで、異なる様式でスケーリングされる二つのビデオ信号を提供しつつ(つまり、一方がアップスケーリングされつつ他方はダウンスケーリングされる、というように)、同時にメモリ記憶量および帯域幅を減らしてもよい。
【0022】
ビデオデコーダの出力、あるいはシステムの別の部材が提供する別の群のビデオ信号が、一以上のフレームレート変換部に提供されてよい。ブランクタイムオプティマイザ(BTO)が、第1のクロックレートにおけるビデオ信号のフレームのフィールドラインに関するデータを受信してよい。BTOは、フレームの次のフィールドラインが受信される前に入手可能な最大時間量を決定してよい。この決定に基づきBTOは、第2のクロックレートにおけるフレームからメモリへのフィールドラインの送受信を行ってよい。メモリアクセスに利用される第2のクロックレートは、第1のクロックレートより実質的に遅くして、これによりメモリ帯域幅を減らし、フィールドライン間で入手可能な時間量が短い別のビデオ信号のメモリアクセスを速めてもよい。今度は、BTOは本質的に、メモリ帯域幅の効率利用を促進するように幾らかのメモリクライアント(つまり、メモリアクセスを要する単位)からメモリアクセスを配信する。
【0023】
BTOのビデオ信号出力あるいはシステムの別の部材が提供する別の群のビデオ信号は、さらなる処理を受けるべくオーバレイエンジンに提供されてよい。オーバレイエンジンにおいては、二以上のビデオ信号をオーバレイして色管理部(CMU)に提供してよい。CMUはオーバレイされたビデオ信号を受信して、各部分でオーバレイされたビデオ信号を処理してよい。オーバレイされたビデオ信号の一部分が第1のビデオ信号に対応する旨を受信すると、CMUは、第1のビデオ信号部分に対応するパラメタを利用してビデオ信号部分を処理して出力を提供しうる。または、オーバレイされたビデオ信号の一部分が第2のビデオ信号に対応する旨を受信すると、CMUは、第2のビデオ信号部分に対応するパラメタを利用してビデオ信号部分を処理して出力を提供しうる。オーバレイエンジン内のマルチプレーン(M−プレーン)オーバレイ回路は、二以上のビデオ信号を受信し得、これら信号の一つはCMUにより提供され、オーバレイされた信号を提供してよい。ビデオ信号は優先度指示子を含みえ、そしてオーバレイ回路は優先度指示子に基づいて信号をオーバレイしてよい。
【0024】
オーバレイエンジンの出力あるいはシステムの別の部材が提供する別の群のビデオ信号は、プログレッシブであってよく、主要および/または補助出力ステージに提供されてよい。または、ビデオ信号は、オーバレイエンジンをバイパスして、主要および/または補助出力ステージに提供されてよい。主要および/または補助出力ステージにおいて、ビデオ信号は形式変換あるいは処理を経て、例えばディスプレイデバイスおよび記録デバイスなどの主要および/または補助デバイスの要件を充たしてよい。
【図面の簡単な説明】
【0025】
本発明の上述の、およびその他の目的および利点は、以下の詳細な説明を、添付図面とともに考慮することで明らかになる。添付図面にわたり、同様の参照番号は同様の部材を表す。
【0026】
【図1A−1B】同じスクリーンの随所に表示される二つのチャネルを例示する。
【0027】
【図2】PIPディスプレイ生成を例示する。
【0028】
【図3】典型的なビデオプロセッサのノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を例示する。
【0029】
【図4】本発明の原理によるテレビディスプレイシステムを例示する。
【0030】
【図5】本発明の原理によるデュアルビデオプロセッサのオンボードビデオ処理セクションの機能を詳細に示す。
【0031】
【図6】本発明の原理によるクロック生成システムを例示する。
【0032】
【図7−9】本発明の原理によるビデオ信号生成の三つのモードである。
【0033】
【図10】本発明の原理による三つのビデオ信号を生成すべく二つのデコーダを使用する実装例を例示する。
【0034】
【図11】本発明の原理による二つのビデオ信号の二つの部分を時分割多重化するタイミング図例である。
【0035】
【図12】本発明の原理によるデュアルビデオプロセッサのフロントエンドのビデオパイプライン機能を詳細に例示する。
【0036】
【図13】本発明の原理によるノイズ低減器およびデインタレーサのオフチップメモリアクセス動作を例示する。
【0037】
【図14】本発明の原理によるノイズ低減器およびデインタレーサのオフチップメモリアクセス動作のタイミング図を例示する。
【0038】
【図15】本発明の原理による多数フィールドライン処理を例示する。
【0039】
【図16】本発明の原理によるフレームレート変換およびスケーリングを行う詳細を示す。
【0040】
【図17】本発明の原理によるスケーラ配置モジュールを例示する。
【0041】
【図18】本発明の原理によるBTOマルチプレクサの動作を例示する。
【0042】
【図19】本発明の原理によるデュアルビデオプロセッサの色処理およびチャネルブレンド(CPCB)ビデオパイプラインを詳細に示す。
【0043】
【図20】本発明の原理によるオーバレイエンジンを詳細に示す。
【0044】
【図21】本発明の原理による色管理部を詳細に示す。
【0045】
【図22】本発明の原理によるデュアルビデオプロセッサのバックエンドビデオパイプラインを詳細に示す。
【発明を実施するための最良の形態】
【0046】
本発明は、一以上の高品質出力信号を生成すべく、一以上のチャネルの多数ビデオパイプラインステージの随所でメモリアクセス帯域幅を減らし、メモリおよびその他の処理資源を共有する方法および装置に関する。
【0047】
図4は、本発明の原理によるテレビディスプレイシステムを示す。図4に図示されるテレビディスプレイシステムは、テレビ放送信号202、デュアルチューナ410、MPEGコーデック230、オフチップ記憶装置240、オフチップメモリ300、デュアルビデオプロセッサ400、メモリインターフェース530、および少なくとも一つの外部部材270を含みうる。デュアルチューナ410はテレビ放送信号202を受信して、第1のビデオ信号412および第2のビデオ信号414を生成してよい。ビデオ信号412および414はその後デュアルデコーダ420に提供されうる。デュアルデコーダ420は、デュアルビデオプロセッサ400の内部にあるものとして示されているが、ビデオプロセッサ400の外部にあってもよい。デュアルデコーダ420は、第1のビデオ信号412および第2のビデオ信号414に対してデコーダ220(図2)と同様の機能を果たしてよい。デュアルデコーダ420は少なくともマルチプレクサ424と二つのデコーダ422とを含んでよい。代替例においては、マルチプレクサ424および1または2のデコーダ422はデュアルデコーダ420の外部にあってよい。デコーダ422はデコードされたビデオ信号出力426および428を提供する。デコーダ422は、MPEGデコーダと異なる任意のNTSC/PAL/SECAMデコーダであってよい。デコーダ422の入力は、デジタルCVBS、S−Video、あるいはコンポーネントビデオ信号であってよく、デコーダ422の出力は、Y−Cb−Crデータ信号のようなデジタル標準の定義であってよい。デュアルデコーダ420の動作に関しては、図7、8、9、10を参照しながら詳述する。
【0048】
マルチプレクサ424を利用して二つのビデオ信号412よび414のうちの少なくともいずれか、あるいは任意の数の入力ビデオ信号を選択してよい。この選択された少なくともいずれかのビデオ信号425はその後デコーダ422に提供される。この選択された少なくともいずれかのビデオ信号425は図面では、単一のビデオ信号として示して図面の煩雑さを避けているが、ビデオ信号425は任意の数のデコーダ422に提供できる任意の数のビデオ信号を表してよいことは理解されるべきである。例えば、マルチプレクサ424は5つの入力ビデオ信号を受信してよく、5つの入力ビデオ信号のうち二つを二つの異なるデコーダ422へ提供してよい。
【0049】
図4に示す特定のビデオ信号処理により、デュアルビデオプロセッサ400上の内部デュアルデコーダ420が利用され、これにより時間的推移用途において必要とされうる外部デコーダを利用する費用を省くことができる。例えば、デュアルデコーダ420の出力426および428のいずれかが656エンコーダ440へ提供されることで、ビデオ信号をインタレース前に標準形式に適切にエンコードしてよい。656エンコーダ440は、より早いクロック周波数で処理すべくデータサイズを減らすのに利用されてよい。例えば、幾らかの実施形態においては、656エンコーダ440は、二倍の周波数で処理すべく16ビットのデータ、h−syncおよびv−sync信号を、8ビットに減らしてよい。これは、SDビデオおよび任意のNTSC/PAL/SECAMデコーダおよびMPEGエンコーダの間でインタフェースする標準であってよい。エンコードされたビデオ信号413はその後、例えばビデオプロセッサのポートを介して外部MPEGコーデック230に提供され、時間推移ビデオ信号を生成しうる。別のポート、つまりデュアルビデオプロセッサ400のflexiport450を利用して時間推移ビデオ信号をMPEGコーデック230から受信しうる。これは、ビデオプロセッサの外にあるデジタルビデオ信号の幾らかの部分を処理するビデオプロセッサの複雑性を低減するのに望ましい場合がある。さらに、MPEGコーデック230が行う時間推移は、圧縮、圧縮解除、および不揮発性大容量記憶デバイスとのインタフェースを含みうる動作を必要とするが、これら全てがビデオプロセッサの範囲を超える場合がある。
【0050】
カーソル、オンスクリーン表示、あるいは、少なくとも一つの外部部材270で利用されうる、さもなくば外部部材に備えられうる放送ビデオ信号202以外の様々な他の形態のディスプレイも、デュアルビデオプロセッサ400を利用して生成されうる。例えば、デュアルビデオプロセッサ400はグラフィックポート460あるいはパターン生成器470をこの目的から含んでよい。
【0051】
デコードされたビデオ信号、および様々な他のビデオ信号、グラフィック生成器460、あるいはパターン生成器470は、セレクタ480に提供されうる。セレクタ480はこれらビデオ信号の少なくとも一つを選択して、選択された信号をオンボードビデオ処理セクション490に提供する。ビデオ信号482および484は、セレクタ480からオンボードビデオ処理セクション490に提供されうる二つの例示的信号である。
【0052】
オンボードビデオ処理セクション490は、デインタレース、スケーリング、フレームレート変換、およびチャネルブレンドおよび色管理などの、任意の適切なビデオ処理機能を行ってよい。デュアルビデオプロセッサ400の任意の処理資源は、メモリインタフェース530を介して、オフチップメモリ300へデータを送っても、オフチップメモリ300からデータを受け取ってもよく、オフチップメモリ300はSDRAM,RAMBUS、あるいは任意の他の種類の揮発性記憶装置であってよい。これら機能の各々は、図5を参照しながら詳述する。
【0053】
最後に、デュアルビデオプロセッサ400は一以上のビデオ出力信号492を出力する。ビデオ出力信号492は、表示用、記憶用、さらなる処理用、あるいは任意の他の適切な用途用に、一以上の外部部材270に提供されてよい。例えば、一つのビデオ出力信号492は、高精細テレビ(HDTV)解像度を支援する主要出力信号であり、第2のビデオ出力信号492は、標準精細テレビ(SDTV)解像度を支援する補助出力であってよい。
標準精細(DVD)ビデオレコーダ、標準精細TV(SDTV)、標準精細プレビューディスプレイ、あるいは任意の他の適切なビデオアプリケーションに補助出力を利用しながら、同時にデジタルTVあるいはプロジェクタのようなハイエンドの外部部材270を駆動するのに主要出力信号を利用することができる。ユーザにHDTVディスプレイで番組を視聴させながら、同時に、補助出力信号はユーザにHDTVプログラムを任意の適切なSDTV媒体(例えばDVD)に記録させてよい。
【0054】
図5は、本発明の原理によるデュアルビデオプロセッサ400のオンボードビデオ処理セクション490の機能をより詳細に示す。オンボードビデオ処理セクション490は、入力信号構成510、メモリインタフェース530、構成インタフェース520、フロントエンドパイプラインセクション540、フレームレート変換(FRC)およびスケーリングパイプラインセクション550、色処理およびチャネルブレンドパイプラインセクション560、およびバックエンドパイプラインセクション570を含みうる。
【0055】
構成インタフェース520は、プロセッサなどの外部部材から、例えばI2Cインタフェースを介して制御情報522を受信しうる。構成インタフェース522は、入力信号構成510、フロントエンド540、フレームレート変換550、カラープロセッサ560、バックエンド570、およびメモリインタフェース530を構成するのに利用されうる。入力信号構成510はデュアルビデオプロセッサ400上の外部入力と連結されえ、これにより入力502上のビデオ信号(HDTV信号、SDTV信号、あるいは任意の他の適切なデジタルビデオ信号)、および選択されたビデオ信号482および484を受信しうる(図4)。入力信号構成510は、その後受信されたビデオ信号のうち少なくとも一つ(例えば信号482、484、および502)をビデオ源ストリーム512としてフロントエンド540へ提供するべく構成されうる。
【0056】
この構成に基づいて、オンボードビデオ処理セクション490に提供されたこれら入力のうち様々なものが、オンボードビデオ処理パイプラインを利用して異なるときに処理されうる。例えば、一実施形態において、デュアルビデオプロセッサ400は、八つの入力ポートを含みうる。例示的ポートは、二つの16ビットHDTV信号ポート、一つの20ビットHDTV信号ポート、CCIR656形式であってよい三つの8ビットSDTVビデオ信号ポート、一つの24ビットグラフィックポートおよび一つの16ビット外部オンスクリーンディスプレイポートを含みうる。
【0057】
フロントエンド540は、入手可能な入力の少なくとも一つのビデオ信号ストリーム512(つまり、チャネル)から選択を行い、選択されたビデオ信号ストリームを一以上のビデオ処理パイプラインステージに沿って処理するよう構成されうる。フロントエンド540は、一以上のパイプラインステージから処理済みのビデオ信号ストリームをフレームレート変換およびスケーリングパイプラインステージ550に提供しうる。幾らかの実施形態においては、フロントエンド540は三つのビデオ処理パイプラインステージを含み、三つの別個の出力をFRCおよびスケーリングパイプラインステージ550へ提供しうる。FRCおよびスケーリングパイプラインステージ550においては、一以上の処理チャネルがありえる。例えば、第1のチャネルは主要スケーラおよびフレームレート変換部を含みえ、第2のチャネルは別のスケーラおよびフレームレート変換部を含みえ、第3のチャネルは、これらより低いコストのスケーラを含みうる。これらスケーラは互いに独立していてよい。例えば、一つのスケーラが入力画像を拡大している間に、別のスケーラが画像を縮小していてよい。スケーラは両方とも444ピクセル(RGB/YUB24ビット)あるいは422ピクセル(YC16ビット)で動作可能である。
【0058】
色処理およびチャネルブレンドパイプラインステージ560は、色管理機能を提供するよう構成されうる。これら機能は、色リマップ、輝度(brightness)、コントラスト、色相および彩度向上、ガンマ補正およびピクセルバリデーションを含みうる。さらに、色処理およびチャネルブレンドパイプラインステージ560は、ビデオブレンド機能、異なるチャネルのオーバレイ、あるいは二つのブレンドされたビデオチャネルの、第三のチャネルへのブレンドあるいはオーバレイを提供しうる。
【0059】
バックエンドパイプラインステージ570は、データフォーマット、符号付/符号なし数変換、彩度論理、クロック遅延、あるいはデュアルビデオプロセッサ400から一以上のチャネルが出力されるまでに必要となりうる任意の適切な最終信号動作を行うよう構成されうる。
【0060】
様々なパイプラインステージセグメントの各々は、メモリインタフェース530を利用してオフチップメモリ300に対するデータ送受信を行うよう構成されうる。メモリインタフェース530は少なくともメモリコントローラとメモリインタフェースとを含みうる。メモリコントローラは、メモリにより支援される最大スピードで動作するよう構成されうる。一実施形態においては、データバスは32ビットであってよく、200MHzの周波数で動作してよい。このバスは、1秒当たり12.8ギガビットに略近いスループットを提供しうる。メモリインタフェース530(つまりメモリクライアント)を利用する各機能ブロックは、メモリを動作のバーストモードにアドレスしうる。様々なメモリクライアント間のアービトレーションは、ラウンドロビン方式で、あるいは任意の他の適切なアービトレーション方式でなされうる。様々なパイプラインセグメントのより詳細な説明については、図12、19、20、21、および22に関連して提供される。
【0061】
デュアルビデオプロセッサ400の様々な部材およびパイプラインステージが、異なるクロック機構あるいはクロック周波数を必要としうる。図6は、これを目的として様々なクロック信号を生成するクロック生成システム600を図示する。クロック生成システム600は、少なくとも、水晶発振器610、汎用アナログフェーズロックドループ回路620、デジタルフェーズロックドループ回路640a‐nおよびメモリアナログフェーズロックドループ回路630を含む。水晶発振器610の出力612は、汎用フェーズロックドループ620、メモリフェーズロックドループ630、デュアルビデオプロセッサ400の別の部材、あるいはプロセッサ外部の任意の適切な部材に必要に応じて連結されうる。
【0062】
メモリアナログフェーズロックドループ630は、メモリクロック信号632および、メモリデバイス(例えば200MHzDDRメモリ)あるいは別のシステム部材を動かすクロック信号652として利用すべくセレクタ650により選択されうる異なる周波数636の他のクロック信号を生成する。
【0063】
汎用アナログフェーズロックドループ620は、一以上のデジタルフェーズロックドループ(PLL)回路640a‐n用のベースクロックとして利用されうる200MHzクロックを生成しうる。デジタルPLL回路640a‐nは、周波数合成器(つまり、回転数でベースクロック周波数を乗算すること)として振舞うオープンループモードで利用されうる。これに替えて、デジタルPLL回路640a−nを、各入力クロック信号642a−n(例えばビデオ同期入力)上にロックをかける周波数ロックを達成しうるクローズドループモードで利用しうる。デジタルPLLはクローズドループモードで、非常に遅いクロック信号に正確な周波数ロックを達成する能力を持つ。例えば、ビデオ処理分野においては、垂直ビデオクロック信号(v−sync)は50〜60Hzの範囲にあってよい。様々なシステム部材が、様々なオープンループあるいはクローズドループ信号を要しうるデジタルPLL回路640a−nの出力644a−nを利用しうる。各出力640a−nは、異なる周波数あるいは同じ周波数のクロック信号を提供する能力があるとして理解されるべきである。
【0064】
例えば、デジタルPLL回路640a−nが生成するクロック信号を利用しうる一部材はデュアルデコーダ420(図4)であり、その動作は図7、8、9、および10との関連において詳述する。デュアルデコーダ420はデコーダ422(図4)を含みうる。デコーダ422は、図7、8、および9との関連で詳述するように、様々な動作モードで利用されうる。
【0065】
図7、8、および9は、デコーダ422を利用してビデオ信号426および428を生成する動作の三つの例示的モードを図示する。これら三つの動作モードは、例えば、コンポジットビデオ信号、s-video、およびコンポーネントビデオ信号を提供しうる。
【0066】
これら三つのモードの第1のものを(コンポジットビデオ信号生成に利用されうる)、図7との関連で示す。第1のデコーダモードはDC復元部720、アナログ/デジタル変換器730、およびデコーダ422を含みえ、これらの各々は、デュアルデコーダ420(図4)に含まれうる。ビデオ信号425(図4)は、デュアルチューナ410によりあるいはマルチプレクサ424の他の配置に提供されうるが、DC復元部720に提供される。DC復元部720は、AC連結信号でありうるビデオ信号425が自身のDC参照をなくし、輝度などのビデオ特徴情報を維持すべくそれを定期的にリセットする必要があるときに、利用されうる。DC復元部720からのビデオ信号は、アナログ/デジタル変換器730によりデジタル化されデコーダ422に提供されうる。
【0067】
第1のモードにおいて、デコーダ422は、単一のアナログ/デジタル変換器からのデジタルビデオ信号732を利用してコンポジットビデオ信号を生成しうる。アナログ/デジタル変換器730およびデコーダ422は、デジタルクロック信号644a−n(図6)を利用して動作しうるが、これは例えば、20、21、22、23、24、25、26、27、28、29、あるいは30MHzであってよい。さらに、デコーダ422は、出力フィードバック信号427を利用してDC復元部720の動作を制御しうる。出力フィードバック信号427は、例えば、DC復元部720に対して、アナログ/デジタル変換器730に提供されるビデオ信号上のDC出力を増減させるよう指示する2ビットの制御信号でありえる。
【0068】
s-videoを生成するのに利用されうる三つのモードの第2のものを、図8との関連で説明する。第2のデコーダモードは、第2のアナログ/デジタル変換器820に加えて、第1のモードで記載された全ての部材を含みうる。ビデオ信号425(図4)は、第1の部分812および第2の部分810に分割されうる。ビデオ信号425の信号の第1の部分812(図4)は、マルチプレクサ424により提供されうるが、DC復元部720に提供されえ、ビデオ信号425の信号の第2の部分810(図4)は第2のデジタル/アナログ変換器820に入力されうる。DC復元部720からのビデオ信号425の第1の部分812は、第2のアナログ/デジタル変換器730によりデジタル化されてデコーダ422に提供される。さらに、ビデオ信号425の第2の部分810も、アナログ/デジタル変換器820によりデコーダ422に提供される。S-VIDEOは、様々なデバイス(例えば、VCR、DVDプレーヤなど)に接続するのに二つの有線アナログポートを必要とする。
【0069】
この第2のモードにおいて、デコーダ422は、二つのアナログ/デジタル変換器730および820からのデジタル化されたビデオ信号732および832を利用してs-videoを生成してよい。アナログ/デジタル変換器730および820およびデコーダ422は、デジタルクロック信号644a−n(図6)を受信することで動作しうるが、これは例えば20、21、22、23、24、25、26、27、28、29、あるいは30MHzであってよい。幾らかの実施形態においては、ビデオ信号の第1の部分812は、ビデオ信号425のY−チャネルであってよく、ビデオ信号425の第2の部分810は、ビデオ信号の彩度チャネル(chroma channel)であってよい。
【0070】
コンポーネントビデオ信号を生成するのに利用されうる三つのモードの第3のものを、図9との関連で示す。第3のデコーダモードは、第2および第3のDC復元部930および920、およびマルチプレクサ940に加えて、第2のモードで記載された全ての部材を含みうる。ビデオ信号425は、第1の部分914、第2の部分910、および第3の部分912に分割されうる。ビデオ信号425の第1の部分914(図4)は、マルチプレクサ424により提供されえ、DC復元部720へ提供されえ、ビデオ信号425の信号の第2の部分910は(図4)DC復元部930へ提供されえ、ビデオ信号425の信号の第3の部分912は(図4)DC復元部920へ提供されうる。コンポーネントビデオ信号は、様々なデバイス(例えば、VCR、DVDプレーヤなど)に接続するのに三つの有線アナログポートを必要とする。
【0071】
DC復元部720からのビデオ信号425の第1の部分914は、アナログ/デジタル変換器730によりデジタル化されてデコーダ422に提供される。DC復元部930および920からのビデオ信号425の第2および第3の部分910および912は、アナログ/デジタル変換器820により選択的にデジタル化されて(例えば、マルチプレクサ940を利用して選択されて)デコーダ422に提供される。マルチプレクサ940は、デコーダ422から制御信号429を受信して、アナログ/デジタル変換器820によりビデオ信号425の第2および第3の部分910および912を時分割多重化しうる。
【0072】
第3のモードにおいて、幾らかの実施形態においては、デコーダ422が二つのアナログ/デジタル変換器730、820からのデジタル化されたビデオ信号732および832を利用してコンポーネントビデオ信号を生成しうる。アナログ/デジタル変換器730および820およびデコーダ422は、デジタルクロック信号644a−n(図6)を受信することで動作しうるが、これは例えば20、21、22、23、24、25、26、27、28、29、あるいは30MHzであってよい。さらに、デコーダ422は、出力フィードバック信号427を利用してDC復元部720、930、および920の動作を制御しうる。幾らかの実施形態においては、ビデオ信号425の第1、第2、第3の部分914、910、および912は、それぞれビデオ信号425のY−チャネル、U−チャネル、およびV−チャネルであってよい。
【0073】
様々な共通に入手可能な種類のDC復元部、デジタル/アナログ変換器およびビデオデコーダを利用して上述の機能を簡略に行うこともできるが、詳細な動作が本開示から省かれていることを理解されたい。
【0074】
図10に示す一実施形態において、三つ全てのデコーダモードは二つのデコーダ422および三つのアナログ/デジタル変換器730あるいは820を利用して実装できる。図10に記載の配置により、デュアルデコーダ420(図4)は、少なくとも二つのビデオ信号(つまり各デコーダから一つのビデオ信号)426および428を、該三つのモードのうち任意の二つに対応するよう略同時に、提供することができる。
【0075】
図10は、二つのデコーダを利用して、二つのコンポジットビデオ信号、一つのコンポジットおよび一つのs-video、一つのコンポジットおよび一つのコンポジットビデオ信号、あるいは二つのs-videoのいずれかを生成する例示的実装例を示す。図10に示す例示的実装は、一式のマルチプレクサ1020、1022、1023、1025、1021、1024、1026、1027、および1028、三つのアナログ/デジタル変換器730、820、および1010、四つのDC復元部720、721、930、920、デマルチプレクサ1040、および二つのデコーダ422aおよび422bを含む。
【0076】
図10の例示的実装は、二つのコンポジットビデオ信号を生成する際に利用されると、以下のように動作しうる。第1のビデオ信号425aがマルチプレクサ1020の第1の入力に連結されえ、第2のビデオ信号914がマルチプレクサ1024の第2の入力に連結されうる。マルチプレクサ1020の第1の入力はマルチプレクサ1021の第4の入力に選択・出力されえ、DC復元部720に入力されうる。マルチプレクサ1024の第2の入力はDC復元部721に選択・出力されうる。実装の残りの部分の動作は、コンポジットビデオ信号が生成される図7との関連で記載されたものと類似している。例えば、DC復元部720および721、アナログ/デジタル変換器730および1010、およびデコーダ422aおよび422bは、図7に記載されているようにコンポジットビデオ信号を生成するのと類似した様式で動作する。
【0077】
図10に示す例示的実装を利用した一つのコンポジットおよび一つのs-videoあるいは一つのコンポジットおよび一つのコンポーネントビデオ信号の生成は、上述の二つのコンポジットビデオ信号の生成と類似した様式で行われる。例えば、s-videoを生成するのに利用される、ビデオ信号425の第1および第2のビデオ信号部分812および810がマルチプレクサ1022および1026に提供される。マルチプレクサ1022および1026の出力は、アナログ/デジタル変換器730および820で処理されるべきビデオ信号を選択するマルチプレクサ1021および1027に提供される。同様に、マルチプレクサ1024は、アナログ/デジタル変換器1010が処理すべきビデオ信号を選択する。様々な動作モードについてのマルチプレクサ入力選択は、以下に示す表1において詳述されている。
【0078】
図10に示す例示的実装により、さらに、二つのs-video426および428が生成される。この機能を提供すべく、第1の周波数および第1の位相(例えば20MHz)で動作している第1のクロック信号644aがアナログ/デジタル変換器730およびデコーダ422aへ提供される。第1のクロック信号から180度ずれた位相の(例えば位相が180度ずれた20MHz)第2の周波数で動作していてよい第2のクロック信号644bがアナログ/デジタル変換器1010およびデコーダ422bへ提供されうる。第1のクロック信号の周波数の略二倍である第3の周波数であり第1のクロック信号と同じ位相である(40MHz)第三のクロック信号644cがアナログ/デジタル変換器820へ提供されうる。クロック信号644bはマルチプレクサ1030に提供されてクロック信号644bをマルチプレクサ1026および1027に選択的に連結する。マルチプレクサ1026および1027の選択された入力にクロック信号を連結することで、アナログ/デジタル変換器820上のビデオ信号入力810a−cに時分割多重化を行うことができる。クロック信号644aは、時分割されたビデオ信号を非多重化すべくデマルチプレクサ1040に連結される。時分割多重化動作のより明瞭な説明を図11との関連で行う。
【0079】
図11は、二つのビデオ信号425の二つの第2の部分810を時分割多重化する例示的タイミング図を示す。動作を時分割多重化することで、第4のアナログ/デジタル変換器の必要性がなくなってデュアルビデオプロセッサ400の全コストが削減されうる。図11のタイミング図は、第1、第2、および第3のクロック信号644a、644b、および644cそれぞれに対応する三つのクロック信号、および三つのアナログ/デジタル変換器730、1010、および820の出力を含む。図に示すように、クロック1およびクロック2はクロック3の半分の周波数で動作し、クロック3の立下りエッジで変化する。
【0080】
示されているように、T1とT4との間の期間において、クロック644a(クロック1)が完了し、第1のビデオ信号(S0)の第1の部分812a−cに対応するアナログ/デジタル変換器730(ADC1)の出力はデコーダ422aによる処理用に入手可能である。期間T2の始まりのクロック3の立上がりエッジにおいて、アナログ/デジタル変換器820(ADC3)は第2のビデオ信号(S1)の第2の部分810a−cの処理を開始し、期間T3の終わりに処理を完了する。
【0081】
期間T3の始まりに、アナログ/デジタル変換器820(ADC2)は、ビデオ信号S1の第1の部分810a‐cの処理を開始して、期間T6の終わりに完了する。ビデオ信号S1の第1の部分810a‐cに対応するADC2の出力は、期間T6の終わりにデコーダ422bによる処理用に入手可能となる。期間T4の始まりのクロック3の立上がりエッジにおいて、アナログ/デジタル変換器820(ADC3)はビデオ信号S0の第2の部分810a−cの処理を開始し、期間T5の終わりに処理を完了する。
【0082】
故に、期間T6の終わりには、二つのビデオ信号S0およびS1の二つの部分が、三つのアナログ/デジタル変換器のみを利用することで処理完了となる。
【0083】
期間T5とT6の間のクロック3の立上がりエッジにおいて、デマルチプレクサ1040は、ビデオ信号S0の第2の部分810a−cの出力をADC3からデコーダ644aに提供することで、処理済ビデオ信号426を生成する。同時に、ビデオ信号S1の第2の部分812がアナログ/デジタル変換器820(ADC3)における処理用に選択され、期間T7の終わりに入手可能となる。
【0084】
上述は、三つのアナログ/デジタル変換器730、1010、および820を利用して二つのs-video426および428を生成する一実施形態を開示している。以下の表1は、コンポジット(cst)、コンポーネント(cmp)およびs-video(svid)の様々な組み合わせを生成すべく対応するマルチプレクサに提供されうる様々な例示的選択信号のまとめである。
【表1】
【0085】
デュアルデコーダ420はさらに、ビデオカセットレコーダ(VCR)から受信できる不安定なアナログあるいはデジタル信号を扱うよう構成できる。不安定な信号はVCRにより、早送り(fast forwarding)モード、巻き戻し(fast rewinding)モード、あるいは休止(pausing)モードなどの様々な動作モードにより生成されうる。デュアルデコーダ420はこのような状況にあっても良好な品質の出力信号を提供すべくこれら種類の信号の処理をできてよい。
【0086】
不安定なビデオ信号は、VCRが生成する不安定なsync信号により生じうる。不安定なsync信号を処理するのに適切な技術の一つは、不安定なビデオ信号をバッファリングすることである。例えば先入れ先出し(FIFO)バッファをデコーダの出力付近に配置することができる。第一に、不安定なsync信号を参照として利用してデコーダ出力データをFIFOバッファに書き込んでよい。sync信号およびクロックは、デコーダ内の論理ブロックから生成あるいは再生成されて、その後そのような動作モードになった場合に、FIFOバッファからデータを読み出すのに利用されうる。故に、不安定なビデオ信号は安定したsync信号とともに出力されうる。全ての他の動作シナリオあるいは動作モードにおいて、FIFOバッファはバイパスされえ、出力はFIFOの入力と同じになりうる。
【0087】
または、FIFOバッファをオフチップメモリに実装すると、不安定なsync信号が適切に処理されうる。例えば、不安定なsync信号が削除されると、デコーダは2-Dモードに配置されることでオフチップメモリ利用が減少しうる。通常3‐D動作に利用されるオフチップメモリ300の大半の部分がフリーになることになり、これを上述のFIFOバッファの実装に利用することもできる(つまり、少なくとも一つのフルデータベクタに等しいものが、フリーのメモリスペースとして利用可能となる)。さらに、オフチップメモリ内のFIFOバッファは、フルフレーム用にピクセルを記憶しうるので、たとえ読み出しレートと書き込みレートとが整合しなくても、出力においてフレームは繰り返されるか間引かれる(drop)かされる。特定のフレームあるいはフレーム内のフィールドの繰り返しあるいは間引きにより、依然としてシステムは程々に良好な画像を表示させることが可能となる。
【0088】
図12は、ビデオパイプラインのフロントエンド540の例示的機能を詳述する。特に、チャネルセレクタ1212は、多数のビデオ源ストリーム512から四つのチャネルを選択するよう構成されうる。四つのチャネルはフロントエンド540の4つのパイプラインステージに沿って処理されうる。幾らかの実施形態において、四つのチャネルは、主要ビデオチャネル、PIPチャネル、オンスクリーンディスプレイ(OSD)チャネル、およびデータ計測(data instrumentation)あるいはテストチャネルを含みうる。
【0089】
フロントエンド540は任意のチャネルの様々なビデオ処理ステージ1220a、1220b、1230、および1240を実装しうる。幾らかの実施形態において、様々なチャネルは、該様々なチャネルの処理能力を増加させるべく任意のほかのステージからの一以上の資源を共有しうる。ビデオ処理ステージ1220aおよび1220bが提供しうる幾らかの機能例は、最大画質を生成するのに利用可能なノイズ低減およびデインタレースを含みうる。ノイズ低減およびデインタレース機能は、さらにオフチップメモリ300を共有しえ、このような次第で、メモリは共有メモリステージ1260と称され、これについては図13および15との関連において詳述する。図面を混ませない目的から、図12において共有メモリステージ1260はチャネル1に対応する処理ステージの一部として記載されている。しかし、一以上の共有メモリステージ1260はフロントエンド540のチャネルパイプラインの任意のものの一部であってよいことは理解されるべきである。
【0090】
ノイズ低減により、インパルスノイズ、ガウスノイズ(空間および時間両方)、ブロックノイズおよびモスキートノイズなどのMPEGアーチファクトが削除されうる。デインタレースは、動きが存在するときエッジ適応補間を利用することで失われたラインを補間することで、インタレースされたビデオからプログレッシブビデオを生成することを含みうる。その代わりに、デインタレース機能は、動きに基づき適応可能なように時間的および空間的補間の組み合わせを利用しうる。ノイズ低減器およびデインタレーサ双方は、3−Dドメインで動作でき、オフチップメモリのフレームフィールドの記憶を要しうる。故に、デインタレーサおよびノイズ低減器は、オフチップメモリへのアクセスに利用しうるメモリインタフェース530に対してクライアントとして振舞いうる。幾らかの実施形態においては、ノイズ低減器およびデインタレーサは、メモリ空間を最大化し最大に効率的な方法でデータ処理を行うべくオフチップメモリを共有しうるが、これは共有メモリステージ1260に示されている通りである。このプロセスを図13および15との関連で詳述する。
【0091】
三つのビデオ処理ステージ1220a、1220b、および1230は、ビデオ信号を望ましいドメインに変換する形式変換を実行してよい。例えば、この種類の変換を利用して入力ビデオ信号ストリームを601あるいは709色空間においてYC4:2:2形式に変更してよい。
【0092】
フロントエンド540はさらに、データ計測機能を実行すべく計測パイプライン(instrumentation pipeline)1240を提供してよい。計測パイプライン1240は、例えば、アクティブビデオの開始および終了ピクセルおよびライン位置を見つけるべく、あるいは制御可能な位相サンプラ(phase sampler)(ADC)アップストリームがある際に好ましいサンプルクロック位相を見つけるべく、利用されうる。これら動作を行うことで、解像度、レターボクシング(letter-boxing)、ピラーボクシング(pillar-boxing)などの入力チャネルパラメタの自動検知が手助けされうる。さらには、このようなチャネルパラメタの検知は、それらをマイクロコントローラあるいは任意の他の適切な処理部材によりスケーリングあるいはアスペクト比変換などのフィーチャ制御に利用する支援をしうる。フロントエンド540は、さらに、syncビデオ信号装置機能を四つ全てのチャネルで実行して、sync信号の損失、クロック信号の損失、あるいは範囲外のsyncあるいはクロック信号を検知することができる。これら機能を利用して、マイクロコントローラあるいは任意の他の適切な処理部材を利用して電源管理制御を行うこともできる。
【0093】
フロントエンド540の終わりに、一式のFIFOバッファ1250a−cがビデオストリームをサンプルして、サンプルされたビデオ信号1252、1254、および1256を提供することができ、これは、フロントエンド540とフレームレート変換およびスケーリング550(図5)とのパイプラインステージ間で、選択されたチャネルのリタイミングに利用されてもよい。
【0094】
共有メモリステージ1260のさらなる詳細を図13および15の関連において記載する。特に、図13に示すように、共有メモリステージ1260は、ノイズ低減器330およびデインタレーサ340の機能を少なくとも含みうる。これら機能両方は、高品質画像を生成するのにフレーム記憶が必要となる時間的機能(temporal function)である。様々なメモリアクセスブロック(メモリクライアント)にオフチップメモリ300を共有させることで、オフチップメモリ300のサイズおよびオフチップメモリ300とインタフェースするのに必要な帯域幅を低減することができる。
【0095】
ノイズ低減器330は、3-Dモードにインタフェースされた入力の二つのフィールド上で動作しうる。ノイズ低減器330が動作しうるこれら二つのフィールドは、生存フィールド(live field)1262および、生存フィールド1262の前二つのフィールド(前の前のフィールド332)を含みうる。デインタレーサ340は、3−Dモードの三つのインタレースされたフィールド上で動作しうる。三つのフィールドは、生存フィールド1262、直前のフィールド1330、および直前のフィールドの前のフィールド332(つまり、前の前のフィールド332)を含みうる。
【0096】
図13および図14に示すように、フィールドバッファ1310および1312は、ノイズ低減器330およびデインタレーサ340により共有されうる。ノイズ低減器330は、オフチップメモリ300から、フィールドバッファ1310から前の前のフィールド332を読み出して、ノイズ低減された出力322を提供すべく生存フィールド1262とともに処理してよい。ノイズ低減出力322は、オフチップメモリ300内、フィールドバッファ1312へと書き込まれうる。デインタレーサ340は、直前のフィールド1330をオフチップメモリ300のフィールドバッファ1312から、および直前のフィールドの前のフィールド332をオフチップメモリ300のフィールドバッファ1310から読み出して、読み出したフィールドを生存フィールド1262あるいはノイズ低減出力322とともに処理して、デインタレースされたビデオ1320を出力として提供してよい。
【0097】
例えば図14に示すように、生存フィールド1262(FIELD1)は、ノイズ低減器330に提供されて、第1期間(T1)中にノイズ処理済出力322を出力しうる。ノイズ低減器330がFIELD1の処理を完了した後あるいは前に(つまり、期間T2中に)、ノイズ低減出力322(FIELD1)がノイズ低減器330によりデインタレーサ340に提供されえ、あるいは(例えばノイズ低減が不要な場合)、ノイズ低減器330をバイパスして1262を介して直接デインタレーサ340に提供されうる。いずれにしても、第2期間(期間T2)中、ノイズ低減出力322(FIELD1)が、ノイズ低減器330によりオフチップメモリ300のフィールドバッファ1312に書き込まれうる。
【0098】
フィールドバッファ1312(FIELD1)の出力1330は、フレームの次の生存フィールド(FIELD2)処理中に、期間T2中にデインタレーサ340によりオフチップメモリ300から読み出されうる。続いてフィールドバッファ1312は、ノイズ処理済出力322(FIELD2)の前(生存フィールドの前)に処理済ノイズ低減出力(FIELD1)を提供しうる。
【0099】
第3期間(つまりT3)中、ノイズ低減器330が生存フィールド1262(FIELD2)の次のフィールドの処理を完了した後あるいは前に、フィールドバッファ1312の生存フィールド1330の前のフィールドがフィールドバッファ1310に書き込まれてよい。次のノイズ低減出力322(FIELD2)が、ノイズ低減出力(FIELD1)の代わりにフィールドバッファ1312に書き込まれてよい。期間T3中、フィールドバッファ1312の内容はノイズ低減出力(FIELD2)(つまり、前の生存フィールド)であり、フィールドバッファ1310の内容はノイズ低減出力(FIELD1)(つまり、生存フィールドの前の前のフィールド)である。
【0100】
期間T3中、ノイズ低減器330は生存フィールド1262(FIELD3)上および生存フィールドの前の前のフィールド332(FIELD1)上で動作してよい。同じ期間T3中、デインタレーサ340は生存フィールド1262(FIELD3)あるいはノイズ低減出力(FIELD3)、生存フィールド1330の前の生存フィールド(FIELD2)、および前の生存フィールドの前の生存フィールド332(FIELD2)上で動作してよい。オフチップメモリ300をノイズ低減器330およびデインタレーサ340間で共有すると、2フィールドバッファ位置のみを利用することとなるが、図3に示すように同様の機能を提供しようと思うと典型的にはオフチップメモリ300で四つのフィールドバッファ位置が必要となる。
【0101】
メモリ内のフィールドバッファ位置の数を減らすことで、等しい処理能力およびより多いメモリ記憶および帯域幅を有するさらなるビデオ処理パイプラインが提供されえ、これにより少なくとも二つのチャネルの高品質ビデオ処理が可能となる。さらには、一つの書き込みポートおよび二つの読み出しポートを利用して上述の機能を提供するので、デュアルビデオプロセッサ400およびオフチップメモリ300間のデータ転送帯域幅は減少しうる。
【0102】
幾らかの他の実施形態においては、ノイズ低減器330およびデインタレーサ340は、各フレームの多数のフィールドライン上で動作しうる。図15に示すように、これらフィールドラインの各々は、生存フィールドラインバッファ1520、前の生存フィールドラインバッファ1530、前の前の生存フィールドラインバッファ1510に記憶されうる。ラインバッファ1510、1520、および1530は、データ記憶およびデータアクセスに高い効率性および速度を提供しうるデュアルビデオプロセッサ400の記憶位置でありうる。さらに記憶空間量を減らすべく、ノイズ低減器330およびデインタレーサ340が利用するラインバッファ1510がノイズ低減器およびデインタレーサモジュール間で共有されうる。
【0103】
図15に図示されるように、図13および14との関連で記載された生存フィールドをフィールドバッファ1312に記憶する動作に加えて、生存フィールド1262がノイズ低減器330およびデインタレーサ340により受信されるので、生存フィールド1262も生存フィールドラインバッファ1520に記憶されうる。これにより、ノイズ低減器330およびデインタレーサ340は、異なる時間間隔で同時に受信される多数の生存フィールドラインにアクセスすることができる。同様に、フィールドバッファ位置1310および1312に記憶される内容は対応するラインバッファ1510および1530に移動されえ、これらが今度は各々前の生存フィールド(生存フィールドの前のノイズ低減出力)用のバッファ、および前の前の生存フィールドライン(前の生存フィールドの前のノイズ低減出力)を提供する。これにより、ノイズ低減器330およびデインタレーサ340は、多数の前の生存フィールドラインおよび前の前の生存フィールドラインに同時にアクセスすることができる。フィールドラインバッファを含んだ結果、ノイズ低減器330およびデインタレーサ340は多数のフィールドライン上で同時に動作しうる。その結果、ノイズ低減器330およびデインタレーサ340は、フィールドバッファ位置1310に記憶されている前の前の生存フィールドへのアクセスを共有するので、さらに対応するフィールドラインバッファ1510へのアクセスを共有しうる。これにより、今度は、デュアルビデオプロセッサ400に必要な、あるいはそれに略近い記憶量を低減することができる。
【0104】
図15は三つのラインバッファのみを示すが、任意の数のフィールドラインバッファを提供することができることは理解されたい。特に、提供されるフィールドラインバッファの数は、デュアルビデオプロセッサ400で入手可能なフィールドラインバッファの数および/またはノイズ低減器330およびデインタレーサ340が必要としうる同期フィールドラインの数に依存する。しかし、任意の数のノイズ低減部およびデインタレース部を
追加して、多数のフィールドライン処理を支援してよいことを理解されたい。
【0105】
例えば、各々三つの生存フィールドラインを同時に処理することのできる二つのノイズ低減器330および二つのデインタレーサ340が提供されるとすると、八個の生存フィールドラインバッファ1520、六つの前の生存フィールドラインバッファ1530、および六つの前の前の生存フィールドラインバッファ1510を利用して多数のフィールドライン処理が行われえ、ここで各フィールドラインバッファの出力は、ノイズ低減器およびデインタレーサ部の対応する入力に連結されうる。実際のところ、必要となるノイズ低減器、デインタレーサ、およびオンチップ空間の数が入手可能となる場合一以上のフレームの内容はフィールドバッファに記憶できると考えられてきた。
【0106】
図16は、フレームレート変換およびスケーリングパイプライン550(図5)(FRCパイプライン)をより詳細に示す。FRCパイプライン550は、少なくともスケーリングおよびフレームレート変換機能を含みうる。特に、FRCパイプライン550は、スケーラスロット1630、1632、1634、および1636のうち二つに代わりうるスケーリングに利用される少なくとも二つのモジュールを含みうるが、そのうち一方のスケーラは第1のチャネルへスケーリングを提供し、他方は第2のチャネルへスケーリングを提供する。この配置の利点を、図17を参照しながら明らかにする。スケーラスロット1630、1632、1634、および1636のこれらスケーリングモジュールの各々は、任意のスケーリング率でアップスケーリングおよびダウンスケーリングを行う能力を持ちうる。これらスケーラはさらに、アスペクト比変換、水平非線形3ゾーンスケーリング、インタレース、およびデインタレースを行う回路を含みうる。幾らかの実施形態におけるスケーリングは、同期モードで行われうる(つまり、出力が入力と同期されている)、あるいは、オフチップメモリ300を介して行われうる(つまり、出力は入力に対してどこにでも配置されうる)。
【0107】
FRCパイプライン550は、さらに、フレームレート変換(FRC)の機能を含みうる。チャネルのうち少なくとも二つは、フレームレート変換回路を含みうる。FRCを実行するには、ビデオデータをメモリバッファに書き込み望ましい出力レートでバッファから読み出すべきである。例えば、フレームレートの増加は、特定のフレームが経時的に繰り返されるよう入力フレームより速く出力バッファを読み出すことにより生じる。フレームレートの減少は、特定のフレームが書き込まれるのよりも遅いレートでバッファから出力されるフレームを読み出すことで生じる(つまり、入力レートより遅くフレームを読み出す)。フレームテアリング(frame tearing)あるいはビデオアーチファクトは、ビデオデータが入手可能な(つまり、アクティブなビデオ)期間中に特定のフレームを読み出すことで生じうる。
【0108】
特に、アクティブなビデオ中のフレームテアリングビデオアーチファクトを避けるべく、一フレーム中のフィールドの途中を避けて、全入力フレームにわたりフレームの繰り返しあるいは間引きをすべきである。つまり、ビデオの不連続性は、フレームの境界においてのみ起こるべきであり(つまり、画像データが提供されない垂直あるいは水平sync中)、アクティブなビデオの領域内では起こるべきでない。例えばメモリインタフェース530がメモリにある一フレームの部分を読み出すときを制御することで、テアレス(tearless)制御機構1610を動作させてフレーム間の不連続性を低減しうる。FRCは通常モードあるいはテアレスモード(つまり、テアレス制御機構1610を利用する)で行うことができる。
【0109】
各第1および第2のチャネルのスケーラスロット1630、1632、1634、および1636のうち二つに配置される二つのスケーラに加えて、さらに下端スケーラ1640が第3のチャネルにあってよい。下端スケーラ1640はより基本的なスケーラであり、例えば、1:1あるいは1:2のアップスケーリングあるいは任意の必要なスケーリング率のみを行うスケーラであってよい。その代わりに、第1および第2のチャネルのスケーラのうちいずれかは、第3のチャネルにスケーリングを行ってよい。マルチプレクサ1620および1622は、少なくとも三つのチャネルのうちいずれが、入手可能なスケーラのいずれに向けられるかを制御してよい。例えば、マルチプレクサ1620は、スロット1630あるいは1632のスケーラの第1の種類のスケーリング動作を行うチャネル3を選択してよく、マルチプレクサ1622は、スロット1634あるいは1636のスケーラの第2の種類のスケーリング動作を行うチャネル1を選択してよい。一つのチャネルはさらに任意の数の入手可能なスケーラを利用することができる。
【0110】
FRCパイプライン550はさらに、モーションジッタを低減すべくスムーズムービーモードを含みうる。例えば、デインタレーサが、入力ビデオ信号のモードを検知するフィルムモード検知ブロックを含んでよい。ビデオ入力信号が第一の周波数で動く際(例えば60Hz)、より高い周波数(例えば72Hz)あるいはより低い周波数(例えば48Hz)に変換されてよい。より高い周波数に変換する場合、フレーム繰り返し指示信号がフィルムモード検知ブロックからFRCブロックへ提供されうる。フレーム繰り返し指示信号は、第1群のフレーム中(例えばフレームのなかの一つ)に高く、デインタレーサが生成しうる第2群のデータフレーム中(例えば4フレーム)に低くてよい。フレーム繰り返し指示信号が高い間、FRCはフレームを繰り返すことでより高い周波数で正しいデータ列を生成してよい。同様に、より低い周波数に変換する場合、フレーム間引き指示信号がフィルムモード検知ブロックからFRCブロックへ提供されうる。フレーム間引き指示信号が高い間、特定のフレーム群がデータ列から間引かれることで、より低い周波数で正しいデータ列が生成される。
【0111】
スケーラ配置モジュール1660が示すように、望ましいスケーリングの種類に応じて、スケーラは様々なスケーラスロット1630、1632、1634、および1636に配置される構成をとってよい。スケーラスロット1632および1636は、両方ともメモリインタフェースの後に配置されるが、スケーラスロット1632は、第1のチャネルに行われるスケーリング動作に対応し、スケーラスロット1636は、第2のチャネルに行われるスケーリング動作に対応する。図示されるように、一つのスケーラ配置モジュール1660は特定のスケーラ構成に対応する出力を選択するマルチプレクサ1624を含みえ、一方、別のスケーラ配置モジュール1660はマルチプレクサを含まなくてよいが、代わりに別のビデオパイプライン部材に直接連結されるスケーラの出力を持ちうる。マルチプレクサ1624は、二つのスケーラスロットのみを利用して三つの動作モードを実装する柔軟性を提供する(図17により詳細に示す)。例えば、マルチプレクサ1624が提供される場合、スロット1630に配置されるスケーラは、ダウンスケーリングあるいはアップスケーリングを提供するメモリに連結されえ、さらにはマルチプレクサ1624に連結されうる。メモリ動作をしなくてよい場合、マルチプレクサ1624はスケーラスロット1630の出力を選択してよい。または、メモリ動作をする必要がある場合、スケーラスロット1630のスケーラはデータをスケーリングしてよく、マルチプレクサ1624は、データをアップスケーリングあるいはダウンスケーリングし、スケーラスロット1632に配置される別のスケーラからデータを選択する。そしてマルチプレクサ1624の出力は、ブランクタイムオプティマイザ1650などの別のビデオパイプライン部材に提供されうるが、これを図18との関連で詳述する。
【0112】
図17に示すように、スケーラ配置モジュール1660は、少なくとも入力FIFOバッファ1760、メモリインタフェース530への接続、三つのスケーラ配置スロット1730、1734、および1736のうちの少なくともいずれか、書き込みFIFOバッファ1740、読み出しFIFOバッファ1750、および出力FIFOバッファ1770を含みうる。スケーラ配置スロットは、図16に示すスロットに対応していてよい。例えば、スケーラ配置スロット1734はスロット1630あるいは1634に対応していてよく、同様にスケーラ配置スロット1730はスロット1630に対応していてよいが、これは上述のようにマルチプレクサ1624を利用することでスロット1630がスケーラ配置スロット1730および1734の機能を行うことができるようになる。一つまたは二つのスケーラが、三つのうち任意の一つまたは二つのスケーラ配置スロット1730、1734、あるいは1736に、メモリインタフェース530に対して配置されてよい。スケーラ配置モジュール1660はFRCパイプライン550の任意のチャネルパイプラインのうちの一部であってよい。
【0113】
同期モードを行う場合、スケーラがスケーラ配置スロット1730に配置されうる。このモードにおいて、FRCはシステムに存在せず、特定のFRCチャネルパイプラインによるメモリアクセスの必要がなくなる。このモードにおいては、出力v−sync信号は入力v−sync信号にロックされうる。
【0114】
スケーラは代わりにスケーラ配置スロット1734内に配置されうる。FRCが必要であり入力データがダウンスケーリングされるべき場合には、スケーラはスロット1734に配置されるのが望ましい。メモリに書き込む前に入力データをダウンスケーリングすると(つまりより小さいフレームサイズが望ましいであろう場合)、結果として、必要とされるメモリ記憶量が減らされる。より少ないデータがメモリに記憶されうるので、出力データ読み取りレートが減少し、これによりさらに、必要とされる全メモリ帯域幅が減らされ(またコストも減らされ)、より効率的なシステムが提供される。
【0115】
別のシナリオにおいては、スケーラはスケーラ配置スロット1736に配置されうる。FRCが必要であり入力データがアップスケーリングされるべき場合には、スケーラはスロット1736に配置されるのが望ましい。データは読み出される出力データよりも低いレートでメモリに提供されうる(つまり、フレームサイズが出力よりも入力で小さい)。また、より小さいフレームを記憶してその後にスケーラを出力で利用してフレームサイズを増加させることで、より少ないデータをメモリに書き込みうる。例えば一方でスケーラがスロット1734のメモリの前に配置され、入力データをアップスケーリングするのに利用する場合、より大きなフレームがメモリに記憶され、より広い帯域幅が必要となろう。しかしながら、この場合、スケーラをメモリの後に配置することで、より小さなフレームが初めにメモリに記憶されることになり(より狭い帯域幅を消費する)、これは後に読み出されアップスケーリングされうる。
【0116】
二つの別個のスケーラ配置モジュール1660において二つの独立したスケーラがありうるので、第1および第2のチャネルについては、これらのスケーラ配置モジュール1660の両方にメモリアクセス要件がある場合、それらのいずれかが高い帯域幅を要求し、他方は低い帯域幅メモリアクセスを要求しうる。ブランクタイムオプティマイザ(BTO)マルチプレクサ1650は、メモリ大気幅を減らし、任意の数のチャネルに記憶フィールドラインを共有させるべく、一以上の記憶バッファ(一以上のフィールドラインを記憶するのに十分な大きさを持つ)を提供して、これによりメモリ記憶要件を減らしうる。
【0117】
図18は、BTOマルチプレクサ1650(図16)の動作の例示である。図18に示すように、第1のチャネル(主要チャネル)は、スクリーン1810の大部分を占め、第2のチャネル(PIP)はスクリーン1810のより小さな部分を示す。その結果、PIPチャネルはより小さいアクティブデータを持ちえ、同じ時間間隔において主要チャネルよりも少ないメモリアクセスを要するので、より狭い帯域幅を要する。
【0118】
例えば、1フレーム内の一つのフィールドラインが16ピクセルを含む場合、PIPチャネルは、そのフレームの全フィールドの4ピクセルを占めうるが、主要チャネルは残りの12ピクセルを占めうる。故にPIPチャネルが4ピクセルを処理するのにメモリアクセスする際に要する時間量は、主要チャネルのものより長いので、メモリアクセスタイムライン1840(つまりPIPがより大きなブランク時間間隔を有する)が示すようにより狭い帯域幅を要する。故に、必要とされるメモリ帯域幅を減らすべく、PIPチャネルは実質的により遅いレートでメモリアクセスして主要チャネルに残りの帯域幅を使わせうる。
【0119】
BTOマルチプレクサ1650は、異なるチャネルのメモリアクセスの際に、様々なクロックレートを利用するよう構成されうる。例えば、より遅いクロックレートを特定のチャネルに適用したい場合、BTOマルチプレクサ1650は、一つのクロックレート1844を利用してメモリアクセスブロック(クライアント)1820(つまりPIPチャネル)から要求されたデータを受信して、データをフィールドライン記憶バッファに記憶し、(より遅くてよい)第2のクロックレート1846を利用してメモリアクセスしうる。より遅いクロックレートを利用してメモリアクセスすべくフィールドラインバッファを利用するのではなく、クライアントが高いクロックレートを利用して直接メモリアクセスするのを防ぐことで、必要帯域幅を減らすことができる。
【0120】
BTOマルチプレクサ1650は、異なるチャネルフィールドラインバッファの共有を実現することで、さらにオフチップメモリ300が必要とする記憶量を減らしうる。こうすることでBTOマルチプレクサ1650は、共有されたフィールドラインバッファを利用して、ディスプレイの一部を共有する異なるチャネルをブレンドあるいはオーバレイを行うことができる。
【0121】
BTOマルチプレクサ1650の出力は、色処理およびチャネルブレンドビデオパイプライン560(図5)へ提供されてよい。図19は、色処理およびチャネルブレンド(CPCB)ビデオパイプライン560をさらに詳細に示す。CPCBビデオパイプライン560は、少なくとも、サンプラ1910、視覚処理およびサンプルモジュール1920、オーバレイエンジン2000、補助チャネルオーバレイ1962、さらなる主要および補助チャネルスケーリングおよび処理モジュール1970および1972、署名アキュムレータ1990、およびダウンスケーラ1980を含む。
【0122】
CPCBビデオパイプライン560の機能は、ルマ(luma)およびクロマ(chroma)エッジ強調、ブルーノイズ形成マスクによるフィルムグレイン生成および追加による画像の強調などのビデオ信号特徴の向上を少なくとも含みうる。さらに、CPCBビデオパイプライン560は、少なくとも二つのチャネルをブレンドすることができる。ブレンドされたチャネルの出力は選択的に第3のチャネルとブレンドされて、三つのチャネルがブレンドされた出力および二つのチャネルがブレンドされた出力を提供しうる。
【0123】
図21に示すように、CMU1930は、CPCBビデオパイプライン560のオーバレイエンジン2000部分に含まれえ、少なくとも一つのビデオ信号特徴を向上させうる。ビデオ信号特徴は、画像の適応コントラスト強調2120、輝度、コントラスト、色相および彩度調節を含みえ、局所的な色のインテリジェントリマップ(intelligent remapping of color locally)2130、色相および輝度を変えないインテリジェント彩度制御(intelligent saturation control)、ルックアップテーブル2150および2160によるガンマ制御、および望ましい色空間への色空間変換(CSC)2110を含みうる。
【0124】
CMU1930のアーキテクチャは、CMUに任意の形式でビデオチャネル信号1942を受信させ、出力1932を任意の他の形式に変換させる。CMUパイプラインの前にあるCSC2110はビデオチャネル信号1942を受信して、任意の可能性のある3色空間をビデオ色処理空間に変換しうる(例えば、RGBをYCbCrへ変換)。さらに、CMUパイプラインの終わりのCSCは、色処理空間から出力3色空間に変換しうる。包括処理機能2140を利用して、輝度、コントラスト、色相および/または彩度を調節しうるし、出力CSCと共有されうる。CSCおよび包括処理機能2140はマトリクス乗算演算を行うので、二つのマトリクス乗算器を一つに組み合わせてもよい。この種類の共有は、二つのマトリクス乗算演算を組み合わせた後の最後の係数を予め算出することで行われうる。
【0125】
CPCBビデオパイプライン560はさらに、特定の数のビットに、ディスプレイデバイスが必要としうるディザ処理を施してよい。少なくとも一つのチャネル出力のインタレーサも提供されてよい。CPCBビデオパイプライン560はさらに、デバイスに表示されうるチャネル出力の少なくとも一つに対して制御出力(Hsync、Vsync、Field)を生成しうる。さらに、CPCBビデオパイプライン560は、輝度、コントラスト、色相および彩度調節を包括的に、出力チャネルの少なくとも一つに対して行いえ、出力チャネルの少なくとも一つに対して、さらなるスケーリングおよびFRCを提供しうる。
【0126】
図16および19に戻ると、FRCパイプライン550からのチャネル出力1656、1652、および1654がCPCBビデオパイプライン560に提供される。第1のチャネル1656は、第1のチャネル1656上のアップサンプリングビデオ信号のサンプラ1910を利用しうる第1の経路に沿って処理されえ、サンプラ1910の出力1912は、主要なチャネルオーバレイ1960および補助チャネルオーバ1962の両方に提供されて、出力の少なくとも一つのブレンド画像を生成しうる。第2のチャネル1652は、モジュール1920に対して視覚処理およびサンプリングを行う第2の経路に沿って処理されうる。視覚処理およびサンプリングモジュール1920の出力は(ビデオ信号をアップサンプルしうるが)、ビデオオーバレイ1940(あるいはオーバレイエンジン2000)に入力されて第3のチャネル1654(サンプラ1910によっても実行されうる)を出力とともにブレンドあるいは配置しうる。オーバレイエンジン2000の機能は図20を参照しながら詳述する。
【0127】
ビデオオーバレイの出力1942(第2のビデオチャネル信号1625とオーバレイされた第1のビデオチャネル信号1623であってよい)は、CMU1930を介して主要なチャネルオーバレイ1960に提供されてよく、さらにマルチプレクサ1950に提供されてよい。ビデオオーバレイの出力1942を受信することに加えて、マルチプレクサ1950はさらに視覚処理およびサンプリングモジュール1920およびサンプラ1910を受信してよい。マルチプレクサ1950は、どのビデオ信号入力を補助チャネルオーバレイ1962に提供するか選択するよう動作してよい。または、マルチプレクサ1951は、マルチプレクサ1950の出力あるいはCPU1930の出力1932のいずれかを選択して、補助チャネルオーバレイ1962へビデオ信号出力1934として提供してよい。処理部を主要なチャネルオーバレイおよび補助チャネルオーバレイの前に配置することで、同じビデオ信号が主要チャネルオーバレイおよび補助チャネルオーバレイに提供させる。1970および1972によるさらなる処理の後、同じビデオ信号(VI)は同時に1)主要出力1974への主要な出力信号としての表示用に出力、および2)補助出力1976への補助出力信号としての表示用あるいは記憶用に出力される前にさらにダウンスケーリングされうる。
【0128】
主要な出力1974および補助出力1976両方についてデータ選択を独立して制御するべく、第1のビデオチャネル信号1932および第2のビデオチャネル信号1934を独立して第1および第2のビデオチャネルオーバレイモジュール1940から選択することで、主要チャネルおよび補助チャネルを形成しうる。補助チャネルオーバレイモジュール1962は、第1のビデオチャネル信号1652、第2のビデオチャネル信号1654、あるいはオーバレイされた第1および第2のビデオチャネル信号1942を選択しうる。CMU1930は第1のビデオチャネル信号1652に適用され、第2のビデオチャネル信号1654は、第1および第2のビデオチャネル信号が同じあるいは異なる色空間を有するか否かに応じてマルチプレクサ1951によりCMU1930の前あるいは後に選択されうる。さらに、第1および第2のビデオチャネル信号1932および1934は、独立して第3のビデオチャネル信号1656とブレンドされうる。
【0129】
CPCBビデオパイプライン560はさらに、ダウンスケーラ1980が表す補助出力1976にスケーリングおよびFRCを施しうる。このフィーチャは、主要な出力1974から別個の補助出力1976を提供するのに必要となる場合がある。より高い周波数クロックがスケーリングクロックとして選択されるべきなので、CPCBビデオパイプライン560は主要な出力クロックをランオフしてよい、というのも補助クロック周波数は主要クロックのもの以下だからである。ダウンスケーラ1980はさらに、インタレースされたデータを生成する能力を有してよく、これはFRCおよび出力データフォーマットを経て補助出力として利用されうる。
【0130】
第1のチャネルがSDTVビデオ信号であり、主要な出力1974がHDTV信号であり補助出力1976がSDTVビデオ信号であるべきである幾らかのシナリオにおいては、CMU1930は第1のチャネルSDビデオ信号をHDビデオに変換しえ、その後HD色処理を施しうる。この場合、マルチプレクサ1950は、自身の出力ビデオ信号1942として(CMU1930に渡されなくてもよい信号を)選択してよく、これによりHD信号を主要なチャネルオーバレイモジュール1960に提供して、処理済SDTV信号を補助チャネルオーバレイ1962に提供してよい。さらに、補助チャネルスケーリングおよび処理モジュール1972は、補助出力1976に色制御を行ってよい。
【0131】
第1のチャネルがHDTVビデオ信号であり、主要な出力1974がHDTV信号であり補助出力1976がSDTVビデオ信号であるべきである幾らかの他のシナリオにおいては、CMU1930はHD処理を行い、マルチプレクサ1951はCMU1932の出力を選択してHDTV処理済信号を補助チャネルオーバレイモジュール1962に提供してよい。さらなる補助チャネルスケーリングおよび処理モジュール1972は、補助出力1976用に色空間をSDTVに変換する色制御を行ってよい。
【0132】
補助出力1974および1976両方がSDビデオ信号である、幾らかの他のシナリオにおいては、さらなるチャネルスケーリングおよび処理モジュール1970および1972は同様の色制御機能を行って信号を対応する主要出力1974および補助出力1976に出力する準備を整えてよい。
【0133】
ビデオチャネルがパイプラインセグメント540、550、560、および570のいずれにおいてもパイプラインの特定の部分を利用しない場合(図5)、その部分を別のビデオチャネルで利用されるよう構成してビデオ品質を向上させてよい。例えば、第2のビデオチャネル1264がFRCパイプライン550でデインタレーサ340を利用しない場合、第1のビデオチャネル1262を第2のビデオチャネルパイプラインのデインタレーサ340を利用するよう構成してビデオ品質を向上させてよい。図15との関連で記載したように、さらなるノイズ低減器330およびさらなるデインタレーサ340が、共有メモリパイプラインセグメント1260にさらなるフィールドラインを同時に処理させることで(例えば同時に6つのフィールドライン処理)特定のビデオ信号の品質を向上させてよい。
【0134】
CPCBビデオパイプライン560を利用して提供されうる例示的出力形式の幾らかは、National Television Systems Committe(NTSC)およびPhase Alternating Line(PAL)の同じ入力画像の主要出力および二次的出力、HDおよびSD(NTSCあるいはPAL)主要および二次的出力を含み、第1のチャネル画像が主要出力に提供され第2のチャネル画像が補助出力に提供される二つの異なる出力を含み、オーバレイされる第1および第2のチャネルビデオ信号を主要出力に含み、および一つのチャネルビデオ信号(第1のチャネルあるいは第2のチャネル)を補助出力に含み、異なるOSDブレンド要素(アルファ値)を主要出力および補助出力に含み、独立した輝度、コントラスト、色相、および彩度調節を主要出力および補助出力に含み、主要出力および補助出力に異なる色空間(例えば主要出力にRec.709、補助出力にRec.601)を含み、および/または、異なる群のスケーリング係数を第1のチャネルスケーラおよび第2のチャネルスケーラに利用することでよりシャープな/スムーズな画像を補助出力に含む。
【0135】
図20は、オーバレイエンジン2000(図19)を詳細に示す。オーバレイエンジン2000は、少なくともビデオオーバレイモジュール1940、CMU1930、第1および第2のチャネルパラメタ2020および2030、セレクタ2010、および主要M−プレーンオーバレイモジュール2060を含む。主要M−プレーンオーバレイ2060は、主要チャネルオーバレイ1960(図19)に類似しているが、さらなるチャネルビデオ信号2040を第三のチャネル入力1912(図19)とブレンドあるいはオーバレイするのに利用されうる追加的機能を含みうる。
【0136】
オーバレイエンジン2000は、最後のディプレイキャンバス上にM個の入手可能な独立したビデオ/グラフィックプレーンを配置することで、単一のビデオチャネルストリームを生成しうる。一つの特定の実施形態においては、オーバレイエンジン2000は、6つのプレーンを最終ディスプレイキャンバス上に配置することで単一のチャネルストリームを生成しうる。各プレーンのディスプレイスクリーン上の位置は構成可能である。各プレーンの優先度もまた構成できてよい。例えば、プレーンのディスプレイキャンバス上の位置を重ねあわせる場合、優先度のランクは、どのプレーンを最上部に配置してどのプレーンを隠すか、という問題を解決するのに利用されうる。オーバレイはさらにオプションで各プレーンを縁取るのに利用されてもよい。
【0137】
さらなるビデオチャネル信号2040の例、およびその源は、第1のチャネルビデオ信号1652であってよい主要プレーン、第2のチャネルビデオ信号1654であってよいPIPプレーン、オンチップキャラクタOSD生成器を利用して生成されるcharOSDプレーン、ビットマップOSDエンジンを利用して生成されうるビットマップOSDプレーンを含んでよい。OSD画像はメモリに記憶されえ、メモリインタフェースを利用してメモリ内の様々なビットマップされ予め記憶されたオブジェクトをフェッチして、それらをメモリにさらに記憶できるキャンバス上に配置するのに利用されてよい。メモリインタフェースはさらに、要求されたオブジェクトをフェッチする間に形式変換を行ってよい。ビットマップOSDエンジンは、記憶されたキャンバスをラスタ走査により読み出し、オーバレイに送ってよい。さらなるビデオチャネル信号2040は、カーソルOSDエンジンにより生成されえ、小さなオンチップメモリを利用してカーソルなどの小さなオブジェクトのビットマップ、外部源から受信した外部OSDを記憶するカーソルOSDプレーンを含みうる。外部OSDエンジンはラスタ制御信号およびディスプレイクロックを送出しうる。外部OSD源は、これら制御信号を参照として利用して、データをスキャン順に送信する。このデータはオーバレイにルーティングされうる。外部OSDプレーンがイネーブルな際に、Flexiportを利用して外部OSDデータを受信しうる。
【0138】
CMU1930の前のオーバレイ1940は、第1のビデオチャネルストリーム1653および第2のビデオチャネルストリーム1655をオーバレイしうる。オーバレイ1940は、CMU1930に単一のビデオストリームで動作させ、多数のビデオチャネルストリーム用にCMU1930内でモジュールを複写する必要をなくすことで、CMU1930をより効率的に振舞わせてよい。単一のビデオチャネル信号1942をCMU1930に提供することに加えてオーバレイ1940は、さらに、ビデオ部分が第1のビデオチャネルストリームに属すか第2のビデオチャネルストリームに属すかを識別する部分(ピクセル毎の)インジケータ1944をCMU1930に提供してよい。
【0139】
第1のビデオチャネルストリーム1653および第2のビデオチャネルストリーム1655に対応する二群のプログラム可能なパラメタ2020および2030を提供してもよい。セレクタ2010は、どのプログラム可能なパラメタをCMU1930に提供するか選択すべく部分インジケータ1944を利用してよい。例えば、部分インジケータ1944が、CMU1930が処理する部分が第1のビデオチャネルストリーム1653に属すことを示している場合、セレクタ2010はCMU1930に、第1のビデオチャネルストリーム1653に対応するプログラム可能なパラメタ2020を提供してよい。
【0140】
ビデオプレーンと同じ数の層があってよい。層0は最下層であってよく、それに続く層が増加する層インデックスを持ってよい。層は、次元的特徴あるいは位置的特徴を持つのではなく、それらが積層されるべき順序を提供していてよい。オーバレイエンジン2000は、層0から始まりそこから上昇する層を混合してよい。層1は第一に、層1に置かれるビデオプレーンに関連付けられるブレンド係数(blend factor)を利用して層0にブレンドされてよい。層0および層1の出力のブレンドは、その後層2とブレンドされてよい。利用されうるブレンド係数は、層2に置かれるプレーンに関連付けられるものであってよい。層0、層1、および層2の出力のブレンドは層3とブレンドされ、この動作をその後、最終層が混合されるまで続けてよい。当業者であれば、層のブレンドを、本発明の教示から逸脱しない範囲で任意の組み合わせで行う選択をしてよいことを理解しよう。例えば、層1が層3とブレンドされ、その後層2とブレンドされてもよい。
【0141】
さらに、オーバレイエンジン2000は主要出力チャネルとの関連で記載されたが、オーバレイエンジン2000を補助出力チャネルに適用してM−プレーンオーバレイを提供するよう色処理およびチャネルブレンドパイプライン560を修正してもよい。
【0142】
図22は、ビデオパイプラインの後端パイプラインステージ570をより詳細に示す。後端パイプラインステージ570は、少なくとも主要出力フォーマッタ2280、署名アキュムレータ1990、補助出力フォーマッタ2220およびセレクタ2230を含みうる。
【0143】
後端パイプラインステージ570は、主要出力および補助出力の両方の出力フォーマットを行いえ、補助出力として制御出力(Hsync、Vsync、Field)を生成しうる。後端パイプラインステージ570は、デジタルインタフェースおよびアナログインタフェース両方を助ける。主要出力フォーマッタ2280は、処理済主要ビデオチャネル信号1974を受信して、対応する主要出力信号492aを生成しうる。補助出力フォーマッタ2220は、処理済補助ビデオチャネル信号1976を受信して対応する補助出力信号492bを生成しうる。署名アキュムレータ1990は、補助ビデオチャネル信号1976を受信して、蓄積されている信号間の差異を蓄積および比較して、出力されたビデオ信号のビデオ信号品質を決定してよく、必要であればこの情報をプロセッサに提供してシステムパラメータを変更してよい。
【0144】
補助ビデオチャネル信号1976はさらに、出力492b用にフォーマットされる前にCCIR656エンコーダ(不図示)に提供されてよい。CCIR656エンコーダは、信号を外部記憶装置あるいは他の適切な手段に対して準備するべく配置するよう任意の必要なエンコードを行ってよい。または、補助ビデオチャネル信号1976を、セレクタ2230を利用してエンコードもフォーマットもせずに出力信号492bとして提供して、バイパス補助ビデオチャネル信号2240を選択してよい。
【0145】
後端パイプラインステージ570のインタレースモジュール(不図示)も提供されてよい。入力信号がインタレースされる場合、第一にデインタレーサ340によりプログレッシブに変換されてよい(図13)。デインタレーサは、ビデオパイプラインステージの全ての後続のモジュールがプログレッシブドメインで動作しうるので、必要となりうる。後端パイプラインステージ570のインタレーサは、インタレースされた出力が所望される場合に選択的にONになってよい。
【0146】
インタレーサモジュールは少なくとも二つのピクセルラインを記憶するのに十分な大きさのメモリを少なくとも含みうるが、必要であれば全フレームを記憶するよう修正することができる。プログレッシブな入力は、プログレッシブなタイミングでメモリに書き込まれてよい。プログレッシブなタイミングでロックされた、インタレースされたタイミングは、ピクセルレートの半分で生成されてよい。データはインタレースされたタイミングで、メモリから読み出されてよい。偶数のフィールドラインは奇数のフィールドから間引かれてよく、奇数のフィールドラインは偶数のフィールドから間引かれてよい。これにより、今度は、任意のデバイスでの利用に適したインタレースされた出力が生成されうる。
【0147】
故に、共有記憶容量を利用して多数の高品質なビデオチャネルストリームを提供する装置および方法が提供される。当業者であれば、本発明が記載された実施形態以外の方法で実施することができることを理解するであろう、というのも実施形態は限定目的からではなく、例示目的で提示されており、本発明は以下の請求項のみにより限定されるからである。
【図1A】
【図1B】
【特許請求の範囲】
【請求項1】
複数のビデオ信号を受信して、前記複数のビデオ信号のうち第1のビデオ信号を選択する、選択回路と、
選択された前記第1のビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つに第1のスケーラを配置する第1のスケーラ配置モジュールと、を備える、フレームレート変換回路。
【請求項2】
前記第1のスケーラは、前記選択された第1のビデオ信号をスケーリングし、スケーリングされた前記第1のビデオ信号を、メモリインタフェースを介してメモリへ書き込む、請求項1に記載のフレームレート変換回路。
【請求項3】
さらにセレクタを備え、
前記第1のスケーラが、前記選択された第1のビデオ信号を前記セレクタの第1の入力へ出力する、請求項2に記載のフレームレート変換回路。
【請求項4】
前記第1のスケーラ配置モジュールは、前記選択された第1のビデオ信号の前記信号経路に第2のスケーラを配置し、
前記第2のスケーラは、前記スケーリングされた第1のビデオ信号を、前記メモリインタフェースを介して前記メモリから読み出し、読み出された前記第1のビデオ信号をさらにスケーリングし、さらにスケーリングされた前記第1のビデオ信号を前記セレクタの第2の入力へ供給する、請求項3に記載のフレームレート変換回路。
【請求項5】
さらに、前記セレクタの前記第1の入力および前記第2の入力のいずれかを出力する、請求項4に記載のフレームレート変換回路。
【請求項6】
前記第2のスケーラは、前記読み出された第1のビデオ信号を出力する、請求項4に記載のフレームレート変換回路。
【請求項7】
前記第1のスケーラ配置モジュールは、前記選択された第1のビデオ信号の前記信号経路に、テアレス制御モジュールを配置する、請求項2に記載のフレームレート変換回路。
【請求項8】
前記複数のビデオ信号から選択された第2のビデオ信号を受信し、前記選択された第2のビデオ信号をスケーリングし、スケーリングされた前記第2のビデオ信号を出力するスケーリング回路をさらに備える、請求項1に記載のフレームレート変換回路。
【請求項9】
前記第1のスケーラ配置モジュールは、ブランクタイムオプティマイザに、選択されスケーリングされた第1のビデオ信号を出力する、請求項1に記載のフレームレート変換回路。
【請求項10】
三つのスケーラ配置スロットと、
一つのスケーラと、を備えるスケーラ配置モジュールであって、
前記スケーラを第1のスケーラ配置スロットに配置して、入力ビデオ信号を同期してスケーリングすることと、
前記スケーラを第2のスケーラ配置スロットに配置して、前記入力ビデオ信号をダウンスケーリングして、ダウンスケーリングされた前記ビデオ信号をメモリに書き込むことと、
前記スケーラを第3のスケーラ配置スロットに配置して、前記メモリから読み出されたビデオ信号をアップスケーリングすることと、を選択的に行う、スケーラ配置モジュール。
【請求項11】
前記第1のスケーラ配置スロット内の前記スケーラは、前記入力ビデオ信号を出力ビデオ信号にロックする、請求項10に記載のスケーラ配置モジュール。
【請求項12】
前記スロットのうち少なくとも一つの中にある前記スケーラによりスケーリングされたデータを受信して前記スケーリングされたデータを前記スケーラ配置モジュールから出力する選択回路をさらに備える、請求項10に記載のスケーラ配置モジュール。
【請求項13】
前記選択回路は、前記スケーラから受信した前記スケーリングされたデータを選択的に出力する、請求項12に記載のスケーラ配置モジュール。
【請求項14】
書き込みFIFOバッファおよび読み出しFIFOバッファをさらに備え、
前記スロットのうち第1のスロットの中にある前記スケーラは、前記書き込みFIFOバッファを介して前記メモリへ前記スケーリングされたデータを書き込み、前記スロットのうち第2のスロットの中にある前記スケーラは、前記読み出しFIFOバッファを介して前記メモリから前記スケーリングされたデータを読み出す、請求項12に記載のスケーラ配置モジュール。
【請求項15】
前記選択回路は、前記読み出しFIFOバッファから読み出された前記スケーリングされたデータを受信し、前記スケーラ配置モジュール出力から読み出された前記スケーリングされたデータを出力する、請求項14に記載のスケーラ配置モジュール。
【請求項16】
二以上のビデオ信号から、メモリアクセス要求を受信する入力と、
各要求の必要帯域幅を決定し、各ビデオ信号要求の前記必要帯域幅に基づきメモリアクセスを配分する回路と、を備えるブランクタイムオプティマイザ。
【請求項17】
各要求は、メモリアクセスクロックレートを有し、
前記メモリアクセスは、前記要求の前記メモリアクセスクロックレートとは異なるクロックレートで行われる、請求項16に記載のオプティマイザ。
【請求項18】
受信された前記要求の各々に対応するデータは、該要求のメモリアクセスクロックレートで、フィールドラインバッファに記憶される、請求項17に記載のオプティマイザ。
【請求項19】
前記フィールドラインバッファは、前記メモリアクセス要求の各々により共有される、請求項18に記載のオプティマイザ。
【請求項20】
前記必要帯域幅は、対応する要求のクロックレートに基づいて決定される、請求項18に記載のオプティマイザ。
【請求項21】
前記対応する要求は、前記フィールドラインバッファから読み出され、前記対応する要求の前記クロックレートとは異なるクロックレートで前記メモリに供給される、請求項20に記載のオプティマイザ。
【請求項22】
前記回路は、さらに前記アクセス要求の各々が直接前記メモリにアクセスすることを妨げる、請求項16に記載のオプティマイザ。
【請求項23】
各要求は、フィールドラインの時間間隔部分に対応する、請求項16に記載のオプティマイザ。
【請求項24】
前記回路はさらに、前記ビデオ信号要求のうちの一つに関連付けられたメモリ操作を、前記要求されたメモリ操作に対応する時間間隔部分より大きい時間間隔部分で行うことにより、前記メモリアクセス帯域幅を配分する、請求項23に記載のオプティマイザ。
【請求項25】
フレームレートを変換する方法であって、
複数のビデオ信号を受信することと、
前記複数のビデオ信号のうち第1のビデオ信号を選択することと、
選択された前記第1のビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つに第1のスケーラを配置することと、
選択された前記第1のビデオ信号をスケーリングすることと、を備える、方法。
【請求項26】
スケーリングされた前記第1のビデオ信号を、メモリインタフェースを介してメモリへ書き込むことをさらに備える、請求項25に記載の方法。
【請求項27】
前記スケーリングされた第1のビデオ信号を、セレクタの第1の入力へ供給することをさらに備える、請求項26に記載の方法。
【請求項28】
選択された前記第1のビデオ信号の前記信号経路に、第2のスケーラを配置することと、
前記スケーリングされた第1のビデオ信号を、前記メモリインタフェースを介して前記メモリから読み出すことと、
読み出された前記第1のビデオ信号をさらにスケーリングすることと、
さらにスケーリングされた前記第1のビデオ信号を前記セレクタの第2の入力へ供給することと、をさらに備える請求項27に記載の方法。
【請求項29】
前記セレクタの前記第1の入力および前記第2の入力のいずれかを出力することをさらに備える、請求項28に記載の方法。
【請求項30】
前記読み出された第1のビデオ信号を出力することをさらに備える、請求項28に記載の方法。
【請求項31】
前記選択された第1のビデオ信号の前記信号経路に、テアレス制御モジュールを配置することをさらに備える、請求項26に記載の方法。
【請求項32】
前記複数のビデオ信号から第2のビデオ信号を選択し、選択された前記第2のビデオ信号をスケーリングし、スケーリングされた前記第2のビデオ信号を出力することをさらに備える、請求項25に記載の方法。
【請求項33】
前記選択されスケーリングされた第1のビデオ信号をブランクタイムオプティマイザに出力する、請求項25に記載の方法。
【請求項34】
スケーラ配置モジュール内の三つのスケーラ配置スロットのうちの一つにスケーラを選択的に配置する方法であって、
入力ビデオ信号を同期してスケーリングすべく、前記スケーラを第1のスケーラ配置スロットに選択的に配置することと、
前記スケーラを第2のスケーラ配置スロットに選択的に配置して、前記入力ビデオ信号をダウンスケーリングして、ダウンスケーリングされた前記ビデオ信号をメモリに書き込むことと、
前記スケーラを第3のスケーラ配置スロットに選択的に配置して、前記メモリから読み出されたビデオ信号をアップスケーリングすることと、を備える、方法。
【請求項35】
前記スケーラを第1のスケーラ配置スロットに選択的に配置することにより、前記出力ビデオ信号を入力ビデオ信号にロックする、請求項34に記載の方法。
【請求項36】
前記スケーラ配置モジュールから、前記第1のスケーラ配置スロットに配置されている第1のスケーラによりスケーリングされたデータと、前記第2のスケーラ配置スロットに配置されている第2のスケーラによりスケーリングされたデータとを、出力として選択的に出力することをさらに備える、請求項34に記載の方法。
【請求項37】
前記第1のスケーラが供給した前記スケーリングされたデータを選択し、前記第2のスケーラが供給した前記スケーリングされたデータを選択することをさらに備える、請求項36に記載の方法。
【請求項38】
前記第1のスケーラが供給した前記スケーリングされたデータを前記メモリへの書き込み用にバッファリングし、前記第2のスケーラが供給した前記スケーリングされたデータを前記メモリからの読み出し用にバッファリングすることをさらに備える、請求項36に記載の方法。
【請求項39】
前記選択することは、バッファリングされた前記スケーリングされたデータを、前記出力として前記スケーラ配置モジュールから選択することをさらに含む、請求項38に記載の方法。
【請求項40】
二以上のビデオ信号間でメモリアクセスを共有させる方法であって、
前記二以上のビデオ信号の各々からメモリアクセス要求を受信することと、
前記要求に応じて、前記ビデオ信号が各々有する必要帯域幅を決定することと、
前記ビデオ信号が各々有する前記必要帯域幅に基づいて前記メモリアクセスを配分することと、を備える方法。
【請求項41】
各要求はクロックレートを有し、
前記メモリアクセスは、前記要求の前記クロックレートとは異なるクロックレートで行われる、請求項40に記載の方法。
【請求項42】
前記受信された要求の各々に対応するデータを、該要求のクロックレートでフィールドラインバッファに記憶することをさらに備える、請求項41に記載の方法。
【請求項43】
前記フィールドラインバッファを前記要求の各々により共有させることをさらに備える、請求項42に記載の方法。
【請求項44】
前記必要帯域幅は、前記要求のクロックレートに基づいて決定される、請求項42に記載の方法。
【請求項45】
前記フィールドラインバッファから要求を読み出し、読み出した前記要求を前記メモリに、前記読み出した要求のクロックレートとは異なるクロックレートで供給することをさらに備える、請求項44に記載の方法。
【請求項46】
各要求が直接メモリアクセスすることを妨げることをさらに備える、請求項40に記載の方法。
【請求項47】
各要求は、フィールドラインの時間間隔部分に対応する、請求項40に記載の方法。
【請求項48】
前記ビデオ信号要求のうちの一つに関連付けられたメモリ操作を、要求された前記メモリ操作に対応する時間間隔部分より大きい時間間隔部分で行うことにより、前記メモリアクセスを配分することをさらに備える、請求項47に記載の方法。
【請求項49】
フレームレート変換を行う装置であって、
複数のビデオ信号を受信する手段と、
前記複数のビデオ信号のうち第1のビデオ信号を選択する手段と、
選択された前記第1のビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つに第1のスケーラ手段を配置する手段と、
選択された前記第1のビデオ信号をスケーリングする手段と、を備える、装置。
【請求項50】
スケーリングされた前記第1のビデオ信号を、メモリインタフェース手段を介してメモリ手段へ書き込む手段をさらに備える、請求項49に記載の装置。
【請求項51】
前記スケーリングされた第1のビデオ信号を、セレクタ手段の第1の入力へ供給する手段をさらに備える、請求項50に記載の装置。
【請求項52】
選択された前記第1のビデオ信号の前記信号経路に、第2のスケーラ手段を配置する手段と、
前記スケーリングされた第1のビデオ信号を、メモリインタフェース手段を介して前記メモリ手段から読み出す手段と、
読み出された前記第1のビデオ信号をさらにスケーリングする手段と、
さらにスケーリングされた前記第1のビデオ信号を前記セレクタ手段の第2の入力へ供給する手段と、をさらに備える、請求項51に記載の装置。
【請求項53】
前記セレクタ手段の前記第1の入力および前記第2の入力のいずれかを出力する手段をさらに備える、請求項52に記載の装置。
【請求項54】
前記読み出された前記第1のビデオ信号を出力する手段をさらに備える、請求項52に記載の装置。
【請求項55】
前記選択された第1のビデオ信号の前記信号経路に、テアレス制御モジュール手段を配置する手段をさらに備える、請求項50に記載の装置。
【請求項56】
前記複数のビデオ信号から第2のビデオ信号を選択する手段と、
選択された前記第2のビデオ信号をスケーリングする手段と、
スケーリングされた前記第2のビデオ信号を出力する手段と、をさらに備える、請求項49に記載の装置。
【請求項57】
前記選択されスケーリングされた前記第1のビデオ信号をブランクタイムオプティマイザに供給する手段をさらに備える、請求項49に記載の装置。
【請求項58】
スケーラ配置モジュール手段内の三つのスケーラ配置スロット手段のうちの一つにスケーラ手段を選択的に配置する装置であって、
入力ビデオ信号を同期してスケーリングすべく、前記スケーラ手段を第1のスケーラ配置スロットに選択的に配置する手段と、
前記スケーラ手段を第2のスケーラ配置スロットに選択的に配置して、前記入力ビデオ信号をダウンスケーリングして、ダウンスケーリングされた前記ビデオ信号をメモリ手段に書き込む手段と、
前記スケーラ手段を第3のスケーラ配置スロットに選択的に配置して、前記メモリ手段から読み出されたビデオ信号をアップスケーリングする手段と、を備える、装置。
【請求項59】
前記第1のスケーラ配置スロットで出力ビデオ信号に前記入力ビデオ信号をロックする手段をさらに備える、請求項58に記載の装置。
【請求項60】
前記スケーラ配置モジュール手段から、前記第1のスケーラスロットに配置されている第1のスケーラによりスケーリングされたデータと、前記第2のスケーラスロットに配置されている第2のスケーラによりスケーリングされたデータとを、出力として選択的に出力する手段をさらに備える、請求項58に記載の装置。
【請求項61】
前記第1のスケーラが供給した前記スケーリングされたデータを選択し、前記第2のスケーラが供給した前記スケーリングされたデータを選択する手段をさらに備える、請求項60に記載の装置。
【請求項62】
スケーリングされたデータを前記メモリ手段への書き込み用にバッファリングする手段と、前記メモリ手段から読み出されたデータをバッファリングする手段とをさらに備える、請求項60に記載の装置。
【請求項63】
前記選択する手段は、バッファリングされた前記スケーリングされたデータを、前記出力として前記スケーラ配置モジュール手段から選択する手段をさらに含む、請求項62に記載の装置。
【請求項64】
二以上のビデオ信号間でメモリ手段へのアクセスを共有させる装置であって、
前記二以上のビデオ信号の各々から前記メモリ手段へのアクセス要求を受信する手段と、
前記要求に応じて、前記ビデオ信号が各々有する必要帯域幅を決定する手段と、
前記ビデオ信号が各々有する前記必要帯域幅に基づいて前記メモリ手段へのアクセスを配分する手段と、を備える装置。
【請求項65】
各要求はクロックレートを有し、
前記メモリアクセスは、前記要求の前記クロックレートとは異なるクロックレートで行われる、請求項64に記載の装置。
【請求項66】
前記要求の各々に対応するデータを、該要求のクロックレートでフィールドラインバッファに記憶する手段をさらに備える、請求項65に記載の装置。
【請求項67】
前記要求の各々をフィールドラインバッファに記憶する手段をさらに備える、請求項66に記載の装置。
【請求項68】
前記必要帯域幅は、前記要求のクロックレートに基づいて決定される、請求項66に記載の装置。
【請求項69】
前記フィールドラインバッファ手段から要求を読み出す手段と、読み出した前記要求を前記メモリ手段に、前記読み出した要求のクロックレートとは異なるクロックレートで供給する手段とをさらに備える、請求項68に記載の装置。
【請求項70】
各要求が直接前記メモリ手段にアクセスすることを妨げる手段をさらに備える、請求項64に記載の装置。
【請求項71】
各要求は、フィールドラインの時間間隔部分に対応する、請求項64に記載の装置。
【請求項72】
前記ビデオ信号要求のうちの一つに関連付けられたメモリ操作を、要求された前記メモリ操作に対応する時間間隔部分より大きい時間間隔部分で行う手段により、前記メモリアクセスを配分する手段をさらに備える、請求項71に記載の装置。
【請求項1】
複数のビデオ信号を受信して、前記複数のビデオ信号のうち第1のビデオ信号を選択する、選択回路と、
選択された前記第1のビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つに第1のスケーラを配置する第1のスケーラ配置モジュールと、を備える、フレームレート変換回路。
【請求項2】
前記第1のスケーラは、前記選択された第1のビデオ信号をスケーリングし、スケーリングされた前記第1のビデオ信号を、メモリインタフェースを介してメモリへ書き込む、請求項1に記載のフレームレート変換回路。
【請求項3】
さらにセレクタを備え、
前記第1のスケーラが、前記選択された第1のビデオ信号を前記セレクタの第1の入力へ出力する、請求項2に記載のフレームレート変換回路。
【請求項4】
前記第1のスケーラ配置モジュールは、前記選択された第1のビデオ信号の前記信号経路に第2のスケーラを配置し、
前記第2のスケーラは、前記スケーリングされた第1のビデオ信号を、前記メモリインタフェースを介して前記メモリから読み出し、読み出された前記第1のビデオ信号をさらにスケーリングし、さらにスケーリングされた前記第1のビデオ信号を前記セレクタの第2の入力へ供給する、請求項3に記載のフレームレート変換回路。
【請求項5】
さらに、前記セレクタの前記第1の入力および前記第2の入力のいずれかを出力する、請求項4に記載のフレームレート変換回路。
【請求項6】
前記第2のスケーラは、前記読み出された第1のビデオ信号を出力する、請求項4に記載のフレームレート変換回路。
【請求項7】
前記第1のスケーラ配置モジュールは、前記選択された第1のビデオ信号の前記信号経路に、テアレス制御モジュールを配置する、請求項2に記載のフレームレート変換回路。
【請求項8】
前記複数のビデオ信号から選択された第2のビデオ信号を受信し、前記選択された第2のビデオ信号をスケーリングし、スケーリングされた前記第2のビデオ信号を出力するスケーリング回路をさらに備える、請求項1に記載のフレームレート変換回路。
【請求項9】
前記第1のスケーラ配置モジュールは、ブランクタイムオプティマイザに、選択されスケーリングされた第1のビデオ信号を出力する、請求項1に記載のフレームレート変換回路。
【請求項10】
三つのスケーラ配置スロットと、
一つのスケーラと、を備えるスケーラ配置モジュールであって、
前記スケーラを第1のスケーラ配置スロットに配置して、入力ビデオ信号を同期してスケーリングすることと、
前記スケーラを第2のスケーラ配置スロットに配置して、前記入力ビデオ信号をダウンスケーリングして、ダウンスケーリングされた前記ビデオ信号をメモリに書き込むことと、
前記スケーラを第3のスケーラ配置スロットに配置して、前記メモリから読み出されたビデオ信号をアップスケーリングすることと、を選択的に行う、スケーラ配置モジュール。
【請求項11】
前記第1のスケーラ配置スロット内の前記スケーラは、前記入力ビデオ信号を出力ビデオ信号にロックする、請求項10に記載のスケーラ配置モジュール。
【請求項12】
前記スロットのうち少なくとも一つの中にある前記スケーラによりスケーリングされたデータを受信して前記スケーリングされたデータを前記スケーラ配置モジュールから出力する選択回路をさらに備える、請求項10に記載のスケーラ配置モジュール。
【請求項13】
前記選択回路は、前記スケーラから受信した前記スケーリングされたデータを選択的に出力する、請求項12に記載のスケーラ配置モジュール。
【請求項14】
書き込みFIFOバッファおよび読み出しFIFOバッファをさらに備え、
前記スロットのうち第1のスロットの中にある前記スケーラは、前記書き込みFIFOバッファを介して前記メモリへ前記スケーリングされたデータを書き込み、前記スロットのうち第2のスロットの中にある前記スケーラは、前記読み出しFIFOバッファを介して前記メモリから前記スケーリングされたデータを読み出す、請求項12に記載のスケーラ配置モジュール。
【請求項15】
前記選択回路は、前記読み出しFIFOバッファから読み出された前記スケーリングされたデータを受信し、前記スケーラ配置モジュール出力から読み出された前記スケーリングされたデータを出力する、請求項14に記載のスケーラ配置モジュール。
【請求項16】
二以上のビデオ信号から、メモリアクセス要求を受信する入力と、
各要求の必要帯域幅を決定し、各ビデオ信号要求の前記必要帯域幅に基づきメモリアクセスを配分する回路と、を備えるブランクタイムオプティマイザ。
【請求項17】
各要求は、メモリアクセスクロックレートを有し、
前記メモリアクセスは、前記要求の前記メモリアクセスクロックレートとは異なるクロックレートで行われる、請求項16に記載のオプティマイザ。
【請求項18】
受信された前記要求の各々に対応するデータは、該要求のメモリアクセスクロックレートで、フィールドラインバッファに記憶される、請求項17に記載のオプティマイザ。
【請求項19】
前記フィールドラインバッファは、前記メモリアクセス要求の各々により共有される、請求項18に記載のオプティマイザ。
【請求項20】
前記必要帯域幅は、対応する要求のクロックレートに基づいて決定される、請求項18に記載のオプティマイザ。
【請求項21】
前記対応する要求は、前記フィールドラインバッファから読み出され、前記対応する要求の前記クロックレートとは異なるクロックレートで前記メモリに供給される、請求項20に記載のオプティマイザ。
【請求項22】
前記回路は、さらに前記アクセス要求の各々が直接前記メモリにアクセスすることを妨げる、請求項16に記載のオプティマイザ。
【請求項23】
各要求は、フィールドラインの時間間隔部分に対応する、請求項16に記載のオプティマイザ。
【請求項24】
前記回路はさらに、前記ビデオ信号要求のうちの一つに関連付けられたメモリ操作を、前記要求されたメモリ操作に対応する時間間隔部分より大きい時間間隔部分で行うことにより、前記メモリアクセス帯域幅を配分する、請求項23に記載のオプティマイザ。
【請求項25】
フレームレートを変換する方法であって、
複数のビデオ信号を受信することと、
前記複数のビデオ信号のうち第1のビデオ信号を選択することと、
選択された前記第1のビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つに第1のスケーラを配置することと、
選択された前記第1のビデオ信号をスケーリングすることと、を備える、方法。
【請求項26】
スケーリングされた前記第1のビデオ信号を、メモリインタフェースを介してメモリへ書き込むことをさらに備える、請求項25に記載の方法。
【請求項27】
前記スケーリングされた第1のビデオ信号を、セレクタの第1の入力へ供給することをさらに備える、請求項26に記載の方法。
【請求項28】
選択された前記第1のビデオ信号の前記信号経路に、第2のスケーラを配置することと、
前記スケーリングされた第1のビデオ信号を、前記メモリインタフェースを介して前記メモリから読み出すことと、
読み出された前記第1のビデオ信号をさらにスケーリングすることと、
さらにスケーリングされた前記第1のビデオ信号を前記セレクタの第2の入力へ供給することと、をさらに備える請求項27に記載の方法。
【請求項29】
前記セレクタの前記第1の入力および前記第2の入力のいずれかを出力することをさらに備える、請求項28に記載の方法。
【請求項30】
前記読み出された第1のビデオ信号を出力することをさらに備える、請求項28に記載の方法。
【請求項31】
前記選択された第1のビデオ信号の前記信号経路に、テアレス制御モジュールを配置することをさらに備える、請求項26に記載の方法。
【請求項32】
前記複数のビデオ信号から第2のビデオ信号を選択し、選択された前記第2のビデオ信号をスケーリングし、スケーリングされた前記第2のビデオ信号を出力することをさらに備える、請求項25に記載の方法。
【請求項33】
前記選択されスケーリングされた第1のビデオ信号をブランクタイムオプティマイザに出力する、請求項25に記載の方法。
【請求項34】
スケーラ配置モジュール内の三つのスケーラ配置スロットのうちの一つにスケーラを選択的に配置する方法であって、
入力ビデオ信号を同期してスケーリングすべく、前記スケーラを第1のスケーラ配置スロットに選択的に配置することと、
前記スケーラを第2のスケーラ配置スロットに選択的に配置して、前記入力ビデオ信号をダウンスケーリングして、ダウンスケーリングされた前記ビデオ信号をメモリに書き込むことと、
前記スケーラを第3のスケーラ配置スロットに選択的に配置して、前記メモリから読み出されたビデオ信号をアップスケーリングすることと、を備える、方法。
【請求項35】
前記スケーラを第1のスケーラ配置スロットに選択的に配置することにより、前記出力ビデオ信号を入力ビデオ信号にロックする、請求項34に記載の方法。
【請求項36】
前記スケーラ配置モジュールから、前記第1のスケーラ配置スロットに配置されている第1のスケーラによりスケーリングされたデータと、前記第2のスケーラ配置スロットに配置されている第2のスケーラによりスケーリングされたデータとを、出力として選択的に出力することをさらに備える、請求項34に記載の方法。
【請求項37】
前記第1のスケーラが供給した前記スケーリングされたデータを選択し、前記第2のスケーラが供給した前記スケーリングされたデータを選択することをさらに備える、請求項36に記載の方法。
【請求項38】
前記第1のスケーラが供給した前記スケーリングされたデータを前記メモリへの書き込み用にバッファリングし、前記第2のスケーラが供給した前記スケーリングされたデータを前記メモリからの読み出し用にバッファリングすることをさらに備える、請求項36に記載の方法。
【請求項39】
前記選択することは、バッファリングされた前記スケーリングされたデータを、前記出力として前記スケーラ配置モジュールから選択することをさらに含む、請求項38に記載の方法。
【請求項40】
二以上のビデオ信号間でメモリアクセスを共有させる方法であって、
前記二以上のビデオ信号の各々からメモリアクセス要求を受信することと、
前記要求に応じて、前記ビデオ信号が各々有する必要帯域幅を決定することと、
前記ビデオ信号が各々有する前記必要帯域幅に基づいて前記メモリアクセスを配分することと、を備える方法。
【請求項41】
各要求はクロックレートを有し、
前記メモリアクセスは、前記要求の前記クロックレートとは異なるクロックレートで行われる、請求項40に記載の方法。
【請求項42】
前記受信された要求の各々に対応するデータを、該要求のクロックレートでフィールドラインバッファに記憶することをさらに備える、請求項41に記載の方法。
【請求項43】
前記フィールドラインバッファを前記要求の各々により共有させることをさらに備える、請求項42に記載の方法。
【請求項44】
前記必要帯域幅は、前記要求のクロックレートに基づいて決定される、請求項42に記載の方法。
【請求項45】
前記フィールドラインバッファから要求を読み出し、読み出した前記要求を前記メモリに、前記読み出した要求のクロックレートとは異なるクロックレートで供給することをさらに備える、請求項44に記載の方法。
【請求項46】
各要求が直接メモリアクセスすることを妨げることをさらに備える、請求項40に記載の方法。
【請求項47】
各要求は、フィールドラインの時間間隔部分に対応する、請求項40に記載の方法。
【請求項48】
前記ビデオ信号要求のうちの一つに関連付けられたメモリ操作を、要求された前記メモリ操作に対応する時間間隔部分より大きい時間間隔部分で行うことにより、前記メモリアクセスを配分することをさらに備える、請求項47に記載の方法。
【請求項49】
フレームレート変換を行う装置であって、
複数のビデオ信号を受信する手段と、
前記複数のビデオ信号のうち第1のビデオ信号を選択する手段と、
選択された前記第1のビデオ信号の信号経路中の少なくとも二つのスケーラスロットのうちの一つに第1のスケーラ手段を配置する手段と、
選択された前記第1のビデオ信号をスケーリングする手段と、を備える、装置。
【請求項50】
スケーリングされた前記第1のビデオ信号を、メモリインタフェース手段を介してメモリ手段へ書き込む手段をさらに備える、請求項49に記載の装置。
【請求項51】
前記スケーリングされた第1のビデオ信号を、セレクタ手段の第1の入力へ供給する手段をさらに備える、請求項50に記載の装置。
【請求項52】
選択された前記第1のビデオ信号の前記信号経路に、第2のスケーラ手段を配置する手段と、
前記スケーリングされた第1のビデオ信号を、メモリインタフェース手段を介して前記メモリ手段から読み出す手段と、
読み出された前記第1のビデオ信号をさらにスケーリングする手段と、
さらにスケーリングされた前記第1のビデオ信号を前記セレクタ手段の第2の入力へ供給する手段と、をさらに備える、請求項51に記載の装置。
【請求項53】
前記セレクタ手段の前記第1の入力および前記第2の入力のいずれかを出力する手段をさらに備える、請求項52に記載の装置。
【請求項54】
前記読み出された前記第1のビデオ信号を出力する手段をさらに備える、請求項52に記載の装置。
【請求項55】
前記選択された第1のビデオ信号の前記信号経路に、テアレス制御モジュール手段を配置する手段をさらに備える、請求項50に記載の装置。
【請求項56】
前記複数のビデオ信号から第2のビデオ信号を選択する手段と、
選択された前記第2のビデオ信号をスケーリングする手段と、
スケーリングされた前記第2のビデオ信号を出力する手段と、をさらに備える、請求項49に記載の装置。
【請求項57】
前記選択されスケーリングされた前記第1のビデオ信号をブランクタイムオプティマイザに供給する手段をさらに備える、請求項49に記載の装置。
【請求項58】
スケーラ配置モジュール手段内の三つのスケーラ配置スロット手段のうちの一つにスケーラ手段を選択的に配置する装置であって、
入力ビデオ信号を同期してスケーリングすべく、前記スケーラ手段を第1のスケーラ配置スロットに選択的に配置する手段と、
前記スケーラ手段を第2のスケーラ配置スロットに選択的に配置して、前記入力ビデオ信号をダウンスケーリングして、ダウンスケーリングされた前記ビデオ信号をメモリ手段に書き込む手段と、
前記スケーラ手段を第3のスケーラ配置スロットに選択的に配置して、前記メモリ手段から読み出されたビデオ信号をアップスケーリングする手段と、を備える、装置。
【請求項59】
前記第1のスケーラ配置スロットで出力ビデオ信号に前記入力ビデオ信号をロックする手段をさらに備える、請求項58に記載の装置。
【請求項60】
前記スケーラ配置モジュール手段から、前記第1のスケーラスロットに配置されている第1のスケーラによりスケーリングされたデータと、前記第2のスケーラスロットに配置されている第2のスケーラによりスケーリングされたデータとを、出力として選択的に出力する手段をさらに備える、請求項58に記載の装置。
【請求項61】
前記第1のスケーラが供給した前記スケーリングされたデータを選択し、前記第2のスケーラが供給した前記スケーリングされたデータを選択する手段をさらに備える、請求項60に記載の装置。
【請求項62】
スケーリングされたデータを前記メモリ手段への書き込み用にバッファリングする手段と、前記メモリ手段から読み出されたデータをバッファリングする手段とをさらに備える、請求項60に記載の装置。
【請求項63】
前記選択する手段は、バッファリングされた前記スケーリングされたデータを、前記出力として前記スケーラ配置モジュール手段から選択する手段をさらに含む、請求項62に記載の装置。
【請求項64】
二以上のビデオ信号間でメモリ手段へのアクセスを共有させる装置であって、
前記二以上のビデオ信号の各々から前記メモリ手段へのアクセス要求を受信する手段と、
前記要求に応じて、前記ビデオ信号が各々有する必要帯域幅を決定する手段と、
前記ビデオ信号が各々有する前記必要帯域幅に基づいて前記メモリ手段へのアクセスを配分する手段と、を備える装置。
【請求項65】
各要求はクロックレートを有し、
前記メモリアクセスは、前記要求の前記クロックレートとは異なるクロックレートで行われる、請求項64に記載の装置。
【請求項66】
前記要求の各々に対応するデータを、該要求のクロックレートでフィールドラインバッファに記憶する手段をさらに備える、請求項65に記載の装置。
【請求項67】
前記要求の各々をフィールドラインバッファに記憶する手段をさらに備える、請求項66に記載の装置。
【請求項68】
前記必要帯域幅は、前記要求のクロックレートに基づいて決定される、請求項66に記載の装置。
【請求項69】
前記フィールドラインバッファ手段から要求を読み出す手段と、読み出した前記要求を前記メモリ手段に、前記読み出した要求のクロックレートとは異なるクロックレートで供給する手段とをさらに備える、請求項68に記載の装置。
【請求項70】
各要求が直接前記メモリ手段にアクセスすることを妨げる手段をさらに備える、請求項64に記載の装置。
【請求項71】
各要求は、フィールドラインの時間間隔部分に対応する、請求項64に記載の装置。
【請求項72】
前記ビデオ信号要求のうちの一つに関連付けられたメモリ操作を、要求された前記メモリ操作に対応する時間間隔部分より大きい時間間隔部分で行う手段により、前記メモリアクセスを配分する手段をさらに備える、請求項71に記載の装置。
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公表番号】特表2009−534932(P2009−534932A)
【公表日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願番号】特願2009−506584(P2009−506584)
【出願日】平成19年4月18日(2007.4.18)
【国際出願番号】PCT/US2007/009580
【国際公開番号】WO2007/124004
【国際公開日】平成19年11月1日(2007.11.1)
【出願人】(508291434)マーベル セミコンダクター インコーポレイテッド (4)
【出願人】(508291663)マーベル インディア プライベート リミテッド (4)
【Fターム(参考)】
【公表日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願日】平成19年4月18日(2007.4.18)
【国際出願番号】PCT/US2007/009580
【国際公開番号】WO2007/124004
【国際公開日】平成19年11月1日(2007.11.1)
【出願人】(508291434)マーベル セミコンダクター インコーポレイテッド (4)
【出願人】(508291663)マーベル インディア プライベート リミテッド (4)
【Fターム(参考)】
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