半導体チップ搭載用基板の製造法および半導体装置
【課題】半導体チップとの接続端子と実装領域内入出力端子の引き回し配線の密度を向上させた半導体チップ搭載用基板の製造法およびその半導体チップ搭載用基板を使用した半導体装置を提供する。
【解決手段】第１の金属層１上にこの金属層と選択エッチング可能な第２の金属層３が形成され、さらに第２の金属層３上に第１の金属層１と同じ組成の金属で厚さが第１の金属層１と異なる第３の金属層１’が形成された３層からなる金属箔において、第１金属層１に所定の大きさの突起電極群をエッチングにより形成する。この部材を用いて、この部材の突起群の表面を、別途準備した３層箔の第３金属層１’と対向せしめ、熱硬化可能な樹脂を介して、突起群の表面を第３金属層１’表面と加圧接触させる。上記の部材の最外層の第３金属側を少なくとも、はんだボール接続可能端子が形成されるようエッチングすることにより半導体チップ搭載用基板を製造する。
【解決手段】第１の金属層１上にこの金属層と選択エッチング可能な第２の金属層３が形成され、さらに第２の金属層３上に第１の金属層１と同じ組成の金属で厚さが第１の金属層１と異なる第３の金属層１’が形成された３層からなる金属箔において、第１金属層１に所定の大きさの突起電極群をエッチングにより形成する。この部材を用いて、この部材の突起群の表面を、別途準備した３層箔の第３金属層１’と対向せしめ、熱硬化可能な樹脂を介して、突起群の表面を第３金属層１’表面と加圧接触させる。上記の部材の最外層の第３金属側を少なくとも、はんだボール接続可能端子が形成されるようエッチングすることにより半導体チップ搭載用基板を製造する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッチングによる層間接続用の柱状パターンを有する半導体チップ搭載用基板の製造法およびその半導体チップ搭載用基板を使用した半導体装置に関する。
【背景技術】
【０００２】
電子機器の小形化、高速化に伴い、プリント配線板上に半導体チップを高密度に実装する必要性が増大している。このため、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）をはじめとするリードパッケージが、プリント配線板に実装される場合が多い。しかし、入出力端子の増大に伴い、半導体チップの周辺に二次元的に入出力端子を設けるピン挿入型のＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）が開発されている。このＰＧＡでは、表面実装に適しないことから、入出力端子にはんだボールを形成する表面実装型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が開発されている。さらにパッケージを小型化するため、半導体チップの周辺に、半導体チップとの接続端子を設け、その端子と接続して実装領域内に配線と入出力端子を設けるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が開発されている。これらは、チップキャリアパッケージとして知られ、半導体チップをセラミックやプラスチック基板あるいはフィルムからなるインターポーザに実装し、封止材でトランスファモールドする形態をとる。このような、パッケージでセラミック基板をインターポーザとした場合、有機基材からなるプリント配線板への実装は、熱膨張係数の不整合から接続部での信頼性が低下し不利である。また、セラミック基板は誘電率が高く伝搬遅延を減らすには不利である。
【０００３】
これに対して、プラスチックの基板あるいはフィルムをインターポーザとした場合が有利であり比較的安価である。しかし、熱放散性が低い欠点がある。このようなインターポーザでは、半導体チップの接続は金ワイヤのボンディングが主流であり、耐ノイズ性向上、伝搬遅延低減、熱放散性向上が重要になっている。このような、背景から、半導体チップの電極をインターポーザ側の接続端子に対向接続させるフェースダウンとよぶ実装形態が注目されている。これにより、チップ裏面が実装面から離れるため熱放散性が向上する。また、半導体チップの電極とインターポーザ側の接続端子間距離が大幅に短くなり、伝搬遅延低減とインダクタンス低下による耐ノイズ性が向上する。しかし、この実装形態をＣＳＰに適用するには、インターポーザには半導体チップとの接続端子と実装領域内入出力端子を高密度で確実に引き回し配線することが不可欠となっている。実装領域内入出力端子として一般的なのは、はんだボール接続で円形状の電極を所定の間隔で配置する。このため、上記の引き回し配線の領域が著しく減少する問題が生じている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、フェースダウン実装用インターポーザにおいて、半導体チップとの接続端子と実装領域内入出力端子の引き回し配線の密度を向上させた半導体チップ搭載用基板の製造法およびその半導体チップ搭載用基板を使用した半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の半導体チップ搭載用基板の製造法は、
Ａ．第一の金属層と第二の金属層を備える第一の回路形成材料を準備する工程、Ｂ．第一の金属層をエッチングして層間接続用の柱状パターンを形成する工程、Ｃ．前記柱状パターンの形成された面と、第三の金属層を備える第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第三の金属層を電気的に接続させる工程、
Ｄ．前記第二、第三の金属層をエッチングし所定の配線パターンを形成する工程を備えることを特徴とする。
【０００６】
本発明の半導体装置は、上記記載の方法によって製造される半導体チップ搭載用基板の第二の金属層をエッチングして形成される配線パターンを外部接続用端子とし、第三の金属層をエッチングして形成される配線パターンを半導体接続用端子とし、前記半導体接続用端子に半導体チップ端子を接続させた半導体装置である。
【発明の効果】
【０００７】
本発明の半導体チップ搭載用基板の製造法により、均一な高さの狭ピッチの突起電極が得られる、また配線層とはんだ接続用電極を層分離接続でき、配線層の領域を大幅に増加でき、配線層とはんだ接続用電極の層分離接続を確実、安定に行うことができる。
【０００８】
本発明の半導体装置は、チップ搭載用基板が高密度な突起電極を有すものであり、小型であり信頼性に優れるものである。
【発明を実施するための最良の形態】
【０００９】
本発明の半導体チップ搭載用基板の製造法は、
１ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
１ｂ．第一の金属層 をエッチングして層間接続用の柱状パターンを形成する工程、
１ｃ．第三の金属層と第四の金属層を備え、第四の金属層と第三の金属層の間に、第三の金属層に対し選択エッチング可能な第二の中間金属層を備える第二の回路形成材料を準備する工程、
１ｄ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第四の金属層を接触（電気的に接続）させる工程、
１ｅ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
１ｆ．前記第三の金属層をエッチングして半導体接続用の柱状パターンを形成する工程、
１ｇ．前記第二の中間金属層を選択エッチングする工程、
１ｈ．前記第四の金属層をエッチングして所定の配線パターンを形成する工程
を備えるものであることができる。
【００１０】
また本発明の半導体チップ搭載用基板の製造法は、
２ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
２ｂ．第一の金属層をエッチングして層間接続用の柱状パターンを形成する工程、
２ｃ．第三の金属層を備える第二の回路形成材料を準備する工程、
２ｄ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第三の金属層を接触（電気的に接続）させる工程、
２ｅ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
２ｆ．前記第三の金属層をエッチングして所定の配線パターン（例えば半導体接続用端子）を形成する工程
を備えるものであることができる。
【００１１】
また本発明の半導体チップ搭載用基板の製造法は、
３ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
３ｂ．第一の金属層 をエッチングして層間接続用の柱状パターンを形成する工程、
３ｃ．前記第一の中間金属層を選択エッチングする工程、
３ｄ．第三の金属層と第四の金属層を備え、第四の金属層と第三の金属層の間に、第三の金属層に対し選択エッチング可能な第二の中間金属層を備える第二の回路形成材料を準備する工程、
３ｅ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第四の金属層を接触させる工程、
３ｆ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
３ｇ．前記第三の金属層をエッチングして半導体接続用の柱状パターンを形成する工程、
３ｈ．前記第二の中間金属層を選択エッチングする工程、
３ｉ．前記第四の金属層をエッチングして所定の配線パターンを形成する工程をを備えるものであることができる。
【００１２】
また本発明の半導体チップ搭載用基板の製造法は、
４ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
４ｂ．第一の金属層をエッチングして層間接続用の柱状パターンを形成する工程、
４ｃ．前記第一の中間金属層を選択エッチングする工程、
４ｄ．第三の金属層を備える第二の回路形成材料を準備する工程、
４ｅ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第四の金属層を接触（電気的に接続）させる工程、
４ｆ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
４ｇ．前記第三の金属層をエッチングして所定の配線パターン（例えば半導体接続用端子）を形成する工程を
を備えるものであることができる。
【００１３】
本発明の半導体チップ搭載用基板の製造法では、柱状パターンの形成された面と第二の回路形成材料とを絶縁材料層を介して加圧し前記柱状パターンと金属層を接触させる工程の後に、前記柱状パターンと前記金属層間の低電気抵抗化処理を施こすことができる。このような低電気抵抗化処理としては、電圧を印加せしめ接触する金属間に金属イオンの移動によるイオンマイグレ−ション、超音波を印加して接触させる金属間の樹脂残さを減少させ接触確率を上昇させる等の手法が使用できる。また、接触させる金属の少なくとも一方を酸化による粗面化処理し、その酸化粗面を還元する酸化・還元処理を予め行うことにより小さい接続抵抗値を付与することができる。
【００１４】
本発明の半導体チップ搭載用基板の製造法では、第一の金属層をエッチングして層間接続用の柱状パターンを形成するために、第一の金属層と第二の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備えることができるが（第二の金属層に対し第一の中間金属層は選択エッチング可能であっても、選択エッチング可能でなくても良い）、第一の金属層と第二の金属層の間に第一の中間金属層を設けなくても、第一の金属層と第二の金属層を選択エッチング可能なものにしても良い。
【００１５】
また、第三の金属層と第四の金属層を備え、第四の金属層と第三の金属層の間に、第三の金属層に対し選択エッチング可能な第二の中間金属層を備える第二の回路形成材料においても上記と同様である。さらに、第一の金属層と第二の金属層、および第三の金属層と第四の金属層は単一の金属層であり単一の金属層表面に所定のエッチングレジストパタ−ンを形成しレジストが形成されていない面をハ−フエッチングして、第一の金属層と第二の金属層、および第三の金属層と第四の金属層を形成したものと同様に、層間接続用の柱状パターンおよび所定の配線パターン（例えば半導体接続用端子）を形成するようにすることもできる。
【００１６】
本発明では、第１の金属層上に該金属層と選択エッチング可能な第２の金属層が形成され、さらに第２の金属層上に第１の金属層と同じ組成の金属で厚さが第１の金属層と異なる第３の金属層が形成された該３層からなる金属箔（以下３層箔）において、第１金属層に所定の大きさの突起電極群をエッチングにより形成する。この部材を用いて、この部材の突起群の表面を、別途準備した３層箔の第３金属層と対向せしめ、熱硬化可能な樹脂を介して、突起群の表面を該第３金属層表面と加圧接触させる。機械的接続をより確実にするために該突起群を有する第３金属と該突起電極群表面と接触する第３金属層を有する第１金属間に所定の電圧を所定の温度、湿度、気圧の雰囲気下で所定時間印加せしめ、該突起電極群と該第３金属の接触抵抗を低下させ安定にさせる工程を含むことができる。上記の部材の最外層の第３金属側を少なくとも、はんだボール接続可能端子が形成されるようエッチングする。
【００１７】
図１に、三層箔の第１金属に突起電極群を形成するための工程断面を示す。図１（ａ）に示す三層箔において図中２で示す第１の中間金属層は第１金属層１と選択エッチング可能であり、また第１金属層１よりイオン化傾向が低い。構造諸元は、第１金属層の厚さが１８〜７０μｍであり、第１の中間金属層の厚さは、１〜５μｍである。第２金属層３の厚さは５〜１８μｍである。図中には簡略のため示さないが、後工程のフォトリソ工程でマスク位置合わせに必要なガイド穴をこの部材に予め開けておく。
【００１８】
この三層箔両面に例えば日立化成製感光性レジストＨＮ６４０をラミネートし、第１金属層１に、後述の突起電極イメージのエッチングレジスト４を図１（ｂ）に示すように像形成する。このときの電極形状は角状より円状が望ましい。この後、図１（ｃ）に示すように第１金属層を選択エッチングする。次に、エッチングレジスト４を剥離し図１（ｄ）に示す様に高さが均一な突起電極群を有する部材を得る。このように均一な高さの狭ピッチの突起電極が得られる。また、本部材の第１中間金属層はイオン化傾向が低く、最外層の第２金属のマイグレーションを抑制できる。
【００１９】
図２は、図１の部材と三層箔を加圧接触させる工程を示す。図２（ａ）は図１（ｄ）の部材である。図２（ｂ）はこの部材の突起電極群先端と別途準備した三層箔の第３金属側を対向するように、熱硬化性樹脂を介して配置する構成断面を示す。この構成で、真空熱プレスにより、該突起電極群を熱硬化性樹脂に埋設させるとともに、該第３金属層３’と機械的、及び熱的に接触せしめる。これにより、図２（ｃ）に示す部材が得られる。この際、突起電極と３’の面に所定の温度、湿度、気圧の条件下で、電圧を印加せしめ、充分小さい接続抵抗値を付与する。配線層と、はんだ接続用電極を層分離接続でき、配線層の領域を大幅に増加できる。
【００２０】
図３は、図２の部材を用いて、最外層の第２金属３および第１中間金属層２を順次エッチングし、所定のはんだボール接続用電極およびガイドマークパターンを形成する工程および最外層の第１’、２’、３’金属層を該ガイドマークを第１’金属層側から透視可能になるよう後述の突起電極とこれに接続しはんだボール接続用電極への配線領域を残して、エッチングする工程を示す。図３（ａ）は図２の部材である。図３（ｂ）はこの部材の両面にレジスト４をラミネートし、３で示す第２金属層側に後述のはんだボール接続用電極およびガイドマークパターンイメージを露光現像で像形成する次に図３（ｃ）で示す様に３および２で示す第２金属層及び第１中間金属層をエッチング後、レジストを剥離する。図３（ｄ）で示す様にエッチングレジストを形成し、第３金属層１’、第２中間金属層２’および第４金属層３’をエッチング後、レジストを剥離する。このように、配線層とはんだ接続用電極の層分離接続を確実、安定にできる。
【００２１】
図４は図３の部材を用いて、突起電極を有するインターポーザの製造工程断面を示す。図４（ａ）は図３の発明による部材を示す。この部材の両面にレジスト４をラミネートし最外層１’で示す第３金属層側に後述の突起電極を形成するためのイメージを露光、現像で像形成する。第３金属層１’をエッチングしてなる突起電極をマスクとして２’で示す第２中間金属層を選択エッチングする。レジスト剥離後、３’で示された第４の金属層を同様のフォトリソ工程で５で示す樹脂層内の少なくとも１つの突起電極と電気的に接合した配線を形成する。図４（ｃ）により得られた構造においては、必ずしも退けるわけではないが１’、２’で示す金属層をすべてエッチング除去し、３’のみをパターンエッチングし、５で示す樹脂層内の少なくとも１つの突起電極と電気的に接合した配線を形成してもよい。但し、この場合は別途突起電極を造る必要がある。これにより得られた基板の突起電極群を含む基板の配線に無電解による、ニッケル／パラジウム／金めっき６を行って、図４（ｄ）に示すインターポーザを得る。このように、最外層に突起電極を有するか、あるいはなくても、高密度なインターポーザを製造するための部材が得られる。
【００２２】
図５は図４の部材を用いて、半導体装置を製造する工程を示す断面図である。図５（ａ）は図４（ｄ）の部材である。図５（ｂ）に示すように異方導電接着剤シ−ト７を介して半導体チップ８を位置合わせし、図５（ｃ）に示すよう加熱・加圧し、図５（ｄ）に示すよう樹脂封止９し、切り出しを行い半導体装置を得ることができる。異方導電接着剤シ−トはエポキシ樹脂等の樹脂マトリックス中に導電粒子を０．５〜１５重量％分散させたものが使用される。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図２】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図３】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図４】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図５】本発明の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００２４】
１ ：第１金属層
２ ：第１中間金属層
３ ：第２金属層
１’：第３金属層
２’：第２中間金属層
３’：第４金属層
４ ：レジスト
５ ：絶縁材料層
６ ：ニッケル／パラジウム／金めっき
７ ：異方導電接着シ−ト
８ ：半導体チップ
９ ：樹脂封止
【技術分野】
【０００１】
本発明は、エッチングによる層間接続用の柱状パターンを有する半導体チップ搭載用基板の製造法およびその半導体チップ搭載用基板を使用した半導体装置に関する。
【背景技術】
【０００２】
電子機器の小形化、高速化に伴い、プリント配線板上に半導体チップを高密度に実装する必要性が増大している。このため、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）をはじめとするリードパッケージが、プリント配線板に実装される場合が多い。しかし、入出力端子の増大に伴い、半導体チップの周辺に二次元的に入出力端子を設けるピン挿入型のＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）が開発されている。このＰＧＡでは、表面実装に適しないことから、入出力端子にはんだボールを形成する表面実装型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が開発されている。さらにパッケージを小型化するため、半導体チップの周辺に、半導体チップとの接続端子を設け、その端子と接続して実装領域内に配線と入出力端子を設けるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が開発されている。これらは、チップキャリアパッケージとして知られ、半導体チップをセラミックやプラスチック基板あるいはフィルムからなるインターポーザに実装し、封止材でトランスファモールドする形態をとる。このような、パッケージでセラミック基板をインターポーザとした場合、有機基材からなるプリント配線板への実装は、熱膨張係数の不整合から接続部での信頼性が低下し不利である。また、セラミック基板は誘電率が高く伝搬遅延を減らすには不利である。
【０００３】
これに対して、プラスチックの基板あるいはフィルムをインターポーザとした場合が有利であり比較的安価である。しかし、熱放散性が低い欠点がある。このようなインターポーザでは、半導体チップの接続は金ワイヤのボンディングが主流であり、耐ノイズ性向上、伝搬遅延低減、熱放散性向上が重要になっている。このような、背景から、半導体チップの電極をインターポーザ側の接続端子に対向接続させるフェースダウンとよぶ実装形態が注目されている。これにより、チップ裏面が実装面から離れるため熱放散性が向上する。また、半導体チップの電極とインターポーザ側の接続端子間距離が大幅に短くなり、伝搬遅延低減とインダクタンス低下による耐ノイズ性が向上する。しかし、この実装形態をＣＳＰに適用するには、インターポーザには半導体チップとの接続端子と実装領域内入出力端子を高密度で確実に引き回し配線することが不可欠となっている。実装領域内入出力端子として一般的なのは、はんだボール接続で円形状の電極を所定の間隔で配置する。このため、上記の引き回し配線の領域が著しく減少する問題が生じている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、フェースダウン実装用インターポーザにおいて、半導体チップとの接続端子と実装領域内入出力端子の引き回し配線の密度を向上させた半導体チップ搭載用基板の製造法およびその半導体チップ搭載用基板を使用した半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の半導体チップ搭載用基板の製造法は、
Ａ．第一の金属層と第二の金属層を備える第一の回路形成材料を準備する工程、Ｂ．第一の金属層をエッチングして層間接続用の柱状パターンを形成する工程、Ｃ．前記柱状パターンの形成された面と、第三の金属層を備える第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第三の金属層を電気的に接続させる工程、
Ｄ．前記第二、第三の金属層をエッチングし所定の配線パターンを形成する工程を備えることを特徴とする。
【０００６】
本発明の半導体装置は、上記記載の方法によって製造される半導体チップ搭載用基板の第二の金属層をエッチングして形成される配線パターンを外部接続用端子とし、第三の金属層をエッチングして形成される配線パターンを半導体接続用端子とし、前記半導体接続用端子に半導体チップ端子を接続させた半導体装置である。
【発明の効果】
【０００７】
本発明の半導体チップ搭載用基板の製造法により、均一な高さの狭ピッチの突起電極が得られる、また配線層とはんだ接続用電極を層分離接続でき、配線層の領域を大幅に増加でき、配線層とはんだ接続用電極の層分離接続を確実、安定に行うことができる。
【０００８】
本発明の半導体装置は、チップ搭載用基板が高密度な突起電極を有すものであり、小型であり信頼性に優れるものである。
【発明を実施するための最良の形態】
【０００９】
本発明の半導体チップ搭載用基板の製造法は、
１ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
１ｂ．第一の金属層 をエッチングして層間接続用の柱状パターンを形成する工程、
１ｃ．第三の金属層と第四の金属層を備え、第四の金属層と第三の金属層の間に、第三の金属層に対し選択エッチング可能な第二の中間金属層を備える第二の回路形成材料を準備する工程、
１ｄ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第四の金属層を接触（電気的に接続）させる工程、
１ｅ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
１ｆ．前記第三の金属層をエッチングして半導体接続用の柱状パターンを形成する工程、
１ｇ．前記第二の中間金属層を選択エッチングする工程、
１ｈ．前記第四の金属層をエッチングして所定の配線パターンを形成する工程
を備えるものであることができる。
【００１０】
また本発明の半導体チップ搭載用基板の製造法は、
２ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
２ｂ．第一の金属層をエッチングして層間接続用の柱状パターンを形成する工程、
２ｃ．第三の金属層を備える第二の回路形成材料を準備する工程、
２ｄ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第三の金属層を接触（電気的に接続）させる工程、
２ｅ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
２ｆ．前記第三の金属層をエッチングして所定の配線パターン（例えば半導体接続用端子）を形成する工程
を備えるものであることができる。
【００１１】
また本発明の半導体チップ搭載用基板の製造法は、
３ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
３ｂ．第一の金属層 をエッチングして層間接続用の柱状パターンを形成する工程、
３ｃ．前記第一の中間金属層を選択エッチングする工程、
３ｄ．第三の金属層と第四の金属層を備え、第四の金属層と第三の金属層の間に、第三の金属層に対し選択エッチング可能な第二の中間金属層を備える第二の回路形成材料を準備する工程、
３ｅ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第四の金属層を接触させる工程、
３ｆ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
３ｇ．前記第三の金属層をエッチングして半導体接続用の柱状パターンを形成する工程、
３ｈ．前記第二の中間金属層を選択エッチングする工程、
３ｉ．前記第四の金属層をエッチングして所定の配線パターンを形成する工程をを備えるものであることができる。
【００１２】
また本発明の半導体チップ搭載用基板の製造法は、
４ａ．第二の金属層と第一の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備える第一の回路形成材料を準備する工程、
４ｂ．第一の金属層をエッチングして層間接続用の柱状パターンを形成する工程、
４ｃ．前記第一の中間金属層を選択エッチングする工程、
４ｄ．第三の金属層を備える第二の回路形成材料を準備する工程、
４ｅ．前記柱状パターンの形成された面と前記第二の回路形成材料とを絶縁材料層を介して加圧し、前記柱状パターンと前記第四の金属層を接触（電気的に接続）させる工程、
４ｆ．前記第二の金属層と前記第一の中間層をエッチングし所定の配線パターンを形成する工程、
４ｇ．前記第三の金属層をエッチングして所定の配線パターン（例えば半導体接続用端子）を形成する工程を
を備えるものであることができる。
【００１３】
本発明の半導体チップ搭載用基板の製造法では、柱状パターンの形成された面と第二の回路形成材料とを絶縁材料層を介して加圧し前記柱状パターンと金属層を接触させる工程の後に、前記柱状パターンと前記金属層間の低電気抵抗化処理を施こすことができる。このような低電気抵抗化処理としては、電圧を印加せしめ接触する金属間に金属イオンの移動によるイオンマイグレ−ション、超音波を印加して接触させる金属間の樹脂残さを減少させ接触確率を上昇させる等の手法が使用できる。また、接触させる金属の少なくとも一方を酸化による粗面化処理し、その酸化粗面を還元する酸化・還元処理を予め行うことにより小さい接続抵抗値を付与することができる。
【００１４】
本発明の半導体チップ搭載用基板の製造法では、第一の金属層をエッチングして層間接続用の柱状パターンを形成するために、第一の金属層と第二の金属層の間に、第一の金属層に対し選択エッチング可能な第一の中間金属層を備えることができるが（第二の金属層に対し第一の中間金属層は選択エッチング可能であっても、選択エッチング可能でなくても良い）、第一の金属層と第二の金属層の間に第一の中間金属層を設けなくても、第一の金属層と第二の金属層を選択エッチング可能なものにしても良い。
【００１５】
また、第三の金属層と第四の金属層を備え、第四の金属層と第三の金属層の間に、第三の金属層に対し選択エッチング可能な第二の中間金属層を備える第二の回路形成材料においても上記と同様である。さらに、第一の金属層と第二の金属層、および第三の金属層と第四の金属層は単一の金属層であり単一の金属層表面に所定のエッチングレジストパタ−ンを形成しレジストが形成されていない面をハ−フエッチングして、第一の金属層と第二の金属層、および第三の金属層と第四の金属層を形成したものと同様に、層間接続用の柱状パターンおよび所定の配線パターン（例えば半導体接続用端子）を形成するようにすることもできる。
【００１６】
本発明では、第１の金属層上に該金属層と選択エッチング可能な第２の金属層が形成され、さらに第２の金属層上に第１の金属層と同じ組成の金属で厚さが第１の金属層と異なる第３の金属層が形成された該３層からなる金属箔（以下３層箔）において、第１金属層に所定の大きさの突起電極群をエッチングにより形成する。この部材を用いて、この部材の突起群の表面を、別途準備した３層箔の第３金属層と対向せしめ、熱硬化可能な樹脂を介して、突起群の表面を該第３金属層表面と加圧接触させる。機械的接続をより確実にするために該突起群を有する第３金属と該突起電極群表面と接触する第３金属層を有する第１金属間に所定の電圧を所定の温度、湿度、気圧の雰囲気下で所定時間印加せしめ、該突起電極群と該第３金属の接触抵抗を低下させ安定にさせる工程を含むことができる。上記の部材の最外層の第３金属側を少なくとも、はんだボール接続可能端子が形成されるようエッチングする。
【００１７】
図１に、三層箔の第１金属に突起電極群を形成するための工程断面を示す。図１（ａ）に示す三層箔において図中２で示す第１の中間金属層は第１金属層１と選択エッチング可能であり、また第１金属層１よりイオン化傾向が低い。構造諸元は、第１金属層の厚さが１８〜７０μｍであり、第１の中間金属層の厚さは、１〜５μｍである。第２金属層３の厚さは５〜１８μｍである。図中には簡略のため示さないが、後工程のフォトリソ工程でマスク位置合わせに必要なガイド穴をこの部材に予め開けておく。
【００１８】
この三層箔両面に例えば日立化成製感光性レジストＨＮ６４０をラミネートし、第１金属層１に、後述の突起電極イメージのエッチングレジスト４を図１（ｂ）に示すように像形成する。このときの電極形状は角状より円状が望ましい。この後、図１（ｃ）に示すように第１金属層を選択エッチングする。次に、エッチングレジスト４を剥離し図１（ｄ）に示す様に高さが均一な突起電極群を有する部材を得る。このように均一な高さの狭ピッチの突起電極が得られる。また、本部材の第１中間金属層はイオン化傾向が低く、最外層の第２金属のマイグレーションを抑制できる。
【００１９】
図２は、図１の部材と三層箔を加圧接触させる工程を示す。図２（ａ）は図１（ｄ）の部材である。図２（ｂ）はこの部材の突起電極群先端と別途準備した三層箔の第３金属側を対向するように、熱硬化性樹脂を介して配置する構成断面を示す。この構成で、真空熱プレスにより、該突起電極群を熱硬化性樹脂に埋設させるとともに、該第３金属層３’と機械的、及び熱的に接触せしめる。これにより、図２（ｃ）に示す部材が得られる。この際、突起電極と３’の面に所定の温度、湿度、気圧の条件下で、電圧を印加せしめ、充分小さい接続抵抗値を付与する。配線層と、はんだ接続用電極を層分離接続でき、配線層の領域を大幅に増加できる。
【００２０】
図３は、図２の部材を用いて、最外層の第２金属３および第１中間金属層２を順次エッチングし、所定のはんだボール接続用電極およびガイドマークパターンを形成する工程および最外層の第１’、２’、３’金属層を該ガイドマークを第１’金属層側から透視可能になるよう後述の突起電極とこれに接続しはんだボール接続用電極への配線領域を残して、エッチングする工程を示す。図３（ａ）は図２の部材である。図３（ｂ）はこの部材の両面にレジスト４をラミネートし、３で示す第２金属層側に後述のはんだボール接続用電極およびガイドマークパターンイメージを露光現像で像形成する次に図３（ｃ）で示す様に３および２で示す第２金属層及び第１中間金属層をエッチング後、レジストを剥離する。図３（ｄ）で示す様にエッチングレジストを形成し、第３金属層１’、第２中間金属層２’および第４金属層３’をエッチング後、レジストを剥離する。このように、配線層とはんだ接続用電極の層分離接続を確実、安定にできる。
【００２１】
図４は図３の部材を用いて、突起電極を有するインターポーザの製造工程断面を示す。図４（ａ）は図３の発明による部材を示す。この部材の両面にレジスト４をラミネートし最外層１’で示す第３金属層側に後述の突起電極を形成するためのイメージを露光、現像で像形成する。第３金属層１’をエッチングしてなる突起電極をマスクとして２’で示す第２中間金属層を選択エッチングする。レジスト剥離後、３’で示された第４の金属層を同様のフォトリソ工程で５で示す樹脂層内の少なくとも１つの突起電極と電気的に接合した配線を形成する。図４（ｃ）により得られた構造においては、必ずしも退けるわけではないが１’、２’で示す金属層をすべてエッチング除去し、３’のみをパターンエッチングし、５で示す樹脂層内の少なくとも１つの突起電極と電気的に接合した配線を形成してもよい。但し、この場合は別途突起電極を造る必要がある。これにより得られた基板の突起電極群を含む基板の配線に無電解による、ニッケル／パラジウム／金めっき６を行って、図４（ｄ）に示すインターポーザを得る。このように、最外層に突起電極を有するか、あるいはなくても、高密度なインターポーザを製造するための部材が得られる。
【００２２】
図５は図４の部材を用いて、半導体装置を製造する工程を示す断面図である。図５（ａ）は図４（ｄ）の部材である。図５（ｂ）に示すように異方導電接着剤シ−ト７を介して半導体チップ８を位置合わせし、図５（ｃ）に示すよう加熱・加圧し、図５（ｄ）に示すよう樹脂封止９し、切り出しを行い半導体装置を得ることができる。異方導電接着剤シ−トはエポキシ樹脂等の樹脂マトリックス中に導電粒子を０．５〜１５重量％分散させたものが使用される。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図２】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図３】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図４】本発明の半導体チップ搭載用基板の製造工程を示す断面図である。
【図５】本発明の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００２４】
１ ：第１金属層
２ ：第１中間金属層
３ ：第２金属層
１’：第３金属層
２’：第２中間金属層
３’：第４金属層
４ ：レジスト
５ ：絶縁材料層
６ ：ニッケル／パラジウム／金めっき
７ ：異方導電接着シ−ト
８ ：半導体チップ
９ ：樹脂封止
【特許請求の範囲】
【請求項１】
第一の金属層と第二の金属層とを備える第一の回路形成材料の、前記第一の金属層をエッチングして層間接続用の柱状パターンを形成し、該柱状パターンが形成された面に絶縁材料層を加圧してなる半導体チップ搭載用基板部材。
【請求項２】
第一の金属層と第二の金属層とを備える第一の回路形成材料の、前記第一の金属層をエッチングして層間接続用の柱状パターンを形成し、該柱状パターンが形成された面に対し、第三の金属層と第四の金属層とを備える第二の回路形成材料を、絶縁材料層を介して加圧接触させ、前記柱状パターンと前記第四の金属層を電気的に接続させてなる半導体チップ搭載用基板部材。
【請求項３】
前記第一の回路形成材料が、前記第一の金属層と前記第二の金属層の間に、前記第一の金属層と選択エッチング可能な第一の中間金属層をさらに備える、請求項１または２に記載の半導体チップ搭載用基板部材。
【請求項４】
前記第二の回路形成材料が、前記第三の金属層と前記第四の金属層の間に、前記第三の金属層と選択エッチング可能な第二の中間金属層をさらに備える、請求項２または３に記載の半導体チップ搭載用基板部材。
【請求項５】
前記絶縁材料層が熱硬化性樹脂である、請求項１〜４のいずれか１項に記載の半導体チップ搭載用基板部材。
【請求項１】
第一の金属層と第二の金属層とを備える第一の回路形成材料の、前記第一の金属層をエッチングして層間接続用の柱状パターンを形成し、該柱状パターンが形成された面に絶縁材料層を加圧してなる半導体チップ搭載用基板部材。
【請求項２】
第一の金属層と第二の金属層とを備える第一の回路形成材料の、前記第一の金属層をエッチングして層間接続用の柱状パターンを形成し、該柱状パターンが形成された面に対し、第三の金属層と第四の金属層とを備える第二の回路形成材料を、絶縁材料層を介して加圧接触させ、前記柱状パターンと前記第四の金属層を電気的に接続させてなる半導体チップ搭載用基板部材。
【請求項３】
前記第一の回路形成材料が、前記第一の金属層と前記第二の金属層の間に、前記第一の金属層と選択エッチング可能な第一の中間金属層をさらに備える、請求項１または２に記載の半導体チップ搭載用基板部材。
【請求項４】
前記第二の回路形成材料が、前記第三の金属層と前記第四の金属層の間に、前記第三の金属層と選択エッチング可能な第二の中間金属層をさらに備える、請求項２または３に記載の半導体チップ搭載用基板部材。
【請求項５】
前記絶縁材料層が熱硬化性樹脂である、請求項１〜４のいずれか１項に記載の半導体チップ搭載用基板部材。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−６７４３０（Ｐ２００７−６７４３０Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００６−２９３１４８（Ｐ２００６−２９３１４８）
【出願日】平成１８年１０月２７日（２００６．１０．２７）
【分割の表示】特願平９−３３００５２の分割
【原出願日】平成９年１２月１日（１９９７．１２．１）
【出願人】（０００００４４５５）日立化成工業株式会社 (4,649)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１８年１０月２７日（２００６．１０．２７）
【分割の表示】特願平９−３３００５２の分割
【原出願日】平成９年１２月１日（１９９７．１２．１）
【出願人】（０００００４４５５）日立化成工業株式会社 (4,649)
【Ｆターム（参考）】
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