半導体メモリ試験装置
【課題】 テストパターンやパターンプログラムを変更することなく、着目するアドレスまたは該アドレスを除外した試験を可能にして、不良検出能力の低下を防止できる半導体メモリ試験装置を提供する。
【解決手段】 試験用のアドレス信号、データ及び制御信号を生成し、被試験メモリへ供給するパターン発生器と、着目アドレスが格納されるアドレスレジスタを備え、パターン発生器から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路と、被試験メモリから出力される応答出力とパターン発生器で生成された期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、アドレス検出回路の判定結果にしたがってデータ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路とを有する構成とする。
【解決手段】 試験用のアドレス信号、データ及び制御信号を生成し、被試験メモリへ供給するパターン発生器と、着目アドレスが格納されるアドレスレジスタを備え、パターン発生器から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路と、被試験メモリから出力される応答出力とパターン発生器で生成された期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、アドレス検出回路の判定結果にしたがってデータ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路とを有する構成とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリの不良を判定するための半導体メモリ試験装置に関する。
【背景技術】
【０００２】
半導体メモリ試験装置は、被試験対象となるＤＲＡＭやＳＲＡＭ等の半導体メモリへ予め設定したテストパターン信号を入力し、その応答信号と期待値との一致／不一致を判定することで半導体メモリの不良を判定する装置である。
【０００３】
近年は、半導体メモリの大容量化及び多機能化に伴い、半導体メモリの不良を検出するために用いるテストパターンについても、より複雑になり、かつ多様化する傾向にある。そのため、検査対象となるアドレスの遷移の違いにより（アドレスのシーケンス順序）、不良と判定されるアドレスが変わってしまう問題が顕在化している。すなわち、不良アドレスを解析するために、該不良アドレスのみに着目してテストパターンを作成しなおすと、アドレスのシーケンス順序を変更したことで不良が再現しない等の問題が起こることが多い。そこで、テストパターンを変更することなく、任意のアドレスのみに着目した（あるいは任意のアドレスのみを除外した）試験による不良アドレスの解析が必要となってきた。
【０００４】
一般に、半導体メモリの試験では、テストパターンを生成するために周知のＡＬＰＧ（ALgorithmic Pattern Generator）が用いられる。通常のテストパターンでは、最下位アドレスから最上位アドレスまでインクリメント（あるいは最上位アドレスから最下位アドレスまでデクリメント）させた連続するアドレスを生成する。このようなテストパターンを試験対象の半導体メモリ（被試験メモリ）へ供給することで、全てのアドレスについて不良の有無を判定することができる。ＡＬＰＧ（以下、単に「パターン発生器」と称す）は、このような用途に適しているために半導体メモリの試験で多用される。
【０００５】
図１０は従来の半導体メモリ試験装置の構成を示すブロック図である。なお、図１０に示す半導体メモリ試験装置は、例えば特許文献１で開示された構成である。
【０００６】
図１０に示すように、従来の半導体メモリ試験装置は、試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、被試験メモリ１６０へ供給するパターン発生器１１０と、被試験メモリ１６０から出力されるデータ（応答出力信号）とパターン発生器１１０で生成されたデータ（期待値）とを比較し、それらの一致／不一致を判定するデータ比較部１２６と、試験用のクロック信号（タイミング信号）を発生するタイミング信号発生部１５０と、パターン発生器１１０で生成された制御信号とタイミング信号の論理積結果をストローブ信号としてデータ比較部１２６へ供給するＡＮＤ回路１５１とを有する構成である。
【０００７】
パターン発生器１１０は、所定のテストパターンが記録されたインストラクションメモリ１１１と、インストラクションメモリ１１１に格納されたテストパターンにしたがってパターン発生器１１０の動作を順次制御するシーケンス制御部１１２と、テストパターンにしたがってアクセス先を指定するアドレス信号を生成するアドレス発生部１１３と、テストパターンにしたがってアドレス発生部１１３で生成した被試験メモリ１６０のアドレスへ書き込むデータを発生するデータ発生部１１４と、被試験メモリ１６０へ供給する各種制御信号（データの書き込み／読み出し命令等）を生成する制御信号発生部１１５とを有する構成である。
【０００８】
このような構成において、半導体メモリの試験を行う場合、パターン発生器１１０は、最初にインストラクションメモリ１１１に格納されたテストパターンにしたがって制御信号発生部１１５にてデータの書き込み（ＷＲＩＴＥ）命令を発行し、アドレス発生部１１３で生成したアドレス信号にしたがって被試験メモリ１６０へデータ発生部１１４で発生したデータを格納する。
【０００９】
次に、パターン発生器１１０は、インストラクションメモリ１１１に格納されたテストパターンにしたがって制御信号発生部１１５にてデータの読み出し（ＲＥＡＤ）命令を発行し、アドレス発生部１１３で生成したアドレス信号にしたがって被試験メモリ１６０から読み出されたデータを、応答出力信号としてデータ比較部１２６へ出力する。
【００１０】
データ比較部１２６は、被試験メモリ１６０から読み出されたデータ（応答出力信号）とパターン発生器１１０から出力されたデータ（期待値）とを比較し、それらの一致／不一致の判定結果である検査結果を出力する。検査結果は、例えば不図示の検査結果メモリへ格納される。
【特許文献１】特開平５−５４６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
パターン発生器のインストラクションメモリへ格納される、一般的なパターンプログラムの記述例を図１１に示す。
【００１２】
図１１に示すように、例えば被試験メモリから出力された応答出力信号と期待値とを比較する処理を実行する場合、パターンプログラムは、ＲＥＡＤ命令を用いて一つのアドレスに対する処理を記述し、処理対象となるアドレスをインクリメント（あるいはデクリメント）しつつ同一命令を繰り返し実行することで全てのアドレスの試験を行う。
【００１３】
しかしながら、着目するアドレスの（あるいは当該アドレスを除外した）試験を行うためには、例えば図１２に示すように着目するアドレスとそれ以外のアドレスに対するテストパターンをそれぞれ別々に記述したパターンプログラムを作成する必要があり、パターンプログラムの記述が複雑になる問題やパターンプログラムの容量が膨大になる等の問題がある。
【００１４】
図１０に示したパターン発生器は、処理対象となるアドレスをインクリメント（あるいはデクリメント）しつつ同一命令を繰り返し処理する場合には有効であるが、連続するアドレスのうち、特定のアドレスのみを検査する場合には、上述したようにパターンプログラムの大きな変更が必要であり、不良検出能力が低下してしまう問題を有している。
【００１５】
なお、特定のアドレスのみを試験する方法として、試験対象となるアドレス範囲を狭くすることでパターンプログラムの記述量を少なくする手法や、パターンプログラムを分割することで記述の複雑さを軽減する等の方法も考えられるが、その場合でもパターンプログラムに対する大幅な変更は必須である。また、このような方法では、アドレスのシーケンス順序が変更されることで、同じアドレスに対する試験で不良が再現し難いという問題を解決することはできなかった。
【００１６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、テストパターンやパターンプログラムを変更することなく、着目するアドレスまたは該アドレスを除外した試験を可能にして、不良検出能力の低下を防止できる半導体メモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため本発明の半導体メモリ試験装置は、半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスとが一致するか否かを判定する、少なくとも一つのアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する構成である。
【００１８】
上記のように構成された半導体メモリ試験装置では、着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、パターン発生器から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路を有することで、テストパターンを変更することなしに、全てのアドレスのテストが可能であり、かつ着目アドレスまたは該アドレスを除外した試験が可能になる。
【発明の効果】
【００１９】
本発明によれば、着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、パターン発生器から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路を有することで、テストパターンを変更することなしに、全てのアドレスのテストが可能であり、かつ着目アドレスまたは該アドレスを除外した試験が可能になる。したがって、半導体メモリ試験装置の不良検出能力の低下が防止される。
【発明を実施するための最良の形態】
【００２０】
次に本発明について図面を参照して説明する。
（第１の実施の形態）
図１は本発明の半導体メモリ試験装置の第１の実施の形態の構成を示すブロック図である。
【００２１】
図１に示すように、第１の実施の形態の半導体メモリ試験装置は、試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器１０と、被試験メモリから出力されるデータ（応答出力信号）とパターン発生器１０で生成されたデータ（期待値）とを比較し、それらの一致／不一致を判定するデータ比較部２６と、試験用のクロック信号（タイミング信号）を発生するタイミング信号発生部５０と、パターン発生器１０から出力されたアドレス信号が着目するアドレス（着目アドレス）であるか否かを判定するアドレス検出器２０と、アドレス検出器２０の判定結果にしたがってデータ比較部２６を動作／停止させるためのストローブ信号を出力するデータ比較制御回路２５とを有する構成である。
【００２２】
本実施形態の半導体メモリ試験装置は、図１０に示した従来の半導体メモリ試験装置が有するＡＮＤ回路に代えて、アドレス検出器２０及びデータ比較制御回路２５によりデータ比較ぶ２６の動作／停止を制御する構成である。
【００２３】
アドレス検出器２０は、アドレスレジスタ２２、アドレス比較回路２３及びアドレス比較制御回路２４をそれぞれ有する、少なくとも一つのアドレス検出回路２１を備えた構成である。
【００２４】
アドレスレジスタ２２は、外部から書き換え可能なレジスタであり、任意の着目アドレスが格納される。アドレス比較回路２３は、パターン発生器１０から供給されるアドレス信号とアドレスレジスタ２２に格納されたアドレスとを比較し、それらが一致するか否かを示す第１のアドレス比較結果信号を出力する。
【００２５】
アドレス比較制御回路２４は、アドレス比較回路２３の判定結果を外部から供給されるアドレス検出制御信号にしたがって第２のアドレス比較結果信号として出力する。アドレス検出制御信号は、対応するアドレスレジスタ２２に格納されたアドレス（または当該アドレスを除く）の試験を行うか否かを指定するための制御信号であり、例えば半導体メモリ試験装置の全体の動作を制御する制御装置（コンピュータ）等から供給される。アドレス比較制御回路２４は、例えば図２に示すように論理積回路で構成される。
【００２６】
データ比較制御回路２５は、アドレス検出器２０から出力される第２のアドレス比較結果信号、パターン発生器１０から出力される制御信号、第２のアドレス比較結果信号を使用するか否かを指定するためのデータ比較制御信号、及び第２のアドレス比較結果信号の反転信号を使用するか否かを指定するためのデータ反転制御信号を入力とし、データ比較部２６を動作／停止させるためのストローブ信号を出力する。データ比較制御信号及びデータ反転制御信号は、上記アドレス検出制御信号と同様に、半導体メモリ試験装置の全体の動作を制御する制御装置（コンピュータ）等から供給される。データ比較制御回路２５は、例えば図３に示すように、複数のアドレス検出器２０から出力される第２のアドレス比較結果信号の論理和結果である第３のアドレス比較結果信号を出力する第１のＯＲ回路、第３のアドレス比較結果信号とデータ比較制御信号の論理和結果を出力する第２のＯＲ回路、第２のＯＲ回路の出力信号とデータ反転制御信号の論理和結果を出力する第３のＯＲ回路及び第３のＯＲ回路の出力信号とパターン発生器から出力される被試験メモリの制御信号との論理積結果を出力するＡＮＤ回路を有する構成である。
【００２７】
次に、第１の実施の形態の半導体メモリ試験装置の動作について図面を用いて説明する。
【００２８】
被試験メモリに対する試験を開始すると、まずアドレス検出回路２１のアドレス比較回路２３は、パターン発生器１０から出力されるアドレスとアドレスレジスタ２２に格納されたアドレスとを比較し、その比較結果である第１のアドレス比較結果信号をタイミング信号に同期して出力する。パターン発生器１０から出力されるアドレスとアドレスレジスタ２２に格納されたアドレスとが一致している場合、アドレス比較回路２３は、第１のアドレス比較結果信号として、例えば「１」を出力し、一致していない場合は「０」を出力する。
【００２９】
続いて、アドレス検出回路２１のアドレス比較制御回路２４は、図４のグラフに示すように第１のアドレス比較結果信号及びアドレス検出制御信号の論理の組合せにしたがって第２のアドレス比較結果信号を出力する。アドレス検出制御信号は、アドレス検出器２０による比較結果を使用する場合は、例えば「１」に設定され、使用しない場合は「０」に設定される。
【００３０】
上述した処理により、パターン発生器１０から出力されるアドレス信号が着目アドレスであるか否かの判定を行う。本実施形態では、アドレス検出器２０に複数のアドレス検出回路２２を備えることが可能であるため、着目アドレスが複数ある場合は、それらを全て各アドレス検出回路２１のアドレスレジスタ２２に格納しておけばよい。
【００３１】
データ比較制御回路２５は、予め設定されたデータ比較制御信号及びデータ反転制御信号にしたがって、アドレス検出器２０から出力される第２のアドレス比較結果信号を使用するか否かを制御する。
【００３２】
データ比較制御回路２５は、図５のグラフに示すようにアドレス検出器２０から出力された第２のアドレス比較結果信号、パターン発生器１０から出力された被試験メモリ６０の制御信号、データ比較制御信号、及びデータ反転制御信号の論理の組合せにしたがってデータ比較部２６を動作／停止させるためのストローブ信号を生成する。
【００３３】
すなわち、データ比較制御回路２５は、データ比較制御信号が「１」であれば、パターン発生器１０から被試験メモリ６０の着目アドレスへのアクセス時にのみストローブ信号を発生し、データ比較制御信号が「０」であれば第２のアドレス比較結果信号の値に関係なくストローブ信号を発生する。
【００３４】
また、データ反転制御信号が「１」であれば、パターン発生器１０から被試験メモリ６０の着目アドレスを除いたアドレスへのアクセス時にのみストローブ信号を発生する。このような処理を行うことで、パターンプログラムを変更することなく、着目アドレスあるいは当該アドレスを除いた他のアドレスの試験を行うことができる。
【００３５】
以上説明したように、本実施形態の半導体メモリ試験装置によれば、着目アドレスが格納されるアドレスレジスタを備え、パターン発生器１０から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路２１を有することで、テストパターンを変更することなしに、全てのアドレスのテストが可能であり、かつ着目アドレスまたは該アドレスを除外した試験が可能になる。したがって、半導体メモリ試験装置の不良検出能力の低下が防止される。
（第２の実施の形態）
図６は本発明の半導体メモリ試験装置の第２の実施の形態の構成を示すブロック図である。
【００３６】
図６に示すように、第２の実施の形態の半導体メモリ試験装置は、アドレス検出器が有するアドレス検出回路に、それぞれ複数のアドレスレジスタ２２を備えた構成である。アドレス比較回路は、パターン発生器から出力されるアドレス信号と複数のアドレスレジスタ２２に格納されたアドレスとをそれぞれ比較し、それらが一致するか否かを判定する。これにより、着目する複数のアドレスについてまとめて処理することが可能となる。その他の構成及び動作は第１の実施の形態の半導体メモリ試験装置と同様であるため、その説明は省略する。
【００３７】
本実施形態の半導体メモリ試験装置は、例えば被試験メモリをＤＲＡＭ（Dynamic RAM）としたとき、各アドレスレジスタに、着目アドレスとして、ローアドレス（Row Address）、カラムアドレス（Column Address）、バンク選択アドレス等を格納することができる。このような構成では着目アドレスの設定自由度が向上する。
（第３の実施の形態）
図７は本発明の半導体メモリ試験装置の第３の実施の形態の構成を示すブロック図である。
【００３８】
図７に示すように、第３の実施の形態の半導体メモリ試験装置は、アドレス検出器が有するアドレス検出回路に、第１及び第２の実施の形態で示したアドレスレジスタに代えて着目アドレスの任意のビットが格納されるアドレスビットレジスタ３３を備えた構成である。アドレス比較回路は、パターン発生器から出力されるアドレス信号とアドレスビットレジスタ３３に格納されたアドレスデータとをビット単位で比較し、それらが一致するか否かを判定する。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００３９】
第３の実施の形態の半導体メモリ試験装置によれば、例えば任意のアドレスのビットのみをマスクした試験を行うことができる。
【００４０】
（第４の実施の形態）
図８は本発明の半導体メモリ試験装置の第４の実施の形態の構成を示すブロック図である。
【００４１】
図８に示すように、第４の実施の形態の半導体メモリ試験装置は、アドレス検出器が有するアドレス検出回路に、第１及び第２の実施の形態で示したアドレスレジスタに代えて着目アドレスの上位ビットが格納される上位アドレスレジスタ３０と着目アドレスの下位ビットが格納される下位アドレスレジスタ３１とを備えた構成である。また、第１及び第２の実施の形態で示したアドレス比較回路に代えて、パターン発生器から出力されるアドレス信号と上位アドレスレジスタまたは下位アドレスレジスタに格納されたアドレスデータとをそれぞれビット単位で比較し、それらが一致するか否かを判定する範囲比較回路３２を備えた構成である。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００４２】
上述したように、本実施形態では、着目アドレスの上位ビットが上位アドレスレジスタ３０に格納され、着目アドレスの下位ビットが下位アドレスレジスタ３１に格納される。
【００４３】
また、範囲比較回路３２は、パターン発生器から出力されるアドレス信号と上位アドレスレジスタ３０または下位アドレスレジスタ３１に格納されたアドレスデータとをそれぞれ比較し、それらの比較結果を第１のアドレス比較結果信号として出力する。
【００４４】
本実施形態の半導体メモリ試験装置によれば、第１の実施の形態に比べて、より広範囲なアドレスを指定することが可能であり、一回の設定操作でより広範囲なアドレスの試験を実施することができる。
（第５の実施の形態）
図９は本発明の半導体メモリ試験装置の第５の実施の形態の構成を示すブロック図である。
【００４５】
図９に示すように、第５の実施の形態の半導体メモリ試験装置は、データ比較部から出力される検査結果を受け取り、検査結果の出力／非出力を制御するデータ出力制御器２７を有する構成である。データ出力制御器２７は、データ比較制御回路から出力されるストローブ信号にしたがって検査結果の出力／非出力を制御する。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００４６】
第５の実施の形態の半導体メモリ試験装置のように、データ比較部から出力される検査結果の出力／非出力をデータ出力制御器２７にて制御する構成でも、第１の実施の形態の半導体メモリ試験装置と同様の効果を得ることができる。
【００４７】
なお、図９では、図１に示した第１の実施の形態の半導体メモリ試験装置にデータ出力制御器２７を追加した構成を示したが、第５の実施の形態の半導体メモリ試験装置は、第２の実施の形態〜第４の実施の形態に示した半導体メモリ試験装置へも適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の半導体メモリ試験装置の第１の実施の形態の構成を示すブロック図である。
【図２】図１に示したアドレス比較制御回路の構成例を示す回路図である。
【図３】図１に示したデータ比較制御回路の構成例を示す回路図である。
【図４】図１に示したアドレス検出回路の論理動作を示すグラフである。
【図５】図１に示したデータ比較制御回路の論理動作を示すグラフである。
【図６】本発明の半導体メモリ試験装置の第２の実施の形態の構成を示すブロック図である。
【図７】本発明の半導体メモリ試験装置の第３の実施の形態の構成を示すブロック図である。
【図８】本発明の半導体メモリ試験装置の第４の実施の形態の構成を示すブロック図である。
【図９】本発明の半導体メモリ試験装置の第５の実施の形態の構成を示すブロック図である。
【図１０】従来の半導体メモリ試験装置の構成を示すブロック図である。
【図１１】図１０に示したパターン発生器のインストラクションメモリへ格納される一般的なパターンプログラムの記述例を示す模式図である。
【図１２】図１０に示したパターン発生器のインストラクションメモリへ格納されるアドレスの試験を行うためのパターンプログラムの記述例を示す模式図である。
【符号の説明】
【００４９】
１０ パターン発生器
１１ インストラクションメモリ
１２ シーケンス制御部
１３ アドレス発生部
１４ データ発生部
１５ 制御信号発生部
２０ アドレス検出器
２１ アドレス検出回路
２２ アドレスレジスタ
２３ アドレス比較回路
２４ アドレス比較制御回路
２５ データ比較制御回路
２６ データ比較部
２７ データ出力制御器
３０ 上位アドレスレジスタ
３１ 下位アドレスレジスタ
３２ 範囲比較回路
３３ アドレスビットレジスタ
５０ タイミング信号発生部
６０ 被試験メモリ
【技術分野】
【０００１】
本発明は半導体メモリの不良を判定するための半導体メモリ試験装置に関する。
【背景技術】
【０００２】
半導体メモリ試験装置は、被試験対象となるＤＲＡＭやＳＲＡＭ等の半導体メモリへ予め設定したテストパターン信号を入力し、その応答信号と期待値との一致／不一致を判定することで半導体メモリの不良を判定する装置である。
【０００３】
近年は、半導体メモリの大容量化及び多機能化に伴い、半導体メモリの不良を検出するために用いるテストパターンについても、より複雑になり、かつ多様化する傾向にある。そのため、検査対象となるアドレスの遷移の違いにより（アドレスのシーケンス順序）、不良と判定されるアドレスが変わってしまう問題が顕在化している。すなわち、不良アドレスを解析するために、該不良アドレスのみに着目してテストパターンを作成しなおすと、アドレスのシーケンス順序を変更したことで不良が再現しない等の問題が起こることが多い。そこで、テストパターンを変更することなく、任意のアドレスのみに着目した（あるいは任意のアドレスのみを除外した）試験による不良アドレスの解析が必要となってきた。
【０００４】
一般に、半導体メモリの試験では、テストパターンを生成するために周知のＡＬＰＧ（ALgorithmic Pattern Generator）が用いられる。通常のテストパターンでは、最下位アドレスから最上位アドレスまでインクリメント（あるいは最上位アドレスから最下位アドレスまでデクリメント）させた連続するアドレスを生成する。このようなテストパターンを試験対象の半導体メモリ（被試験メモリ）へ供給することで、全てのアドレスについて不良の有無を判定することができる。ＡＬＰＧ（以下、単に「パターン発生器」と称す）は、このような用途に適しているために半導体メモリの試験で多用される。
【０００５】
図１０は従来の半導体メモリ試験装置の構成を示すブロック図である。なお、図１０に示す半導体メモリ試験装置は、例えば特許文献１で開示された構成である。
【０００６】
図１０に示すように、従来の半導体メモリ試験装置は、試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、被試験メモリ１６０へ供給するパターン発生器１１０と、被試験メモリ１６０から出力されるデータ（応答出力信号）とパターン発生器１１０で生成されたデータ（期待値）とを比較し、それらの一致／不一致を判定するデータ比較部１２６と、試験用のクロック信号（タイミング信号）を発生するタイミング信号発生部１５０と、パターン発生器１１０で生成された制御信号とタイミング信号の論理積結果をストローブ信号としてデータ比較部１２６へ供給するＡＮＤ回路１５１とを有する構成である。
【０００７】
パターン発生器１１０は、所定のテストパターンが記録されたインストラクションメモリ１１１と、インストラクションメモリ１１１に格納されたテストパターンにしたがってパターン発生器１１０の動作を順次制御するシーケンス制御部１１２と、テストパターンにしたがってアクセス先を指定するアドレス信号を生成するアドレス発生部１１３と、テストパターンにしたがってアドレス発生部１１３で生成した被試験メモリ１６０のアドレスへ書き込むデータを発生するデータ発生部１１４と、被試験メモリ１６０へ供給する各種制御信号（データの書き込み／読み出し命令等）を生成する制御信号発生部１１５とを有する構成である。
【０００８】
このような構成において、半導体メモリの試験を行う場合、パターン発生器１１０は、最初にインストラクションメモリ１１１に格納されたテストパターンにしたがって制御信号発生部１１５にてデータの書き込み（ＷＲＩＴＥ）命令を発行し、アドレス発生部１１３で生成したアドレス信号にしたがって被試験メモリ１６０へデータ発生部１１４で発生したデータを格納する。
【０００９】
次に、パターン発生器１１０は、インストラクションメモリ１１１に格納されたテストパターンにしたがって制御信号発生部１１５にてデータの読み出し（ＲＥＡＤ）命令を発行し、アドレス発生部１１３で生成したアドレス信号にしたがって被試験メモリ１６０から読み出されたデータを、応答出力信号としてデータ比較部１２６へ出力する。
【００１０】
データ比較部１２６は、被試験メモリ１６０から読み出されたデータ（応答出力信号）とパターン発生器１１０から出力されたデータ（期待値）とを比較し、それらの一致／不一致の判定結果である検査結果を出力する。検査結果は、例えば不図示の検査結果メモリへ格納される。
【特許文献１】特開平５−５４６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
パターン発生器のインストラクションメモリへ格納される、一般的なパターンプログラムの記述例を図１１に示す。
【００１２】
図１１に示すように、例えば被試験メモリから出力された応答出力信号と期待値とを比較する処理を実行する場合、パターンプログラムは、ＲＥＡＤ命令を用いて一つのアドレスに対する処理を記述し、処理対象となるアドレスをインクリメント（あるいはデクリメント）しつつ同一命令を繰り返し実行することで全てのアドレスの試験を行う。
【００１３】
しかしながら、着目するアドレスの（あるいは当該アドレスを除外した）試験を行うためには、例えば図１２に示すように着目するアドレスとそれ以外のアドレスに対するテストパターンをそれぞれ別々に記述したパターンプログラムを作成する必要があり、パターンプログラムの記述が複雑になる問題やパターンプログラムの容量が膨大になる等の問題がある。
【００１４】
図１０に示したパターン発生器は、処理対象となるアドレスをインクリメント（あるいはデクリメント）しつつ同一命令を繰り返し処理する場合には有効であるが、連続するアドレスのうち、特定のアドレスのみを検査する場合には、上述したようにパターンプログラムの大きな変更が必要であり、不良検出能力が低下してしまう問題を有している。
【００１５】
なお、特定のアドレスのみを試験する方法として、試験対象となるアドレス範囲を狭くすることでパターンプログラムの記述量を少なくする手法や、パターンプログラムを分割することで記述の複雑さを軽減する等の方法も考えられるが、その場合でもパターンプログラムに対する大幅な変更は必須である。また、このような方法では、アドレスのシーケンス順序が変更されることで、同じアドレスに対する試験で不良が再現し難いという問題を解決することはできなかった。
【００１６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、テストパターンやパターンプログラムを変更することなく、着目するアドレスまたは該アドレスを除外した試験を可能にして、不良検出能力の低下を防止できる半導体メモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため本発明の半導体メモリ試験装置は、半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスとが一致するか否かを判定する、少なくとも一つのアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する構成である。
【００１８】
上記のように構成された半導体メモリ試験装置では、着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、パターン発生器から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路を有することで、テストパターンを変更することなしに、全てのアドレスのテストが可能であり、かつ着目アドレスまたは該アドレスを除外した試験が可能になる。
【発明の効果】
【００１９】
本発明によれば、着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、パターン発生器から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路を有することで、テストパターンを変更することなしに、全てのアドレスのテストが可能であり、かつ着目アドレスまたは該アドレスを除外した試験が可能になる。したがって、半導体メモリ試験装置の不良検出能力の低下が防止される。
【発明を実施するための最良の形態】
【００２０】
次に本発明について図面を参照して説明する。
（第１の実施の形態）
図１は本発明の半導体メモリ試験装置の第１の実施の形態の構成を示すブロック図である。
【００２１】
図１に示すように、第１の実施の形態の半導体メモリ試験装置は、試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器１０と、被試験メモリから出力されるデータ（応答出力信号）とパターン発生器１０で生成されたデータ（期待値）とを比較し、それらの一致／不一致を判定するデータ比較部２６と、試験用のクロック信号（タイミング信号）を発生するタイミング信号発生部５０と、パターン発生器１０から出力されたアドレス信号が着目するアドレス（着目アドレス）であるか否かを判定するアドレス検出器２０と、アドレス検出器２０の判定結果にしたがってデータ比較部２６を動作／停止させるためのストローブ信号を出力するデータ比較制御回路２５とを有する構成である。
【００２２】
本実施形態の半導体メモリ試験装置は、図１０に示した従来の半導体メモリ試験装置が有するＡＮＤ回路に代えて、アドレス検出器２０及びデータ比較制御回路２５によりデータ比較ぶ２６の動作／停止を制御する構成である。
【００２３】
アドレス検出器２０は、アドレスレジスタ２２、アドレス比較回路２３及びアドレス比較制御回路２４をそれぞれ有する、少なくとも一つのアドレス検出回路２１を備えた構成である。
【００２４】
アドレスレジスタ２２は、外部から書き換え可能なレジスタであり、任意の着目アドレスが格納される。アドレス比較回路２３は、パターン発生器１０から供給されるアドレス信号とアドレスレジスタ２２に格納されたアドレスとを比較し、それらが一致するか否かを示す第１のアドレス比較結果信号を出力する。
【００２５】
アドレス比較制御回路２４は、アドレス比較回路２３の判定結果を外部から供給されるアドレス検出制御信号にしたがって第２のアドレス比較結果信号として出力する。アドレス検出制御信号は、対応するアドレスレジスタ２２に格納されたアドレス（または当該アドレスを除く）の試験を行うか否かを指定するための制御信号であり、例えば半導体メモリ試験装置の全体の動作を制御する制御装置（コンピュータ）等から供給される。アドレス比較制御回路２４は、例えば図２に示すように論理積回路で構成される。
【００２６】
データ比較制御回路２５は、アドレス検出器２０から出力される第２のアドレス比較結果信号、パターン発生器１０から出力される制御信号、第２のアドレス比較結果信号を使用するか否かを指定するためのデータ比較制御信号、及び第２のアドレス比較結果信号の反転信号を使用するか否かを指定するためのデータ反転制御信号を入力とし、データ比較部２６を動作／停止させるためのストローブ信号を出力する。データ比較制御信号及びデータ反転制御信号は、上記アドレス検出制御信号と同様に、半導体メモリ試験装置の全体の動作を制御する制御装置（コンピュータ）等から供給される。データ比較制御回路２５は、例えば図３に示すように、複数のアドレス検出器２０から出力される第２のアドレス比較結果信号の論理和結果である第３のアドレス比較結果信号を出力する第１のＯＲ回路、第３のアドレス比較結果信号とデータ比較制御信号の論理和結果を出力する第２のＯＲ回路、第２のＯＲ回路の出力信号とデータ反転制御信号の論理和結果を出力する第３のＯＲ回路及び第３のＯＲ回路の出力信号とパターン発生器から出力される被試験メモリの制御信号との論理積結果を出力するＡＮＤ回路を有する構成である。
【００２７】
次に、第１の実施の形態の半導体メモリ試験装置の動作について図面を用いて説明する。
【００２８】
被試験メモリに対する試験を開始すると、まずアドレス検出回路２１のアドレス比較回路２３は、パターン発生器１０から出力されるアドレスとアドレスレジスタ２２に格納されたアドレスとを比較し、その比較結果である第１のアドレス比較結果信号をタイミング信号に同期して出力する。パターン発生器１０から出力されるアドレスとアドレスレジスタ２２に格納されたアドレスとが一致している場合、アドレス比較回路２３は、第１のアドレス比較結果信号として、例えば「１」を出力し、一致していない場合は「０」を出力する。
【００２９】
続いて、アドレス検出回路２１のアドレス比較制御回路２４は、図４のグラフに示すように第１のアドレス比較結果信号及びアドレス検出制御信号の論理の組合せにしたがって第２のアドレス比較結果信号を出力する。アドレス検出制御信号は、アドレス検出器２０による比較結果を使用する場合は、例えば「１」に設定され、使用しない場合は「０」に設定される。
【００３０】
上述した処理により、パターン発生器１０から出力されるアドレス信号が着目アドレスであるか否かの判定を行う。本実施形態では、アドレス検出器２０に複数のアドレス検出回路２２を備えることが可能であるため、着目アドレスが複数ある場合は、それらを全て各アドレス検出回路２１のアドレスレジスタ２２に格納しておけばよい。
【００３１】
データ比較制御回路２５は、予め設定されたデータ比較制御信号及びデータ反転制御信号にしたがって、アドレス検出器２０から出力される第２のアドレス比較結果信号を使用するか否かを制御する。
【００３２】
データ比較制御回路２５は、図５のグラフに示すようにアドレス検出器２０から出力された第２のアドレス比較結果信号、パターン発生器１０から出力された被試験メモリ６０の制御信号、データ比較制御信号、及びデータ反転制御信号の論理の組合せにしたがってデータ比較部２６を動作／停止させるためのストローブ信号を生成する。
【００３３】
すなわち、データ比較制御回路２５は、データ比較制御信号が「１」であれば、パターン発生器１０から被試験メモリ６０の着目アドレスへのアクセス時にのみストローブ信号を発生し、データ比較制御信号が「０」であれば第２のアドレス比較結果信号の値に関係なくストローブ信号を発生する。
【００３４】
また、データ反転制御信号が「１」であれば、パターン発生器１０から被試験メモリ６０の着目アドレスを除いたアドレスへのアクセス時にのみストローブ信号を発生する。このような処理を行うことで、パターンプログラムを変更することなく、着目アドレスあるいは当該アドレスを除いた他のアドレスの試験を行うことができる。
【００３５】
以上説明したように、本実施形態の半導体メモリ試験装置によれば、着目アドレスが格納されるアドレスレジスタを備え、パターン発生器１０から出力されたアドレス信号と着目アドレスとが一致するか否かを判定するアドレス検出回路２１を有することで、テストパターンを変更することなしに、全てのアドレスのテストが可能であり、かつ着目アドレスまたは該アドレスを除外した試験が可能になる。したがって、半導体メモリ試験装置の不良検出能力の低下が防止される。
（第２の実施の形態）
図６は本発明の半導体メモリ試験装置の第２の実施の形態の構成を示すブロック図である。
【００３６】
図６に示すように、第２の実施の形態の半導体メモリ試験装置は、アドレス検出器が有するアドレス検出回路に、それぞれ複数のアドレスレジスタ２２を備えた構成である。アドレス比較回路は、パターン発生器から出力されるアドレス信号と複数のアドレスレジスタ２２に格納されたアドレスとをそれぞれ比較し、それらが一致するか否かを判定する。これにより、着目する複数のアドレスについてまとめて処理することが可能となる。その他の構成及び動作は第１の実施の形態の半導体メモリ試験装置と同様であるため、その説明は省略する。
【００３７】
本実施形態の半導体メモリ試験装置は、例えば被試験メモリをＤＲＡＭ（Dynamic RAM）としたとき、各アドレスレジスタに、着目アドレスとして、ローアドレス（Row Address）、カラムアドレス（Column Address）、バンク選択アドレス等を格納することができる。このような構成では着目アドレスの設定自由度が向上する。
（第３の実施の形態）
図７は本発明の半導体メモリ試験装置の第３の実施の形態の構成を示すブロック図である。
【００３８】
図７に示すように、第３の実施の形態の半導体メモリ試験装置は、アドレス検出器が有するアドレス検出回路に、第１及び第２の実施の形態で示したアドレスレジスタに代えて着目アドレスの任意のビットが格納されるアドレスビットレジスタ３３を備えた構成である。アドレス比較回路は、パターン発生器から出力されるアドレス信号とアドレスビットレジスタ３３に格納されたアドレスデータとをビット単位で比較し、それらが一致するか否かを判定する。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００３９】
第３の実施の形態の半導体メモリ試験装置によれば、例えば任意のアドレスのビットのみをマスクした試験を行うことができる。
【００４０】
（第４の実施の形態）
図８は本発明の半導体メモリ試験装置の第４の実施の形態の構成を示すブロック図である。
【００４１】
図８に示すように、第４の実施の形態の半導体メモリ試験装置は、アドレス検出器が有するアドレス検出回路に、第１及び第２の実施の形態で示したアドレスレジスタに代えて着目アドレスの上位ビットが格納される上位アドレスレジスタ３０と着目アドレスの下位ビットが格納される下位アドレスレジスタ３１とを備えた構成である。また、第１及び第２の実施の形態で示したアドレス比較回路に代えて、パターン発生器から出力されるアドレス信号と上位アドレスレジスタまたは下位アドレスレジスタに格納されたアドレスデータとをそれぞれビット単位で比較し、それらが一致するか否かを判定する範囲比較回路３２を備えた構成である。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００４２】
上述したように、本実施形態では、着目アドレスの上位ビットが上位アドレスレジスタ３０に格納され、着目アドレスの下位ビットが下位アドレスレジスタ３１に格納される。
【００４３】
また、範囲比較回路３２は、パターン発生器から出力されるアドレス信号と上位アドレスレジスタ３０または下位アドレスレジスタ３１に格納されたアドレスデータとをそれぞれ比較し、それらの比較結果を第１のアドレス比較結果信号として出力する。
【００４４】
本実施形態の半導体メモリ試験装置によれば、第１の実施の形態に比べて、より広範囲なアドレスを指定することが可能であり、一回の設定操作でより広範囲なアドレスの試験を実施することができる。
（第５の実施の形態）
図９は本発明の半導体メモリ試験装置の第５の実施の形態の構成を示すブロック図である。
【００４５】
図９に示すように、第５の実施の形態の半導体メモリ試験装置は、データ比較部から出力される検査結果を受け取り、検査結果の出力／非出力を制御するデータ出力制御器２７を有する構成である。データ出力制御器２７は、データ比較制御回路から出力されるストローブ信号にしたがって検査結果の出力／非出力を制御する。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００４６】
第５の実施の形態の半導体メモリ試験装置のように、データ比較部から出力される検査結果の出力／非出力をデータ出力制御器２７にて制御する構成でも、第１の実施の形態の半導体メモリ試験装置と同様の効果を得ることができる。
【００４７】
なお、図９では、図１に示した第１の実施の形態の半導体メモリ試験装置にデータ出力制御器２７を追加した構成を示したが、第５の実施の形態の半導体メモリ試験装置は、第２の実施の形態〜第４の実施の形態に示した半導体メモリ試験装置へも適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の半導体メモリ試験装置の第１の実施の形態の構成を示すブロック図である。
【図２】図１に示したアドレス比較制御回路の構成例を示す回路図である。
【図３】図１に示したデータ比較制御回路の構成例を示す回路図である。
【図４】図１に示したアドレス検出回路の論理動作を示すグラフである。
【図５】図１に示したデータ比較制御回路の論理動作を示すグラフである。
【図６】本発明の半導体メモリ試験装置の第２の実施の形態の構成を示すブロック図である。
【図７】本発明の半導体メモリ試験装置の第３の実施の形態の構成を示すブロック図である。
【図８】本発明の半導体メモリ試験装置の第４の実施の形態の構成を示すブロック図である。
【図９】本発明の半導体メモリ試験装置の第５の実施の形態の構成を示すブロック図である。
【図１０】従来の半導体メモリ試験装置の構成を示すブロック図である。
【図１１】図１０に示したパターン発生器のインストラクションメモリへ格納される一般的なパターンプログラムの記述例を示す模式図である。
【図１２】図１０に示したパターン発生器のインストラクションメモリへ格納されるアドレスの試験を行うためのパターンプログラムの記述例を示す模式図である。
【符号の説明】
【００４９】
１０ パターン発生器
１１ インストラクションメモリ
１２ シーケンス制御部
１３ アドレス発生部
１４ データ発生部
１５ 制御信号発生部
２０ アドレス検出器
２１ アドレス検出回路
２２ アドレスレジスタ
２３ アドレス比較回路
２４ アドレス比較制御回路
２５ データ比較制御回路
２６ データ比較部
２７ データ出力制御器
３０ 上位アドレスレジスタ
３１ 下位アドレスレジスタ
３２ 範囲比較回路
３３ アドレスビットレジスタ
５０ タイミング信号発生部
６０ 被試験メモリ
【特許請求の範囲】
【請求項１】
半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスとが一致するか否かを判定するアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する半導体メモリ試験装置。
【請求項２】
前記アドレス検出回路は、
外部からの制御信号により前記判定結果を使用するか使用しないかの設定を可能にするアドレス比較制御回路を有する請求項１記載の半導体メモリ試験装置。
【請求項３】
前記データ比較制御回路は、
外部からの制御信号により前記アドレス検出回路の判定結果の反転信号を前記データ比較器へ出力する請求項１または２記載の半導体メモリ試験装置。
【請求項４】
半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスの任意のビットが書き換え可能に格納されるアドレスビットレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスとが一致するか否かをビット単位で判定するアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する半導体メモリ試験装置。
【請求項５】
半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスの上位ビットが書き換え可能に格納される上位アドレスレジスタ及び前記着目するアドレスの下位ビットが書き換え可能に格納される下位アドレスレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスの上位ビットまたは下位ビットが一致するか否かを判定するアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する半導体メモリ試験装置。
【請求項６】
データ比較器から出力される検査結果を受け取り、検査結果の出力／非出力を制御するデータ出力制御器を
さらに有する請求項１から５のいずれか１項記載の半導体メモリ試験装置。
【請求項１】
半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスが書き換え可能に格納されるアドレスレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスとが一致するか否かを判定するアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する半導体メモリ試験装置。
【請求項２】
前記アドレス検出回路は、
外部からの制御信号により前記判定結果を使用するか使用しないかの設定を可能にするアドレス比較制御回路を有する請求項１記載の半導体メモリ試験装置。
【請求項３】
前記データ比較制御回路は、
外部からの制御信号により前記アドレス検出回路の判定結果の反転信号を前記データ比較器へ出力する請求項１または２記載の半導体メモリ試験装置。
【請求項４】
半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスの任意のビットが書き換え可能に格納されるアドレスビットレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスとが一致するか否かをビット単位で判定するアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する半導体メモリ試験装置。
【請求項５】
半導体メモリの不良を判定するための半導体メモリ試験装置であって、
試験用のアドレス信号、データ及び制御信号をそれぞれ生成し、試験対象の半導体メモリである被試験メモリへ供給するパターン発生器と、
前記被試験メモリの試験で着目するアドレスである着目アドレスの上位ビットが書き換え可能に格納される上位アドレスレジスタ及び前記着目するアドレスの下位ビットが書き換え可能に格納される下位アドレスレジスタを備え、前記パターン発生器から出力されたアドレス信号と前記着目アドレスの上位ビットまたは下位ビットが一致するか否かを判定するアドレス検出回路と、
前記被試験メモリから出力されるデータである応答出力信号と前記パターン発生器で生成されたデータである期待値とを比較し、それらの一致／不一致を判定するデータ比較器と、
前記アドレス検出回路の判定結果にしたがって前記データ比較器を動作／停止させるためのストローブ信号を出力するデータ比較制御回路と、
を有する半導体メモリ試験装置。
【請求項６】
データ比較器から出力される検査結果を受け取り、検査結果の出力／非出力を制御するデータ出力制御器を
さらに有する請求項１から５のいずれか１項記載の半導体メモリ試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−２５２６３５（Ｐ２００６−２５２６３５Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−６５４３４（Ｐ２００５−６５４３４）
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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