半導体リレー装置
【課題】半導体リレー装置において、リレーとしてのオン／オフ動作の時間を安定させ、しかも、このオン／オフ動作の速度を、従来よりも速くする。
【解決手段】出力用ＭＯＳＦＥＴ５、６のソースと誘電体分離チップの１０の支持基板１４とを電気的に接続したことにより、誘電体分離チップ１０の支持基板１４の電位を、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定することができる。これにより、活性領域・支持基板間容量ＣＰＣに貯めることが可能な電荷の量の安定化を図れ、しかも、この容量ＣＰＣの電気的な接続先が固定される。従って、リレーとしてのオン／オフ動作の時間を安定させることができる。また、従来と異なり、上記容量ＣＰＣの全てが、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に並列に配置されて寄生容量として働くことがなくなるので、リレーとしてのオン／オフ動作の時間を、従来よりも速くすることが可能になる。
【解決手段】出力用ＭＯＳＦＥＴ５、６のソースと誘電体分離チップの１０の支持基板１４とを電気的に接続したことにより、誘電体分離チップ１０の支持基板１４の電位を、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定することができる。これにより、活性領域・支持基板間容量ＣＰＣに貯めることが可能な電荷の量の安定化を図れ、しかも、この容量ＣＰＣの電気的な接続先が固定される。従って、リレーとしてのオン／オフ動作の時間を安定させることができる。また、従来と異なり、上記容量ＣＰＣの全てが、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に並列に配置されて寄生容量として働くことがなくなるので、リレーとしてのオン／オフ動作の時間を、従来よりも速くすることが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光結合型の半導体リレー装置に関する。
【背景技術】
【０００２】
近年、従来の電磁リレー装置に代わり、光結合型の半導体リレー装置が用いられることが多くなってきた（例えば、特許文献１及び２参照）。この光結合型の半導体リレー装置は、電磁リレー装置と比べて、小型、高感度、高速、高信頼性といった利点を有している。光結合型の半導体リレー装置では、入力（電気）信号を発光素子（例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））で光信号に変換し、この発光素子と光結合された受光素子（例えばフォトダイオードアレイ）で、受光した光信号を電気信号に変換する。そして、光結合型の半導体リレー装置は、上記の受光素子で変換された電気信号によってＭＯＳＦＥＴやバイポーラトランジスタ等の半導体スイッチング素子を駆動することにより、出力端子から信号を出力するようになっている。
【０００３】
次に、図４を参照して、従来の光結合型の半導体リレー装置の一例について、具体的に説明する。この従来例の半導体リレー装置１００は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光する発光素子１０２（例えばＬＥＤ）と、発光素子１０２からの光を受光して、光起電力を発生するフォトダイオードアレイ１０３とを備えている。また、半導体リレー装置１００は、フォトダイオードアレイ１０３と並列に接続された充放電回路１０７と、この充放電回路１０７及びフォトダイオードアレイ１０３に接続された出力用ＭＯＳＦＥＴ１０５、１０６とを備えている。充放電回路１０７は、ｎチャネル型でデプレッション型（ノーマル・オン（ノーマリー・クローズ）型）のＭＯＳＦＥＴ１０８と、抵抗１０９とを有している。
【０００４】
上記の充放電回路１０７は、フォトダイオードアレイ１０３で発生する光起電力の有無に応じて、２つの出力用ＭＯＳＦＥＴ１０５、１０６のゲートの充電と放電とを切り換えることにより、これらの出力用ＭＯＳＦＥＴ１０５、１０６の開閉を行う。これにより、入力端子ＩＴ１、ＩＴ２から入力される入力信号に応答して２つの出力用ＭＯＳＦＥＴ１０５、１０６が同時に開閉されて、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。
【０００５】
上記フォトダイオードアレイ１０３と充放電回路１０７とは、同一の誘電体分離チップ１１０に形成されている。図４中の分離チップ上回路１１１は、誘電体分離チップ１１０上の回路構成を示し、分離チップ内構造１１２は、誘電体分離チップ１１０内の構造を模式的に表したものである。図中の分離チップ内構造１１２におけるＣＰＣは、誘電体分離チップ１１０内の活性領域と支持基板との間に生じる寄生容量を示す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２７０７４５号公報
【特許文献２】特開２００３−４６１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４に示される従来の光結合型の半導体リレー装置１００では、誘電体分離チップ１１０の支持基板が、電気的にどこにも（どの回路素子にも）接続されていないので、支持基板の電位が不定になる。このため、Ｑ＝ＣＶの関係から、活性領域と支持基板との間に生じる寄生容量（以下、活性領域・支持基板間容量という）ＣＰＣに貯めることが可能な電荷の量（Ｑ）が不定になる。また、支持基板の電位が不定であるため、活性領域・支持基板間容量ＣＰＣの電気的な接続先が不定になる。これらの原因から、従来の半導体リレー装置１００には、リレーとしてのオン／オフ動作の時間（スイッチング速度）がばらつくという問題があった。
【０００８】
また、従来の半導体リレー装置１００には、上記の支持基板の電位が不定であることに起因して、リレーのオン／オフ動作が遅くなる場合があるという問題があった。この問題について、図５を参照して説明する。上記のように不安定な（不定の）支持基板（及びリードフレーム）の電位が、仮にフォトダイオードアレイ１０３の出力側（アノード側）の電位になったとすると、誘電体分離チップ１１０は、電気的に、図中の仮想の配線Ｌ１、Ｌ２で示されるように接続される。このため、活性領域・支持基板間容量ＣＰＣは、充放電回路１０７、及び出力用ＭＯＳＦＥＴ１０５、１０６のゲート・ソース間に、並列に配置される。従って、活性領域・支持基板間容量ＣＰＣの全体が、出力用ＭＯＳＦＥＴ１０５、１０６のゲート・ソース間に寄生容量として働くので、活性領域・支持基板間容量ＣＰＣの充電に必要な時間の分だけ、フォトダイオードアレイ３による受光の開始（光起電力の出力の開始）から、出力用ＭＯＳＦＥＴ５、６のゲートの充電完了までに要する時間が長くなる。このため、半導体リレー装置１００のリレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ１０５、１０６のオン／オフ動作）が遅くなる。
【０００９】
本発明は、上記課題を解決するものであり、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴのオン／オフ動作）の時間を安定させることができ、しかも、このオン／オフ動作の速度を、従来よりも速くすることが可能な半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づく光信号を受光して光起電力を発生するフォトダイオードアレイと、前記入力信号に応じて開閉される１つ以上の出力用ＭＯＳＦＥＴと、前記フォトダイオードアレイと接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備え、前記フォトダイオードアレイと前記充放電回路とが、同一の誘電体分離チップに形成された半導体リレー装置において、前記１つ以上の出力用ＭＯＳＦＥＴのソースと前記誘電体分離チップの支持基板とが電気的に接続されていることを特徴とする。
【００１１】
この半導体リレー装置において、前記誘電体分離チップは、該誘電体分離チップのダイシング用の領域であるスクライブ領域を有し、前記スクライブ領域は、一つながりの単結晶シリコン島によって形成されており、前記支持基板と電気的に接続されていることが望ましい。
【発明の効果】
【００１２】
本発明の半導体リレー装置によれば、誘電体分離チップの支持基板の電位を、１つ以上の出力用ＭＯＳＦＥＴのソースの電位に固定することができる。これにより、Ｑ＝ＣＶの関係から、誘電体分離チップの活性領域と支持基板との間に生じる寄生容量に貯めることが可能な電荷の量（Ｑ）の安定化を図れる。また、上記のように支持基板の電位が固定されているため、上記の寄生容量の電気的な接続先が固定される。従って、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴのオン／オフ動作）の時間を安定させることができる。
【００１３】
また、本発明の半導体リレー装置によれば、従来と異なり、活性領域と支持基板との間に生じる全ての寄生容量が、出力用ＭＯＳＦＥＴのゲート・ソース間に並列に配置されて寄生容量として働くことがなくなる。以下にその理由について説明する。一般に、誘電体分離チップの支持基板の各部における電位は同じであるため、支持基板の全体の電位が、フォトダイオードアレイの出力側の電位と同じであることは有り得るけれども、活性領域の各部における電位は異なっているため、活性領域の全体の電位が、フォトダイオードアレイの出力側の電位と同じであることは有り得ない。このため、上記のように、誘電体分離チップの支持基板の電位を出力用ＭＯＳＦＥＴのソースの電位に固定することにより、フォトダイオードアレイの出力側の電位と同じになり得るのは、活性領域の一部のみになる。従って、従来と異なり、活性領域と支持基板との間に生じる全ての寄生容量が、出力用ＭＯＳＦＥＴのゲート・ソース間に並列に配置されて寄生容量として働くことがなくなるのである。これにより、フォトダイオードアレイによる受光の開始（光起電力の出力の開始）から、出力用ＭＯＳＦＥＴのゲートの充電完了までに要する時間を、従来よりも短縮することが可能になるので、本半導体リレー装置のリレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴのオン／オフ動作）の時間を、従来よりも速くすることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る半導体リレー装置の回路構成図。
【図２】（ａ）は、第１の接続方法を採用した場合の上記半導体リレー装置の誘電体分離チップの上面図、（ｂ）は、（ａ）の誘電体分離チップのＡ−Ａ線断面図。
【図３】（ａ）は、第２の接続方法を採用した場合の上記半導体リレー装置の誘電体分離チップの上面図、（ｂ）は、（ａ）の誘電体分離チップのＢ−Ｂ線断面図。
【図４】従来例の半導体リレー装置の回路構成図。
【図５】従来例の半導体リレー装置に生じる問題を説明するための回路構成図。
【発明を実施するための形態】
【００１５】
以下、本発明を具体化した実施形態による半導体リレー装置について、図面を参照して説明する。図１は、本実施形態による半導体リレー装置の回路構成を示す。半導体リレー装置１は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光する発光素子２（例えばＬＥＤ）と、発光素子２からの（入力信号に基づく）光（信号）を受光して、光起電力を発生するフォトダイオードアレイ３とを備えている。このフォトダイオードアレイ３は、複数の直列に接続されたフォトダイオードセル３ａを有している。
【００１６】
また、半導体リレー装置１は、フォトダイオードアレイ３と並列に接続された充放電回路７と、この充放電回路７及びフォトダイオードアレイ３に接続された出力用ＭＯＳＦＥＴ５、６とを備えている。図に示されるように、これらの出力用ＭＯＳＦＥＴ５、６は、お互いのソース（電極）同士が接続されることにより、逆直列に接続されている。本半導体リレー装置１では、出力用ＭＯＳＦＥＴ５、６を上記のように接続したことにより、出力用ＭＯＳＦＥＴ５、６のドレイン（電極）に接続された出力端子ＯＴ１、ＯＴ２から双方向の電流を取り出し得るようにしている。すなわち、出力用ＭＯＳＦＥＴ５、６は、いわゆる双方向スイッチである。なお、図中のＤ１、Ｄ２は、それぞれ出力用ＭＯＳＦＥＴ５、６の寄生ダイオードを示す。
【００１７】
充放電回路７は、ｎチャネル型でデプレッション型（ノーマル・オン（ノーマリー・クローズ）型）のＭＯＳＦＥＴ８（以下、単にＭＯＳＦＥＴ８という）と抵抗９とを備えている。ＭＯＳＦＥＴ８のドレインとゲートとは、それぞれフォトダイオードアレイ３のアノード側とカソード側とに接続されている。詳細は後述するが、ＭＯＳＦＥＴ８は、フォトダイオードアレイ３で発生する光起電力に基づいてオン／オフが切り換えられる。また、抵抗９は、その一端が、ＭＯＳＦＥＴ８のソース、及び出力用ＭＯＳＦＥＴ５、６のソースに接続されており、その他端が、ＭＯＳＦＥＴ８のゲート、及びフォトダイオードアレイ３のカソード側に接続されている。
【００１８】
上記の充放電回路７は、フォトダイオードアレイ３で発生する光起電力の有無に応じて、２つの出力用ＭＯＳＦＥＴ５、６のゲートの充電と放電とを切り換えることにより、これらの出力用ＭＯＳＦＥＴ５、６の開閉を行う。本半導体リレー装置１では、入力端子ＩＴ１、ＩＴ２から入力される入力信号に応答して２つの出力用ＭＯＳＦＥＴ５、６が同時に開閉される。これにより、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。
【００１９】
次に、本半導体リレー装置１において行われる、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断との切り替え処理について詳細に説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、この入力信号に基づいて、発光素子２が発光する。フォトダイオードアレイ３は、発光素子２からの光を受光すると、光起電力を発生する。これにより、電流が図中の矢印Ａの方向に流れる。この時点では、デプレッション型で、ノーマル・オンのタイプのＭＯＳＦＥＴ８が導通状態のままであるので、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れる。これにより、抵抗９の両端に、図に示されるような電位差が生じる。
【００２０】
そして、抵抗９における＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ８のゲートが所定のマイナス電位になり、ＭＯＳＦＥＴ８がオンからオフに切り換わる。このため、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れず、矢印Ｃの経路に流れるようになる。この電流により、２つの出力用ＭＯＳＦＥＴ５、６のゲートに電荷が蓄積されるので、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に電位差が発生して、出力用ＭＯＳＦＥＴ５、６は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【００２１】
これに対して、入力端子ＩＴ１、ＩＴ２への入力信号が遮断されて、発光素子２が発光しなくなると、フォトダイオードアレイ３において光起電力が生じなくなる。これにより、抵抗９における＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ８のゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ８がオフからオンに切り換わる。これにより、２つの出力用ＭＯＳＦＥＴ５、６のゲートに蓄積されていた電荷が、矢印Ｂの経路を通って、出力用ＭＯＳＦＥＴ５、６のソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ５、６は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【００２２】
次に、本半導体リレー装置１を構成する誘電体分離チップ１０について、上記図１に加えて、図２（ａ）（ｂ）を参照して説明する。誘電体分離チップ１０は、シリコン酸化膜等の誘電体２１によって単結晶シリコンが島状に分離された構造体である。図１中の点線で囲まれた分離チップ上回路１１は、誘電体分離チップ１０上の回路構成を示し、一点鎖線で囲まれた分離チップ内構造１２は、誘電体分離チップ１０内の構造を模式的に表したものである。分離チップ上回路１１に示されるように、フォトダイオードアレイ３と充放電回路７とは、同一の誘電体分離チップ１０に形成されている。
【００２３】
また、誘電体分離チップ１０内の活性領域１３（図２（ｂ）におけるフォトダイオードセル３ａが設けられた領域に相当）と支持基板１４との間には、図２（ｂ）に示される誘電体２１が配されている。このため、図１中の分離チップ内構造１２に示されるように、誘電体分離チップ１０内の活性領域１３（フォトダイオードセル３ａやＭＯＳＦＥＴ８や抵抗９が形成された領域）と支持基板１４との間には、寄生容量である活性領域・支持基板間容量ＣＰＣが生じる。
【００２４】
また、図１に示されるように、誘電体分離チップ１０内の支持基板１４は、リードフレーム１５を介して、２つの出力用ＭＯＳＦＥＴ５、６のソースと電気的に接続されている。
【００２５】
次に、上記の誘電体分離チップ１０の詳細な構成と、誘電体分離チップ１０内の各部の電気的な接続関係について、主に図２（ａ）（ｂ）を参照して説明する。図２（ａ）は、リードフレーム１５に取り付けられた誘電体分離チップ１０の上面図であり、図２（ｂ）は、図２（ａ）に示される誘電体分離チップ１０のＡ−Ａ線断面図である。図２（ａ）に示されるように、誘電体分離チップ１０上には、フォトダイオードアレイ３を構成する各フォトダイオードセル３ａ、ＭＯＳＦＥＴ８、出力ＭＯＳソース接続用パッド２３、出力ＭＯＳゲート接続用パッド２４が配されており、これらの間は、誘電体２１で仕切られている。また、誘電体分離チップは、その外縁部に形成された、誘電体分離チップ１０のダイシング用の領域であるスクライブ領域２２を有している。このスクライブ領域２２は、一つながりの単結晶シリコン島（例えばｎ型の単結晶シリコン島）によって形成されており、図２（ｂ）に示される支持基板１４と電気的に接続されている。
【００２６】
次に、上記のスクライブ領域２２と支持基板１４との具体的な接続方法の例について説明する。スクライブ領域２２と支持基板１４との第１の接続方法は、図２（ｂ）に示されるように、スクライブ領域２２と支持基板１４とを、導電性ダイボンディング材２５により電気的に接続する方法である。より詳細に説明すると、導電性ダイボンディング材２５を、スクライブ領域２２が存在する高さまで積層することにより、導電性を有する支持基板１４を、導電性ダイボンディング材２５を介して、導電性を有するスクライブ領域２２に電気的に接続する方法である。
【００２７】
次に、図３（ａ）（ｂ）を参照して、スクライブ領域２２と支持基板１４との第２の接続方法について説明する。図３（ａ）は、第２の接続方法を採用した場合における（リードフレーム１５に取り付けられた）誘電体分離チップ１０の上面図であり、図３（ｂ）は、図３（ａ）に示される誘電体分離チップ１０のＢ−Ｂ線断面図である。第２の接続方法は、出力ＭＯＳソース接続用パッド３３と導電性を有するスクライブ領域２２とをコンタクトさせることにより、スクライブ領域２２と支持基板１４とを電気的に接続する方法である。具体的には、図３（ｂ）に示されるように、導電性ダイボンディング材２５とリードフレーム１５とボンディングワイヤ２６を介して、支持基板１４を出力ＭＯＳソース接続用パッド３３に接続すると共に、出力ＭＯＳソース接続用パッド３３に形成された凸形状のコンタクト部３３ａを、スクライブ領域２２に形成された凹形状のコンタクト部２２ａに接続する。これにより、出力ＭＯＳソース接続用パッド３３と、ボンディングワイヤ２６と、リードフレーム１５と、導電性ダイボンディング材２５とを介して、導電性を有する支持基板１４を、導電性を有するスクライブ領域２２に電気的に接続することができる。
【００２８】
ここで、上記のように、導電性ダイボンディング材２５とリードフレーム１５とボンディングワイヤ２６を介して、支持基板１４が出力ＭＯＳソース接続用パッド３３に接続されるので、出力用ＭＯＳＦＥＴ５、６のソースと支持基板１４とが電気的に接続される。この点については、図３（ａ）（ｂ）に示される、スクライブ領域２２と支持基板１４との第２の接続方法を採用した場合だけではなく、上記のスクライブ領域２２と支持基板１４との第１の接続方法を採用した場合も同じである。なお、図３（ｂ）における３４、３５は、それぞれＭＯＳＦＥＴ８のゲート電極と酸化膜を示し、８ａは、ＭＯＳＦＥＴ８の活性領域（ソース領域、ドレイン領域、及びゲート領域）を示す。
【００２９】
上記のように、本半導体リレー装置１では、（１）出力用ＭＯＳＦＥＴ５、６のソースと誘電体分離チップの１０の支持基板１４とが電気的に接続されており、また、（２）スクライブ領域２２と支持基板１４とが電気的に接続されている。
【００３０】
上記のように、本実施形態の半導体リレー装置１によれば、上記（１）のように、出力用ＭＯＳＦＥＴ５、６のソースと誘電体分離チップの１０の支持基板１４とが電気的に接続されるようにした。これにより、誘電体分離チップ１０の支持基板１４の電位を、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定できるので、Ｑ＝ＣＶの関係から、誘電体分離チップ１０の活性領域・支持基板間容量ＣＰＣに貯めることが可能な電荷の量（Ｑ）の安定化を図れる。また、上記のように支持基板１４の電位が固定されているため、上記の活性領域・支持基板間容量ＣＰＣの電気的な接続先が固定される。従って、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ５、６のオン／オフ動作）の時間を安定させることができる。
【００３１】
また、本半導体リレー装置１によれば、従来と異なり、活性領域１３と支持基板１４との間に生じる全ての寄生容量（活性領域・支持基板間容量ＣＰＣ）が、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に並列に配置されて寄生容量として働くことがなくなる。以下にその理由について説明する。一般に、誘電体分離チップ１０の支持基板１４の各部における電位は同じであるため、支持基板１４の全体の電位が、フォトダイオードアレイ３の出力側の電位と同じであることは有り得るけれども、活性領域１３の各部における電位は異なっているため、活性領域１３の全体の電位が、フォトダイオードアレイ３の出力側の電位と同じであることは有り得ない。このため、上記のように、誘電体分離チップ１０の支持基板１４の電位を出力用ＭＯＳＦＥＴ５、６のソースの電位に固定することにより、フォトダイオードアレイ３の出力側の電位と同じになり得るのは、活性領域１３の一部のみになる。従って、従来と異なり、活性領域・支持基板間容量ＣＰＣの全てが、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に並列に配置されて寄生容量として働くことがなくなるのである。これにより、フォトダイオードアレイ３による受光の開始（光起電力の出力の開始）から、出力用ＭＯＳＦＥＴ５、６のゲートの充電完了までに要する時間を、従来よりも短縮することが可能になるので、本半導体リレー装置１のリレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ５、６のオン／オフ動作）の時間を、従来よりも速くすることが可能になる。
【００３２】
また、本半導体リレー装置１によれば、上記のように、誘電体分離チップ１０の支持基板１４の電位を、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定した上で、上記（２）のように、スクライブ領域２２と支持基板１４とが電気的に接続されるようにした。これにより、スクライブ領域２２の電位も、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定することができる。従って、誘電体分離チップ１０における、スクライブ領域２２に隣接する各回路素子（フォトダイオードセル３ａ、ＭＯＳＦＥＴ８等）の電位を安定化させて、活性領域・支持基板間容量ＣＰＣに貯めることが可能な電荷の量のより一層の安定化を図ることができる。これにより、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ５、６のオン／オフ動作）の時間をより一層安定させる（オン／オフ動作の時間のばらつきをなくす）ことができる。
【００３３】
また、本半導体リレー装置１によれば、上記（２）のように、スクライブ領域２２と支持基板１４とが電気的に接続されるようにしたことにより、スクライブ領域２２と支持基板１４とを同電位にすることができる。従って、スクライブ領域２２と支持基板１４とを電気的に接続しなかった場合と比べて、（誘電体２１を介して）スクライブ領域２２と支持基板１４とが接している面積の分だけ、活性領域・支持基板間容量ＣＰＣを減らすことができる。従って、フォトダイオードアレイ３による受光の開始から、出力用ＭＯＳＦＥＴ５、６のゲートの充電完了までの時間を、より一層短縮することが可能になるので、本半導体リレー装置１のリレーとしてのオン／オフ動作の時間を、より一層速くすることができる。
【００３４】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、２つの出力用の出力用ＭＯＳＦＥＴ５、６が、（フォトダイオードアレイ３と充放電回路７とが形成された）誘電体分離チップ１０とは別のチップに形成された場合の例を示したが、出力用のＭＯＳＦＥＴが、フォトダイオードアレイや充放電回路が形成された誘電体分離チップに形成されていてもよい。また、上記実施形態では、スクライブ領域２２を形成する単結晶シリコン島が、ｎ型の単結晶シリコン島である場合の例について示したが、ｐ型の単結晶シリコン島であってもよい。さらにまた、上記実施形態では、導電性ダイボンディング材２５とリードフレーム１５とボンディングワイヤ２６を介して、支持基板１４が出力ＭＯＳソース接続用パッド３３に接続されるようにしたが、導電性ダイボンディング材のみを用いて、支持基板を出力ＭＯＳソース接続用パッドに接続してもよい。また、上記実施形態では、出力ＭＯＳソース接続用パッド３３におけるコンタクト部３３ａを凸形状にすると共に、スクライブ領域２２におけるコンタクト部２２ａを凹形状にしたが、これらのコンタクト部を平面形状にしてもよい。
【符号の説明】
【００３５】
１ 半導体リレー装置
３ フォトダイオードアレイ
５、６ 出力用ＭＯＳＦＥＴ
７ 充放電回路
１０ 誘電体分離チップ
１４ 支持基板
２２ スクライブ領域
【技術分野】
【０００１】
本発明は、光結合型の半導体リレー装置に関する。
【背景技術】
【０００２】
近年、従来の電磁リレー装置に代わり、光結合型の半導体リレー装置が用いられることが多くなってきた（例えば、特許文献１及び２参照）。この光結合型の半導体リレー装置は、電磁リレー装置と比べて、小型、高感度、高速、高信頼性といった利点を有している。光結合型の半導体リレー装置では、入力（電気）信号を発光素子（例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））で光信号に変換し、この発光素子と光結合された受光素子（例えばフォトダイオードアレイ）で、受光した光信号を電気信号に変換する。そして、光結合型の半導体リレー装置は、上記の受光素子で変換された電気信号によってＭＯＳＦＥＴやバイポーラトランジスタ等の半導体スイッチング素子を駆動することにより、出力端子から信号を出力するようになっている。
【０００３】
次に、図４を参照して、従来の光結合型の半導体リレー装置の一例について、具体的に説明する。この従来例の半導体リレー装置１００は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光する発光素子１０２（例えばＬＥＤ）と、発光素子１０２からの光を受光して、光起電力を発生するフォトダイオードアレイ１０３とを備えている。また、半導体リレー装置１００は、フォトダイオードアレイ１０３と並列に接続された充放電回路１０７と、この充放電回路１０７及びフォトダイオードアレイ１０３に接続された出力用ＭＯＳＦＥＴ１０５、１０６とを備えている。充放電回路１０７は、ｎチャネル型でデプレッション型（ノーマル・オン（ノーマリー・クローズ）型）のＭＯＳＦＥＴ１０８と、抵抗１０９とを有している。
【０００４】
上記の充放電回路１０７は、フォトダイオードアレイ１０３で発生する光起電力の有無に応じて、２つの出力用ＭＯＳＦＥＴ１０５、１０６のゲートの充電と放電とを切り換えることにより、これらの出力用ＭＯＳＦＥＴ１０５、１０６の開閉を行う。これにより、入力端子ＩＴ１、ＩＴ２から入力される入力信号に応答して２つの出力用ＭＯＳＦＥＴ１０５、１０６が同時に開閉されて、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。
【０００５】
上記フォトダイオードアレイ１０３と充放電回路１０７とは、同一の誘電体分離チップ１１０に形成されている。図４中の分離チップ上回路１１１は、誘電体分離チップ１１０上の回路構成を示し、分離チップ内構造１１２は、誘電体分離チップ１１０内の構造を模式的に表したものである。図中の分離チップ内構造１１２におけるＣＰＣは、誘電体分離チップ１１０内の活性領域と支持基板との間に生じる寄生容量を示す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２７０７４５号公報
【特許文献２】特開２００３−４６１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４に示される従来の光結合型の半導体リレー装置１００では、誘電体分離チップ１１０の支持基板が、電気的にどこにも（どの回路素子にも）接続されていないので、支持基板の電位が不定になる。このため、Ｑ＝ＣＶの関係から、活性領域と支持基板との間に生じる寄生容量（以下、活性領域・支持基板間容量という）ＣＰＣに貯めることが可能な電荷の量（Ｑ）が不定になる。また、支持基板の電位が不定であるため、活性領域・支持基板間容量ＣＰＣの電気的な接続先が不定になる。これらの原因から、従来の半導体リレー装置１００には、リレーとしてのオン／オフ動作の時間（スイッチング速度）がばらつくという問題があった。
【０００８】
また、従来の半導体リレー装置１００には、上記の支持基板の電位が不定であることに起因して、リレーのオン／オフ動作が遅くなる場合があるという問題があった。この問題について、図５を参照して説明する。上記のように不安定な（不定の）支持基板（及びリードフレーム）の電位が、仮にフォトダイオードアレイ１０３の出力側（アノード側）の電位になったとすると、誘電体分離チップ１１０は、電気的に、図中の仮想の配線Ｌ１、Ｌ２で示されるように接続される。このため、活性領域・支持基板間容量ＣＰＣは、充放電回路１０７、及び出力用ＭＯＳＦＥＴ１０５、１０６のゲート・ソース間に、並列に配置される。従って、活性領域・支持基板間容量ＣＰＣの全体が、出力用ＭＯＳＦＥＴ１０５、１０６のゲート・ソース間に寄生容量として働くので、活性領域・支持基板間容量ＣＰＣの充電に必要な時間の分だけ、フォトダイオードアレイ３による受光の開始（光起電力の出力の開始）から、出力用ＭＯＳＦＥＴ５、６のゲートの充電完了までに要する時間が長くなる。このため、半導体リレー装置１００のリレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ１０５、１０６のオン／オフ動作）が遅くなる。
【０００９】
本発明は、上記課題を解決するものであり、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴのオン／オフ動作）の時間を安定させることができ、しかも、このオン／オフ動作の速度を、従来よりも速くすることが可能な半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づく光信号を受光して光起電力を発生するフォトダイオードアレイと、前記入力信号に応じて開閉される１つ以上の出力用ＭＯＳＦＥＴと、前記フォトダイオードアレイと接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備え、前記フォトダイオードアレイと前記充放電回路とが、同一の誘電体分離チップに形成された半導体リレー装置において、前記１つ以上の出力用ＭＯＳＦＥＴのソースと前記誘電体分離チップの支持基板とが電気的に接続されていることを特徴とする。
【００１１】
この半導体リレー装置において、前記誘電体分離チップは、該誘電体分離チップのダイシング用の領域であるスクライブ領域を有し、前記スクライブ領域は、一つながりの単結晶シリコン島によって形成されており、前記支持基板と電気的に接続されていることが望ましい。
【発明の効果】
【００１２】
本発明の半導体リレー装置によれば、誘電体分離チップの支持基板の電位を、１つ以上の出力用ＭＯＳＦＥＴのソースの電位に固定することができる。これにより、Ｑ＝ＣＶの関係から、誘電体分離チップの活性領域と支持基板との間に生じる寄生容量に貯めることが可能な電荷の量（Ｑ）の安定化を図れる。また、上記のように支持基板の電位が固定されているため、上記の寄生容量の電気的な接続先が固定される。従って、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴのオン／オフ動作）の時間を安定させることができる。
【００１３】
また、本発明の半導体リレー装置によれば、従来と異なり、活性領域と支持基板との間に生じる全ての寄生容量が、出力用ＭＯＳＦＥＴのゲート・ソース間に並列に配置されて寄生容量として働くことがなくなる。以下にその理由について説明する。一般に、誘電体分離チップの支持基板の各部における電位は同じであるため、支持基板の全体の電位が、フォトダイオードアレイの出力側の電位と同じであることは有り得るけれども、活性領域の各部における電位は異なっているため、活性領域の全体の電位が、フォトダイオードアレイの出力側の電位と同じであることは有り得ない。このため、上記のように、誘電体分離チップの支持基板の電位を出力用ＭＯＳＦＥＴのソースの電位に固定することにより、フォトダイオードアレイの出力側の電位と同じになり得るのは、活性領域の一部のみになる。従って、従来と異なり、活性領域と支持基板との間に生じる全ての寄生容量が、出力用ＭＯＳＦＥＴのゲート・ソース間に並列に配置されて寄生容量として働くことがなくなるのである。これにより、フォトダイオードアレイによる受光の開始（光起電力の出力の開始）から、出力用ＭＯＳＦＥＴのゲートの充電完了までに要する時間を、従来よりも短縮することが可能になるので、本半導体リレー装置のリレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴのオン／オフ動作）の時間を、従来よりも速くすることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る半導体リレー装置の回路構成図。
【図２】（ａ）は、第１の接続方法を採用した場合の上記半導体リレー装置の誘電体分離チップの上面図、（ｂ）は、（ａ）の誘電体分離チップのＡ−Ａ線断面図。
【図３】（ａ）は、第２の接続方法を採用した場合の上記半導体リレー装置の誘電体分離チップの上面図、（ｂ）は、（ａ）の誘電体分離チップのＢ−Ｂ線断面図。
【図４】従来例の半導体リレー装置の回路構成図。
【図５】従来例の半導体リレー装置に生じる問題を説明するための回路構成図。
【発明を実施するための形態】
【００１５】
以下、本発明を具体化した実施形態による半導体リレー装置について、図面を参照して説明する。図１は、本実施形態による半導体リレー装置の回路構成を示す。半導体リレー装置１は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光する発光素子２（例えばＬＥＤ）と、発光素子２からの（入力信号に基づく）光（信号）を受光して、光起電力を発生するフォトダイオードアレイ３とを備えている。このフォトダイオードアレイ３は、複数の直列に接続されたフォトダイオードセル３ａを有している。
【００１６】
また、半導体リレー装置１は、フォトダイオードアレイ３と並列に接続された充放電回路７と、この充放電回路７及びフォトダイオードアレイ３に接続された出力用ＭＯＳＦＥＴ５、６とを備えている。図に示されるように、これらの出力用ＭＯＳＦＥＴ５、６は、お互いのソース（電極）同士が接続されることにより、逆直列に接続されている。本半導体リレー装置１では、出力用ＭＯＳＦＥＴ５、６を上記のように接続したことにより、出力用ＭＯＳＦＥＴ５、６のドレイン（電極）に接続された出力端子ＯＴ１、ＯＴ２から双方向の電流を取り出し得るようにしている。すなわち、出力用ＭＯＳＦＥＴ５、６は、いわゆる双方向スイッチである。なお、図中のＤ１、Ｄ２は、それぞれ出力用ＭＯＳＦＥＴ５、６の寄生ダイオードを示す。
【００１７】
充放電回路７は、ｎチャネル型でデプレッション型（ノーマル・オン（ノーマリー・クローズ）型）のＭＯＳＦＥＴ８（以下、単にＭＯＳＦＥＴ８という）と抵抗９とを備えている。ＭＯＳＦＥＴ８のドレインとゲートとは、それぞれフォトダイオードアレイ３のアノード側とカソード側とに接続されている。詳細は後述するが、ＭＯＳＦＥＴ８は、フォトダイオードアレイ３で発生する光起電力に基づいてオン／オフが切り換えられる。また、抵抗９は、その一端が、ＭＯＳＦＥＴ８のソース、及び出力用ＭＯＳＦＥＴ５、６のソースに接続されており、その他端が、ＭＯＳＦＥＴ８のゲート、及びフォトダイオードアレイ３のカソード側に接続されている。
【００１８】
上記の充放電回路７は、フォトダイオードアレイ３で発生する光起電力の有無に応じて、２つの出力用ＭＯＳＦＥＴ５、６のゲートの充電と放電とを切り換えることにより、これらの出力用ＭＯＳＦＥＴ５、６の開閉を行う。本半導体リレー装置１では、入力端子ＩＴ１、ＩＴ２から入力される入力信号に応答して２つの出力用ＭＯＳＦＥＴ５、６が同時に開閉される。これにより、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。
【００１９】
次に、本半導体リレー装置１において行われる、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断との切り替え処理について詳細に説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、この入力信号に基づいて、発光素子２が発光する。フォトダイオードアレイ３は、発光素子２からの光を受光すると、光起電力を発生する。これにより、電流が図中の矢印Ａの方向に流れる。この時点では、デプレッション型で、ノーマル・オンのタイプのＭＯＳＦＥＴ８が導通状態のままであるので、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れる。これにより、抵抗９の両端に、図に示されるような電位差が生じる。
【００２０】
そして、抵抗９における＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ８のゲートが所定のマイナス電位になり、ＭＯＳＦＥＴ８がオンからオフに切り換わる。このため、フォトダイオードアレイ３から矢印Ａの方向に流れた電流は、矢印Ｂの経路に流れず、矢印Ｃの経路に流れるようになる。この電流により、２つの出力用ＭＯＳＦＥＴ５、６のゲートに電荷が蓄積されるので、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に電位差が発生して、出力用ＭＯＳＦＥＴ５、６は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【００２１】
これに対して、入力端子ＩＴ１、ＩＴ２への入力信号が遮断されて、発光素子２が発光しなくなると、フォトダイオードアレイ３において光起電力が生じなくなる。これにより、抵抗９における＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ８のゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ８がオフからオンに切り換わる。これにより、２つの出力用ＭＯＳＦＥＴ５、６のゲートに蓄積されていた電荷が、矢印Ｂの経路を通って、出力用ＭＯＳＦＥＴ５、６のソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ５、６は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【００２２】
次に、本半導体リレー装置１を構成する誘電体分離チップ１０について、上記図１に加えて、図２（ａ）（ｂ）を参照して説明する。誘電体分離チップ１０は、シリコン酸化膜等の誘電体２１によって単結晶シリコンが島状に分離された構造体である。図１中の点線で囲まれた分離チップ上回路１１は、誘電体分離チップ１０上の回路構成を示し、一点鎖線で囲まれた分離チップ内構造１２は、誘電体分離チップ１０内の構造を模式的に表したものである。分離チップ上回路１１に示されるように、フォトダイオードアレイ３と充放電回路７とは、同一の誘電体分離チップ１０に形成されている。
【００２３】
また、誘電体分離チップ１０内の活性領域１３（図２（ｂ）におけるフォトダイオードセル３ａが設けられた領域に相当）と支持基板１４との間には、図２（ｂ）に示される誘電体２１が配されている。このため、図１中の分離チップ内構造１２に示されるように、誘電体分離チップ１０内の活性領域１３（フォトダイオードセル３ａやＭＯＳＦＥＴ８や抵抗９が形成された領域）と支持基板１４との間には、寄生容量である活性領域・支持基板間容量ＣＰＣが生じる。
【００２４】
また、図１に示されるように、誘電体分離チップ１０内の支持基板１４は、リードフレーム１５を介して、２つの出力用ＭＯＳＦＥＴ５、６のソースと電気的に接続されている。
【００２５】
次に、上記の誘電体分離チップ１０の詳細な構成と、誘電体分離チップ１０内の各部の電気的な接続関係について、主に図２（ａ）（ｂ）を参照して説明する。図２（ａ）は、リードフレーム１５に取り付けられた誘電体分離チップ１０の上面図であり、図２（ｂ）は、図２（ａ）に示される誘電体分離チップ１０のＡ−Ａ線断面図である。図２（ａ）に示されるように、誘電体分離チップ１０上には、フォトダイオードアレイ３を構成する各フォトダイオードセル３ａ、ＭＯＳＦＥＴ８、出力ＭＯＳソース接続用パッド２３、出力ＭＯＳゲート接続用パッド２４が配されており、これらの間は、誘電体２１で仕切られている。また、誘電体分離チップは、その外縁部に形成された、誘電体分離チップ１０のダイシング用の領域であるスクライブ領域２２を有している。このスクライブ領域２２は、一つながりの単結晶シリコン島（例えばｎ型の単結晶シリコン島）によって形成されており、図２（ｂ）に示される支持基板１４と電気的に接続されている。
【００２６】
次に、上記のスクライブ領域２２と支持基板１４との具体的な接続方法の例について説明する。スクライブ領域２２と支持基板１４との第１の接続方法は、図２（ｂ）に示されるように、スクライブ領域２２と支持基板１４とを、導電性ダイボンディング材２５により電気的に接続する方法である。より詳細に説明すると、導電性ダイボンディング材２５を、スクライブ領域２２が存在する高さまで積層することにより、導電性を有する支持基板１４を、導電性ダイボンディング材２５を介して、導電性を有するスクライブ領域２２に電気的に接続する方法である。
【００２７】
次に、図３（ａ）（ｂ）を参照して、スクライブ領域２２と支持基板１４との第２の接続方法について説明する。図３（ａ）は、第２の接続方法を採用した場合における（リードフレーム１５に取り付けられた）誘電体分離チップ１０の上面図であり、図３（ｂ）は、図３（ａ）に示される誘電体分離チップ１０のＢ−Ｂ線断面図である。第２の接続方法は、出力ＭＯＳソース接続用パッド３３と導電性を有するスクライブ領域２２とをコンタクトさせることにより、スクライブ領域２２と支持基板１４とを電気的に接続する方法である。具体的には、図３（ｂ）に示されるように、導電性ダイボンディング材２５とリードフレーム１５とボンディングワイヤ２６を介して、支持基板１４を出力ＭＯＳソース接続用パッド３３に接続すると共に、出力ＭＯＳソース接続用パッド３３に形成された凸形状のコンタクト部３３ａを、スクライブ領域２２に形成された凹形状のコンタクト部２２ａに接続する。これにより、出力ＭＯＳソース接続用パッド３３と、ボンディングワイヤ２６と、リードフレーム１５と、導電性ダイボンディング材２５とを介して、導電性を有する支持基板１４を、導電性を有するスクライブ領域２２に電気的に接続することができる。
【００２８】
ここで、上記のように、導電性ダイボンディング材２５とリードフレーム１５とボンディングワイヤ２６を介して、支持基板１４が出力ＭＯＳソース接続用パッド３３に接続されるので、出力用ＭＯＳＦＥＴ５、６のソースと支持基板１４とが電気的に接続される。この点については、図３（ａ）（ｂ）に示される、スクライブ領域２２と支持基板１４との第２の接続方法を採用した場合だけではなく、上記のスクライブ領域２２と支持基板１４との第１の接続方法を採用した場合も同じである。なお、図３（ｂ）における３４、３５は、それぞれＭＯＳＦＥＴ８のゲート電極と酸化膜を示し、８ａは、ＭＯＳＦＥＴ８の活性領域（ソース領域、ドレイン領域、及びゲート領域）を示す。
【００２９】
上記のように、本半導体リレー装置１では、（１）出力用ＭＯＳＦＥＴ５、６のソースと誘電体分離チップの１０の支持基板１４とが電気的に接続されており、また、（２）スクライブ領域２２と支持基板１４とが電気的に接続されている。
【００３０】
上記のように、本実施形態の半導体リレー装置１によれば、上記（１）のように、出力用ＭＯＳＦＥＴ５、６のソースと誘電体分離チップの１０の支持基板１４とが電気的に接続されるようにした。これにより、誘電体分離チップ１０の支持基板１４の電位を、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定できるので、Ｑ＝ＣＶの関係から、誘電体分離チップ１０の活性領域・支持基板間容量ＣＰＣに貯めることが可能な電荷の量（Ｑ）の安定化を図れる。また、上記のように支持基板１４の電位が固定されているため、上記の活性領域・支持基板間容量ＣＰＣの電気的な接続先が固定される。従って、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ５、６のオン／オフ動作）の時間を安定させることができる。
【００３１】
また、本半導体リレー装置１によれば、従来と異なり、活性領域１３と支持基板１４との間に生じる全ての寄生容量（活性領域・支持基板間容量ＣＰＣ）が、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に並列に配置されて寄生容量として働くことがなくなる。以下にその理由について説明する。一般に、誘電体分離チップ１０の支持基板１４の各部における電位は同じであるため、支持基板１４の全体の電位が、フォトダイオードアレイ３の出力側の電位と同じであることは有り得るけれども、活性領域１３の各部における電位は異なっているため、活性領域１３の全体の電位が、フォトダイオードアレイ３の出力側の電位と同じであることは有り得ない。このため、上記のように、誘電体分離チップ１０の支持基板１４の電位を出力用ＭＯＳＦＥＴ５、６のソースの電位に固定することにより、フォトダイオードアレイ３の出力側の電位と同じになり得るのは、活性領域１３の一部のみになる。従って、従来と異なり、活性領域・支持基板間容量ＣＰＣの全てが、出力用ＭＯＳＦＥＴ５、６のゲート・ソース間に並列に配置されて寄生容量として働くことがなくなるのである。これにより、フォトダイオードアレイ３による受光の開始（光起電力の出力の開始）から、出力用ＭＯＳＦＥＴ５、６のゲートの充電完了までに要する時間を、従来よりも短縮することが可能になるので、本半導体リレー装置１のリレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ５、６のオン／オフ動作）の時間を、従来よりも速くすることが可能になる。
【００３２】
また、本半導体リレー装置１によれば、上記のように、誘電体分離チップ１０の支持基板１４の電位を、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定した上で、上記（２）のように、スクライブ領域２２と支持基板１４とが電気的に接続されるようにした。これにより、スクライブ領域２２の電位も、出力用ＭＯＳＦＥＴ５、６のソースの電位に固定することができる。従って、誘電体分離チップ１０における、スクライブ領域２２に隣接する各回路素子（フォトダイオードセル３ａ、ＭＯＳＦＥＴ８等）の電位を安定化させて、活性領域・支持基板間容量ＣＰＣに貯めることが可能な電荷の量のより一層の安定化を図ることができる。これにより、リレーとしてのオン／オフ動作（出力用ＭＯＳＦＥＴ５、６のオン／オフ動作）の時間をより一層安定させる（オン／オフ動作の時間のばらつきをなくす）ことができる。
【００３３】
また、本半導体リレー装置１によれば、上記（２）のように、スクライブ領域２２と支持基板１４とが電気的に接続されるようにしたことにより、スクライブ領域２２と支持基板１４とを同電位にすることができる。従って、スクライブ領域２２と支持基板１４とを電気的に接続しなかった場合と比べて、（誘電体２１を介して）スクライブ領域２２と支持基板１４とが接している面積の分だけ、活性領域・支持基板間容量ＣＰＣを減らすことができる。従って、フォトダイオードアレイ３による受光の開始から、出力用ＭＯＳＦＥＴ５、６のゲートの充電完了までの時間を、より一層短縮することが可能になるので、本半導体リレー装置１のリレーとしてのオン／オフ動作の時間を、より一層速くすることができる。
【００３４】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、２つの出力用の出力用ＭＯＳＦＥＴ５、６が、（フォトダイオードアレイ３と充放電回路７とが形成された）誘電体分離チップ１０とは別のチップに形成された場合の例を示したが、出力用のＭＯＳＦＥＴが、フォトダイオードアレイや充放電回路が形成された誘電体分離チップに形成されていてもよい。また、上記実施形態では、スクライブ領域２２を形成する単結晶シリコン島が、ｎ型の単結晶シリコン島である場合の例について示したが、ｐ型の単結晶シリコン島であってもよい。さらにまた、上記実施形態では、導電性ダイボンディング材２５とリードフレーム１５とボンディングワイヤ２６を介して、支持基板１４が出力ＭＯＳソース接続用パッド３３に接続されるようにしたが、導電性ダイボンディング材のみを用いて、支持基板を出力ＭＯＳソース接続用パッドに接続してもよい。また、上記実施形態では、出力ＭＯＳソース接続用パッド３３におけるコンタクト部３３ａを凸形状にすると共に、スクライブ領域２２におけるコンタクト部２２ａを凹形状にしたが、これらのコンタクト部を平面形状にしてもよい。
【符号の説明】
【００３５】
１ 半導体リレー装置
３ フォトダイオードアレイ
５、６ 出力用ＭＯＳＦＥＴ
７ 充放電回路
１０ 誘電体分離チップ
１４ 支持基板
２２ スクライブ領域
【特許請求の範囲】
【請求項１】
入力信号に基づく光信号を受光して光起電力を発生するフォトダイオードアレイと、
前記入力信号に応じて開閉される１つ以上の出力用ＭＯＳＦＥＴと、
前記フォトダイオードアレイと接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備え、
前記フォトダイオードアレイと前記充放電回路とが、同一の誘電体分離チップに形成された半導体リレー装置において、
前記１つ以上の出力用ＭＯＳＦＥＴのソースと前記誘電体分離チップの支持基板とが電気的に接続されていることを特徴とする半導体リレー装置。
【請求項２】
前記誘電体分離チップは、該誘電体分離チップのダイシング用の領域であるスクライブ領域を有し、
前記スクライブ領域は、一つながりの単結晶シリコン島によって形成されており、前記支持基板と電気的に接続されていることを特徴とする請求項１に記載の半導体リレー装置。
【請求項１】
入力信号に基づく光信号を受光して光起電力を発生するフォトダイオードアレイと、
前記入力信号に応じて開閉される１つ以上の出力用ＭＯＳＦＥＴと、
前記フォトダイオードアレイと接続され、前記フォトダイオードアレイで発生する光起電力に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備え、
前記フォトダイオードアレイと前記充放電回路とが、同一の誘電体分離チップに形成された半導体リレー装置において、
前記１つ以上の出力用ＭＯＳＦＥＴのソースと前記誘電体分離チップの支持基板とが電気的に接続されていることを特徴とする半導体リレー装置。
【請求項２】
前記誘電体分離チップは、該誘電体分離チップのダイシング用の領域であるスクライブ領域を有し、
前記スクライブ領域は、一つながりの単結晶シリコン島によって形成されており、前記支持基板と電気的に接続されていることを特徴とする請求項１に記載の半導体リレー装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−９３６４８（Ｐ２０１３−９３６４８Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３２７２６（Ｐ２０１１−２３２７２６）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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