半導体レーザ素子の製造方法
【課題】 ドライエッチングとウェットエッチングとを併用してリッジを形成しても、リッジ側面の垂直性を維持し、これによって素子特性を向上させる。
【解決手段】 エッチングストッパ層６上に、ｐ型クラッド層１３、コンタクト層１４・１５、ＳｉＯ２層１６を形成し、ドライエッチングにより、ＳｉＯ２層１６をマスクとして、ｐ型クラッド層１３およびコンタクト層１４・１５をエッチングし、側面が垂直または略垂直形状のリッジ７を形成する。次に、リッジ７を覆うようにレジスト１８を塗布し、下向きの凹部状のレジスト１８の両側下部を若干エッジングする。そしてレジスト１８をエッチングバリアとして、ウェットエッチングにより、素子表面のＳｉ系化合物１７のうちでリッジ７以外の部分を除去する。続いて、ウェットエッチングにより、リッジ７以外のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去する。その後、レジスト１８を剥離し、リッジ７表面のＳｉ系化合物１７を除去する。
【解決手段】 エッチングストッパ層６上に、ｐ型クラッド層１３、コンタクト層１４・１５、ＳｉＯ２層１６を形成し、ドライエッチングにより、ＳｉＯ２層１６をマスクとして、ｐ型クラッド層１３およびコンタクト層１４・１５をエッチングし、側面が垂直または略垂直形状のリッジ７を形成する。次に、リッジ７を覆うようにレジスト１８を塗布し、下向きの凹部状のレジスト１８の両側下部を若干エッジングする。そしてレジスト１８をエッチングバリアとして、ウェットエッチングにより、素子表面のＳｉ系化合物１７のうちでリッジ７以外の部分を除去する。続いて、ウェットエッチングにより、リッジ７以外のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去する。その後、レジスト１８を剥離し、リッジ７表面のＳｉ系化合物１７を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストライプ状のリッジを有する、いわゆるリッジストライプ型の半導体レーザ素子の製造方法に関するものである。
【背景技術】
【０００２】
従来から、リッジストライプ型の半導体レーザ素子が種々提案されている。このような半導体レーザ素子において、ストライプ状のリッジの形成は、従来、ウェットエッチングのみで行われていたが、近年では、ドライエッチングとウェットエッチングとを併用して行う手法も提案されている（例えば特許文献１参照）。この手法によれば、ウェットエッチングのみで作成する場合に比較して、リッジの上部と下部の差を低減させることができるので、このリッジ形状を制御することで、素子特性を改善することができる。以下、ドライエッチングとウェットエッチングとを併用する従来の半導体レーザ素子の製造方法について、図３（ａ）ないし図３（ｅ）に基づいて説明する。
【０００３】
まず、基板上に、ｎ型バッファ層、ｎ型クラッド層、活性層、ｐ型クラッド層を形成する。そして、このｐ型クラッド層上に、エッチングストッパ層１０１、ｐ型クラッド層１０２、ｐ型コンタクト層１０３、ＳｉＯ２層１０４を形成し、ＩＣＰ（Inductively Coupled Plasma）装置によるドライエッチングにより、ＳｉＯ２層１０４をマスクとして、ｐ型クラッド層１０２およびｐ型コンタクト層１０３をエッチングし、側面が垂直に近いリッジを形成する（図３（ａ）参照）。
【０００４】
次に、上記のドライエッチングによって素子表面にコーティングされたＳｉ系化合物１０５を、フッ酸系処理により除去する（図３（ｂ）参照）。
【０００５】
続いて、酒石酸系処理を行い、ｐ型コンタクト層１０３をサイドエッチングする（図３（ｃ）参照）。
【０００６】
次に、第１の塩酸系処理を行い、ｐ型クラッド層１０２におけるリッジ以外の部分を、エッチングストッパ層１０１までエッチングする（図３（ｄ）参照）。
【０００７】
続いて、第２の塩酸系処理を行い、リッジ形状を微調整する（図３（ｅ）参照）。
【０００８】
そして、素子表面にｎ型ブロック層を積層した後、ＳｉＯ２層１０４上にはｎ型ブロック層が成長しないので、このＳｉＯ２層１０４を除去し、素子表面側にｐ型電極を、基板側にｎ型電極を形成する。
【特許文献１】特開２００３−６９１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、半導体レーザ素子におけるリッジの幅は、キンクレベルの低下を抑制すべく、極力狭く設定されている。なお、キンクレベルとは、動作電流に対する光出力の微分効率が大きく減少する直前の光出力を指しており、半導体レーザ素子の利用可能な最大光出力を実質的に指している。しかし、リッジ形状が例えば台形の場合、リッジ下部の幅を狭くするとリッジ上部の幅が狭くなりすぎ、ｐ型電極とのコンタクトが取れなくなるおそれがある。そこで、リッジは、側面が垂直に近い形状をなしていることが望ましいと言える。
【００１０】
ところが、上述した従来の半導体レーザ素子の製造方法では、図３（ｄ）で示した第１の塩酸処理にて、リッジを構成する半導体層（ｐ型クラッド層１０２）がサイドエッチングされるため、リッジ上部の幅が狭くなり、リッジの垂直形状が損なわれる。その結果、キンクレベルが低下し、素子特性が劣化するという問題などが生ずる。
【００１１】
そこで本発明者は、本出願の以前に特願２００４−２６６４４９に記載する発明により、このような問題点の解決を図っている。
【００１２】
ここで特願２００４−２６６４４９に記載する発明について、図４（ａ）ないし（ｇ）に基づいて簡単に説明する。
【００１３】
まず、基板１上に、バッファ層２、ｎ型クラッド層３、活性層４、ｐ型クラッド層５を形成する。そして、このｐ型クラッド層５上に、図４（ａ）に示すように、エッチングストッパ層６、ｐ型クラッド層１３、コンタクト層１４・１５、ＳｉＯ２層１６を形成する。そして、ＩＣＰ装置によるドライエッチングにより、ＳｉＯ２層１６をマスクとして、ｐ型クラッド層１３およびコンタクト層１４・１５をエッチングし、側面が垂直または略垂直形状のリッジ７を形成する。
【００１４】
次に、図４（ｂ）に示すように、リッジ７を覆うようにレジスト１８（保護膜）を塗布する。より詳しくは、まずリッジ７を含めた基板１全体を覆うようにレジスト材を塗布し、次にリッジ７の幅に合わせたマスクを用いレジスト材を露光し、余計なレジスト取り除くことで、（ｂ）に示すようなリッジ７を覆うレジスト１８を形成する。 そして、図４（ｃ）に示すように、レジスト１８をエッチングバリアとして、ウェットエッチング（例えばフッ酸系処理）により、素子表面のＳｉ系化合物１７のうちでリッジ７以外の部分を除去する。
【００１５】
続いて、図４（ｄ）に示すように、ウェットエッチング（例えば塩酸系処理）により、リッジ７以外のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去するとともに、リッジ７の側面に塗布されたレジスト１８の下部のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで意図的に除去（サイドエッチング）する。
【００１６】
次に、図４（ｅ）に示すように、リッジ７を覆うレジスト１８全体を剥離し、図４（ｆ）に示すように、リッジ７表面のＳｉ系化合物１７をフッ酸系処理により除去する。
【００１７】
続いて、図４（ｇ）に示すように、酒石酸系処理によってコンタクト層１４・１５をサイドエッチングする。そして、素子表面にブロック層９を選択成長させることで積層し、次にＳｉＯ２層１６を除去し、リッジトップのブロック層９を除去した後、素子表面側にｐ型電極１０を形成し、基板１側にｎ型電極１１を形成し、素子が完成する。
【００１８】
このように、半導体層（ｐ型クラッド層１３、コンタクト層１４・１５）のドライエッチングによって側面の垂直性が維持されたリッジ７を形成した後、ウェットエッチングによって上記半導体層におけるリッジ７以外の部分を除去する際に、リッジ７をレジスト１８で覆う図４（ｂ）の工程を付加している。これにより、リッジ７を覆うレジスト１８がエッチングバリアとして働くので、ウェットエッチング時にリッジ７側面に対してサイドエッチングが進行するのを抑制することができる。これにより、レジスト１８を除去した後は、側面の垂直性が維持されたリッジ７がそのまま現れる。したがって、このようなリッジ７を有する素子を構成することにより、素子のキンクレベルが低下するのを回避すること等ができる。
【００１９】
しかしながら本発明者のその後の検証等によると、特願２００４−２６６４４９に記載された発明は、特許文献１に記載された従来技術に比べ非常に優れた効果を有しているとはいえ、まだキンクレベルが低下し、素子特性の劣化が見られた。この理由について検討した結果、図４に示すように、リッジ７を覆うレジスト１８によりリッジ７の下部が、理想とするリッジ７の幅に比べ広がりをもってしまい、このリッジ７の下部の広がりが、キンクレベルの低下に影響を与えてしまうという点を見出した。つまりリッジ７の垂直側面部分の影響より、理想とするリッジ７の幅に対して広がっているリッジ７の下部の影響がキンクレベルの低下により強く影響するということである。
【００２０】
そこで、本発明は、上記の問題点を解決するためになされたものであって、その目的は、ドライエッチングとウェットエッチングとを併用してリッジを形成しても、リッジ下部の広がりを抑え、リッジ側面の垂直性を維持することができ、より一層素子特性を向上させることができる半導体レーザ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の半導体レーザ素子の製造方法は、半導体層をドライエッチングすることにより、側面が垂直または略垂直形状のリッジを形成する工程を有する半導体レーザ素子の製造方法であって、前記リッジを覆うように保護膜を塗布する工程と、前記保護膜の下部を除去する工程と、前記保護膜をエッチングバリアとして、ウェットエッチングにより、前記半導体層における前記リッジ以外の部分を除去する工程と、前記保護膜を除去する工程とを有していることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ドライエッチングにより側面の垂直性の維持されたリッジを保護膜が覆った状態でウェットエッチングが行えるため、この保護膜の存在により、ウェットエッチング時にリッジ側面に対してサイドエッチングが進行するのを抑制することができる。したがって、ドライエッチングとウェットエッチングとを併用しても、リッジ側面の垂直性をそのまま維持することができ、キンクレベルの低下を回避して、素子特性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の一形態について、図面に基づいて説明すれば、以下の通りである。
【００２４】
なお、先に示した特願２００４−２６６４４９に記載する発明で示したものと同様のものについては同様の符号を付して説明する。
【００２５】
図１は、本発明に係る基板上に形成された複数の半導体レーザ素子（以下、単に素子と称する）を素子ごとに分断し、その一つについて概略の構成を示す断面図である。この素子において、ｎ型（第１導電型）ＧａＡｓからなる基板１上には、ｎ型ＧａＩｎＰからなるバッファ層２、ｎ型ＡｌＧａＩｎＰからなるｎ型クラッド層３、ＧａＩｎＰ／ＡｌＧａＩｎＰからなり、レーザ光（例えば赤色）を出射する活性層４、ｐ型（第２導電型）ＡｌＧａＩｎＰからなるｐ型クラッド層５およびｐ型ＧａＩｎＰからなるエッチングストッパ層６がこの順で積層されている。
【００２６】
エッチングストッパ層６上には、ストライプ状のリッジ７が形成されているとともに、そのリッジ７の両側に所定間隔をおいてサポート８が形成されている。このリッジ７は２．０〜２．５μｍの幅を有している。またサポート８は、後述するサブマウント１２に素子を安定して取り付けるための支持部であり、このサポート８の存在によりリッジ７が保護される。すなわち、サポート８は、素子加工工程において加わる応力によってリッジ７が折れてしまうことを阻止するように機能する。また、サポート８は、放熱部材としても有効に機能する。
【００２７】
リッジ７のトップを除く表面には、ｎ型ＡｌＩｎＰからなるブロック層９が積層されており、リッジ７のトップおよびブロック層９上には、ｐ型電極１０が積層されている。一方、基板１の裏面側には、ｎ型電極１１が形成されている。
【００２８】
上記構成の素子は、ｐ型電極１０側をサブマウント１２に取り付け、このサブマウント１２を介して保持体（図示せず）に保持される（ジャンクションダウン方式）。
【００２９】
上記のリッジ７およびサポート８は、ｐ型ＡｌＧａＩｎＰからなるｐ型クラッド層１３、ｐ型ＧａＩｎＰからなるコンタクト層１４およびｐ型ＧａＡｓからなるコンタクト層１５がこの順で積層されて構成されている。
【００３０】
以下、上記構成の素子の製造方法について、図１、および図２（ａ）ないし図２（ｈ）に基づいて説明する。
【００３１】
まず、基板１上に、バッファ層２、ｎ型クラッド層３、活性層４、ｐ型クラッド層５を形成する。そして、このｐ型クラッド層５上に、エッチングストッパ層６、ｐ型クラッド層１３、コンタクト層１４・１５、ＳｉＯ２層１６の各々を基板１上全体に形成する。そして、ＩＣＰ装置によるドライエッチングにより、ＳｉＯ２層１６をマスクとして、ｐ型クラッド層１３およびコンタクト層１４・１５の不要な部分をエッチングし、図２（ａ）に示すように側面が垂直または略垂直形状のリッジ７を形成する。なおこのときのリッジ７はまだ仮のリッジであり、後述する工程を経ることにより最終的なリッジ７が製造される。
【００３２】
なお、上記のドライエッチングでは、エッチングガスとして、例えば四塩化ケイ素（ＳｉＣｌ４）単独からなるガス、または、ＳｉＣｌ４とヘリウムやアルゴンとの混合ガスを用いるため、このドライエッチングによって、素子表面にはＳｉ系化合物１７がコーティングされる。
【００３３】
次に、図２（ｂ）に示すように、リッジ７の上面と両側面を覆うようにレジスト１８（保護膜）を塗布する。より詳しくは、まずリッジ７を含めた基板１全体を覆うようにレジスト材を塗布し、次にリッジ７の幅に合わせたマスクを用いレジスト材を露光し、余計なレジスト取り除くことで、（ｂ）に示すようなリッジ７を覆うレジスト１８を形成する。このとき、後述する図２（ｅ）でのｐ型クラッド層１３のサイドエッチングのしやすさを考慮すると、リッジ７側面のレジスト１８の厚さ（レジスト１８の片側の幅）は、リッジ７の全体幅よりも狭く、０．１〜０．５μmの範囲であることが好ましく、特に約０．３μｍ程度が望ましい。これはつまり基板１の面上において各々の素子のリッジ７を覆うレジスト１８を形成する際に、基板の膨張やマスク合せのズレ等により露光ズレが生じ、リッジ７の両側面においてレジスト１８の幅に広狭が生じる。したがって、基板１の面上において、レジスト１８の幅に素子ごとによるムラだけでなく、ズレによりレジスト１８の形成されない素子も形成される恐れがある。このときレジスト１８の幅を約０．３μｍ程度確保できるようにレジスト材の露光用マスクを調整しておけば、大体基板１の面上に形成される複数の素子にレジスト１８を均等に形成することができ、総ての素子に対してサイドエッチングを施すことができる。また特にレジスト１８の幅が広くなりすぎると、リッジ７下部の幅が非常に広くなってしまうので好ましくない。
【００３４】
そして、図２（ｃ）においてＡおよびＡ´で示しているように、リッジ７を下向きの凹部状に覆っているレジスト１８の両側の下部と、リッジ７表面のＳｉ系化合物１７との間に若干の間隔を形成する。この若干の間隔は、下向き凹部状のレジスト１８の両側下部を微少量エッチングすることで形成したものである。具体的にはアセトンの希釈液やＩＰＡ（イソプロピルアルコール）等のレジスト１８を溶解できる液に浸すことによりエッチングを行っている。この時、レジスト１８の下部とＳｉ系化合物１７との間にはエッチング液が浸透し易く、この部分からエッチングされていく。従ってレジスト１８の両側の下部と、Ｓｉ系化合物１７との間に若干の間隔を形成することが可能となる。つまり通常レジスト１８とＳｉ系化合物１７との界面部分からの溶解は、レジスト１８のリッジ７の表面全体を覆う部分からの溶解よりも早く行われるということを利用することで、レジスト１８の両側の下部と、Ｓｉ系化合物１７との間に若干の間隔を形成している。
【００３５】
なお、エッチング液として具体的にアセトンの希釈液やＩＰＡを挙げているが、これらはレジスト１８を十分な時間をかけて溶解できるため特に好ましい。つまりレジスト１８をあまりに急激に溶解できるエッチング液であれば、レジスト１８全体が急激にエッチングされてしまい、レジスト１８とＳｉ系化合物１７との間に間隔を形成するのが難しくなるからである。
【００３６】
そして、図２（ｄ）に示すように、レジスト１８をエッチングバリアとして、ウェットエッチング（例えばフッ酸系処理）により、素子表面のＳｉ系化合物１７のうちでリッジ７以外の部分を除去する。
【００３７】
続いて、図２（ｅ）に示すように、ウェットエッチング（例えば塩酸系処理）により、リッジ７以外のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去するとともに、リッジ７の側面に塗布されたレジスト１８の下部のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで意図的に除去（サイドエッチング）する。
【００３８】
この時、図２（ｃ）においてＡ、Ａ´で示すように、レジスト１８の下部を若干エッチングしているため、リッジ７を構成するｐ型クラッド層１３の下部も、図２（ｄ）に示すように、両側面が露出している。したがって図２（ｅ）においてＢ、Ｂ´で示すように、露出するｐ型クラッド層１３においても、内側に向かってサイドエッチングが行われる。
【００３９】
次に、図２（ｆ）に示すように、リッジ７を覆うレジスト１８全体を剥離し、図２（ｇ）に示すように、リッジ７表面のＳｉ系化合物１７をフッ酸系処理により除去する。
【００４０】
続いて、図２（ｈ）に示すように、酒石酸系処理によってコンタクト層１４・１５をサイドエッチングする。そして、素子表面にブロック層９を選択成長させることで積層し、次にＳｉＯ２層１６を除去し、素子表面側にｐ型電極１０を形成し、基板１側にｎ型電極１１を形成し、素子が完成する（図１参照）
このように、本実施形態では、半導体層（ｐ型クラッド層１３、コンタクト層１４・１５）のドライエッチングによって側面の垂直性が維持されたリッジ７を形成した後、ウェットエッチングによってリッジ７以外のｐ型クラッド層１３を除去する際に、リッジ７をレジスト１８で覆う図２（ｂ）の工程を付加している。これにより、リッジ７を覆うレジスト１８がエッチングバリアとして働くので、ウェットエッチング時にリッジ７側面に対してサイドエッチングが進行するのを抑制することができる。これにより、レジスト１８を除去した後は、側面の垂直性が維持されたリッジ７がそのまま現れる。したがって、このようなリッジ７を有する素子を構成することにより、素子のキンクレベルが低下するのを回避することができる。また、これによって、一定の光出力を得るための素子の動作電圧（電極間の電圧）Ｖｏｐや、素子を動作させたときの電極間の直列抵抗値Ｒｄも低減させることができる。したがって、本実施形態の製造方法によれば、素子特性を向上させることができる。さらには基板全体において各素子のリッジ幅を均一化することができるので、各素子の特性をより均一化することができる。
【００４１】
また、図２（ｄ）に示したように、リッジ７を覆う保護膜となるレジスト１８の下部を除去する。これによりリッジ７を構成するｐ型クラッド層１３の下部において、内側に向かってサイドエッチングが行われる。したがって、リッジ７下部の広がりを抑え、リッジ側面の垂直性を大幅に維持することができ、より一層素子特性を向上させることができる。
【００４２】
また、図２（ｅ）に示したように、ウェットエッチングによってｐ型クラッド層１３におけるリッジ７以外の部分を除去する際に、併せて、リッジ７側面に塗布されたレジスト１８の下部のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去している。これにより、レジスト１８の除去後は、リッジ７下部が幅広となるのを極力抑えることができる。したがって、リッジ７の側面がより垂直に近づくので、キンクレベルの低下、Ｖｏｐの低減、Ｒｄの低減という効果を確実に得ることができ、素子特性を確実に向上させることができる。
【００４３】
なお、本実施形態では、１つの素子につきリッジ７を１本有し、１波長のレーザ光を出力する素子の製造方法について説明したが、１つの素子につきリッジ７を複数有し、複数波長のレーザ光または同一波長のレーザ光を複数出力する素子についても、本発明を適用することは可能である。
【００４４】
なお、本実施形態では、ドライエッチングの手法としてＩＣＰを用いた場合について説明したが、これ以外のドライエッチング方法を用いることも勿論可能である。
【００４５】
なお、本実施形態では、ジャンクションダウン方式を採用し得る素子について説明したが、本発明は、ジャンクションアップ方式を採用する素子の製造方法にも勿論適用することが可能である。
【産業上の利用可能性】
【００４６】
本発明は、例えばＣＤ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／±ＲＷなどの記録媒体に対して情報の記録、再生を行う情報記録再生装置の光源として使用される半導体レーザ素子の製造に利用可能である。
【図面の簡単な説明】
【００４７】
【図１】半導体レーザ素子の概略の構成を示す断面図である。
【図２】（ａ）ないし（ｈ）は、本発明の実施の一形態に係る半導体レーザ素子の製造方法による製造工程を示す断面図である。
【図３】（ａ）ないし（ｅ）は、従来の半導体レーザ素子の製造方法による製造工程を示す断面図である。
【図４】本出願人の先願に示す半導体レーザ素子の製造方法による製造工程を示す断面図である。
【符号の説明】
【００４８】
６ エッチングストッパ層
７ リッジ
１３ ｐ型クラッド層（半導体層）
１８ レジスト（保護膜）
【技術分野】
【０００１】
本発明は、ストライプ状のリッジを有する、いわゆるリッジストライプ型の半導体レーザ素子の製造方法に関するものである。
【背景技術】
【０００２】
従来から、リッジストライプ型の半導体レーザ素子が種々提案されている。このような半導体レーザ素子において、ストライプ状のリッジの形成は、従来、ウェットエッチングのみで行われていたが、近年では、ドライエッチングとウェットエッチングとを併用して行う手法も提案されている（例えば特許文献１参照）。この手法によれば、ウェットエッチングのみで作成する場合に比較して、リッジの上部と下部の差を低減させることができるので、このリッジ形状を制御することで、素子特性を改善することができる。以下、ドライエッチングとウェットエッチングとを併用する従来の半導体レーザ素子の製造方法について、図３（ａ）ないし図３（ｅ）に基づいて説明する。
【０００３】
まず、基板上に、ｎ型バッファ層、ｎ型クラッド層、活性層、ｐ型クラッド層を形成する。そして、このｐ型クラッド層上に、エッチングストッパ層１０１、ｐ型クラッド層１０２、ｐ型コンタクト層１０３、ＳｉＯ２層１０４を形成し、ＩＣＰ（Inductively Coupled Plasma）装置によるドライエッチングにより、ＳｉＯ２層１０４をマスクとして、ｐ型クラッド層１０２およびｐ型コンタクト層１０３をエッチングし、側面が垂直に近いリッジを形成する（図３（ａ）参照）。
【０００４】
次に、上記のドライエッチングによって素子表面にコーティングされたＳｉ系化合物１０５を、フッ酸系処理により除去する（図３（ｂ）参照）。
【０００５】
続いて、酒石酸系処理を行い、ｐ型コンタクト層１０３をサイドエッチングする（図３（ｃ）参照）。
【０００６】
次に、第１の塩酸系処理を行い、ｐ型クラッド層１０２におけるリッジ以外の部分を、エッチングストッパ層１０１までエッチングする（図３（ｄ）参照）。
【０００７】
続いて、第２の塩酸系処理を行い、リッジ形状を微調整する（図３（ｅ）参照）。
【０００８】
そして、素子表面にｎ型ブロック層を積層した後、ＳｉＯ２層１０４上にはｎ型ブロック層が成長しないので、このＳｉＯ２層１０４を除去し、素子表面側にｐ型電極を、基板側にｎ型電極を形成する。
【特許文献１】特開２００３−６９１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、半導体レーザ素子におけるリッジの幅は、キンクレベルの低下を抑制すべく、極力狭く設定されている。なお、キンクレベルとは、動作電流に対する光出力の微分効率が大きく減少する直前の光出力を指しており、半導体レーザ素子の利用可能な最大光出力を実質的に指している。しかし、リッジ形状が例えば台形の場合、リッジ下部の幅を狭くするとリッジ上部の幅が狭くなりすぎ、ｐ型電極とのコンタクトが取れなくなるおそれがある。そこで、リッジは、側面が垂直に近い形状をなしていることが望ましいと言える。
【００１０】
ところが、上述した従来の半導体レーザ素子の製造方法では、図３（ｄ）で示した第１の塩酸処理にて、リッジを構成する半導体層（ｐ型クラッド層１０２）がサイドエッチングされるため、リッジ上部の幅が狭くなり、リッジの垂直形状が損なわれる。その結果、キンクレベルが低下し、素子特性が劣化するという問題などが生ずる。
【００１１】
そこで本発明者は、本出願の以前に特願２００４−２６６４４９に記載する発明により、このような問題点の解決を図っている。
【００１２】
ここで特願２００４−２６６４４９に記載する発明について、図４（ａ）ないし（ｇ）に基づいて簡単に説明する。
【００１３】
まず、基板１上に、バッファ層２、ｎ型クラッド層３、活性層４、ｐ型クラッド層５を形成する。そして、このｐ型クラッド層５上に、図４（ａ）に示すように、エッチングストッパ層６、ｐ型クラッド層１３、コンタクト層１４・１５、ＳｉＯ２層１６を形成する。そして、ＩＣＰ装置によるドライエッチングにより、ＳｉＯ２層１６をマスクとして、ｐ型クラッド層１３およびコンタクト層１４・１５をエッチングし、側面が垂直または略垂直形状のリッジ７を形成する。
【００１４】
次に、図４（ｂ）に示すように、リッジ７を覆うようにレジスト１８（保護膜）を塗布する。より詳しくは、まずリッジ７を含めた基板１全体を覆うようにレジスト材を塗布し、次にリッジ７の幅に合わせたマスクを用いレジスト材を露光し、余計なレジスト取り除くことで、（ｂ）に示すようなリッジ７を覆うレジスト１８を形成する。 そして、図４（ｃ）に示すように、レジスト１８をエッチングバリアとして、ウェットエッチング（例えばフッ酸系処理）により、素子表面のＳｉ系化合物１７のうちでリッジ７以外の部分を除去する。
【００１５】
続いて、図４（ｄ）に示すように、ウェットエッチング（例えば塩酸系処理）により、リッジ７以外のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去するとともに、リッジ７の側面に塗布されたレジスト１８の下部のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで意図的に除去（サイドエッチング）する。
【００１６】
次に、図４（ｅ）に示すように、リッジ７を覆うレジスト１８全体を剥離し、図４（ｆ）に示すように、リッジ７表面のＳｉ系化合物１７をフッ酸系処理により除去する。
【００１７】
続いて、図４（ｇ）に示すように、酒石酸系処理によってコンタクト層１４・１５をサイドエッチングする。そして、素子表面にブロック層９を選択成長させることで積層し、次にＳｉＯ２層１６を除去し、リッジトップのブロック層９を除去した後、素子表面側にｐ型電極１０を形成し、基板１側にｎ型電極１１を形成し、素子が完成する。
【００１８】
このように、半導体層（ｐ型クラッド層１３、コンタクト層１４・１５）のドライエッチングによって側面の垂直性が維持されたリッジ７を形成した後、ウェットエッチングによって上記半導体層におけるリッジ７以外の部分を除去する際に、リッジ７をレジスト１８で覆う図４（ｂ）の工程を付加している。これにより、リッジ７を覆うレジスト１８がエッチングバリアとして働くので、ウェットエッチング時にリッジ７側面に対してサイドエッチングが進行するのを抑制することができる。これにより、レジスト１８を除去した後は、側面の垂直性が維持されたリッジ７がそのまま現れる。したがって、このようなリッジ７を有する素子を構成することにより、素子のキンクレベルが低下するのを回避すること等ができる。
【００１９】
しかしながら本発明者のその後の検証等によると、特願２００４−２６６４４９に記載された発明は、特許文献１に記載された従来技術に比べ非常に優れた効果を有しているとはいえ、まだキンクレベルが低下し、素子特性の劣化が見られた。この理由について検討した結果、図４に示すように、リッジ７を覆うレジスト１８によりリッジ７の下部が、理想とするリッジ７の幅に比べ広がりをもってしまい、このリッジ７の下部の広がりが、キンクレベルの低下に影響を与えてしまうという点を見出した。つまりリッジ７の垂直側面部分の影響より、理想とするリッジ７の幅に対して広がっているリッジ７の下部の影響がキンクレベルの低下により強く影響するということである。
【００２０】
そこで、本発明は、上記の問題点を解決するためになされたものであって、その目的は、ドライエッチングとウェットエッチングとを併用してリッジを形成しても、リッジ下部の広がりを抑え、リッジ側面の垂直性を維持することができ、より一層素子特性を向上させることができる半導体レーザ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の半導体レーザ素子の製造方法は、半導体層をドライエッチングすることにより、側面が垂直または略垂直形状のリッジを形成する工程を有する半導体レーザ素子の製造方法であって、前記リッジを覆うように保護膜を塗布する工程と、前記保護膜の下部を除去する工程と、前記保護膜をエッチングバリアとして、ウェットエッチングにより、前記半導体層における前記リッジ以外の部分を除去する工程と、前記保護膜を除去する工程とを有していることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ドライエッチングにより側面の垂直性の維持されたリッジを保護膜が覆った状態でウェットエッチングが行えるため、この保護膜の存在により、ウェットエッチング時にリッジ側面に対してサイドエッチングが進行するのを抑制することができる。したがって、ドライエッチングとウェットエッチングとを併用しても、リッジ側面の垂直性をそのまま維持することができ、キンクレベルの低下を回避して、素子特性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の一形態について、図面に基づいて説明すれば、以下の通りである。
【００２４】
なお、先に示した特願２００４−２６６４４９に記載する発明で示したものと同様のものについては同様の符号を付して説明する。
【００２５】
図１は、本発明に係る基板上に形成された複数の半導体レーザ素子（以下、単に素子と称する）を素子ごとに分断し、その一つについて概略の構成を示す断面図である。この素子において、ｎ型（第１導電型）ＧａＡｓからなる基板１上には、ｎ型ＧａＩｎＰからなるバッファ層２、ｎ型ＡｌＧａＩｎＰからなるｎ型クラッド層３、ＧａＩｎＰ／ＡｌＧａＩｎＰからなり、レーザ光（例えば赤色）を出射する活性層４、ｐ型（第２導電型）ＡｌＧａＩｎＰからなるｐ型クラッド層５およびｐ型ＧａＩｎＰからなるエッチングストッパ層６がこの順で積層されている。
【００２６】
エッチングストッパ層６上には、ストライプ状のリッジ７が形成されているとともに、そのリッジ７の両側に所定間隔をおいてサポート８が形成されている。このリッジ７は２．０〜２．５μｍの幅を有している。またサポート８は、後述するサブマウント１２に素子を安定して取り付けるための支持部であり、このサポート８の存在によりリッジ７が保護される。すなわち、サポート８は、素子加工工程において加わる応力によってリッジ７が折れてしまうことを阻止するように機能する。また、サポート８は、放熱部材としても有効に機能する。
【００２７】
リッジ７のトップを除く表面には、ｎ型ＡｌＩｎＰからなるブロック層９が積層されており、リッジ７のトップおよびブロック層９上には、ｐ型電極１０が積層されている。一方、基板１の裏面側には、ｎ型電極１１が形成されている。
【００２８】
上記構成の素子は、ｐ型電極１０側をサブマウント１２に取り付け、このサブマウント１２を介して保持体（図示せず）に保持される（ジャンクションダウン方式）。
【００２９】
上記のリッジ７およびサポート８は、ｐ型ＡｌＧａＩｎＰからなるｐ型クラッド層１３、ｐ型ＧａＩｎＰからなるコンタクト層１４およびｐ型ＧａＡｓからなるコンタクト層１５がこの順で積層されて構成されている。
【００３０】
以下、上記構成の素子の製造方法について、図１、および図２（ａ）ないし図２（ｈ）に基づいて説明する。
【００３１】
まず、基板１上に、バッファ層２、ｎ型クラッド層３、活性層４、ｐ型クラッド層５を形成する。そして、このｐ型クラッド層５上に、エッチングストッパ層６、ｐ型クラッド層１３、コンタクト層１４・１５、ＳｉＯ２層１６の各々を基板１上全体に形成する。そして、ＩＣＰ装置によるドライエッチングにより、ＳｉＯ２層１６をマスクとして、ｐ型クラッド層１３およびコンタクト層１４・１５の不要な部分をエッチングし、図２（ａ）に示すように側面が垂直または略垂直形状のリッジ７を形成する。なおこのときのリッジ７はまだ仮のリッジであり、後述する工程を経ることにより最終的なリッジ７が製造される。
【００３２】
なお、上記のドライエッチングでは、エッチングガスとして、例えば四塩化ケイ素（ＳｉＣｌ４）単独からなるガス、または、ＳｉＣｌ４とヘリウムやアルゴンとの混合ガスを用いるため、このドライエッチングによって、素子表面にはＳｉ系化合物１７がコーティングされる。
【００３３】
次に、図２（ｂ）に示すように、リッジ７の上面と両側面を覆うようにレジスト１８（保護膜）を塗布する。より詳しくは、まずリッジ７を含めた基板１全体を覆うようにレジスト材を塗布し、次にリッジ７の幅に合わせたマスクを用いレジスト材を露光し、余計なレジスト取り除くことで、（ｂ）に示すようなリッジ７を覆うレジスト１８を形成する。このとき、後述する図２（ｅ）でのｐ型クラッド層１３のサイドエッチングのしやすさを考慮すると、リッジ７側面のレジスト１８の厚さ（レジスト１８の片側の幅）は、リッジ７の全体幅よりも狭く、０．１〜０．５μmの範囲であることが好ましく、特に約０．３μｍ程度が望ましい。これはつまり基板１の面上において各々の素子のリッジ７を覆うレジスト１８を形成する際に、基板の膨張やマスク合せのズレ等により露光ズレが生じ、リッジ７の両側面においてレジスト１８の幅に広狭が生じる。したがって、基板１の面上において、レジスト１８の幅に素子ごとによるムラだけでなく、ズレによりレジスト１８の形成されない素子も形成される恐れがある。このときレジスト１８の幅を約０．３μｍ程度確保できるようにレジスト材の露光用マスクを調整しておけば、大体基板１の面上に形成される複数の素子にレジスト１８を均等に形成することができ、総ての素子に対してサイドエッチングを施すことができる。また特にレジスト１８の幅が広くなりすぎると、リッジ７下部の幅が非常に広くなってしまうので好ましくない。
【００３４】
そして、図２（ｃ）においてＡおよびＡ´で示しているように、リッジ７を下向きの凹部状に覆っているレジスト１８の両側の下部と、リッジ７表面のＳｉ系化合物１７との間に若干の間隔を形成する。この若干の間隔は、下向き凹部状のレジスト１８の両側下部を微少量エッチングすることで形成したものである。具体的にはアセトンの希釈液やＩＰＡ（イソプロピルアルコール）等のレジスト１８を溶解できる液に浸すことによりエッチングを行っている。この時、レジスト１８の下部とＳｉ系化合物１７との間にはエッチング液が浸透し易く、この部分からエッチングされていく。従ってレジスト１８の両側の下部と、Ｓｉ系化合物１７との間に若干の間隔を形成することが可能となる。つまり通常レジスト１８とＳｉ系化合物１７との界面部分からの溶解は、レジスト１８のリッジ７の表面全体を覆う部分からの溶解よりも早く行われるということを利用することで、レジスト１８の両側の下部と、Ｓｉ系化合物１７との間に若干の間隔を形成している。
【００３５】
なお、エッチング液として具体的にアセトンの希釈液やＩＰＡを挙げているが、これらはレジスト１８を十分な時間をかけて溶解できるため特に好ましい。つまりレジスト１８をあまりに急激に溶解できるエッチング液であれば、レジスト１８全体が急激にエッチングされてしまい、レジスト１８とＳｉ系化合物１７との間に間隔を形成するのが難しくなるからである。
【００３６】
そして、図２（ｄ）に示すように、レジスト１８をエッチングバリアとして、ウェットエッチング（例えばフッ酸系処理）により、素子表面のＳｉ系化合物１７のうちでリッジ７以外の部分を除去する。
【００３７】
続いて、図２（ｅ）に示すように、ウェットエッチング（例えば塩酸系処理）により、リッジ７以外のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去するとともに、リッジ７の側面に塗布されたレジスト１８の下部のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで意図的に除去（サイドエッチング）する。
【００３８】
この時、図２（ｃ）においてＡ、Ａ´で示すように、レジスト１８の下部を若干エッチングしているため、リッジ７を構成するｐ型クラッド層１３の下部も、図２（ｄ）に示すように、両側面が露出している。したがって図２（ｅ）においてＢ、Ｂ´で示すように、露出するｐ型クラッド層１３においても、内側に向かってサイドエッチングが行われる。
【００３９】
次に、図２（ｆ）に示すように、リッジ７を覆うレジスト１８全体を剥離し、図２（ｇ）に示すように、リッジ７表面のＳｉ系化合物１７をフッ酸系処理により除去する。
【００４０】
続いて、図２（ｈ）に示すように、酒石酸系処理によってコンタクト層１４・１５をサイドエッチングする。そして、素子表面にブロック層９を選択成長させることで積層し、次にＳｉＯ２層１６を除去し、素子表面側にｐ型電極１０を形成し、基板１側にｎ型電極１１を形成し、素子が完成する（図１参照）
このように、本実施形態では、半導体層（ｐ型クラッド層１３、コンタクト層１４・１５）のドライエッチングによって側面の垂直性が維持されたリッジ７を形成した後、ウェットエッチングによってリッジ７以外のｐ型クラッド層１３を除去する際に、リッジ７をレジスト１８で覆う図２（ｂ）の工程を付加している。これにより、リッジ７を覆うレジスト１８がエッチングバリアとして働くので、ウェットエッチング時にリッジ７側面に対してサイドエッチングが進行するのを抑制することができる。これにより、レジスト１８を除去した後は、側面の垂直性が維持されたリッジ７がそのまま現れる。したがって、このようなリッジ７を有する素子を構成することにより、素子のキンクレベルが低下するのを回避することができる。また、これによって、一定の光出力を得るための素子の動作電圧（電極間の電圧）Ｖｏｐや、素子を動作させたときの電極間の直列抵抗値Ｒｄも低減させることができる。したがって、本実施形態の製造方法によれば、素子特性を向上させることができる。さらには基板全体において各素子のリッジ幅を均一化することができるので、各素子の特性をより均一化することができる。
【００４１】
また、図２（ｄ）に示したように、リッジ７を覆う保護膜となるレジスト１８の下部を除去する。これによりリッジ７を構成するｐ型クラッド層１３の下部において、内側に向かってサイドエッチングが行われる。したがって、リッジ７下部の広がりを抑え、リッジ側面の垂直性を大幅に維持することができ、より一層素子特性を向上させることができる。
【００４２】
また、図２（ｅ）に示したように、ウェットエッチングによってｐ型クラッド層１３におけるリッジ７以外の部分を除去する際に、併せて、リッジ７側面に塗布されたレジスト１８の下部のｐ型クラッド層１３を、その下層のエッチングストッパ層６まで除去している。これにより、レジスト１８の除去後は、リッジ７下部が幅広となるのを極力抑えることができる。したがって、リッジ７の側面がより垂直に近づくので、キンクレベルの低下、Ｖｏｐの低減、Ｒｄの低減という効果を確実に得ることができ、素子特性を確実に向上させることができる。
【００４３】
なお、本実施形態では、１つの素子につきリッジ７を１本有し、１波長のレーザ光を出力する素子の製造方法について説明したが、１つの素子につきリッジ７を複数有し、複数波長のレーザ光または同一波長のレーザ光を複数出力する素子についても、本発明を適用することは可能である。
【００４４】
なお、本実施形態では、ドライエッチングの手法としてＩＣＰを用いた場合について説明したが、これ以外のドライエッチング方法を用いることも勿論可能である。
【００４５】
なお、本実施形態では、ジャンクションダウン方式を採用し得る素子について説明したが、本発明は、ジャンクションアップ方式を採用する素子の製造方法にも勿論適用することが可能である。
【産業上の利用可能性】
【００４６】
本発明は、例えばＣＤ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／±ＲＷなどの記録媒体に対して情報の記録、再生を行う情報記録再生装置の光源として使用される半導体レーザ素子の製造に利用可能である。
【図面の簡単な説明】
【００４７】
【図１】半導体レーザ素子の概略の構成を示す断面図である。
【図２】（ａ）ないし（ｈ）は、本発明の実施の一形態に係る半導体レーザ素子の製造方法による製造工程を示す断面図である。
【図３】（ａ）ないし（ｅ）は、従来の半導体レーザ素子の製造方法による製造工程を示す断面図である。
【図４】本出願人の先願に示す半導体レーザ素子の製造方法による製造工程を示す断面図である。
【符号の説明】
【００４８】
６ エッチングストッパ層
７ リッジ
１３ ｐ型クラッド層（半導体層）
１８ レジスト（保護膜）
【特許請求の範囲】
【請求項１】
半導体層をドライエッチングすることにより、側面が垂直または略垂直形状のリッジを形成する工程を有する半導体レーザ素子の製造方法であって、
前記リッジを覆うように保護膜を塗布する工程と、
前記保護膜の下部を除去する工程と、
前記保護膜をエッチングバリアとして、ウェットエッチングにより、前記半導体層における前記リッジ以外の部分を除去する工程と、
前記保護膜を除去する工程とを有していることを特徴とする半導体レーザ素子の製造方法。
【請求項２】
前記ウェットエッチング時には、前記リッジ側面に塗布された保護膜の下部の前記半導体層を、その下層のエッチングストッパ層まで除去することを特徴とする請求項1に記載の半導体レーザ素子の製造方法。
【請求項３】
前記リッジを覆う保護膜の厚さは、該リッジの幅よりも狭いことを特徴とする請求項１または２の何れかに記載の半導体レーザ素子の製造方法。
【請求項１】
半導体層をドライエッチングすることにより、側面が垂直または略垂直形状のリッジを形成する工程を有する半導体レーザ素子の製造方法であって、
前記リッジを覆うように保護膜を塗布する工程と、
前記保護膜の下部を除去する工程と、
前記保護膜をエッチングバリアとして、ウェットエッチングにより、前記半導体層における前記リッジ以外の部分を除去する工程と、
前記保護膜を除去する工程とを有していることを特徴とする半導体レーザ素子の製造方法。
【請求項２】
前記ウェットエッチング時には、前記リッジ側面に塗布された保護膜の下部の前記半導体層を、その下層のエッチングストッパ層まで除去することを特徴とする請求項1に記載の半導体レーザ素子の製造方法。
【請求項３】
前記リッジを覆う保護膜の厚さは、該リッジの幅よりも狭いことを特徴とする請求項１または２の何れかに記載の半導体レーザ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−１００６６５（Ｐ２００６−１００６６５Ａ）
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願番号】特願２００４−２８６３５３（Ｐ２００４−２８６３５３）
【出願日】平成１６年９月３０日（２００４．９．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００２１４８９２）鳥取三洋電機株式会社 (1,582)
【Ｆターム（参考）】
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願日】平成１６年９月３０日（２００４．９．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００２１４８９２）鳥取三洋電機株式会社 (1,582)
【Ｆターム（参考）】
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