半導体素子パッケージ及びそのパッケージング方法
【課題】半導体素子を基板に実装させる時にフラックスを使わなくても、高い信頼性でパッケージできる半導体素子パッケージ及びそのパッケージング方法を提供する。
【解決手段】本発明の半導体素子パッケージは、半導体素子と対向する基板の対向面には半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、収容領域の大きさは、半導体素子の大きさよりも大きく形成され、突出物は基板上にパターニングされた金属配線に接着されて形成される。また、本発明のパッケージング方法は、基板で半導体素子が配置される収容領域の周辺部を取り囲むように基板に突出物を形成する段階と、半導体素子を突出物の内側の収容領域に落下させる段階と、半導体素子を基板上に実装させる段階とを含み、収容領域の大きさを半導体素子の大きさよりも大きく形成し、突出物は基板上にパターニングされた金属配線に接着されて形成されることを特徴とする。
【解決手段】本発明の半導体素子パッケージは、半導体素子と対向する基板の対向面には半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、収容領域の大きさは、半導体素子の大きさよりも大きく形成され、突出物は基板上にパターニングされた金属配線に接着されて形成される。また、本発明のパッケージング方法は、基板で半導体素子が配置される収容領域の周辺部を取り囲むように基板に突出物を形成する段階と、半導体素子を突出物の内側の収容領域に落下させる段階と、半導体素子を基板上に実装させる段階とを含み、収容領域の大きさを半導体素子の大きさよりも大きく形成し、突出物は基板上にパターニングされた金属配線に接着されて形成されることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子パッケージ及びそのパッケージング方法に係り、更に詳しくは、半導体素子を基板に実装させる時にフラックスを使わなくても、高い信頼性でパッケージできる半導体素子パッケージ及びそのパッケージング方法に関する。
【背景技術】
【０００２】
一般に、半導体素子、即ちチップの場合は、通常プラスチックパッケージと呼ばれるパッケージが広く使われ、エポキシ樹脂のような封止材を使って半導体素子を完璧に封止する。一方、イメージセンサの場合、イメージをセンシングするためには光が少なくとも素子表面のイメージセンシング領域に到逹しなければならないので、このような一般のプラスチックパッケージを使うことは不可能である。
【０００３】
イメージセンサ用パッケージではガラスの蓋を持つセラミックスパッケージが多く使われている。このようなセラミックスパッケージはプラスチックパッケージに比べて、硬いという長所もあるが価格が高いという短所もある。
【０００４】
このようなプラスチックパッケージ及びセラミックスパッケージの場合、ボンディングパッドとパッケージの端子は主にワイヤボンディング（wire bonding）を利用して電気的連結をするようになる。しかし、最近、携帯電話を含んだほとんどの電子製品は軽く、薄く、短く、小さく作られることが要求されるので、ワイヤボンディングを利用するプラスチックパッケージ及びセラミックスパッケージはこのような要求に対応できない。そのため、最近には半導体パッケージの大きさを画期的に小さくすることができるフリップチップ（flip chip）技術についての関心が強まっている。
【０００５】
フリップチップ（flip chip）と呼ばれる半導体パッケージング方法は、集積回路を持つ半導体素子のパッド（pad、半導体素子を外部と電気的に連結するために形成される端子）にバンプ（bump）を形成して、このバンプを基板、例えばＰＣＢ（Printed Circuit Board）の電気的な連結部、即ち、パッドと連結する方式である。このバンプの素材は様々であって、その接合方式もバンプの素材によっていろいろあるが、通常、錫（Ｓｎ）をベースにしたソルダ（はんだ）がバンプの素材として使われており、ソルダの融点以上に温度を上げてパッドに接合する方式が一般的である。
【０００６】
一般に、ソルダを利用したフリップチップ工程ではフラックス（flux）という物質を接合部に塗布する。フラックスの役割は様々であるが、主な目的はソルダ接合できるように半導体チップのバンプと基板のパッド表面に形成されている酸化膜を除去することである。これは酸化膜が十分に除去されなければ、ソルダ接合ができないからである。また、他の目的はソルダ接合を行う間に、接合部を封止することであって、接合部が空気中の酸素に露出して酸化されることを防止することである。そして、フラックスは粘着性（tacky）を持っており、半導体チップを基板の上に配置した後、ソルダ接合を行うまでに、その位置を維持させる役割がある。この特性がなければ製造過程で半導体チップの位置がずれて、隣のバンプやパッドに接合してしまうおそれがある。
【０００７】
フラックスを利用したフリップチップ工程では、フラックス素材は腐食を起こすので、ソルダ接合の後に洗浄過程を経てフラックスを取り除かなければならない。そのため、洗浄できない製品や、フラックスの素材として使われるロジン（rosin）やレジン（resin）による汚染（contamination）が問題になる製品、例えば光半導体素子、ＳＡＷ（Surface Acoustic Wave）フィルター（filter）、ＭＥＭＳ（Micro Electro Mechanical Systems）素子などに適用するための無フラックスソルダリング（無フラックスはんだ付け flux less soldering）工程が研究されてきた。
【０００８】
しかし、無フラックスソルダリング工程では、半導体チップのバンプを対応する基板のパッドに位置させることが重要である。このため、通常、使われる方法は、半導体チップと基板にそれぞれ凹部と凸部のパターンを形成して、互いを合わせるようにして正確な位置を維持する方法がある。しかし、この方式は凹部と凸部のパターンを形成するために追加工程が必要になるため、費用の増える問題があり、集積度の高い製品には、凹部と凸部のパターンを形成する空間を確保できない問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、無フラックスソルダリング工程をベースに、基板上に配置される半導体素子を簡単、かつ正確に位置させて工程を単純化できる半導体素子パッケージ及びそのパッケージング方法を提供するところにある。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体素子パッケージは、半導体素子と、前記半導体素子に対向して配置される基板と、を含み、前記半導体素子と対向する基板の対向面には前記半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、前記収容領域の大きさは、前記半導体素子の大きさよりも大きく形成され、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される。
【００１１】
前記突出物は、前記基板に接合されるソルダボールであるか、或いは前記基板に設けられる受動素子であることが望ましい。
【００１２】
前記半導体素子は、多数の入出力端子及び前記多数の入出力端子の上に設けられる多数のフリップチップのソルダジョイントを含み、前記基板は、パターニングされた金属配線及び前記金属配線に塗布されるパッシベーション（passivation）層を含み、前記パッシベーション層には一部領域に開口部を形成して、前記開口部に前記金属配線が露出して前記フリップチップのソルダジョイントが接合されるバンプパッドが形成されることが望ましい。
【００１３】
前記開口部に形成されるバンプパッドの露出された端部の高さは前記パッシベーション層の露出された端部の高さより低いことが望ましい。
【００１４】
前記開口部に形成されるバンプパッドの露出された端部と前記パッシベーション層の露出された端部は４μｍ以上の段差を持つことが望ましい。
【００１５】
本発明の他の態様による半導体素子パッケージング方法は、半導体素子を準備する段階と、基板を準備する段階と、前記基板で半導体素子が配置される収容領域の周辺部を取り囲むように前記基板に突出物を形成する段階と、前記半導体素子を前記突出物の内側の収容領域に落下させる段階と、半導体素子を基板上に実装させる段階と、を含み、前記収容領域の大きさを前記半導体素子の大きさよりも大きく形成し、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される。
【００１６】
前記半導体素子を落下させる段階の後には、前記基板に振動を与えて前記半導体素子が基板の収容領域に正しい位置に位置させる段階を更に含むことが望ましい。
【００１７】
前記基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド及び第１接触端子を形成する過程を含み、前記基板に形成される突出物は前記第１接触端子にソルダボールを接合して形成することが望ましい。
【００１８】
前記基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド、第１及び第２接触端子を形成する過程を含み、前記基板に形成される突出物は前記第２接触端子に受動素子を接合して形成することが望ましい。
【００１９】
前記半導体素子を準備する段階は、多数の入出力端子を形成し、入出力端子上に多数のフリップチップのソルダジョイントを接合する過程を含み、前記基板を準備する段階では、前記パッシベーション層に前記バンプパッドを形成する開口部を形成し、前記半導体素子を落下させる段階では、前記半導体素子のフリップチップのソルダジョイントが前記開口部に配置されるように半導体素子を落下させることが望ましい。
【００２０】
前記基板を準備する段階で、前記バンプパッドは露出された端部の高さは、前記パッシベーション層の露出された端部の高さより低く形成されることが望ましい。
【００２１】
前記基板を準備する段階で、前記バンプパッドの露出された端部と前記パッシベーション層の露出された端部は、４μｍ以上の段差を持つことが望ましい。
【００２２】
前記基板を準備する段階で、前記開口部の大きさは、対応する半導体素子のフリップチップのソルダジョイントの大きさより１０μｍ以上大きく形成することが望ましい。
【００２３】
前記半導体素子を基板上に実装させる段階は、前記半導体素子が配置された基板をチャンバに入れてギ酸ガスに露出させる過程を含むことが望ましい。
【００２４】
そして、前記半導体素子を基板上に実装させる段階は、前記半導体素子が配置された基板をチャンバに入れる過程と、前記チャンバ内にギ酸ガスを入れる過程と、前記チャンバを１５０℃に温度を上昇させる過程と、前記チャンバを１５０〜２６０℃まで温度を上昇させる過程と、前記チャンバをピーク温度に維持させ、前記半導体素子が配置された基板をギ酸ガスに露出させながら半導体素子を基板上に実装させる過程と、を含んでなることが望ましい。
【発明の効果】
【００２５】
本発明によれば、半導体素子を基板上に配置する時に精度を低くしても半導体素子を正しく配置することが可能で、フラックス塗布工程を省略できることによって半導体パッケージング工程時間を著しく短縮できる効果がある。
【００２６】
また、従来、半導体素子を正しく配置するために使われた高精度で高価な整列装置がなくても、半導体パッケージング工程を行うことが可能であり、生産性を向上して単価を低くできる効果がある。
【図面の簡単な説明】
【００２７】
【図１】は、一般的な半導体素子の概略平面図である。
【図２】は、本発明による半導体素子パッケージの概略平面図である。
【図３】は、本発明による半導体素子パッケージの概略断面図である。
【図４】は、本発明による半導体素子パッケージの概略断面図である。
【図５】は、本発明の他の実施形態による半導体素子パッケージの概略平面図である。
【図６】は、本発明の他の実施形態による半導体素子パッケージの概略断面図である。
【図７】は、本発明の他の実施形態による半導体素子パッケージの概略断面図である。
【図８】は本発明による半導体素子パッケージング方法を示すフローチャートである。
【図９】は本発明による半導体素子パッケージのＸ−ｒａｙ分析写真である。
【発明を実施するための形態】
【００２８】
以下、添付図面に基づき、本発明の実施形態を更に詳しく説明する。
【００２９】
本発明は、以下に開示される実施形態に限定されるのではなく、多様な形態で実現されるものであり、本実施形態は本発明の開示を完全とし、通常の知識を持った者に発明の範疇を知らせるためのものである。
【００３０】
図１は、一般的な半導体素子の概略平面図であり、図２は本発明による半導体素子パッケージの概略平面図であり、図３及び図４は、図２に示す切断線Ａ−Ａ’によって切断した半導体素子パッケージを概略的に示す断面図である。
【００３１】
図面に示すように本発明による半導体素子パッケージは、半導体素子１０と、前記半導体素子１０に対向して配置される基板２０を含む。
【００３２】
図１のように半導体素子１０は、例えば中央部１２にメモリー、計算機能を行う集積回路が作られ、その周辺部に外部に電気信号を送受信するか、電力を供給するための多数の入出力端子１１が形成される半導体素子なら、どんな半導体素子でも構わない。本発明では半導体素子１０としてイメージセンサを例えて説明する。
【００３３】
前記入出力端子１１には、多数のフリップチップのソルダジョイント１３が接合される。
【００３４】
前記フリップチップのソルダジョイント１３は、半導体素子１０と基板２０とを電気的に連結する手段として、例えばソルダバンプを使うことができる。もちろんこれに限定されるのではなく、導電性を持った二つの元素又は二つの元素以上の合金を使うこともできて、二つ以上の物質を重ねて使うこともできる。
【００３５】
そして、前記半導体素子１０の中央部１２をシーリングするためのシーリングリング１５を更に備えることができる。前記シーリングリング１５の形態は前記中央部１２をパッケージングすることができるのなら、どんな形態でもいい。例えば、閉ルーフ形態のシーリングリング、所定の幅と長さを持って閉ルーフ形態で空気通路を持つ シーリングリング、又は所定の幅を持つ閉ルーフ形態のシーリングリングとその閉ルーフ部分の周辺に幅を持つ一つ又は二つの補助シーリングリングを備える形態など、いろいろな方法で実施することが可能で、本発明では閉ルーフ形態を持つシーリングリングを使っている。
【００３６】
基板２０はどんな種類の基板でも構わないが、本発明では半導体素子はイメージセンサであるため投光性材料を使うので、基板はガラス基板を使っている。
【００３７】
基板２０には、前記半導体素子１０が配置される収容領域５０が略中央領域に形成され、前記収容領域５０の周辺部に金属配線２１がパターニングされ、前記金属配線２１の上部にパッシベーション層２３を形成して絶縁させる。この時、前記パッシベーション層２３の一部領域に開口部を形成して前記開口部で前記金属配線２１を露出させることで、半導体素子１０と外部回路とを連結するための端子を形成する。前記半導体素子１０に接合されたフリップチップのソルダジョイント１３が接合されるバンプパッド２１ａ、ソルダボール３０が接合される第１接触端子２１ｂ及び前記シーリングリング１５が接合されるシーリングリングパッド２１ｃなどが端子として形成される。
【００３８】
この時、前記第１接触端子２１ｂは、前記収容領域５０の周辺部を取り囲む位置に配置される。そのため、前記第１接触端子２１ｂにソルダボール３０を接合してソルダボール３０による突出物構造を形成することで、多数のソルダボール３０によって前記収容領域５０が取り囲まれる形態を持つことが望ましい。例えば、前記半導体素子が四角形の形態を持って前記収容領域が四角形の形態を持つのなら、前記ソルダボールは前記半導体素子を取り囲む四つの辺にそれぞれ少なくとも一つ以上を設けることが望ましい。もちろんこれに限定されるのではなく、半導体素子が四角形ではなく他の形態を有する場合には、それぞれの辺に少なくとも一つ以上のソルダボールを配置することができる。
【００３９】
この時、前記ソルダボール３０によって取り囲まれて形成される収容領域５０の大きさは、その位置に実装される半導体素子１０の大きさより大きく形成され、一方向において４０〜１００μｍ大きく形成されることが望ましい。その理由は、半導体素子１０を基板２０上に位置させる時、前記収容領域５０が前記範囲より小さい場合はパッケージが形成された後にソルダボール３０と半導体素子１０の側面とが物理的に接触される可能性があり、これは半導体素子１０に電気的な問題を引き起こすおそれがある。一方、前記収容領域５０が前記範囲より大きい場合は、収容領域５０に位置する半導体素子１０が周辺のソルダボール３０で形成される突出物の内側（収容領域）で動く余地が大きく、半導体素子１０上のフリップチップのソルダジョイント１３が対応する基板２０の端子ではなく隣接する端子に接合されてフリップチップの製造不良率が上がってしまうからである。
【００４０】
前記収容領域５０はソルダボール３０によって形成されることに限定されるのではなく、半導体素子１０を基板２０上に実装させるために位置決めする時に、収容領域５０を取り囲んで枠の役割をすることで、半導体素子１０が収容領域からずれないのであれば、どんな構成要素から形成されてもいい。例えば、基板２０上に実装されるキャパシタなどのような受動素子によって突出物の構造を形成することもできる。
【００４１】
図５は、本発明の他の実施形態による半導体素子パッケージの概略平面図であり、図６及び図７は、図５に示す切断線Ｂ−Ｂ’によって切断した半導体素子パッケージを概略的に示す断面図である。
【００４２】
図面に示すように本発明の他の実施形態は、半導体素子１０のノイズを減少させるために使われるキャパシタ（capacitor）４０で、半導体素子１０が配置される収容領域５０を取り囲んで、枠の役割をするように構成する。
【００４３】
基板２０には、前述された実施形態のように、前記半導体素子１０が配置される収容領域５０が略中央領域に形成され、前記収容領域５０の周辺部に金属配線２１がパターニングされ、前記金属配線２１の上部にパッシベーション層２３が形成され、一部領域に開口部を形成して様々な端子が形成される。このような端子として、前記バンプパッド２１ａ、第１接触端子２１ｂ及びシーリングリングパッド２１ｃとともに前記キャパシタ４０が接合される第２接触端子２１ｄが形成される。
【００４４】
この時、前記第２接触端子２１ｄは、前記収容領域５０の周辺部を取り囲む位置に配置される。そのため、前記第２接触端子２１ｄにキャパシタ４０を接合して突出物構造を形成することで、多数のキャパシタ４０によって前記収容領域５０が取り囲まれる形態を持つことが望ましい。本発明の前記キャパシタ４０の役割の中で、収容領域を取り囲む枠としての役割は、前述されたソルダボール３０と同じである。従って、キャパシタ４０の配置と、個数と、キャパシタ４０によって取り囲まれて形成される収容領域５０の大きさは、前述した実施形態でソルダボール３０とほとんど同じである。
【００４５】
そして、本発明で基板２０上のパッシベーション層２３に開口部を形成することにより定められるバンプパッド２１ａは、露出された上部の高さがパッシベーション層２３の露出された上部の高さより低い。その理由はバンプパッド２１ａが形成される位置にバンプパッド２１ａとパッシベーション層２３の段差によって開口部が窪みのある形態を持つようになるからである。以下、バンプパッドを定義するためにパッシベーション層に形成された開口部を‘窪み部２５’と称する。このような、窪み部２５の形成によって半導体素子１０を基板２０上に実装させるために配置する時に、半導体素子１０のフリップチップのソルダジョイント１３が窪み部２５に固定される効果を得ることができる。つまり、半導体素子１０が基板２０上の正しい位置に配置される役割と、正しい位置に配置された後に正しい位置からずれることを防止する役割を果たすことができる。このような窪み部２５の深さｄ１、即ちバンプパッド２１ａの露出された上部とパッシベーション層２３の露出された上部の高さの差は４μｍ以上になるようにして、フリップチップのソルダジョイント１３を窪み部２５に正しく配置させたり、その状態を維持させたりすることが望ましい。もちろん、窪み部２５の最大の深さｄ１はパッシベーション層２３の高さと同じか、より低く形成されることが望ましい。
【００４６】
また、前記窪み部２５の大きさｄ２は、対応されるバンプパッド２１ａに接合される半導体素子１０のフリップチップのソルダジョイント１３の大きさより１０μｍ以上大きく形成されることが望ましい。その理由は、フリップチップのソルダジョイント１３の大きさより窪み部２５の大きさをもっと大きくし、半導体素子１０を基板２０上に実装させるために位置させる段階で、半導体素子１０を突出物（ソルダボール又はキャパシタ）の内側の収容領域５０に落下させた時に半導体素子１０のフリップチップのソルダジョイント１３が前記窪み部２５に位置させる確率を高めるためである。もちろん窪み部２５の最大の大きさは接した窪み部２５と干渉を起こさない範囲で形成されることが望ましい。
【００４７】
以下では、前記の構成のような半導体素子パッケージのパッケージング方法を図面を参照して詳細に説明する。
【００４８】
図８は、本発明による半導体素子パッケージング方法を示すフローチャートである。
【００４９】
本発明による半導体素子パッケージング方法は、半導体素子１０を準備する段階と、基板２０を準備する段階と、前記基板２０で半導体素子１０が配置される収容領域５０周辺部を取り囲むように前記基板に突出物を形成する段階と、前記半導体素子１０を前記突出物の内側の収容領域５０に落下させる段階と、半導体素子１０が配置された基板２０をチャンバに入れてギ酸ガスに露出させながら半導体素子１０を基板２０上に実装させる段階を含む。
【００５０】
半導体素子１０を準備する段階は、多数の半導体素子を含む半導体ウェーハの製作で始まる。半導体ウェーハの製作は、通常、ファブアウト（fab-out）と呼ばれる段階まではチップメーカー（chip maker）が製作して供給し、本発明のパッケージに適用するためにはファブアウト後に、更なる後工程が要求されるので、以下では後工程の部分のみを説明する。
【００５１】
この後工程は、半導体素子の多様な構成によって多数の入出力端子１１を形成し、前記入出力端子１１上に多数のフリップチップのソルダジョイント１３を接合する。この時、前記多数の入出力端子１１の中でフリップチップのソルダジョイント１３が接合されない入出力端子上にシーリングリング１５も一緒に接合することができる。
【００５２】
基板２０を準備する段階は、前記半導体素子１０と電気的に連結される少なくとも一つの単位基板に、前記単位基板の上部面に少なくとも一つの金属層を形成した後にこれをパターニングして金属配線２１を形成し、前記金属配線２１を保護するパッシベーション層２３を形成した後に金属配線２１の一部領域を露出させるようにパターニングして、前記フリップチップのソルダジョイント１３が接合されるバンプパッド２１ａ及びパッケージを外部回路基板と電気的に連結をするための第一接触端子２１ｂを形成する。そして、前記シーリングリング１５が接合されるシーリングリングパッド２１ｃなどを更に形成することができる。
【００５３】
この時、前記バンプパッド２１ａを形成するために定められた窪み部２５は、前述のように前記バンプパッド２１ａの露出された上部の高さがパッシベーション層２３の露出された上部の高さより低く位置されるように形成して、望ましくは前記バンプパッド２１ａの上部とパッシベーション層２３の上部の高さの差が４μｍ以上になるようにし、窪み部２５の大きさが対応する半導体素子１０のフリップチップのソルダジョイント１３の大きさより１０μｍ以上大きく形成することが望ましい。
【００５４】
基板２０に突出物を形成する段階は、前記第１接触端子２１ｂを収容領域５０の周辺に形成して収容領域５０を取り囲むように配置して、前記第１接触端子２１ｂにソルダボール３０を接合させることを含む。この時、前記収容領域５０の大きさは、前述したように半導体素子１０の大きさより大きく形成し、一方向において４０〜１００μｍ大きく形成するのが望ましい。
【００５５】
また、ソルダボール３０による突出物の形成に限定されるのではなく、基板２０を準備する段階で金属配線２１上にキャパシタ４０などの受動素子が接合される第２接触端子２１ｄを更に形成し、前記第２接触端子２１ｄにキャパシタ４０を接合することで突出物を形成することもできる。もちろん、前記キャパシタ４０は前記ソルダボール３０と同じく収容領域５０周辺部を取り囲むように配置される。
【００５６】
半導体素子１０を落下させる段階は、半導体素子１０を基板２０上に形成された収容領域５０に落下させて正しい位置に位置させる段階であって、本段階では収容領域５０の周辺部に備われた突出物、例えばソルダボール３０又はキャパシタ４０を枠にしてその内側部、即ち収容領域５０に半導体素子１０を落下させる。このようにソルダボール３０又はキャパシタ４０によって枠が構成されれば、半導体素子１０を正しい位置に配置させるための高精度の装置がなくても、半導体素子１０を収容領域５０からずれないように落下させることができる。そして、半導体素子１０が収容領域５０に位置すれば、半導体素子１０に突出されて接合されたフリップチップのソルダジョイント１３が基板２０上に形成された窪み部２５に配置されるようになる。このように基板２０上に配置された半導体素子１０は突出物（ソルダボール及びキャパシタ）及び窪み部２５によって正しく配置されて、配置された後にもその位置からずれることが防止される。
【００５７】
従って、本発明で半導体素子１０を落下させるために使われる装置は、従来のフリップチップボンディング装置と違い、フラックス塗布機能や超音波又は熱ボンディング機能を省略可能である。本発明の装置は、半導体素子をピックアップした後に反転させて、基板の突出物の形成された収容領域に高速で落とす。このような装置は、例えばピックアンドドロップ（pick & drop）装置が使え、このような装置は従来のフリップチップボンディング装置に比べて価格及び生産性が３倍以上改善される。
【００５８】
本発明では、半導体素子１０が落下されて収容領域５０に位置するようになるが、少しずれて配置されてフリップチップのソルダジョイント１３が窪み部２５に配置されない場合に備えて、半導体素子１０を落下させる段階の後に前記基板２０に振動を与えて前記半導体素子１０が基板２０の収容領域５０に正しく配置させる段階を更に含むことができる。
【００５９】
基板２０上に半導体素子１０が少しずれて配置された状態で基板２０に振動を与えることによって、半導体素子１０のフリップチップのソルダジョイント１３が対応するバンプパッド２１ａが位置する窪み部２５に落ちて配置されるようになる。この時、振動を与える手段を落下装置に装着して、半導体素子１０を落下させる段階が行われる装置と同じ装置で振動を与える過程を行うこともできるし、別途の振動手段を用意して別途の装置で振動を与えることもできる。
【００６０】
この時、この振動は半導体素子１０が突出部から抜けて外れないほどの程度で、半導体素子１０のフリップチップのソルダジョイント１３が対応する窪み部２５に配置された後には外れない程度であることが望ましい。
【００６１】
半導体素子１０を基板２０上に実装させる段階は、ギ酸ガス（formic acid gas）を利用するフラックスを使わないソルダリング方法であって、半導体素子１０が配置された基板２０を真空リフローチャンバに入れて、ギ酸ガスに露出させながらチャンバ内の温度を上昇させてフリップチップのソルダジョイント１３及びシーリングリング１５を接合させる。
【００６２】
まず、本発明に使われるギ酸について説明すると、ギ酸（formic acid）は蟻酸とも呼ばれ、沸点１００．５℃、融点８．４℃、比重１．２２、無色で刺激的なにおいがし、室温で液体状態であり、水によく溶ける特性を持っている。このようなギ酸はリフロー温度で下記の化学式１のように酸化膜と反応して金属化合物を形成し、形成された金属化合物はまた下記の化学式２のように還元されて金属表面の酸化膜を除去する。
＜化学式１＞
１５０〜２００℃の温度範囲で、
ＭＯ＋２ＨＣＯＯＨ＝Ｍ（ＣＯＯＨ）2＋Ｈ2Ｏ
＜化学式２＞
２００℃以上の温度範囲で、
Ｍ（ＣＯＯＨ）2＝Ｍ＋ＣＯ2＋Ｈ2
Ｈ2＋ＭＯ＝Ｍ＋Ｈ2Ｏ
前記化学式１及び２でＭは金属（metal）を意味する。
【００６３】
以下、半導体素子１０を基板２０上に実装させる段階を、より詳しく説明する。
【００６４】
先ず、半導体素子１０が配置された基板２０をチャンバに入れる。この時、前記チャンバは真空リフローチャンバであって、例えば半導体製造工程において広く使われるＲＴＰ（Rapid Thermal Process）のように、基板の下面にハロゲンランプが装着され、温度センサでサンプルの温度を測定しながら真空雰囲気の中で高速で精密に温度を調節することができる装置である。真空リフローチャンバへのガス供給はＭＦＣ（Mass Flow Controller）を利用して精密に制御することができる。
【００６５】
基板２０を真空リフローチャンバに入れた後、真空リフローチャンバ内にギ酸ガスを供給する。室温で液体で存在するギ酸（formic acid）を供給するために窒素ガスをキャリアガスとして使い、真空リフローチャンバにギ酸ガスを供給する。そして、真空リフローチャンバ内部温度を１５０℃まで上昇させる。この時、基板２０及び半導体素子１０の熱的損傷を防止するために、毎秒１℃ずつ上昇させることが望ましい。そして、真空リフローチャンバ内部の圧力は５ｍＴｏｒｒに維持するのが望ましい。
【００６６】
真空リフローチャンバ内部温度を１５０℃まで上昇させた後、継続的に窒素５ＳＬＭ（Standard Literper Minute）とギ酸ガス０．５ＳＬＭを供給して真空リフローチャンバを１５０〜２６０℃まで上昇させる。この時、毎秒０．５℃ずつ温度を上昇させる。そうすると、前記化学式１及び化学式２のような反応が行われる。正確には２００℃までは化学式１による金属化合物を形成し、２００℃以上では化学式２による金属化合物の還元が行われて酸化膜を除去するようになる。
【００６７】
そして、真空リフローチャンバをピーク温度、例えば２６０℃から３０秒くらい維持する。この時、化学式２による金属化合物の還元が継続的に行われると同時にフリップチップのソルダジョイント１３及びシーリングリング１５の接合が行われ、基板２０上に半導体素子１０が接合される。この時、フリップチップのソルダジョイント１３及びシーリングリング１５に対応するバンプパッド２１ａ及びシーリングパッド２１ｃがある程度の位置ずれがあるとしても、接合が進行されれば溶融されるフリップチップのソルダジョイント１３及びシーリングリング１５の表面張力によってフリップチップのソルダジョイント１３及びシーリングリング１５がバンプパッド２１ａ及びシーリングパッド２１ｃの方に引かれるようになり、このような力によって半導体素子１０が基板２０上の正しい位置に実装される。
【００６８】
もちろん、ソルダジョイント及びシーリングリングの組成物の変化によって、フリップチップのソルダジョイント及びシーリングリングの接合温度を変化させることができる。
【００６９】
半導体素子１０が基板２０上に実装されれば、真空リフローチャンバ内部のガスを真空ポンプを使って外部に排気する。
【００７０】
次に、本発明による半導体素子パッケージング方法の効率性を検証するための実験を実施した結果を説明する。
【００７１】
本発明の半導体素子パッケージング方法によって合計３回の実験を行い、その結果、基板の上の計１３１５個の単位基板で正常に半導体素子のフリップチップのソルダジョイントが配置されて正しいジョイントの行われた比率は９５％以上であった。
【００７２】
そして、図９は、本発明による半導体素子パッケージのＸ−ｒａｙ分析写真である。
【００７３】
図９に示すように半導体素子と基板が正確に正しい位置にボンディングされていることが確認てきる。なお、フリップチップのソルダジョイントとシーリングリング内部にボイド（void）がほとんどないことが分かる。従来のフラックスを使ってソルダリングする製品ではリフロー工程条件やプラグ使用量、バンプパッドと接続端子の酸化程度によってボイドの発生を制御することが難しかった。このようなボイドは大きさや個数が基準値以上を超えると、製品の信頼性に非常に悪い影響を及ぼす。しかし、本発明の場合ほとんど完璧にボイドがない製品を生産することができる。
【００７４】
本発明の実施形態では、イメージセンサ、ガラス基板及びギ酸ガスによる無フラックスソルダリング方法について説明したが、これに限定されることなく、本発明の技術思想を超えない限り、様々な半導体素子、基板及び酸化膜の除去方法で行うことができる。
【技術分野】
【０００１】
本発明は半導体素子パッケージ及びそのパッケージング方法に係り、更に詳しくは、半導体素子を基板に実装させる時にフラックスを使わなくても、高い信頼性でパッケージできる半導体素子パッケージ及びそのパッケージング方法に関する。
【背景技術】
【０００２】
一般に、半導体素子、即ちチップの場合は、通常プラスチックパッケージと呼ばれるパッケージが広く使われ、エポキシ樹脂のような封止材を使って半導体素子を完璧に封止する。一方、イメージセンサの場合、イメージをセンシングするためには光が少なくとも素子表面のイメージセンシング領域に到逹しなければならないので、このような一般のプラスチックパッケージを使うことは不可能である。
【０００３】
イメージセンサ用パッケージではガラスの蓋を持つセラミックスパッケージが多く使われている。このようなセラミックスパッケージはプラスチックパッケージに比べて、硬いという長所もあるが価格が高いという短所もある。
【０００４】
このようなプラスチックパッケージ及びセラミックスパッケージの場合、ボンディングパッドとパッケージの端子は主にワイヤボンディング（wire bonding）を利用して電気的連結をするようになる。しかし、最近、携帯電話を含んだほとんどの電子製品は軽く、薄く、短く、小さく作られることが要求されるので、ワイヤボンディングを利用するプラスチックパッケージ及びセラミックスパッケージはこのような要求に対応できない。そのため、最近には半導体パッケージの大きさを画期的に小さくすることができるフリップチップ（flip chip）技術についての関心が強まっている。
【０００５】
フリップチップ（flip chip）と呼ばれる半導体パッケージング方法は、集積回路を持つ半導体素子のパッド（pad、半導体素子を外部と電気的に連結するために形成される端子）にバンプ（bump）を形成して、このバンプを基板、例えばＰＣＢ（Printed Circuit Board）の電気的な連結部、即ち、パッドと連結する方式である。このバンプの素材は様々であって、その接合方式もバンプの素材によっていろいろあるが、通常、錫（Ｓｎ）をベースにしたソルダ（はんだ）がバンプの素材として使われており、ソルダの融点以上に温度を上げてパッドに接合する方式が一般的である。
【０００６】
一般に、ソルダを利用したフリップチップ工程ではフラックス（flux）という物質を接合部に塗布する。フラックスの役割は様々であるが、主な目的はソルダ接合できるように半導体チップのバンプと基板のパッド表面に形成されている酸化膜を除去することである。これは酸化膜が十分に除去されなければ、ソルダ接合ができないからである。また、他の目的はソルダ接合を行う間に、接合部を封止することであって、接合部が空気中の酸素に露出して酸化されることを防止することである。そして、フラックスは粘着性（tacky）を持っており、半導体チップを基板の上に配置した後、ソルダ接合を行うまでに、その位置を維持させる役割がある。この特性がなければ製造過程で半導体チップの位置がずれて、隣のバンプやパッドに接合してしまうおそれがある。
【０００７】
フラックスを利用したフリップチップ工程では、フラックス素材は腐食を起こすので、ソルダ接合の後に洗浄過程を経てフラックスを取り除かなければならない。そのため、洗浄できない製品や、フラックスの素材として使われるロジン（rosin）やレジン（resin）による汚染（contamination）が問題になる製品、例えば光半導体素子、ＳＡＷ（Surface Acoustic Wave）フィルター（filter）、ＭＥＭＳ（Micro Electro Mechanical Systems）素子などに適用するための無フラックスソルダリング（無フラックスはんだ付け flux less soldering）工程が研究されてきた。
【０００８】
しかし、無フラックスソルダリング工程では、半導体チップのバンプを対応する基板のパッドに位置させることが重要である。このため、通常、使われる方法は、半導体チップと基板にそれぞれ凹部と凸部のパターンを形成して、互いを合わせるようにして正確な位置を維持する方法がある。しかし、この方式は凹部と凸部のパターンを形成するために追加工程が必要になるため、費用の増える問題があり、集積度の高い製品には、凹部と凸部のパターンを形成する空間を確保できない問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、無フラックスソルダリング工程をベースに、基板上に配置される半導体素子を簡単、かつ正確に位置させて工程を単純化できる半導体素子パッケージ及びそのパッケージング方法を提供するところにある。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体素子パッケージは、半導体素子と、前記半導体素子に対向して配置される基板と、を含み、前記半導体素子と対向する基板の対向面には前記半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、前記収容領域の大きさは、前記半導体素子の大きさよりも大きく形成され、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される。
【００１１】
前記突出物は、前記基板に接合されるソルダボールであるか、或いは前記基板に設けられる受動素子であることが望ましい。
【００１２】
前記半導体素子は、多数の入出力端子及び前記多数の入出力端子の上に設けられる多数のフリップチップのソルダジョイントを含み、前記基板は、パターニングされた金属配線及び前記金属配線に塗布されるパッシベーション（passivation）層を含み、前記パッシベーション層には一部領域に開口部を形成して、前記開口部に前記金属配線が露出して前記フリップチップのソルダジョイントが接合されるバンプパッドが形成されることが望ましい。
【００１３】
前記開口部に形成されるバンプパッドの露出された端部の高さは前記パッシベーション層の露出された端部の高さより低いことが望ましい。
【００１４】
前記開口部に形成されるバンプパッドの露出された端部と前記パッシベーション層の露出された端部は４μｍ以上の段差を持つことが望ましい。
【００１５】
本発明の他の態様による半導体素子パッケージング方法は、半導体素子を準備する段階と、基板を準備する段階と、前記基板で半導体素子が配置される収容領域の周辺部を取り囲むように前記基板に突出物を形成する段階と、前記半導体素子を前記突出物の内側の収容領域に落下させる段階と、半導体素子を基板上に実装させる段階と、を含み、前記収容領域の大きさを前記半導体素子の大きさよりも大きく形成し、前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される。
【００１６】
前記半導体素子を落下させる段階の後には、前記基板に振動を与えて前記半導体素子が基板の収容領域に正しい位置に位置させる段階を更に含むことが望ましい。
【００１７】
前記基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド及び第１接触端子を形成する過程を含み、前記基板に形成される突出物は前記第１接触端子にソルダボールを接合して形成することが望ましい。
【００１８】
前記基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド、第１及び第２接触端子を形成する過程を含み、前記基板に形成される突出物は前記第２接触端子に受動素子を接合して形成することが望ましい。
【００１９】
前記半導体素子を準備する段階は、多数の入出力端子を形成し、入出力端子上に多数のフリップチップのソルダジョイントを接合する過程を含み、前記基板を準備する段階では、前記パッシベーション層に前記バンプパッドを形成する開口部を形成し、前記半導体素子を落下させる段階では、前記半導体素子のフリップチップのソルダジョイントが前記開口部に配置されるように半導体素子を落下させることが望ましい。
【００２０】
前記基板を準備する段階で、前記バンプパッドは露出された端部の高さは、前記パッシベーション層の露出された端部の高さより低く形成されることが望ましい。
【００２１】
前記基板を準備する段階で、前記バンプパッドの露出された端部と前記パッシベーション層の露出された端部は、４μｍ以上の段差を持つことが望ましい。
【００２２】
前記基板を準備する段階で、前記開口部の大きさは、対応する半導体素子のフリップチップのソルダジョイントの大きさより１０μｍ以上大きく形成することが望ましい。
【００２３】
前記半導体素子を基板上に実装させる段階は、前記半導体素子が配置された基板をチャンバに入れてギ酸ガスに露出させる過程を含むことが望ましい。
【００２４】
そして、前記半導体素子を基板上に実装させる段階は、前記半導体素子が配置された基板をチャンバに入れる過程と、前記チャンバ内にギ酸ガスを入れる過程と、前記チャンバを１５０℃に温度を上昇させる過程と、前記チャンバを１５０〜２６０℃まで温度を上昇させる過程と、前記チャンバをピーク温度に維持させ、前記半導体素子が配置された基板をギ酸ガスに露出させながら半導体素子を基板上に実装させる過程と、を含んでなることが望ましい。
【発明の効果】
【００２５】
本発明によれば、半導体素子を基板上に配置する時に精度を低くしても半導体素子を正しく配置することが可能で、フラックス塗布工程を省略できることによって半導体パッケージング工程時間を著しく短縮できる効果がある。
【００２６】
また、従来、半導体素子を正しく配置するために使われた高精度で高価な整列装置がなくても、半導体パッケージング工程を行うことが可能であり、生産性を向上して単価を低くできる効果がある。
【図面の簡単な説明】
【００２７】
【図１】は、一般的な半導体素子の概略平面図である。
【図２】は、本発明による半導体素子パッケージの概略平面図である。
【図３】は、本発明による半導体素子パッケージの概略断面図である。
【図４】は、本発明による半導体素子パッケージの概略断面図である。
【図５】は、本発明の他の実施形態による半導体素子パッケージの概略平面図である。
【図６】は、本発明の他の実施形態による半導体素子パッケージの概略断面図である。
【図７】は、本発明の他の実施形態による半導体素子パッケージの概略断面図である。
【図８】は本発明による半導体素子パッケージング方法を示すフローチャートである。
【図９】は本発明による半導体素子パッケージのＸ−ｒａｙ分析写真である。
【発明を実施するための形態】
【００２８】
以下、添付図面に基づき、本発明の実施形態を更に詳しく説明する。
【００２９】
本発明は、以下に開示される実施形態に限定されるのではなく、多様な形態で実現されるものであり、本実施形態は本発明の開示を完全とし、通常の知識を持った者に発明の範疇を知らせるためのものである。
【００３０】
図１は、一般的な半導体素子の概略平面図であり、図２は本発明による半導体素子パッケージの概略平面図であり、図３及び図４は、図２に示す切断線Ａ−Ａ’によって切断した半導体素子パッケージを概略的に示す断面図である。
【００３１】
図面に示すように本発明による半導体素子パッケージは、半導体素子１０と、前記半導体素子１０に対向して配置される基板２０を含む。
【００３２】
図１のように半導体素子１０は、例えば中央部１２にメモリー、計算機能を行う集積回路が作られ、その周辺部に外部に電気信号を送受信するか、電力を供給するための多数の入出力端子１１が形成される半導体素子なら、どんな半導体素子でも構わない。本発明では半導体素子１０としてイメージセンサを例えて説明する。
【００３３】
前記入出力端子１１には、多数のフリップチップのソルダジョイント１３が接合される。
【００３４】
前記フリップチップのソルダジョイント１３は、半導体素子１０と基板２０とを電気的に連結する手段として、例えばソルダバンプを使うことができる。もちろんこれに限定されるのではなく、導電性を持った二つの元素又は二つの元素以上の合金を使うこともできて、二つ以上の物質を重ねて使うこともできる。
【００３５】
そして、前記半導体素子１０の中央部１２をシーリングするためのシーリングリング１５を更に備えることができる。前記シーリングリング１５の形態は前記中央部１２をパッケージングすることができるのなら、どんな形態でもいい。例えば、閉ルーフ形態のシーリングリング、所定の幅と長さを持って閉ルーフ形態で空気通路を持つ シーリングリング、又は所定の幅を持つ閉ルーフ形態のシーリングリングとその閉ルーフ部分の周辺に幅を持つ一つ又は二つの補助シーリングリングを備える形態など、いろいろな方法で実施することが可能で、本発明では閉ルーフ形態を持つシーリングリングを使っている。
【００３６】
基板２０はどんな種類の基板でも構わないが、本発明では半導体素子はイメージセンサであるため投光性材料を使うので、基板はガラス基板を使っている。
【００３７】
基板２０には、前記半導体素子１０が配置される収容領域５０が略中央領域に形成され、前記収容領域５０の周辺部に金属配線２１がパターニングされ、前記金属配線２１の上部にパッシベーション層２３を形成して絶縁させる。この時、前記パッシベーション層２３の一部領域に開口部を形成して前記開口部で前記金属配線２１を露出させることで、半導体素子１０と外部回路とを連結するための端子を形成する。前記半導体素子１０に接合されたフリップチップのソルダジョイント１３が接合されるバンプパッド２１ａ、ソルダボール３０が接合される第１接触端子２１ｂ及び前記シーリングリング１５が接合されるシーリングリングパッド２１ｃなどが端子として形成される。
【００３８】
この時、前記第１接触端子２１ｂは、前記収容領域５０の周辺部を取り囲む位置に配置される。そのため、前記第１接触端子２１ｂにソルダボール３０を接合してソルダボール３０による突出物構造を形成することで、多数のソルダボール３０によって前記収容領域５０が取り囲まれる形態を持つことが望ましい。例えば、前記半導体素子が四角形の形態を持って前記収容領域が四角形の形態を持つのなら、前記ソルダボールは前記半導体素子を取り囲む四つの辺にそれぞれ少なくとも一つ以上を設けることが望ましい。もちろんこれに限定されるのではなく、半導体素子が四角形ではなく他の形態を有する場合には、それぞれの辺に少なくとも一つ以上のソルダボールを配置することができる。
【００３９】
この時、前記ソルダボール３０によって取り囲まれて形成される収容領域５０の大きさは、その位置に実装される半導体素子１０の大きさより大きく形成され、一方向において４０〜１００μｍ大きく形成されることが望ましい。その理由は、半導体素子１０を基板２０上に位置させる時、前記収容領域５０が前記範囲より小さい場合はパッケージが形成された後にソルダボール３０と半導体素子１０の側面とが物理的に接触される可能性があり、これは半導体素子１０に電気的な問題を引き起こすおそれがある。一方、前記収容領域５０が前記範囲より大きい場合は、収容領域５０に位置する半導体素子１０が周辺のソルダボール３０で形成される突出物の内側（収容領域）で動く余地が大きく、半導体素子１０上のフリップチップのソルダジョイント１３が対応する基板２０の端子ではなく隣接する端子に接合されてフリップチップの製造不良率が上がってしまうからである。
【００４０】
前記収容領域５０はソルダボール３０によって形成されることに限定されるのではなく、半導体素子１０を基板２０上に実装させるために位置決めする時に、収容領域５０を取り囲んで枠の役割をすることで、半導体素子１０が収容領域からずれないのであれば、どんな構成要素から形成されてもいい。例えば、基板２０上に実装されるキャパシタなどのような受動素子によって突出物の構造を形成することもできる。
【００４１】
図５は、本発明の他の実施形態による半導体素子パッケージの概略平面図であり、図６及び図７は、図５に示す切断線Ｂ−Ｂ’によって切断した半導体素子パッケージを概略的に示す断面図である。
【００４２】
図面に示すように本発明の他の実施形態は、半導体素子１０のノイズを減少させるために使われるキャパシタ（capacitor）４０で、半導体素子１０が配置される収容領域５０を取り囲んで、枠の役割をするように構成する。
【００４３】
基板２０には、前述された実施形態のように、前記半導体素子１０が配置される収容領域５０が略中央領域に形成され、前記収容領域５０の周辺部に金属配線２１がパターニングされ、前記金属配線２１の上部にパッシベーション層２３が形成され、一部領域に開口部を形成して様々な端子が形成される。このような端子として、前記バンプパッド２１ａ、第１接触端子２１ｂ及びシーリングリングパッド２１ｃとともに前記キャパシタ４０が接合される第２接触端子２１ｄが形成される。
【００４４】
この時、前記第２接触端子２１ｄは、前記収容領域５０の周辺部を取り囲む位置に配置される。そのため、前記第２接触端子２１ｄにキャパシタ４０を接合して突出物構造を形成することで、多数のキャパシタ４０によって前記収容領域５０が取り囲まれる形態を持つことが望ましい。本発明の前記キャパシタ４０の役割の中で、収容領域を取り囲む枠としての役割は、前述されたソルダボール３０と同じである。従って、キャパシタ４０の配置と、個数と、キャパシタ４０によって取り囲まれて形成される収容領域５０の大きさは、前述した実施形態でソルダボール３０とほとんど同じである。
【００４５】
そして、本発明で基板２０上のパッシベーション層２３に開口部を形成することにより定められるバンプパッド２１ａは、露出された上部の高さがパッシベーション層２３の露出された上部の高さより低い。その理由はバンプパッド２１ａが形成される位置にバンプパッド２１ａとパッシベーション層２３の段差によって開口部が窪みのある形態を持つようになるからである。以下、バンプパッドを定義するためにパッシベーション層に形成された開口部を‘窪み部２５’と称する。このような、窪み部２５の形成によって半導体素子１０を基板２０上に実装させるために配置する時に、半導体素子１０のフリップチップのソルダジョイント１３が窪み部２５に固定される効果を得ることができる。つまり、半導体素子１０が基板２０上の正しい位置に配置される役割と、正しい位置に配置された後に正しい位置からずれることを防止する役割を果たすことができる。このような窪み部２５の深さｄ１、即ちバンプパッド２１ａの露出された上部とパッシベーション層２３の露出された上部の高さの差は４μｍ以上になるようにして、フリップチップのソルダジョイント１３を窪み部２５に正しく配置させたり、その状態を維持させたりすることが望ましい。もちろん、窪み部２５の最大の深さｄ１はパッシベーション層２３の高さと同じか、より低く形成されることが望ましい。
【００４６】
また、前記窪み部２５の大きさｄ２は、対応されるバンプパッド２１ａに接合される半導体素子１０のフリップチップのソルダジョイント１３の大きさより１０μｍ以上大きく形成されることが望ましい。その理由は、フリップチップのソルダジョイント１３の大きさより窪み部２５の大きさをもっと大きくし、半導体素子１０を基板２０上に実装させるために位置させる段階で、半導体素子１０を突出物（ソルダボール又はキャパシタ）の内側の収容領域５０に落下させた時に半導体素子１０のフリップチップのソルダジョイント１３が前記窪み部２５に位置させる確率を高めるためである。もちろん窪み部２５の最大の大きさは接した窪み部２５と干渉を起こさない範囲で形成されることが望ましい。
【００４７】
以下では、前記の構成のような半導体素子パッケージのパッケージング方法を図面を参照して詳細に説明する。
【００４８】
図８は、本発明による半導体素子パッケージング方法を示すフローチャートである。
【００４９】
本発明による半導体素子パッケージング方法は、半導体素子１０を準備する段階と、基板２０を準備する段階と、前記基板２０で半導体素子１０が配置される収容領域５０周辺部を取り囲むように前記基板に突出物を形成する段階と、前記半導体素子１０を前記突出物の内側の収容領域５０に落下させる段階と、半導体素子１０が配置された基板２０をチャンバに入れてギ酸ガスに露出させながら半導体素子１０を基板２０上に実装させる段階を含む。
【００５０】
半導体素子１０を準備する段階は、多数の半導体素子を含む半導体ウェーハの製作で始まる。半導体ウェーハの製作は、通常、ファブアウト（fab-out）と呼ばれる段階まではチップメーカー（chip maker）が製作して供給し、本発明のパッケージに適用するためにはファブアウト後に、更なる後工程が要求されるので、以下では後工程の部分のみを説明する。
【００５１】
この後工程は、半導体素子の多様な構成によって多数の入出力端子１１を形成し、前記入出力端子１１上に多数のフリップチップのソルダジョイント１３を接合する。この時、前記多数の入出力端子１１の中でフリップチップのソルダジョイント１３が接合されない入出力端子上にシーリングリング１５も一緒に接合することができる。
【００５２】
基板２０を準備する段階は、前記半導体素子１０と電気的に連結される少なくとも一つの単位基板に、前記単位基板の上部面に少なくとも一つの金属層を形成した後にこれをパターニングして金属配線２１を形成し、前記金属配線２１を保護するパッシベーション層２３を形成した後に金属配線２１の一部領域を露出させるようにパターニングして、前記フリップチップのソルダジョイント１３が接合されるバンプパッド２１ａ及びパッケージを外部回路基板と電気的に連結をするための第一接触端子２１ｂを形成する。そして、前記シーリングリング１５が接合されるシーリングリングパッド２１ｃなどを更に形成することができる。
【００５３】
この時、前記バンプパッド２１ａを形成するために定められた窪み部２５は、前述のように前記バンプパッド２１ａの露出された上部の高さがパッシベーション層２３の露出された上部の高さより低く位置されるように形成して、望ましくは前記バンプパッド２１ａの上部とパッシベーション層２３の上部の高さの差が４μｍ以上になるようにし、窪み部２５の大きさが対応する半導体素子１０のフリップチップのソルダジョイント１３の大きさより１０μｍ以上大きく形成することが望ましい。
【００５４】
基板２０に突出物を形成する段階は、前記第１接触端子２１ｂを収容領域５０の周辺に形成して収容領域５０を取り囲むように配置して、前記第１接触端子２１ｂにソルダボール３０を接合させることを含む。この時、前記収容領域５０の大きさは、前述したように半導体素子１０の大きさより大きく形成し、一方向において４０〜１００μｍ大きく形成するのが望ましい。
【００５５】
また、ソルダボール３０による突出物の形成に限定されるのではなく、基板２０を準備する段階で金属配線２１上にキャパシタ４０などの受動素子が接合される第２接触端子２１ｄを更に形成し、前記第２接触端子２１ｄにキャパシタ４０を接合することで突出物を形成することもできる。もちろん、前記キャパシタ４０は前記ソルダボール３０と同じく収容領域５０周辺部を取り囲むように配置される。
【００５６】
半導体素子１０を落下させる段階は、半導体素子１０を基板２０上に形成された収容領域５０に落下させて正しい位置に位置させる段階であって、本段階では収容領域５０の周辺部に備われた突出物、例えばソルダボール３０又はキャパシタ４０を枠にしてその内側部、即ち収容領域５０に半導体素子１０を落下させる。このようにソルダボール３０又はキャパシタ４０によって枠が構成されれば、半導体素子１０を正しい位置に配置させるための高精度の装置がなくても、半導体素子１０を収容領域５０からずれないように落下させることができる。そして、半導体素子１０が収容領域５０に位置すれば、半導体素子１０に突出されて接合されたフリップチップのソルダジョイント１３が基板２０上に形成された窪み部２５に配置されるようになる。このように基板２０上に配置された半導体素子１０は突出物（ソルダボール及びキャパシタ）及び窪み部２５によって正しく配置されて、配置された後にもその位置からずれることが防止される。
【００５７】
従って、本発明で半導体素子１０を落下させるために使われる装置は、従来のフリップチップボンディング装置と違い、フラックス塗布機能や超音波又は熱ボンディング機能を省略可能である。本発明の装置は、半導体素子をピックアップした後に反転させて、基板の突出物の形成された収容領域に高速で落とす。このような装置は、例えばピックアンドドロップ（pick & drop）装置が使え、このような装置は従来のフリップチップボンディング装置に比べて価格及び生産性が３倍以上改善される。
【００５８】
本発明では、半導体素子１０が落下されて収容領域５０に位置するようになるが、少しずれて配置されてフリップチップのソルダジョイント１３が窪み部２５に配置されない場合に備えて、半導体素子１０を落下させる段階の後に前記基板２０に振動を与えて前記半導体素子１０が基板２０の収容領域５０に正しく配置させる段階を更に含むことができる。
【００５９】
基板２０上に半導体素子１０が少しずれて配置された状態で基板２０に振動を与えることによって、半導体素子１０のフリップチップのソルダジョイント１３が対応するバンプパッド２１ａが位置する窪み部２５に落ちて配置されるようになる。この時、振動を与える手段を落下装置に装着して、半導体素子１０を落下させる段階が行われる装置と同じ装置で振動を与える過程を行うこともできるし、別途の振動手段を用意して別途の装置で振動を与えることもできる。
【００６０】
この時、この振動は半導体素子１０が突出部から抜けて外れないほどの程度で、半導体素子１０のフリップチップのソルダジョイント１３が対応する窪み部２５に配置された後には外れない程度であることが望ましい。
【００６１】
半導体素子１０を基板２０上に実装させる段階は、ギ酸ガス（formic acid gas）を利用するフラックスを使わないソルダリング方法であって、半導体素子１０が配置された基板２０を真空リフローチャンバに入れて、ギ酸ガスに露出させながらチャンバ内の温度を上昇させてフリップチップのソルダジョイント１３及びシーリングリング１５を接合させる。
【００６２】
まず、本発明に使われるギ酸について説明すると、ギ酸（formic acid）は蟻酸とも呼ばれ、沸点１００．５℃、融点８．４℃、比重１．２２、無色で刺激的なにおいがし、室温で液体状態であり、水によく溶ける特性を持っている。このようなギ酸はリフロー温度で下記の化学式１のように酸化膜と反応して金属化合物を形成し、形成された金属化合物はまた下記の化学式２のように還元されて金属表面の酸化膜を除去する。
＜化学式１＞
１５０〜２００℃の温度範囲で、
ＭＯ＋２ＨＣＯＯＨ＝Ｍ（ＣＯＯＨ）2＋Ｈ2Ｏ
＜化学式２＞
２００℃以上の温度範囲で、
Ｍ（ＣＯＯＨ）2＝Ｍ＋ＣＯ2＋Ｈ2
Ｈ2＋ＭＯ＝Ｍ＋Ｈ2Ｏ
前記化学式１及び２でＭは金属（metal）を意味する。
【００６３】
以下、半導体素子１０を基板２０上に実装させる段階を、より詳しく説明する。
【００６４】
先ず、半導体素子１０が配置された基板２０をチャンバに入れる。この時、前記チャンバは真空リフローチャンバであって、例えば半導体製造工程において広く使われるＲＴＰ（Rapid Thermal Process）のように、基板の下面にハロゲンランプが装着され、温度センサでサンプルの温度を測定しながら真空雰囲気の中で高速で精密に温度を調節することができる装置である。真空リフローチャンバへのガス供給はＭＦＣ（Mass Flow Controller）を利用して精密に制御することができる。
【００６５】
基板２０を真空リフローチャンバに入れた後、真空リフローチャンバ内にギ酸ガスを供給する。室温で液体で存在するギ酸（formic acid）を供給するために窒素ガスをキャリアガスとして使い、真空リフローチャンバにギ酸ガスを供給する。そして、真空リフローチャンバ内部温度を１５０℃まで上昇させる。この時、基板２０及び半導体素子１０の熱的損傷を防止するために、毎秒１℃ずつ上昇させることが望ましい。そして、真空リフローチャンバ内部の圧力は５ｍＴｏｒｒに維持するのが望ましい。
【００６６】
真空リフローチャンバ内部温度を１５０℃まで上昇させた後、継続的に窒素５ＳＬＭ（Standard Literper Minute）とギ酸ガス０．５ＳＬＭを供給して真空リフローチャンバを１５０〜２６０℃まで上昇させる。この時、毎秒０．５℃ずつ温度を上昇させる。そうすると、前記化学式１及び化学式２のような反応が行われる。正確には２００℃までは化学式１による金属化合物を形成し、２００℃以上では化学式２による金属化合物の還元が行われて酸化膜を除去するようになる。
【００６７】
そして、真空リフローチャンバをピーク温度、例えば２６０℃から３０秒くらい維持する。この時、化学式２による金属化合物の還元が継続的に行われると同時にフリップチップのソルダジョイント１３及びシーリングリング１５の接合が行われ、基板２０上に半導体素子１０が接合される。この時、フリップチップのソルダジョイント１３及びシーリングリング１５に対応するバンプパッド２１ａ及びシーリングパッド２１ｃがある程度の位置ずれがあるとしても、接合が進行されれば溶融されるフリップチップのソルダジョイント１３及びシーリングリング１５の表面張力によってフリップチップのソルダジョイント１３及びシーリングリング１５がバンプパッド２１ａ及びシーリングパッド２１ｃの方に引かれるようになり、このような力によって半導体素子１０が基板２０上の正しい位置に実装される。
【００６８】
もちろん、ソルダジョイント及びシーリングリングの組成物の変化によって、フリップチップのソルダジョイント及びシーリングリングの接合温度を変化させることができる。
【００６９】
半導体素子１０が基板２０上に実装されれば、真空リフローチャンバ内部のガスを真空ポンプを使って外部に排気する。
【００７０】
次に、本発明による半導体素子パッケージング方法の効率性を検証するための実験を実施した結果を説明する。
【００７１】
本発明の半導体素子パッケージング方法によって合計３回の実験を行い、その結果、基板の上の計１３１５個の単位基板で正常に半導体素子のフリップチップのソルダジョイントが配置されて正しいジョイントの行われた比率は９５％以上であった。
【００７２】
そして、図９は、本発明による半導体素子パッケージのＸ−ｒａｙ分析写真である。
【００７３】
図９に示すように半導体素子と基板が正確に正しい位置にボンディングされていることが確認てきる。なお、フリップチップのソルダジョイントとシーリングリング内部にボイド（void）がほとんどないことが分かる。従来のフラックスを使ってソルダリングする製品ではリフロー工程条件やプラグ使用量、バンプパッドと接続端子の酸化程度によってボイドの発生を制御することが難しかった。このようなボイドは大きさや個数が基準値以上を超えると、製品の信頼性に非常に悪い影響を及ぼす。しかし、本発明の場合ほとんど完璧にボイドがない製品を生産することができる。
【００７４】
本発明の実施形態では、イメージセンサ、ガラス基板及びギ酸ガスによる無フラックスソルダリング方法について説明したが、これに限定されることなく、本発明の技術思想を超えない限り、様々な半導体素子、基板及び酸化膜の除去方法で行うことができる。
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子に対向して配置される基板と、を含み、
前記半導体素子と対向する基板の対向面には前記半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、
前記収容領域の大きさは、前記半導体素子の大きさよりも大きく形成され、
前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される
ことを特徴とする半導体素子パッケージ。
【請求項２】
前記突出物は、前記基板に接合されるソルダボールであるか、或いは前記基板に設けられる受動素子であることを特徴とする請求項１記載の半導体素子パッケージ。
【請求項３】
前記半導体素子は、多数の入出力端子及び前記多数の入出力端子の上に設けられる多数のフリップチップのソルダジョイントを含み、
前記基板は、パターニングされた金属配線及び前記金属配線に塗布されるパッシベーション層を含み、
前記パッシベーション層には一部領域に開口部を形成し、前記開口部に前記金属配線が露出して前記フリップチップのソルダジョイントが接合されるバンプパッドが形成されることを特徴とする請求項１又は２記載の半導体素子パッケージ。
【請求項４】
前記開口部に形成されるバンプパッドの露出された端部の高さはパッシベーション層の露出された端部の高さより低いことを特徴とする請求項３記載の半導体素子パッケージ。
【請求項５】
前記開口部に形成されるバンプパッドの露出された端部とパッシベーション層の露出された端部は４μｍ以上の段差を持つことを特徴とする請求項４記載の半導体素子パッケージ。
【請求項６】
半導体素子を準備する段階と、
基板を準備する段階と、
前記基板で半導体素子が配置される収容領域の周辺部を取り囲むように前記基板に突出物を形成する段階と、
前記半導体素子を前記突出物の内側の収容領域に落下させる段階と、
半導体素子を基板上に実装させる段階と、を含み、
前記収容領域の大きさを前記半導体素子の大きさよりも大きく形成し、
前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される
ことを特徴とする半導体素子パッケージング方法。
【請求項７】
半導体素子を落下させる段階の後には、前記基板に振動を与えて前記半導体素子が基板の収容領域の正しい位置に配置させる段階を更に含むことを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項８】
基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド及び第１接触端子を形成する過程を含み、
前記基板に形成される突出物は前記第１接触端子にソルダボールを接合して形成することを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項９】
基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド、第１及び第２接触端子を形成する過程を含み、
前記基板に形成される突出物は前記第２接触端子に受動素子を接合して形成することを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項１０】
半導体素子を準備する段階は、多数の入出力端子を形成し、入出力端子上に多数のフリップチップのソルダジョイントを接合する過程を含み、
基板を準備する段階では、前記パッシベーション層に前記バンプパッドを形成する開口部を形成し、
半導体素子を落下させる段階では、前記半導体素子のフリップチップのソルダジョイントが前記開口部に配置されるように半導体素子を落下させることを特徴とする請求項８又は９記載の半導体素子パッケージング方法。
【請求項１１】
基板を準備する段階で、前記バンプパッドは露出された端部の高さは、パッシベーション層の露出された端部の高さより低く形成されることを特徴とする請求項８又は９記載の半導体素子パッケージング方法。
【請求項１２】
基板を準備する段階で、前記バンプパッドの露出された端部とパッシベーション層の露出された端部は４μｍ以上の段差を持つことを特徴とする請求項１１記載の半導体素子パッケージング方法。
【請求項１３】
基板を準備する段階で、前記開口部の大きさは、対応する半導体素子のフリップチップのソルダジョイントの大きさより１０μｍ以上大きく形成することを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項１４】
半導体素子を基板上に実装させる段階は、
半導体素子が配置された基板をチャンバに入れてギ酸ガスに露出させる過程を含むことを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項１５】
半導体素子を基板上に実装させる段階は、
半導体素子が配置された基板をチャンバに入れる過程と、
チャンバ内にギ酸ガスを入れる過程と、
前記チャンバを１５０℃に温度を上昇させる過程と、
前記チャンバを１５０〜２６０℃まで温度を上昇させる過程と、
前記チャンバをピーク温度に維持させ、半導体素子が配置された基板をギ酸ガスに露出させながら半導体素子を基板上に実装させる過程と、を含んでなることを特徴とする請求項１９記載の半導体素子パッケージング方法。
【請求項１】
半導体素子と、
前記半導体素子に対向して配置される基板と、を含み、
前記半導体素子と対向する基板の対向面には前記半導体素子が配置される収容領域の周辺部を取り囲む多数の突出物が設けられ、
前記収容領域の大きさは、前記半導体素子の大きさよりも大きく形成され、
前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される
ことを特徴とする半導体素子パッケージ。
【請求項２】
前記突出物は、前記基板に接合されるソルダボールであるか、或いは前記基板に設けられる受動素子であることを特徴とする請求項１記載の半導体素子パッケージ。
【請求項３】
前記半導体素子は、多数の入出力端子及び前記多数の入出力端子の上に設けられる多数のフリップチップのソルダジョイントを含み、
前記基板は、パターニングされた金属配線及び前記金属配線に塗布されるパッシベーション層を含み、
前記パッシベーション層には一部領域に開口部を形成し、前記開口部に前記金属配線が露出して前記フリップチップのソルダジョイントが接合されるバンプパッドが形成されることを特徴とする請求項１又は２記載の半導体素子パッケージ。
【請求項４】
前記開口部に形成されるバンプパッドの露出された端部の高さはパッシベーション層の露出された端部の高さより低いことを特徴とする請求項３記載の半導体素子パッケージ。
【請求項５】
前記開口部に形成されるバンプパッドの露出された端部とパッシベーション層の露出された端部は４μｍ以上の段差を持つことを特徴とする請求項４記載の半導体素子パッケージ。
【請求項６】
半導体素子を準備する段階と、
基板を準備する段階と、
前記基板で半導体素子が配置される収容領域の周辺部を取り囲むように前記基板に突出物を形成する段階と、
前記半導体素子を前記突出物の内側の収容領域に落下させる段階と、
半導体素子を基板上に実装させる段階と、を含み、
前記収容領域の大きさを前記半導体素子の大きさよりも大きく形成し、
前記突出物は、前記基板の上にパターニングされた金属配線に接着されて形成される
ことを特徴とする半導体素子パッケージング方法。
【請求項７】
半導体素子を落下させる段階の後には、前記基板に振動を与えて前記半導体素子が基板の収容領域の正しい位置に配置させる段階を更に含むことを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項８】
基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド及び第１接触端子を形成する過程を含み、
前記基板に形成される突出物は前記第１接触端子にソルダボールを接合して形成することを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項９】
基板を準備する段階は、基板上に金属配線をパターニングし、金属配線上にパッシベーション層を形成して一部領域で金属配線を露出させてバンプパッド、第１及び第２接触端子を形成する過程を含み、
前記基板に形成される突出物は前記第２接触端子に受動素子を接合して形成することを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項１０】
半導体素子を準備する段階は、多数の入出力端子を形成し、入出力端子上に多数のフリップチップのソルダジョイントを接合する過程を含み、
基板を準備する段階では、前記パッシベーション層に前記バンプパッドを形成する開口部を形成し、
半導体素子を落下させる段階では、前記半導体素子のフリップチップのソルダジョイントが前記開口部に配置されるように半導体素子を落下させることを特徴とする請求項８又は９記載の半導体素子パッケージング方法。
【請求項１１】
基板を準備する段階で、前記バンプパッドは露出された端部の高さは、パッシベーション層の露出された端部の高さより低く形成されることを特徴とする請求項８又は９記載の半導体素子パッケージング方法。
【請求項１２】
基板を準備する段階で、前記バンプパッドの露出された端部とパッシベーション層の露出された端部は４μｍ以上の段差を持つことを特徴とする請求項１１記載の半導体素子パッケージング方法。
【請求項１３】
基板を準備する段階で、前記開口部の大きさは、対応する半導体素子のフリップチップのソルダジョイントの大きさより１０μｍ以上大きく形成することを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項１４】
半導体素子を基板上に実装させる段階は、
半導体素子が配置された基板をチャンバに入れてギ酸ガスに露出させる過程を含むことを特徴とする請求項６記載の半導体素子パッケージング方法。
【請求項１５】
半導体素子を基板上に実装させる段階は、
半導体素子が配置された基板をチャンバに入れる過程と、
チャンバ内にギ酸ガスを入れる過程と、
前記チャンバを１５０℃に温度を上昇させる過程と、
前記チャンバを１５０〜２６０℃まで温度を上昇させる過程と、
前記チャンバをピーク温度に維持させ、半導体素子が配置された基板をギ酸ガスに露出させながら半導体素子を基板上に実装させる過程と、を含んでなることを特徴とする請求項１９記載の半導体素子パッケージング方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−５４６１１（Ｐ２０１２−５４６１１Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１１−２６４１６２（Ｐ２０１１−２６４１６２）
【出願日】平成２３年１２月２日（２０１１．１２．２）
【分割の表示】特願２０１０−５３０９３８（Ｐ２０１０−５３０９３８）の分割
【原出願日】平成２０年１０月２８日（２００８．１０．２８）
【出願人】（５０９３０９７９８）オプトパック シーオー エルティディー (3)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２３年１２月２日（２０１１．１２．２）
【分割の表示】特願２０１０−５３０９３８（Ｐ２０１０−５３０９３８）の分割
【原出願日】平成２０年１０月２８日（２００８．１０．２８）
【出願人】（５０９３０９７９８）オプトパック シーオー エルティディー (3)
【Ｆターム（参考）】
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