半導体素子
【課題】 発振のS/N比を向上させ、安定した波形の低周波発振を可能とする半導体素子を提供する。
【解決手段】 低周波発振半導体素子10は、半導体基板1と、半導体基板1の裏面に接して配置された裏面電極4と、半導体基板1の表面に接し、平面的に見て裏面電極4と重なるように形成されたパッド電極2とを備えている。パッド電極2の垂直真下の領域Aに存在する半導体基板1の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である。
【解決手段】 低周波発振半導体素子10は、半導体基板1と、半導体基板1の裏面に接して配置された裏面電極4と、半導体基板1の表面に接し、平面的に見て裏面電極4と重なるように形成されたパッド電極2とを備えている。パッド電極2の垂直真下の領域Aに存在する半導体基板1の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子に関し、より具体的には静電圧の印加により低周波発振をする半導体素子に関するものである。
【背景技術】
【0002】
図21に示すように、半絶縁性GaAs基板101の一方の表面に2つの電極102,104を間隔をおいて配置し、その2つの電極間に静電界1〜2kV/cmを印加することによって低周波発振する現象が知られている(非特許文献1参照)。この現象は、半導体のバンドギャップの伝導帯と価電子帯との間のトラップ準位を有する欠陥にトラップされたキャリアの周囲に電界が誘起され、電界の勾配方向に沿って移動することによって生起する。低周波の周期は、キャリアが上記2つの電極102,104の間を通過する時間に対応する。また、上記の半絶縁性GaAs基板の温度を変化させることにより、上記低周波発振の周波数が大きく変化する。
【非特許文献1】G.N.Maracas and D.A.Johnson, "Experimental evaluation of low-frequency oscillations in undoped GaAs to probe deep level parameters", Appl. Phys. Lett., 46(3), 1 February 1985 pp.305-307.
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記のように2つの電極を1つの表面に配置して低周波発振させた場合、波形が安定せず、またS/N比が悪い。このため、上記の低周波発振現象の利用をはかろうとしても、実用的にほとんど利用することができなかった。
【0004】
本発明は、上記の発振のS/N比を向上させ、安定した波形の低周波発振を可能とする半導体素子を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明の半導体素子は、半導体基板と、半導体基板の裏面に接して配置された裏面電極と、半導体基板の表面に接し、平面的に見て裏面電極と重なるように形成された表面電極とを備えている。表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である。
【0006】
上記の構成により、表面電極と裏面電極との間に、半導体基板面に平行な部分を有する薄板状(面状)電界部を精度よく形成することができる。このため、安定した波形の低周波発振を再現性よく得ることができる。なお、上記の半導体基板は、静電場の印加により低周波発振する可能性がある半導体基板であればどのような半導体基板であってもよい。以後の説明においても同様である。
【0007】
本発明の別の半導体素子は、半導体基板と、半導体基板の裏面に接し、裏面全体を被覆するように配置された裏面電極と、半導体基板の表面に接し、平面的に見て裏面電極に含まれるように形成された表面電極と、表面に接し、表面電極と間隔をあけ、表面電極を取り囲み、平面的に見て裏面電極と重なるように配置され、表面電極と同電位にされたガード電極とを備えている。表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である。
【0008】
上記の構成において、表面リーク電流を低減することができる。また、ガード電極が裏面電極と対向して半導体基板内に実質的に基板面に平行な薄板状電界部を形成する。このため、非常に安定した波形の低周波発振を得ることができる。なお、上記の表面電極、裏面電極またはガード電極と、半導体基板との接触は、オーミック接触であることが好ましい。
【0009】
また、本願発明者らは、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度によって、発振波形が大きく変化することを見出した。具体的には、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度を0または3×104/cm2以上とすることにより、発振のS/N比を向上することができ、安定した波形の低周波発振が可能となることを見出した。この理由としては、エッチピット密度を上記のように規定すると、半導体基板内部における電界が均一化し、電界集中が起こりにくくなるためであると考えられる。
【0010】
なお、半導体基板のエッチピット密度が6×104/cm2を超えると、リネージ(転位の密集した欠陥)が発生しやすくなる。リネージが存在するとその部分で電流リークが発生するので、低周波発振の波形が乱れる、あるいは発振しなくなる。本発明の半導体素子においては、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度が6×104/cm2以下であるので、リネージの発生を抑止することができる。
【発明の効果】
【0011】
本発明の半導体素子によれば、発振のS/N比を向上することができ、安定した波形の低周波発振が可能となる。
【発明を実施するための最良の形態】
【0012】
次に図面を用いて、本発明の実施の形態について説明する。図1は本発明の実施の形態における低周波発振半導体素子10を例示する断面図である。図1において、半絶縁性GaAs基板(半導体基板)1の裏面全体に裏面電極4が形成され、表面側に表面電極のパッド2と、パッド2から間隔11をおいてパッドと同電位にされたガード電極3とが配置されている。パッド2とガード電極3とはともに接地されてもよい。ガード電極3は、裏面電極4と同様に半導体基板1の端まで被覆している。また、パッド2の垂直真下の領域Aに存在する半絶縁性GaAs基板1の表面のエッチピット密度は、0または3×104/cm2以上6×104/cm2以下である。
【0013】
ここで用いる半導体基板は、静電圧の印加により低周波発振が生じる半導体であれば、どのようなものでもよい。静電圧の印加により低周波発振が生じる半導体としては、静電圧をかけたときにキャリアが深い準位にトラップされる確率が増大する半導体が該当する。たとえば、深い準位にキャリアがトラップされるときにクーロン反発力が働き、トラップするのにエネルギーポテンシャルを超える必要があるトラップの場合(負にイオン化している深い準位に電子がトラップされる場合や、正に捕獲しているトラップに正孔がトラップされる場合)や、深い準位にトラップすることにより深い準位の構造が若干変化する(格子緩和と呼ばれる)が、そのトラップするのにエネルギーポテンシャルが存在する場合などが該当する。とくに、深い不純物準位が均一に分布するようにされた半絶縁性半導体が好ましい。また、半導体基板の表層部などに局所的に不純物領域があってもよい。半絶縁性GaAs、p型Ge、CdSe、InSbなどを挙げることができる。
【0014】
図2は、図1に示す半導体素子10の平面図である。円形のパッド2を取り囲むようにガード電極3が配置されている。上記の半導体素子10は、LEC(Liquid Encapsulated Czochralski)法で作製した半絶縁性GaAsのウェハに、フォトリソグラフィ法、リフトオフ法を適用して、電極が所定の周期で繰り返されるように電極膜パターンを形成した。電極膜の材質は、AuGe/Ni/Auである。パッド電極のサイズは200μm直径の円形、またガード電極とパッド電極との間隔11は10μmとした。使用したGaAs基板1の厚みは616μmであり、比抵抗は2.6E7Ωcmである。また、パッド2の垂直真下の領域Aに存在するエッチピット密度を上記の値に設定することが可能であるように、半絶縁性GaAsのウェハの転位密度が制御されている。
【0015】
このあと、図3に示すように上記ウェハに形成された隣り合う半導体素子10の境界に切れ込みを入れ、半絶縁性GaAs基板をへき開させることにより、半導体素子10を個片化した。へき開され個片化された半導体素子(チップ)10は5mm角とした。個片化されたままのチップの端面は、へき開面17が露出している。
【0016】
このあと、上記個片化した半導体素子(チップ)に対してチップエッチ処理を適用した。チップエッチ処理では、個片化された上記のチップを硫酸系エッチャントにより、半導体の表層2μm〜3μmを除去するエッチングを行なった。エッチングで除去する表層は0.01μm以上あればよい。このチップエッチでは、パッド電極2とガード電極3との間隔11の底部のGaAs基板は、図4に示すように浅い凹部16のようにエッチングされる。この浅い凹部16の最も深い部分が当初の表面から2〜3μm深い位置となる。上記のように、この深さは0.01μm以上あればよい。また、上記の材質の電極パッドおよびガード電極は、硫酸系エッチャントによってエッチされないので、エッチングを深く行なう場合には、GaAs基板がエッチされ、上記の間隔11の両側の電極膜下部コーナの下面を露出する場合も生じる。
【0017】
チップの端面17は、図5に示すように、へき開面に特有の段差17aなどがミクロな結晶面の食い違いを鋭敏に反映して形成される。0.01μm以上の表層を除くチップエッチを行なうと、このへき開面のミクロな結晶面の鋭敏な食い違いを表わす段差はほとんど痕跡がないほどなだらかな起伏へと解消される。
【0018】
チップエッチによって、上記のように、GaAs基板表面部の電極の間に浅い(深さ0.01μm以上)凹部が生じ、端面のへき開面におけるミクロな段差は、図6に示すようになだらかな起伏へと変化する。また、深いチップエッチを行なうと、パッド電極とガード電極との間に面するそれぞれの電極の底部のコーナ部の下の半導体表面が除去されて、コーナ部底面が露出される場合もある。
【0019】
上記の(a1)ガード電極および(a2)チップエッチの作用は、表面リーク電流の抑制およ制御された基板面に平行な薄板状電界部の形成を通じて、S/N比に優れ、安定した波形の低周波電流発振を得ることができる。
【実施例1】
【0020】
半絶縁性GaAs基板を用い、電極パターンを上述の方法で形成した。パッド電極とそれを取り囲むガード電極とを形成し、図1に示す低周波発振半導体素子を用意した。ウエハ厚み(パッド電極と裏面電極との間隔)は625μmとした。パッド電極の垂直真下の領域に存在する半絶縁性GaAs基板の表面のエッチピット密度を3×104/cm2以上6×104/cm2以下とした。
【0021】
図7に低周波発振の測定システムを示す。図7に示すように、低周波発振半導体素子10において、ガード電極3およびパッド電極2をともに接地し同電位にし、裏面電極4に電圧を印加し、パッド電極2に流れる電流を測定した。この方法(3端子ガード法)を用いると、表面リーク電流はガード電極3に流れる。また、電界分布は、パッド電極2およびガード電極3から構成される表面側の電極と、裏面電極4との間で基板面に平行になるように均一に制御することができる。
【0022】
低周波発振半導体素子の裏面電極から印加された電圧に対する室温でのパッド電流特性を図8に示す。図8によれば、電圧約40Vまではオーミック特性であるが、それ以上では電流増加が小さくなり、サブリニア特性を示す。そして、約75V以上で負性微分抵抗を示す。
【0023】
図9(a)〜(f)は、図8に示す各電圧ごとの電流波形を示す図であり、また、図10(a)〜(f)は図9(a)〜(f)の電流波形の周波数スペクトルを示す図である。電流波形およびその周波数スペクトルは、上記のパッド電流を電流アンプでゲイン1×108で増幅した後、それぞれオシロスコープ、FFTアナライザで測定した。
【0024】
図9(a)および図10(a)に示すように、印加電圧50V以下では発振は観測されなかった。70Vでは、図9(b)に示すように電流波形は観測されなかったが、図10(b)に示すように周波数スペクトル観測で微小な発振(20pA(p-p、4.3Hz)が観測された。
【0025】
微分負性抵抗が表れるしきい値電圧である75V印加では、図9(c)に示すように、サイン波形状の発振が観測された。また、スペクトル測定で、図10(c)に示すように、第2高調波が8.8Hzに観測された(主発振波の周波数は4.4Hz)。75〜79Vの印加では、図9(d)〜(e)および図10(d)〜(e)に示すように、印加電圧の増加に伴い、さらなる高調波が観測された。さらに、80V印加では非周期的波形、複雑なスペクトルで特徴付けられるカオス的振舞いを示した(図9(f)および図10(f))。
【0026】
上記のガード電極の配置と、チップエッチの適用との結果、表面リーク電流の低減、電界分布均一化等を実現して、安定な低周波発振を得ることができた。
【0027】
図11は、電圧75V印加における発振周波数の温度依存性を示す図である。269K〜320Kの温度範囲で主発振の周波数fp(Hz)は、fp=2.4E14exp(−0.81eV/kT)(ここにTは絶対温度(K)、kはボルツマン定数(単位:eV/K)を表わす)と表示することができ、強い温度依存性を示した。この特性を利用して発振周波数を測定すれば温度を求めることができる。上式のように強い温度依存性を示す低周波発振半導体素子を用いることにより分解能の高い温度センサを得ることが可能となる
。上記の低周波発振素子では、約50Kの温度変化により発振周波数が270倍変化することになる。上記の低周波発振半導体素子は、パッド電極を取り囲むようにガード電極を設け、かつチップに個片化した後にチップエッチを行なったものである。
【0028】
次に、ガードリングを配置しない構造やチップエッチ不実施の場合について説明する。
【実施例2】
【0029】
実施例1と同じ半絶縁性GaAs基板を用い、電極パターンを上述の方法で形成した。パッド電極のみ形成したものと、パッド電極とそれを取り囲むガード電極とを形成したものとを用意した。ウエハ厚み(パッド電極と裏面電極との間隔)は625μmとした。チップに個片化した後、チップエッチを硫酸系エッチャントにより行なった。パッド電極の垂直真下の領域に存在する半絶縁性GaAs基板の表面のエッチピット密度を3×104/cm2以上6×104/cm2以下とした。
【0030】
低周波発振の測定は、図7に示す測定システムを用いた。図7のクライオスタットの温度は296Kに維持し、電圧75V(電界強度1.20kV/cm)を裏面電極に印加した。上述のガード電極を配置した構造の半導体素子と、パッド電極のみを表面側に配置した半導体素子について測定を行なった。
【0031】
ガード電極をパッドの周囲に配置した場合は、図12に示すように安定した周波数の低周波電流発振を認めることができる。一方、リングを使用しない場合は、図13に示すように、S/Nが悪くなり、周期的な信号を得ることはできなかった。
【実施例3】
【0032】
実施例1と同じ半絶縁性GaAs基板を用い、電極パターンを上述の方法で形成した。ウエハ厚みは643μmである。パッド電極とそれを取り囲むガード電極とを形成した電極パターンを形成し、チップに個片化し、その後チップエッチを硫酸系エッチャントにより行なった半導体素子と、チップエッチを施さない半導体素子とを用意した。パッド電極の垂直真下の領域に存在する半絶縁性GaAs基板の表面のエッチピット密度を3×104/cm2以上6×104/cm2以下とした。低周波電流発振の測定は、図7に示す測定システムによって行なった。クライオスタットの温度は300Kに保ち、裏面電極には電圧90V(電界強度1.40kV/cm)を印加した。結果を図14および図15に示す。
【0033】
図14に示すように、チップエッチ処理を行なったチップでは、安定した低周波電流発振を得ることができる。一方、チップエッチを行なわない場合、図15に示すように、S/Nが劣化して、周期的な信号を得ることができなかった。
【実施例4】
【0034】
本実施例では、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度(以下、エッチピット密度と記す)が0または3×104/cm2以上6×104/cm2以下であることの効果について調べた。具体的には、半導体基板として、VB(Vertical Boat)成長法により製造された半絶縁性GaAs基板(以下、VB基板と記す)と、LEC(Liquid Encapsulated Czochraski)成長法により製造された半絶縁性GaAs基板(以下、LEC基板と記す)との2種類の基板を準備した。VB基板の平均転位密度は3×103/cm2であり、LEC基板の平均転位密度は3×104/cm2であった。パッド電極とそれを取り囲むガード電極とをこの基板の表面上に形成した。パッド電極としては直径200μmの円形電極を形成した。また、基板の裏面上に裏面電極を形成した。チップに個片化した後、チップエッチを硫酸系エッチャントにより行ない、図1に示す低周波発振半導体素子を製造した。
【0035】
低周波発振の測定は、図7に示す測定システムを用いた。図7のクライオスタットの温度は296Kに維持し、電圧75V(電界強度1.20kV/cm)を裏面電極に印加した。
【0036】
低周波発振の測定の結果、LEC基板を用いた半導体素子における発振波形はほぼ純粋なサイン波であった。一方、VB基板を用いた半導体素子における発振波形は、純粋なサイン波を示すチップと、他の波長の発振も含む乱れた波形を示すチップとが混在した。
【0037】
低周波発振の測定後、エッチピット密度を以下の方法により測定した。始めに、チップのパッド電極およびガード電極をKI/I2/H2O溶液で剥離した。次に、溶融KOHで半絶縁性GaAs基板をエッチングすることにより、転位に対応するエッチピットを形成した。次に、光学顕微鏡を用いて、パッドの垂直真下の領域に存在する半絶縁性GaAs基板の表面を観察し、転位に対応するエッチピットの数を数えた。そして、エッチピットの数を電極の面積で除し、エッチピット密度を算出した。ここで、転位に対応するエッチピットは、図16に示すように、半絶縁性GaAs基板の(100)表面において[1−10]方向に延びる6角形の形状で現れるので、他の欠陥と容易に区別することができる。このようにして得られたエッチピット密度と、発振波形との関係を表1に示す。
【0038】
【表1】
【0039】
表1に示すように、エッチピット密度が0である試料Aと、エッチピット密度が3×104/cm2以上である試料Dおよび試料Eについては、低周波発振の発振波形がほぼ純粋なサイン波となった。一方、エッチピット密度が3.2×103/cm2である試料Bと、2.2×104/cm2である試料Cについては、発振波形が乱れた。このことから、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度を0または3×104/cm2以上とすることにより、発振のS/N比を向上することができ、安定した波形の低周波発振が可能となることが分かる。
【0040】
この結果は、以下のように説明される。半絶縁性GaAs基板中の過剰なAs(ヒ素)が析出したAs析出物や、半絶縁性GaAs基板中の不純物は、基板内に存在する転位にゲッタリングされやすい。図17(a)に示すように、エッチピット密度が0より大きく3×104/cm2未満である場合には、転位206は基板201(GaAs結晶)内に不均一に存在している。このため、As析出物や不純物がゲッタリングされた領域204が基板201内に不均一に発生する。領域204が不均一に発生すると、図17(b)に示すように、パッド203および裏面電極202の間に電圧が印加される際に、領域204に不均一な電界集中205が起こる。その結果、局所的に低周波発振の閾値を超えて低周波発振が生じ、波形が乱れると考えられる。
【0041】
一方、図18(a)に示すように、基板1内のエッチピット密度が0である場合には、As析出物や不純物が転位にゲッタリングされない。このため、図18(b)に示すように、パッド2および裏面電極3の間に電圧を印加される際に、基板1内には不均一な電界集中が起こらず、純粋なサイン波の波形になると考えられる。
【0042】
また、基板1内のエッチピット密度が3×104/cm2以上である場合には、エッチピット密度が0より大きく3×104/cm2未満である場合よりも転位がより均一に多数存在する。このため、As析出物や不純物が転位にゲッタリングされ、電界集中が起こる領域もより均一に多数存在する。その結果、パッド2および裏面電極3の間に電圧を印加される際に、基板1内には不均一な電界集中が緩和され、その結果、局所的な低周波発振領域が存在しなくなるので、純粋なサイン波の波形になると考えられる。
【0043】
なお、GaAs結晶中の転位密度を測定することは困難である一方、エッチピットは上記方法によって容易に観察することができる。また、エッチピット密度は転位密度に対応するものである。したがって、本発明では、エッチピットによって転位密度が規定されている。
【0044】
次に上述の本発明の実施の形態と重複する形態も含めて、他の本発明の実施の形態について羅列的に説明する。
【0045】
上記の裏面電極は、半導体基板の裏面全体を被覆するように配置されていてもよい。
【0046】
この構成により、裏面電極に関して端部の悪影響を除くことができる。
【0047】
上記の表面電極が半導体基板の表面全体に配置されていてもよい。
【0048】
この構成を採用した本発明の低周波発振半導体素子の例を図19に示す。この構成により、裏面電極が裏面全体に配置され、表面電極が表面全体に配置される場合、半導体基板の端にいたる部分まで、半導体基板面に平行な薄板状(面状)電界部を得ることができる。このため、優れたS/N比を有し、非常に安定した波形を得ることができる。
【0049】
上記の表面電極は、同電位にされた複数の部分から構成され、その複数の部分からなる表面電極が互いに間隔をあけて半導体基板の表面全体に配置されていてもよい。
【0050】
この構成例として、図20に示す表面電極を例示することができる。上記の表面電極の配置によっても、半導体基板全体にわたってその基板面にわたって実質上平行な薄板状電界を生成することができる。なお、図20に示す複数の表面電極の場合、中央部の電極部をパッド電極と呼び、その周りに位置する電極をガード電極と呼んでもかまわない。
【0051】
ガード電極を配置した半導体素子において、上記のガード電極が半導体基板の表面の端にいたるまで連続して形成されていてもよい。
【0052】
この構成により、半導体基板の端にいたる部分まで、半導体基板面に平行な薄板状電界部を得ることができる。
【0053】
上記の半導体基板は、表面電極の間または表面電極とガード電極との間の半導体基板の表面に0.01μm以上の深さの凹部を有していてもよい。
【0054】
チップエッチ処理により、理由は不明であるが、上記のように凹部が形成され、表面リーク電流が抑制され、良好なS/N比と安定した波形を備えた低周波発振を得ることができる。
【0055】
上記の半導体基板の端面は、へき開面をなだらかにした面としてもよい。
【0056】
へき開面には、結晶の亜粒界などの微妙な食い違いがリッジなどの凹凸として鋭敏に表れる。このような凹凸が端面に形成されると、低周波波形の伝播に対してノイズを発生し、波形の安定化にも悪影響を及ぼす。このため、上記湿式エッチ処理によりへき開面に対して鈍磨処理がなされることにより、上記のS/N比や安定波形への悪影響を除くことができる。
【0057】
上記の半導体素子に深さ0.01μm以上のチップエッチ処理が施されていてもよい。
【0058】
この構成により、半導体基板の表層部がエッチされ、たとえば表面電極間または表面電極とガード電極との間、の半導体基板表面がエッチされ、その間の部分に浅い凹部ができる。この凹部の最も深い部分が0.01μm以上深ければ表面電流リークを防止できるが、0.01μm未満の深さでは電流リークを十分防ぐことができない。
【0059】
また、半導体基板の端面ではへき開面における筋状凹凸が滑らかな形状または平滑な形状へとエッチされる。この結果、未だ理由は明確になっていないが、S/N比が良好で、安定した波形の低周波発振を得ることが可能になる。
【0060】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0061】
本発明の半導体素子を用いることにより、S/N比を高め安定した低周波電流発振を得ることができる。この発振周波数は温度依存性が強いため、例示したように高感度な温度センサを実現することができる。また、高調波を発生させる素子としても利用することができる。また、印加電圧をより高くすることにより、カオスが発現するのでカオスの物理的研究等に用いることも可能である。さらに、この低周波発振現象は、半導体内の深いエネルギー準位に起因するのであるが、その発振周波数が、半導体に配置された電極間距離
によって律せられるというマクロな指標と関連するなど特異な現象であるため、上記のほかに未知の産業上の利用分野が拓ける可能性を有する。
【図面の簡単な説明】
【0062】
【図1】本発明の実施の形態における半導体素子を示す図である。
【図2】図1に示す半導体素子の平面図である。
【図3】半導体素子をウエハから個片化する方法を示す図である。
【図4】チップエッチによって半導体基板表面の電極間に形成される浅い凹部を示す図である。
【図5】ウエハから半導体素子を個片化したままの端面(へき開面)の表面性状を示す図である。
【図6】チップエッチによってへき開面をなだらかにした状態を示す図である。
【図7】実施例1において、低周波電流発振現象を測定するシステムを示す図である。
【図8】本発明の半導体素子に印加する電圧と発振電流値との関係を示す図である。
【図9】印加電圧と発振電流波形との関係を示す図であり、(a)は50V、(b)は70V、(c)は75V、(d)は77V、(e)は79V、(f)は80Vの電圧をそれぞれ印加した場合の波形を示す図である。
【図10】図9の波形の周波数スペクトルを示す図であり、(a)は図9(a)の波形、(b)は図9(b)の波形、(c)は図9(c)の波形、(d)は図9(d)の波形、(e)は図9(e)の波形、(f)は図9(f)の波形の、それぞれ周波数スペクトルを示す図である。
【図11】主発振周波数の温度依存性を示す図である。
【図12】実施例2において、ガード電極(リング)を有する半導体素子の発振波形を示す図である。
【図13】実施例2において、ガード電極を有しない半導体素子の発振波形を示す図である。
【図14】実施例3において、チップエッチ処理を施した半導体素子の発振波形を示す図である。
【図15】実施例3において、チップエッチ処理を行なわなかった半導体素子の発振波形を示す図である。
【図16】半絶縁性GaAs基板の表面に現れる、転位に対応するエッチピットの形状を模式的に示す図である。
【図17】(a)エッチピット密度が0より大きく3×104/cm2未満である場合の半絶縁性GaAs基板中の様子を模式的に示す図である。(b)エッチピット密度が0より大きく3×104/cm2未満である場合の半絶縁性GaAs基板中の電界の様子を模式的に示す図である。
【図18】(a)エッチピット密度が0である場合の半絶縁性GaAs基板中の様子を模式的に示す図である。(b)エッチピット密度が0である場合の半絶縁性GaAs基板中の電界の様子を模式的に示す図である。
【図19】別の構造の表面電極を有する本発明の別の半導体素子を示す図である。
【図20】他の構造の表面電極を有する本発明の他の半導体素子を示す図である。
【図21】従来の低周波発振半導体素子を示す図である。
【符号の説明】
【0063】
1,201 半導体基板(半絶縁GaAs基板)、2,203 パッド電極(表面電極)、3 ガード電極、4,202 裏面電極、10 低周波発振半導体素子、11 電極間の隙間、16 電極間の隙間底部の半導体基板表面、17 半導体基板の端面、17a へき開面のミクロな段差、204 As析出物や不純物がゲッタリングされた領域、205 電界集中、206 転位。
【技術分野】
【0001】
本発明は半導体素子に関し、より具体的には静電圧の印加により低周波発振をする半導体素子に関するものである。
【背景技術】
【0002】
図21に示すように、半絶縁性GaAs基板101の一方の表面に2つの電極102,104を間隔をおいて配置し、その2つの電極間に静電界1〜2kV/cmを印加することによって低周波発振する現象が知られている(非特許文献1参照)。この現象は、半導体のバンドギャップの伝導帯と価電子帯との間のトラップ準位を有する欠陥にトラップされたキャリアの周囲に電界が誘起され、電界の勾配方向に沿って移動することによって生起する。低周波の周期は、キャリアが上記2つの電極102,104の間を通過する時間に対応する。また、上記の半絶縁性GaAs基板の温度を変化させることにより、上記低周波発振の周波数が大きく変化する。
【非特許文献1】G.N.Maracas and D.A.Johnson, "Experimental evaluation of low-frequency oscillations in undoped GaAs to probe deep level parameters", Appl. Phys. Lett., 46(3), 1 February 1985 pp.305-307.
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記のように2つの電極を1つの表面に配置して低周波発振させた場合、波形が安定せず、またS/N比が悪い。このため、上記の低周波発振現象の利用をはかろうとしても、実用的にほとんど利用することができなかった。
【0004】
本発明は、上記の発振のS/N比を向上させ、安定した波形の低周波発振を可能とする半導体素子を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明の半導体素子は、半導体基板と、半導体基板の裏面に接して配置された裏面電極と、半導体基板の表面に接し、平面的に見て裏面電極と重なるように形成された表面電極とを備えている。表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である。
【0006】
上記の構成により、表面電極と裏面電極との間に、半導体基板面に平行な部分を有する薄板状(面状)電界部を精度よく形成することができる。このため、安定した波形の低周波発振を再現性よく得ることができる。なお、上記の半導体基板は、静電場の印加により低周波発振する可能性がある半導体基板であればどのような半導体基板であってもよい。以後の説明においても同様である。
【0007】
本発明の別の半導体素子は、半導体基板と、半導体基板の裏面に接し、裏面全体を被覆するように配置された裏面電極と、半導体基板の表面に接し、平面的に見て裏面電極に含まれるように形成された表面電極と、表面に接し、表面電極と間隔をあけ、表面電極を取り囲み、平面的に見て裏面電極と重なるように配置され、表面電極と同電位にされたガード電極とを備えている。表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である。
【0008】
上記の構成において、表面リーク電流を低減することができる。また、ガード電極が裏面電極と対向して半導体基板内に実質的に基板面に平行な薄板状電界部を形成する。このため、非常に安定した波形の低周波発振を得ることができる。なお、上記の表面電極、裏面電極またはガード電極と、半導体基板との接触は、オーミック接触であることが好ましい。
【0009】
また、本願発明者らは、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度によって、発振波形が大きく変化することを見出した。具体的には、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度を0または3×104/cm2以上とすることにより、発振のS/N比を向上することができ、安定した波形の低周波発振が可能となることを見出した。この理由としては、エッチピット密度を上記のように規定すると、半導体基板内部における電界が均一化し、電界集中が起こりにくくなるためであると考えられる。
【0010】
なお、半導体基板のエッチピット密度が6×104/cm2を超えると、リネージ(転位の密集した欠陥)が発生しやすくなる。リネージが存在するとその部分で電流リークが発生するので、低周波発振の波形が乱れる、あるいは発振しなくなる。本発明の半導体素子においては、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度が6×104/cm2以下であるので、リネージの発生を抑止することができる。
【発明の効果】
【0011】
本発明の半導体素子によれば、発振のS/N比を向上することができ、安定した波形の低周波発振が可能となる。
【発明を実施するための最良の形態】
【0012】
次に図面を用いて、本発明の実施の形態について説明する。図1は本発明の実施の形態における低周波発振半導体素子10を例示する断面図である。図1において、半絶縁性GaAs基板(半導体基板)1の裏面全体に裏面電極4が形成され、表面側に表面電極のパッド2と、パッド2から間隔11をおいてパッドと同電位にされたガード電極3とが配置されている。パッド2とガード電極3とはともに接地されてもよい。ガード電極3は、裏面電極4と同様に半導体基板1の端まで被覆している。また、パッド2の垂直真下の領域Aに存在する半絶縁性GaAs基板1の表面のエッチピット密度は、0または3×104/cm2以上6×104/cm2以下である。
【0013】
ここで用いる半導体基板は、静電圧の印加により低周波発振が生じる半導体であれば、どのようなものでもよい。静電圧の印加により低周波発振が生じる半導体としては、静電圧をかけたときにキャリアが深い準位にトラップされる確率が増大する半導体が該当する。たとえば、深い準位にキャリアがトラップされるときにクーロン反発力が働き、トラップするのにエネルギーポテンシャルを超える必要があるトラップの場合(負にイオン化している深い準位に電子がトラップされる場合や、正に捕獲しているトラップに正孔がトラップされる場合)や、深い準位にトラップすることにより深い準位の構造が若干変化する(格子緩和と呼ばれる)が、そのトラップするのにエネルギーポテンシャルが存在する場合などが該当する。とくに、深い不純物準位が均一に分布するようにされた半絶縁性半導体が好ましい。また、半導体基板の表層部などに局所的に不純物領域があってもよい。半絶縁性GaAs、p型Ge、CdSe、InSbなどを挙げることができる。
【0014】
図2は、図1に示す半導体素子10の平面図である。円形のパッド2を取り囲むようにガード電極3が配置されている。上記の半導体素子10は、LEC(Liquid Encapsulated Czochralski)法で作製した半絶縁性GaAsのウェハに、フォトリソグラフィ法、リフトオフ法を適用して、電極が所定の周期で繰り返されるように電極膜パターンを形成した。電極膜の材質は、AuGe/Ni/Auである。パッド電極のサイズは200μm直径の円形、またガード電極とパッド電極との間隔11は10μmとした。使用したGaAs基板1の厚みは616μmであり、比抵抗は2.6E7Ωcmである。また、パッド2の垂直真下の領域Aに存在するエッチピット密度を上記の値に設定することが可能であるように、半絶縁性GaAsのウェハの転位密度が制御されている。
【0015】
このあと、図3に示すように上記ウェハに形成された隣り合う半導体素子10の境界に切れ込みを入れ、半絶縁性GaAs基板をへき開させることにより、半導体素子10を個片化した。へき開され個片化された半導体素子(チップ)10は5mm角とした。個片化されたままのチップの端面は、へき開面17が露出している。
【0016】
このあと、上記個片化した半導体素子(チップ)に対してチップエッチ処理を適用した。チップエッチ処理では、個片化された上記のチップを硫酸系エッチャントにより、半導体の表層2μm〜3μmを除去するエッチングを行なった。エッチングで除去する表層は0.01μm以上あればよい。このチップエッチでは、パッド電極2とガード電極3との間隔11の底部のGaAs基板は、図4に示すように浅い凹部16のようにエッチングされる。この浅い凹部16の最も深い部分が当初の表面から2〜3μm深い位置となる。上記のように、この深さは0.01μm以上あればよい。また、上記の材質の電極パッドおよびガード電極は、硫酸系エッチャントによってエッチされないので、エッチングを深く行なう場合には、GaAs基板がエッチされ、上記の間隔11の両側の電極膜下部コーナの下面を露出する場合も生じる。
【0017】
チップの端面17は、図5に示すように、へき開面に特有の段差17aなどがミクロな結晶面の食い違いを鋭敏に反映して形成される。0.01μm以上の表層を除くチップエッチを行なうと、このへき開面のミクロな結晶面の鋭敏な食い違いを表わす段差はほとんど痕跡がないほどなだらかな起伏へと解消される。
【0018】
チップエッチによって、上記のように、GaAs基板表面部の電極の間に浅い(深さ0.01μm以上)凹部が生じ、端面のへき開面におけるミクロな段差は、図6に示すようになだらかな起伏へと変化する。また、深いチップエッチを行なうと、パッド電極とガード電極との間に面するそれぞれの電極の底部のコーナ部の下の半導体表面が除去されて、コーナ部底面が露出される場合もある。
【0019】
上記の(a1)ガード電極および(a2)チップエッチの作用は、表面リーク電流の抑制およ制御された基板面に平行な薄板状電界部の形成を通じて、S/N比に優れ、安定した波形の低周波電流発振を得ることができる。
【実施例1】
【0020】
半絶縁性GaAs基板を用い、電極パターンを上述の方法で形成した。パッド電極とそれを取り囲むガード電極とを形成し、図1に示す低周波発振半導体素子を用意した。ウエハ厚み(パッド電極と裏面電極との間隔)は625μmとした。パッド電極の垂直真下の領域に存在する半絶縁性GaAs基板の表面のエッチピット密度を3×104/cm2以上6×104/cm2以下とした。
【0021】
図7に低周波発振の測定システムを示す。図7に示すように、低周波発振半導体素子10において、ガード電極3およびパッド電極2をともに接地し同電位にし、裏面電極4に電圧を印加し、パッド電極2に流れる電流を測定した。この方法(3端子ガード法)を用いると、表面リーク電流はガード電極3に流れる。また、電界分布は、パッド電極2およびガード電極3から構成される表面側の電極と、裏面電極4との間で基板面に平行になるように均一に制御することができる。
【0022】
低周波発振半導体素子の裏面電極から印加された電圧に対する室温でのパッド電流特性を図8に示す。図8によれば、電圧約40Vまではオーミック特性であるが、それ以上では電流増加が小さくなり、サブリニア特性を示す。そして、約75V以上で負性微分抵抗を示す。
【0023】
図9(a)〜(f)は、図8に示す各電圧ごとの電流波形を示す図であり、また、図10(a)〜(f)は図9(a)〜(f)の電流波形の周波数スペクトルを示す図である。電流波形およびその周波数スペクトルは、上記のパッド電流を電流アンプでゲイン1×108で増幅した後、それぞれオシロスコープ、FFTアナライザで測定した。
【0024】
図9(a)および図10(a)に示すように、印加電圧50V以下では発振は観測されなかった。70Vでは、図9(b)に示すように電流波形は観測されなかったが、図10(b)に示すように周波数スペクトル観測で微小な発振(20pA(p-p、4.3Hz)が観測された。
【0025】
微分負性抵抗が表れるしきい値電圧である75V印加では、図9(c)に示すように、サイン波形状の発振が観測された。また、スペクトル測定で、図10(c)に示すように、第2高調波が8.8Hzに観測された(主発振波の周波数は4.4Hz)。75〜79Vの印加では、図9(d)〜(e)および図10(d)〜(e)に示すように、印加電圧の増加に伴い、さらなる高調波が観測された。さらに、80V印加では非周期的波形、複雑なスペクトルで特徴付けられるカオス的振舞いを示した(図9(f)および図10(f))。
【0026】
上記のガード電極の配置と、チップエッチの適用との結果、表面リーク電流の低減、電界分布均一化等を実現して、安定な低周波発振を得ることができた。
【0027】
図11は、電圧75V印加における発振周波数の温度依存性を示す図である。269K〜320Kの温度範囲で主発振の周波数fp(Hz)は、fp=2.4E14exp(−0.81eV/kT)(ここにTは絶対温度(K)、kはボルツマン定数(単位:eV/K)を表わす)と表示することができ、強い温度依存性を示した。この特性を利用して発振周波数を測定すれば温度を求めることができる。上式のように強い温度依存性を示す低周波発振半導体素子を用いることにより分解能の高い温度センサを得ることが可能となる
。上記の低周波発振素子では、約50Kの温度変化により発振周波数が270倍変化することになる。上記の低周波発振半導体素子は、パッド電極を取り囲むようにガード電極を設け、かつチップに個片化した後にチップエッチを行なったものである。
【0028】
次に、ガードリングを配置しない構造やチップエッチ不実施の場合について説明する。
【実施例2】
【0029】
実施例1と同じ半絶縁性GaAs基板を用い、電極パターンを上述の方法で形成した。パッド電極のみ形成したものと、パッド電極とそれを取り囲むガード電極とを形成したものとを用意した。ウエハ厚み(パッド電極と裏面電極との間隔)は625μmとした。チップに個片化した後、チップエッチを硫酸系エッチャントにより行なった。パッド電極の垂直真下の領域に存在する半絶縁性GaAs基板の表面のエッチピット密度を3×104/cm2以上6×104/cm2以下とした。
【0030】
低周波発振の測定は、図7に示す測定システムを用いた。図7のクライオスタットの温度は296Kに維持し、電圧75V(電界強度1.20kV/cm)を裏面電極に印加した。上述のガード電極を配置した構造の半導体素子と、パッド電極のみを表面側に配置した半導体素子について測定を行なった。
【0031】
ガード電極をパッドの周囲に配置した場合は、図12に示すように安定した周波数の低周波電流発振を認めることができる。一方、リングを使用しない場合は、図13に示すように、S/Nが悪くなり、周期的な信号を得ることはできなかった。
【実施例3】
【0032】
実施例1と同じ半絶縁性GaAs基板を用い、電極パターンを上述の方法で形成した。ウエハ厚みは643μmである。パッド電極とそれを取り囲むガード電極とを形成した電極パターンを形成し、チップに個片化し、その後チップエッチを硫酸系エッチャントにより行なった半導体素子と、チップエッチを施さない半導体素子とを用意した。パッド電極の垂直真下の領域に存在する半絶縁性GaAs基板の表面のエッチピット密度を3×104/cm2以上6×104/cm2以下とした。低周波電流発振の測定は、図7に示す測定システムによって行なった。クライオスタットの温度は300Kに保ち、裏面電極には電圧90V(電界強度1.40kV/cm)を印加した。結果を図14および図15に示す。
【0033】
図14に示すように、チップエッチ処理を行なったチップでは、安定した低周波電流発振を得ることができる。一方、チップエッチを行なわない場合、図15に示すように、S/Nが劣化して、周期的な信号を得ることができなかった。
【実施例4】
【0034】
本実施例では、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度(以下、エッチピット密度と記す)が0または3×104/cm2以上6×104/cm2以下であることの効果について調べた。具体的には、半導体基板として、VB(Vertical Boat)成長法により製造された半絶縁性GaAs基板(以下、VB基板と記す)と、LEC(Liquid Encapsulated Czochraski)成長法により製造された半絶縁性GaAs基板(以下、LEC基板と記す)との2種類の基板を準備した。VB基板の平均転位密度は3×103/cm2であり、LEC基板の平均転位密度は3×104/cm2であった。パッド電極とそれを取り囲むガード電極とをこの基板の表面上に形成した。パッド電極としては直径200μmの円形電極を形成した。また、基板の裏面上に裏面電極を形成した。チップに個片化した後、チップエッチを硫酸系エッチャントにより行ない、図1に示す低周波発振半導体素子を製造した。
【0035】
低周波発振の測定は、図7に示す測定システムを用いた。図7のクライオスタットの温度は296Kに維持し、電圧75V(電界強度1.20kV/cm)を裏面電極に印加した。
【0036】
低周波発振の測定の結果、LEC基板を用いた半導体素子における発振波形はほぼ純粋なサイン波であった。一方、VB基板を用いた半導体素子における発振波形は、純粋なサイン波を示すチップと、他の波長の発振も含む乱れた波形を示すチップとが混在した。
【0037】
低周波発振の測定後、エッチピット密度を以下の方法により測定した。始めに、チップのパッド電極およびガード電極をKI/I2/H2O溶液で剥離した。次に、溶融KOHで半絶縁性GaAs基板をエッチングすることにより、転位に対応するエッチピットを形成した。次に、光学顕微鏡を用いて、パッドの垂直真下の領域に存在する半絶縁性GaAs基板の表面を観察し、転位に対応するエッチピットの数を数えた。そして、エッチピットの数を電極の面積で除し、エッチピット密度を算出した。ここで、転位に対応するエッチピットは、図16に示すように、半絶縁性GaAs基板の(100)表面において[1−10]方向に延びる6角形の形状で現れるので、他の欠陥と容易に区別することができる。このようにして得られたエッチピット密度と、発振波形との関係を表1に示す。
【0038】
【表1】
【0039】
表1に示すように、エッチピット密度が0である試料Aと、エッチピット密度が3×104/cm2以上である試料Dおよび試料Eについては、低周波発振の発振波形がほぼ純粋なサイン波となった。一方、エッチピット密度が3.2×103/cm2である試料Bと、2.2×104/cm2である試料Cについては、発振波形が乱れた。このことから、表面電極の垂直真下の領域に存在する半導体基板の表面のエッチピット密度を0または3×104/cm2以上とすることにより、発振のS/N比を向上することができ、安定した波形の低周波発振が可能となることが分かる。
【0040】
この結果は、以下のように説明される。半絶縁性GaAs基板中の過剰なAs(ヒ素)が析出したAs析出物や、半絶縁性GaAs基板中の不純物は、基板内に存在する転位にゲッタリングされやすい。図17(a)に示すように、エッチピット密度が0より大きく3×104/cm2未満である場合には、転位206は基板201(GaAs結晶)内に不均一に存在している。このため、As析出物や不純物がゲッタリングされた領域204が基板201内に不均一に発生する。領域204が不均一に発生すると、図17(b)に示すように、パッド203および裏面電極202の間に電圧が印加される際に、領域204に不均一な電界集中205が起こる。その結果、局所的に低周波発振の閾値を超えて低周波発振が生じ、波形が乱れると考えられる。
【0041】
一方、図18(a)に示すように、基板1内のエッチピット密度が0である場合には、As析出物や不純物が転位にゲッタリングされない。このため、図18(b)に示すように、パッド2および裏面電極3の間に電圧を印加される際に、基板1内には不均一な電界集中が起こらず、純粋なサイン波の波形になると考えられる。
【0042】
また、基板1内のエッチピット密度が3×104/cm2以上である場合には、エッチピット密度が0より大きく3×104/cm2未満である場合よりも転位がより均一に多数存在する。このため、As析出物や不純物が転位にゲッタリングされ、電界集中が起こる領域もより均一に多数存在する。その結果、パッド2および裏面電極3の間に電圧を印加される際に、基板1内には不均一な電界集中が緩和され、その結果、局所的な低周波発振領域が存在しなくなるので、純粋なサイン波の波形になると考えられる。
【0043】
なお、GaAs結晶中の転位密度を測定することは困難である一方、エッチピットは上記方法によって容易に観察することができる。また、エッチピット密度は転位密度に対応するものである。したがって、本発明では、エッチピットによって転位密度が規定されている。
【0044】
次に上述の本発明の実施の形態と重複する形態も含めて、他の本発明の実施の形態について羅列的に説明する。
【0045】
上記の裏面電極は、半導体基板の裏面全体を被覆するように配置されていてもよい。
【0046】
この構成により、裏面電極に関して端部の悪影響を除くことができる。
【0047】
上記の表面電極が半導体基板の表面全体に配置されていてもよい。
【0048】
この構成を採用した本発明の低周波発振半導体素子の例を図19に示す。この構成により、裏面電極が裏面全体に配置され、表面電極が表面全体に配置される場合、半導体基板の端にいたる部分まで、半導体基板面に平行な薄板状(面状)電界部を得ることができる。このため、優れたS/N比を有し、非常に安定した波形を得ることができる。
【0049】
上記の表面電極は、同電位にされた複数の部分から構成され、その複数の部分からなる表面電極が互いに間隔をあけて半導体基板の表面全体に配置されていてもよい。
【0050】
この構成例として、図20に示す表面電極を例示することができる。上記の表面電極の配置によっても、半導体基板全体にわたってその基板面にわたって実質上平行な薄板状電界を生成することができる。なお、図20に示す複数の表面電極の場合、中央部の電極部をパッド電極と呼び、その周りに位置する電極をガード電極と呼んでもかまわない。
【0051】
ガード電極を配置した半導体素子において、上記のガード電極が半導体基板の表面の端にいたるまで連続して形成されていてもよい。
【0052】
この構成により、半導体基板の端にいたる部分まで、半導体基板面に平行な薄板状電界部を得ることができる。
【0053】
上記の半導体基板は、表面電極の間または表面電極とガード電極との間の半導体基板の表面に0.01μm以上の深さの凹部を有していてもよい。
【0054】
チップエッチ処理により、理由は不明であるが、上記のように凹部が形成され、表面リーク電流が抑制され、良好なS/N比と安定した波形を備えた低周波発振を得ることができる。
【0055】
上記の半導体基板の端面は、へき開面をなだらかにした面としてもよい。
【0056】
へき開面には、結晶の亜粒界などの微妙な食い違いがリッジなどの凹凸として鋭敏に表れる。このような凹凸が端面に形成されると、低周波波形の伝播に対してノイズを発生し、波形の安定化にも悪影響を及ぼす。このため、上記湿式エッチ処理によりへき開面に対して鈍磨処理がなされることにより、上記のS/N比や安定波形への悪影響を除くことができる。
【0057】
上記の半導体素子に深さ0.01μm以上のチップエッチ処理が施されていてもよい。
【0058】
この構成により、半導体基板の表層部がエッチされ、たとえば表面電極間または表面電極とガード電極との間、の半導体基板表面がエッチされ、その間の部分に浅い凹部ができる。この凹部の最も深い部分が0.01μm以上深ければ表面電流リークを防止できるが、0.01μm未満の深さでは電流リークを十分防ぐことができない。
【0059】
また、半導体基板の端面ではへき開面における筋状凹凸が滑らかな形状または平滑な形状へとエッチされる。この結果、未だ理由は明確になっていないが、S/N比が良好で、安定した波形の低周波発振を得ることが可能になる。
【0060】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0061】
本発明の半導体素子を用いることにより、S/N比を高め安定した低周波電流発振を得ることができる。この発振周波数は温度依存性が強いため、例示したように高感度な温度センサを実現することができる。また、高調波を発生させる素子としても利用することができる。また、印加電圧をより高くすることにより、カオスが発現するのでカオスの物理的研究等に用いることも可能である。さらに、この低周波発振現象は、半導体内の深いエネルギー準位に起因するのであるが、その発振周波数が、半導体に配置された電極間距離
によって律せられるというマクロな指標と関連するなど特異な現象であるため、上記のほかに未知の産業上の利用分野が拓ける可能性を有する。
【図面の簡単な説明】
【0062】
【図1】本発明の実施の形態における半導体素子を示す図である。
【図2】図1に示す半導体素子の平面図である。
【図3】半導体素子をウエハから個片化する方法を示す図である。
【図4】チップエッチによって半導体基板表面の電極間に形成される浅い凹部を示す図である。
【図5】ウエハから半導体素子を個片化したままの端面(へき開面)の表面性状を示す図である。
【図6】チップエッチによってへき開面をなだらかにした状態を示す図である。
【図7】実施例1において、低周波電流発振現象を測定するシステムを示す図である。
【図8】本発明の半導体素子に印加する電圧と発振電流値との関係を示す図である。
【図9】印加電圧と発振電流波形との関係を示す図であり、(a)は50V、(b)は70V、(c)は75V、(d)は77V、(e)は79V、(f)は80Vの電圧をそれぞれ印加した場合の波形を示す図である。
【図10】図9の波形の周波数スペクトルを示す図であり、(a)は図9(a)の波形、(b)は図9(b)の波形、(c)は図9(c)の波形、(d)は図9(d)の波形、(e)は図9(e)の波形、(f)は図9(f)の波形の、それぞれ周波数スペクトルを示す図である。
【図11】主発振周波数の温度依存性を示す図である。
【図12】実施例2において、ガード電極(リング)を有する半導体素子の発振波形を示す図である。
【図13】実施例2において、ガード電極を有しない半導体素子の発振波形を示す図である。
【図14】実施例3において、チップエッチ処理を施した半導体素子の発振波形を示す図である。
【図15】実施例3において、チップエッチ処理を行なわなかった半導体素子の発振波形を示す図である。
【図16】半絶縁性GaAs基板の表面に現れる、転位に対応するエッチピットの形状を模式的に示す図である。
【図17】(a)エッチピット密度が0より大きく3×104/cm2未満である場合の半絶縁性GaAs基板中の様子を模式的に示す図である。(b)エッチピット密度が0より大きく3×104/cm2未満である場合の半絶縁性GaAs基板中の電界の様子を模式的に示す図である。
【図18】(a)エッチピット密度が0である場合の半絶縁性GaAs基板中の様子を模式的に示す図である。(b)エッチピット密度が0である場合の半絶縁性GaAs基板中の電界の様子を模式的に示す図である。
【図19】別の構造の表面電極を有する本発明の別の半導体素子を示す図である。
【図20】他の構造の表面電極を有する本発明の他の半導体素子を示す図である。
【図21】従来の低周波発振半導体素子を示す図である。
【符号の説明】
【0063】
1,201 半導体基板(半絶縁GaAs基板)、2,203 パッド電極(表面電極)、3 ガード電極、4,202 裏面電極、10 低周波発振半導体素子、11 電極間の隙間、16 電極間の隙間底部の半導体基板表面、17 半導体基板の端面、17a へき開面のミクロな段差、204 As析出物や不純物がゲッタリングされた領域、205 電界集中、206 転位。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の裏面に接して配置された裏面電極と、
前記半導体基板の表面に接し、平面的に見て前記裏面電極と重なるように形成された表面電極とを備え、
前記表面電極の垂直真下の領域に存在する前記半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である、半導体素子。
【請求項2】
前記裏面電極は、前記半導体基板の裏面全体を被覆するように配置されている、請求項1に記載の半導体素子。
【請求項3】
前記表面電極が前記半導体基板の表面全体に配置されている、請求項1または2に記載の半導体素子。
【請求項4】
前記表面電極は、同電位にされた複数の部分から構成され、その複数の部分からなる表面電極が互いに間隔をあけて前記半導体基板の表面全体に配置されている、請求項1または2に記載の半導体素子。
【請求項5】
半導体基板と、
前記半導体基板の裏面に接し、裏面全体を被覆するように配置された裏面電極と
前記半導体基板の表面に接し、平面的に見て前記裏面電極に含まれるように形成された表面電極と、
前記表面に接し、前記表面電極と間隔をあけ、前記表面電極を取り囲み、平面的に見て前記裏面電極と重なるように配置され、前記表面電極と同電位にされたガード電極とを備え、
前記表面電極の垂直真下の領域に存在する前記半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である、半導体素子。
【請求項6】
前記ガード電極が前記半導体基板の表面の端にいたるまで連続して形成されている、請求項5に記載の半導体素子。
【請求項7】
前記半導体基板は、前記表面電極の間または前記表面電極と前記ガード電極との間の前記半導体基板の表面に0.01μm以上の深さの凹部を有している、請求項1〜6に記載の半導体素子。
【請求項8】
前記半導体基板の端面は、へき開面をなだらかにした面である、請求項1〜7に記載の半導体素子。
【請求項9】
前記半導体素子に深さ0.01μm以上のチップエッチ処理が施されている、請求項1〜8に記載の半導体素子。
【請求項10】
前記半導体基板が半絶縁性GaAs基板である、請求項1〜9に記載の半導体素子。
【請求項1】
半導体基板と、
前記半導体基板の裏面に接して配置された裏面電極と、
前記半導体基板の表面に接し、平面的に見て前記裏面電極と重なるように形成された表面電極とを備え、
前記表面電極の垂直真下の領域に存在する前記半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である、半導体素子。
【請求項2】
前記裏面電極は、前記半導体基板の裏面全体を被覆するように配置されている、請求項1に記載の半導体素子。
【請求項3】
前記表面電極が前記半導体基板の表面全体に配置されている、請求項1または2に記載の半導体素子。
【請求項4】
前記表面電極は、同電位にされた複数の部分から構成され、その複数の部分からなる表面電極が互いに間隔をあけて前記半導体基板の表面全体に配置されている、請求項1または2に記載の半導体素子。
【請求項5】
半導体基板と、
前記半導体基板の裏面に接し、裏面全体を被覆するように配置された裏面電極と
前記半導体基板の表面に接し、平面的に見て前記裏面電極に含まれるように形成された表面電極と、
前記表面に接し、前記表面電極と間隔をあけ、前記表面電極を取り囲み、平面的に見て前記裏面電極と重なるように配置され、前記表面電極と同電位にされたガード電極とを備え、
前記表面電極の垂直真下の領域に存在する前記半導体基板の表面のエッチピット密度が0または3×104/cm2以上6×104/cm2以下である、半導体素子。
【請求項6】
前記ガード電極が前記半導体基板の表面の端にいたるまで連続して形成されている、請求項5に記載の半導体素子。
【請求項7】
前記半導体基板は、前記表面電極の間または前記表面電極と前記ガード電極との間の前記半導体基板の表面に0.01μm以上の深さの凹部を有している、請求項1〜6に記載の半導体素子。
【請求項8】
前記半導体基板の端面は、へき開面をなだらかにした面である、請求項1〜7に記載の半導体素子。
【請求項9】
前記半導体素子に深さ0.01μm以上のチップエッチ処理が施されている、請求項1〜8に記載の半導体素子。
【請求項10】
前記半導体基板が半絶縁性GaAs基板である、請求項1〜9に記載の半導体素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2006−245212(P2006−245212A)
【公開日】平成18年9月14日(2006.9.14)
【国際特許分類】
【出願番号】特願2005−57647(P2005−57647)
【出願日】平成17年3月2日(2005.3.2)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
【公開日】平成18年9月14日(2006.9.14)
【国際特許分類】
【出願日】平成17年3月2日(2005.3.2)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
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