半導体装置およびその製造方法
【課題】フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルと配線基板との密着性が向上した半導体装置およびその製造方法を提供する。
【解決手段】複数の配線基板側パッド9を有する配線基板2と、配線基板2に搭載され、複数の配線基板側パッド7を有する半導体チップ1と、半導体チップ側パッド7と配線基板側パッド9とを接続するバンプ5と、半導体チップ1と配線基板2との間のバンプ5が形成されていない領域に充填されたアンダーフィル6とを備える。配線基板2の表面に、配線基板側パッド9を囲んで形成されたソルダーレジスト層3、4を備え、ソルダーレジスト層3、4は、配線基板側パッド9の周辺部が凹部となるように形成された段差部15を有することを特徴とする。
【解決手段】複数の配線基板側パッド9を有する配線基板2と、配線基板2に搭載され、複数の配線基板側パッド7を有する半導体チップ1と、半導体チップ側パッド7と配線基板側パッド9とを接続するバンプ5と、半導体チップ1と配線基板2との間のバンプ5が形成されていない領域に充填されたアンダーフィル6とを備える。配線基板2の表面に、配線基板側パッド9を囲んで形成されたソルダーレジスト層3、4を備え、ソルダーレジスト層3、4は、配線基板側パッド9の周辺部が凹部となるように形成された段差部15を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板に対する半導体チップの実装において、半導体チップに形成されたパッドと配線基板上に設けた接続用パッドとをはんだバンプによって接合した半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年の電子機器の高機能化、ならびに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んでいる。これらの電子部品を搭載した電子機器に使用される半導体パッケージは、従来にもまして小型化かつ多ピン化が要求されている。
【0003】
従来のようなリードフレームを使用した形態のパッケージでは、小型化に限界がきているため、半導体装置の高集積化と実装技術の高密度化の実現するためにワイヤボンディング実装、TAB(Tape Automated Bonding)実装、フリップチップ実装が行われている。これらの実装技術の中でもフリップチップ実装技術が最も高密度な実装技術として、コンピュータ機器や高機能モバイル機器などの半導体装置の高密度実装に多く用いられている。
【0004】
フリップチップ実装は、半導体チップ側パッドと配線基板側パッドとを導電性バンプを介して接続することにより行われる。この導電性バンプは、金やはんだなどの導電性金属によって形成され、特に実装の容易さや接合部(半導体チップ側パッドと配線基板側パッドとの接合部分)の応力緩和といった観点からはんだが使用されることが多い。このはんだバンプは、はんだボールやはんだペースト、または、はんだめっき等により形成されている。
【0005】
一般に、はんだ接続する際にフラックスが使用される。フラックスにより、はんだバンプ表面と接着する電極パッドの表面に存在する酸化物などの汚れを除去する。さらに、フラックスは、はんだ接続時の電極表面やはんだの再酸化を防止して、はんだ表面の表面張力を低下させ、はんだの電極金属への濡れ広がり性を向上させる。
【0006】
このフラックスとしては、ロジンに活性剤、有機溶剤と添加剤を加えたものが多く用いられている。はんだ接続後にフラックス残渣があると、以下のような問題がある。フラックス残渣が生じる場合、フラックスは、隣接するはんだバンプ間を接続し、もしくははんだバンプごとのフラックスは間隙を保っているものの非常に近接した状態で残ることが多い。このようにフラックス残渣が生じた場合に、特に電圧印加を伴った信頼性試験、例えば高温高湿バイアス試験において、残渣フラックス中のイオン性成分に起因してイオンマイグレーションにより、端子間の電気絶縁性の低下や短絡が発生する可能性が極めて高い。この問題を解決するために、半導体装置の製造において、フラックス洗浄除去の工程が必須となっている。
【0007】
フリップチップ工法におけるはんだ接続の接続用パッドのピッチは狭くなる一方であり、狭ピッチ化と共に接続部の高さは低くなる傾向にある。配線基板と実装された半導体チップの間(ギャップ)のフラックス残渣は、接続部の高さが低くなるにつれて、洗浄が困難となり、洗浄により完全にフラックスを除去することが大きな課題となっている。洗浄性向上のために、洗浄性の高い洗浄剤により洗浄を行うと、洗浄剤廃棄時の環境問題が発生し、長時間高出力での洗浄を行った場合はコストアップや洗浄中の配線基板の吸湿によるデラミネーションを引き起こすといった問題がある。
【0008】
また、半導体パッケージの小型化且つ多ピン化により接合部におけるバンプはますます微細化し、接合強度や信頼性の低下が懸念されている。そこで、接合部の信頼性確保のためにギャップ部分に、アンダーフィルと呼ばれる絶縁性の樹脂を注入充填し硬化することで、接合部を封止する技術も実施されている。しかしこのアンダーフィルは、半導体チップ表面と、配線基板表面さらに接合部を形成するはんだ表面といった複数の材料に対して良好な密着性を確保しなければ封止樹脂として有効に機能しない。また、アンダーフィルと半導体チップなどとの密着性が悪い場合はアンダーフィルの剥離やクラック、さらには配線基板や接合部、半導体チップへのクラックが生じ、吸湿による電気絶縁性の低下あるいは短絡を引き起こす。
【0009】
この残渣フラックスを除去し、アンダーフィルの密着性を向上させるために、バンプ接合後にプラズマ雰囲気に暴露して表面のプラズマ処理を行う方法が提案されている(例えば、特許文献1参照)。
【特許文献1】特開2001−110825号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、プラズマ処理を用いる方法では、反応性を保持したプラズマガスがフリップチップ実装を行った隙間部分に入り難く、プラズマによるクリーニング効果および表面処理効果が十分に発揮されにくい。十分な効果を得るためには発生プラズマの出力を上げる必要がある。しかし、出力を上げることにより、半導体チップ直下に位置しない配線基板の表面に必要以上のダメージが与えられ、ごく表面部分に成分の変質した脆弱層が形成され、表面部分の膜内脆性破壊が生じる原因となる可能性がある。
【0011】
本発明は、上述の事情に鑑みてなされたもので、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルと配線基板との密着性が向上した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の半導体装置は、複数の配線基板側パッドを有する配線基板と、前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備える。上記課題を解決するために、前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする。
【0013】
また、本発明の半導体装置の製造方法は、上記課題を解決するために、半導体チップの半導体チップ側パッドにバンプを形成し、前記バンプの表面にフラックスを濡れ広がらせ、配線基板に、配線基板側パッドを露出する第2開口部を有する第2ソルダーレジスト層を形成し、前記第2ソルダーレジスト層上に、前記第2開口部より大きい第1開口部を有する第1ソルダーレジスト層を形成し、前記配線基板側パッドに前記バンプを接着させ、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する。
【発明の効果】
【0014】
本発明によれば、フリップチップ実装しギャップを洗浄した後にフラックス残渣が発生しても、フラックス残渣ははんだバンプ近傍に集中させられるので、はんだバンプ間を接続することがない。そのため、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルの配線基板表面への接触面積を向上させることで、アンダーフィルと配線基板との密着性が向上できるようにした半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0015】
本発明の半導体装置および半導体装置の製造方法は、上記構成を基本として種々の態様をとることができる。
【0016】
すなわち、上記半導体装置において、隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する構成にすることができる。
【0017】
また、前記ソルダーレジスト層は、前記配線基板上に形成された第2ソルダーレジスト層と、前記第2ソルダーレジスト層上に形成された第1ソルダーレジスト層とを有し、前記段差部は、前記第2ソルダーレジスト層の上面と第1ソルダーレジスト層の端部により形成された構成にすることもできる。また、前記溝部は、前記第1ソルダーレジスト層の厚さ以上の深さを有する構成にすることもできる。
【0018】
また、前記第1ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である構成にすることもできる。
【0019】
また、上記半導体装置の製造方法において、前記第1ソルダーレジスト層を形成した後に、前記第1ソルダーレジスト層の表面をプラズマ処理により粗面にしてもよい。
【0020】
また、前記第2開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第1ソルダーレジスト層に溝部を形成してもよい。
【0021】
(実施の形態1)
まず、本発明の実施の形態1に係る半導体装置の構成について説明する。図1は、本実施の形態に係る半導体装置の構成を示す断面図である。図2は、図1の部分拡大図である。半導体チップ1は、配線基板2にフリップチップ実装されている。
【0022】
図2に示すように、半導体チップ1の裏面(配線基板2と対向する側の面)には、アルミニウムにより形成された半導体チップ側パッド7が複数形成されている。半導体チップ側パッド7は、例えば直径100μmの円形状である。半導体チップ側パッド7は、ニッケル/金めっきにより形成された半導体チップ側めっき層8によりめっきされている。半導体チップ側めっき層8は、例えばニッケルめっき厚10μm、金めっき厚0.1μmである。半導体チップ1の裏面の半導体チップ側パッド7が形成されていない領域には、ポリイミドなどからなる半導体チップ絶縁保護膜11が形成されている。
【0023】
配線基板2は、半導体チップ1と電気的にはんだバンプ5により接続され、はんだバンプ5が形成されていない領域では、絶縁性のアンダーフィル6により半導体チップ1と接着されている。配線基板2には、電気信号を取り出すための配線基板側パッド9が複数形成されている。配線基板側パッド9は、配線12に接続されている。配線12は、外部配線(図示せず)に接続されている。配線基板側パッド9は、配線基板側めっき層10によりめっきされている。配線基板2の配線基板側パッド9が形成されていない領域および配線基板側パッド9の配線基板側めっき層10が形成されていない領域には、第2ソルダーレジスト層4が形成されている。第2ソルダーレジスト層4は、例えば配線基板側めっき層10を露出させるための開口径が100μmである開口部を有する。
【0024】
はんだバンプ5は、半導体チップ側めっき層8が形成された半導体チップ側パッド7と、配線基板側めっき層10が形成された配線基板側パッド9とを接続する。はんだバンプ5の組成は、例えば97.5wt%錫−2.5wt%銀である。
【0025】
第2ソルダーレジスト層4上に、配線基板側めっき層10を囲み、配線基板側めっき層10より大きな第1開口部13を有する第1ソルダーレジスト層3が形成されている。第1ソルダーレジスト層3上のはんだバンプ5が形成されていない半導体チップ1と配線基板2との間(ギャップ)に充填されていて、半導体チップ1と配線基板2との接合強度を増加させるアンダーフィル6が形成されている。
【0026】
第1ソルダーレジスト層3は、第2ソルダーレジスト層4と異なる材料で形成され、第1開口部13の直径が140μmである。第1開口部13の開口径が第2ソルダーレジスト層4の開口径より大きいので、第2ソルダーレジスト層4の上面と第1ソルダーレジスト層3の端部により段差部15が形成される。
【0027】
第1ソルダーレジスト層3および第2ソルダーレジスト層4のアンダーフィル6に接触する面には、粗面化処理が施されている。第2ソルダーレジスト層4の表面の荒さは、例えば、最大高さ(Rz:JIS B 0601−2001)が0.1μm〜3.0μmであればよい。第1ソルダーレジスト層3および第2ソルダーレジスト層4の面を粗面とすることにより、第1ソルダーレジスト層3および第2ソルダーレジスト層4とアンダーフィル4との接着性が向上し、剥離を低減することができる。
【0028】
次に、本実施の形態に係る半導体装置の製造方法について説明する。半導体装置の製造方法は、半導体チップ1と配線基板2とを接着して行われる。
【0029】
まず、半導体チップ1の形成工程について説明する。図3は、半導体チップ1の断面図である。図3に示すように、配線基板1上にフリップチップ実装するために、裏面に形成された半導体側パッド7上に無電解ニッケル/金めっき処理によりニッケルめっき厚10μm、金めっき厚0.1μmの半導体チップ側めっき層8を形成する。半導体チップ側めっき層8が形成された半導体側パッド7は、100μm径の円形である。半導体側パッド7上に直径が100μmの97.5wt%錫−2.5wt%銀の組成からなるはんだボールを搭載し、窒素ガス雰囲気下でリフロー処理を行うことではんだバンプ5を形成する。また、半導体チップ1の裏面側のはんだバンプ5が接続されていない領域に、ポリイミド等から成る半導体チップ絶縁保護膜11を形成する。
【0030】
つぎに、配線基板2の形成工程について説明する。図4は配線基板2の平面図であり、図5は図4のA−A線の断面図である。図5に示すように、配線基板2上および配線基板側パッド9上に厚さ20μmの第2ソルダーレジスト層4を形成する。つぎに、第2ソルダーレジスト層4上に、厚さが30μmである第1ソルダーレジスト層3を形成する。つぎに、第1ソルダーレジスト層3の配線基板側パッド9上の領域に開口径が140μmである第1開口部13を形成する。つぎに、第2ソルダーレジスト層4の配線基板側パッド9上の領域に開口径が100μmである第2開口部14を形成する。第1開口部13の開口径が第2開口部14の開口径より長いため、第2ソルダーレジスト層4の上面と第1ソルダーレジスト層3の端面とで段差部15が形成される。
【0031】
ソルダーレジスト層3、4の加工は、一般的に感光性タイプのソルダーレジスト材料を使用し、露光処理によってパターン加工により行われる。しかし、この加工方法に限定されず、所望の形状が加工できればどのような工法を用いても良く、例えば第三高調波Nd−YAGレーザや、300nmより波長の短い深紫外エキシマレーザなどのレーザ加工装置を用いて加工しても良い。
【0032】
つぎに、配線基板側パッド9の、第2ソルダーレジスト層4から露出している部分に、無電解ニッケル/金めっきにより、ニッケルめっき厚が10μm、金めっき厚が0.1μmとなるように、配線基板側めっき層10を形成する。
【0033】
つぎに、第1ソルダーレジスト層3および第1ソルダーレジスト層3から露出している第2ソルダーレジスト層4の表面を最大高さが2.0μmとなるように減圧酸素雰囲気下でのプラズマ処理を行う。プラズマ処理は、例えば出力500W、酸素供給圧1.0Pa、処理時間5分で行われる。
【0034】
つぎに、半導体チップ1と配線基板2とを接着させる工程について説明する。図6は、半導体チップ1の断面図である。図7〜図9は、半導体チップ1と配線基板2とを接着させる工程を示す断面図である。
【0035】
まず、図6に示すように、半導体チップ側パッド7に半導体チップ側めっき層8を介して形成されたはんだバンプ5に、フッラクス16を付着させる。フラックスの付着方法は、平坦面に均一に、はんだバンプ5の高さよりも薄い膜厚(例えば50μm)に塗布されたフラックス16中に、半導体チップに形成されたはんだバンプ5を浸漬することによって行う。こうすることで、フラックス16のはんだに対する濡れ性の作用により、フラックス16は浸漬されていないはんだバンプ5の表面部までぬれ広がりが起こり、はんだバンプ5表面を均一にフラックス16で覆うことが出来る。
【0036】
なお、フラックス16の付着の方法は、はんだバンプ5の表面全体にフラックス16がぬれ広がり、かつ半導体チップに形成されている半導体チップ絶縁保護膜11にフラックス16が付着しなければ、どのような方法を用いてもよい。
【0037】
つぎに、図7に示すように、配線基板2と半導体チップ1とを所定の位置関係となるように位置を合わせる。つぎに、図8に示すように、半導体チップ1を配線基板2上に搭載する。この搭載段階では、はんだバンプ5は配線基板側パッド9にフラックス16を介して、接触しているのみであり、はんだ接続は行われていない。半導体チップ1を配線基板2に搭載する際に、フラックス16が配線基板側めっき層10上に広がる。
【0038】
つぎに、半導体チップ1が搭載された配線基板2をはんだリフロー装置を用いて加熱処理を行う。加熱処理は、窒素雰囲気下で、はんだバンプ5に使用している97.5wt%錫−2.5wt%銀はんだが溶融する温度(融点217℃)よりも30℃以上高い温度を保持して20秒以上行われる。加熱処理を行うことにより、図9に示すように、半導体チップ1と配線基板2とがはんだバンプ5により接続された実装体が形成される。
【0039】
つぎに、フラックス洗浄を行い、はんだバンプ5の周辺に残渣しているフラックス16を除去する。このフラックス洗浄は、以下の工程により行う。まず配線基板2に半導体チップ1が実装されている実装体を洗浄液に完全に浸漬し、洗浄液に周波数100kHz、出力100Wの超音波を5分間印加させる。つぎに、洗浄液から取り出した半導体チップ1を実装した配線基板2を、速やかに純水を使用して5分間のリンス処理を行う。洗浄液中で超音波伝搬させることで、実装体のギャップ部分に、洗浄液を効果的に進入させ、フラックス残渣を比較的効率よく除去することができる。
【0040】
なお、フラックス残渣を除去するために、洗浄液中に伝搬させる超音波の周波数は、50Hz〜600Hzであることが好ましい。また、超音波の出力を50〜1000Wの範囲で行うことが好ましい。超音波の出力が50W未満であればフラックス残渣が除去されず、1000Wより大きければ、はんだバンプ5にはんだ内クラックあるいはパッド7、9にクラックが発生しやすい。
【0041】
また、洗浄時間とリンス処理時間は1分を越える条件であればフラックス残渣の除去性に差は見られない。しかし、長時間の超音波処理は、配線基板2が吸湿してしまい、以降の熱処理工程で配線基板内の膨れやデラミネーションを引き起こすため、10分以下の条件が好ましい。
【0042】
半導体チップ1を配線基板2に実装する際に、フラックスが第1開口部13に広がっても、段差部15により広がりが阻止される。そのため、隣接する配線基板側パッド9間を接続するフラックスの量が少ない。従って、隣接する配線基板側パッド9間を接続するフラックスは、フラックス洗浄により除去される。
【0043】
つぎに、フラックス洗浄が終了した図9に示すような配線基板2に半導体チップ1が実装されている実装体を、窒素雰囲気下で温度115℃〜125℃において1時間のべーク処理を行う。
【0044】
ベーク処理の時間が1時間よりも短い場合、またはベーク処理の温度が115℃を下回った場合には、配線基板表面に付着した表面吸着水の除去が十分に行われない。そのため、つぎの工程であるアンダーフィル充填工程において、アンダーフィル6(図2参照)のソルダーレジスト表面に対する濡れ性が低下し、アンダーフィル6の充填が十分に行われない。また、3時間以上のベーク処理を行った場合、または125℃を超える温度でベーク処理した場合は、ソルダーレジスト16の表面が変色する。
【0045】
つぎに、図2に示すように半導体チップ1と配線基板2を実装した実装体のギャップ部分へ、アンダーフィル塗布装置によって未硬化のアンダーフィル6を充填する。アンダーフィル6の塗布は、半導体チップ1の外形を成す4つの辺の内、最も長い辺に沿って所定量のアンダーフィル6を配置し、配置されたアンダーフィル6の粘度を下げて隙間への浸透性を高めることにより行われる。その際、配線基板2を65℃に過熱し、アンダーフィル6を充填後にさらに、10分間同一温度で放置することでアンダーフィル6を十分に充填することができる。
【0046】
つぎに、アンダーフィル6を充填した配線基板2に半導体チップ1が実装されている実装体を窒素雰囲気下のオーブンに入れて、145℃から155℃の温度で1時間の硬化を行う。この熱処理工程により、未硬化のアンダーフィル6が硬化することで、アンダーフィル6は、はんだバンプ5を封止し、水分の浸入や外的なストレス、また熱変形や内部残留応力によって発生する圧縮やせん断応力から接合部を保護する。以上の工程により、図1に示す半導体装置が製造される。
【0047】
なお、この熱処理工程において、硬化温度が130℃に満たない場合、または硬化時間が1時間に満たない場合には、アンダーフィル6の硬化が十分に行われない。このため、アンダーフィル6による封止効果が不十分となり、水分の浸入による電気絶縁性の低下や、震度や熱変形による局所的応力負荷が発生した場合に接続部の破壊が生じる。また、硬化温度が170℃を超えた場合、または硬化時間が3時間を越えた場合には、アンダーフィル6の過剰な硬化反応により配線基板2が変形、あるいは接合部や配線基板2内の破壊や剥離が発生する。
【0048】
以上のように、本実施の形態に係る半導体装置は、第1ソルダーレジスト層3と第2ソルダーレジスト層4とにより段差部15が形成されている。このため、半導体チップ1を配線基板2に搭載する際に、フラックス16が広がっても、隣接する配線基板側パッド9まで広がらず、隣接配線基板側パッド9間で短絡することを防ぐことができる。
【0049】
なお、第1ソルダーレジスト層3と、第1ソルダーレジスト層3に覆われていない部分の第2ソルダーレジスト層4の表面を粗面化処理する場合を例に示したが、第1ソルダーレジスト層3の表面だけに粗面化処理された構成であってもよい。
【0050】
(実施の形態2)
図10は、本発明の実施の形態2に係る半導体装置の構成を示す断面図である。本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の第1ソルダーレジスト層3に溝部17が形成された構成である。本実施の形態に係る半導体装置のその他の構成は、実施の形態1に係る半導体装置と同様である。本実施の形態に係る半導体装置において、実施の形態1に係る半導体装置と同様の構成要素については、同一の符号を付して説明を省略する。
【0051】
はんだバンプ5が形成される配線基板側パッド9に挟まれる第1ソルダーレジスト層3には、溝部17が形成されている。溝部17は、第1ソルダーレジスト層3の厚さと同じ30μmの深さで、幅が25μmである。また、溝部17は、隣り合う第1ソルダーレジスト3の開口端から等間隔となる位置に形成されている。
【0052】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法は、第1ソルダーレジスト3に溝部17を形成する以外は、実施の形態1に係る半導体装置の製造方法と同様である。以下、実施の形態1に係る半導体装置の製造方法との差異がある部分について説明する。
【0053】
まず、配線基板2の形成工程について説明する。図11は配線基板2の平面図であり、図12は図11のB−B線の断面図である。なお、半導体チップ1の形成工程は、実施の形態1の形成工程と同様である。第1ソルダーレジスト層3には、溝部17が形成されている。溝部17は、第1ソルダーレジスト層3を露光処理によってパターン加工することにより、第1開口部13と同時に形成される。他の配線基板2の形成工程は、実施の形態1の形成工程と同様である。
【0054】
図13は、半導体チップ1と配線基板2とを接着させた際の構成を示す断面図である。半導体チップ1と配線基板2とを接着させる工程において、半導体チップ1と配線基板2とを接触させると、第2ソルダーレジスト層4上にフラックスが広がる。フラックスの量が多いと、段差部15を越えて、フラックスが第1ソルダーレジスト層3上を広がる。第1ソルダーレジスト層3上のフラックスは、溝部17に落ち込む。これにより、第1ソルダーレジスト層3上に残るフラックスの量が従来より低減する。そのため、後のフラックス洗浄工程において、第1ソルダーレジスト層3上のフラックスを取り除くことができる。
【0055】
以上のように、本実施の形態に係る半導体装置は、第1ソルダーレジスト層3と第2ソルダーレジスト層4とにより段差部15が形成されている。このため、半導体チップ1を配線基板2に搭載する際に、フラックス16が広がり、隣接する配線基板側パッド9まで広がらず、隣接配線基板側パッド9間で短絡することを防ぐことができる。
【0056】
さらに、第1ソルダーレジスト層3に溝部17が形成されることにより、段差部15を越えたフラックス16が溝部17に落ち込み、フラックス16が隣接する配線基板側パッド9まで広がらない。そのため、隣接配線基板側パッド9間で短絡することを防ぐことができる。
【0057】
なお、実施の形態1および2において第1ソルダーレジスト層3と第2ソルダーレジスト層4とが異なる材料により形成された例を示したが、同一の材料で形成されていてもよい。
【0058】
以下に、各種構成の半導体装置の電気絶縁性と接続性の検査を行った結果を示す。
(実施例1)
【0059】
実施例1の半導体装置として、図2に示す本発明の実施の形態1に係る構成を有する半導体装置を作成した。半導体装置の作成後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだ接続部間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドはみられなかった。フラックス残渣は、はんだバンプ5間を接続するに至らずに、第1ソルダーレジスト層3に形成された第1開口部13に存在していたものがほとんどであった。また、段差部15におけるフラックス16は、アンダーフィル6に完全に覆われていた。段差部15をはみ出してフラックス16が広がる現象も、きわめて一部のはんだバンプ5間に見られた。しかし、フラックス残渣は1μm以下の厚さとなっており非常に薄く、また段差部15を乗り越えて広がったフッラクス量が非常に少なかった。
【0060】
この半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して、260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に5ボルトの電圧が掛かる状況において温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下(1×10の8乗オーム以下)は見られず、1500時間後においても短絡(1000オーム以下)は見られなかった。2000時間後になって、短絡は見られなかったものの、一部に電気絶縁性の低下が見られた。
【0061】
また、はんだバンプ5を少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査した。その結果、1000サイクル後においても接続抵抗値の変化率が、初期抵抗値+10%以下となり、良好な温度サイクル試験耐性を持つことが分かった。
(実施例2)
【0062】
実施例2の半導体装置として、図10に示す本発明の実施の形態2に係る構成を有する半導体装置を作成した。この半導体装置は、第1ソルダーレジスト層3の厚さが30μm、第2ソルダーレジスト層4の厚さが20μmである。
【0063】
半導体装置の作成後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ5間での電気的絶縁性を検査した。検査の結果、アンダーフィル6にボイドは見られなかった。フラックス残渣は、第1ソルダーレジスト層3に形成された第1開口部13と、溝部17の中に存在した。段差部15のフラックス残渣は、アンダーフィル6に完全に覆われていた。また、溝部17のフラックス残渣は、はんだバンプ5から連続した広がりとはなっていなかったため、隣り合うはんだバンプ5間を接続するようなフラックス残渣は見られなかった。
【0064】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ5間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下は見られなかった。さらに、2000時間後においても短絡は見られなかった。
【0065】
また、はんだバンプ5を少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査した。その結果、1000サイクル後においても接続抵抗値の変化率が、初期抵抗値+10%以下となり、良好な温度サイクル試験耐性を持つことが分かった。
(実施例3)
【0066】
本実施例に係る半導体装置として、本発明の実施の形態2に係る構成を有する半導体装置を作成した。この半導体装置は、第1ソルダーレジスト層3の厚さが15μm、第2ソルダーレジスト層4の厚さが35μmである。本実施例に係る半導体装置の他の構成は、実施例2に係る半導体装置の構成と同様であり、同一の構成要素については同一の符号を付して説明を省略する。
【0067】
半導体装置の製造後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ5間での電気的絶縁性を検査した。検査の結果、アンダーフィル6にボイドは見られなかった。フラックス残渣は、ソルダーレジスト層に形成された段差部15と、溝部17の中に存在した。段差部15のフラックス残渣は、アンダーフィルに完全に覆い被されていた。また、溝部17のフラックス残渣は、はんだバンプ5から連続した広がりとはなっていなかったため、隣り合うはんだバンプ5を接続するような残渣は見られなかった。ただし、実施例2と比較すると、はんだバンプ5間に形成された溝部17に存在するフラックス残渣は多かった。
【0068】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ5間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下は見られなかった。さらに、2000時間後においても短絡は見られなかった。
【0069】
また、はんだバンプ5を少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査した。その結果、1000サイクル後においても接続抵抗値の変化率が、初期抵抗値+10%以下となり、良好な温度サイクル試験耐性を持つことが分かった。
(比較例1)
【0070】
図14は、比較例1に係る半導体装置の構成を示す断面図である。本比較例に係る半導体装置は、実施の形態1に係る半導体装置に対して第1ソルダーレジスト層3がない点において異なる。その他の構成については、実施の形態1に係る半導体装置と同様であり、同一の符号を付して説明を省略する。第2ソルダーレジスト層4bは、厚さが50μmである。また、第1ソルダーレジスト層が形成されていないので、段差部が形成されていない。
【0071】
また、製造工程においても、第1ソルダーレジスト層を形成しない点および第2ソルダーレジスト層4bの厚さを50μmにする点以外は、実施の形態1に係る半導体装置の製造方法と同様である。
【0072】
本比較例の構成では、半導体チップ1を配線基板2に実装する際に、フラックスが第2ソルダーレジスト層4b上を広がる。本比較例の構成では段差部を有さないため、第2ソルダーレジスト層4b全面にフラックスが広がり、隣り合うはんだバンプ5を接続する。後の洗浄工程において一部のフラックスは洗浄除去されるが、フラックス残渣ははんだバンプ5間を接続する形で存在してしまう。
【0073】
このように、隣り合うはんだバンプ5間を接続する形でフラックス残渣が存在すると、高温高湿バイアス試験などの信頼性試験において、イオンマイグレーションの原因となるフラックス中のイオン性成分が豊富にはんだバンプ5間に存在することとなる。そのため、イオンマイグレーションが発生しやすくなり、隣り合うはんだバンプ5間の絶縁性が低下する。
【0074】
比較例1に係る半導体装置の製造後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ5間での電気的絶縁性を検査した。検査の結果、アンダーフィル6にボイドは見られなかった。フラックス残渣は、はんだバンプ5間を接続する形で多数、存在していた。このはんだバンプ5間を接続する形で存在していたフラックス残渣の厚さは5μm以上となっていた。
【0075】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ5間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、800時間後には電気絶縁性の低下が発生し、1200時間後には短絡が生じた。
(比較例2)
【0076】
比較例2に係る半導体装置は、実施例2に係る半導体装置の第1ソルダーレジスト層3および第2ソルダーレジスト層4(図10参照)が、表面に粗面化処理が施されていない構成である。その他の構成については、実施例2に係る半導体装置と同様であり、同一の符号を付して説明を省略する。また、本比較例に係る半導体装置の製造方法は、第1ソルダーレジスト層3および第2ソルダーレジスト層4に粗面化処理が施されていない点以外は、実施例2に係る半導体装置の製造方法と同様であるので、説明を省略する。
【0077】
本比較例に係る半導体装置の構成によれば、フラックス16は、実施例2と同様ソルダーレジストに形成された段差部15や溝部17に残るものの、はんだバンプ5間を接続するフラックス残渣は生じにくい。そのため、はんだバンプ5間のイオンマイグレーションによる導通は生じにくい。しかしながら、第1ソルダーレジスト層3の表面に粗化処理が施されていないことから、アンダーフィル6と配線基板2との間の密着力が、粗化したものと比較して弱い。このため、熱サイクル試験などの信頼性試験において、アンダーフィル6から第1ソルダーレジスト3の剥離が発生しやすくなる。
【0078】
半導体装置の製造後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドは見られなかった。残渣していたフラックスは、ソルダーレジスト層に形成された段差部15と、溝部17の中に存在した。段差部15のフラックス残渣は、アンダーフィル6に完全に覆い被されていた。また、溝部17中のフラックス残渣は、はんだバンプ5から連続した広がりとはなっていなかったため、隣り合うはんだバンプ5を接続するような残渣は見られなかった。
【0079】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下(1×10の8乗オーム以下)は見られなかった。2000時間後においても短絡(1000オーム以下)は見られなかった。
【0080】
さらに、はんだバンプを少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査確認した。その結果、500サイクルでアンダーフィルとソルダーレジスト層間の剥離が原因である接続抵抗値の上昇(初期抵抗値+10%以上)、1000サイクルにおいて回路の断線が発生した。断線不良の発生原因を確認するため、信頼性試験後のサンプルの不良モード解析を行った結果、発生した断線箇所におけるはんだバンプの周辺には、アンダーフィルとソルダーレジスト層間の剥離が見られた。
【産業上の利用可能性】
【0081】
本発明の半導体装置は、フラックス残渣によるイオンマイグレーションを防ぐことができ、アンダーフィルと配線基板との密着性が向上するという効果を有し、特に軽薄短小化した半導体装置に利用可能である。
【図面の簡単な説明】
【0082】
【図1】本発明の実施の形態1に係る半導体装置の構成を示す断面図
【図2】図1に示す半導体装置の部分拡大図
【図3】同上半導体装置における半導体チップの構成を示す断面図
【図4】同上半導体装置における配線基板の構成を示す平面図
【図5】同上配線基板の断面図
【図6】同上半導体装置における半導体チップの構成を示す断面図
【図7】半導体チップと配線基板とを接着させる工程を示す断面図
【図8】図7のつぎの工程を示す断面図
【図9】図8のつぎの工程を示す断面図
【図10】本発明の実施の形態2に係る半導体装置の構成を示す断面図
【図11】同上半導体装置における配線基板の平面図
【図12】同上配線基板の断面図
【図13】半導体チップと配線基板とを接着させた際の構成を示す断面図
【図14】比較例1に係る半導体装置の構成を示す断面図
【符号の説明】
【0083】
1 半導体チップ
2 配線基板
3 第1ソルダーレジスト層
4、4b 第2ソルダーレジスト層
5 はんだバンプ
6 アンダーフィル
7 半導体チップ側パッド
8 半導体チップ側めっき層
9 配線基板側パッド
10 配線基板側めっき層
11 半導体チップ絶縁保護膜
12 配線
13 第1開口部
14 第2開口部
15 段差部
16 フラックス
17 溝部
【技術分野】
【0001】
本発明は、基板に対する半導体チップの実装において、半導体チップに形成されたパッドと配線基板上に設けた接続用パッドとをはんだバンプによって接合した半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年の電子機器の高機能化、ならびに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んでいる。これらの電子部品を搭載した電子機器に使用される半導体パッケージは、従来にもまして小型化かつ多ピン化が要求されている。
【0003】
従来のようなリードフレームを使用した形態のパッケージでは、小型化に限界がきているため、半導体装置の高集積化と実装技術の高密度化の実現するためにワイヤボンディング実装、TAB(Tape Automated Bonding)実装、フリップチップ実装が行われている。これらの実装技術の中でもフリップチップ実装技術が最も高密度な実装技術として、コンピュータ機器や高機能モバイル機器などの半導体装置の高密度実装に多く用いられている。
【0004】
フリップチップ実装は、半導体チップ側パッドと配線基板側パッドとを導電性バンプを介して接続することにより行われる。この導電性バンプは、金やはんだなどの導電性金属によって形成され、特に実装の容易さや接合部(半導体チップ側パッドと配線基板側パッドとの接合部分)の応力緩和といった観点からはんだが使用されることが多い。このはんだバンプは、はんだボールやはんだペースト、または、はんだめっき等により形成されている。
【0005】
一般に、はんだ接続する際にフラックスが使用される。フラックスにより、はんだバンプ表面と接着する電極パッドの表面に存在する酸化物などの汚れを除去する。さらに、フラックスは、はんだ接続時の電極表面やはんだの再酸化を防止して、はんだ表面の表面張力を低下させ、はんだの電極金属への濡れ広がり性を向上させる。
【0006】
このフラックスとしては、ロジンに活性剤、有機溶剤と添加剤を加えたものが多く用いられている。はんだ接続後にフラックス残渣があると、以下のような問題がある。フラックス残渣が生じる場合、フラックスは、隣接するはんだバンプ間を接続し、もしくははんだバンプごとのフラックスは間隙を保っているものの非常に近接した状態で残ることが多い。このようにフラックス残渣が生じた場合に、特に電圧印加を伴った信頼性試験、例えば高温高湿バイアス試験において、残渣フラックス中のイオン性成分に起因してイオンマイグレーションにより、端子間の電気絶縁性の低下や短絡が発生する可能性が極めて高い。この問題を解決するために、半導体装置の製造において、フラックス洗浄除去の工程が必須となっている。
【0007】
フリップチップ工法におけるはんだ接続の接続用パッドのピッチは狭くなる一方であり、狭ピッチ化と共に接続部の高さは低くなる傾向にある。配線基板と実装された半導体チップの間(ギャップ)のフラックス残渣は、接続部の高さが低くなるにつれて、洗浄が困難となり、洗浄により完全にフラックスを除去することが大きな課題となっている。洗浄性向上のために、洗浄性の高い洗浄剤により洗浄を行うと、洗浄剤廃棄時の環境問題が発生し、長時間高出力での洗浄を行った場合はコストアップや洗浄中の配線基板の吸湿によるデラミネーションを引き起こすといった問題がある。
【0008】
また、半導体パッケージの小型化且つ多ピン化により接合部におけるバンプはますます微細化し、接合強度や信頼性の低下が懸念されている。そこで、接合部の信頼性確保のためにギャップ部分に、アンダーフィルと呼ばれる絶縁性の樹脂を注入充填し硬化することで、接合部を封止する技術も実施されている。しかしこのアンダーフィルは、半導体チップ表面と、配線基板表面さらに接合部を形成するはんだ表面といった複数の材料に対して良好な密着性を確保しなければ封止樹脂として有効に機能しない。また、アンダーフィルと半導体チップなどとの密着性が悪い場合はアンダーフィルの剥離やクラック、さらには配線基板や接合部、半導体チップへのクラックが生じ、吸湿による電気絶縁性の低下あるいは短絡を引き起こす。
【0009】
この残渣フラックスを除去し、アンダーフィルの密着性を向上させるために、バンプ接合後にプラズマ雰囲気に暴露して表面のプラズマ処理を行う方法が提案されている(例えば、特許文献1参照)。
【特許文献1】特開2001−110825号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、プラズマ処理を用いる方法では、反応性を保持したプラズマガスがフリップチップ実装を行った隙間部分に入り難く、プラズマによるクリーニング効果および表面処理効果が十分に発揮されにくい。十分な効果を得るためには発生プラズマの出力を上げる必要がある。しかし、出力を上げることにより、半導体チップ直下に位置しない配線基板の表面に必要以上のダメージが与えられ、ごく表面部分に成分の変質した脆弱層が形成され、表面部分の膜内脆性破壊が生じる原因となる可能性がある。
【0011】
本発明は、上述の事情に鑑みてなされたもので、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルと配線基板との密着性が向上した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の半導体装置は、複数の配線基板側パッドを有する配線基板と、前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備える。上記課題を解決するために、前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする。
【0013】
また、本発明の半導体装置の製造方法は、上記課題を解決するために、半導体チップの半導体チップ側パッドにバンプを形成し、前記バンプの表面にフラックスを濡れ広がらせ、配線基板に、配線基板側パッドを露出する第2開口部を有する第2ソルダーレジスト層を形成し、前記第2ソルダーレジスト層上に、前記第2開口部より大きい第1開口部を有する第1ソルダーレジスト層を形成し、前記配線基板側パッドに前記バンプを接着させ、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する。
【発明の効果】
【0014】
本発明によれば、フリップチップ実装しギャップを洗浄した後にフラックス残渣が発生しても、フラックス残渣ははんだバンプ近傍に集中させられるので、はんだバンプ間を接続することがない。そのため、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルの配線基板表面への接触面積を向上させることで、アンダーフィルと配線基板との密着性が向上できるようにした半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0015】
本発明の半導体装置および半導体装置の製造方法は、上記構成を基本として種々の態様をとることができる。
【0016】
すなわち、上記半導体装置において、隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する構成にすることができる。
【0017】
また、前記ソルダーレジスト層は、前記配線基板上に形成された第2ソルダーレジスト層と、前記第2ソルダーレジスト層上に形成された第1ソルダーレジスト層とを有し、前記段差部は、前記第2ソルダーレジスト層の上面と第1ソルダーレジスト層の端部により形成された構成にすることもできる。また、前記溝部は、前記第1ソルダーレジスト層の厚さ以上の深さを有する構成にすることもできる。
【0018】
また、前記第1ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である構成にすることもできる。
【0019】
また、上記半導体装置の製造方法において、前記第1ソルダーレジスト層を形成した後に、前記第1ソルダーレジスト層の表面をプラズマ処理により粗面にしてもよい。
【0020】
また、前記第2開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第1ソルダーレジスト層に溝部を形成してもよい。
【0021】
(実施の形態1)
まず、本発明の実施の形態1に係る半導体装置の構成について説明する。図1は、本実施の形態に係る半導体装置の構成を示す断面図である。図2は、図1の部分拡大図である。半導体チップ1は、配線基板2にフリップチップ実装されている。
【0022】
図2に示すように、半導体チップ1の裏面(配線基板2と対向する側の面)には、アルミニウムにより形成された半導体チップ側パッド7が複数形成されている。半導体チップ側パッド7は、例えば直径100μmの円形状である。半導体チップ側パッド7は、ニッケル/金めっきにより形成された半導体チップ側めっき層8によりめっきされている。半導体チップ側めっき層8は、例えばニッケルめっき厚10μm、金めっき厚0.1μmである。半導体チップ1の裏面の半導体チップ側パッド7が形成されていない領域には、ポリイミドなどからなる半導体チップ絶縁保護膜11が形成されている。
【0023】
配線基板2は、半導体チップ1と電気的にはんだバンプ5により接続され、はんだバンプ5が形成されていない領域では、絶縁性のアンダーフィル6により半導体チップ1と接着されている。配線基板2には、電気信号を取り出すための配線基板側パッド9が複数形成されている。配線基板側パッド9は、配線12に接続されている。配線12は、外部配線(図示せず)に接続されている。配線基板側パッド9は、配線基板側めっき層10によりめっきされている。配線基板2の配線基板側パッド9が形成されていない領域および配線基板側パッド9の配線基板側めっき層10が形成されていない領域には、第2ソルダーレジスト層4が形成されている。第2ソルダーレジスト層4は、例えば配線基板側めっき層10を露出させるための開口径が100μmである開口部を有する。
【0024】
はんだバンプ5は、半導体チップ側めっき層8が形成された半導体チップ側パッド7と、配線基板側めっき層10が形成された配線基板側パッド9とを接続する。はんだバンプ5の組成は、例えば97.5wt%錫−2.5wt%銀である。
【0025】
第2ソルダーレジスト層4上に、配線基板側めっき層10を囲み、配線基板側めっき層10より大きな第1開口部13を有する第1ソルダーレジスト層3が形成されている。第1ソルダーレジスト層3上のはんだバンプ5が形成されていない半導体チップ1と配線基板2との間(ギャップ)に充填されていて、半導体チップ1と配線基板2との接合強度を増加させるアンダーフィル6が形成されている。
【0026】
第1ソルダーレジスト層3は、第2ソルダーレジスト層4と異なる材料で形成され、第1開口部13の直径が140μmである。第1開口部13の開口径が第2ソルダーレジスト層4の開口径より大きいので、第2ソルダーレジスト層4の上面と第1ソルダーレジスト層3の端部により段差部15が形成される。
【0027】
第1ソルダーレジスト層3および第2ソルダーレジスト層4のアンダーフィル6に接触する面には、粗面化処理が施されている。第2ソルダーレジスト層4の表面の荒さは、例えば、最大高さ(Rz:JIS B 0601−2001)が0.1μm〜3.0μmであればよい。第1ソルダーレジスト層3および第2ソルダーレジスト層4の面を粗面とすることにより、第1ソルダーレジスト層3および第2ソルダーレジスト層4とアンダーフィル4との接着性が向上し、剥離を低減することができる。
【0028】
次に、本実施の形態に係る半導体装置の製造方法について説明する。半導体装置の製造方法は、半導体チップ1と配線基板2とを接着して行われる。
【0029】
まず、半導体チップ1の形成工程について説明する。図3は、半導体チップ1の断面図である。図3に示すように、配線基板1上にフリップチップ実装するために、裏面に形成された半導体側パッド7上に無電解ニッケル/金めっき処理によりニッケルめっき厚10μm、金めっき厚0.1μmの半導体チップ側めっき層8を形成する。半導体チップ側めっき層8が形成された半導体側パッド7は、100μm径の円形である。半導体側パッド7上に直径が100μmの97.5wt%錫−2.5wt%銀の組成からなるはんだボールを搭載し、窒素ガス雰囲気下でリフロー処理を行うことではんだバンプ5を形成する。また、半導体チップ1の裏面側のはんだバンプ5が接続されていない領域に、ポリイミド等から成る半導体チップ絶縁保護膜11を形成する。
【0030】
つぎに、配線基板2の形成工程について説明する。図4は配線基板2の平面図であり、図5は図4のA−A線の断面図である。図5に示すように、配線基板2上および配線基板側パッド9上に厚さ20μmの第2ソルダーレジスト層4を形成する。つぎに、第2ソルダーレジスト層4上に、厚さが30μmである第1ソルダーレジスト層3を形成する。つぎに、第1ソルダーレジスト層3の配線基板側パッド9上の領域に開口径が140μmである第1開口部13を形成する。つぎに、第2ソルダーレジスト層4の配線基板側パッド9上の領域に開口径が100μmである第2開口部14を形成する。第1開口部13の開口径が第2開口部14の開口径より長いため、第2ソルダーレジスト層4の上面と第1ソルダーレジスト層3の端面とで段差部15が形成される。
【0031】
ソルダーレジスト層3、4の加工は、一般的に感光性タイプのソルダーレジスト材料を使用し、露光処理によってパターン加工により行われる。しかし、この加工方法に限定されず、所望の形状が加工できればどのような工法を用いても良く、例えば第三高調波Nd−YAGレーザや、300nmより波長の短い深紫外エキシマレーザなどのレーザ加工装置を用いて加工しても良い。
【0032】
つぎに、配線基板側パッド9の、第2ソルダーレジスト層4から露出している部分に、無電解ニッケル/金めっきにより、ニッケルめっき厚が10μm、金めっき厚が0.1μmとなるように、配線基板側めっき層10を形成する。
【0033】
つぎに、第1ソルダーレジスト層3および第1ソルダーレジスト層3から露出している第2ソルダーレジスト層4の表面を最大高さが2.0μmとなるように減圧酸素雰囲気下でのプラズマ処理を行う。プラズマ処理は、例えば出力500W、酸素供給圧1.0Pa、処理時間5分で行われる。
【0034】
つぎに、半導体チップ1と配線基板2とを接着させる工程について説明する。図6は、半導体チップ1の断面図である。図7〜図9は、半導体チップ1と配線基板2とを接着させる工程を示す断面図である。
【0035】
まず、図6に示すように、半導体チップ側パッド7に半導体チップ側めっき層8を介して形成されたはんだバンプ5に、フッラクス16を付着させる。フラックスの付着方法は、平坦面に均一に、はんだバンプ5の高さよりも薄い膜厚(例えば50μm)に塗布されたフラックス16中に、半導体チップに形成されたはんだバンプ5を浸漬することによって行う。こうすることで、フラックス16のはんだに対する濡れ性の作用により、フラックス16は浸漬されていないはんだバンプ5の表面部までぬれ広がりが起こり、はんだバンプ5表面を均一にフラックス16で覆うことが出来る。
【0036】
なお、フラックス16の付着の方法は、はんだバンプ5の表面全体にフラックス16がぬれ広がり、かつ半導体チップに形成されている半導体チップ絶縁保護膜11にフラックス16が付着しなければ、どのような方法を用いてもよい。
【0037】
つぎに、図7に示すように、配線基板2と半導体チップ1とを所定の位置関係となるように位置を合わせる。つぎに、図8に示すように、半導体チップ1を配線基板2上に搭載する。この搭載段階では、はんだバンプ5は配線基板側パッド9にフラックス16を介して、接触しているのみであり、はんだ接続は行われていない。半導体チップ1を配線基板2に搭載する際に、フラックス16が配線基板側めっき層10上に広がる。
【0038】
つぎに、半導体チップ1が搭載された配線基板2をはんだリフロー装置を用いて加熱処理を行う。加熱処理は、窒素雰囲気下で、はんだバンプ5に使用している97.5wt%錫−2.5wt%銀はんだが溶融する温度(融点217℃)よりも30℃以上高い温度を保持して20秒以上行われる。加熱処理を行うことにより、図9に示すように、半導体チップ1と配線基板2とがはんだバンプ5により接続された実装体が形成される。
【0039】
つぎに、フラックス洗浄を行い、はんだバンプ5の周辺に残渣しているフラックス16を除去する。このフラックス洗浄は、以下の工程により行う。まず配線基板2に半導体チップ1が実装されている実装体を洗浄液に完全に浸漬し、洗浄液に周波数100kHz、出力100Wの超音波を5分間印加させる。つぎに、洗浄液から取り出した半導体チップ1を実装した配線基板2を、速やかに純水を使用して5分間のリンス処理を行う。洗浄液中で超音波伝搬させることで、実装体のギャップ部分に、洗浄液を効果的に進入させ、フラックス残渣を比較的効率よく除去することができる。
【0040】
なお、フラックス残渣を除去するために、洗浄液中に伝搬させる超音波の周波数は、50Hz〜600Hzであることが好ましい。また、超音波の出力を50〜1000Wの範囲で行うことが好ましい。超音波の出力が50W未満であればフラックス残渣が除去されず、1000Wより大きければ、はんだバンプ5にはんだ内クラックあるいはパッド7、9にクラックが発生しやすい。
【0041】
また、洗浄時間とリンス処理時間は1分を越える条件であればフラックス残渣の除去性に差は見られない。しかし、長時間の超音波処理は、配線基板2が吸湿してしまい、以降の熱処理工程で配線基板内の膨れやデラミネーションを引き起こすため、10分以下の条件が好ましい。
【0042】
半導体チップ1を配線基板2に実装する際に、フラックスが第1開口部13に広がっても、段差部15により広がりが阻止される。そのため、隣接する配線基板側パッド9間を接続するフラックスの量が少ない。従って、隣接する配線基板側パッド9間を接続するフラックスは、フラックス洗浄により除去される。
【0043】
つぎに、フラックス洗浄が終了した図9に示すような配線基板2に半導体チップ1が実装されている実装体を、窒素雰囲気下で温度115℃〜125℃において1時間のべーク処理を行う。
【0044】
ベーク処理の時間が1時間よりも短い場合、またはベーク処理の温度が115℃を下回った場合には、配線基板表面に付着した表面吸着水の除去が十分に行われない。そのため、つぎの工程であるアンダーフィル充填工程において、アンダーフィル6(図2参照)のソルダーレジスト表面に対する濡れ性が低下し、アンダーフィル6の充填が十分に行われない。また、3時間以上のベーク処理を行った場合、または125℃を超える温度でベーク処理した場合は、ソルダーレジスト16の表面が変色する。
【0045】
つぎに、図2に示すように半導体チップ1と配線基板2を実装した実装体のギャップ部分へ、アンダーフィル塗布装置によって未硬化のアンダーフィル6を充填する。アンダーフィル6の塗布は、半導体チップ1の外形を成す4つの辺の内、最も長い辺に沿って所定量のアンダーフィル6を配置し、配置されたアンダーフィル6の粘度を下げて隙間への浸透性を高めることにより行われる。その際、配線基板2を65℃に過熱し、アンダーフィル6を充填後にさらに、10分間同一温度で放置することでアンダーフィル6を十分に充填することができる。
【0046】
つぎに、アンダーフィル6を充填した配線基板2に半導体チップ1が実装されている実装体を窒素雰囲気下のオーブンに入れて、145℃から155℃の温度で1時間の硬化を行う。この熱処理工程により、未硬化のアンダーフィル6が硬化することで、アンダーフィル6は、はんだバンプ5を封止し、水分の浸入や外的なストレス、また熱変形や内部残留応力によって発生する圧縮やせん断応力から接合部を保護する。以上の工程により、図1に示す半導体装置が製造される。
【0047】
なお、この熱処理工程において、硬化温度が130℃に満たない場合、または硬化時間が1時間に満たない場合には、アンダーフィル6の硬化が十分に行われない。このため、アンダーフィル6による封止効果が不十分となり、水分の浸入による電気絶縁性の低下や、震度や熱変形による局所的応力負荷が発生した場合に接続部の破壊が生じる。また、硬化温度が170℃を超えた場合、または硬化時間が3時間を越えた場合には、アンダーフィル6の過剰な硬化反応により配線基板2が変形、あるいは接合部や配線基板2内の破壊や剥離が発生する。
【0048】
以上のように、本実施の形態に係る半導体装置は、第1ソルダーレジスト層3と第2ソルダーレジスト層4とにより段差部15が形成されている。このため、半導体チップ1を配線基板2に搭載する際に、フラックス16が広がっても、隣接する配線基板側パッド9まで広がらず、隣接配線基板側パッド9間で短絡することを防ぐことができる。
【0049】
なお、第1ソルダーレジスト層3と、第1ソルダーレジスト層3に覆われていない部分の第2ソルダーレジスト層4の表面を粗面化処理する場合を例に示したが、第1ソルダーレジスト層3の表面だけに粗面化処理された構成であってもよい。
【0050】
(実施の形態2)
図10は、本発明の実施の形態2に係る半導体装置の構成を示す断面図である。本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置の第1ソルダーレジスト層3に溝部17が形成された構成である。本実施の形態に係る半導体装置のその他の構成は、実施の形態1に係る半導体装置と同様である。本実施の形態に係る半導体装置において、実施の形態1に係る半導体装置と同様の構成要素については、同一の符号を付して説明を省略する。
【0051】
はんだバンプ5が形成される配線基板側パッド9に挟まれる第1ソルダーレジスト層3には、溝部17が形成されている。溝部17は、第1ソルダーレジスト層3の厚さと同じ30μmの深さで、幅が25μmである。また、溝部17は、隣り合う第1ソルダーレジスト3の開口端から等間隔となる位置に形成されている。
【0052】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法は、第1ソルダーレジスト3に溝部17を形成する以外は、実施の形態1に係る半導体装置の製造方法と同様である。以下、実施の形態1に係る半導体装置の製造方法との差異がある部分について説明する。
【0053】
まず、配線基板2の形成工程について説明する。図11は配線基板2の平面図であり、図12は図11のB−B線の断面図である。なお、半導体チップ1の形成工程は、実施の形態1の形成工程と同様である。第1ソルダーレジスト層3には、溝部17が形成されている。溝部17は、第1ソルダーレジスト層3を露光処理によってパターン加工することにより、第1開口部13と同時に形成される。他の配線基板2の形成工程は、実施の形態1の形成工程と同様である。
【0054】
図13は、半導体チップ1と配線基板2とを接着させた際の構成を示す断面図である。半導体チップ1と配線基板2とを接着させる工程において、半導体チップ1と配線基板2とを接触させると、第2ソルダーレジスト層4上にフラックスが広がる。フラックスの量が多いと、段差部15を越えて、フラックスが第1ソルダーレジスト層3上を広がる。第1ソルダーレジスト層3上のフラックスは、溝部17に落ち込む。これにより、第1ソルダーレジスト層3上に残るフラックスの量が従来より低減する。そのため、後のフラックス洗浄工程において、第1ソルダーレジスト層3上のフラックスを取り除くことができる。
【0055】
以上のように、本実施の形態に係る半導体装置は、第1ソルダーレジスト層3と第2ソルダーレジスト層4とにより段差部15が形成されている。このため、半導体チップ1を配線基板2に搭載する際に、フラックス16が広がり、隣接する配線基板側パッド9まで広がらず、隣接配線基板側パッド9間で短絡することを防ぐことができる。
【0056】
さらに、第1ソルダーレジスト層3に溝部17が形成されることにより、段差部15を越えたフラックス16が溝部17に落ち込み、フラックス16が隣接する配線基板側パッド9まで広がらない。そのため、隣接配線基板側パッド9間で短絡することを防ぐことができる。
【0057】
なお、実施の形態1および2において第1ソルダーレジスト層3と第2ソルダーレジスト層4とが異なる材料により形成された例を示したが、同一の材料で形成されていてもよい。
【0058】
以下に、各種構成の半導体装置の電気絶縁性と接続性の検査を行った結果を示す。
(実施例1)
【0059】
実施例1の半導体装置として、図2に示す本発明の実施の形態1に係る構成を有する半導体装置を作成した。半導体装置の作成後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだ接続部間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドはみられなかった。フラックス残渣は、はんだバンプ5間を接続するに至らずに、第1ソルダーレジスト層3に形成された第1開口部13に存在していたものがほとんどであった。また、段差部15におけるフラックス16は、アンダーフィル6に完全に覆われていた。段差部15をはみ出してフラックス16が広がる現象も、きわめて一部のはんだバンプ5間に見られた。しかし、フラックス残渣は1μm以下の厚さとなっており非常に薄く、また段差部15を乗り越えて広がったフッラクス量が非常に少なかった。
【0060】
この半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して、260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に5ボルトの電圧が掛かる状況において温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下(1×10の8乗オーム以下)は見られず、1500時間後においても短絡(1000オーム以下)は見られなかった。2000時間後になって、短絡は見られなかったものの、一部に電気絶縁性の低下が見られた。
【0061】
また、はんだバンプ5を少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査した。その結果、1000サイクル後においても接続抵抗値の変化率が、初期抵抗値+10%以下となり、良好な温度サイクル試験耐性を持つことが分かった。
(実施例2)
【0062】
実施例2の半導体装置として、図10に示す本発明の実施の形態2に係る構成を有する半導体装置を作成した。この半導体装置は、第1ソルダーレジスト層3の厚さが30μm、第2ソルダーレジスト層4の厚さが20μmである。
【0063】
半導体装置の作成後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ5間での電気的絶縁性を検査した。検査の結果、アンダーフィル6にボイドは見られなかった。フラックス残渣は、第1ソルダーレジスト層3に形成された第1開口部13と、溝部17の中に存在した。段差部15のフラックス残渣は、アンダーフィル6に完全に覆われていた。また、溝部17のフラックス残渣は、はんだバンプ5から連続した広がりとはなっていなかったため、隣り合うはんだバンプ5間を接続するようなフラックス残渣は見られなかった。
【0064】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ5間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下は見られなかった。さらに、2000時間後においても短絡は見られなかった。
【0065】
また、はんだバンプ5を少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査した。その結果、1000サイクル後においても接続抵抗値の変化率が、初期抵抗値+10%以下となり、良好な温度サイクル試験耐性を持つことが分かった。
(実施例3)
【0066】
本実施例に係る半導体装置として、本発明の実施の形態2に係る構成を有する半導体装置を作成した。この半導体装置は、第1ソルダーレジスト層3の厚さが15μm、第2ソルダーレジスト層4の厚さが35μmである。本実施例に係る半導体装置の他の構成は、実施例2に係る半導体装置の構成と同様であり、同一の構成要素については同一の符号を付して説明を省略する。
【0067】
半導体装置の製造後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ5間での電気的絶縁性を検査した。検査の結果、アンダーフィル6にボイドは見られなかった。フラックス残渣は、ソルダーレジスト層に形成された段差部15と、溝部17の中に存在した。段差部15のフラックス残渣は、アンダーフィルに完全に覆い被されていた。また、溝部17のフラックス残渣は、はんだバンプ5から連続した広がりとはなっていなかったため、隣り合うはんだバンプ5を接続するような残渣は見られなかった。ただし、実施例2と比較すると、はんだバンプ5間に形成された溝部17に存在するフラックス残渣は多かった。
【0068】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ5間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下は見られなかった。さらに、2000時間後においても短絡は見られなかった。
【0069】
また、はんだバンプ5を少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査した。その結果、1000サイクル後においても接続抵抗値の変化率が、初期抵抗値+10%以下となり、良好な温度サイクル試験耐性を持つことが分かった。
(比較例1)
【0070】
図14は、比較例1に係る半導体装置の構成を示す断面図である。本比較例に係る半導体装置は、実施の形態1に係る半導体装置に対して第1ソルダーレジスト層3がない点において異なる。その他の構成については、実施の形態1に係る半導体装置と同様であり、同一の符号を付して説明を省略する。第2ソルダーレジスト層4bは、厚さが50μmである。また、第1ソルダーレジスト層が形成されていないので、段差部が形成されていない。
【0071】
また、製造工程においても、第1ソルダーレジスト層を形成しない点および第2ソルダーレジスト層4bの厚さを50μmにする点以外は、実施の形態1に係る半導体装置の製造方法と同様である。
【0072】
本比較例の構成では、半導体チップ1を配線基板2に実装する際に、フラックスが第2ソルダーレジスト層4b上を広がる。本比較例の構成では段差部を有さないため、第2ソルダーレジスト層4b全面にフラックスが広がり、隣り合うはんだバンプ5を接続する。後の洗浄工程において一部のフラックスは洗浄除去されるが、フラックス残渣ははんだバンプ5間を接続する形で存在してしまう。
【0073】
このように、隣り合うはんだバンプ5間を接続する形でフラックス残渣が存在すると、高温高湿バイアス試験などの信頼性試験において、イオンマイグレーションの原因となるフラックス中のイオン性成分が豊富にはんだバンプ5間に存在することとなる。そのため、イオンマイグレーションが発生しやすくなり、隣り合うはんだバンプ5間の絶縁性が低下する。
【0074】
比較例1に係る半導体装置の製造後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ5間での電気的絶縁性を検査した。検査の結果、アンダーフィル6にボイドは見られなかった。フラックス残渣は、はんだバンプ5間を接続する形で多数、存在していた。このはんだバンプ5間を接続する形で存在していたフラックス残渣の厚さは5μm以上となっていた。
【0075】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ5間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、800時間後には電気絶縁性の低下が発生し、1200時間後には短絡が生じた。
(比較例2)
【0076】
比較例2に係る半導体装置は、実施例2に係る半導体装置の第1ソルダーレジスト層3および第2ソルダーレジスト層4(図10参照)が、表面に粗面化処理が施されていない構成である。その他の構成については、実施例2に係る半導体装置と同様であり、同一の符号を付して説明を省略する。また、本比較例に係る半導体装置の製造方法は、第1ソルダーレジスト層3および第2ソルダーレジスト層4に粗面化処理が施されていない点以外は、実施例2に係る半導体装置の製造方法と同様であるので、説明を省略する。
【0077】
本比較例に係る半導体装置の構成によれば、フラックス16は、実施例2と同様ソルダーレジストに形成された段差部15や溝部17に残るものの、はんだバンプ5間を接続するフラックス残渣は生じにくい。そのため、はんだバンプ5間のイオンマイグレーションによる導通は生じにくい。しかしながら、第1ソルダーレジスト層3の表面に粗化処理が施されていないことから、アンダーフィル6と配線基板2との間の密着力が、粗化したものと比較して弱い。このため、熱サイクル試験などの信頼性試験において、アンダーフィル6から第1ソルダーレジスト3の剥離が発生しやすくなる。
【0078】
半導体装置の製造後の状態において、アンダーフィル6におけるボイドの有無、半導体チップ側パッド7とはんだバンプ5および配線基板側パッド9とはんだバンプ5との導通性、隣り合うはんだバンプ間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドは見られなかった。残渣していたフラックスは、ソルダーレジスト層に形成された段差部15と、溝部17の中に存在した。段差部15のフラックス残渣は、アンダーフィル6に完全に覆い被されていた。また、溝部17中のフラックス残渣は、はんだバンプ5から連続した広がりとはなっていなかったため、隣り合うはんだバンプ5を接続するような残渣は見られなかった。
【0079】
また、半導体装置に対してJEDEC STANDARD TEST METHOD A113−A LEVEL3で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して260℃の温度ではんだリフロー試験を3回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に5ボルトの電圧が印加される状態で温度85℃、相対湿度85%の環境下における高温高湿バイアス信頼性試験(85℃、85%RH、D.C.5V)を行った。その結果、1000時間後においても隣り合うはんだバンプ5間での電気的絶縁性の低下(1×10の8乗オーム以下)は見られなかった。2000時間後においても短絡(1000オーム以下)は見られなかった。
【0080】
さらに、はんだバンプを少なくとも1つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験(−55℃⇔125℃、各30分)において検査確認した。その結果、500サイクルでアンダーフィルとソルダーレジスト層間の剥離が原因である接続抵抗値の上昇(初期抵抗値+10%以上)、1000サイクルにおいて回路の断線が発生した。断線不良の発生原因を確認するため、信頼性試験後のサンプルの不良モード解析を行った結果、発生した断線箇所におけるはんだバンプの周辺には、アンダーフィルとソルダーレジスト層間の剥離が見られた。
【産業上の利用可能性】
【0081】
本発明の半導体装置は、フラックス残渣によるイオンマイグレーションを防ぐことができ、アンダーフィルと配線基板との密着性が向上するという効果を有し、特に軽薄短小化した半導体装置に利用可能である。
【図面の簡単な説明】
【0082】
【図1】本発明の実施の形態1に係る半導体装置の構成を示す断面図
【図2】図1に示す半導体装置の部分拡大図
【図3】同上半導体装置における半導体チップの構成を示す断面図
【図4】同上半導体装置における配線基板の構成を示す平面図
【図5】同上配線基板の断面図
【図6】同上半導体装置における半導体チップの構成を示す断面図
【図7】半導体チップと配線基板とを接着させる工程を示す断面図
【図8】図7のつぎの工程を示す断面図
【図9】図8のつぎの工程を示す断面図
【図10】本発明の実施の形態2に係る半導体装置の構成を示す断面図
【図11】同上半導体装置における配線基板の平面図
【図12】同上配線基板の断面図
【図13】半導体チップと配線基板とを接着させた際の構成を示す断面図
【図14】比較例1に係る半導体装置の構成を示す断面図
【符号の説明】
【0083】
1 半導体チップ
2 配線基板
3 第1ソルダーレジスト層
4、4b 第2ソルダーレジスト層
5 はんだバンプ
6 アンダーフィル
7 半導体チップ側パッド
8 半導体チップ側めっき層
9 配線基板側パッド
10 配線基板側めっき層
11 半導体チップ絶縁保護膜
12 配線
13 第1開口部
14 第2開口部
15 段差部
16 フラックス
17 溝部
【特許請求の範囲】
【請求項1】
複数の配線基板側パッドを有する配線基板と、
前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、
前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備えた半導体装置において、
前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、
前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする半導体装置。
【請求項2】
隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する請求項1記載の半導体装置。
【請求項3】
前記ソルダーレジスト層は、前記配線基板上に形成された第2ソルダーレジスト層と、前記第2ソルダーレジスト層上に形成された第1ソルダーレジスト層とを有し、
前記段差部は、前記第2ソルダーレジスト層の上面と第1ソルダーレジスト層の端部により形成された請求項1または2に記載の半導体装置。
【請求項4】
前記溝部は、前記第1ソルダーレジスト層の厚さ以上の深さを有する請求項3記載の半導体装置。
【請求項5】
前記第1ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である請求項1〜4に記載の半導体装置。
【請求項6】
半導体チップの半導体チップ側パッドにバンプを形成し、
前記バンプの表面にフラックスを濡れ広がらせ、
配線基板に、配線基板側パッドを露出する第2開口部を有する第2ソルダーレジスト層を形成し、
前記第2ソルダーレジスト層上に、前記第2開口部より大きい第1開口部を有する第1ソルダーレジスト層を形成し、
前記配線基板側パッドに前記バンプを接着させ、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する半導体装置の製造方法。
【請求項7】
前記第1ソルダーレジスト層を形成した後に、前記第1ソルダーレジスト層の表面をプラズマ処理により粗面にする請求項6記載の半導体装置の製造方法。
【請求項8】
前記第2開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第1ソルダーレジスト層に溝部を形成する請求項6または7に記載の半導体装置の製造方法。
【請求項1】
複数の配線基板側パッドを有する配線基板と、
前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、
前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備えた半導体装置において、
前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、
前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする半導体装置。
【請求項2】
隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する請求項1記載の半導体装置。
【請求項3】
前記ソルダーレジスト層は、前記配線基板上に形成された第2ソルダーレジスト層と、前記第2ソルダーレジスト層上に形成された第1ソルダーレジスト層とを有し、
前記段差部は、前記第2ソルダーレジスト層の上面と第1ソルダーレジスト層の端部により形成された請求項1または2に記載の半導体装置。
【請求項4】
前記溝部は、前記第1ソルダーレジスト層の厚さ以上の深さを有する請求項3記載の半導体装置。
【請求項5】
前記第1ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である請求項1〜4に記載の半導体装置。
【請求項6】
半導体チップの半導体チップ側パッドにバンプを形成し、
前記バンプの表面にフラックスを濡れ広がらせ、
配線基板に、配線基板側パッドを露出する第2開口部を有する第2ソルダーレジスト層を形成し、
前記第2ソルダーレジスト層上に、前記第2開口部より大きい第1開口部を有する第1ソルダーレジスト層を形成し、
前記配線基板側パッドに前記バンプを接着させ、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する半導体装置の製造方法。
【請求項7】
前記第1ソルダーレジスト層を形成した後に、前記第1ソルダーレジスト層の表面をプラズマ処理により粗面にする請求項6記載の半導体装置の製造方法。
【請求項8】
前記第2開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第1ソルダーレジスト層に溝部を形成する請求項6または7に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
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【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2009−152317(P2009−152317A)
【公開日】平成21年7月9日(2009.7.9)
【国際特許分類】
【出願番号】特願2007−327823(P2007−327823)
【出願日】平成19年12月19日(2007.12.19)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成21年7月9日(2009.7.9)
【国際特許分類】
【出願日】平成19年12月19日(2007.12.19)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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