半導体装置およびその製造方法
【課題】ＩｎＰ系の微細構造デバイスをより効果的に冷却できるようにする。
【解決手段】主表面を（００１）面としたＩｎＰからなる基板１０１の上にＩｎＧａＡｓからなるバッファ層１０２を形成し、バッファ層１０２の上に接して配置されたＩｎＰの層を含んでバッファ層１０２の上に形成されたデバイス１０３を形成し、デバイス１０３の周囲のバッファ層１０２を露出させた状態でデバイス１０３を覆う保護層１０４を形成し、露出したバッファ層１０２の上に金を堆積して金層１０５を形成し、次に、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に金を拡散させる。
【解決手段】主表面を（００１）面としたＩｎＰからなる基板１０１の上にＩｎＧａＡｓからなるバッファ層１０２を形成し、バッファ層１０２の上に接して配置されたＩｎＰの層を含んでバッファ層１０２の上に形成されたデバイス１０３を形成し、デバイス１０３の周囲のバッファ層１０２を露出させた状態でデバイス１０３を覆う保護層１０４を形成し、露出したバッファ層１０２の上に金を堆積して金層１０５を形成し、次に、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に金を拡散させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＰ系の素子を備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
例えば、通信の高速化、大容量化に対する要求が高まっており、通信システム用集積回路に用いられるヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）などの高周波半導体トランジスタの性能向上が求められている。特に、ＩｎＰ基板上に形成されるいわゆるＩｎＰ系ＨＢＴは、４０Ｇｂｉｔ／ｓ以上の大容量光通信システムや、テラヘルツ帯無線通信システムを支えるキーデバイスとして期待されている。また、ＩｎＰ基板上に形成される電界効果型トランジスタは、優れた高速性および低雑音性から、いわゆるサブテラヘルツおよびテラヘルツ帯で動作する超高周波集積回路への応用が期待されている。
【０００３】
このようなＩｎＰ系の微細構造デバイスを用いた集積回路におけるデバイスの自己発熱による接合温度の上昇は、デバイスの集積度向上によりますます大きな問題となっている。これに対し、様々な冷却や放熱の方法が講じられている。一般的には、冷却用フィン、ペルチェ素子の取り付け、また、高熱伝導率材料の接触による放熱が行われる。デバイスにより近い場所として裏面からの放熱も考慮され、半導体基板の研磨、および裏面ビアによる放熱経路の形成により放熱率を上げる方策がとられている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Y.K.Fukai et al. , "Highly Releable InP-Based HBTs with a Ledge Structure Operating at High Current Density", Electronics and Communications in Japan, Part2, vol.90, no.4, 2007.
【非特許文献２】J.S.Huang et al. , "Scanning transmission electron microscopy study of Au/Zn/Au/Cr/Au and Au/Ti/Pt/Au/Cr/Au contacts to p-type InGaAs/InP", Journal of Applied Physics, vol.93, no.9, pp5196-5200, 2003.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した冷却では、発熱部と冷却部品との間隔は、主に、パッケージやプリント基板上での細工の範囲にとどまり、上記間隔をより小さくすることは、実装上容易ではなく困難が伴う。デバイスが形成されている半導体基板の裏面を研磨により薄層化し、冷却部品との距離を短くする技術もあるが、工程数の増加やデバイスへのダメージ導入などの問題がある。また、裏面ビア形成によって放熱率を上げる方策に対しても、さらに効果的な構造が望まれている。これらのように、ＩｎＰ系の微細構造デバイスにおいては、より効果的な冷却が要求されている。
【０００６】
本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＰ系の微細構造デバイスをより効果的に冷却できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、主表面を（００１）面としたＩｎＰからなる基板の上にＩｎＧａＡｓからなるバッファ層を形成する第１工程と、バッファ層の上に接して配置されたＩｎＰの層を含んでバッファ層の上に形成された素子を形成する第２工程と、素子の周囲のバッファ層を露出させた状態で素子を覆う保護層を形成する第３工程と、露出したバッファ層の上に金を堆積して金層を形成する第４工程と、バッファ層の表面に接触している金層より素子の下部のバッファ層に金を拡散させてバッファ層の中に金拡散層を形成する第５工程と、金拡散層を形成した後で素子に接続する配線を形成する第６工程とを少なくとも備える。
【０００８】
本発明に係る半導体装置は、主表面を（１００）面としたＩｎＰからなる基板と、基板の上に形成されたＩｎＧａＡｓからなるバッファ層と、バッファ層の上に接して配置されたＩｎＰの層を含んでバッファ層の上に形成された素子と、素子を覆う保護層と、保護層で覆われた素子以外の領域のバッファ層の上に接触して形成された金からなる金層と、バッファ層の表面に接触している金層より素子の下部のバッファ層に拡散した金からなる金拡散層と、素子に接続する配線とを少なくとも備える。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、ＩｎＧａＡｓからなるバッファ層の表面に接触している金層より素子の下部のバッファ層に金を拡散させてバッファ層の中に金拡散層を形成するようにしたので、ＩｎＰ系の微細構造デバイスをより効果的に冷却できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図２】図２は、ヘテロ接合バイポーラトランジスタの構成例を示す構成図である。
【図３】図３は、Ｔｉ／Ｐｔ／Ａｕ電極からＩｎＧａＡｓの層へ金が拡散した状態を示す断面透過型電子顕微鏡像を示す写真である。
【図４】図４は、実施の形態におけるデバイスの、バッファ層を変化させたときの発熱温度（エミッタ／ベース接合部の温度）の変化を示す特性図である。
【図５】図５は、エミッタ／ベース接合から基板裏面までの温度の変化を示す特性図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【００１２】
まず、図１Ａに示すように、主表面を（００１）面としたＩｎＰからなる基板１０１の上にＩｎＧａＡｓからなるバッファ層１０２を形成する（第１工程）。例えば、基板１０１は、Ｆｅをドープすることで高抵抗とされたＩｎＰから構成され、板厚６００μｍである。また、バッファ層１０２は、１０ｎｍ〜１μｍ程度の厚さに形成すればよい。次に、図１Ｂに示すように、バッファ層１０２の上に接して配置されたＩｎＰの層を含んでバッファ層１０２の上に形成されたデバイス（素子）１０３を形成する（第２工程）。デバイス１０３は、例えば、ヘテロ接合バイポーラトランジスタである。なお、一般的な製造プロセスでは、バッファ層１０２およびデバイス１０３を構成する各化合物半導体の層を、同一のエピタキシャル成長装置内で順次に積層して形成し、この後、バッファ層１０２の上に形成した各層を微細加工し、また、所定の電極を形成することで、デバイス１０３を形成している。
【００１３】
次に、図１Ｃに示すように、デバイス１０３の周囲のバッファ層１０２を露出させた状態でデバイス１０３を覆う保護層１０４を形成する（第３工程）。保護層１０４は、例えば、有機樹脂からなる絶縁材料であるＢＣＢ（Benzo cyclo butene：ベンゾシクロブテン）から構成すればよい。例えば、ＢＣＢをスピンコーティングで塗布することで形成した塗布層を、公知のパターニング技術でパターニングすることで、保護層１０４を形成すればよい。
【００１４】
次に、図１Ｄに示すように、露出したバッファ層１０２の上に金を堆積して金層１０５を形成する（第４工程）。次に、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に金を拡散させる。例えば、金層１０５と基板１０１の裏面との間に２〜５ｍＡ／μｍ2となるようにバイアス印加した状態で２００℃程度に加熱することで、金層１０５よりバッファ層１０２に金を拡散させることができる。
【００１５】
このような高温通電などの処理により、図３に示すように、電極を構成している金が拡散して、ＩｎＧａＡｓ層に侵入することが報告されている（非特許文献１，２参照）。金の拡散は、ＩｎＧａＡｓの（１１１）Ａ面方向に進行する。従って、主表面を（００１）面としている基板１０１の上にエピタキシャル成長して形成したバッファ層１０２においては、図１Ｅに示すように、バッファ層１０２の表面より４５°程度の角度の斜め方向に金が拡散して金拡散層１０６が形成される。この拡散を続けることで、図１Ｆに示すように、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に金が拡散し、バッファ層１０２の中に、デバイス１０３の下部に当たる領域にまで金拡散層１０６が形成できる（第５工程）。
【００１６】
この後、例えば、図１Ｇに示すように、保護層１０４を覆う状態に金層１０５の上に絶縁層１０７を形成し、デバイス１０３に接続する配線１０８を形成する（第６工程）。この後、適宜に基板１０１の薄層化を行う。例えば、ＣＭＰ（Chemical Mechanical Policing）法などにより、基板１０１の裏面を研削研磨すればよい。
【００１７】
以上のことにより、主表面を（１００）面としたＩｎＰからなる基板１０１と、基板１０１の上に形成されたＩｎＧａＡｓからなるバッファ層１０２と、バッファ層１０２の上に接して配置されたＩｎＰの層を含んでバッファ層１０２の上に形成されたデバイス（素子）１０３と、デバイス１０３を覆う保護層１０４と、保護層１０４で覆われたデバイス１０３以外の領域のバッファ層１０２の上に接触して形成された金からなる金層１０５と、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に拡散した金からなる金拡散層１０６と、デバイス１０３に接続する配線１０８とを備える半導体装置が得られる。
【００１８】
上述した実施の形態によれば、より熱の伝導度が高い状態となっている金拡散層１０６に、デバイス１０３をほぼ接した状態に形成できるので、ＩｎＰ系の微細構造デバイスをより効果的に冷却できるようになる。
【００１９】
ここで、デバイス１０３は、例えば、図２に示すようなヘテロ接合バイポーラトランジスタである。このデバイス１０３は、ｎ型の不純物が導入されたＩｎＰからなるサブコレクタ層２０１、ｎ型の不純物が低濃度に導入されたＩｎＰから構成されたコレクタ層２０２、ｐ型の不純物が高濃度に導入されたＩｎＧａＡｓから構成されたベース層２０３、ｎ型の不純物が低濃度に導入されたＩｎＧａＡｓから構成されたエミッタ層２０４、不純物が高濃度に導入されたＩｎＰからなるエミッタキャップ層２０５を備える。また、サブコレクタ層２０１の上には、コレクタ電極２２１が形成され、ベース層２０３の上には、ベース電極２２２が形成され、エミッタキャップ層２０５の上には、エミッタ電極２２３が形成されている。このヘテロ接合バイポーラトランジスタによれば、ＩｎＰからなるサブコレクタ層２０１が、バッファ層１０２の上に接して配置された状態となる。ＩｎＰの層は、金の拡散を抑制できるので、バッファ層１０２に拡散した金が、デバイス１０３に拡散することがない。
【００２０】
上述した化合物半導体による各層は、よく知られた有機金属化学気相成長法（ＭＯＶＰＥ）および分子線エピタキシャル成長法（ＭＢＥ）などの堆積法で、エピタキシャル成長させることで形成できる。また、コレクタメサおよびエミッタメサは、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。また、各電極は、例えば、公知の蒸着法およびリフトオフ法などにより形成することができる。
【００２１】
次に、上述した構成のヘテロ接合バイポーラトランジスタ単体を例にし、単純な４５°モデルを用いてデバイス内部温度上昇をシミュレートした結果について説明する。デバイスサイズ（エミッタ面積）は３×０．５μｍ2とし、７ｍＡ／μｍ2の電流密度で駆動させる場合を考える。また、ＩｎＰ基板は、板厚１５０μｍとし、基板裏面温度は７５℃とする。金拡散層を形成したバッファ層の層厚を変化させたときの、上記デバイスの発熱温度（エミッタ／ベース接合部の温度）の変化を図４に示す。金拡散層の層厚が１０ｎｍの場合の発熱温度を基準とすると、５００ｎｍで約８℃の冷却効果があり、１０００ｎｍで約２２℃の冷却効果があることがわかる。
【００２２】
次に、デバイスを上述した構成のヘテロ接合バイポーラトランジスタとした場合の、層厚方向の温度変化について説明する。図５は、エミッタ／ベース接合から基板裏面までの温度の変化を示す特性図である。実線で示す図５の（ａ）は、バッファ層に金拡散層を形成した場合の温度変化であり、点線で示す図５の（ｂ）は、バッファ層に金拡散層を形成していない場合の温度変化である。ＩｎＰ基板の板厚は１５０μｍであり、バッファ層の層厚は１μｍとしている。なお、金拡散層においては、一様に金が広がっているものとしている。
【００２３】
図５から明らかなように、金拡散層を備える構成では、金拡散層を用いていない構成に比較して、デバイス内部の温度分布はほぼ全体に１０℃下がることがわかる。このように、金拡散層をバッファ層に形成した構造により、基板側からの放熱経路を持たない場合でも、デバイスの発熱による温度をを約１０℃（バッファ層厚１μｍの場合）下げることができる。
【００２４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、デバイスとしてヘテロ接合バイポーラトランジスタを例に説明したが、これに限るものではなく、ヘテロ接合電界効果トランジスタ、高電子移動度トランジスタなど、ＩｎＰ系の微細構造デバイスであれば同様の効果が得られる。
【００２５】
また、上述では、通電状態で加熱することで、ＩｎＧａＡｓからなるバッファ層に金を拡散させたが、これに限るものではなく、デバイスの影響がない範囲であれば、加熱のみで金を拡散させるようにしてもよい。例えば、３５０〜４００℃程度の加熱により、ＩｎＧａＡｓからなるバッファ層に金を拡散させることができる。また、上述では、保護層で覆ったデバイス以外の領域のバッファ層を露出させ、ここに金層を形成したが、これに限るものではなく、例えば、チタンや白金などを用いたバリア金属層を形成し、このバリア金属層に形成した拡散窓を介してバッファ層に金を拡散させるようにしてもよい。
【００２６】
また、金拡散層を形成するＩｎＧａＡｓからなるバッファ層の上にＩｎＰ拡散停止層を形成し、この上にデバイスを形成するようにしてもよい。例えば、ノンドープのＩｎＰ層とｎ型のＩｎＰ層との積層構造のＩｎＰ拡散停止層を用いればよい。ＩｎＰの層は、金の拡散を抑制できる。なお、この場合、デバイスの周囲のＩｎＰ拡散停止層は、適宜に除去しておく必要がある。
【符号の説明】
【００２７】
１０１…基板、１０２…バッファ層、１０３…デバイス（素子）、１０４…保護層、１０５…金層、１０６…金拡散層、１０７…絶縁層、１０８…配線。
【技術分野】
【０００１】
本発明は、ＩｎＰ系の素子を備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
例えば、通信の高速化、大容量化に対する要求が高まっており、通信システム用集積回路に用いられるヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）などの高周波半導体トランジスタの性能向上が求められている。特に、ＩｎＰ基板上に形成されるいわゆるＩｎＰ系ＨＢＴは、４０Ｇｂｉｔ／ｓ以上の大容量光通信システムや、テラヘルツ帯無線通信システムを支えるキーデバイスとして期待されている。また、ＩｎＰ基板上に形成される電界効果型トランジスタは、優れた高速性および低雑音性から、いわゆるサブテラヘルツおよびテラヘルツ帯で動作する超高周波集積回路への応用が期待されている。
【０００３】
このようなＩｎＰ系の微細構造デバイスを用いた集積回路におけるデバイスの自己発熱による接合温度の上昇は、デバイスの集積度向上によりますます大きな問題となっている。これに対し、様々な冷却や放熱の方法が講じられている。一般的には、冷却用フィン、ペルチェ素子の取り付け、また、高熱伝導率材料の接触による放熱が行われる。デバイスにより近い場所として裏面からの放熱も考慮され、半導体基板の研磨、および裏面ビアによる放熱経路の形成により放熱率を上げる方策がとられている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Y.K.Fukai et al. , "Highly Releable InP-Based HBTs with a Ledge Structure Operating at High Current Density", Electronics and Communications in Japan, Part2, vol.90, no.4, 2007.
【非特許文献２】J.S.Huang et al. , "Scanning transmission electron microscopy study of Au/Zn/Au/Cr/Au and Au/Ti/Pt/Au/Cr/Au contacts to p-type InGaAs/InP", Journal of Applied Physics, vol.93, no.9, pp5196-5200, 2003.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した冷却では、発熱部と冷却部品との間隔は、主に、パッケージやプリント基板上での細工の範囲にとどまり、上記間隔をより小さくすることは、実装上容易ではなく困難が伴う。デバイスが形成されている半導体基板の裏面を研磨により薄層化し、冷却部品との距離を短くする技術もあるが、工程数の増加やデバイスへのダメージ導入などの問題がある。また、裏面ビア形成によって放熱率を上げる方策に対しても、さらに効果的な構造が望まれている。これらのように、ＩｎＰ系の微細構造デバイスにおいては、より効果的な冷却が要求されている。
【０００６】
本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＰ系の微細構造デバイスをより効果的に冷却できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、主表面を（００１）面としたＩｎＰからなる基板の上にＩｎＧａＡｓからなるバッファ層を形成する第１工程と、バッファ層の上に接して配置されたＩｎＰの層を含んでバッファ層の上に形成された素子を形成する第２工程と、素子の周囲のバッファ層を露出させた状態で素子を覆う保護層を形成する第３工程と、露出したバッファ層の上に金を堆積して金層を形成する第４工程と、バッファ層の表面に接触している金層より素子の下部のバッファ層に金を拡散させてバッファ層の中に金拡散層を形成する第５工程と、金拡散層を形成した後で素子に接続する配線を形成する第６工程とを少なくとも備える。
【０００８】
本発明に係る半導体装置は、主表面を（１００）面としたＩｎＰからなる基板と、基板の上に形成されたＩｎＧａＡｓからなるバッファ層と、バッファ層の上に接して配置されたＩｎＰの層を含んでバッファ層の上に形成された素子と、素子を覆う保護層と、保護層で覆われた素子以外の領域のバッファ層の上に接触して形成された金からなる金層と、バッファ層の表面に接触している金層より素子の下部のバッファ層に拡散した金からなる金拡散層と、素子に接続する配線とを少なくとも備える。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、ＩｎＧａＡｓからなるバッファ層の表面に接触している金層より素子の下部のバッファ層に金を拡散させてバッファ層の中に金拡散層を形成するようにしたので、ＩｎＰ系の微細構造デバイスをより効果的に冷却できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【図２】図２は、ヘテロ接合バイポーラトランジスタの構成例を示す構成図である。
【図３】図３は、Ｔｉ／Ｐｔ／Ａｕ電極からＩｎＧａＡｓの層へ金が拡散した状態を示す断面透過型電子顕微鏡像を示す写真である。
【図４】図４は、実施の形態におけるデバイスの、バッファ層を変化させたときの発熱温度（エミッタ／ベース接合部の温度）の変化を示す特性図である。
【図５】図５は、エミッタ／ベース接合から基板裏面までの温度の変化を示す特性図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す模式的な断面図である。
【００１２】
まず、図１Ａに示すように、主表面を（００１）面としたＩｎＰからなる基板１０１の上にＩｎＧａＡｓからなるバッファ層１０２を形成する（第１工程）。例えば、基板１０１は、Ｆｅをドープすることで高抵抗とされたＩｎＰから構成され、板厚６００μｍである。また、バッファ層１０２は、１０ｎｍ〜１μｍ程度の厚さに形成すればよい。次に、図１Ｂに示すように、バッファ層１０２の上に接して配置されたＩｎＰの層を含んでバッファ層１０２の上に形成されたデバイス（素子）１０３を形成する（第２工程）。デバイス１０３は、例えば、ヘテロ接合バイポーラトランジスタである。なお、一般的な製造プロセスでは、バッファ層１０２およびデバイス１０３を構成する各化合物半導体の層を、同一のエピタキシャル成長装置内で順次に積層して形成し、この後、バッファ層１０２の上に形成した各層を微細加工し、また、所定の電極を形成することで、デバイス１０３を形成している。
【００１３】
次に、図１Ｃに示すように、デバイス１０３の周囲のバッファ層１０２を露出させた状態でデバイス１０３を覆う保護層１０４を形成する（第３工程）。保護層１０４は、例えば、有機樹脂からなる絶縁材料であるＢＣＢ（Benzo cyclo butene：ベンゾシクロブテン）から構成すればよい。例えば、ＢＣＢをスピンコーティングで塗布することで形成した塗布層を、公知のパターニング技術でパターニングすることで、保護層１０４を形成すればよい。
【００１４】
次に、図１Ｄに示すように、露出したバッファ層１０２の上に金を堆積して金層１０５を形成する（第４工程）。次に、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に金を拡散させる。例えば、金層１０５と基板１０１の裏面との間に２〜５ｍＡ／μｍ2となるようにバイアス印加した状態で２００℃程度に加熱することで、金層１０５よりバッファ層１０２に金を拡散させることができる。
【００１５】
このような高温通電などの処理により、図３に示すように、電極を構成している金が拡散して、ＩｎＧａＡｓ層に侵入することが報告されている（非特許文献１，２参照）。金の拡散は、ＩｎＧａＡｓの（１１１）Ａ面方向に進行する。従って、主表面を（００１）面としている基板１０１の上にエピタキシャル成長して形成したバッファ層１０２においては、図１Ｅに示すように、バッファ層１０２の表面より４５°程度の角度の斜め方向に金が拡散して金拡散層１０６が形成される。この拡散を続けることで、図１Ｆに示すように、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に金が拡散し、バッファ層１０２の中に、デバイス１０３の下部に当たる領域にまで金拡散層１０６が形成できる（第５工程）。
【００１６】
この後、例えば、図１Ｇに示すように、保護層１０４を覆う状態に金層１０５の上に絶縁層１０７を形成し、デバイス１０３に接続する配線１０８を形成する（第６工程）。この後、適宜に基板１０１の薄層化を行う。例えば、ＣＭＰ（Chemical Mechanical Policing）法などにより、基板１０１の裏面を研削研磨すればよい。
【００１７】
以上のことにより、主表面を（１００）面としたＩｎＰからなる基板１０１と、基板１０１の上に形成されたＩｎＧａＡｓからなるバッファ層１０２と、バッファ層１０２の上に接して配置されたＩｎＰの層を含んでバッファ層１０２の上に形成されたデバイス（素子）１０３と、デバイス１０３を覆う保護層１０４と、保護層１０４で覆われたデバイス１０３以外の領域のバッファ層１０２の上に接触して形成された金からなる金層１０５と、バッファ層１０２の表面に接触している金層１０５よりデバイス１０３の下部のバッファ層１０２に拡散した金からなる金拡散層１０６と、デバイス１０３に接続する配線１０８とを備える半導体装置が得られる。
【００１８】
上述した実施の形態によれば、より熱の伝導度が高い状態となっている金拡散層１０６に、デバイス１０３をほぼ接した状態に形成できるので、ＩｎＰ系の微細構造デバイスをより効果的に冷却できるようになる。
【００１９】
ここで、デバイス１０３は、例えば、図２に示すようなヘテロ接合バイポーラトランジスタである。このデバイス１０３は、ｎ型の不純物が導入されたＩｎＰからなるサブコレクタ層２０１、ｎ型の不純物が低濃度に導入されたＩｎＰから構成されたコレクタ層２０２、ｐ型の不純物が高濃度に導入されたＩｎＧａＡｓから構成されたベース層２０３、ｎ型の不純物が低濃度に導入されたＩｎＧａＡｓから構成されたエミッタ層２０４、不純物が高濃度に導入されたＩｎＰからなるエミッタキャップ層２０５を備える。また、サブコレクタ層２０１の上には、コレクタ電極２２１が形成され、ベース層２０３の上には、ベース電極２２２が形成され、エミッタキャップ層２０５の上には、エミッタ電極２２３が形成されている。このヘテロ接合バイポーラトランジスタによれば、ＩｎＰからなるサブコレクタ層２０１が、バッファ層１０２の上に接して配置された状態となる。ＩｎＰの層は、金の拡散を抑制できるので、バッファ層１０２に拡散した金が、デバイス１０３に拡散することがない。
【００２０】
上述した化合物半導体による各層は、よく知られた有機金属化学気相成長法（ＭＯＶＰＥ）および分子線エピタキシャル成長法（ＭＢＥ）などの堆積法で、エピタキシャル成長させることで形成できる。また、コレクタメサおよびエミッタメサは、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。また、各電極は、例えば、公知の蒸着法およびリフトオフ法などにより形成することができる。
【００２１】
次に、上述した構成のヘテロ接合バイポーラトランジスタ単体を例にし、単純な４５°モデルを用いてデバイス内部温度上昇をシミュレートした結果について説明する。デバイスサイズ（エミッタ面積）は３×０．５μｍ2とし、７ｍＡ／μｍ2の電流密度で駆動させる場合を考える。また、ＩｎＰ基板は、板厚１５０μｍとし、基板裏面温度は７５℃とする。金拡散層を形成したバッファ層の層厚を変化させたときの、上記デバイスの発熱温度（エミッタ／ベース接合部の温度）の変化を図４に示す。金拡散層の層厚が１０ｎｍの場合の発熱温度を基準とすると、５００ｎｍで約８℃の冷却効果があり、１０００ｎｍで約２２℃の冷却効果があることがわかる。
【００２２】
次に、デバイスを上述した構成のヘテロ接合バイポーラトランジスタとした場合の、層厚方向の温度変化について説明する。図５は、エミッタ／ベース接合から基板裏面までの温度の変化を示す特性図である。実線で示す図５の（ａ）は、バッファ層に金拡散層を形成した場合の温度変化であり、点線で示す図５の（ｂ）は、バッファ層に金拡散層を形成していない場合の温度変化である。ＩｎＰ基板の板厚は１５０μｍであり、バッファ層の層厚は１μｍとしている。なお、金拡散層においては、一様に金が広がっているものとしている。
【００２３】
図５から明らかなように、金拡散層を備える構成では、金拡散層を用いていない構成に比較して、デバイス内部の温度分布はほぼ全体に１０℃下がることがわかる。このように、金拡散層をバッファ層に形成した構造により、基板側からの放熱経路を持たない場合でも、デバイスの発熱による温度をを約１０℃（バッファ層厚１μｍの場合）下げることができる。
【００２４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、デバイスとしてヘテロ接合バイポーラトランジスタを例に説明したが、これに限るものではなく、ヘテロ接合電界効果トランジスタ、高電子移動度トランジスタなど、ＩｎＰ系の微細構造デバイスであれば同様の効果が得られる。
【００２５】
また、上述では、通電状態で加熱することで、ＩｎＧａＡｓからなるバッファ層に金を拡散させたが、これに限るものではなく、デバイスの影響がない範囲であれば、加熱のみで金を拡散させるようにしてもよい。例えば、３５０〜４００℃程度の加熱により、ＩｎＧａＡｓからなるバッファ層に金を拡散させることができる。また、上述では、保護層で覆ったデバイス以外の領域のバッファ層を露出させ、ここに金層を形成したが、これに限るものではなく、例えば、チタンや白金などを用いたバリア金属層を形成し、このバリア金属層に形成した拡散窓を介してバッファ層に金を拡散させるようにしてもよい。
【００２６】
また、金拡散層を形成するＩｎＧａＡｓからなるバッファ層の上にＩｎＰ拡散停止層を形成し、この上にデバイスを形成するようにしてもよい。例えば、ノンドープのＩｎＰ層とｎ型のＩｎＰ層との積層構造のＩｎＰ拡散停止層を用いればよい。ＩｎＰの層は、金の拡散を抑制できる。なお、この場合、デバイスの周囲のＩｎＰ拡散停止層は、適宜に除去しておく必要がある。
【符号の説明】
【００２７】
１０１…基板、１０２…バッファ層、１０３…デバイス（素子）、１０４…保護層、１０５…金層、１０６…金拡散層、１０７…絶縁層、１０８…配線。
【特許請求の範囲】
【請求項１】
主表面を（００１）面としたＩｎＰからなる基板の上にＩｎＧａＡｓからなるバッファ層を形成する第１工程と、
前記バッファ層の上に接して配置されたＩｎＰの層を含んで前記バッファ層の上に形成された素子を形成する第２工程と、
前記素子の周囲の前記バッファ層を露出させた状態で前記素子を覆う保護層を形成する第３工程と、
露出した前記バッファ層の上に金を堆積して金層を形成する第４工程と、
前記バッファ層の表面に接触している前記金層より前記素子の下部の前記バッファ層に金を拡散させて前記バッファ層の中に金拡散層を形成する第５工程と、
前記金拡散層を形成した後で前記素子に接続する配線を形成する第６工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項２】
主表面を（１００）面としたＩｎＰからなる基板と、
前記基板の上に形成されたＩｎＧａＡｓからなるバッファ層と、
前記バッファ層の上に接して配置されたＩｎＰの層を含んで前記バッファ層の上に形成された素子と、
前記素子を覆う保護層と、
前記保護層で覆われた前記素子以外の領域の前記バッファ層の上に接触して形成された金からなる金層と、
前記バッファ層の表面に接触している前記金層より前記素子の下部の前記バッファ層に拡散した金からなる金拡散層と、
前記素子に接続する配線と
を少なくとも備えることを特徴とする半導体装置。
【請求項１】
主表面を（００１）面としたＩｎＰからなる基板の上にＩｎＧａＡｓからなるバッファ層を形成する第１工程と、
前記バッファ層の上に接して配置されたＩｎＰの層を含んで前記バッファ層の上に形成された素子を形成する第２工程と、
前記素子の周囲の前記バッファ層を露出させた状態で前記素子を覆う保護層を形成する第３工程と、
露出した前記バッファ層の上に金を堆積して金層を形成する第４工程と、
前記バッファ層の表面に接触している前記金層より前記素子の下部の前記バッファ層に金を拡散させて前記バッファ層の中に金拡散層を形成する第５工程と、
前記金拡散層を形成した後で前記素子に接続する配線を形成する第６工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項２】
主表面を（１００）面としたＩｎＰからなる基板と、
前記基板の上に形成されたＩｎＧａＡｓからなるバッファ層と、
前記バッファ層の上に接して配置されたＩｎＰの層を含んで前記バッファ層の上に形成された素子と、
前記素子を覆う保護層と、
前記保護層で覆われた前記素子以外の領域の前記バッファ層の上に接触して形成された金からなる金層と、
前記バッファ層の表面に接触している前記金層より前記素子の下部の前記バッファ層に拡散した金からなる金拡散層と、
前記素子に接続する配線と
を少なくとも備えることを特徴とする半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４】
【図５】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２２７１９５（Ｐ２０１２−２２７１９５Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９０７６３（Ｐ２０１１−９０７６３）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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