半導体装置およびその製造方法
【課題】導通状態での抵抗値のばらつきを抑制することが可能な縦型ＭＯＳトランジスタ構造のアンチヒューズを提供する。
【解決手段】半導体基板１の活性領域Ｔ内に形成された第１ピラー１aと、活性領域Ｔを区画する素子分離領域２内にあって、第１ピラー１aに隣接して形成され、第１ピラー１aの側面の一部に接する絶縁体からなるヒューズ用絶縁凸部２aと、第１ピラー１aの側面のうち、ヒューズ用絶縁凸部２aに接しない部分を覆うヒューズ絶縁膜９と、第１ピラー１a及びヒューズ用絶縁凸部２aを取り囲むヒューズ電極１０と、を具備することを特徴とする。
【解決手段】半導体基板１の活性領域Ｔ内に形成された第１ピラー１aと、活性領域Ｔを区画する素子分離領域２内にあって、第１ピラー１aに隣接して形成され、第１ピラー１aの側面の一部に接する絶縁体からなるヒューズ用絶縁凸部２aと、第１ピラー１aの側面のうち、ヒューズ用絶縁凸部２aに接しない部分を覆うヒューズ絶縁膜９と、第１ピラー１a及びヒューズ用絶縁凸部２aを取り囲むヒューズ電極１０と、を具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体製品では、製造工程での不具合に起因した動作不良の救済や、回路機能の切り替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。
このような回路結線変更の実施手段の一つとして、あらかじめ半導体製品内にヒューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することでヒューズの導通状態を変更し、所望の回路動作を起こすことが行われる。その際に用いられるヒューズは、アンチヒューズ（または、電気ヒューズとも呼ばれる）として知られていて、初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることが可能となっている。
ＭＯＳ型トランジスタを備えた半導体装置においてアンチヒューズを形成する場合、ＭＯＳ型トランジスタと概略同じ構造のヒューズ素子を形成し、絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献１）。
また、近年のトランジスタの微細化の進展に伴い、従来のプレーナ型ＭＯＳトランジスタに代えて、トランジスタを３次元的に形成した縦型ＭＯＳトランジスタを用いた半導体装置の開発が進められている（特許文献２）。
【０００３】
縦型ＭＯＳトランジスタを備えた半導体装置においても、従来のプレーナ型ＭＯＳトランジスタの場合と同様にして、縦型ＭＯＳトランジスタと概略同じ構造の素子をアンチヒューズとして用いることが考えられている。
本発明者らは、縦型ＭＯＳトランジスタと概略同形状の素子をアンチヒューズとして用いることを検討した結果、以下の問題点のあることを見出した。
【０００４】
まず、縦型ＭＯＳトランジスタを用いて形成したアンチヒューズの構成について説明する。縦型ＭＯＳトランジスタは、例えば特許文献２に記載されている方法で形成することができる。
【０００５】
図１５は縦型ＭＯＳトランジスタ構造を用いて形成した従来のアンチヒューズの平面図である。図１５におけるＢ−Ｂ’断面を図１６に示す。
活性領域T内にトランジスタが配置されている。
Ｐ型のシリコンからなる半導体基板１０１上には、素子分離領域１０２となる埋め込み絶縁体が設けられており、活性領域Ｔは素子分離領域１０２によって区画されている。
活性領域Ｔには、縦型ＭＯＳトランジスタと同等の構造を有するヒューズ素子Ｆが配置されている。
ヒューズ素子Ｆにおいて、半導体基板１０１表面をエッチングして形成した第２ピラー（半導体の立体柱）１０１ｃはヒューズ素子の電極として機能する。
【０００６】
第２ピラー１０１ｃの下端部にはＮ型の第１不純物拡散領域１０８a及び第２不純物拡散領域１０８ｂが形成されている。
第２ピラー１０１ｃの上部には、Ｎ型の第４不純物拡散領域１１７が形成されている。
第２ピラー１０１ｃの側面には、ヒューズ素子のもう一方の電極となるヒューズ電極１１０が、ヒューズ絶縁膜１０９を介して、第２ピラー１０１ｃの外周を囲むように設けられている。
第２ピラー１０１ｃの周囲の半導体基板１０１の表面には絶縁膜１０７が形成されており、絶縁膜１０７によって第１不純物拡散領域１０８a及び第２不純物拡散領域１０８ｂとヒューズ電極１１０の底部とが電気的に絶縁されている。
【０００７】
また、ヒューズ電極１１０を覆うように、第１層間絶縁膜１１１と第２層間絶縁膜１１２が設けられている。
【０００８】
第２ピラー１０１ｃの上部に位置する第４不純物拡散領域１１７は、第３コンタクトプラグ１１９および第４コンタクトプラグ１２０を介して配線１２１に接続されている。
第３コンタクトプラグ１１９とヒューズ電極１１０とは、サイドウォール窒化シリコン膜１１８によって絶縁されている。なお、サイドウォール窒化シリコン膜１１８の底部と第２ピラー１０１ｃの上面との間には、酸化シリコン絶縁膜１０３aが設けられている。
第２ピラー１０１ｃの下部に位置する第１不純物拡散領域１０８aは、第１コンタクトプラグ１１３を介して配線１１５に接続されている。
【０００９】
ここで、設計ルールが５０ｎｍ以降の微細化された半導体装置を形成する場合、第２ピラー１０１ｃの外周に設けられたヒューズ電極１１０は、薄膜（膜厚１０〜３０ｎｍ程度）となる。このため、第４コンタクトプラグ１２０や配線１２１に短絡しないようにして、ヒューズ電極１１０用の引き出し配線を接続するためのコンタクトプラグを第２ピラー１0１ｃの近くに配置することが困難である。そこで、例えば特許文献２に開示されているように、第２ピラー１０１ｃに隣接する、第１ピラー１０１aを形成する。
【００１０】
第１ピラー１０１aは、第２ピラー１０１ｃに隣接して活性領域Ｔ内に設けられている。第１ピラー１０１aは、半導体基板１０１をエッチングすることで第２ピラー１０１ｃと同時に形成される。第１ピラー１０１aは所定の方向（図１５では左右方向）に延在する島状のパターンとなっている。
【００１１】
第１ピラー１０１aの上面は、酸化シリコン絶縁膜１０３aを介して、窒化シリコンからなるマスク窒化膜１０３ｂで覆われている。
【００１２】
第１ピラー１０１aの側面を囲むようにヒューズ電極１１０が設けられている。
第１ピラー１０１ａと第２ピラー１０１ｃの間隔を調整することにより、図１６に示したように、第１ピラー１０１ａと第２ピラー１０１ｃとの隣接スペース部をヒューズ電極１１０で充填可能となっている。
また、ヒューズ電極１１０は第１ピラー１０１aの側面を囲むように形成されており、第２ピラー１０１ｃと反対側の端部において、第２コンタクトプラグ１１４に接続されている。ヒューズ電極１１０は第２コンタクトプラグ１１４を介して配線１１６に接続している。
また、第１ピラー１０１aの反対側の底部に隣接するように、第３不純物拡散領域１０１cが形成されている。
第２ピラー１０１ｃの周囲と同様に、第１ピラー１０１aの周囲の半導体基板１０１の表面には絶縁膜１０７が形成されており、絶縁膜１０７によって第３不純物拡散領域１０８ｃとヒューズ電極１１０の底部とが電気的に絶縁されている。
【００１３】
素子分離領域１０２は第１不純物拡散領域１０８a、第２不純物拡散領域１０８ｂ及び第３不純物拡散領域１０８cよりも深く形成されており、素子分離領域１０２を挟んで隣接する活性領域Ｔとは別の活性領域の不純物拡散領域同士が導通しないようになっている。
【００１４】
半導体基板１０１および、第１不純物拡散領域１０８a、第２不純物拡散領域１０８ｂ、第３不純物拡散領域１０８c及び第４不純物拡散領域１１７を所定の電位（例えば接地電位）に固定した状態で、配線１１６を介してヒューズ電極１１０に高電圧を印加することで、第２ピラー１０１ｃの側面に設けられたヒューズ絶縁膜１０９を破壊し、導通状態を変更することが可能となる。これによりアンチヒューズとして機能する。
【００１５】
図１７に第２ピラー１０１ｃ近傍の拡大断面模式図を示す。
アンチヒューズの導通時状態変更に際して、半導体基板１０１とヒューズ電極１１０間に高電圧を印加した場合には、ヒューズ絶縁膜１０９を介して第１ピラー１０１ａ、第２１０１ｃと対向している場所のすべてに高電圧がかかることになる。このため、ヒューズ絶縁膜１０９の破壊箇所としてＲ１、Ｒ２、Ｒ３等の複数の経路が想定される。
さらに、サイドウォール窒化シリコン膜１１８の膜厚や成膜状態によっては、サイドウォール窒化シリコン膜１１８を介した経路Ｒ４で、ヒューズ電極１１０と第３コンタクトプラグ１１９間の短絡が生じることもある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−２９０１８９号公報
【特許文献２】特開２００８−３００６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
このように、縦型ＭＯＳトランジスタ構造をそのまま用いてアンチヒューズを形成すると、絶縁膜の破壊経路が多数あり、電極短絡状態（導通状態）での抵抗値がばらつきやすいと言う問題がある。アンチヒューズ導通状態での抵抗値のばらつきは、回路動作に際してアンチヒューズの導通状態の誤判定の要因となるため、所定の回路動作に支障が起きる原因となる。このため、縦型ＭＯＳトランジスタ構造のアンチヒューズを搭載した半導体装置の信頼性が低下するといった問題がある。
【００１８】
また、ピラー１０１ｃ上部に不純物拡散領域１１７が形成されているため、不純物拡散領域１１７とヒューズ電極１１０との間における絶縁膜破壊の懸念があり、破壊電圧や破壊後の接続抵抗が不安定になるといった問題がある。
【課題を解決するための手段】
【００１９】
半導体基板の活性領域内に形成された第１ピラーと、前記活性領域を区画する素子分離領域内にあって、前記第１ピラーに隣接して形成され、前記第１ピラーの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部と、前記第１ピラーの側面のうち、前記ヒューズ用絶縁凸部に接しない部分を覆うヒューズ絶縁膜と、前記第１ピラー及び前記ヒューズ用絶縁凸部を取り囲むヒューズ電極と、を具備してなることを特徴とする。
【発明の効果】
【００２０】
上記の構成によれば、アンチヒューズの導通状態での抵抗値のばらつきを抑制し、安定した動作を起こすことが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第一の実施形態である半導体装置の平面レイアウトを示す平面模式図である。
【図２】図１中に示す線分A−A’による半導体装置の断面模式図である。
【図３】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図４】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図５】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図６】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図７】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図８】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図９】本発明の第一の実施形態である半導体装置の第１ピラー近傍の拡大断面模式図である。
【図１０】本発明の第一の実施形態である半導体装置の平面レイアウトを示す平面模式図である。
【図１１】本発明の第二の実施形態である半導体装置の断面模式図である。
【図１２】本発明の第二の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１３】本発明の第二の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１４】本発明の第二の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１５】従来の半導体装置の平面レイアウトを示す平面模式図である。
【図１６】図１２中に示す線分B−B’による半導体装置の断面模式図である。
【図１７】図１２中に示す第２ピラー近傍の拡大断面模式図である。
【発明を実施するための形態】
【００２２】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２３】
（第一の実施形態）
まず、図１および図２に示す、本発明の第一の実施形態である半導体装置の構造について説明する。
なお、図１は半導体装置の平面模式図である。また、図２は、図１に示す線分Ａ−Ａ’による断面模式図である。ただし、図１においては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
【００２４】
本実施形態である半導体装置は、図１および図２に示すように、アンチヒューズとして機能させるものであり、半導体基板１の活性領域Ｔ内に形成された第１ピラー１aと、活性領域Ｔを区画する素子分離領域２内にあって、第１ピラー１aに隣接して形成され、第１ピラー１aの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部２aと、第１ピラー１aの側面のうち、ヒューズ用絶縁凸部２aに接しない部分を覆うヒューズ絶縁膜９と、第１ピラー１a及びヒューズ用絶縁凸部２aを取り囲むヒューズ電極１０と、を備えている。
【００２５】
Ｐ型のシリコンからなる半導体基板１上には、素子分離領域２となる埋め込み絶縁体が設けられている。この素子分離領域２によって活性領域Ｔが区画されている。
また、素子分離領域２内には素子分離領域２の底面まで貫通しないように第２の溝６が形成されている。この第２の溝６によって区画された埋込み絶縁体からなるヒューズ用絶縁凸部２aが形成されており、活性領域Ｔとの境界部分で、後述の第１ピラー１aの側面に接触している。
【００２６】
活性領域Ｔ内には第１ピラー１aが形成されており、ヒューズ用絶縁凸部２aに接触している。第１ピラー１ａは、活性領域Ｔ内の半導体基板１をエッチングして形成された柱状の半導体層（シリコン層）である。第１ピラー１aの幅（図１で上下方向の幅）は、例えば５０〜１００ｎｍ程度に形成される。なお、第１ピラー１aはアンチヒューズの一方の電極として機能する。
また、ヒューズ用絶縁凸部２aと第１ピラー１aとが一体化されてヒューズ電極引出し基部Ｈが構成されている。このヒューズ電極引出し基部Ｈは所定の方向（図１では左右方向）に延在する島状のパターンとなっている。また、本発明では、先に従来技術で説明した第２ピラー１０１ｃは存在せず、ヒューズ電極引き出し基部Ｈの一部である第１ピラー１aのヒューズ絶縁凸部２aと接していない側面が、アンチヒューズの導通状態を変更するために使用するヒューズ電極の引き出し部分となっている。
【００２７】
また、第１ピラー１aの第１ピラー側面１bのうち、ヒューズ用絶縁凸部２a側の非ヒューズ領域１ｂ２はヒューズ用絶縁凸部２aと接している。また、第１ピラー側面１bのうち、ヒューズ用絶縁凸部２aと接していないヒューズ領域１ｂ１にはヒューズ絶縁膜９が形成されている。
また、第１ピラー１aのヒューズ領域に該当する側面１ｂ１は、活性領域Ｔ内に設けた第１の溝５によって区画されるように形成されている。第１の溝５は素子分離領域２よりも浅く形成されるよう設計されている。
【００２８】
また、第１ピラー１ａの周りの半導体基板１の表面であって、かつ、第１の溝５の底部に相当する箇所に第１ピラー１aに隣接してＮ型の不純物拡散領域８が形成されている。
また、素子分離領域２は不純物拡散領域８よりも深く形成されており、素子分離領域２を挟んで隣接する活性領域Ｔとは別の活性領域の不純物拡散領域同士が導通しないようになっている。
【００２９】
ヒューズ電極引出し基部Ｈの側面を囲むように、第１の溝５および第２の溝６のそれぞれの内側面にヒューズ電極１０が設けられている。より具体的には、ヒューズ電極１０は活性領域Ｔ内において、ヒューズ絶縁膜９に重ねられて形成されている。つまり、ヒューズの一方の電極となる第１ピラー１ａとヒューズ電極１０とが、ヒューズ絶縁膜９を挟んで、ヒューズ用絶縁凸部２aにより覆われてないヒューズ領域１ｂ１において対向している。
また、ヒューズ電極１０の一部が、素子分離領域２内に設けられた第２の溝６の側面に沿って延在している。
【００３０】
活性領域Ｔ内において、第１ピラー１aに隣接して形成された不純物拡散領域８の上面に相当する半導体基板１の表面に絶縁膜７が形成されている。この絶縁膜７の上にヒューズ電極１０が形成されているため、不純物拡散領域８とヒューズ電極１０の底部とが電気的に絶縁されている。
【００３１】
絶縁膜７の上には酸化シリコン等からなる第一層間絶縁膜１１が積層されている。また、第一層間絶縁膜１１は、素子分離領域２に設けられた第２の溝６内にも充填されている。この第一層間絶縁膜１１により第１の溝５および第２の溝６のそれぞれの内側面に形成されたヒューズ電極１０が覆われている。
【００３２】
第１ピラー１aおよび素子分離領域２の上面には酸化シリコン絶縁膜３aが成膜されている。また、酸化シリコン絶縁膜３aの上には窒化シリコン等であるマスク窒化膜３ｂが形成されている。マスク窒化膜３ｂの膜厚は、第一層間絶縁膜１１の上面と概略同一面となるよう設計されている。
【００３３】
第一層間絶縁膜１１およびマスク窒化膜３ｂの上面には、第二層間絶縁膜１２が成膜されている。
【００３４】
不純物拡散領域８と接続するように第１コンタクトプラグ１３が形成されている。第１コンタクトプラグ１３は、第一層間絶縁膜１１および第二層間絶縁膜１２を貫通するように設けられている。また、第１コンタクトプラグ１３の上面は、第二層間絶縁膜１２の上面と概略同一面となるよう設計されている。
また、第二層間絶縁膜１２の上であって、第１コンタクトプラグ１３の上面と接続する配線１５が形成されている。この配線１５は、不純物拡散領域８に電位を与える供給源として機能する。
【００３５】
ヒューズ用絶縁凸部２aの上に第２コンタクトプラグ１４が形成されている。第２コンタクトプラグ１４は、素子分離領域２の底面の深さに達しないよう設けられている。また、第２コンタクトプラグ１４の上面は、第１コンタクトプラグ１３の上面と同様に、第二層間絶縁膜１２の上面と概略同一面となるよう設計されている。なお、第２コンタクトプラグ１４は第２の溝６の近傍において、ヒューズ電極１０に接続するように配置されている。
また、第二層間絶縁膜１２の上であって、第２コンタクトプラグ１４の上面と接続する配線１６が形成されている。
【００３６】
ここで、本実施形態の半導体装置における絶縁膜破壊に至るまでの電流経路について説明する。
まず、配線１５および配線１６に電圧を印加する。
この際に、半導体基板１にも所定の電圧を印加する。具体的には、配線１５および半導体基板１に接地電位（０Ｖ）を印加し、配線１６に正電圧を印加する。
配線１５に印加した電圧は、第１コンタクトプラグ１３を介して不純物拡散領域８に印加され、不純物拡散領域８と半導体基板の電位が固定される。
一方、配線１６に印加した電圧は、第２コンタクトプラグ１４を介して、ヒューズ電極１０に印加される。
そうすると、第１ピラー１aとヒューズ電極が対向しているヒューズ領域１ｂ１において、ヒューズ絶縁膜９の破壊が起こるとともに、第１ピラー１aとヒューズ電極１０とが導通する。
【００３７】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、活性領域Ｔ内の半導体基板１及び活性領域Ｔを区画する素子分離領域２となる埋込み絶縁体をエッチングすることにより、活性領域Ｔ内に立設する第１ピラー１aと、素子分離領域２内に設けられ、かつ、第１ピラー１aの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部２aとを形成する第一の工程と、第１ピラー１a側面のうち、ヒューズ用絶縁凸部２aに接しない部分を覆うヒューズ絶縁膜９を形成する第二の工程と、第１ピラー１a及びヒューズ絶縁凸部２aの外周を取り囲むヒューズ電極１０を形成する第三の工程と、に概略構成される。
なお、図３〜図１０は、本発明の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１および図２に示す半導体装置を製造する。
【００３８】
まず、第一の工程について説明する。
まず、図３に示すように、加工前の半導体基板１を用意し、フォトリソグラフィとドライエッチングによって、半導体基板１上の素子分離領域２の形成領域に溝パターン（トレンチ）を設ける。
次に埋込み絶縁体を溝パターンに充填し、半導体基板１上の埋込み絶縁体をＣＭＰ（Chemical mechanical polishing）によって除去し、溝パターン内に埋込み絶縁体を残留させる。このようにして素子分離領域２を形成する。埋込み絶縁体としては、酸化シリコン（ＳｉＯ２）を用いるとよい。
本例では、半導体基板１として、Ｐ型のシリコン基板を用いた。
なお、図３は、本工程における半導体装置の断面模式図である。
【００３９】
次に、図４に示すように、ＣＶＤ法を用いて、半導体基板１および素子分離領域２の上面を覆うように、酸化シリコン絶縁膜３aと、窒化シリコン（Ｓｉ３Ｎ４）であるマスク窒化膜３ｂを形成する。
本例では、酸化シリコン絶縁膜３aおよびマスク窒化膜３ｂの膜厚をそれぞれ１０nm、１２０nm程度とした。本明細書においては、酸化シリコン絶縁膜３aおよびマスク窒化膜３ｂとからなる積層膜をハードマスク３と呼ぶこととする。
なお、図４は、本工程における半導体装置の断面模式図である。
【００４０】
次に、図５に示すように、フォトリソグラフィとドライエッチングを用いて、ハードマスク３を第１ピラー１ａおよびヒューズ用絶縁凸部２ａが一体化して構成されるヒューズ電極引き出し基部Ｈの形状にパターニングする。ヒューズ電極引き出し基部Hは所定の方向（図５では左右方向）に延在する島状の形状である。
続いて、パターニングしたハードマスク３を用いて、半導体基板１および素子分離領域２のドライエッチングを行う。ドライエッチングに際しては、半導体基板１のシリコンエッチングと、素子分離領域２の酸化シリコンエッチングを別のステップで実施してもよい。
これにより、図５に示すように、活性領域Ｔ内には、第１ピラー１ａが形成されるとともに第１ピラー１ａの外周を覆うように第１の溝５が形成される。なお、第１の溝５の底部は、素子分離領域２の底部深さに達しないようエッチング量を制御する。
また、素子分離領域２内にはヒューズ用絶縁凸部２ａが形成されるとともにヒューズ用絶縁凸部２ａの外周を覆うように第２の溝６が形成される。なお、第２の溝６の底部にはトレンチ内を充填した埋込み絶縁体が残存するようにエッチング量を制御する。
【００４１】
次に、図５に示すように、第１の溝5および第２の溝6それぞれの内側面に酸化ストッパ膜２２を形成する。この酸化ストッパ膜２２は、ＣＶＤ法を用いて、第１の溝５および第２の溝６が完全に埋め込まれない厚み（本例では、２０ｎｍ程度）で、第１の溝５および第２の溝６の各内側面に窒化シリコン膜を成膜した後、この窒化シリコン膜を異方性エッチングし、第１の溝５および第２の溝６それぞれの内側面のみに窒化シリコン膜を残すことで形成する。
また、このとき、活性領域Ｔ内における第１の溝５の底部では、半導体基板１の表面（シリコン面）が露出した状態となる。
なお、図５は、本工程における半導体装置の断面模式図である。
【００４２】
次に、図６に示すように、半導体基板１表面の露出部分となっている第１の溝５の底面に、熱酸化法によって酸化シリコンである絶縁膜７を形成する。このとき第１ピラー１ａの側面で、ヒューズ用絶縁凸部２aと接していないヒューズ領域１ｂ１は酸化ストッパ膜２２が形成されているため、酸化はされない。さらに、第1ピラー１aの上面はハードマスク３が形成されているため、酸化されない。なお、絶縁膜７の膜厚は３０〜５０ｎｍ程度とすることが好ましい。
【００４３】
次に、イオン注入法を用いて、第１の溝部５の底面に相当する半導体基板１表面にヒ素（Ａｓ）等のＮ型不純物を拡散させた不純物拡散領域8を形成する。不純物拡散領域8は、後続の製造工程中に加えられる熱によって拡散し、第１の溝部5の底面から第１ピラー１ａ側に広がりを有するように形成される。このイオン注入の実施直後に、窒素雰囲気でのアニール処理を実施してもよい。
不純物拡散領域8の不純物濃度は、第１ピラー１ａ側に最終的に拡散される部分の不純物濃度が、デバイス上必要とされる拡散層抵抗を満足できるように設定され、そのような不純物濃度となるようにイオン注入のドーズ量が設定される。また、不純物をイオン注入する際は、素子分離領域２下の半導体基板1に不純物が導入されないように、注入エネルギー、素子分離領域２の形成領域の深さおよび第１の溝５の深さを設定しなければならない。また、第１の溝部5は素子分離領域２の形成領域の溝深さよりも浅く形成して、活性領域Ｔと隣接して配置する別の素子と不純物拡散領域８を介して短絡しないようにする。
なお、本例では、注入エネルギーを５ＫｅＶ、ドーズ量を１ｘ１０１５ 〜５ｘ１０１５ aｔoｍｓ／ｃｍ２とした。
【００４４】
次に、熱リン酸を用いた湿式エッチングによって、第１の溝５および第２の溝６のそれぞれの内側面に形成した酸化ストッパ膜２２を除去する。このときマスク窒化膜３ｂも同時にエッチングされるため、湿式エッチング後にマスク窒化膜３ｂが残存するように湿式エッチングの時間を調節する。
引き続き、第１ピラー１aの側面に形成されている自然酸化膜を、希フッ酸（ＨＦ）を用いた湿式エッチングによって除去して、半導体基板１の清浄なシリコン面を露出させる。このとき、絶縁膜７も同時にエッチングされるため、湿式エッチング後に絶縁膜７が残存するように湿式エッチングの時間を調節する。
なお、図６は、本工程における半導体装置の断面模式図である。
【００４５】
次に、第二の工程について説明する。
図7に示すように、半導体基板１が露出したヒューズ領域１ｂ１を熱酸化法により酸化することによって、ヒューズ領域１ｂ１に酸化シリコンからなるヒューズ絶縁膜９を形成する。このとき、ヒューズ絶縁膜９の膜厚は４〜６ｎｍ程度とすることが好ましい。
【００４６】
次に、第三の工程について説明する。
次に、図7に示すように、ハードマスク３、第１の溝５および第２の溝６の表面に、不純物を含有したポリシリコンをＣＶＤ法によって２０ｎｍ程度の膜厚で成膜した後、異方性エッチングを行う。これにより、第１の溝５および第２の溝６の底部に成膜されていたポリシリコンを除去し、第１の溝５および第２の溝６のそれぞれの内側面部にポリシリコンを分離させることによりヒューズ電極１０を形成する。つまり、ヒューズ電極引き出し基部Hの側面にヒューズ電極１０を形成させることとなる。
ここで、第１の溝５および第２の溝６の幅を、あらかじめヒューズ電極１０の膜厚の２倍以上となるように設定し、第１の溝５および第２の溝６内がヒューズ電極１０によって完全に埋め込まれることのないようにする。また、素子分離領域２の側面にもポリシリコンが残ることとなるが、このポリシリコンはヒューズ電極として機能するものではない。
ヒューズ電極１０の材料としては、タングステン（Ｗ）等の金属膜や、ポリシリコンと金属膜の積層体を用いてもよい。
なお、図７は、本工程における半導体装置の断面模式図である。
【００４７】
次に、図８に示すように、ＣＶＤ法により酸化シリコンを第１の溝５および第２の溝６に埋め込むのに十分な厚みで成膜した後に、成膜した酸化シリコン面をＣＭＰにより研磨しながら、ストッパとなるマスク窒化膜３ｂの表面が露出するまで平坦化を行う。これにより、第１の溝５および第２の溝６には、酸化シリコンからなる第１層間絶縁膜１１が成膜される。
その後、第１層間絶縁膜１１およびマスク窒化膜３ｂ上に、ＣＶＤ法により酸化シリコンからなる第２層間絶縁膜１２を成膜する。
なお、第１層間絶縁膜１１と第２層間絶縁膜１２の形成工程を分けずに、１回の成膜で形成してもよい。
【００４８】
次に、ヒューズ用絶縁凸部２ａの領域内に、第２層間絶縁膜１２とマスク窒化膜３bを貫通し、かつ、ヒューズ用絶縁凸部２a側面に形成されたヒューズ電極１０と導通する第２コンタクトプラグ１４を形成する。このとき、第２コンタクトプラグ１４上面は、第２層間絶縁膜１２上面と概略同一面になるよう形成する。さらに、第２コンタクトプラグ１４は後述の第１コンタクトプラグと短絡しない位置に配置する。また、第２コンタクトプラグ１４は酸化シリコン絶縁膜３aおよび素子分離領域２の酸化シリコンに達してもかまわない。
【００４９】
さらに、第２層間絶縁膜１２、第１層間絶縁膜１１および絶縁膜７を貫通して不純物拡散領域８と導通する第１コンタクトプラグ１３を形成する。このとき、第１コンタクトプラグ１３上面は、第２層間絶縁膜１２上面と概略同一面になるよう形成する。また、第１コンタクトプラグ１３の幅は、第１の溝５の内側面に形成されているヒューズ電極１０と接しないよう設計する。
第２コンタクトプラグ１４および第１コンタクトプラグ１３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順次堆積した積層体を例示できる。
なお、第２コンタクトプラグ１４および第１コンタクトプラグ１３は、同時に形成しても良い。同時に形成する場合には、窒化シリコン膜と酸化シリコン膜のエッチング速度差を利用して、第２コンタクトプラグ１４が素子分離領域２を貫通して半導体基板１に到達しないようにエッチング条件を設定する。
【００５０】
次に、第２コンタクトプラグ１４に接続する配線１６および第１コンタクトプラグ１３に接続する配線１５を、金属膜を用いて形成する。金属膜の材料としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を例示できる。
なお、図8は、本工程における半導体装置の断面模式図である。
以上の工程によって、図１および図２に示す、本発明である半導体装置を製造することができる。
【００５１】
以上のような、本発明の半導体装置を適用したアンチヒューズでは、半導体基板１および不純物拡散領域８を所定の電位（例えば接地電位）に固定した状態で、配線１６を介してヒューズ電極１０に高電圧を印加することで、ヒューズ絶縁膜９を破壊して、ヒューズ電極１０と第１ピラー１ａとを短絡させることができる。これにより初期状態で非導通状態であったアンチヒューズを導通状態に変化させることができる。
【００５２】
本発明を適用したアンチヒューズの第１ピラー１a近傍の拡大断面模式図を図９に示す。
本発明では、ヒューズ絶縁膜9の破壊によってヒューズ電極１０と短絡する場所は、ヒューズ電極引き出し基部Ｈの一部である第１ピラー１aにおけるヒューズ用絶縁凸部２aと接していない側面のみである。このため図９に示した経路Ｒ１でのみにおいてヒューズ絶縁膜９の破壊が発生し、導通状態での抵抗値を安定させることが可能となる。これにより、従来の縦型ＭＯＳトランジスタ構造のアンチヒューズを搭載した半導体装置の信頼性が低下するといった問題も解決することができる。さらに、動作の安定した半導体装置を容易に形成することも可能となる。
【００５３】
また、本発明を適用したアンチヒューズの第１ピラー１aの上方には、不純物拡散領域とそれに接続するコンタクトプラグが形成されない。これにより、従来のアンチヒューズの構造上問題であった、ヒューズ電極とコンタクトプラグ間の絶縁膜破壊による短絡（図１４の経路Ｒ４）により、破壊電圧や接続抵抗が不安定化することを防止できる。また、ヒューズ電極と第２ピラーの上方に位置する不純物拡散領域間での絶縁膜破壊の発生も生じない。
【００５４】
また、図１３に示す従来のアンチヒューズのように、第２ピラー１０１ｃ上部に不純物拡散領域１１７があると、ヒューズ絶縁膜１０９の破壊箇所の観察および特定が困難になる。つまり、アンチヒューズを搭載した半導体装置の試作開発段階において、電子顕微鏡等を用いて絶縁膜の破壊箇所近傍の観察を行い、破壊箇所の特定を行うことは、重要な開発手段であるが、従来の３次元構造を有する縦型ＭＯＳトランジスタ構造をそのまま用いたアンチヒューズに関しては、先に説明したように推定破壊経路が多数あった。アンチヒューズは複雑な３次元構造のため観察が難しく、推定破壊経路が多数ある場合には絶縁膜の破壊箇所の特定が難しいといった問題があった。
これに対して本発明では、絶縁膜の破壊の発生する箇所が限定的であるため、電子顕微鏡等の観察手段を用いて、アンチヒューズの絶縁膜の破壊箇所を特定することが容易である。
【００５５】
またさらには、図１０に示すように、平面視して、ヒューズ電極引き出し基部Ｈの活性領域Ｔと重なる部分、つまり第１ピラー１aの幅（図１０では左右方向）をできるだけ狭くした場合には、さらに効果的にアンチヒューズの絶縁膜の破壊箇所を特定することが可能となる。絶縁膜破壊の発生する場所を狭くすることにより、さらに、導通状態での抵抗値を安定させることも可能となる。
【００５６】
（第二の実施形態）
本発明の第二の実施形態である半導体装置の構造について説明する。
図１１は、本発明の実施形態である半導体装置の一例を示す断面模式図である。
なお、図１１は第一の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００５７】
本実施形態の半導体装置は、図１１に示すように、１つの半導体基板１上に、本発明である半導体装置を適用したアンチヒューズＢと縦型ＭＯＳトランジスタＥを有するトランジスタ素子Ａが隣接して形成されている。つまり、半導体基板１のアンチヒューズＢが形成されている活性領域Ｔとは別の活性領域Ｓ内に縦型ＭＯＳトランジスタＥが形成されている。
また、縦型ＭＯＳトランジスタＥと隣接するように配置したトランジスタ用絶縁凸部２０２a上に、縦型ＭＯＳトランジスタＥのゲート電極２１０に給電するためのゲート電極コンタクトプラグ２１４が配置されている。また、ゲート電極コンタクトプラグ２１４は、トランジスタ用絶縁凸部２０２aの延在する方向において、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cと対向している端部と反対側に位置するトランジスタ用絶縁凸部２０２aの端部に配置されている。
なお、トランジスタ素子Ａの構造は、活性領域Ｓと活性領域Ｔとにおいて差異があるのみで、その他の構造はアンチヒューズＢと概略同一である。
【００５８】
図１１に示すように、半導体基板１上には、本発明である半導体装置を用いたアンチヒューズＢと縦型ＭＯＳトランジスタＥを有するトランジスタ素子Ａが形成されている。
このとき、トランジスタ素子ＡとアンチヒューズＢは、不純物拡散領域８に隣接して形成されている素子分離領域２によって区画されている。
【００５９】
トランジスタ素子Ａの領域内において、アンチヒューズＢと同様に半導体基板１上に、素子分離領域２となる埋込み絶縁体が設けられている。この素子分離領域２によって活性領域Ｓが区画されている。
また、アンチヒューズＢと同様にトランジスタ素子Ａの素子分離領域２内には、素子分離領域２の底面まで貫通しないように第２の溝２０６が形成されており、この第２の溝２０６によって区画された埋込み絶縁体からなるトランジスタ用絶縁凸部２０２aが形成されている。トランジスタ用絶縁凸部２０２aは活性領域Ｓとの境界部分で、後述の第１ピラー２０１aの側面に接触している。
【００６０】
活性領域Ｓ内には、アンチヒューズＢにおける第１ピラー１aと概略同一である第１ピラー２０１aが形成されており、トランジスタ用絶縁凸部２０２aに接触している。
また、トランジスタ用絶縁凸部２０２aと第１ピラー２０１aとが一体化されてゲート電極引出し基部Ｇが構成されている。このように、トランジスタ素子においても、第一の実施形態においてに説明した第１ピラー１ａとヒューズ用絶縁凸部２ａとから構成されるヒューズ電極引き出し基部Ｈと同様の構成を用いることができる。
【００６１】
また、さらに活性領域Ｓ内には、ソース／ドレイン電極間に挟まれたチャネル領域となるチャネル領域用ピラー２０１ｃが形成されている。
チャネル領域用ピラー２０１ｃは、第１ピラー２０１aを挟むように、トランジスタ用絶縁凸部２０２aと反対側に配置されている。
また、チャネル領域用ピラー２０１ｃとゲート電極引き出し基部Ｇは離れて、所定幅のスペースを有するように配置されており、後述のゲート電極２１０の膜厚に応じてスペース部分が埋め込まれる距離に設定されている。
【００６２】
第１ピラー２０１aの側面のうち、トランジスタ用絶縁凸部２０２aと接していない側面、および、チャネル領域用ピラー２０１ｃの側面にはゲート絶縁膜２０９が形成されている。
【００６３】
チャネル領域用ピラー２０１ｃの下方には第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂが設けられ、チャネル領域用ピラー２０１ｃの上方には第４不純物拡散領域２１７が設けられている。第２不純物拡散領域２０８ｂは第１ピラー２０１aとチャネル領域用ピラー２０１ｃとの間の下方に配置され、第１不純物拡散領域２０８aは第１不純物拡散領域２０８aと接しないように、ゲート電極引出し基部Ｇとは反対側に配置されている。
また、第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂはソース／ドレイン電極として機能する。
【００６４】
また、チャネル領域用ピラー２０１ｃの側面およびゲート電極引出し基部Ｇの側面を囲むように、ゲート電極２１０が形成されている。このとき、活性領域Ｓにおいてゲート電極２１０は、ゲート絶縁膜２０９と重ねられて形成されている。
なお、チャネル領域用ピラー２０１ｃとゲート電極引き出し基部Ｇとの間は、このゲート電極２１０によって埋め込まれている。
【００６５】
活性領域Ｓ内において、チャネル領域用ピラー２０１ｃの下方に形成された第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂの上面に相当する半導体基板１の表面に絶縁膜７が形成されている。この絶縁膜７の上にゲート電極２１０が形成されているため、第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂと、ゲート電極２１０の底部とが電気的に絶縁されている。
【００６６】
トランジスタ素子Ａ内の絶縁膜７の上には、アンチヒューズＢと同様に、酸化シリコン等からなる第一層間絶縁膜１１が積層されている。また、第一層間絶縁膜１１は、素子分離領域２に設けられた第２の溝２０６内にも充填されている。この第一層間絶縁膜１１によりゲート電極２１０が覆われている。
【００６７】
第１ピラー２０１a、素子分離領域２およびチャネル領域用ピラー２０１ｃの上面には酸化シリコン絶縁膜３aが成膜されている。また、第１ピラー２０１aおよび素子分離領域２の上面に形成されている酸化シリコン絶縁膜３aの上には窒化シリコン等であるマスク窒化膜３ｂが形成されている。マスク窒化膜３ｂの膜厚は、第一層間絶縁膜１１の上面と概略同一面となるよう設計されている。
【００６８】
また、チャネル領域用ピラー２０１ｃの上部に位置する第４不純物拡散領域２１７は、第３コンタクトプラグ２１９および第４コンタクトプラグ２２０を介して配線２２１に接続されている。第３コンタクトプラグ２１９とゲート電極２１０とは、第３コンタクトプラグ２１９の周囲に形成され、かつ、酸化シリコン絶縁膜３aの上に配置されたサイドウォール窒化シリコン膜２１８によって絶縁されている。
なお、第一層間絶縁膜１１およびマスク窒化膜３ｂの上面には、第二層間絶縁膜１２が形成されている。
【００６９】
第１不純物拡散領域２０８aと接続するようにソースコンタクトプラグ２１３が形成されている。ソースコンタクトプラグ２１３は、第一層間絶縁膜１１および第二層間絶縁膜１２を貫通するように設けられている。また、ソースコンタクトプラグ２１３の上面は、第二層間絶縁膜１２の上面と概略同一面となるよう設計されている。
また、第二層間絶縁膜１２の上であって、ソースコンタクトプラグ２１３の上面と接続する配線１５が形成されている。この配線１５は、第１不純物拡散領域２０８aに電位を与える供給源として機能する。
【００７０】
縦型ＭＯＳトランジスタＥと隣接するように配置したトランジスタ用絶縁凸部２０２a内に、チャネル領域用ピラー２０１ｃの外周に設けられたゲート電極２１０に給電し、縦型ＭＯＳトランジスタＥに接続するためのゲート電極コンタクトプラグ２１４が形成されている。ゲート電極コンタクトプラグ２１４は、トランジスタ用絶縁凸部２０２aの延在する方向において、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cと対向している端部と反対側に位置する、トランジスタ用絶縁凸部２０２aの端部に配置されている。
また、ゲート電極コンタクトプラグ２１４は素子分離領域２の底面の深さに達しないよう設けられている。
また、第二層間絶縁膜１２の上であって、ゲート電極コンタクトプラグ２１４の上面と接続する配線１６が形成されている。この配線１６は、ゲート電極コンタクトプラグ２１４を介してゲート電極２１０に給電する供給源として機能する。
【００７１】
本発明の第二の実施形態である半導体装置の製造方法について説明する。
図１２〜図１４は、本発明の実施形態である半導体装置の製造方法の一例を説明する工程断面図であって、これらの工程を経て、図１１に示す半導体装置を製造する。
本実施形態である半導体装置の製造方法は、第一の実施形態である半導体装置の製造方法における第一の工程において、半導体基板１をエッチングして第１ピラー１aを形成するのと同時に、半導体基板１をエッチングして縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cを活性領域Ｔとは別の活性領域Ｓ内に形成する工程と、第三の工程において、ヒューズ電極１０を形成するのと同時に、縦型ＭＯＳトランジスタＥのゲート電極２１０を形成する工程を行う。
つまり、本実施形態の半導体装置の製造方法では、１つの半導体基板上に、第一の実施形態である半導体装置を用いたアンチヒューズと縦型ＭＯＳトランジスタＥを有するトランジスタ素子Ａとを隣接するように、かつ、同時に形成する。
なお、図１２〜図１４において、第一の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００７２】
まず、第一の工程において、第１ピラー１aを形成するのと同時に、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cを活性領域Ｓ内に形成する工程について図１２を参照しながら説明する。
【００７３】
図１２に示すように、半導体基板１を、フォトリソグラフィとドライエッチングによって、半導体基板１上の素子分離領域２の形成領域に溝パターン（トレンチ）を設ける。
次に埋込み絶縁体を溝パターンに充填し、素子分離領域２を形成する。この素子分離領域２によってトランジスタ素子Ａの領域とアンチヒューズＢの領域とが区画される。
【００７４】
次に、ＣＶＤ法を用いて、半導体基板１および素子分離領域２の上面を覆うように、酸化シリコン絶縁膜３aと、窒化シリコンであるマスク窒化膜３ｂを形成する。本例においても第一の実施形態同様、酸化シリコン絶縁膜３aおよびマスク窒化膜３ｂの膜厚をそれぞれ１０nm、１２０nm程度とした。
【００７５】
次に、アンチヒューズＢの領域において、ハードマスク３をヒューズ電極引き出し基部Ｈの形状にパターニングするのと同時に、トランジスタ素子Ａの領域においても、第１ピラー２０１ａおよびトランジスタ用絶縁凸部２ａが一体化して構成されるゲート電極引出し基部Ｇ、及び、チャネル領域用ピラー２０１cの形状にハードマスク３をパターニングする。
ヒューズ電極引き出し基部H及びゲート電極引出し基部Ｇは所定の方向（図１２では左右方向）に延在する島状の形状である。
【００７６】
続いて、アンチヒューズＢとトランジスタ素子Ａの両領域において、パターニングしたハードマスク３を用いて、半導体基板１および素子分離領域２のドライエッチングを行う。
これにより、図１２に示すように、活性領域Ｔ内に、第１ピラー１ａを形成するとともに、第１ピラー１ａの外周を覆うように第１の溝５が形成される。さらに、第１ピラー１ａを形成すると同時に、活性領域Ｓ内に、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１c及び第１ピラー２０１aを形成するとともに、第１ピラー２０１ａの外周を覆うように第３の溝２０４が、そして、チャネル領域用ピラー２０１cの外周を覆うように第１の溝２０５が形成される。
またさらに、アンチヒューズＢの素子分離領域２内にヒューズ用絶縁凸部２ａを形成するとともに、ヒューズ用絶縁凸部２ａの外周を覆うように第２の溝６が形成される。さらに、ヒューズ用絶縁凸部２ａを形成すると同時に、トランジスタ素子Ａの素子分離領域２内にはトランジスタ用絶縁凸部２０２ａを形成するとともに、トランジスタ用絶縁凸部２０２ａの外周を覆うように第２の溝２０６が形成される。
なお、形成したヒューズ用絶縁凸部２ａ及びトランジスタ用絶縁凸部２０２ａにより、活性領域Ｔ及び活性領域Ｓが区画される。
【００７７】
次に、第一の実施形態での製造方法と同様に、ヒューズ電極引出し基部Ｈの周囲を覆うように酸化ストッパ膜を形成すると同時に、トランジスタ素子Ａ領域内のゲート電極引出し基部Ｇ及びチャネル領域用ピラー２０１cの周囲にも同様に酸化ストッパ膜を形成する。
【００７８】
次に、活性領域Ｔ及び活性領域Ｓ内において、半導体基板１表面の露出部分に酸化シリコンである絶縁膜７を形成する。さらに、活性領域Ｔ内において、絶縁膜７の下部に相当する半導体基板１表面に不純物拡散領域８を形成するとともに、活性領域Ｓ内においても、チャネル領域用ピラー２０１cの下方に第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂを形成する。このとき、第２不純物拡散領域２０８ｂは第１ピラー２０１aとチャネル領域用ピラー２０１ｃとの間の下方に配置し、第１不純物拡散領域２０８aは第１不純物拡散領域２０８aと接しないように、ゲート電極引出し基部Ｇとは反対側に配置する。
なお、絶縁膜７、不純物拡散領域８、第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂの製造方法は、第一の実施形態における製造方法と同様である。
【００７９】
次に、熱リン酸を用いた湿式エッチングによって、酸化ストッパ膜を除去する。
引き続き、第１ピラー１a、チャネル領域用ピラー２０１c及び第１ピラー２０１aの側面に形成されている自然酸化膜を、希フッ酸（ＨＦ）を用いた湿式エッチングによって除去して、半導体基板１の清浄なシリコン面を露出させる。
【００８０】
次に、図１３に示すように、第１ピラー１aの半導体基板１が露出したそれぞれの側面に、酸化シリコンからなる絶縁膜を成膜しヒューズ絶縁膜９を形成すると同時に、チャネル領域用ピラー２０１c及び第１ピラー２０１aの半導体基板１が露出したそれぞれの側面にも、酸化シリコンからなる絶縁膜を成膜しゲート絶縁膜２０９を形成する。
【００８１】
次に、第三の工程において、ヒューズ電極１０を形成するのと同時に、縦型ＭＯＳトランジスタＥのゲート電極２１０を形成する工程について図１３を参照しながら説明する。
【００８２】
図１３に示すように、第一の実施形態における第三の工程と同様に、ヒューズ電極引出し基部Ｈの側面を覆うようにヒューズ電極１０を形成する。さらに、ヒューズ電極１０を形成すると同時に、チャネル領域用ピラー２０１c及びゲート電極引出し基部Ｇのそれぞれの側面を覆うようにゲート電極２１０を形成する。ゲート電極２１０の材料、形成方法はヒューズ電極１０と同様である。つまり、ヒューズ電極１０を形成する工程とゲート電極２１０を形成する工程を同時に行うことができる。
【００８３】
次に、図１３に示すように、図１２に示した第１の溝５および第２の溝６に、酸化シリコンからなる第１層間絶縁膜１１を成膜すると同時に、図１２に示した第１の溝２０５、第２の溝２０６及び第３の溝２０４にも第１層間絶縁膜１１を成膜する。第１層間絶縁膜１１の成膜方法は第一の実施形態における第１層間絶縁膜１１の成膜方法と同様である。
これにより、ヒューズ電極１０及びゲート電極２１０が、第１層間絶縁膜１１によって覆われた構造となる。
【００８４】
次に、図１４に示すように、アンチヒューズＢ及びトランジスタ素子Ａのそれぞれの領域において、第１層間絶縁膜１１およびマスク窒化膜３ｂ上に、ＣＶＤ法により酸化シリコンからなる第２層間絶縁膜１２を成膜する。
なお、第１層間絶縁膜１１と第２層間絶縁膜１２の形成工程を分けずに、１回の成膜で形成してもよい。
【００８５】
次に、チャネル領域用ピラー２０１cの上部に相当するマスク窒化膜３ｂをエッチングにより除去し、チャネル領域用ピラー２０１cの上面に相当する半導体基板１表面に第４不純物拡散領域２１７を形成する。
続いて、マスク窒化膜３ｂを除去した箇所の溝パターンの側面にサイドウォール窒化シリコン膜２１８を成膜する。さらにサイドウォール窒化シリコン膜２１８の間を埋めるように、かつ、第４不純物拡散領域２１７の上部に相当する酸化シリコン絶縁膜３aを貫通するように第４不純物拡散領域２１７と導通する第３コンタクトプラグ２１９を形成する。
続いて、第３コンタクトプラグ２１９の上方において、第２層間絶縁膜１２を貫通し、かつ、第３コンタクトプラグ２１９と接続する第４コンタクトプラグ２２０を形成する。
【００８６】
次に、ヒューズ用絶縁凸部２ａの領域内に、第２層間絶縁膜１２とマスク窒化膜３bを貫通し、かつ、ヒューズ用絶縁凸部２a側面に形成されたヒューズ電極１０と導通する第２コンタクトプラグ１４を形成する。さらに、トランジスタ用絶縁凸部２０２ａの領域内に、第２層間絶縁膜１２とマスク窒化膜３bを貫通し、かつ、トランジスタ用絶縁凸部２０２a側面に形成されたゲート電極２１０と導通するゲート電極コンタクトプラグ２１４を形成する。
この第２コンタクトプラグ１４を形成する工程とゲート電極コンタクトプラグ２１４を形成する工程は同時に行ってもよい。
また、第２コンタクトプラグ１４及びゲート電極コンタクトプラグ２１４は、酸化シリコン絶縁膜３aおよび素子分離領域２の酸化シリコンに達してもかまわない。
【００８７】
次に、第２層間絶縁膜１２、第１層間絶縁膜１１および絶縁膜７を貫通して不純物拡散領域８と導通する第１コンタクトプラグ１３を形成する。さらに、第２層間絶縁膜１２、第１層間絶縁膜１１および絶縁膜７を貫通して第１不純物拡散領域２０８aと導通するソースコンタクトプラグ２１３を形成する。
この第１コンタクトプラグ１３を形成する工程とソースコンタクトプラグ２１３を形成する工程は同時に行ってもよい。
【００８８】
第２コンタクトプラグ１４、第１コンタクトプラグ１３、ゲート電極コンタクトプラグ２１４及びソースコンタクトプラグ２１３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順次堆積した積層体を例示できる。
なお、第２コンタクトプラグ１４、第１コンタクトプラグ１３ゲート電極コンタクトプラグ２１４及びソースコンタクトプラグ２１３は、同時に形成しても良い。同時に形成する場合には、窒化シリコン膜と酸化シリコン膜のエッチング速度差を利用して、第２コンタクトプラグ１４及びゲート電極コンタクトプラグ２１４が素子分離領域２を貫通して半導体基板１に到達しないようにエッチング条件を設定する。
【００８９】
次に、第２コンタクトプラグ１４及びゲート電極コンタクトプラグ２１４に接続する配線１６、第１コンタクトプラグ１３及びソースコンタクトプラグ２１３に接続する配線１５を、金属膜を用いて形成する。さらに、第４コンタクトプラグ２２０に接続する配線２２１を、金属膜を用いて形成する。
金属膜の材料としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を例示できる。
なお、配線１５、配線１６及び配線２２１は、同時に形成してもよい。
以上の工程によって、図１１に示す、本発明である半導体装置を製造することができる。
【００９０】
以上のような、本発明の実施形態である半導体装置は、１つの半導体基板上に、本発明を用いたアンチヒューズと、トランジスタ素子を同時に形成することが可能である。さらに、１つの半導体基板上に、本発明を用いたアンチヒューズと、トランジスタ素子を同時に形成する場合には、アンチヒューズ形成のための特別な追加工程を必要としない。これにより、製造コストの上昇を防ぐことができる。
【００９１】
また、トランジスタ素子のゲート電極引き出し基部の構造以外は、先に説明した従来の縦型トランジスタと同様にして製造することが可能である。
【符号の説明】
【００９２】
１…半導体基板 １a、２０１a…第１ピラー １b…ピラー側面 １ｂ１…ヒューズ領域 １ｂ２…非ヒューズ領域 ２…素子分離領域 ２a…ヒューズ用絶縁凸部 ３…ハードマスク ３a…酸化シリコン絶縁膜 ３ｂ…マスク窒化膜 ５…第１の溝 ６…第２の溝 ７…絶縁膜 ８…不純物拡散領域 ９…ヒューズ絶縁膜 １０…ヒューズ電極 １１…第１層間絶縁膜 １２…第２層間絶縁膜 １３…第１コンタクトプラグ １４…第２コンタクトプラグ １５、１６…配線 ２０１ｃ…チャネル領域用ピラー ２０２a…トランジスタ用絶縁凸部 ２１０…ゲート電極 ２１４…ゲート電極コンタクトプラグ Ｅ…縦型ＭＯＳトランジスタ F…ヒューズ素子 Ｇ…ゲート電極引出し基部 H…ヒューズ電極引き出し基部 T、Ｓ…活性領域
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体製品では、製造工程での不具合に起因した動作不良の救済や、回路機能の切り替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。
このような回路結線変更の実施手段の一つとして、あらかじめ半導体製品内にヒューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することでヒューズの導通状態を変更し、所望の回路動作を起こすことが行われる。その際に用いられるヒューズは、アンチヒューズ（または、電気ヒューズとも呼ばれる）として知られていて、初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることが可能となっている。
ＭＯＳ型トランジスタを備えた半導体装置においてアンチヒューズを形成する場合、ＭＯＳ型トランジスタと概略同じ構造のヒューズ素子を形成し、絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献１）。
また、近年のトランジスタの微細化の進展に伴い、従来のプレーナ型ＭＯＳトランジスタに代えて、トランジスタを３次元的に形成した縦型ＭＯＳトランジスタを用いた半導体装置の開発が進められている（特許文献２）。
【０００３】
縦型ＭＯＳトランジスタを備えた半導体装置においても、従来のプレーナ型ＭＯＳトランジスタの場合と同様にして、縦型ＭＯＳトランジスタと概略同じ構造の素子をアンチヒューズとして用いることが考えられている。
本発明者らは、縦型ＭＯＳトランジスタと概略同形状の素子をアンチヒューズとして用いることを検討した結果、以下の問題点のあることを見出した。
【０００４】
まず、縦型ＭＯＳトランジスタを用いて形成したアンチヒューズの構成について説明する。縦型ＭＯＳトランジスタは、例えば特許文献２に記載されている方法で形成することができる。
【０００５】
図１５は縦型ＭＯＳトランジスタ構造を用いて形成した従来のアンチヒューズの平面図である。図１５におけるＢ−Ｂ’断面を図１６に示す。
活性領域T内にトランジスタが配置されている。
Ｐ型のシリコンからなる半導体基板１０１上には、素子分離領域１０２となる埋め込み絶縁体が設けられており、活性領域Ｔは素子分離領域１０２によって区画されている。
活性領域Ｔには、縦型ＭＯＳトランジスタと同等の構造を有するヒューズ素子Ｆが配置されている。
ヒューズ素子Ｆにおいて、半導体基板１０１表面をエッチングして形成した第２ピラー（半導体の立体柱）１０１ｃはヒューズ素子の電極として機能する。
【０００６】
第２ピラー１０１ｃの下端部にはＮ型の第１不純物拡散領域１０８a及び第２不純物拡散領域１０８ｂが形成されている。
第２ピラー１０１ｃの上部には、Ｎ型の第４不純物拡散領域１１７が形成されている。
第２ピラー１０１ｃの側面には、ヒューズ素子のもう一方の電極となるヒューズ電極１１０が、ヒューズ絶縁膜１０９を介して、第２ピラー１０１ｃの外周を囲むように設けられている。
第２ピラー１０１ｃの周囲の半導体基板１０１の表面には絶縁膜１０７が形成されており、絶縁膜１０７によって第１不純物拡散領域１０８a及び第２不純物拡散領域１０８ｂとヒューズ電極１１０の底部とが電気的に絶縁されている。
【０００７】
また、ヒューズ電極１１０を覆うように、第１層間絶縁膜１１１と第２層間絶縁膜１１２が設けられている。
【０００８】
第２ピラー１０１ｃの上部に位置する第４不純物拡散領域１１７は、第３コンタクトプラグ１１９および第４コンタクトプラグ１２０を介して配線１２１に接続されている。
第３コンタクトプラグ１１９とヒューズ電極１１０とは、サイドウォール窒化シリコン膜１１８によって絶縁されている。なお、サイドウォール窒化シリコン膜１１８の底部と第２ピラー１０１ｃの上面との間には、酸化シリコン絶縁膜１０３aが設けられている。
第２ピラー１０１ｃの下部に位置する第１不純物拡散領域１０８aは、第１コンタクトプラグ１１３を介して配線１１５に接続されている。
【０００９】
ここで、設計ルールが５０ｎｍ以降の微細化された半導体装置を形成する場合、第２ピラー１０１ｃの外周に設けられたヒューズ電極１１０は、薄膜（膜厚１０〜３０ｎｍ程度）となる。このため、第４コンタクトプラグ１２０や配線１２１に短絡しないようにして、ヒューズ電極１１０用の引き出し配線を接続するためのコンタクトプラグを第２ピラー１0１ｃの近くに配置することが困難である。そこで、例えば特許文献２に開示されているように、第２ピラー１０１ｃに隣接する、第１ピラー１０１aを形成する。
【００１０】
第１ピラー１０１aは、第２ピラー１０１ｃに隣接して活性領域Ｔ内に設けられている。第１ピラー１０１aは、半導体基板１０１をエッチングすることで第２ピラー１０１ｃと同時に形成される。第１ピラー１０１aは所定の方向（図１５では左右方向）に延在する島状のパターンとなっている。
【００１１】
第１ピラー１０１aの上面は、酸化シリコン絶縁膜１０３aを介して、窒化シリコンからなるマスク窒化膜１０３ｂで覆われている。
【００１２】
第１ピラー１０１aの側面を囲むようにヒューズ電極１１０が設けられている。
第１ピラー１０１ａと第２ピラー１０１ｃの間隔を調整することにより、図１６に示したように、第１ピラー１０１ａと第２ピラー１０１ｃとの隣接スペース部をヒューズ電極１１０で充填可能となっている。
また、ヒューズ電極１１０は第１ピラー１０１aの側面を囲むように形成されており、第２ピラー１０１ｃと反対側の端部において、第２コンタクトプラグ１１４に接続されている。ヒューズ電極１１０は第２コンタクトプラグ１１４を介して配線１１６に接続している。
また、第１ピラー１０１aの反対側の底部に隣接するように、第３不純物拡散領域１０１cが形成されている。
第２ピラー１０１ｃの周囲と同様に、第１ピラー１０１aの周囲の半導体基板１０１の表面には絶縁膜１０７が形成されており、絶縁膜１０７によって第３不純物拡散領域１０８ｃとヒューズ電極１１０の底部とが電気的に絶縁されている。
【００１３】
素子分離領域１０２は第１不純物拡散領域１０８a、第２不純物拡散領域１０８ｂ及び第３不純物拡散領域１０８cよりも深く形成されており、素子分離領域１０２を挟んで隣接する活性領域Ｔとは別の活性領域の不純物拡散領域同士が導通しないようになっている。
【００１４】
半導体基板１０１および、第１不純物拡散領域１０８a、第２不純物拡散領域１０８ｂ、第３不純物拡散領域１０８c及び第４不純物拡散領域１１７を所定の電位（例えば接地電位）に固定した状態で、配線１１６を介してヒューズ電極１１０に高電圧を印加することで、第２ピラー１０１ｃの側面に設けられたヒューズ絶縁膜１０９を破壊し、導通状態を変更することが可能となる。これによりアンチヒューズとして機能する。
【００１５】
図１７に第２ピラー１０１ｃ近傍の拡大断面模式図を示す。
アンチヒューズの導通時状態変更に際して、半導体基板１０１とヒューズ電極１１０間に高電圧を印加した場合には、ヒューズ絶縁膜１０９を介して第１ピラー１０１ａ、第２１０１ｃと対向している場所のすべてに高電圧がかかることになる。このため、ヒューズ絶縁膜１０９の破壊箇所としてＲ１、Ｒ２、Ｒ３等の複数の経路が想定される。
さらに、サイドウォール窒化シリコン膜１１８の膜厚や成膜状態によっては、サイドウォール窒化シリコン膜１１８を介した経路Ｒ４で、ヒューズ電極１１０と第３コンタクトプラグ１１９間の短絡が生じることもある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−２９０１８９号公報
【特許文献２】特開２００８−３００６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
このように、縦型ＭＯＳトランジスタ構造をそのまま用いてアンチヒューズを形成すると、絶縁膜の破壊経路が多数あり、電極短絡状態（導通状態）での抵抗値がばらつきやすいと言う問題がある。アンチヒューズ導通状態での抵抗値のばらつきは、回路動作に際してアンチヒューズの導通状態の誤判定の要因となるため、所定の回路動作に支障が起きる原因となる。このため、縦型ＭＯＳトランジスタ構造のアンチヒューズを搭載した半導体装置の信頼性が低下するといった問題がある。
【００１８】
また、ピラー１０１ｃ上部に不純物拡散領域１１７が形成されているため、不純物拡散領域１１７とヒューズ電極１１０との間における絶縁膜破壊の懸念があり、破壊電圧や破壊後の接続抵抗が不安定になるといった問題がある。
【課題を解決するための手段】
【００１９】
半導体基板の活性領域内に形成された第１ピラーと、前記活性領域を区画する素子分離領域内にあって、前記第１ピラーに隣接して形成され、前記第１ピラーの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部と、前記第１ピラーの側面のうち、前記ヒューズ用絶縁凸部に接しない部分を覆うヒューズ絶縁膜と、前記第１ピラー及び前記ヒューズ用絶縁凸部を取り囲むヒューズ電極と、を具備してなることを特徴とする。
【発明の効果】
【００２０】
上記の構成によれば、アンチヒューズの導通状態での抵抗値のばらつきを抑制し、安定した動作を起こすことが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第一の実施形態である半導体装置の平面レイアウトを示す平面模式図である。
【図２】図１中に示す線分A−A’による半導体装置の断面模式図である。
【図３】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図４】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図５】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図６】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図７】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図８】本発明の第一の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図９】本発明の第一の実施形態である半導体装置の第１ピラー近傍の拡大断面模式図である。
【図１０】本発明の第一の実施形態である半導体装置の平面レイアウトを示す平面模式図である。
【図１１】本発明の第二の実施形態である半導体装置の断面模式図である。
【図１２】本発明の第二の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１３】本発明の第二の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１４】本発明の第二の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１５】従来の半導体装置の平面レイアウトを示す平面模式図である。
【図１６】図１２中に示す線分B−B’による半導体装置の断面模式図である。
【図１７】図１２中に示す第２ピラー近傍の拡大断面模式図である。
【発明を実施するための形態】
【００２２】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２３】
（第一の実施形態）
まず、図１および図２に示す、本発明の第一の実施形態である半導体装置の構造について説明する。
なお、図１は半導体装置の平面模式図である。また、図２は、図１に示す線分Ａ−Ａ’による断面模式図である。ただし、図１においては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
【００２４】
本実施形態である半導体装置は、図１および図２に示すように、アンチヒューズとして機能させるものであり、半導体基板１の活性領域Ｔ内に形成された第１ピラー１aと、活性領域Ｔを区画する素子分離領域２内にあって、第１ピラー１aに隣接して形成され、第１ピラー１aの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部２aと、第１ピラー１aの側面のうち、ヒューズ用絶縁凸部２aに接しない部分を覆うヒューズ絶縁膜９と、第１ピラー１a及びヒューズ用絶縁凸部２aを取り囲むヒューズ電極１０と、を備えている。
【００２５】
Ｐ型のシリコンからなる半導体基板１上には、素子分離領域２となる埋め込み絶縁体が設けられている。この素子分離領域２によって活性領域Ｔが区画されている。
また、素子分離領域２内には素子分離領域２の底面まで貫通しないように第２の溝６が形成されている。この第２の溝６によって区画された埋込み絶縁体からなるヒューズ用絶縁凸部２aが形成されており、活性領域Ｔとの境界部分で、後述の第１ピラー１aの側面に接触している。
【００２６】
活性領域Ｔ内には第１ピラー１aが形成されており、ヒューズ用絶縁凸部２aに接触している。第１ピラー１ａは、活性領域Ｔ内の半導体基板１をエッチングして形成された柱状の半導体層（シリコン層）である。第１ピラー１aの幅（図１で上下方向の幅）は、例えば５０〜１００ｎｍ程度に形成される。なお、第１ピラー１aはアンチヒューズの一方の電極として機能する。
また、ヒューズ用絶縁凸部２aと第１ピラー１aとが一体化されてヒューズ電極引出し基部Ｈが構成されている。このヒューズ電極引出し基部Ｈは所定の方向（図１では左右方向）に延在する島状のパターンとなっている。また、本発明では、先に従来技術で説明した第２ピラー１０１ｃは存在せず、ヒューズ電極引き出し基部Ｈの一部である第１ピラー１aのヒューズ絶縁凸部２aと接していない側面が、アンチヒューズの導通状態を変更するために使用するヒューズ電極の引き出し部分となっている。
【００２７】
また、第１ピラー１aの第１ピラー側面１bのうち、ヒューズ用絶縁凸部２a側の非ヒューズ領域１ｂ２はヒューズ用絶縁凸部２aと接している。また、第１ピラー側面１bのうち、ヒューズ用絶縁凸部２aと接していないヒューズ領域１ｂ１にはヒューズ絶縁膜９が形成されている。
また、第１ピラー１aのヒューズ領域に該当する側面１ｂ１は、活性領域Ｔ内に設けた第１の溝５によって区画されるように形成されている。第１の溝５は素子分離領域２よりも浅く形成されるよう設計されている。
【００２８】
また、第１ピラー１ａの周りの半導体基板１の表面であって、かつ、第１の溝５の底部に相当する箇所に第１ピラー１aに隣接してＮ型の不純物拡散領域８が形成されている。
また、素子分離領域２は不純物拡散領域８よりも深く形成されており、素子分離領域２を挟んで隣接する活性領域Ｔとは別の活性領域の不純物拡散領域同士が導通しないようになっている。
【００２９】
ヒューズ電極引出し基部Ｈの側面を囲むように、第１の溝５および第２の溝６のそれぞれの内側面にヒューズ電極１０が設けられている。より具体的には、ヒューズ電極１０は活性領域Ｔ内において、ヒューズ絶縁膜９に重ねられて形成されている。つまり、ヒューズの一方の電極となる第１ピラー１ａとヒューズ電極１０とが、ヒューズ絶縁膜９を挟んで、ヒューズ用絶縁凸部２aにより覆われてないヒューズ領域１ｂ１において対向している。
また、ヒューズ電極１０の一部が、素子分離領域２内に設けられた第２の溝６の側面に沿って延在している。
【００３０】
活性領域Ｔ内において、第１ピラー１aに隣接して形成された不純物拡散領域８の上面に相当する半導体基板１の表面に絶縁膜７が形成されている。この絶縁膜７の上にヒューズ電極１０が形成されているため、不純物拡散領域８とヒューズ電極１０の底部とが電気的に絶縁されている。
【００３１】
絶縁膜７の上には酸化シリコン等からなる第一層間絶縁膜１１が積層されている。また、第一層間絶縁膜１１は、素子分離領域２に設けられた第２の溝６内にも充填されている。この第一層間絶縁膜１１により第１の溝５および第２の溝６のそれぞれの内側面に形成されたヒューズ電極１０が覆われている。
【００３２】
第１ピラー１aおよび素子分離領域２の上面には酸化シリコン絶縁膜３aが成膜されている。また、酸化シリコン絶縁膜３aの上には窒化シリコン等であるマスク窒化膜３ｂが形成されている。マスク窒化膜３ｂの膜厚は、第一層間絶縁膜１１の上面と概略同一面となるよう設計されている。
【００３３】
第一層間絶縁膜１１およびマスク窒化膜３ｂの上面には、第二層間絶縁膜１２が成膜されている。
【００３４】
不純物拡散領域８と接続するように第１コンタクトプラグ１３が形成されている。第１コンタクトプラグ１３は、第一層間絶縁膜１１および第二層間絶縁膜１２を貫通するように設けられている。また、第１コンタクトプラグ１３の上面は、第二層間絶縁膜１２の上面と概略同一面となるよう設計されている。
また、第二層間絶縁膜１２の上であって、第１コンタクトプラグ１３の上面と接続する配線１５が形成されている。この配線１５は、不純物拡散領域８に電位を与える供給源として機能する。
【００３５】
ヒューズ用絶縁凸部２aの上に第２コンタクトプラグ１４が形成されている。第２コンタクトプラグ１４は、素子分離領域２の底面の深さに達しないよう設けられている。また、第２コンタクトプラグ１４の上面は、第１コンタクトプラグ１３の上面と同様に、第二層間絶縁膜１２の上面と概略同一面となるよう設計されている。なお、第２コンタクトプラグ１４は第２の溝６の近傍において、ヒューズ電極１０に接続するように配置されている。
また、第二層間絶縁膜１２の上であって、第２コンタクトプラグ１４の上面と接続する配線１６が形成されている。
【００３６】
ここで、本実施形態の半導体装置における絶縁膜破壊に至るまでの電流経路について説明する。
まず、配線１５および配線１６に電圧を印加する。
この際に、半導体基板１にも所定の電圧を印加する。具体的には、配線１５および半導体基板１に接地電位（０Ｖ）を印加し、配線１６に正電圧を印加する。
配線１５に印加した電圧は、第１コンタクトプラグ１３を介して不純物拡散領域８に印加され、不純物拡散領域８と半導体基板の電位が固定される。
一方、配線１６に印加した電圧は、第２コンタクトプラグ１４を介して、ヒューズ電極１０に印加される。
そうすると、第１ピラー１aとヒューズ電極が対向しているヒューズ領域１ｂ１において、ヒューズ絶縁膜９の破壊が起こるとともに、第１ピラー１aとヒューズ電極１０とが導通する。
【００３７】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、活性領域Ｔ内の半導体基板１及び活性領域Ｔを区画する素子分離領域２となる埋込み絶縁体をエッチングすることにより、活性領域Ｔ内に立設する第１ピラー１aと、素子分離領域２内に設けられ、かつ、第１ピラー１aの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部２aとを形成する第一の工程と、第１ピラー１a側面のうち、ヒューズ用絶縁凸部２aに接しない部分を覆うヒューズ絶縁膜９を形成する第二の工程と、第１ピラー１a及びヒューズ絶縁凸部２aの外周を取り囲むヒューズ電極１０を形成する第三の工程と、に概略構成される。
なお、図３〜図１０は、本発明の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１および図２に示す半導体装置を製造する。
【００３８】
まず、第一の工程について説明する。
まず、図３に示すように、加工前の半導体基板１を用意し、フォトリソグラフィとドライエッチングによって、半導体基板１上の素子分離領域２の形成領域に溝パターン（トレンチ）を設ける。
次に埋込み絶縁体を溝パターンに充填し、半導体基板１上の埋込み絶縁体をＣＭＰ（Chemical mechanical polishing）によって除去し、溝パターン内に埋込み絶縁体を残留させる。このようにして素子分離領域２を形成する。埋込み絶縁体としては、酸化シリコン（ＳｉＯ２）を用いるとよい。
本例では、半導体基板１として、Ｐ型のシリコン基板を用いた。
なお、図３は、本工程における半導体装置の断面模式図である。
【００３９】
次に、図４に示すように、ＣＶＤ法を用いて、半導体基板１および素子分離領域２の上面を覆うように、酸化シリコン絶縁膜３aと、窒化シリコン（Ｓｉ３Ｎ４）であるマスク窒化膜３ｂを形成する。
本例では、酸化シリコン絶縁膜３aおよびマスク窒化膜３ｂの膜厚をそれぞれ１０nm、１２０nm程度とした。本明細書においては、酸化シリコン絶縁膜３aおよびマスク窒化膜３ｂとからなる積層膜をハードマスク３と呼ぶこととする。
なお、図４は、本工程における半導体装置の断面模式図である。
【００４０】
次に、図５に示すように、フォトリソグラフィとドライエッチングを用いて、ハードマスク３を第１ピラー１ａおよびヒューズ用絶縁凸部２ａが一体化して構成されるヒューズ電極引き出し基部Ｈの形状にパターニングする。ヒューズ電極引き出し基部Hは所定の方向（図５では左右方向）に延在する島状の形状である。
続いて、パターニングしたハードマスク３を用いて、半導体基板１および素子分離領域２のドライエッチングを行う。ドライエッチングに際しては、半導体基板１のシリコンエッチングと、素子分離領域２の酸化シリコンエッチングを別のステップで実施してもよい。
これにより、図５に示すように、活性領域Ｔ内には、第１ピラー１ａが形成されるとともに第１ピラー１ａの外周を覆うように第１の溝５が形成される。なお、第１の溝５の底部は、素子分離領域２の底部深さに達しないようエッチング量を制御する。
また、素子分離領域２内にはヒューズ用絶縁凸部２ａが形成されるとともにヒューズ用絶縁凸部２ａの外周を覆うように第２の溝６が形成される。なお、第２の溝６の底部にはトレンチ内を充填した埋込み絶縁体が残存するようにエッチング量を制御する。
【００４１】
次に、図５に示すように、第１の溝5および第２の溝6それぞれの内側面に酸化ストッパ膜２２を形成する。この酸化ストッパ膜２２は、ＣＶＤ法を用いて、第１の溝５および第２の溝６が完全に埋め込まれない厚み（本例では、２０ｎｍ程度）で、第１の溝５および第２の溝６の各内側面に窒化シリコン膜を成膜した後、この窒化シリコン膜を異方性エッチングし、第１の溝５および第２の溝６それぞれの内側面のみに窒化シリコン膜を残すことで形成する。
また、このとき、活性領域Ｔ内における第１の溝５の底部では、半導体基板１の表面（シリコン面）が露出した状態となる。
なお、図５は、本工程における半導体装置の断面模式図である。
【００４２】
次に、図６に示すように、半導体基板１表面の露出部分となっている第１の溝５の底面に、熱酸化法によって酸化シリコンである絶縁膜７を形成する。このとき第１ピラー１ａの側面で、ヒューズ用絶縁凸部２aと接していないヒューズ領域１ｂ１は酸化ストッパ膜２２が形成されているため、酸化はされない。さらに、第1ピラー１aの上面はハードマスク３が形成されているため、酸化されない。なお、絶縁膜７の膜厚は３０〜５０ｎｍ程度とすることが好ましい。
【００４３】
次に、イオン注入法を用いて、第１の溝部５の底面に相当する半導体基板１表面にヒ素（Ａｓ）等のＮ型不純物を拡散させた不純物拡散領域8を形成する。不純物拡散領域8は、後続の製造工程中に加えられる熱によって拡散し、第１の溝部5の底面から第１ピラー１ａ側に広がりを有するように形成される。このイオン注入の実施直後に、窒素雰囲気でのアニール処理を実施してもよい。
不純物拡散領域8の不純物濃度は、第１ピラー１ａ側に最終的に拡散される部分の不純物濃度が、デバイス上必要とされる拡散層抵抗を満足できるように設定され、そのような不純物濃度となるようにイオン注入のドーズ量が設定される。また、不純物をイオン注入する際は、素子分離領域２下の半導体基板1に不純物が導入されないように、注入エネルギー、素子分離領域２の形成領域の深さおよび第１の溝５の深さを設定しなければならない。また、第１の溝部5は素子分離領域２の形成領域の溝深さよりも浅く形成して、活性領域Ｔと隣接して配置する別の素子と不純物拡散領域８を介して短絡しないようにする。
なお、本例では、注入エネルギーを５ＫｅＶ、ドーズ量を１ｘ１０１５ 〜５ｘ１０１５ aｔoｍｓ／ｃｍ２とした。
【００４４】
次に、熱リン酸を用いた湿式エッチングによって、第１の溝５および第２の溝６のそれぞれの内側面に形成した酸化ストッパ膜２２を除去する。このときマスク窒化膜３ｂも同時にエッチングされるため、湿式エッチング後にマスク窒化膜３ｂが残存するように湿式エッチングの時間を調節する。
引き続き、第１ピラー１aの側面に形成されている自然酸化膜を、希フッ酸（ＨＦ）を用いた湿式エッチングによって除去して、半導体基板１の清浄なシリコン面を露出させる。このとき、絶縁膜７も同時にエッチングされるため、湿式エッチング後に絶縁膜７が残存するように湿式エッチングの時間を調節する。
なお、図６は、本工程における半導体装置の断面模式図である。
【００４５】
次に、第二の工程について説明する。
図7に示すように、半導体基板１が露出したヒューズ領域１ｂ１を熱酸化法により酸化することによって、ヒューズ領域１ｂ１に酸化シリコンからなるヒューズ絶縁膜９を形成する。このとき、ヒューズ絶縁膜９の膜厚は４〜６ｎｍ程度とすることが好ましい。
【００４６】
次に、第三の工程について説明する。
次に、図7に示すように、ハードマスク３、第１の溝５および第２の溝６の表面に、不純物を含有したポリシリコンをＣＶＤ法によって２０ｎｍ程度の膜厚で成膜した後、異方性エッチングを行う。これにより、第１の溝５および第２の溝６の底部に成膜されていたポリシリコンを除去し、第１の溝５および第２の溝６のそれぞれの内側面部にポリシリコンを分離させることによりヒューズ電極１０を形成する。つまり、ヒューズ電極引き出し基部Hの側面にヒューズ電極１０を形成させることとなる。
ここで、第１の溝５および第２の溝６の幅を、あらかじめヒューズ電極１０の膜厚の２倍以上となるように設定し、第１の溝５および第２の溝６内がヒューズ電極１０によって完全に埋め込まれることのないようにする。また、素子分離領域２の側面にもポリシリコンが残ることとなるが、このポリシリコンはヒューズ電極として機能するものではない。
ヒューズ電極１０の材料としては、タングステン（Ｗ）等の金属膜や、ポリシリコンと金属膜の積層体を用いてもよい。
なお、図７は、本工程における半導体装置の断面模式図である。
【００４７】
次に、図８に示すように、ＣＶＤ法により酸化シリコンを第１の溝５および第２の溝６に埋め込むのに十分な厚みで成膜した後に、成膜した酸化シリコン面をＣＭＰにより研磨しながら、ストッパとなるマスク窒化膜３ｂの表面が露出するまで平坦化を行う。これにより、第１の溝５および第２の溝６には、酸化シリコンからなる第１層間絶縁膜１１が成膜される。
その後、第１層間絶縁膜１１およびマスク窒化膜３ｂ上に、ＣＶＤ法により酸化シリコンからなる第２層間絶縁膜１２を成膜する。
なお、第１層間絶縁膜１１と第２層間絶縁膜１２の形成工程を分けずに、１回の成膜で形成してもよい。
【００４８】
次に、ヒューズ用絶縁凸部２ａの領域内に、第２層間絶縁膜１２とマスク窒化膜３bを貫通し、かつ、ヒューズ用絶縁凸部２a側面に形成されたヒューズ電極１０と導通する第２コンタクトプラグ１４を形成する。このとき、第２コンタクトプラグ１４上面は、第２層間絶縁膜１２上面と概略同一面になるよう形成する。さらに、第２コンタクトプラグ１４は後述の第１コンタクトプラグと短絡しない位置に配置する。また、第２コンタクトプラグ１４は酸化シリコン絶縁膜３aおよび素子分離領域２の酸化シリコンに達してもかまわない。
【００４９】
さらに、第２層間絶縁膜１２、第１層間絶縁膜１１および絶縁膜７を貫通して不純物拡散領域８と導通する第１コンタクトプラグ１３を形成する。このとき、第１コンタクトプラグ１３上面は、第２層間絶縁膜１２上面と概略同一面になるよう形成する。また、第１コンタクトプラグ１３の幅は、第１の溝５の内側面に形成されているヒューズ電極１０と接しないよう設計する。
第２コンタクトプラグ１４および第１コンタクトプラグ１３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順次堆積した積層体を例示できる。
なお、第２コンタクトプラグ１４および第１コンタクトプラグ１３は、同時に形成しても良い。同時に形成する場合には、窒化シリコン膜と酸化シリコン膜のエッチング速度差を利用して、第２コンタクトプラグ１４が素子分離領域２を貫通して半導体基板１に到達しないようにエッチング条件を設定する。
【００５０】
次に、第２コンタクトプラグ１４に接続する配線１６および第１コンタクトプラグ１３に接続する配線１５を、金属膜を用いて形成する。金属膜の材料としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を例示できる。
なお、図8は、本工程における半導体装置の断面模式図である。
以上の工程によって、図１および図２に示す、本発明である半導体装置を製造することができる。
【００５１】
以上のような、本発明の半導体装置を適用したアンチヒューズでは、半導体基板１および不純物拡散領域８を所定の電位（例えば接地電位）に固定した状態で、配線１６を介してヒューズ電極１０に高電圧を印加することで、ヒューズ絶縁膜９を破壊して、ヒューズ電極１０と第１ピラー１ａとを短絡させることができる。これにより初期状態で非導通状態であったアンチヒューズを導通状態に変化させることができる。
【００５２】
本発明を適用したアンチヒューズの第１ピラー１a近傍の拡大断面模式図を図９に示す。
本発明では、ヒューズ絶縁膜9の破壊によってヒューズ電極１０と短絡する場所は、ヒューズ電極引き出し基部Ｈの一部である第１ピラー１aにおけるヒューズ用絶縁凸部２aと接していない側面のみである。このため図９に示した経路Ｒ１でのみにおいてヒューズ絶縁膜９の破壊が発生し、導通状態での抵抗値を安定させることが可能となる。これにより、従来の縦型ＭＯＳトランジスタ構造のアンチヒューズを搭載した半導体装置の信頼性が低下するといった問題も解決することができる。さらに、動作の安定した半導体装置を容易に形成することも可能となる。
【００５３】
また、本発明を適用したアンチヒューズの第１ピラー１aの上方には、不純物拡散領域とそれに接続するコンタクトプラグが形成されない。これにより、従来のアンチヒューズの構造上問題であった、ヒューズ電極とコンタクトプラグ間の絶縁膜破壊による短絡（図１４の経路Ｒ４）により、破壊電圧や接続抵抗が不安定化することを防止できる。また、ヒューズ電極と第２ピラーの上方に位置する不純物拡散領域間での絶縁膜破壊の発生も生じない。
【００５４】
また、図１３に示す従来のアンチヒューズのように、第２ピラー１０１ｃ上部に不純物拡散領域１１７があると、ヒューズ絶縁膜１０９の破壊箇所の観察および特定が困難になる。つまり、アンチヒューズを搭載した半導体装置の試作開発段階において、電子顕微鏡等を用いて絶縁膜の破壊箇所近傍の観察を行い、破壊箇所の特定を行うことは、重要な開発手段であるが、従来の３次元構造を有する縦型ＭＯＳトランジスタ構造をそのまま用いたアンチヒューズに関しては、先に説明したように推定破壊経路が多数あった。アンチヒューズは複雑な３次元構造のため観察が難しく、推定破壊経路が多数ある場合には絶縁膜の破壊箇所の特定が難しいといった問題があった。
これに対して本発明では、絶縁膜の破壊の発生する箇所が限定的であるため、電子顕微鏡等の観察手段を用いて、アンチヒューズの絶縁膜の破壊箇所を特定することが容易である。
【００５５】
またさらには、図１０に示すように、平面視して、ヒューズ電極引き出し基部Ｈの活性領域Ｔと重なる部分、つまり第１ピラー１aの幅（図１０では左右方向）をできるだけ狭くした場合には、さらに効果的にアンチヒューズの絶縁膜の破壊箇所を特定することが可能となる。絶縁膜破壊の発生する場所を狭くすることにより、さらに、導通状態での抵抗値を安定させることも可能となる。
【００５６】
（第二の実施形態）
本発明の第二の実施形態である半導体装置の構造について説明する。
図１１は、本発明の実施形態である半導体装置の一例を示す断面模式図である。
なお、図１１は第一の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００５７】
本実施形態の半導体装置は、図１１に示すように、１つの半導体基板１上に、本発明である半導体装置を適用したアンチヒューズＢと縦型ＭＯＳトランジスタＥを有するトランジスタ素子Ａが隣接して形成されている。つまり、半導体基板１のアンチヒューズＢが形成されている活性領域Ｔとは別の活性領域Ｓ内に縦型ＭＯＳトランジスタＥが形成されている。
また、縦型ＭＯＳトランジスタＥと隣接するように配置したトランジスタ用絶縁凸部２０２a上に、縦型ＭＯＳトランジスタＥのゲート電極２１０に給電するためのゲート電極コンタクトプラグ２１４が配置されている。また、ゲート電極コンタクトプラグ２１４は、トランジスタ用絶縁凸部２０２aの延在する方向において、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cと対向している端部と反対側に位置するトランジスタ用絶縁凸部２０２aの端部に配置されている。
なお、トランジスタ素子Ａの構造は、活性領域Ｓと活性領域Ｔとにおいて差異があるのみで、その他の構造はアンチヒューズＢと概略同一である。
【００５８】
図１１に示すように、半導体基板１上には、本発明である半導体装置を用いたアンチヒューズＢと縦型ＭＯＳトランジスタＥを有するトランジスタ素子Ａが形成されている。
このとき、トランジスタ素子ＡとアンチヒューズＢは、不純物拡散領域８に隣接して形成されている素子分離領域２によって区画されている。
【００５９】
トランジスタ素子Ａの領域内において、アンチヒューズＢと同様に半導体基板１上に、素子分離領域２となる埋込み絶縁体が設けられている。この素子分離領域２によって活性領域Ｓが区画されている。
また、アンチヒューズＢと同様にトランジスタ素子Ａの素子分離領域２内には、素子分離領域２の底面まで貫通しないように第２の溝２０６が形成されており、この第２の溝２０６によって区画された埋込み絶縁体からなるトランジスタ用絶縁凸部２０２aが形成されている。トランジスタ用絶縁凸部２０２aは活性領域Ｓとの境界部分で、後述の第１ピラー２０１aの側面に接触している。
【００６０】
活性領域Ｓ内には、アンチヒューズＢにおける第１ピラー１aと概略同一である第１ピラー２０１aが形成されており、トランジスタ用絶縁凸部２０２aに接触している。
また、トランジスタ用絶縁凸部２０２aと第１ピラー２０１aとが一体化されてゲート電極引出し基部Ｇが構成されている。このように、トランジスタ素子においても、第一の実施形態においてに説明した第１ピラー１ａとヒューズ用絶縁凸部２ａとから構成されるヒューズ電極引き出し基部Ｈと同様の構成を用いることができる。
【００６１】
また、さらに活性領域Ｓ内には、ソース／ドレイン電極間に挟まれたチャネル領域となるチャネル領域用ピラー２０１ｃが形成されている。
チャネル領域用ピラー２０１ｃは、第１ピラー２０１aを挟むように、トランジスタ用絶縁凸部２０２aと反対側に配置されている。
また、チャネル領域用ピラー２０１ｃとゲート電極引き出し基部Ｇは離れて、所定幅のスペースを有するように配置されており、後述のゲート電極２１０の膜厚に応じてスペース部分が埋め込まれる距離に設定されている。
【００６２】
第１ピラー２０１aの側面のうち、トランジスタ用絶縁凸部２０２aと接していない側面、および、チャネル領域用ピラー２０１ｃの側面にはゲート絶縁膜２０９が形成されている。
【００６３】
チャネル領域用ピラー２０１ｃの下方には第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂが設けられ、チャネル領域用ピラー２０１ｃの上方には第４不純物拡散領域２１７が設けられている。第２不純物拡散領域２０８ｂは第１ピラー２０１aとチャネル領域用ピラー２０１ｃとの間の下方に配置され、第１不純物拡散領域２０８aは第１不純物拡散領域２０８aと接しないように、ゲート電極引出し基部Ｇとは反対側に配置されている。
また、第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂはソース／ドレイン電極として機能する。
【００６４】
また、チャネル領域用ピラー２０１ｃの側面およびゲート電極引出し基部Ｇの側面を囲むように、ゲート電極２１０が形成されている。このとき、活性領域Ｓにおいてゲート電極２１０は、ゲート絶縁膜２０９と重ねられて形成されている。
なお、チャネル領域用ピラー２０１ｃとゲート電極引き出し基部Ｇとの間は、このゲート電極２１０によって埋め込まれている。
【００６５】
活性領域Ｓ内において、チャネル領域用ピラー２０１ｃの下方に形成された第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂの上面に相当する半導体基板１の表面に絶縁膜７が形成されている。この絶縁膜７の上にゲート電極２１０が形成されているため、第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂと、ゲート電極２１０の底部とが電気的に絶縁されている。
【００６６】
トランジスタ素子Ａ内の絶縁膜７の上には、アンチヒューズＢと同様に、酸化シリコン等からなる第一層間絶縁膜１１が積層されている。また、第一層間絶縁膜１１は、素子分離領域２に設けられた第２の溝２０６内にも充填されている。この第一層間絶縁膜１１によりゲート電極２１０が覆われている。
【００６７】
第１ピラー２０１a、素子分離領域２およびチャネル領域用ピラー２０１ｃの上面には酸化シリコン絶縁膜３aが成膜されている。また、第１ピラー２０１aおよび素子分離領域２の上面に形成されている酸化シリコン絶縁膜３aの上には窒化シリコン等であるマスク窒化膜３ｂが形成されている。マスク窒化膜３ｂの膜厚は、第一層間絶縁膜１１の上面と概略同一面となるよう設計されている。
【００６８】
また、チャネル領域用ピラー２０１ｃの上部に位置する第４不純物拡散領域２１７は、第３コンタクトプラグ２１９および第４コンタクトプラグ２２０を介して配線２２１に接続されている。第３コンタクトプラグ２１９とゲート電極２１０とは、第３コンタクトプラグ２１９の周囲に形成され、かつ、酸化シリコン絶縁膜３aの上に配置されたサイドウォール窒化シリコン膜２１８によって絶縁されている。
なお、第一層間絶縁膜１１およびマスク窒化膜３ｂの上面には、第二層間絶縁膜１２が形成されている。
【００６９】
第１不純物拡散領域２０８aと接続するようにソースコンタクトプラグ２１３が形成されている。ソースコンタクトプラグ２１３は、第一層間絶縁膜１１および第二層間絶縁膜１２を貫通するように設けられている。また、ソースコンタクトプラグ２１３の上面は、第二層間絶縁膜１２の上面と概略同一面となるよう設計されている。
また、第二層間絶縁膜１２の上であって、ソースコンタクトプラグ２１３の上面と接続する配線１５が形成されている。この配線１５は、第１不純物拡散領域２０８aに電位を与える供給源として機能する。
【００７０】
縦型ＭＯＳトランジスタＥと隣接するように配置したトランジスタ用絶縁凸部２０２a内に、チャネル領域用ピラー２０１ｃの外周に設けられたゲート電極２１０に給電し、縦型ＭＯＳトランジスタＥに接続するためのゲート電極コンタクトプラグ２１４が形成されている。ゲート電極コンタクトプラグ２１４は、トランジスタ用絶縁凸部２０２aの延在する方向において、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cと対向している端部と反対側に位置する、トランジスタ用絶縁凸部２０２aの端部に配置されている。
また、ゲート電極コンタクトプラグ２１４は素子分離領域２の底面の深さに達しないよう設けられている。
また、第二層間絶縁膜１２の上であって、ゲート電極コンタクトプラグ２１４の上面と接続する配線１６が形成されている。この配線１６は、ゲート電極コンタクトプラグ２１４を介してゲート電極２１０に給電する供給源として機能する。
【００７１】
本発明の第二の実施形態である半導体装置の製造方法について説明する。
図１２〜図１４は、本発明の実施形態である半導体装置の製造方法の一例を説明する工程断面図であって、これらの工程を経て、図１１に示す半導体装置を製造する。
本実施形態である半導体装置の製造方法は、第一の実施形態である半導体装置の製造方法における第一の工程において、半導体基板１をエッチングして第１ピラー１aを形成するのと同時に、半導体基板１をエッチングして縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cを活性領域Ｔとは別の活性領域Ｓ内に形成する工程と、第三の工程において、ヒューズ電極１０を形成するのと同時に、縦型ＭＯＳトランジスタＥのゲート電極２１０を形成する工程を行う。
つまり、本実施形態の半導体装置の製造方法では、１つの半導体基板上に、第一の実施形態である半導体装置を用いたアンチヒューズと縦型ＭＯＳトランジスタＥを有するトランジスタ素子Ａとを隣接するように、かつ、同時に形成する。
なお、図１２〜図１４において、第一の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００７２】
まず、第一の工程において、第１ピラー１aを形成するのと同時に、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１cを活性領域Ｓ内に形成する工程について図１２を参照しながら説明する。
【００７３】
図１２に示すように、半導体基板１を、フォトリソグラフィとドライエッチングによって、半導体基板１上の素子分離領域２の形成領域に溝パターン（トレンチ）を設ける。
次に埋込み絶縁体を溝パターンに充填し、素子分離領域２を形成する。この素子分離領域２によってトランジスタ素子Ａの領域とアンチヒューズＢの領域とが区画される。
【００７４】
次に、ＣＶＤ法を用いて、半導体基板１および素子分離領域２の上面を覆うように、酸化シリコン絶縁膜３aと、窒化シリコンであるマスク窒化膜３ｂを形成する。本例においても第一の実施形態同様、酸化シリコン絶縁膜３aおよびマスク窒化膜３ｂの膜厚をそれぞれ１０nm、１２０nm程度とした。
【００７５】
次に、アンチヒューズＢの領域において、ハードマスク３をヒューズ電極引き出し基部Ｈの形状にパターニングするのと同時に、トランジスタ素子Ａの領域においても、第１ピラー２０１ａおよびトランジスタ用絶縁凸部２ａが一体化して構成されるゲート電極引出し基部Ｇ、及び、チャネル領域用ピラー２０１cの形状にハードマスク３をパターニングする。
ヒューズ電極引き出し基部H及びゲート電極引出し基部Ｇは所定の方向（図１２では左右方向）に延在する島状の形状である。
【００７６】
続いて、アンチヒューズＢとトランジスタ素子Ａの両領域において、パターニングしたハードマスク３を用いて、半導体基板１および素子分離領域２のドライエッチングを行う。
これにより、図１２に示すように、活性領域Ｔ内に、第１ピラー１ａを形成するとともに、第１ピラー１ａの外周を覆うように第１の溝５が形成される。さらに、第１ピラー１ａを形成すると同時に、活性領域Ｓ内に、縦型ＭＯＳトランジスタＥのチャネル領域用ピラー２０１c及び第１ピラー２０１aを形成するとともに、第１ピラー２０１ａの外周を覆うように第３の溝２０４が、そして、チャネル領域用ピラー２０１cの外周を覆うように第１の溝２０５が形成される。
またさらに、アンチヒューズＢの素子分離領域２内にヒューズ用絶縁凸部２ａを形成するとともに、ヒューズ用絶縁凸部２ａの外周を覆うように第２の溝６が形成される。さらに、ヒューズ用絶縁凸部２ａを形成すると同時に、トランジスタ素子Ａの素子分離領域２内にはトランジスタ用絶縁凸部２０２ａを形成するとともに、トランジスタ用絶縁凸部２０２ａの外周を覆うように第２の溝２０６が形成される。
なお、形成したヒューズ用絶縁凸部２ａ及びトランジスタ用絶縁凸部２０２ａにより、活性領域Ｔ及び活性領域Ｓが区画される。
【００７７】
次に、第一の実施形態での製造方法と同様に、ヒューズ電極引出し基部Ｈの周囲を覆うように酸化ストッパ膜を形成すると同時に、トランジスタ素子Ａ領域内のゲート電極引出し基部Ｇ及びチャネル領域用ピラー２０１cの周囲にも同様に酸化ストッパ膜を形成する。
【００７８】
次に、活性領域Ｔ及び活性領域Ｓ内において、半導体基板１表面の露出部分に酸化シリコンである絶縁膜７を形成する。さらに、活性領域Ｔ内において、絶縁膜７の下部に相当する半導体基板１表面に不純物拡散領域８を形成するとともに、活性領域Ｓ内においても、チャネル領域用ピラー２０１cの下方に第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂを形成する。このとき、第２不純物拡散領域２０８ｂは第１ピラー２０１aとチャネル領域用ピラー２０１ｃとの間の下方に配置し、第１不純物拡散領域２０８aは第１不純物拡散領域２０８aと接しないように、ゲート電極引出し基部Ｇとは反対側に配置する。
なお、絶縁膜７、不純物拡散領域８、第１不純物拡散領域２０８a及び第２不純物拡散領域２０８ｂの製造方法は、第一の実施形態における製造方法と同様である。
【００７９】
次に、熱リン酸を用いた湿式エッチングによって、酸化ストッパ膜を除去する。
引き続き、第１ピラー１a、チャネル領域用ピラー２０１c及び第１ピラー２０１aの側面に形成されている自然酸化膜を、希フッ酸（ＨＦ）を用いた湿式エッチングによって除去して、半導体基板１の清浄なシリコン面を露出させる。
【００８０】
次に、図１３に示すように、第１ピラー１aの半導体基板１が露出したそれぞれの側面に、酸化シリコンからなる絶縁膜を成膜しヒューズ絶縁膜９を形成すると同時に、チャネル領域用ピラー２０１c及び第１ピラー２０１aの半導体基板１が露出したそれぞれの側面にも、酸化シリコンからなる絶縁膜を成膜しゲート絶縁膜２０９を形成する。
【００８１】
次に、第三の工程において、ヒューズ電極１０を形成するのと同時に、縦型ＭＯＳトランジスタＥのゲート電極２１０を形成する工程について図１３を参照しながら説明する。
【００８２】
図１３に示すように、第一の実施形態における第三の工程と同様に、ヒューズ電極引出し基部Ｈの側面を覆うようにヒューズ電極１０を形成する。さらに、ヒューズ電極１０を形成すると同時に、チャネル領域用ピラー２０１c及びゲート電極引出し基部Ｇのそれぞれの側面を覆うようにゲート電極２１０を形成する。ゲート電極２１０の材料、形成方法はヒューズ電極１０と同様である。つまり、ヒューズ電極１０を形成する工程とゲート電極２１０を形成する工程を同時に行うことができる。
【００８３】
次に、図１３に示すように、図１２に示した第１の溝５および第２の溝６に、酸化シリコンからなる第１層間絶縁膜１１を成膜すると同時に、図１２に示した第１の溝２０５、第２の溝２０６及び第３の溝２０４にも第１層間絶縁膜１１を成膜する。第１層間絶縁膜１１の成膜方法は第一の実施形態における第１層間絶縁膜１１の成膜方法と同様である。
これにより、ヒューズ電極１０及びゲート電極２１０が、第１層間絶縁膜１１によって覆われた構造となる。
【００８４】
次に、図１４に示すように、アンチヒューズＢ及びトランジスタ素子Ａのそれぞれの領域において、第１層間絶縁膜１１およびマスク窒化膜３ｂ上に、ＣＶＤ法により酸化シリコンからなる第２層間絶縁膜１２を成膜する。
なお、第１層間絶縁膜１１と第２層間絶縁膜１２の形成工程を分けずに、１回の成膜で形成してもよい。
【００８５】
次に、チャネル領域用ピラー２０１cの上部に相当するマスク窒化膜３ｂをエッチングにより除去し、チャネル領域用ピラー２０１cの上面に相当する半導体基板１表面に第４不純物拡散領域２１７を形成する。
続いて、マスク窒化膜３ｂを除去した箇所の溝パターンの側面にサイドウォール窒化シリコン膜２１８を成膜する。さらにサイドウォール窒化シリコン膜２１８の間を埋めるように、かつ、第４不純物拡散領域２１７の上部に相当する酸化シリコン絶縁膜３aを貫通するように第４不純物拡散領域２１７と導通する第３コンタクトプラグ２１９を形成する。
続いて、第３コンタクトプラグ２１９の上方において、第２層間絶縁膜１２を貫通し、かつ、第３コンタクトプラグ２１９と接続する第４コンタクトプラグ２２０を形成する。
【００８６】
次に、ヒューズ用絶縁凸部２ａの領域内に、第２層間絶縁膜１２とマスク窒化膜３bを貫通し、かつ、ヒューズ用絶縁凸部２a側面に形成されたヒューズ電極１０と導通する第２コンタクトプラグ１４を形成する。さらに、トランジスタ用絶縁凸部２０２ａの領域内に、第２層間絶縁膜１２とマスク窒化膜３bを貫通し、かつ、トランジスタ用絶縁凸部２０２a側面に形成されたゲート電極２１０と導通するゲート電極コンタクトプラグ２１４を形成する。
この第２コンタクトプラグ１４を形成する工程とゲート電極コンタクトプラグ２１４を形成する工程は同時に行ってもよい。
また、第２コンタクトプラグ１４及びゲート電極コンタクトプラグ２１４は、酸化シリコン絶縁膜３aおよび素子分離領域２の酸化シリコンに達してもかまわない。
【００８７】
次に、第２層間絶縁膜１２、第１層間絶縁膜１１および絶縁膜７を貫通して不純物拡散領域８と導通する第１コンタクトプラグ１３を形成する。さらに、第２層間絶縁膜１２、第１層間絶縁膜１１および絶縁膜７を貫通して第１不純物拡散領域２０８aと導通するソースコンタクトプラグ２１３を形成する。
この第１コンタクトプラグ１３を形成する工程とソースコンタクトプラグ２１３を形成する工程は同時に行ってもよい。
【００８８】
第２コンタクトプラグ１４、第１コンタクトプラグ１３、ゲート電極コンタクトプラグ２１４及びソースコンタクトプラグ２１３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順次堆積した積層体を例示できる。
なお、第２コンタクトプラグ１４、第１コンタクトプラグ１３ゲート電極コンタクトプラグ２１４及びソースコンタクトプラグ２１３は、同時に形成しても良い。同時に形成する場合には、窒化シリコン膜と酸化シリコン膜のエッチング速度差を利用して、第２コンタクトプラグ１４及びゲート電極コンタクトプラグ２１４が素子分離領域２を貫通して半導体基板１に到達しないようにエッチング条件を設定する。
【００８９】
次に、第２コンタクトプラグ１４及びゲート電極コンタクトプラグ２１４に接続する配線１６、第１コンタクトプラグ１３及びソースコンタクトプラグ２１３に接続する配線１５を、金属膜を用いて形成する。さらに、第４コンタクトプラグ２２０に接続する配線２２１を、金属膜を用いて形成する。
金属膜の材料としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を例示できる。
なお、配線１５、配線１６及び配線２２１は、同時に形成してもよい。
以上の工程によって、図１１に示す、本発明である半導体装置を製造することができる。
【００９０】
以上のような、本発明の実施形態である半導体装置は、１つの半導体基板上に、本発明を用いたアンチヒューズと、トランジスタ素子を同時に形成することが可能である。さらに、１つの半導体基板上に、本発明を用いたアンチヒューズと、トランジスタ素子を同時に形成する場合には、アンチヒューズ形成のための特別な追加工程を必要としない。これにより、製造コストの上昇を防ぐことができる。
【００９１】
また、トランジスタ素子のゲート電極引き出し基部の構造以外は、先に説明した従来の縦型トランジスタと同様にして製造することが可能である。
【符号の説明】
【００９２】
１…半導体基板 １a、２０１a…第１ピラー １b…ピラー側面 １ｂ１…ヒューズ領域 １ｂ２…非ヒューズ領域 ２…素子分離領域 ２a…ヒューズ用絶縁凸部 ３…ハードマスク ３a…酸化シリコン絶縁膜 ３ｂ…マスク窒化膜 ５…第１の溝 ６…第２の溝 ７…絶縁膜 ８…不純物拡散領域 ９…ヒューズ絶縁膜 １０…ヒューズ電極 １１…第１層間絶縁膜 １２…第２層間絶縁膜 １３…第１コンタクトプラグ １４…第２コンタクトプラグ １５、１６…配線 ２０１ｃ…チャネル領域用ピラー ２０２a…トランジスタ用絶縁凸部 ２１０…ゲート電極 ２１４…ゲート電極コンタクトプラグ Ｅ…縦型ＭＯＳトランジスタ F…ヒューズ素子 Ｇ…ゲート電極引出し基部 H…ヒューズ電極引き出し基部 T、Ｓ…活性領域
【特許請求の範囲】
【請求項１】
半導体基板の活性領域内に形成された第１ピラーと、
前記活性領域を区画する素子分離領域内にあって、前記第１ピラーに隣接して形成され、前記第１ピラーの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部と、
前記第１ピラーの側面のうち、前記ヒューズ用絶縁凸部に接しない部分を覆うヒューズ絶縁膜と、
前記第１ピラー及び前記ヒューズ用絶縁凸部を取り囲むヒューズ電極と、を具備してなることを特徴とする半導体装置。
【請求項２】
前記ヒューズ用絶縁凸部は、前記素子分離領域内に設けた第２の溝によって区画された前記素子分離領域により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面に、前記第１ピラーの底部に隣接する不純物拡散領域が設けられるとともに、前記不純物拡散領域に電位を与える第１コンタクトプラグが前記不純物拡散領域上に形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ヒューズ電極に給電する第２コンタクトプラグが前記ヒューズ用絶縁凸部の上に配置されていることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２コンタクトプラグは、前記ヒューズ用絶縁凸部の延在する方向において、前記第１ピラーの側面と接している端部と反対側の前記ヒューズ用絶縁凸部の端部に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
さらに、前記半導体基板の前記活性領域とは別の活性領域内に形成された縦型ＭＯＳトランジスタを備え、
前記縦型ＭＯＳトランジスタと隣接するように配置したトランジスタ用絶縁凸部上に、前記縦型ＭＯＳトランジスタのゲート電極に給電するためのゲート電極コンタクトプラグが配置されていることを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート電極コンタクトプラグは、前記トランジスタ用絶縁凸部の延在する方向において、前記縦型ＭＯＳトランジスタのチャネル領域用ピラーと対向している端部と反対側に位置する、前記トランジスタ用絶縁凸部の端部に配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板に埋込み絶縁体を埋設して活性領域を区画する素子分離領域を形成し、
前記活性領域内の半導体基板及び前記埋込み絶縁体をエッチングすることにより、前記活性領域内に立設する第１ピラーと、前記素子分離領域内に設けられ、前記第１ピラーの側面の一部に接する前記埋込み絶縁体からなるヒューズ用絶縁凸部とを形成する第一の工程と、
前記第１ピラーの側面のうち、前記ヒューズ用絶縁凸部に接しない部分を覆うヒューズ絶縁膜を形成する第二の工程と、
前記第１ピラー及び前記ヒューズ用絶縁凸部の外周を取り囲むヒューズ電極を形成する第三の工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記第一の工程において、
前記第１ピラーおよび前記ヒューズ用絶縁凸部の形成領域を覆うハードマスクを形成し、
前記ハードマスクに覆われていない前記半導体基板および前記埋込み絶縁体をエッチングすることで前記第１ピラーおよびヒューズ用絶縁凸部を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第一の工程と前記第二の工程との間において、
前記活性領域内の前記半導体基板の表面のうち、前記第１ピラーの底部に隣接する部分に不純物拡散領域を形成し、
前記第三の工程のあとにおいて、
前記不純物拡散領域上に、前記不純物拡散領域に接続する第１コンタクトプラグを形成することを特徴とする請求項８または請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第一の工程において、
前記半導体基板をエッチングして前記第１ピラーを形成するのと同時に、前記半導体基板をエッチングして縦型ＭＯＳトランジスタのチャネル領域用ピラーを前記活性領域とは別の活性領域内に形成することを特徴とする請求項８〜請求項１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第三の工程において、
前記ヒューズ電極を形成するのと同時に、前記縦型ＭＯＳトランジスタのゲート電極を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１】
半導体基板の活性領域内に形成された第１ピラーと、
前記活性領域を区画する素子分離領域内にあって、前記第１ピラーに隣接して形成され、前記第１ピラーの側面の一部に接する埋込み絶縁体からなるヒューズ用絶縁凸部と、
前記第１ピラーの側面のうち、前記ヒューズ用絶縁凸部に接しない部分を覆うヒューズ絶縁膜と、
前記第１ピラー及び前記ヒューズ用絶縁凸部を取り囲むヒューズ電極と、を具備してなることを特徴とする半導体装置。
【請求項２】
前記ヒューズ用絶縁凸部は、前記素子分離領域内に設けた第２の溝によって区画された前記素子分離領域により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面に、前記第１ピラーの底部に隣接する不純物拡散領域が設けられるとともに、前記不純物拡散領域に電位を与える第１コンタクトプラグが前記不純物拡散領域上に形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ヒューズ電極に給電する第２コンタクトプラグが前記ヒューズ用絶縁凸部の上に配置されていることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２コンタクトプラグは、前記ヒューズ用絶縁凸部の延在する方向において、前記第１ピラーの側面と接している端部と反対側の前記ヒューズ用絶縁凸部の端部に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
さらに、前記半導体基板の前記活性領域とは別の活性領域内に形成された縦型ＭＯＳトランジスタを備え、
前記縦型ＭＯＳトランジスタと隣接するように配置したトランジスタ用絶縁凸部上に、前記縦型ＭＯＳトランジスタのゲート電極に給電するためのゲート電極コンタクトプラグが配置されていることを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート電極コンタクトプラグは、前記トランジスタ用絶縁凸部の延在する方向において、前記縦型ＭＯＳトランジスタのチャネル領域用ピラーと対向している端部と反対側に位置する、前記トランジスタ用絶縁凸部の端部に配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板に埋込み絶縁体を埋設して活性領域を区画する素子分離領域を形成し、
前記活性領域内の半導体基板及び前記埋込み絶縁体をエッチングすることにより、前記活性領域内に立設する第１ピラーと、前記素子分離領域内に設けられ、前記第１ピラーの側面の一部に接する前記埋込み絶縁体からなるヒューズ用絶縁凸部とを形成する第一の工程と、
前記第１ピラーの側面のうち、前記ヒューズ用絶縁凸部に接しない部分を覆うヒューズ絶縁膜を形成する第二の工程と、
前記第１ピラー及び前記ヒューズ用絶縁凸部の外周を取り囲むヒューズ電極を形成する第三の工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記第一の工程において、
前記第１ピラーおよび前記ヒューズ用絶縁凸部の形成領域を覆うハードマスクを形成し、
前記ハードマスクに覆われていない前記半導体基板および前記埋込み絶縁体をエッチングすることで前記第１ピラーおよびヒューズ用絶縁凸部を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第一の工程と前記第二の工程との間において、
前記活性領域内の前記半導体基板の表面のうち、前記第１ピラーの底部に隣接する部分に不純物拡散領域を形成し、
前記第三の工程のあとにおいて、
前記不純物拡散領域上に、前記不純物拡散領域に接続する第１コンタクトプラグを形成することを特徴とする請求項８または請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第一の工程において、
前記半導体基板をエッチングして前記第１ピラーを形成するのと同時に、前記半導体基板をエッチングして縦型ＭＯＳトランジスタのチャネル領域用ピラーを前記活性領域とは別の活性領域内に形成することを特徴とする請求項８〜請求項１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第三の工程において、
前記ヒューズ電極を形成するのと同時に、前記縦型ＭＯＳトランジスタのゲート電極を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−３８９６４（Ｐ２０１２−３８９６４Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７８７４０（Ｐ２０１０−１７８７４０）
【出願日】平成２２年８月９日（２０１０．８．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月９日（２０１０．８．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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