半導体装置の製造方法
【課題】高温アニール後でも高精度なマスク合わせができるアライメントマークを提供する。
【解決手段】基板１の主面に、段差パターン２をなす溝部を形成する。そして、溝部を覆うようにカーボン膜３を形成してアライメントマーク１０を形成する。カーボン膜３は耐熱性であるため、カーボン膜３により溝部を覆うことで、高温アニール後に溝部の形状が崩れるのを防ぐことができる。溝部形状の崩れが抑制されることで、高温アニール後も高精度のマスク合わせができる。
【解決手段】基板１の主面に、段差パターン２をなす溝部を形成する。そして、溝部を覆うようにカーボン膜３を形成してアライメントマーク１０を形成する。カーボン膜３は耐熱性であるため、カーボン膜３により溝部を覆うことで、高温アニール後に溝部の形状が崩れるのを防ぐことができる。溝部形状の崩れが抑制されることで、高温アニール後も高精度のマスク合わせができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フォトリソグラフィ工程において、基板と転写用マスクのマスク合わせに用いられるアライメントマークを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワー用途のＳｉＣ（炭化シリコン）電界効果トランジスタ（ＭＯＳＦＥＴ）は、ＳｉＣ基板上にエピタキシャル成長されたｎ-型のドリフト領域と、ｎ-型のドリフト領域の表層領域にイオン注入によって形成されたｐ型ベース領域と、ｐ型ベース領域内に形成されたｎ+ソース領域と、それらのイオン注入領域の上に絶縁膜を挟んでゲート電極が形成されている。
【０００３】
ＳｉＣＭＯＳＦＥＴの場合、イオン注入層の活性化には１５００℃以上の高温アニールが必要である。しかし、絶縁膜やゲート電極は高温の熱処理に耐えられないので、ＳｉＣＭＯＳＦＥＴでは、すべてのイオン注入を行ってから高温アニールを行い、その後にゲート電極を形成する（例えば特許文献１参照）。
【０００４】
各層はフォトリソグラフィによってパターンを形成するが、重ね合わせ精度で素子の性能や歩留まりが決まるため正確なマスク合わせ精度が要求される。そのため、ステッパなどの高性能なマスク合わせ精度をもった露光装置が使用される。ここで、高精度なマスク合わせを行うには、アライメントマーク（マスク合わせマーク、重ね合わせマーク）の形状が重要である。
【０００５】
ＳｉＣＭＯＳＦＥＴの製造工程では、１５００℃以上の高温のアニールにより酸化膜などは無くなるため、ＳｉＣ基板のｎ-型のドリフト領域の表層領域をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチングによりエッチングして０．３μｍ程度の段差パターンを形成し、その段差パターンをアライメントマークとして用いている。
【０００６】
高温アニール後に０．５μｍ程度の薄いＳｉＣのエピタキシャル膜を形成する場合もあるが、ＳｉＣ基板に形成された段差パターンは、高温アニール後も、エピタキシャル膜形成後も残るので、ゲート電極などの後の工程のマスク合わせは、この段差パターンをアライメントマークとして用いることで行うことができる。
【０００７】
【特許文献１】特開２００５−２５２１５７号公報（０００９〜００２６段落、図１〜６、００３６〜００３８段落、図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＳｉＣ基板の段差パターンを利用したアライメントマークでは、高温アニールやエピタキシャル成長をすると、形状が崩れて正確なマスク合わせができなくなるという問題点があった。
【０００９】
そこで、本発明は、上記の問題点を解決するために為されたものであり、高温アニールやエピタキシャル成長後も高精度なマスク合わせができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の半導体装置の製造方法は、（ａ）主面と、前記主面に形成された段差部と、前記段差部を覆うように形成された耐熱性の保護膜と、を備える基板を準備する工程と、（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、を備えることを特徴とする。
【００１１】
請求項３に記載の半導体装置の製造方法は、（ａ）主面と、前記主面に形成され、段差部をなす耐熱性の材料よりなる突起部と、を備える基板を準備する工程と、（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、を備えることを特徴とする。
【発明の効果】
【００１２】
請求項１に記載の半導体装置の製造方法によれば、耐熱性の保護膜により覆われた段差部を用いて基板と転写用マスクのアライメントを行うので、高温アニールやエピタキシャル成長後も高精度なマスク合わせができる。
【００１３】
請求項３に記載のアライメントマークによれば、突起部をなす耐熱性の材料によりなる段差部を備えているので、高温アニールやエピタキシャル成長後も、段差部を用いて高精度なマスク合わせができる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態１に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。図２は、図１のＡ−Ａ線断面図である。本実施の形態１に係る半導体装置は、例えば、ＳｉＣＭＯＳＦＥＴであり、図１，２に示すように、ＳｉＣ基板（基板）１と転写用マスクのアライメントに用いられるアライメントマーク１０を備えている。
【００１５】
次に、図１，２を参照して、本実施の形態１に係るアライメントマーク１０の構成について説明する。アライメントマーク形成領域のＳｉＣ基板１の主面に、段差パターン２をなす溝部が段差部として形成されている。段差パターン２は、平面視で十字形に形成されている。図２に示すように、段差部である溝部を覆うように、耐熱性の保護膜であるカーボン膜３が形成されている。カーボン膜３の表面には段差パターン２を反映した段差パターン５（第２段差パターン）が形成されている。ここで、図２のＳｉＣ基板１には、［０００１］面を示す線を図示している。
【００１６】
＜Ｂ．製造方法＞
次に、図１から図４を参照して、本実施の形態１に係るアライメントマークの製造方法について説明する。図３は、ＳｉＣ基板１上に段差パターン２なす溝部を形成した状態を示し、図４は、図３のＢ−Ｂ線断面図を示す。
【００１７】
まず、図３，４に示す工程では、所定のアライメントマーク形成領域において、ＳｉＣ基板１の主面を例えばＲＩＥなどのエッチング装置でエッチングして段差パターン２をなす溝部を形成する。図３に示すように段差パターン２は平面視で十字形に形成されている。次に、溝部の段差パターン２を用いて、ステッパなどの露光機で、フォトレジストを形成した基板１と転写用マスク（レチクル）のアライメントと露光を行い、基板１上のフォトレジストをパターニングして、それをマスクとして基板１に選択的に各種のイオン注入等を行う。
【００１８】
次に、図１，２に示す工程では、溝部を覆ってカーボン膜３を形成する。例えば、カーボン膜３をＳｉＣ基板１上の全面に成膜した後、カーボン膜３上にレジストを塗布する。そして、フォトリソグラフィにより、段差パターン２を覆うようにレジストパターンを形成する。次に、レジストパターンをマスクに用いて、ＲＩＥなどによりカーボン膜３をエッチングし、図１に示すカーボン膜３を形成する。
【００１９】
また、レジストなどの有機材料をＳｉＣ基板１上の全面に成膜した後、フォトリソグラフィにより、段差パターン２を覆うようにレジストなどの有機材料のパターンを形成し、１０００℃程度の高温で熱処理によりレジストなどの有機材料を炭化することにより、図２に示すカーボン膜３を形成してもよい。ここで、図２に示すように、カーボン膜３は、段差パターン２を反映して形成された段差パターン５を表面に有している。以上の工程により、溝部の段差パターン２とカーボン膜３の段差パターン５からなるアライメントマーク１０がＳｉＣ基板１上に形成される。
【００２０】
次に、上記アライメントマーク１０を利用した本実施の形態１に係る半導体装置の製造方法について説明する。まず、前述した工程により、主面と、前記主面に形成された段差パターン２をなす溝部である段差部と、段差部を覆うように形成された耐熱性の保護膜であるカーボン膜３と、を備えるＳｉＣ基板１を準備する。
【００２１】
次に、イオン注入層の活性化のために１５００℃以上の高温のアニールを行う。このとき、段差パターン２は、カーボン膜３により覆われているので、高温アニールを行っても、形状は崩れない。高温アニール後の工程では、段差パターン２をなす溝部を用いて、ＳｉＣ基板１と転写用マスクのアライメントを行うことにより、ゲート電極等の加工のためのマスクを形成し、ＳｉＣＭＯＳＦＥＴを完成する。
【００２２】
なお、高温アニール後にＳｉＣ基板１上にエピタキシャル膜を成長する工程を追加した場合であっても、段差パターン２はカーボン膜３により覆われているので形状が崩れない。そのためエピタキシャル膜成長後も精度よくアライメントを行うことができる。ここで、カーボン膜３を透過して段差パターン２を用いてアライメントを行うことができないときには、保護膜表面の段差パターン５を用いてアライメントを行うことがある。
【００２３】
＜Ｃ．効果＞
本実施の形態１に係る発明の効果について説明する前に、比較のため、従来技術の問題点について説明する。従来は、高温アニール後でも、図３，４に示すカーボン膜３が形成されていない段差パターン２を用いてアライメントを行っている。ここで、ＳｉＣＭＯＳＦＥＴの場合、平坦なエピタキシャル成長膜を得るために基板表面の結晶面を傾けたオフセット基板を使用することが一般的である。図３，４に示したＳｉＣ基板１内の左下がりの線は［０００１］面を表し、［０００１］面をＸ方向に８度傾けたオフセット基板を模式的に描いている。
【００２４】
理想的なオフセット基板上のエピタキシャル成長では、基板表面に等間隔に現れた結晶面の１原子層のステップにしたがって１原子層ずつ結晶成長するので１原子ステップの平坦な表面が得られる。しかし、イオン注入層の活性化のために１５００℃以上の高温のアニールを行うと、図５，６に示すように、基板１の表面原子が解離してステップの上を走り集まって大きな段差を形成することがある。
【００２５】
この段差は、バンチングステップとも呼ばれ、例えばＸ方向に傾いたオフセット基板を用いた場合、図５，６に示すようにＹ方向にバンチングステップ１１が生じる。ここで、図５は、高温アニール後の従来のアライメントマークの構成を示す上面図である。また、図６は、図５のＣ−Ｃ線断面図である。
【００２６】
段差パターン２にバンチングステップ１１の段差が重なると、図６に示すように、段差パターン２のＹ方向の段差の端がＸ方向にずれたり、段差の周りに新たな段差が生じたりする。そのため、マスク合わせ時のマーク検出信号のノイズになったりするのでＸ方向のマスク合わせ精度が悪化する。さらに、Ｘ方向の段差パターン２の端の形状も崩れるのでＹ方向のマスク合わせ精度も悪化する。また、高温アニール工程においては、ＳｉＣ基板１の表面原子が昇華することもある。
【００２７】
この場合も段差パターン２の形状が崩れてマスク合わせ精度が悪化する。さらに、図７に示すように、エピタキシャル膜１２をＳｉＣ基板１上に成長させると、エピタキシャル膜１２は、Ｘ方向の断面の段差パターン２の形状が左右で異なる。そのため、Ｘ方向の段差パターン２が左右非対称に形成されてマスク合わせ精度が悪化する。高温アニールでの段差パターン２の崩れがある場合はさらに大きく崩れてマスク合わせ精度が悪化する。
【００２８】
本実施の形態１に係るアライメントマーク１０は、段差パターン２をなす溝部を覆うようにカーボン膜３が形成されている。１５００℃以上の高温アニールを行っても段差パターン２をなす溝部の表面はカーボン膜３によって覆われているので、溝部表面の原子の移動や昇華が抑制される。そのため、段差パターン２をなす溝部の形状の崩れが抑制され、高温アニール後でも精度のよいマスク合わせができる。さらに、エピタキシャル成長を行った後も、段差パターン２をなす溝部がカーボン膜３で覆われているので、溝部の形状は左右非対称にならない。そのため、エピタキシャル成長後も精度のよいマスク合わせができる。
【００２９】
本実施の形態１に係るアライメントマーク１０の製造方法によれば、高温アニール後やエピタキシャル膜の形成後も形状の崩れないアライメントマーク１０を容易に形成できる。
【００３０】
本実施の形態１に係る半導体装置の製造方法によれば、段差パターン２を用いてアライメントを行う工程を備えているので、高温アニールやエピタキシャル成長後も高精度なマスク合わせができる。その結果、高性能のＳｉＣＭＯＳＦＥＴを歩留まりよく製造できる。
【００３１】
なお、図１では、基板１をエッチング加工した凹型の段差パターン２の例を示したが、基板１上に突起状に形成された凸型（メサ型）の段差パターンであっても同様な効果がある。凸型段差パターンは、例えば、凸型段差パターンの形成領域にレジストパターンを形成し、そのレジストパターンを用いて段差パターン形成領域周辺の基板１をエッチングすることにより形成できる。
【００３２】
また、平面視で、十字形状の段差パターン２の例を示したが、段差パターン２の形状は露光装置が認識できるものであればどのような形状でもかまわない。さらに、段差パターン２を覆うカーボン膜３が矩形状のものを示したが、これは他の形であっても段差パターン２を覆うものであればよい。また、カーボン膜３は段差パターン２の全体を覆ったものを示したが、これは段差パターン２上で少なくとも露光機のスキャン範囲内を覆っていればよい。
【００３３】
＜実施の形態２＞
＜Ａ．構成＞
図８は、本実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。図９は、図１のＤ−Ｄ線断面図である。本実施の形態２に係る半導体装置は、例えば、ＳｉＣＭＯＳＦＥＴである。そして、ＳｉＣ基板１（基板）と転写用マスクのアライメントに用いられるアライメントマークを備えている。
【００３４】
次に、図８，９を参照して、本実施の形態２に係るアライメントマークの構成について説明する。ＳｉＣ基板１上に、段差パターン４（段差部）をなす耐熱性の材料よりなる突起部が、アライメントマークとして形成されている。突起部の材料は、例えばカーボンである。そして、段差パターン４をなす突起部は、平面視で十字形状に形成されている。
【００３５】
＜Ｂ．製造方法＞
次に、本実施の形態２に係るアライメントマークの製造方法について説明する。所定のアライメントマーク形成領域において、ＳｉＣ基板１上に、耐熱性の材料よりなる突起部を段差パターン４として形成する。より具体的には、まず、ＳｉＣ基板１上にカーボン膜を成膜する。次に、カーボン膜上に、フォトリソグラフィにより十字形状のマスクを形成する。続いて、ＲＩＥなどのエッチング装置でカーボン膜をエッチングすることにより、図８，９に示す十字形状の段差パターン４からなるアライメントマークを得ることができる。
【００３６】
次に、本実施の形態２に係る半導体装置の製造方法について説明する。まず、前述した製造方法により、主面と、前記主面に形成され、段差部である段差パターン４をなす耐熱性の材料よりなる突起部と、を備えるＳｉＣ基板１を準備する。次に、突起部の段差パターン４をアライメントマークとして用いて、ステッパなどの露光機でマスク合わせと露光を行う。そして、各種イオン注入を行った後に、１５００℃以上の高温アニールを行う。次に、突起部の段差パターン４によりマスク合わせを行って、ゲート電極等を形成し、ＳｉＣＭＯＳＦＥＴを完成する。
【００３７】
＜Ｃ．効果＞
本実施の形態２に係る半導体装置の製造方法によれば、段差パターン４を用いてマスク合わせを行う工程を備えているので、高温アニールやエピタキシャル成長後でも高精度のマスク合わせが可能になる。その結果、高性能のＳｉＣＭＯＳＦＥＴを高い歩留まりで形成できる。
【００３８】
なお、図８，９では、アライメントマークの十字部分が基板表面から出たメサ形のアライメントマークの例を示したが、これは十字の部分がエッチング加工されてへこんだアライメントマークであっても同様な効果がある。また平面視で十字形状のマークの例を示したが、この形状は露光装置が認識できるものであればどのような形状でもかまわない。
【００３９】
＜実施の形態３＞
＜Ａ．構成＞
図１０は、本実施の形態３に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。図１１は、図１０のＥ−Ｅ線断面図である。本実施の形態３に係る半導体装置は、実施の形態１と２の組み合わせであって、図１，２又は図８，９と同一の構成には、同一の符号を付し、重複する説明は省略する。
【００４０】
＜Ｂ．製造方法＞
次に、本実施の形態３に係るアライメントマークの製造方法について説明する。まず、ＳｉＣ基板１に段差パターン２をなす溝部を形成する。次に、段差パターン２をアライメントマークに用いて、各種イオン注入のマスク合わせとイオン注入を行う。次に、段差パターン２をなす溝部を覆うようにカーボン膜３を形成する。
【００４１】
図１１に示すように、カーボン膜３の表面には、段差パターン２を反映した段差パターン５が形成されている。また、アライメントマーク形成領域の基板１上に、段差パターン２とは別に、耐熱性のカーボンを材料とする段差パターン４を形成する。以上の工程により、アライメントマーク１０及び段差パターン４をなす突起部からなるアライメントマークが形成される。
【００４２】
次に、本実施の形態３に係る半導体装置の製造方法について説明する。前述した工程により、段差パターン４と、アライメントマーク１０からなるアライメントマークが形成されたＳｉＣ基板１を準備する。続いて、ＳｉＣ基板１に注入されたイオンを活性化するための高温アニールを行う。次に、カーボン膜３に覆われた段差パターン２とカーボン膜を材料とする段差パターン４の少なくとも一方を用いて、ゲート電極等を形成するためのマスク合わせを行って、ＳｉＣＭＯＳＦＥＴを完成する。
【００４３】
＜Ｃ．効果＞
本実施の形態３に係るアライメントマークによれば、段差パターン２をなす溝部はカーボン膜３により覆われ、段差パターン４をなす突起部はカーボンにより形成されているので、高温アニールやエピタキシャル成長後も形状が崩れない。
【００４４】
本実施の形態３に係るアライメントマークの製造方法によれば、高温アニール後やエピタキシャル膜の形成後も形状の崩れないアライメントマークを容易に形成できる。
【００４５】
本実施の形態３に係る半導体装置によれば、高温アニールやエピタキシャル成長後も、段差パターン２及び段差パターン４の少なくとも一方を用いて精度よくマスク合わせを行って製造できる。
【００４６】
また、露光機のアライメントマークの認識率は、アライメントマーク上に形成された膜構造によって変化する。そのため、露光機の認識率は溝状の段差パターン２よりも突起状の段差パターン４のほうがよい場合がある。このようなレイヤのマスク合わせに関しては、段差パターン４をアライメントマークとして使用できるのでマスク合わせ精度を向上できる。
【００４７】
すなわち、本実施の形態３に係る半導体装置の製造方法によれば、段差パターン４及び段差パターン２の少なくとも一方によりマスク合わせを行う工程を備えているので、段差パターン２，４をレイヤによって使い分けてマスク合わせを行うことで、マスク合わせ精度を向上しつつ、アライメント速度を向上できる。
【００４８】
なお、図１２，１３に示すように、必ずしも、段差パターン２をなす溝部上にカーボン膜３を形成する必要はない。ここで、図１２は、カーボン膜３を溝部上に形成しないアライメントマークの構成を示す上面図である。また、図１３は、図１２のＦ−Ｆ線断面図である。
【００４９】
後工程ではマスク合わせ精度が要求されないレイヤもあるので、図１２に示すようにカーボン膜３で覆われていない段差パターン２でもアライメントに使用できる。つまり、重ね合わせ精度が要求されないレイヤであってカーボン膜３で覆われていない段差パターン２のほうが露光機の認識率が高いレイヤの場合は、段差パターン２をアライメントマークとして用いることでアライメント速度を向上できる。
【図面の簡単な説明】
【００５０】
【図１】実施の形態１に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図２】実施の形態１に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【図３】実施の形態１に係るアライメントマークの製造方法を示す上面図である。
【図４】実施の形態１に係るアライメントマークの製造方法を示す断面図である。
【図５】従来のアライメントマークの構成を示す上面図である。
【図６】従来のアライメントマークの構成を示す断面図である。
【図７】従来のアライメントマーク上へエピタキシャル膜を形成した後の構成を示す断面図である。
【図８】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図９】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【図１０】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図１１】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【図１２】実施の形態３に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図１３】実施の形態３に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【符号の説明】
【００５１】
１ ＳｉＣ基板、２，４，５ 段差パターン、３ カーボン膜、１０ アライメントマーク、１１ バンチングステップ、１２ エピタキシャル膜。
【技術分野】
【０００１】
この発明は、フォトリソグラフィ工程において、基板と転写用マスクのマスク合わせに用いられるアライメントマークを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワー用途のＳｉＣ（炭化シリコン）電界効果トランジスタ（ＭＯＳＦＥＴ）は、ＳｉＣ基板上にエピタキシャル成長されたｎ-型のドリフト領域と、ｎ-型のドリフト領域の表層領域にイオン注入によって形成されたｐ型ベース領域と、ｐ型ベース領域内に形成されたｎ+ソース領域と、それらのイオン注入領域の上に絶縁膜を挟んでゲート電極が形成されている。
【０００３】
ＳｉＣＭＯＳＦＥＴの場合、イオン注入層の活性化には１５００℃以上の高温アニールが必要である。しかし、絶縁膜やゲート電極は高温の熱処理に耐えられないので、ＳｉＣＭＯＳＦＥＴでは、すべてのイオン注入を行ってから高温アニールを行い、その後にゲート電極を形成する（例えば特許文献１参照）。
【０００４】
各層はフォトリソグラフィによってパターンを形成するが、重ね合わせ精度で素子の性能や歩留まりが決まるため正確なマスク合わせ精度が要求される。そのため、ステッパなどの高性能なマスク合わせ精度をもった露光装置が使用される。ここで、高精度なマスク合わせを行うには、アライメントマーク（マスク合わせマーク、重ね合わせマーク）の形状が重要である。
【０００５】
ＳｉＣＭＯＳＦＥＴの製造工程では、１５００℃以上の高温のアニールにより酸化膜などは無くなるため、ＳｉＣ基板のｎ-型のドリフト領域の表層領域をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチングによりエッチングして０．３μｍ程度の段差パターンを形成し、その段差パターンをアライメントマークとして用いている。
【０００６】
高温アニール後に０．５μｍ程度の薄いＳｉＣのエピタキシャル膜を形成する場合もあるが、ＳｉＣ基板に形成された段差パターンは、高温アニール後も、エピタキシャル膜形成後も残るので、ゲート電極などの後の工程のマスク合わせは、この段差パターンをアライメントマークとして用いることで行うことができる。
【０００７】
【特許文献１】特開２００５−２５２１５７号公報（０００９〜００２６段落、図１〜６、００３６〜００３８段落、図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＳｉＣ基板の段差パターンを利用したアライメントマークでは、高温アニールやエピタキシャル成長をすると、形状が崩れて正確なマスク合わせができなくなるという問題点があった。
【０００９】
そこで、本発明は、上記の問題点を解決するために為されたものであり、高温アニールやエピタキシャル成長後も高精度なマスク合わせができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の半導体装置の製造方法は、（ａ）主面と、前記主面に形成された段差部と、前記段差部を覆うように形成された耐熱性の保護膜と、を備える基板を準備する工程と、（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、を備えることを特徴とする。
【００１１】
請求項３に記載の半導体装置の製造方法は、（ａ）主面と、前記主面に形成され、段差部をなす耐熱性の材料よりなる突起部と、を備える基板を準備する工程と、（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、を備えることを特徴とする。
【発明の効果】
【００１２】
請求項１に記載の半導体装置の製造方法によれば、耐熱性の保護膜により覆われた段差部を用いて基板と転写用マスクのアライメントを行うので、高温アニールやエピタキシャル成長後も高精度なマスク合わせができる。
【００１３】
請求項３に記載のアライメントマークによれば、突起部をなす耐熱性の材料によりなる段差部を備えているので、高温アニールやエピタキシャル成長後も、段差部を用いて高精度なマスク合わせができる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態１に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。図２は、図１のＡ−Ａ線断面図である。本実施の形態１に係る半導体装置は、例えば、ＳｉＣＭＯＳＦＥＴであり、図１，２に示すように、ＳｉＣ基板（基板）１と転写用マスクのアライメントに用いられるアライメントマーク１０を備えている。
【００１５】
次に、図１，２を参照して、本実施の形態１に係るアライメントマーク１０の構成について説明する。アライメントマーク形成領域のＳｉＣ基板１の主面に、段差パターン２をなす溝部が段差部として形成されている。段差パターン２は、平面視で十字形に形成されている。図２に示すように、段差部である溝部を覆うように、耐熱性の保護膜であるカーボン膜３が形成されている。カーボン膜３の表面には段差パターン２を反映した段差パターン５（第２段差パターン）が形成されている。ここで、図２のＳｉＣ基板１には、［０００１］面を示す線を図示している。
【００１６】
＜Ｂ．製造方法＞
次に、図１から図４を参照して、本実施の形態１に係るアライメントマークの製造方法について説明する。図３は、ＳｉＣ基板１上に段差パターン２なす溝部を形成した状態を示し、図４は、図３のＢ−Ｂ線断面図を示す。
【００１７】
まず、図３，４に示す工程では、所定のアライメントマーク形成領域において、ＳｉＣ基板１の主面を例えばＲＩＥなどのエッチング装置でエッチングして段差パターン２をなす溝部を形成する。図３に示すように段差パターン２は平面視で十字形に形成されている。次に、溝部の段差パターン２を用いて、ステッパなどの露光機で、フォトレジストを形成した基板１と転写用マスク（レチクル）のアライメントと露光を行い、基板１上のフォトレジストをパターニングして、それをマスクとして基板１に選択的に各種のイオン注入等を行う。
【００１８】
次に、図１，２に示す工程では、溝部を覆ってカーボン膜３を形成する。例えば、カーボン膜３をＳｉＣ基板１上の全面に成膜した後、カーボン膜３上にレジストを塗布する。そして、フォトリソグラフィにより、段差パターン２を覆うようにレジストパターンを形成する。次に、レジストパターンをマスクに用いて、ＲＩＥなどによりカーボン膜３をエッチングし、図１に示すカーボン膜３を形成する。
【００１９】
また、レジストなどの有機材料をＳｉＣ基板１上の全面に成膜した後、フォトリソグラフィにより、段差パターン２を覆うようにレジストなどの有機材料のパターンを形成し、１０００℃程度の高温で熱処理によりレジストなどの有機材料を炭化することにより、図２に示すカーボン膜３を形成してもよい。ここで、図２に示すように、カーボン膜３は、段差パターン２を反映して形成された段差パターン５を表面に有している。以上の工程により、溝部の段差パターン２とカーボン膜３の段差パターン５からなるアライメントマーク１０がＳｉＣ基板１上に形成される。
【００２０】
次に、上記アライメントマーク１０を利用した本実施の形態１に係る半導体装置の製造方法について説明する。まず、前述した工程により、主面と、前記主面に形成された段差パターン２をなす溝部である段差部と、段差部を覆うように形成された耐熱性の保護膜であるカーボン膜３と、を備えるＳｉＣ基板１を準備する。
【００２１】
次に、イオン注入層の活性化のために１５００℃以上の高温のアニールを行う。このとき、段差パターン２は、カーボン膜３により覆われているので、高温アニールを行っても、形状は崩れない。高温アニール後の工程では、段差パターン２をなす溝部を用いて、ＳｉＣ基板１と転写用マスクのアライメントを行うことにより、ゲート電極等の加工のためのマスクを形成し、ＳｉＣＭＯＳＦＥＴを完成する。
【００２２】
なお、高温アニール後にＳｉＣ基板１上にエピタキシャル膜を成長する工程を追加した場合であっても、段差パターン２はカーボン膜３により覆われているので形状が崩れない。そのためエピタキシャル膜成長後も精度よくアライメントを行うことができる。ここで、カーボン膜３を透過して段差パターン２を用いてアライメントを行うことができないときには、保護膜表面の段差パターン５を用いてアライメントを行うことがある。
【００２３】
＜Ｃ．効果＞
本実施の形態１に係る発明の効果について説明する前に、比較のため、従来技術の問題点について説明する。従来は、高温アニール後でも、図３，４に示すカーボン膜３が形成されていない段差パターン２を用いてアライメントを行っている。ここで、ＳｉＣＭＯＳＦＥＴの場合、平坦なエピタキシャル成長膜を得るために基板表面の結晶面を傾けたオフセット基板を使用することが一般的である。図３，４に示したＳｉＣ基板１内の左下がりの線は［０００１］面を表し、［０００１］面をＸ方向に８度傾けたオフセット基板を模式的に描いている。
【００２４】
理想的なオフセット基板上のエピタキシャル成長では、基板表面に等間隔に現れた結晶面の１原子層のステップにしたがって１原子層ずつ結晶成長するので１原子ステップの平坦な表面が得られる。しかし、イオン注入層の活性化のために１５００℃以上の高温のアニールを行うと、図５，６に示すように、基板１の表面原子が解離してステップの上を走り集まって大きな段差を形成することがある。
【００２５】
この段差は、バンチングステップとも呼ばれ、例えばＸ方向に傾いたオフセット基板を用いた場合、図５，６に示すようにＹ方向にバンチングステップ１１が生じる。ここで、図５は、高温アニール後の従来のアライメントマークの構成を示す上面図である。また、図６は、図５のＣ−Ｃ線断面図である。
【００２６】
段差パターン２にバンチングステップ１１の段差が重なると、図６に示すように、段差パターン２のＹ方向の段差の端がＸ方向にずれたり、段差の周りに新たな段差が生じたりする。そのため、マスク合わせ時のマーク検出信号のノイズになったりするのでＸ方向のマスク合わせ精度が悪化する。さらに、Ｘ方向の段差パターン２の端の形状も崩れるのでＹ方向のマスク合わせ精度も悪化する。また、高温アニール工程においては、ＳｉＣ基板１の表面原子が昇華することもある。
【００２７】
この場合も段差パターン２の形状が崩れてマスク合わせ精度が悪化する。さらに、図７に示すように、エピタキシャル膜１２をＳｉＣ基板１上に成長させると、エピタキシャル膜１２は、Ｘ方向の断面の段差パターン２の形状が左右で異なる。そのため、Ｘ方向の段差パターン２が左右非対称に形成されてマスク合わせ精度が悪化する。高温アニールでの段差パターン２の崩れがある場合はさらに大きく崩れてマスク合わせ精度が悪化する。
【００２８】
本実施の形態１に係るアライメントマーク１０は、段差パターン２をなす溝部を覆うようにカーボン膜３が形成されている。１５００℃以上の高温アニールを行っても段差パターン２をなす溝部の表面はカーボン膜３によって覆われているので、溝部表面の原子の移動や昇華が抑制される。そのため、段差パターン２をなす溝部の形状の崩れが抑制され、高温アニール後でも精度のよいマスク合わせができる。さらに、エピタキシャル成長を行った後も、段差パターン２をなす溝部がカーボン膜３で覆われているので、溝部の形状は左右非対称にならない。そのため、エピタキシャル成長後も精度のよいマスク合わせができる。
【００２９】
本実施の形態１に係るアライメントマーク１０の製造方法によれば、高温アニール後やエピタキシャル膜の形成後も形状の崩れないアライメントマーク１０を容易に形成できる。
【００３０】
本実施の形態１に係る半導体装置の製造方法によれば、段差パターン２を用いてアライメントを行う工程を備えているので、高温アニールやエピタキシャル成長後も高精度なマスク合わせができる。その結果、高性能のＳｉＣＭＯＳＦＥＴを歩留まりよく製造できる。
【００３１】
なお、図１では、基板１をエッチング加工した凹型の段差パターン２の例を示したが、基板１上に突起状に形成された凸型（メサ型）の段差パターンであっても同様な効果がある。凸型段差パターンは、例えば、凸型段差パターンの形成領域にレジストパターンを形成し、そのレジストパターンを用いて段差パターン形成領域周辺の基板１をエッチングすることにより形成できる。
【００３２】
また、平面視で、十字形状の段差パターン２の例を示したが、段差パターン２の形状は露光装置が認識できるものであればどのような形状でもかまわない。さらに、段差パターン２を覆うカーボン膜３が矩形状のものを示したが、これは他の形であっても段差パターン２を覆うものであればよい。また、カーボン膜３は段差パターン２の全体を覆ったものを示したが、これは段差パターン２上で少なくとも露光機のスキャン範囲内を覆っていればよい。
【００３３】
＜実施の形態２＞
＜Ａ．構成＞
図８は、本実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。図９は、図１のＤ−Ｄ線断面図である。本実施の形態２に係る半導体装置は、例えば、ＳｉＣＭＯＳＦＥＴである。そして、ＳｉＣ基板１（基板）と転写用マスクのアライメントに用いられるアライメントマークを備えている。
【００３４】
次に、図８，９を参照して、本実施の形態２に係るアライメントマークの構成について説明する。ＳｉＣ基板１上に、段差パターン４（段差部）をなす耐熱性の材料よりなる突起部が、アライメントマークとして形成されている。突起部の材料は、例えばカーボンである。そして、段差パターン４をなす突起部は、平面視で十字形状に形成されている。
【００３５】
＜Ｂ．製造方法＞
次に、本実施の形態２に係るアライメントマークの製造方法について説明する。所定のアライメントマーク形成領域において、ＳｉＣ基板１上に、耐熱性の材料よりなる突起部を段差パターン４として形成する。より具体的には、まず、ＳｉＣ基板１上にカーボン膜を成膜する。次に、カーボン膜上に、フォトリソグラフィにより十字形状のマスクを形成する。続いて、ＲＩＥなどのエッチング装置でカーボン膜をエッチングすることにより、図８，９に示す十字形状の段差パターン４からなるアライメントマークを得ることができる。
【００３６】
次に、本実施の形態２に係る半導体装置の製造方法について説明する。まず、前述した製造方法により、主面と、前記主面に形成され、段差部である段差パターン４をなす耐熱性の材料よりなる突起部と、を備えるＳｉＣ基板１を準備する。次に、突起部の段差パターン４をアライメントマークとして用いて、ステッパなどの露光機でマスク合わせと露光を行う。そして、各種イオン注入を行った後に、１５００℃以上の高温アニールを行う。次に、突起部の段差パターン４によりマスク合わせを行って、ゲート電極等を形成し、ＳｉＣＭＯＳＦＥＴを完成する。
【００３７】
＜Ｃ．効果＞
本実施の形態２に係る半導体装置の製造方法によれば、段差パターン４を用いてマスク合わせを行う工程を備えているので、高温アニールやエピタキシャル成長後でも高精度のマスク合わせが可能になる。その結果、高性能のＳｉＣＭＯＳＦＥＴを高い歩留まりで形成できる。
【００３８】
なお、図８，９では、アライメントマークの十字部分が基板表面から出たメサ形のアライメントマークの例を示したが、これは十字の部分がエッチング加工されてへこんだアライメントマークであっても同様な効果がある。また平面視で十字形状のマークの例を示したが、この形状は露光装置が認識できるものであればどのような形状でもかまわない。
【００３９】
＜実施の形態３＞
＜Ａ．構成＞
図１０は、本実施の形態３に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。図１１は、図１０のＥ−Ｅ線断面図である。本実施の形態３に係る半導体装置は、実施の形態１と２の組み合わせであって、図１，２又は図８，９と同一の構成には、同一の符号を付し、重複する説明は省略する。
【００４０】
＜Ｂ．製造方法＞
次に、本実施の形態３に係るアライメントマークの製造方法について説明する。まず、ＳｉＣ基板１に段差パターン２をなす溝部を形成する。次に、段差パターン２をアライメントマークに用いて、各種イオン注入のマスク合わせとイオン注入を行う。次に、段差パターン２をなす溝部を覆うようにカーボン膜３を形成する。
【００４１】
図１１に示すように、カーボン膜３の表面には、段差パターン２を反映した段差パターン５が形成されている。また、アライメントマーク形成領域の基板１上に、段差パターン２とは別に、耐熱性のカーボンを材料とする段差パターン４を形成する。以上の工程により、アライメントマーク１０及び段差パターン４をなす突起部からなるアライメントマークが形成される。
【００４２】
次に、本実施の形態３に係る半導体装置の製造方法について説明する。前述した工程により、段差パターン４と、アライメントマーク１０からなるアライメントマークが形成されたＳｉＣ基板１を準備する。続いて、ＳｉＣ基板１に注入されたイオンを活性化するための高温アニールを行う。次に、カーボン膜３に覆われた段差パターン２とカーボン膜を材料とする段差パターン４の少なくとも一方を用いて、ゲート電極等を形成するためのマスク合わせを行って、ＳｉＣＭＯＳＦＥＴを完成する。
【００４３】
＜Ｃ．効果＞
本実施の形態３に係るアライメントマークによれば、段差パターン２をなす溝部はカーボン膜３により覆われ、段差パターン４をなす突起部はカーボンにより形成されているので、高温アニールやエピタキシャル成長後も形状が崩れない。
【００４４】
本実施の形態３に係るアライメントマークの製造方法によれば、高温アニール後やエピタキシャル膜の形成後も形状の崩れないアライメントマークを容易に形成できる。
【００４５】
本実施の形態３に係る半導体装置によれば、高温アニールやエピタキシャル成長後も、段差パターン２及び段差パターン４の少なくとも一方を用いて精度よくマスク合わせを行って製造できる。
【００４６】
また、露光機のアライメントマークの認識率は、アライメントマーク上に形成された膜構造によって変化する。そのため、露光機の認識率は溝状の段差パターン２よりも突起状の段差パターン４のほうがよい場合がある。このようなレイヤのマスク合わせに関しては、段差パターン４をアライメントマークとして使用できるのでマスク合わせ精度を向上できる。
【００４７】
すなわち、本実施の形態３に係る半導体装置の製造方法によれば、段差パターン４及び段差パターン２の少なくとも一方によりマスク合わせを行う工程を備えているので、段差パターン２，４をレイヤによって使い分けてマスク合わせを行うことで、マスク合わせ精度を向上しつつ、アライメント速度を向上できる。
【００４８】
なお、図１２，１３に示すように、必ずしも、段差パターン２をなす溝部上にカーボン膜３を形成する必要はない。ここで、図１２は、カーボン膜３を溝部上に形成しないアライメントマークの構成を示す上面図である。また、図１３は、図１２のＦ−Ｆ線断面図である。
【００４９】
後工程ではマスク合わせ精度が要求されないレイヤもあるので、図１２に示すようにカーボン膜３で覆われていない段差パターン２でもアライメントに使用できる。つまり、重ね合わせ精度が要求されないレイヤであってカーボン膜３で覆われていない段差パターン２のほうが露光機の認識率が高いレイヤの場合は、段差パターン２をアライメントマークとして用いることでアライメント速度を向上できる。
【図面の簡単な説明】
【００５０】
【図１】実施の形態１に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図２】実施の形態１に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【図３】実施の形態１に係るアライメントマークの製造方法を示す上面図である。
【図４】実施の形態１に係るアライメントマークの製造方法を示す断面図である。
【図５】従来のアライメントマークの構成を示す上面図である。
【図６】従来のアライメントマークの構成を示す断面図である。
【図７】従来のアライメントマーク上へエピタキシャル膜を形成した後の構成を示す断面図である。
【図８】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図９】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【図１０】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図１１】実施の形態２に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【図１２】実施の形態３に係る半導体装置のアライメントマーク形成領域の構成を示す上面図である。
【図１３】実施の形態３に係る半導体装置のアライメントマーク形成領域の構成を示す断面図である。
【符号の説明】
【００５１】
１ ＳｉＣ基板、２，４，５ 段差パターン、３ カーボン膜、１０ アライメントマーク、１１ バンチングステップ、１２ エピタキシャル膜。
【特許請求の範囲】
【請求項１】
（ａ）主面と、前記主面に形成された段差部と、前記段差部を覆うように形成された耐熱性の保護膜と、を備える基板を準備する工程と、
（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ａ）は、前記基板がＳｉＣ基板であり、前記保護膜の材料がカーボンである前記基板を準備する工程を含むことを特徴とする請求項１に記載半導体装置の製造方法。
【請求項３】
（ａ）主面と、前記主面に形成され、段差部をなす耐熱性の材料よりなる突起部と、を備える基板を準備する工程と、
（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記工程（ａ）は、前記基板がＳｉＣ基板であり、前記耐熱性の材料がカーボンである前記基板を準備する工程を含むことを特徴とする請求項３に記載の載半導体装置の製造方法。
【請求項１】
（ａ）主面と、前記主面に形成された段差部と、前記段差部を覆うように形成された耐熱性の保護膜と、を備える基板を準備する工程と、
（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ａ）は、前記基板がＳｉＣ基板であり、前記保護膜の材料がカーボンである前記基板を準備する工程を含むことを特徴とする請求項１に記載半導体装置の製造方法。
【請求項３】
（ａ）主面と、前記主面に形成され、段差部をなす耐熱性の材料よりなる突起部と、を備える基板を準備する工程と、
（ｂ）前記段差部を用いて、前記基板と前記転写用マスクのアライメントを行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記工程（ａ）は、前記基板がＳｉＣ基板であり、前記耐熱性の材料がカーボンである前記基板を準備する工程を含むことを特徴とする請求項３に記載の載半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−２８１１５７（Ｐ２００７−２８１１５７Ａ）
【公開日】平成１９年１０月２５日（２００７．１０．２５）
【国際特許分類】
【出願番号】特願２００６−１０４９１０（Ｐ２００６−１０４９１０）
【出願日】平成１８年４月６日（２００６．４．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１９年１０月２５日（２００７．１０．２５）
【国際特許分類】
【出願日】平成１８年４月６日（２００６．４．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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