半導体装置及びその製造方法
【課題】半導体装置において、各バンプの先端位置、即ち、各バンプの突出量がばらついていても、実装基板に接合した場合に、全てのバンプにおいて十分な接合強度が得られるようにする。
【解決手段】半導体装置を、半導体素子３と、半導体素子３の表面側に位置し、半導体素子３の裏面３Ａとの間の距離が第１の距離である第１バンプ形成面４（４Ｅ）上に形成された第１バンプ１（１Ｅ）と、半導体素子３の表面側に位置し、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも長い第２の距離である第２バンプ形成面４（４Ａ）上に形成され、第１バンプ１（１Ｅ）よりも径が大きい第２バンプ１（１Ａ）とを備えるものとする。
【解決手段】半導体装置を、半導体素子３と、半導体素子３の表面側に位置し、半導体素子３の裏面３Ａとの間の距離が第１の距離である第１バンプ形成面４（４Ｅ）上に形成された第１バンプ１（１Ｅ）と、半導体素子３の表面側に位置し、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも長い第２の距離である第２バンプ形成面４（４Ａ）上に形成され、第１バンプ１（１Ｅ）よりも径が大きい第２バンプ１（１Ａ）とを備えるものとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化、薄型化に伴い、電子部品を高密度に実装するために、半導体デバイスなどの電子部品をダイレクトに実装基板に搭載するフリップチップ実装が用いられてきている。
低コストで接合する方法としては、例えば、半導体素子やウエハレベルパッケージの表面上に形成しためっきバンプやスタッドバンプなどの金属バンプを用い、接合時に荷重を加える接合方法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４０２４９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、図１２に示すように、半導体素子上に形成された多層配線層上に同じ高さの複数のバンプを形成しても、多層配線層の表面の凹凸（段差）に起因して、各バンプの先端位置、即ち、各バンプの突出量がばらつき、同一平面上に位置しない場合がある。なお、多層配線層を有しない半導体素子上に同じ高さの複数のバンプを形成する場合も、同様に、各バンプの先端位置がばらついてしまう場合がある。
【０００５】
この場合、図１３に示すように、実装基板に接合する際に、突出量が大きいバンプから順に実装基板に接することになる。荷重を加えて実装基板に接合する接合方法の場合、突出量が最も小さいバンプが十分な接合強度で接合されるように荷重を加えると、突出量が最も小さいバンプよりも突出量が大きいバンプは荷重過多となり、十分な接合強度が得られない。特に、突出量が最も大きいバンプは荷重過多となり、接合強度が弱くなってしまう。
【０００６】
例えば超音波接合では、突出量が最も小さいバンプよりも突出量が大きいバンプ、特に、突出量が最も大きいバンプは、荷重過多となり、超音波による振動が伝播されにくくなる。これにより、バンプと実装基板の電極との間の擦り合わせが不十分となり、フレッシュな金属面が生成されにくくなる。この結果、突出量が最も小さいバンプよりも突出量が大きいバンプ、特に、突出量が最も大きいバンプは、金属結合しにくくなり、接合強度が弱くなってしまい、十分な接合強度が得られない。
【０００７】
そこで、各バンプの先端位置、即ち、各バンプの突出量がばらついていても、実装基板に接合した場合に、全てのバンプにおいて十分な接合強度が得られるようにしたい。
【課題を解決するための手段】
【０００８】
このため、本半導体装置は、半導体素子と、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に形成された第１バンプと、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離よりも長い第２の距離である第２バンプ形成面上に形成され、第１バンプよりも径が大きい第２バンプとを備えることを要件とする。
【０００９】
本半導体装置の製造方法は、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に第１バンプを形成するとともに、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離よりも長い第２の距離である第２バンプ形成面上に第１バンプよりも径が大きい第２バンプを形成し、第１バンプ及び第２バンプと実装基板の表面電極とを接合することを要件とする。
【発明の効果】
【００１０】
したがって、本半導体装置及びその製造方法によれば、各バンプの先端位置、即ち、各バンプの突出量がばらついていても、実装基板に接合した場合に、全てのバンプにおいて十分な接合強度が得られるようにすることができるという利点がある。
【図面の簡単な説明】
【００１１】
【図１】一実施形態にかかる半導体装置（半導体チップ）の構成を示す模式的断面図である。
【図２】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置（半導体チップを実装基板上に実装したもの）の構成及びその製造方法を説明するための模式的断面図である。
【図３】（Ａ）〜（Ｄ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図４】一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図５】（Ａ）〜（Ｄ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図６】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図７】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図８】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図９】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図１０】一実施形態にかかる半導体装置の製造方法の第１具体例によって製造された半導体装置の信頼性評価の結果を示す図である。
【図１１】一実施形態にかかる半導体装置の製造方法の第１具体例の比較例によって製造された半導体装置の信頼性評価の結果を示す図である。
【図１２】本発明の課題を説明するための模式的断面図である。
【図１３】本発明の課題を説明するための模式図である。
【発明を実施するための形態】
【００１２】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１１を参照しながら説明する。
本実施形態にかかる半導体装置は、図１に示すように、複数のバンプ１（１Ａ〜１Ｅ）を有する半導体チップ２である。つまり、本半導体装置は、半導体素子３と、半導体素子３の表面側に位置し、半導体素子３の裏面３Ａとの間の距離が互いに異なる複数のバンプ形成面４（４Ａ〜４Ｅ）上のそれぞれに形成された異なる径を有するバンプ１（１Ａ〜１Ｅ）とを有する半導体チップ２である。なお、半導体素子３を半導体デバイスともいう。
【００１３】
ここで、半導体素子３は、集積回路（図示せず）と、表面電極５とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
本実施形態では、半導体チップ２は、半導体素子３上に少なくとも１層の導体層６を含む配線層７を備える。つまり、半導体チップ２は、半導体素子３とバンプ１との間に配線層７を備える。このため、各バンプ形成面４は、配線層７の表面にある。ここでは、配線層７として多層配線層を備える。また、配線層７は、導体層６として配線６Ａ及び配線電極（ビア）６Ｂを含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層８を含む。
【００１４】
本実施形態では、半導体チップ２は、ウエハレベルパッケージ（ＷＬＰ；Wafer Level Package）９を備える半導体チップである。なお、ウエハレベルパッケージ９は、ウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ；Wafer Level - Chip Size Package）、あるいは、チップサイズパッケージ（ＣＳＰ；Chip Size Package）ともいう。
ここで、ウエハレベルパッケージ９を備える半導体チップ２は、ウエハレベルで少なくとも１層の導体層６を含む配線層７を形成した後、個片にダイシングして形成される。例えばシリコンやガリウム砒素等の半導体素子３（ウエハ）の表面電極５上に再配線層等の多層配線層７を形成した後、個片にダイシングして形成される。
【００１５】
このため、ウエハレベルパッケージ９を備える半導体チップ２は、半導体素子３上にチップサイズと同等のサイズのパッケージ９を備える半導体チップである。つまり、ウエハレベルパッケージ９を備える半導体チップ２は、半導体素子３上に、チップサイズと同等のサイズのパッケージ９として少なくとも１層の導体層６を含む配線層７を備える半導体チップである。この場合、各バンプ形成面４Ａ〜４Ｅは、パッケージ９（配線層７）の表面にある。このため、ウエハレベルパッケージ９を備える半導体チップ２は、半導体素子３とバンプ１との間に配線層７を備える。
【００１６】
なお、本実施形態では、半導体チップ２を、配線層７を備えるもの、特に、ウエハレベルパッケージ９を備えるものとしているが、これに限られるものではなく、配線層やウエハレベルパッケージを備えないものであっても良い。例えば、半導体チップ２はベアチップであっても良い。
また、バンプ１は、金属めっき（ここでは金めっき）で形成されためっきバンプ（ここでは金めっきバンプ）である。なお、バンプ１は、金又は銅を少なくとも含む金属バンプであれば良い。例えば、金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプを低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。つまり、フォトリソグラフィ技術でレジストをパターニングした後、金属をめっきする方法で金属めっきバンプを形成するようにすれば、後述する異なる径を有するバンプ１Ａ〜１Ｅを低コストで作製することが可能となる。
【００１７】
また、複数のバンプ１Ａ〜１Ｅは、同一の高さになるように形成される。但し、各バンプ１Ａ〜１Ｅの高さは、めっきで形成されるバンプのばらつきの範囲内でばらついてしまう。例えば、各バンプ１Ａ〜１Ｅは、高さの差がバンプ高さの１０％以内になる。この場合、一のバンプ（第１バンプ）の高さと他のバンプ（第２バンプ）の高さとの差は、一のバンプの高さ又は他のバンプの高さの１０％以内となる。
【００１８】
これに対し、半導体素子３又は半導体素子３上に形成された配線層７の表面には凹凸（段差）があるため、即ち、複数のバンプ１Ａ〜１Ｅが形成される複数のバンプ形成面４Ａ〜４Ｅは、半導体素子３の裏面３Ａとの間の距離が異なる。このため、各バンプ１Ａ〜１Ｅの高さがめっきで形成されるバンプのばらつきの範囲内になっていたとしても、各バンプ１Ａ〜１Ｅの突出量のばらつきは、めっきで形成されるバンプのばらつきの範囲内にならない。つまり、複数のバンプ１Ａ〜１Ｅは、半導体素子３の表面３Ｂからの突出量の差、即ち、半導体素子３の表面３Ｂからバンプ先端位置までの距離の差がバンプ高さの１０％よりも大きくなっている少なくとも２つのバンプを含むことになる。また、複数のバンプ１Ａ〜１Ｅは、半導体素子３の裏面３Ａからの突出量の差、即ち、半導体素子３の裏面３Ａからバンプ先端位置までの距離（デバイス高さ）の差がバンプ高さの１０％よりも大きくなっている少なくとも２つのバンプを含むことになる。
【００１９】
本実施形態では、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離として異なる５つの距離があるが、即ち、５つの段差があるが、これらを３つのグループに分け、３つの異なる径（バンプ径）を有するバンプ１Ａ〜１Ｅを設けている。つまり、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離を３つのグループに分け、距離が段階的に長くなるにしたがって、バンプ径が３段階で段階的に大きくなるようにしている。この場合、半導体素子３の裏面３Ａからの距離が２番目及び３番目に短いバンプ形成面４Ｄ，４Ｃ上に形成されるバンプ１Ｄ，１Ｃは、半導体素子３の裏面３Ａからの距離が最も短いバンプ形成面４Ｅ上に形成されるバンプ１Ｅよりも径が大きくなる。また、半導体素子３の裏面３Ａからの距離が最も長いバンプ形成面４Ａ及び２番目に長いバンプ形成面４Ｂ上に形成されるバンプ１Ａ，１Ｂは、半導体素子３の裏面３Ａからの距離が２番目及び３番目に短いバンプ形成面４Ｄ，４Ｃ上に形成されるバンプ１Ｄ，１Ｃよりも径が大きくなる。なお、バンプ１Ａ〜１Ｅは円形や楕円形に限られるものではなく、多角形であっても良い。この場合、対角線がバンプ径に相当する。
【００２０】
なお、これに限られるものではなく、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離、即ち、バンプ１Ａ〜１Ｅの突出量に応じて、バンプ１Ａ〜１Ｅの径を変えれば良い。
例えば、複数のバンプ１Ａ〜１Ｅは、半導体素子３の裏面３Ａとバンプ形成面４Ａ〜４Ｅとの間の距離が長くなるほど径が大きくなるようにしても良い。つまり、突出量が大きいバンプほどバンプ径が大きくなるようにしても良い。この場合、半導体素子３の裏面３Ａとの間の距離が異なるバンプ形成面４Ｃ〜４Ｅ上に形成されるバンプ１Ａ〜１Ｅは互いに異なる径になる。
【００２１】
また、例えば、半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径のみを大きくするようにしても良い。つまり、半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ以外のバンプ形成面４Ｂ〜４Ｅ上に形成されるバンプ１Ｂ〜１Ｅの径を同一にし、このバンプ径よりも、半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径を大きくするようにしても良い。
【００２２】
また、例えば、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ以外のバンプ形成面４Ａ〜４Ｄ上に形成されるバンプ１Ａ〜１Ｄの径を同一にし、このバンプ径を、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されるバンプ１Ｅの径よりも大きくするようにしても良い。
また、例えば、半導体素子３の表面３Ｂからの突出量が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されたバンプ１Ｅの半導体素子３の表面３Ｂからの突出量にバンプ高さの１０％に相当する量を加えた突出量よりも大きいバンプの径を少なくとも大きくするようにしても良い。つまり、半導体素子３の表面３Ｂからバンプ先端位置までの距離が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されたバンプ１Ｅの半導体素子３の表面３Ｂからバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプの径を少なくとも大きくするようにしても良い。
【００２３】
また、例えば、半導体素子３の裏面３Ａからの突出量が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されるバンプ１Ｅの半導体素子３の裏面３Ａからの突出量にバンプ高さの１０％に相当する量を加えた突出量よりも大きいバンプの径を少なくとも大きくするようにしても良い。つまり、半導体素子３の裏面３Ａからバンプ先端位置までの距離が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されたバンプ１Ｅの半導体素子３の裏面３Ａからバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプの径を少なくとも大きくするようにしても良い。
【００２４】
このように、複数のバンプ１Ａ〜１Ｅのうち、少なくとも半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径を、他のバンプ１Ｂ〜１Ｅの径よりも大きくすれば良い。
要するに、半導体素子３の裏面３Ａとの間の距離が第１の距離になっているバンプ形成面を第１バンプ形成面とし、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも長い第２の距離になっているバンプ形成面を第２バンプ形成面とし、第１バンプ形成面上に形成されるバンプを第１バンプとし、第２バンプ形成面上に形成されるバンプを第２バンプとした場合に、大きな接合面積を得るために、第２バンプの径を第１バンプの径よりも大きくすれば良い。さらに、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも短い第３の距離になっているバンプ形成面を第３バンプ形成面とし、第３バンプ形成面上に形成されるバンプを第３バンプとした場合に、第３バンプの径を第１バンプの径よりも小さくすれば良い。
【００２５】
このようにして、半導体チップ２のバンプ１と実装基板の電極とを接合する際に、実装基板の電極に接するのが先のバンプ１は、実装基板の電極に接するのが後のバンプよりも径が大きくなるようにしている。ここでは、半導体チップ２のバンプ１と実装基板の電極とを接合する際に、実装基板の電極に接する順にバンプ径が大きくなるようにしている。このため、実装基板の電極に最初に接するバンプ１Ａは、最後に接するバンプ１Ｅよりも径が大きくなっている。
【００２６】
ところで、上述のように、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離、即ち、バンプ１Ａ〜１Ｅの突出量に応じて、バンプ１Ａ〜１Ｅの径を変えているのは、以下の理由による。
複数のバンプ１Ａ〜１Ｅを有する半導体チップ２を実装基板上に搭載するために、半導体素子３に同じ高さの複数のバンプ１Ａ〜１Ｅを形成したとしても、半導体素子３又は半導体素子３上に形成された配線層７の表面の凹凸に起因して、各バンプ１Ａ〜１Ｅの先端位置、即ち、各バンプ１Ａ〜１Ｅの突出量がばらついてしまい、同一平面上に位置しない場合がある。例えば、半導体素子３とバンプ１Ａ〜１Ｅとの間に多層配線層７を備える半導体チップ２において、半導体素子３と多層配線層７との境界面から各バンプ１Ａ〜１Ｅの先端までの高さを接合高さ（実装基板への接合高さ）とすると、接合高さに差が生じ、ばらついてしまう場合がある。
【００２７】
なお、バンプ１は半導体素子３又は半導体素子３上に形成された配線層７の表面上に形成されるため、半導体素子３又は半導体素子３上に形成された配線層７の表面が下地となる。バンプ１の下地となる半導体素子３又は半導体素子３上に形成された配線層７の表面は凹凸（段差）を有する。例えばウエハレベルパッケージ９を備える半導体チップ２など、多層配線層などの配線層７を備える半導体チップ２の場合、配線層７のそれぞれの領域に積層される配線６Ａ及び配線電極６Ｂ（これらを導体層という）の数によって配線層７の各領域において厚さが変わってしまうことに起因して、配線層７の表面に凹凸が生じる。特に、半導体素子３が例えばガリウム砒素等を用いる高周波デバイスである場合、信号の入出力がデバイス周囲に集中するため、デバイス周囲で多層配線層７の厚さが厚くなり、多層配線層７の表面の段差（凹凸）が大きくなる傾向がある。また、例えばベアチップなどの半導体チップ２の場合、表面電極の高さが変わってしまうことなどに起因して、半導体素子３の表面に凹凸が生じる。
【００２８】
上述のように、各バンプ１Ａ〜１Ｅの先端位置がばらついてしまうと、実装基板に接合する際に、突出量が大きいバンプから順に実装基板に接することになる。荷重を加えて実装基板に接合する接合方法の場合、突出量が最も小さいバンプが十分な接合強度で接合されるように荷重を加えると、突出量が最も小さいバンプよりも突出量が大きいバンプは荷重過多となり、十分な接合強度が得られない。
【００２９】
例えば、超音波と荷重を加えて接合する超音波接合は、バンプ１と実装基板の電極を超音波の振動で擦り合わせることによって、フレッシュな金属面を生成させ、金属結合させる接合方法である。このような超音波接合を用いる場合、突出量が最も小さいバンプよりも突出量が大きいバンプは、荷重過多となり、超音波による振動が伝播されにくくなる。これにより、バンプ１と実装基板の電極との間の擦り合わせが不十分となり、フレッシュな金属面が生成されにくくなる。この結果、突出量が最も小さいバンプよりも突出量が大きいバンプは、金属結合しにくくなり、十分な接合強度が得られない。
【００３０】
そこで、本実施形態では、バンプ１の突出量に応じて荷重過多となる度合いが異なるため、バンプ１の突出量、即ち、バンプ形成面４の半導体素子３の裏面３Ａからの距離に応じて、バンプ１の径を変えている。少なくとも突出量が最も大きいバンプ１Ａは荷重過多となるため、複数のバンプ１Ａ〜１Ｅのうち、少なくとも半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径を、他のバンプ１Ｂ〜１Ｅの径よりも大きくしている。これにより、荷重過多となるバンプ１の接合面積を大きくすることができ、荷重過多となるバンプ１の接合強度を大きくすることができる。
【００３１】
また、本実施形態では、必要最小限のバンプ１Ａ〜１Ｄのみ、即ち、荷重過多となるバンプ１Ａ〜１Ｄのみ、バンプ径を大きくし、接合面積を大きくして、接合強度を大きくしている。つまり、荷重過多となるバンプ１Ａ〜１Ｄの径を大きくすることで、デバイス全体のバンプ接合について高い信頼性が得られるようにしている。なお、特定のバンプだけでなく、全てのバンプの径を大きくすることも考えられるが、近年、半導体素子は多端子、狭ピッチ化の方向に進んでおり、全てのバンプの径を大きくすることは得策ではない。
【００３２】
ところで、本実施形態では、半導体装置を、複数のバンプ１Ａ〜１Ｅを有する半導体チップ２としているが、これに限られるものではない。例えば図２に示すように、半導体装置を、上述の複数のバンプ１を有する半導体チップ２と、表面電極１１を有する実装基板１０とを備え、実装基板１０の表面電極１１と半導体チップ２の複数のバンプ１とが接合されているものとしても良い。つまり、半導体装置は、実装基板１０の表面電極１１と半導体チップ２の複数のバンプ１とを接合することによって、複数のバンプ１を有する半導体チップ２が実装基板１０上に搭載されているものであっても良い。この場合、接合後に接続部を補強するために、図２に示すように、半導体チップ２と実装基板１０との間にアンダーフィル剤（封止樹脂剤）１２を充填しても良い。つまり、まず、図２（Ａ）に示すように、半導体チップ２と実装基板１０との間にアンダーフィル剤１２を注入した後、図２（Ｂ）に示すように、アンダーフィル剤１２を硬化させれば良い。
【００３３】
次に、本実施形態にかかる半導体装置の製造方法について説明する。
まず、半導体素子３の表面３Ｂ側に複数のバンプ１Ａ〜１Ｅを形成する（図１参照）。
ここでは、半導体素子３は、集積回路（図示せず）と、表面電極５とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
また、半導体素子３の表面３Ｂ側には複数（ここでは５つ）の段差（凹凸）がある。つまり、半導体素子３の表面３Ｂ側には、半導体素子３の裏面３Ａとの間の距離が互いに異なる複数（ここでは５つ）のバンプ形成面４Ａ〜４Ｅがある。そこで、複数のバンプ形成面４Ａ〜４Ｅ上に径の異なるバンプ１Ａ〜１Ｅを形成する。つまり、バンプ１の突出量、即ち、バンプ形成面４の半導体素子３の裏面３Ａからの距離に応じて、バンプ１の径を変えている。ここでは、荷重過多となるバンプ１の径のみが大きくなるようにしている。ここでは、複数のバンプ１を、金属をめっきすることによって形成する。なお、バンプ１は、金又は銅を少なくとも含む金属によって形成すれば良い。また、例えば金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプ１を低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。
【００３４】
なお、半導体素子３の裏面３Ａとの間の距離が第１の距離になっているバンプ形成面を第１バンプ形成面とし、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも長い第２の距離になっているバンプ形成面を第２バンプ形成面とし、第１バンプ形成面上に形成されるバンプを第１バンプとし、第２バンプ形成面上に形成されるバンプを第２バンプとした場合に、大きな接合面積を得るために、第２バンプの径を第１バンプの径よりも大きくすれば良い。さらに、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも短い第３の距離になっているバンプ形成面を第３バンプ形成面とし、第３バンプ形成面上に形成されるバンプを第３バンプとした場合に、第３バンプの径を第１バンプの径よりも小さくすれば良い。
【００３５】
このようにして、複数のバンプ１を有する半導体チップ２（半導体装置）を製造する（図１参照）。
次に、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを接合する（図２参照）。
ここでは、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを超音波接合する。
【００３６】
なお、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とは荷重を加えて接合すれば良い。具体的には、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを、１バンプあたり０．０５Ｎ以上の荷重を加えて接合すれば良い。例えば、半導体チップ２のめっきバンプやスタッドバンプなどの金属バンプを用いて、低コストで接合する方法として、熱圧着接合、圧接接合、超音波接合を用いることができる。これらの接合方法は、全て、接合時に荷重を加える接合方法である。熱圧着接合及び圧接接合において加えられる荷重は、１バンプあたり０．２Ｎ〜１Ｎ程度であり、超音波接合において加えられる荷重は、１バンプあたり０．０５Ｎ〜０．３Ｎ程度である。
【００３７】
その後、半導体チップ２と実装基板１０との間にアンダーフィル剤（封止樹脂剤）１２を注入し、硬化させることで、半導体チップ２と実装基板１０との間にアンダーフィル剤１２を充填する（図２参照）。なお、このようなアンダーフィル剤１２の充填工程は接合前に行なうようにしても良い。
ところで、本実施形態では、上述のように、複数のバンプ１を有する半導体チップ２は、半導体素子３の表面上に少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を備える半導体チップ２である（図１参照）。この場合、バンプ形成面４は、配線層７の表面にある。
【００３８】
特に、本実施形態では、上述のように、複数のバンプ１を有する半導体チップ２は、ウエハレベルパッケージ９を備える半導体チップ２である（図１参照）。この場合、バンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。
なお、配線層７は、導体層６として配線６Ａ及び配線電極６Ｂを含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層８を含む。
【００３９】
この場合、本半導体装置の製造方法は、以下の工程を含むものとする。
複数のバンプ１を有する半導体チップ２が、半導体素子３の表面上に少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を備える半導体チップ２である場合は、半導体素子３の表面３Ｂ側に複数のバンプ１を形成する前に、半導体素子３上に少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を形成する（図１参照）。
【００４０】
また、複数のバンプ１を有する半導体チップ２が、ウエハレベルパッケージ９を備える半導体チップ２である場合は、半導体素子３の表面３Ｂ側に複数のバンプ１を形成する前に、ウエハ状態の半導体素子３上にウエハレベルパッケージ９を形成する。つまり、ウエハレベルで少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を形成することによって、ウエハ状態の半導体素子３上にウエハレベルパッケージ９を形成する。このようにして、ウエハ状態の半導体素子３をウエハレベルパッケージ９に変換する。
【００４１】
このようにして形成される半導体素子３上に形成された配線層７の表面には複数（ここでは５つ）の段差（凹凸）がある（図１参照）。つまり、半導体素子３上に形成された配線層７の表面には、半導体素子３の裏面３Ａとの間の距離が互いに異なる複数（ここでは５つ）のバンプ形成面４がある。
ここで、半導体素子３の表面３Ｂ上に少なくとも１層の導体層６を含む配線層７を備える半導体チップ２である場合、バンプ形成面４は配線層７の表面にある。特に、ウエハレベルパッケージ９を備える半導体チップ２である場合、バンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。
【００４２】
このため、複数のバンプ１を有する半導体チップ２が、半導体素子３の表面３Ｂ上に少なくとも１層の導体層６を含む配線層７を備える半導体チップ２である場合、配線層７の表面の一部を構成する複数のバンプ形成面４上に径の異なる複数のバンプ１を形成する。また、複数のバンプ１を有する半導体チップ２が、ウエハレベルパッケージ９を備える半導体チップ２である場合、ウエハレベルパッケージ９（配線層７）の表面の一部を構成する複数のバンプ形成面４上に径の異なる複数のバンプ１を形成する。
【００４３】
そして、複数のバンプ１を有する半導体チップ２が、ウエハレベルパッケージ９を備える半導体チップ２である場合、上述のようにして、ウエハレベルパッケージ９（配線層７）の表面の一部を構成する複数のバンプ形成面４上に径の異なる複数のバンプ１を形成した後、個片にダイシングすることによって、複数のバンプ１及びウエハレベルパッケージ９を備える半導体チップ２を形成する（図１参照）。この場合、ウエハレベルパッケージ９を備える半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを接合して、ウエハレベルパッケージ９を備える半導体チップ２を実装基板１０に搭載することになる。
【００４４】
以下、本半導体装置の製造方法の第１具体例について、図３〜図９を参照しながら説明する。
なお、ここでは、ウエハレベルパッケージ９を備える半導体チップ２上にめっきバンプ１を形成する場合を例に挙げて説明する。この場合、複数のバンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。ここでは、半導体素子３をガリウム砒素ウエハ３Ｘとし、このガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａ上に形成される最も径の大きいめっきバンプ１Ａ、及び、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ｅ上に形成される最も径の小さいめっきバンプ１Ｅが形成される工程を図示して説明することとする。
【００４５】
まず、図３（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極５Ａ，５Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．４ｍｍのガリウム砒素ウエハ（半導体素子）３Ｘを準備する。
次に、図３（Ｂ）に示すように、ガリウム砒素ウエハ３Ｘ上に、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、表面電極５Ａ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｘを形成する。
【００４６】
次いで、図示していないが、例えばチタンタングステン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。ここで、チタンタングステン／金とは、真空を保持したまま、チタンタングステンに続けて金をスパッタすることを意味する。後述の「／」で表示したものも同様の意味を有する。また、厚さ約０．２μｍは、チタンタングステンの厚さと金の厚さとを合わせた厚さである。
【００４７】
その後、図３（Ｃ）に示すように、１層目の配線６Ｘとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線（図示せず）を形成する。この際、ガリウム砒素ウエハ３Ｘの表面電極５Ａ上の保護層８Ｘのビア部が金で埋め込まれて、１層目の配線６Ｘの電極として金電極６ＸＡが形成される。なお、１層目の金配線（図示せず）及び金電極６ＸＡを、まとめて導体層ともいう。また、金電極６ＸＡを、配線電極（再配線層電極）ともいう。
【００４８】
再度、図３（Ｄ）に示すように、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、１層目の配線６Ｘの金電極６ＸＡ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｙを形成する。
これにより、１層目の金配線（図示せず）及び金電極６ＸＡ、及び、保護層８Ｘ，８Ｙを含む、１層目の配線層７Ｘが形成される。
【００４９】
次いで、図示していないが、例えばチタンタングステン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
その後、図４に示すように、２層目の配線６Ｙとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線（図示せず）を形成する。この際、１層目の配線６Ｘの金電極６ＸＡ上の保護層８Ｙのビア部が金で埋め込まれて、２層目の配線６Ｙの電極として金電極６ＹＡが形成される。また、ガリウム砒素ウエハ３Ｘの表面電極５Ｂの上方の保護層８Ｙの表面上に、２層目の配線６Ｙの電極として金電極６ＹＢが形成される。なお、２層目の金配線（図示せず）及び金電極６ＹＡ，６ＹＢを、まとめて導体層ともいう。また、金電極６ＹＡ，６ＹＢも、配線電極（再配線層電極）ともいう。なお、ここでは、２層目の金電極６ＹＡ，６ＹＢは、再配線層の表面電極である。
【００５０】
この時点で、ガリウム砒素ウエハ３Ｘの裏面（背面）３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さを測定したところ、最大と最小で約５μｍの厚さのばらつきがあった。
次に、図５（Ａ），図５（Ｂ）に示すように、再度、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、表面電極としての金電極６ＹＡ，６ＹＢ上に例えば直径φ約４０μｍのビア部８ＺＡ，８ＺＢを有する保護層８Ｚを形成する。
【００５１】
これにより、２層目の金配線（図示せず）及び金電極６ＹＡ，６ＹＢ、及び、保護層８Ｚを含む、２層目の配線層７Ｙが形成される。
このようにして、ガリウム砒素ウエハ３Ｘ上に再配線層７（ウエハレベルパッケージ９；ここでは２層配線層）が形成される。この場合、複数のバンプ形成面４は、再配線層７の表面、即ち、ウエハレベルパッケージ９の表面にある。ここでは、再配線層７の表面電極６ＹＡの表面が、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａとなる。また、再配線層７の表面電極６ＹＢの表面が、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ｅとなる。
【００５２】
次に、図５（Ｃ），図５（Ｄ）に示すように、上述のようにして形成された再配線層７の表面上に、例えばチタンタングステン／金を用いて、例えば厚さ約０．２μｍのシード層１３を、例えばスパッタ法で形成する。
その後、図６〜図９に示すように、例えばフォトリソグラフィ法で、各再配線層表面電極６ＹＡ，６ＹＢ上に、シード層１３を介して、めっきバンプ１を形成する。
【００５３】
なお、ここでは、最も径の大きいめっきバンプ１Ａ、及び、最も径の小さいめっきバンプ１Ｅを形成する工程のみを図示して説明する。つまり、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａの表面上、即ち、再配線層７の表面電極６ＹＡの表面上に形成されるめっきバンプ１Ａ、及び、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も短いバンプ形成面４Ｅの表面上、即ち、再配線層７の表面電極６ＹＢの表面上に形成されるめっきバンプ１Ｅを形成する工程のみを図示して説明する。
【００５４】
つまり、まず、図６（Ａ），図６（Ｂ）に示すように、めっきバンプ形成用のフォトレジスト１４を、例えば膜厚約３０μｍで形成する。その後、フォトマスクを用いて、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さ、即ち、バンプ形成面４Ａ，４Ｅの位置に応じて、異なる径の開口部１４Ａ，１４Ｂを形成する。
【００５５】
ここでは、上述のように、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さは、最大値と最小値との差が約５μｍであった。このため、最大値から最大値との差が約２μｍまでの厚さになっている再配線層表面電極（６ＹＡ）上には、直径φ約４０μｍの開口径を有する開口部１４Ａを形成した。つまり、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＡ）の表面までの厚さが所定値以上の再配線層表面電極（６ＹＡ）上には直径φ約４０μｍの開口径を有する開口部１４Ａを形成した。また、最大値との差が約２μｍよりも大きい厚さになっている再配線層表面電極（６ＹＢ）上には、直径φ約３０μｍの開口径を有する開口部１４Ｂを形成した。つまり、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＢ）の表面までの厚さが所定値よりも薄い再配線層表面電極（６ＹＢ）上には直径φ約３０μｍの開口径を有する開口部１４Ｂを形成した。
【００５６】
そして、このようにして形成された異なる径の開口部１４Ａ，１４Ｂを有するレジストマスク１４を用いて、図７（Ａ），図７（Ｂ）に示すように、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｅを形成する。ここでは、金めっきバンプ１Ａは、直径約４０μｍのバンプであり、その断面積は１２５６μｍ２である。また、金めっきバンプ１Ｅは、直径約３０μｍのバンプであり、その断面積は７０６．５μｍ２である。
【００５７】
最後に、図８（Ａ），図８（Ｂ）に示すように、フォトレジスト１４を剥離（除去）し、図９（Ａ），図９（Ｂ）に示すように、金めっきバンプ１Ａ，１Ｅが形成されている領域以外の領域に形成されているシード層１３をエッチングによって除去する。その後、ウエハ３Ｘを個片にダイシングして、複数のバンプ１を有する半導体チップ２（ガリウム砒素チップ）を作製する（図１参照）。
【００５８】
次に、表面電極として金電極１１を有する実装基板１０（ここでは樹脂パッケージ基板）を準備する（図２参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１０の表面電極１１とを例えば超音波接合して、半導体チップ２を実装基板１０上に搭載する。ここでは、１バンプあたりの荷重を約０．１Ｎとし、約５０ｋＨｚの超音波を約１．５秒印加して、超音波接合を行なった。
【００５９】
このようにして、本実施形態の第１具体例の半導体装置が製造される。
次に、本半導体装置の製造方法の第２具体例について説明する。
なお、ここでは、ウエハレベルパッケージ９を備える半導体チップ２上にめっきバンプ１を形成する場合を例に挙げて説明する。この場合、複数のバンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。ここでは、半導体素子３をシリコンウエハとし、このシリコンウエハの裏面との間の距離が最も長いバンプ形成面４Ａ上に形成される最も径の大きいめっきバンプ１Ａ、及び、シリコンウエハの裏面との間の距離が最も長いバンプ形成面４Ｅ上に形成される最も径の小さいめっきバンプ１Ｅが形成される工程を図示して説明することとする。また、本第２具体例は、上述の第１具体例に対し、主にウエハ（半導体素子）、電極、保護層、シード層等の材料が異なる。一方、本第２具体例の各工程は上述の第１具体例の場合と同様である。このため、材料が異なるウエハ（半導体素子）、保護層、シード層等についても同一の符号を付し、同一の図面を参照しながら説明することとする。
【００６０】
まず、ウエハ状態で集積回路（図示せず）及び表面電極５Ａ，５Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．６ｍｍのシリコンウエハ（半導体素子）３Ｘを準備する［図３（Ａ）参照］。
次に、シリコンウエハ３Ｘ上に、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極５Ａ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｘを形成する［図３（Ｂ）参照］。
【００６１】
次いで、図示していないが、例えばチタン／銅、又は、チタンタングステン／銅を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
その後、１層目の配線６Ｘとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約５μｍ、線幅約２０μｍの銅配線（図示せず）を形成する［図３（Ｃ）参照］。この際、シリコンウエハ３Ｘの表面電極５Ａ上の保護層８Ｘのビア部が銅で埋め込まれて、１層目の配線６Ｘの電極として銅電極６ＸＡが形成される。なお、１層目の銅配線（図示せず）及び銅電極６ＸＡを、まとめて導体層ともいう。また、銅電極６ＸＡを、配線電極（再配線層電極）ともいう。
【００６２】
次に、再度、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、１層目の配線６Ｘの銅電極６ＸＡ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｙを形成する［図３（Ｄ）参照］。
これにより、１層目の銅配線（図示せず）及び銅電極６ＸＡ、及び、保護層８Ｘ，８Ｙを含む、１層目の配線層７Ｘが形成される。
【００６３】
次に、図示していないが、例えばチタン／銅、又は、チタンタングステン／銅を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
次いで、２層目の配線６Ｙとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約５μｍ、線幅約２０μｍの銅配線（図示せず）を形成する［図４参照］。この際、１層目の配線６Ｘのための銅電極６ＸＡ上の保護層８Ｙのビア部が銅で埋め込まれて、２層目の配線６Ｙの電極として銅電極６ＹＡが形成される。また、シリコンウエハ３Ｘの表面電極５Ｂの上方の保護層８Ｙの表面上に、２層目の配線６Ｙの電極として銅電極６ＹＢが形成される。なお、２層目の銅配線（図示せず）及び銅電極６ＹＡ，６ＹＢを、まとめて導体層ともいう。また、銅電極６ＹＡ，６ＹＢを、配線電極（再配線層電極）ともいう。なお、ここでは、２層目の銅電極６ＹＡ，６ＹＢは、再配線層の表面電極である。
【００６４】
この時点で、シリコンウエハ３Ｘの裏面（背面）３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さを測定したところ、最大と最小で約５μｍの厚さのばらつきがあった。
次に、再度、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極としての銅電極６ＹＡ，６ＹＢ上に例えば直径φ約４０μｍのビア部８ＺＡ，８ＺＢを有する保護層８Ｚを形成する［図５（Ａ），図５（Ｂ）参照］。
【００６５】
これにより、２層目の銅配線（図示せず）及び銅電極６ＹＡ，６ＹＢ、及び、保護層８Ｚを含む、２層目の配線層７Ｙが形成される。
このようにして、シリコンウエハ３Ｘ上に再配線層７（ウエハレベルパッケージ９；ここでは２層配線層）が形成される。この場合、複数のバンプ形成面４は、再配線層７の表面、即ち、ウエハレベルパッケージ９の表面にある。ここでは、再配線層７の表面電極６ＹＡの表面が、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａとなる。また、再配線層７の表面電極６ＹＢの表面が、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ｅとなる。
【００６６】
次に、上述のようにして形成された再配線層７の表面上に、例えばチタン／金、又は、チタンタングステン/金を用いて、例えば厚さ約０．２μｍのシード層１３を、例えばスパッタ法で形成する［図５（Ｃ），図５（Ｄ）参照］。
その後、図６〜図９に示すように、例えばフォトリソグラフィ法で、各再配線層表面電極６ＹＡ，６ＹＢ上に、シード層１３を介して、めっきバンプ１を形成する。
【００６７】
なお、ここでは、最も径の大きいめっきバンプ１Ａ、及び、最も径の小さいめっきバンプ１Ｅを形成する工程のみを図示して説明する。つまり、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａの表面上、即ち、再配線層７の表面電極６ＹＡの表面上に形成されるめっきバンプ１Ａ、及び、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も短いバンプ形成面４Ｅの表面上、即ち、再配線層７の表面電極６ＹＢの表面上に形成されるめっきバンプ１Ｅを形成する工程のみを図示して説明する。
【００６８】
つまり、まず、めっきバンプ形成用のフォトレジスト１４を、例えば膜厚約３０μｍで形成する。その後、フォトマスクを用いて、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＺＹ，６ＹＢの表面までの厚さ、即ち、バンプ形成面４Ａ，４Ｅの位置に応じて、異なる径の開口部１４Ａ，１４Ｂを形成する［図６（Ａ），図６（Ｂ）参照］。
ここでは、上述のように、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さは、最大値と最小値との差が約５μｍであった。このため、最大値から最大値との差が約２μｍまでの厚さになっている再配線層表面電極（６ＹＡ）上には、直径φ約５０μｍの開口径を有する開口部１４Ａを形成した。つまり、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＡ）の表面までの厚さが所定値以上の再配線層表面電極（６ＹＡ）上には直径φ約５０μｍの開口径を有する開口部１４Ａを形成した。また、最大値との差が約２μｍよりも大きい厚さになっている再配線層表面電極（６ＹＢ）上には、直径φ約４０μｍの開口径を有する開口部１４Ｂを形成した。つまり、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＢ）の表面までの厚さが所定値よりも薄い再配線層表面電極（６ＹＢ）上には直径φ約４０μｍの開口径を有する開口部１４Ｂを形成した。
【００６９】
そして、このようにして形成された異なる径の開口部１４Ａ，１４Ｂを有するレジストマスク１４を用いて、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｅを形成する［図７（Ａ），図７（Ｂ）参照］。ここでは、金めっきバンプ１Ａは、直径約５０μｍのバンプであり、その断面積は１９６２．５μｍ２である。また、金めっきバンプ１Ｅは、直径約４０μｍのバンプであり、その断面積は１２５６μｍ２である。
【００７０】
最後に、フォトレジスト１４を剥離（除去）し［図８（Ａ），図８（Ｂ）参照］、金めっきバンプ１Ａ，１Ｅが形成されている領域以外の領域に形成されているシード層１３をエッチングによって除去する［図９（Ａ），図９（Ｂ）参照］。その後、ウエハ３Ｘの背面３ＸＡを研磨した後、ウエハ３Ｘを個片にダイシングして、複数のバンプ１を有する半導体チップ２（シリコンチップ）を作製する（図１参照）。
【００７１】
次に、表面電極として金電極１１を有する実装基板１０（ここでは樹脂パッケージ基板）を準備する（図２参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１０の表面電極１１とを例えば超音波接合して、半導体チップ２を実装基板１０上に搭載する。ここでは、１バンプあたりの荷重を約０．１Ｎとし、約５０ｋＨｚの超音波を約２秒印加して、超音波接合を行なった。
【００７２】
このようにして、本実施形態の第２具体例にかかる半導体装置が製造される。
したがって、本半導体装置及びその製造方法によれば、各バンプ１の先端位置、即ち、各バンプ１の突出量がばらついていても、実装基板１０に接合した場合に、全てのバンプ１において十分な接合強度が得られるようにすることができるという利点がある。また、信頼性の高い接合を有する半導体装置を実現することができるという利点もある。
【００７３】
ここで、上述の本半導体装置の製造方法の第１具体例によって製造された半導体装置の信頼性を評価すべく、バンプシェア強度を測定したところ、図１０に示すような評価結果になった。
図１０に示すように、ガリウム砒素チップの裏面（チップ背面）から再配線層表面電極の表面までの厚さにかかわらず、即ち、バンプ形成面の位置にかかわらず、全てのめっきバンプ（バンプ番号１〜１２）において、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。
【００７４】
また、第１比較例の半導体装置を、めっきバンプ１を形成するためのレジストマスク１４の開口部を全て同一の開口径（ここでは直径φ約３０μｍ）とし、それ以外は上述の本半導体装置の製造方法の第１具体例と同様の方法によって製造した。そして、第１比較例の半導体装置の信頼性を評価すべく、同様に、バンプシェア強度を測定したところ、図１１に示すような評価結果になった。
【００７５】
図１１に示すように、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプ（バンプ番号１〜６）のみ、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。つまり、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）は、１バンプあたり０．１３Ｎ以下の低いシェア強度しか得られなかった。
【００７６】
そこで、この第１比較例の半導体装置において接合面積を測定したところ、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプ（バンプ番号１〜６）では、おおよそ９００μｍ２程度の接合面積になっていた。これに対し、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）では、おおよそ４００μｍ２程度の接合面積になっていた。このように、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）では、十分な接合面積が得られていなかったため、十分なシェア強度（接合強度）が得られなかった。
【００７７】
これに対し、上述の第１具体例の半導体装置において接合面積を測定したところ、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプ（バンプ番号１〜６）では、おおよそ９００μｍ２程度の接合面積になっていた。また、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）では、おおよそ１２００μｍ２程度の接合面積になっていた。このように、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）のバンプ径を約４０μｍとし、バンプ径を大きくすることによって、十分な接合面積が得られた。この結果、上述のように、全てのめっきバンプ（バンプ番号１〜１２）において、十分なシェア強度（接合強度）が得られた。
【００７８】
同様に、上述の第２具体例の半導体装置の信頼性を評価すべく、バンプシェア強度を測定したところ、シリコンチップの裏面から再配線層表面電極の表面までの厚さにかかわらず、即ち、バンプ形成面の位置にかかわらず、全てのめっきバンプにおいて、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。
また、第２比較例の半導体装置を、めっきバンプ１を形成するためのレジストマスク１４の開口部を全て同一の開口径（ここでは直径φ約４０μｍ）とし、それ以外は上述の本半導体装置の製造方法の第２具体例と同様の方法によって製造した。そして、第２比較例の半導体装置の信頼性を評価すべく、同様に、バンプシェア強度を測定したところ、シリコンチップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプのみ、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。つまり、シリコンチップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプは、１バンプあたり０．１Ｎ以下の低いシェア強度しか得られなかった。
［その他］
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【００７９】
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
半導体素子と、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に形成された第１バンプと、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に形成され、前記第１バンプよりも径が大きい第２バンプとを備えることを特徴とする半導体装置。
【００８０】
（付記２）
前記第１バンプは、前記半導体素子の裏面との間の距離が最も短いバンプ形成面上に形成されたバンプであり、
前記第２バンプは、前記半導体素子の表面又は裏面からバンプ先端位置までの距離が前記第１バンプの前記半導体素子の表面又は裏面からバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプであることを特徴とする、付記１に記載の半導体装置。
【００８１】
（付記３）
前記半導体素子は、集積回路と、表面電極とを備えることを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記半導体素子上に少なくとも１層の導体層を含む配線層を備え、
前記第１バンプ形成面及び前記第２バンプ形成面は、前記配線層の表面にあることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
【００８２】
（付記５）
前記配線層は、多層配線層であることを特徴とする、付記４に記載の半導体装置。
（付記６）
ウエハレベルパッケージを備え、
前記第１バンプ形成面及び前記第２バンプ形成面は、前記ウエハレベルパッケージの表面にあることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
【００８３】
（付記７）
前記第１バンプ及び前記第２バンプは、めっきバンプであることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
（付記８）
前記第１バンプ及び前記第２バンプは、金又は銅を少なくとも含む金属バンプであることを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
【００８４】
（付記９）
表面電極を有する実装基板を備え、
前記実装基板の表面電極と前記第１バンプ及び前記第２バンプとが接合されていることを特徴とする、付記１〜８のいずれか１項に記載の半導体装置。
（付記１０）
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも短い第３の距離である第３バンプ形成面上に形成され、前記第１バンプよりも径が小さい第３バンプを備えることを特徴とする、付記１〜９のいずれか１項に記載の半導体装置。
【００８５】
（付記１１）
半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に第１バンプを形成するとともに、前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に前記第１バンプよりも径が大きい第２バンプを形成し、
前記第１バンプ及び前記第２バンプと実装基板の表面電極とを接合することを特徴とする半導体装置の製造方法。
【００８６】
（付記１２）
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、荷重を加えて接合することを特徴とする、付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、１バンプあたり０．０５Ｎ以上の荷重を加えて接合することを特徴とする、付記１２に記載の半導体装置の製造方法。
【００８７】
（付記１４）
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、超音波接合することを特徴とする、付記１１〜１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記第１バンプ及び前記第２バンプを形成する前に、前記半導体素子上に少なくとも１層の導体層を含む配線層を形成し、
前記配線層の表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記配線層の表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成することを特徴とする、付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８８】
（付記１６）
前記配線層として多層配線層を形成することを特徴とする、付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第１バンプ及び前記第２バンプを形成する前に、ウエハ状態の前記半導体素子をウエハレベルパッケージに変換し、
前記ウエハレベルパッケージの表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記ウエハレベルパッケージの表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成し、
前記第１バンプ及び前記第２バンプを形成した後に、ダイシングして、前記第１バンプ、前記第２バンプ及び前記ウエハレベルパッケージを備える半導体チップを形成し、
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを接合して、前記ウエハレベルパッケージを備える前記半導体チップを前記実装基板に搭載することを特徴とする、付記１１〜１６のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記１８）
前記第１バンプ及び前記第２バンプを、金属をめっきすることによって形成することを特徴とする、付記１１〜１７のいずれか１項に記載の半導体装置の製造方法。
（付記１９）
前記第１バンプ及び前記第２バンプを、金又は銅を少なくとも含む金属によって形成することを特徴とする、付記１１〜１８のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記２０）
前記第１バンプ及び前記第２バンプを形成するときに、前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも短い第３の距離である第３バンプ形成面上に前記第１バンプよりも径が小さい第３バンプを形成することを特徴とする、付記１１〜１９のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００９１】
１，１Ａ〜１Ｅ バンプ
２ 半導体チップ
３ 半導体素子
３Ａ 半導体素子の裏面
３Ｂ 半導体素子の表面
３Ｘ ウエハ（半導体素子）
３ＸＡ ウエハの裏面
４，４Ａ〜４Ｅ バンプ形成面
５，５Ａ，５Ｂ 表面電極
６ 導体層
６Ａ，６Ｘ，６Ｙ 配線
６Ｂ，６ＸＡ 配線電極
６ＹＡ，６ＹＢ 配線電極（再配線層表面電極）
７，７Ｘ，７Ｙ 配線層
８，８Ｘ，８Ｙ，８Ｚ 保護層
８ＺＡ，８ＺＢ 保護層の開口部
９ ウエハレベルパッケージ
１０ 実装基板
１１ 表面電極
１２ アンダーフィル剤
１３ シード層
１４ フォトレジスト
１４Ａ，１４Ｂ レジストの開口部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化、薄型化に伴い、電子部品を高密度に実装するために、半導体デバイスなどの電子部品をダイレクトに実装基板に搭載するフリップチップ実装が用いられてきている。
低コストで接合する方法としては、例えば、半導体素子やウエハレベルパッケージの表面上に形成しためっきバンプやスタッドバンプなどの金属バンプを用い、接合時に荷重を加える接合方法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４０２４９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、図１２に示すように、半導体素子上に形成された多層配線層上に同じ高さの複数のバンプを形成しても、多層配線層の表面の凹凸（段差）に起因して、各バンプの先端位置、即ち、各バンプの突出量がばらつき、同一平面上に位置しない場合がある。なお、多層配線層を有しない半導体素子上に同じ高さの複数のバンプを形成する場合も、同様に、各バンプの先端位置がばらついてしまう場合がある。
【０００５】
この場合、図１３に示すように、実装基板に接合する際に、突出量が大きいバンプから順に実装基板に接することになる。荷重を加えて実装基板に接合する接合方法の場合、突出量が最も小さいバンプが十分な接合強度で接合されるように荷重を加えると、突出量が最も小さいバンプよりも突出量が大きいバンプは荷重過多となり、十分な接合強度が得られない。特に、突出量が最も大きいバンプは荷重過多となり、接合強度が弱くなってしまう。
【０００６】
例えば超音波接合では、突出量が最も小さいバンプよりも突出量が大きいバンプ、特に、突出量が最も大きいバンプは、荷重過多となり、超音波による振動が伝播されにくくなる。これにより、バンプと実装基板の電極との間の擦り合わせが不十分となり、フレッシュな金属面が生成されにくくなる。この結果、突出量が最も小さいバンプよりも突出量が大きいバンプ、特に、突出量が最も大きいバンプは、金属結合しにくくなり、接合強度が弱くなってしまい、十分な接合強度が得られない。
【０００７】
そこで、各バンプの先端位置、即ち、各バンプの突出量がばらついていても、実装基板に接合した場合に、全てのバンプにおいて十分な接合強度が得られるようにしたい。
【課題を解決するための手段】
【０００８】
このため、本半導体装置は、半導体素子と、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に形成された第１バンプと、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離よりも長い第２の距離である第２バンプ形成面上に形成され、第１バンプよりも径が大きい第２バンプとを備えることを要件とする。
【０００９】
本半導体装置の製造方法は、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に第１バンプを形成するとともに、半導体素子の表面側に位置し、半導体素子の裏面との間の距離が第１の距離よりも長い第２の距離である第２バンプ形成面上に第１バンプよりも径が大きい第２バンプを形成し、第１バンプ及び第２バンプと実装基板の表面電極とを接合することを要件とする。
【発明の効果】
【００１０】
したがって、本半導体装置及びその製造方法によれば、各バンプの先端位置、即ち、各バンプの突出量がばらついていても、実装基板に接合した場合に、全てのバンプにおいて十分な接合強度が得られるようにすることができるという利点がある。
【図面の簡単な説明】
【００１１】
【図１】一実施形態にかかる半導体装置（半導体チップ）の構成を示す模式的断面図である。
【図２】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置（半導体チップを実装基板上に実装したもの）の構成及びその製造方法を説明するための模式的断面図である。
【図３】（Ａ）〜（Ｄ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図４】一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図５】（Ａ）〜（Ｄ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図６】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図７】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図８】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図９】（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。
【図１０】一実施形態にかかる半導体装置の製造方法の第１具体例によって製造された半導体装置の信頼性評価の結果を示す図である。
【図１１】一実施形態にかかる半導体装置の製造方法の第１具体例の比較例によって製造された半導体装置の信頼性評価の結果を示す図である。
【図１２】本発明の課題を説明するための模式的断面図である。
【図１３】本発明の課題を説明するための模式図である。
【発明を実施するための形態】
【００１２】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１１を参照しながら説明する。
本実施形態にかかる半導体装置は、図１に示すように、複数のバンプ１（１Ａ〜１Ｅ）を有する半導体チップ２である。つまり、本半導体装置は、半導体素子３と、半導体素子３の表面側に位置し、半導体素子３の裏面３Ａとの間の距離が互いに異なる複数のバンプ形成面４（４Ａ〜４Ｅ）上のそれぞれに形成された異なる径を有するバンプ１（１Ａ〜１Ｅ）とを有する半導体チップ２である。なお、半導体素子３を半導体デバイスともいう。
【００１３】
ここで、半導体素子３は、集積回路（図示せず）と、表面電極５とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
本実施形態では、半導体チップ２は、半導体素子３上に少なくとも１層の導体層６を含む配線層７を備える。つまり、半導体チップ２は、半導体素子３とバンプ１との間に配線層７を備える。このため、各バンプ形成面４は、配線層７の表面にある。ここでは、配線層７として多層配線層を備える。また、配線層７は、導体層６として配線６Ａ及び配線電極（ビア）６Ｂを含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層８を含む。
【００１４】
本実施形態では、半導体チップ２は、ウエハレベルパッケージ（ＷＬＰ；Wafer Level Package）９を備える半導体チップである。なお、ウエハレベルパッケージ９は、ウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ；Wafer Level - Chip Size Package）、あるいは、チップサイズパッケージ（ＣＳＰ；Chip Size Package）ともいう。
ここで、ウエハレベルパッケージ９を備える半導体チップ２は、ウエハレベルで少なくとも１層の導体層６を含む配線層７を形成した後、個片にダイシングして形成される。例えばシリコンやガリウム砒素等の半導体素子３（ウエハ）の表面電極５上に再配線層等の多層配線層７を形成した後、個片にダイシングして形成される。
【００１５】
このため、ウエハレベルパッケージ９を備える半導体チップ２は、半導体素子３上にチップサイズと同等のサイズのパッケージ９を備える半導体チップである。つまり、ウエハレベルパッケージ９を備える半導体チップ２は、半導体素子３上に、チップサイズと同等のサイズのパッケージ９として少なくとも１層の導体層６を含む配線層７を備える半導体チップである。この場合、各バンプ形成面４Ａ〜４Ｅは、パッケージ９（配線層７）の表面にある。このため、ウエハレベルパッケージ９を備える半導体チップ２は、半導体素子３とバンプ１との間に配線層７を備える。
【００１６】
なお、本実施形態では、半導体チップ２を、配線層７を備えるもの、特に、ウエハレベルパッケージ９を備えるものとしているが、これに限られるものではなく、配線層やウエハレベルパッケージを備えないものであっても良い。例えば、半導体チップ２はベアチップであっても良い。
また、バンプ１は、金属めっき（ここでは金めっき）で形成されためっきバンプ（ここでは金めっきバンプ）である。なお、バンプ１は、金又は銅を少なくとも含む金属バンプであれば良い。例えば、金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプを低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。つまり、フォトリソグラフィ技術でレジストをパターニングした後、金属をめっきする方法で金属めっきバンプを形成するようにすれば、後述する異なる径を有するバンプ１Ａ〜１Ｅを低コストで作製することが可能となる。
【００１７】
また、複数のバンプ１Ａ〜１Ｅは、同一の高さになるように形成される。但し、各バンプ１Ａ〜１Ｅの高さは、めっきで形成されるバンプのばらつきの範囲内でばらついてしまう。例えば、各バンプ１Ａ〜１Ｅは、高さの差がバンプ高さの１０％以内になる。この場合、一のバンプ（第１バンプ）の高さと他のバンプ（第２バンプ）の高さとの差は、一のバンプの高さ又は他のバンプの高さの１０％以内となる。
【００１８】
これに対し、半導体素子３又は半導体素子３上に形成された配線層７の表面には凹凸（段差）があるため、即ち、複数のバンプ１Ａ〜１Ｅが形成される複数のバンプ形成面４Ａ〜４Ｅは、半導体素子３の裏面３Ａとの間の距離が異なる。このため、各バンプ１Ａ〜１Ｅの高さがめっきで形成されるバンプのばらつきの範囲内になっていたとしても、各バンプ１Ａ〜１Ｅの突出量のばらつきは、めっきで形成されるバンプのばらつきの範囲内にならない。つまり、複数のバンプ１Ａ〜１Ｅは、半導体素子３の表面３Ｂからの突出量の差、即ち、半導体素子３の表面３Ｂからバンプ先端位置までの距離の差がバンプ高さの１０％よりも大きくなっている少なくとも２つのバンプを含むことになる。また、複数のバンプ１Ａ〜１Ｅは、半導体素子３の裏面３Ａからの突出量の差、即ち、半導体素子３の裏面３Ａからバンプ先端位置までの距離（デバイス高さ）の差がバンプ高さの１０％よりも大きくなっている少なくとも２つのバンプを含むことになる。
【００１９】
本実施形態では、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離として異なる５つの距離があるが、即ち、５つの段差があるが、これらを３つのグループに分け、３つの異なる径（バンプ径）を有するバンプ１Ａ〜１Ｅを設けている。つまり、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離を３つのグループに分け、距離が段階的に長くなるにしたがって、バンプ径が３段階で段階的に大きくなるようにしている。この場合、半導体素子３の裏面３Ａからの距離が２番目及び３番目に短いバンプ形成面４Ｄ，４Ｃ上に形成されるバンプ１Ｄ，１Ｃは、半導体素子３の裏面３Ａからの距離が最も短いバンプ形成面４Ｅ上に形成されるバンプ１Ｅよりも径が大きくなる。また、半導体素子３の裏面３Ａからの距離が最も長いバンプ形成面４Ａ及び２番目に長いバンプ形成面４Ｂ上に形成されるバンプ１Ａ，１Ｂは、半導体素子３の裏面３Ａからの距離が２番目及び３番目に短いバンプ形成面４Ｄ，４Ｃ上に形成されるバンプ１Ｄ，１Ｃよりも径が大きくなる。なお、バンプ１Ａ〜１Ｅは円形や楕円形に限られるものではなく、多角形であっても良い。この場合、対角線がバンプ径に相当する。
【００２０】
なお、これに限られるものではなく、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離、即ち、バンプ１Ａ〜１Ｅの突出量に応じて、バンプ１Ａ〜１Ｅの径を変えれば良い。
例えば、複数のバンプ１Ａ〜１Ｅは、半導体素子３の裏面３Ａとバンプ形成面４Ａ〜４Ｅとの間の距離が長くなるほど径が大きくなるようにしても良い。つまり、突出量が大きいバンプほどバンプ径が大きくなるようにしても良い。この場合、半導体素子３の裏面３Ａとの間の距離が異なるバンプ形成面４Ｃ〜４Ｅ上に形成されるバンプ１Ａ〜１Ｅは互いに異なる径になる。
【００２１】
また、例えば、半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径のみを大きくするようにしても良い。つまり、半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ以外のバンプ形成面４Ｂ〜４Ｅ上に形成されるバンプ１Ｂ〜１Ｅの径を同一にし、このバンプ径よりも、半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径を大きくするようにしても良い。
【００２２】
また、例えば、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ以外のバンプ形成面４Ａ〜４Ｄ上に形成されるバンプ１Ａ〜１Ｄの径を同一にし、このバンプ径を、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されるバンプ１Ｅの径よりも大きくするようにしても良い。
また、例えば、半導体素子３の表面３Ｂからの突出量が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されたバンプ１Ｅの半導体素子３の表面３Ｂからの突出量にバンプ高さの１０％に相当する量を加えた突出量よりも大きいバンプの径を少なくとも大きくするようにしても良い。つまり、半導体素子３の表面３Ｂからバンプ先端位置までの距離が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されたバンプ１Ｅの半導体素子３の表面３Ｂからバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプの径を少なくとも大きくするようにしても良い。
【００２３】
また、例えば、半導体素子３の裏面３Ａからの突出量が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されるバンプ１Ｅの半導体素子３の裏面３Ａからの突出量にバンプ高さの１０％に相当する量を加えた突出量よりも大きいバンプの径を少なくとも大きくするようにしても良い。つまり、半導体素子３の裏面３Ａからバンプ先端位置までの距離が、半導体素子３の裏面３Ａとの間の距離が最も短いバンプ形成面４Ｅ上に形成されたバンプ１Ｅの半導体素子３の裏面３Ａからバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプの径を少なくとも大きくするようにしても良い。
【００２４】
このように、複数のバンプ１Ａ〜１Ｅのうち、少なくとも半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径を、他のバンプ１Ｂ〜１Ｅの径よりも大きくすれば良い。
要するに、半導体素子３の裏面３Ａとの間の距離が第１の距離になっているバンプ形成面を第１バンプ形成面とし、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも長い第２の距離になっているバンプ形成面を第２バンプ形成面とし、第１バンプ形成面上に形成されるバンプを第１バンプとし、第２バンプ形成面上に形成されるバンプを第２バンプとした場合に、大きな接合面積を得るために、第２バンプの径を第１バンプの径よりも大きくすれば良い。さらに、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも短い第３の距離になっているバンプ形成面を第３バンプ形成面とし、第３バンプ形成面上に形成されるバンプを第３バンプとした場合に、第３バンプの径を第１バンプの径よりも小さくすれば良い。
【００２５】
このようにして、半導体チップ２のバンプ１と実装基板の電極とを接合する際に、実装基板の電極に接するのが先のバンプ１は、実装基板の電極に接するのが後のバンプよりも径が大きくなるようにしている。ここでは、半導体チップ２のバンプ１と実装基板の電極とを接合する際に、実装基板の電極に接する順にバンプ径が大きくなるようにしている。このため、実装基板の電極に最初に接するバンプ１Ａは、最後に接するバンプ１Ｅよりも径が大きくなっている。
【００２６】
ところで、上述のように、バンプ形成面４Ａ〜４Ｅの半導体素子３の裏面３Ａからの距離、即ち、バンプ１Ａ〜１Ｅの突出量に応じて、バンプ１Ａ〜１Ｅの径を変えているのは、以下の理由による。
複数のバンプ１Ａ〜１Ｅを有する半導体チップ２を実装基板上に搭載するために、半導体素子３に同じ高さの複数のバンプ１Ａ〜１Ｅを形成したとしても、半導体素子３又は半導体素子３上に形成された配線層７の表面の凹凸に起因して、各バンプ１Ａ〜１Ｅの先端位置、即ち、各バンプ１Ａ〜１Ｅの突出量がばらついてしまい、同一平面上に位置しない場合がある。例えば、半導体素子３とバンプ１Ａ〜１Ｅとの間に多層配線層７を備える半導体チップ２において、半導体素子３と多層配線層７との境界面から各バンプ１Ａ〜１Ｅの先端までの高さを接合高さ（実装基板への接合高さ）とすると、接合高さに差が生じ、ばらついてしまう場合がある。
【００２７】
なお、バンプ１は半導体素子３又は半導体素子３上に形成された配線層７の表面上に形成されるため、半導体素子３又は半導体素子３上に形成された配線層７の表面が下地となる。バンプ１の下地となる半導体素子３又は半導体素子３上に形成された配線層７の表面は凹凸（段差）を有する。例えばウエハレベルパッケージ９を備える半導体チップ２など、多層配線層などの配線層７を備える半導体チップ２の場合、配線層７のそれぞれの領域に積層される配線６Ａ及び配線電極６Ｂ（これらを導体層という）の数によって配線層７の各領域において厚さが変わってしまうことに起因して、配線層７の表面に凹凸が生じる。特に、半導体素子３が例えばガリウム砒素等を用いる高周波デバイスである場合、信号の入出力がデバイス周囲に集中するため、デバイス周囲で多層配線層７の厚さが厚くなり、多層配線層７の表面の段差（凹凸）が大きくなる傾向がある。また、例えばベアチップなどの半導体チップ２の場合、表面電極の高さが変わってしまうことなどに起因して、半導体素子３の表面に凹凸が生じる。
【００２８】
上述のように、各バンプ１Ａ〜１Ｅの先端位置がばらついてしまうと、実装基板に接合する際に、突出量が大きいバンプから順に実装基板に接することになる。荷重を加えて実装基板に接合する接合方法の場合、突出量が最も小さいバンプが十分な接合強度で接合されるように荷重を加えると、突出量が最も小さいバンプよりも突出量が大きいバンプは荷重過多となり、十分な接合強度が得られない。
【００２９】
例えば、超音波と荷重を加えて接合する超音波接合は、バンプ１と実装基板の電極を超音波の振動で擦り合わせることによって、フレッシュな金属面を生成させ、金属結合させる接合方法である。このような超音波接合を用いる場合、突出量が最も小さいバンプよりも突出量が大きいバンプは、荷重過多となり、超音波による振動が伝播されにくくなる。これにより、バンプ１と実装基板の電極との間の擦り合わせが不十分となり、フレッシュな金属面が生成されにくくなる。この結果、突出量が最も小さいバンプよりも突出量が大きいバンプは、金属結合しにくくなり、十分な接合強度が得られない。
【００３０】
そこで、本実施形態では、バンプ１の突出量に応じて荷重過多となる度合いが異なるため、バンプ１の突出量、即ち、バンプ形成面４の半導体素子３の裏面３Ａからの距離に応じて、バンプ１の径を変えている。少なくとも突出量が最も大きいバンプ１Ａは荷重過多となるため、複数のバンプ１Ａ〜１Ｅのうち、少なくとも半導体素子３の裏面３Ａとの間の距離が最も長いバンプ形成面４Ａ上に形成されるバンプ１Ａの径を、他のバンプ１Ｂ〜１Ｅの径よりも大きくしている。これにより、荷重過多となるバンプ１の接合面積を大きくすることができ、荷重過多となるバンプ１の接合強度を大きくすることができる。
【００３１】
また、本実施形態では、必要最小限のバンプ１Ａ〜１Ｄのみ、即ち、荷重過多となるバンプ１Ａ〜１Ｄのみ、バンプ径を大きくし、接合面積を大きくして、接合強度を大きくしている。つまり、荷重過多となるバンプ１Ａ〜１Ｄの径を大きくすることで、デバイス全体のバンプ接合について高い信頼性が得られるようにしている。なお、特定のバンプだけでなく、全てのバンプの径を大きくすることも考えられるが、近年、半導体素子は多端子、狭ピッチ化の方向に進んでおり、全てのバンプの径を大きくすることは得策ではない。
【００３２】
ところで、本実施形態では、半導体装置を、複数のバンプ１Ａ〜１Ｅを有する半導体チップ２としているが、これに限られるものではない。例えば図２に示すように、半導体装置を、上述の複数のバンプ１を有する半導体チップ２と、表面電極１１を有する実装基板１０とを備え、実装基板１０の表面電極１１と半導体チップ２の複数のバンプ１とが接合されているものとしても良い。つまり、半導体装置は、実装基板１０の表面電極１１と半導体チップ２の複数のバンプ１とを接合することによって、複数のバンプ１を有する半導体チップ２が実装基板１０上に搭載されているものであっても良い。この場合、接合後に接続部を補強するために、図２に示すように、半導体チップ２と実装基板１０との間にアンダーフィル剤（封止樹脂剤）１２を充填しても良い。つまり、まず、図２（Ａ）に示すように、半導体チップ２と実装基板１０との間にアンダーフィル剤１２を注入した後、図２（Ｂ）に示すように、アンダーフィル剤１２を硬化させれば良い。
【００３３】
次に、本実施形態にかかる半導体装置の製造方法について説明する。
まず、半導体素子３の表面３Ｂ側に複数のバンプ１Ａ〜１Ｅを形成する（図１参照）。
ここでは、半導体素子３は、集積回路（図示せず）と、表面電極５とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
また、半導体素子３の表面３Ｂ側には複数（ここでは５つ）の段差（凹凸）がある。つまり、半導体素子３の表面３Ｂ側には、半導体素子３の裏面３Ａとの間の距離が互いに異なる複数（ここでは５つ）のバンプ形成面４Ａ〜４Ｅがある。そこで、複数のバンプ形成面４Ａ〜４Ｅ上に径の異なるバンプ１Ａ〜１Ｅを形成する。つまり、バンプ１の突出量、即ち、バンプ形成面４の半導体素子３の裏面３Ａからの距離に応じて、バンプ１の径を変えている。ここでは、荷重過多となるバンプ１の径のみが大きくなるようにしている。ここでは、複数のバンプ１を、金属をめっきすることによって形成する。なお、バンプ１は、金又は銅を少なくとも含む金属によって形成すれば良い。また、例えば金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプ１を低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。
【００３４】
なお、半導体素子３の裏面３Ａとの間の距離が第１の距離になっているバンプ形成面を第１バンプ形成面とし、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも長い第２の距離になっているバンプ形成面を第２バンプ形成面とし、第１バンプ形成面上に形成されるバンプを第１バンプとし、第２バンプ形成面上に形成されるバンプを第２バンプとした場合に、大きな接合面積を得るために、第２バンプの径を第１バンプの径よりも大きくすれば良い。さらに、半導体素子３の裏面３Ａとの間の距離が第１の距離よりも短い第３の距離になっているバンプ形成面を第３バンプ形成面とし、第３バンプ形成面上に形成されるバンプを第３バンプとした場合に、第３バンプの径を第１バンプの径よりも小さくすれば良い。
【００３５】
このようにして、複数のバンプ１を有する半導体チップ２（半導体装置）を製造する（図１参照）。
次に、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを接合する（図２参照）。
ここでは、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを超音波接合する。
【００３６】
なお、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とは荷重を加えて接合すれば良い。具体的には、半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを、１バンプあたり０．０５Ｎ以上の荷重を加えて接合すれば良い。例えば、半導体チップ２のめっきバンプやスタッドバンプなどの金属バンプを用いて、低コストで接合する方法として、熱圧着接合、圧接接合、超音波接合を用いることができる。これらの接合方法は、全て、接合時に荷重を加える接合方法である。熱圧着接合及び圧接接合において加えられる荷重は、１バンプあたり０．２Ｎ〜１Ｎ程度であり、超音波接合において加えられる荷重は、１バンプあたり０．０５Ｎ〜０．３Ｎ程度である。
【００３７】
その後、半導体チップ２と実装基板１０との間にアンダーフィル剤（封止樹脂剤）１２を注入し、硬化させることで、半導体チップ２と実装基板１０との間にアンダーフィル剤１２を充填する（図２参照）。なお、このようなアンダーフィル剤１２の充填工程は接合前に行なうようにしても良い。
ところで、本実施形態では、上述のように、複数のバンプ１を有する半導体チップ２は、半導体素子３の表面上に少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を備える半導体チップ２である（図１参照）。この場合、バンプ形成面４は、配線層７の表面にある。
【００３８】
特に、本実施形態では、上述のように、複数のバンプ１を有する半導体チップ２は、ウエハレベルパッケージ９を備える半導体チップ２である（図１参照）。この場合、バンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。
なお、配線層７は、導体層６として配線６Ａ及び配線電極６Ｂを含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層８を含む。
【００３９】
この場合、本半導体装置の製造方法は、以下の工程を含むものとする。
複数のバンプ１を有する半導体チップ２が、半導体素子３の表面上に少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を備える半導体チップ２である場合は、半導体素子３の表面３Ｂ側に複数のバンプ１を形成する前に、半導体素子３上に少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を形成する（図１参照）。
【００４０】
また、複数のバンプ１を有する半導体チップ２が、ウエハレベルパッケージ９を備える半導体チップ２である場合は、半導体素子３の表面３Ｂ側に複数のバンプ１を形成する前に、ウエハ状態の半導体素子３上にウエハレベルパッケージ９を形成する。つまり、ウエハレベルで少なくとも１層の導体層６を含む配線層７（例えば多層配線層）を形成することによって、ウエハ状態の半導体素子３上にウエハレベルパッケージ９を形成する。このようにして、ウエハ状態の半導体素子３をウエハレベルパッケージ９に変換する。
【００４１】
このようにして形成される半導体素子３上に形成された配線層７の表面には複数（ここでは５つ）の段差（凹凸）がある（図１参照）。つまり、半導体素子３上に形成された配線層７の表面には、半導体素子３の裏面３Ａとの間の距離が互いに異なる複数（ここでは５つ）のバンプ形成面４がある。
ここで、半導体素子３の表面３Ｂ上に少なくとも１層の導体層６を含む配線層７を備える半導体チップ２である場合、バンプ形成面４は配線層７の表面にある。特に、ウエハレベルパッケージ９を備える半導体チップ２である場合、バンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。
【００４２】
このため、複数のバンプ１を有する半導体チップ２が、半導体素子３の表面３Ｂ上に少なくとも１層の導体層６を含む配線層７を備える半導体チップ２である場合、配線層７の表面の一部を構成する複数のバンプ形成面４上に径の異なる複数のバンプ１を形成する。また、複数のバンプ１を有する半導体チップ２が、ウエハレベルパッケージ９を備える半導体チップ２である場合、ウエハレベルパッケージ９（配線層７）の表面の一部を構成する複数のバンプ形成面４上に径の異なる複数のバンプ１を形成する。
【００４３】
そして、複数のバンプ１を有する半導体チップ２が、ウエハレベルパッケージ９を備える半導体チップ２である場合、上述のようにして、ウエハレベルパッケージ９（配線層７）の表面の一部を構成する複数のバンプ形成面４上に径の異なる複数のバンプ１を形成した後、個片にダイシングすることによって、複数のバンプ１及びウエハレベルパッケージ９を備える半導体チップ２を形成する（図１参照）。この場合、ウエハレベルパッケージ９を備える半導体チップ２の複数のバンプ１と実装基板１０の表面電極１１とを接合して、ウエハレベルパッケージ９を備える半導体チップ２を実装基板１０に搭載することになる。
【００４４】
以下、本半導体装置の製造方法の第１具体例について、図３〜図９を参照しながら説明する。
なお、ここでは、ウエハレベルパッケージ９を備える半導体チップ２上にめっきバンプ１を形成する場合を例に挙げて説明する。この場合、複数のバンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。ここでは、半導体素子３をガリウム砒素ウエハ３Ｘとし、このガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａ上に形成される最も径の大きいめっきバンプ１Ａ、及び、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ｅ上に形成される最も径の小さいめっきバンプ１Ｅが形成される工程を図示して説明することとする。
【００４５】
まず、図３（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極５Ａ，５Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．４ｍｍのガリウム砒素ウエハ（半導体素子）３Ｘを準備する。
次に、図３（Ｂ）に示すように、ガリウム砒素ウエハ３Ｘ上に、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、表面電極５Ａ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｘを形成する。
【００４６】
次いで、図示していないが、例えばチタンタングステン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。ここで、チタンタングステン／金とは、真空を保持したまま、チタンタングステンに続けて金をスパッタすることを意味する。後述の「／」で表示したものも同様の意味を有する。また、厚さ約０．２μｍは、チタンタングステンの厚さと金の厚さとを合わせた厚さである。
【００４７】
その後、図３（Ｃ）に示すように、１層目の配線６Ｘとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線（図示せず）を形成する。この際、ガリウム砒素ウエハ３Ｘの表面電極５Ａ上の保護層８Ｘのビア部が金で埋め込まれて、１層目の配線６Ｘの電極として金電極６ＸＡが形成される。なお、１層目の金配線（図示せず）及び金電極６ＸＡを、まとめて導体層ともいう。また、金電極６ＸＡを、配線電極（再配線層電極）ともいう。
【００４８】
再度、図３（Ｄ）に示すように、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、１層目の配線６Ｘの金電極６ＸＡ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｙを形成する。
これにより、１層目の金配線（図示せず）及び金電極６ＸＡ、及び、保護層８Ｘ，８Ｙを含む、１層目の配線層７Ｘが形成される。
【００４９】
次いで、図示していないが、例えばチタンタングステン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
その後、図４に示すように、２層目の配線６Ｙとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線（図示せず）を形成する。この際、１層目の配線６Ｘの金電極６ＸＡ上の保護層８Ｙのビア部が金で埋め込まれて、２層目の配線６Ｙの電極として金電極６ＹＡが形成される。また、ガリウム砒素ウエハ３Ｘの表面電極５Ｂの上方の保護層８Ｙの表面上に、２層目の配線６Ｙの電極として金電極６ＹＢが形成される。なお、２層目の金配線（図示せず）及び金電極６ＹＡ，６ＹＢを、まとめて導体層ともいう。また、金電極６ＹＡ，６ＹＢも、配線電極（再配線層電極）ともいう。なお、ここでは、２層目の金電極６ＹＡ，６ＹＢは、再配線層の表面電極である。
【００５０】
この時点で、ガリウム砒素ウエハ３Ｘの裏面（背面）３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さを測定したところ、最大と最小で約５μｍの厚さのばらつきがあった。
次に、図５（Ａ），図５（Ｂ）に示すように、再度、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、表面電極としての金電極６ＹＡ，６ＹＢ上に例えば直径φ約４０μｍのビア部８ＺＡ，８ＺＢを有する保護層８Ｚを形成する。
【００５１】
これにより、２層目の金配線（図示せず）及び金電極６ＹＡ，６ＹＢ、及び、保護層８Ｚを含む、２層目の配線層７Ｙが形成される。
このようにして、ガリウム砒素ウエハ３Ｘ上に再配線層７（ウエハレベルパッケージ９；ここでは２層配線層）が形成される。この場合、複数のバンプ形成面４は、再配線層７の表面、即ち、ウエハレベルパッケージ９の表面にある。ここでは、再配線層７の表面電極６ＹＡの表面が、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａとなる。また、再配線層７の表面電極６ＹＢの表面が、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ｅとなる。
【００５２】
次に、図５（Ｃ），図５（Ｄ）に示すように、上述のようにして形成された再配線層７の表面上に、例えばチタンタングステン／金を用いて、例えば厚さ約０．２μｍのシード層１３を、例えばスパッタ法で形成する。
その後、図６〜図９に示すように、例えばフォトリソグラフィ法で、各再配線層表面電極６ＹＡ，６ＹＢ上に、シード層１３を介して、めっきバンプ１を形成する。
【００５３】
なお、ここでは、最も径の大きいめっきバンプ１Ａ、及び、最も径の小さいめっきバンプ１Ｅを形成する工程のみを図示して説明する。つまり、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａの表面上、即ち、再配線層７の表面電極６ＹＡの表面上に形成されるめっきバンプ１Ａ、及び、ガリウム砒素ウエハ３Ｘの裏面３ＸＡとの間の距離が最も短いバンプ形成面４Ｅの表面上、即ち、再配線層７の表面電極６ＹＢの表面上に形成されるめっきバンプ１Ｅを形成する工程のみを図示して説明する。
【００５４】
つまり、まず、図６（Ａ），図６（Ｂ）に示すように、めっきバンプ形成用のフォトレジスト１４を、例えば膜厚約３０μｍで形成する。その後、フォトマスクを用いて、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さ、即ち、バンプ形成面４Ａ，４Ｅの位置に応じて、異なる径の開口部１４Ａ，１４Ｂを形成する。
【００５５】
ここでは、上述のように、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さは、最大値と最小値との差が約５μｍであった。このため、最大値から最大値との差が約２μｍまでの厚さになっている再配線層表面電極（６ＹＡ）上には、直径φ約４０μｍの開口径を有する開口部１４Ａを形成した。つまり、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＡ）の表面までの厚さが所定値以上の再配線層表面電極（６ＹＡ）上には直径φ約４０μｍの開口径を有する開口部１４Ａを形成した。また、最大値との差が約２μｍよりも大きい厚さになっている再配線層表面電極（６ＹＢ）上には、直径φ約３０μｍの開口径を有する開口部１４Ｂを形成した。つまり、ガリウム砒素ウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＢ）の表面までの厚さが所定値よりも薄い再配線層表面電極（６ＹＢ）上には直径φ約３０μｍの開口径を有する開口部１４Ｂを形成した。
【００５６】
そして、このようにして形成された異なる径の開口部１４Ａ，１４Ｂを有するレジストマスク１４を用いて、図７（Ａ），図７（Ｂ）に示すように、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｅを形成する。ここでは、金めっきバンプ１Ａは、直径約４０μｍのバンプであり、その断面積は１２５６μｍ２である。また、金めっきバンプ１Ｅは、直径約３０μｍのバンプであり、その断面積は７０６．５μｍ２である。
【００５７】
最後に、図８（Ａ），図８（Ｂ）に示すように、フォトレジスト１４を剥離（除去）し、図９（Ａ），図９（Ｂ）に示すように、金めっきバンプ１Ａ，１Ｅが形成されている領域以外の領域に形成されているシード層１３をエッチングによって除去する。その後、ウエハ３Ｘを個片にダイシングして、複数のバンプ１を有する半導体チップ２（ガリウム砒素チップ）を作製する（図１参照）。
【００５８】
次に、表面電極として金電極１１を有する実装基板１０（ここでは樹脂パッケージ基板）を準備する（図２参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１０の表面電極１１とを例えば超音波接合して、半導体チップ２を実装基板１０上に搭載する。ここでは、１バンプあたりの荷重を約０．１Ｎとし、約５０ｋＨｚの超音波を約１．５秒印加して、超音波接合を行なった。
【００５９】
このようにして、本実施形態の第１具体例の半導体装置が製造される。
次に、本半導体装置の製造方法の第２具体例について説明する。
なお、ここでは、ウエハレベルパッケージ９を備える半導体チップ２上にめっきバンプ１を形成する場合を例に挙げて説明する。この場合、複数のバンプ形成面４は、ウエハレベルパッケージ９（配線層７）の表面にある。ここでは、半導体素子３をシリコンウエハとし、このシリコンウエハの裏面との間の距離が最も長いバンプ形成面４Ａ上に形成される最も径の大きいめっきバンプ１Ａ、及び、シリコンウエハの裏面との間の距離が最も長いバンプ形成面４Ｅ上に形成される最も径の小さいめっきバンプ１Ｅが形成される工程を図示して説明することとする。また、本第２具体例は、上述の第１具体例に対し、主にウエハ（半導体素子）、電極、保護層、シード層等の材料が異なる。一方、本第２具体例の各工程は上述の第１具体例の場合と同様である。このため、材料が異なるウエハ（半導体素子）、保護層、シード層等についても同一の符号を付し、同一の図面を参照しながら説明することとする。
【００６０】
まず、ウエハ状態で集積回路（図示せず）及び表面電極５Ａ，５Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．６ｍｍのシリコンウエハ（半導体素子）３Ｘを準備する［図３（Ａ）参照］。
次に、シリコンウエハ３Ｘ上に、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極５Ａ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｘを形成する［図３（Ｂ）参照］。
【００６１】
次いで、図示していないが、例えばチタン／銅、又は、チタンタングステン／銅を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
その後、１層目の配線６Ｘとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約５μｍ、線幅約２０μｍの銅配線（図示せず）を形成する［図３（Ｃ）参照］。この際、シリコンウエハ３Ｘの表面電極５Ａ上の保護層８Ｘのビア部が銅で埋め込まれて、１層目の配線６Ｘの電極として銅電極６ＸＡが形成される。なお、１層目の銅配線（図示せず）及び銅電極６ＸＡを、まとめて導体層ともいう。また、銅電極６ＸＡを、配線電極（再配線層電極）ともいう。
【００６２】
次に、再度、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、１層目の配線６Ｘの銅電極６ＸＡ上に例えば直径φ約１５μｍのビア部を有する保護層８Ｙを形成する［図３（Ｄ）参照］。
これにより、１層目の銅配線（図示せず）及び銅電極６ＸＡ、及び、保護層８Ｘ，８Ｙを含む、１層目の配線層７Ｘが形成される。
【００６３】
次に、図示していないが、例えばチタン／銅、又は、チタンタングステン／銅を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
次いで、２層目の配線６Ｙとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約５μｍ、線幅約２０μｍの銅配線（図示せず）を形成する［図４参照］。この際、１層目の配線６Ｘのための銅電極６ＸＡ上の保護層８Ｙのビア部が銅で埋め込まれて、２層目の配線６Ｙの電極として銅電極６ＹＡが形成される。また、シリコンウエハ３Ｘの表面電極５Ｂの上方の保護層８Ｙの表面上に、２層目の配線６Ｙの電極として銅電極６ＹＢが形成される。なお、２層目の銅配線（図示せず）及び銅電極６ＹＡ，６ＹＢを、まとめて導体層ともいう。また、銅電極６ＹＡ，６ＹＢを、配線電極（再配線層電極）ともいう。なお、ここでは、２層目の銅電極６ＹＡ，６ＹＢは、再配線層の表面電極である。
【００６４】
この時点で、シリコンウエハ３Ｘの裏面（背面）３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さを測定したところ、最大と最小で約５μｍの厚さのばらつきがあった。
次に、再度、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極としての銅電極６ＹＡ，６ＹＢ上に例えば直径φ約４０μｍのビア部８ＺＡ，８ＺＢを有する保護層８Ｚを形成する［図５（Ａ），図５（Ｂ）参照］。
【００６５】
これにより、２層目の銅配線（図示せず）及び銅電極６ＹＡ，６ＹＢ、及び、保護層８Ｚを含む、２層目の配線層７Ｙが形成される。
このようにして、シリコンウエハ３Ｘ上に再配線層７（ウエハレベルパッケージ９；ここでは２層配線層）が形成される。この場合、複数のバンプ形成面４は、再配線層７の表面、即ち、ウエハレベルパッケージ９の表面にある。ここでは、再配線層７の表面電極６ＹＡの表面が、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａとなる。また、再配線層７の表面電極６ＹＢの表面が、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ｅとなる。
【００６６】
次に、上述のようにして形成された再配線層７の表面上に、例えばチタン／金、又は、チタンタングステン/金を用いて、例えば厚さ約０．２μｍのシード層１３を、例えばスパッタ法で形成する［図５（Ｃ），図５（Ｄ）参照］。
その後、図６〜図９に示すように、例えばフォトリソグラフィ法で、各再配線層表面電極６ＹＡ，６ＹＢ上に、シード層１３を介して、めっきバンプ１を形成する。
【００６７】
なお、ここでは、最も径の大きいめっきバンプ１Ａ、及び、最も径の小さいめっきバンプ１Ｅを形成する工程のみを図示して説明する。つまり、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も長いバンプ形成面４Ａの表面上、即ち、再配線層７の表面電極６ＹＡの表面上に形成されるめっきバンプ１Ａ、及び、シリコンウエハ３Ｘの裏面３ＸＡとの間の距離が最も短いバンプ形成面４Ｅの表面上、即ち、再配線層７の表面電極６ＹＢの表面上に形成されるめっきバンプ１Ｅを形成する工程のみを図示して説明する。
【００６８】
つまり、まず、めっきバンプ形成用のフォトレジスト１４を、例えば膜厚約３０μｍで形成する。その後、フォトマスクを用いて、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＺＹ，６ＹＢの表面までの厚さ、即ち、バンプ形成面４Ａ，４Ｅの位置に応じて、異なる径の開口部１４Ａ，１４Ｂを形成する［図６（Ａ），図６（Ｂ）参照］。
ここでは、上述のように、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極６ＹＡ，６ＹＢの表面までの厚さは、最大値と最小値との差が約５μｍであった。このため、最大値から最大値との差が約２μｍまでの厚さになっている再配線層表面電極（６ＹＡ）上には、直径φ約５０μｍの開口径を有する開口部１４Ａを形成した。つまり、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＡ）の表面までの厚さが所定値以上の再配線層表面電極（６ＹＡ）上には直径φ約５０μｍの開口径を有する開口部１４Ａを形成した。また、最大値との差が約２μｍよりも大きい厚さになっている再配線層表面電極（６ＹＢ）上には、直径φ約４０μｍの開口径を有する開口部１４Ｂを形成した。つまり、シリコンウエハ３Ｘの裏面３ＸＡから各再配線層表面電極（６ＹＢ）の表面までの厚さが所定値よりも薄い再配線層表面電極（６ＹＢ）上には直径φ約４０μｍの開口径を有する開口部１４Ｂを形成した。
【００６９】
そして、このようにして形成された異なる径の開口部１４Ａ，１４Ｂを有するレジストマスク１４を用いて、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｅを形成する［図７（Ａ），図７（Ｂ）参照］。ここでは、金めっきバンプ１Ａは、直径約５０μｍのバンプであり、その断面積は１９６２．５μｍ２である。また、金めっきバンプ１Ｅは、直径約４０μｍのバンプであり、その断面積は１２５６μｍ２である。
【００７０】
最後に、フォトレジスト１４を剥離（除去）し［図８（Ａ），図８（Ｂ）参照］、金めっきバンプ１Ａ，１Ｅが形成されている領域以外の領域に形成されているシード層１３をエッチングによって除去する［図９（Ａ），図９（Ｂ）参照］。その後、ウエハ３Ｘの背面３ＸＡを研磨した後、ウエハ３Ｘを個片にダイシングして、複数のバンプ１を有する半導体チップ２（シリコンチップ）を作製する（図１参照）。
【００７１】
次に、表面電極として金電極１１を有する実装基板１０（ここでは樹脂パッケージ基板）を準備する（図２参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１０の表面電極１１とを例えば超音波接合して、半導体チップ２を実装基板１０上に搭載する。ここでは、１バンプあたりの荷重を約０．１Ｎとし、約５０ｋＨｚの超音波を約２秒印加して、超音波接合を行なった。
【００７２】
このようにして、本実施形態の第２具体例にかかる半導体装置が製造される。
したがって、本半導体装置及びその製造方法によれば、各バンプ１の先端位置、即ち、各バンプ１の突出量がばらついていても、実装基板１０に接合した場合に、全てのバンプ１において十分な接合強度が得られるようにすることができるという利点がある。また、信頼性の高い接合を有する半導体装置を実現することができるという利点もある。
【００７３】
ここで、上述の本半導体装置の製造方法の第１具体例によって製造された半導体装置の信頼性を評価すべく、バンプシェア強度を測定したところ、図１０に示すような評価結果になった。
図１０に示すように、ガリウム砒素チップの裏面（チップ背面）から再配線層表面電極の表面までの厚さにかかわらず、即ち、バンプ形成面の位置にかかわらず、全てのめっきバンプ（バンプ番号１〜１２）において、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。
【００７４】
また、第１比較例の半導体装置を、めっきバンプ１を形成するためのレジストマスク１４の開口部を全て同一の開口径（ここでは直径φ約３０μｍ）とし、それ以外は上述の本半導体装置の製造方法の第１具体例と同様の方法によって製造した。そして、第１比較例の半導体装置の信頼性を評価すべく、同様に、バンプシェア強度を測定したところ、図１１に示すような評価結果になった。
【００７５】
図１１に示すように、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプ（バンプ番号１〜６）のみ、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。つまり、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）は、１バンプあたり０．１３Ｎ以下の低いシェア強度しか得られなかった。
【００７６】
そこで、この第１比較例の半導体装置において接合面積を測定したところ、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプ（バンプ番号１〜６）では、おおよそ９００μｍ２程度の接合面積になっていた。これに対し、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）では、おおよそ４００μｍ２程度の接合面積になっていた。このように、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）では、十分な接合面積が得られていなかったため、十分なシェア強度（接合強度）が得られなかった。
【００７７】
これに対し、上述の第１具体例の半導体装置において接合面積を測定したところ、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプ（バンプ番号１〜６）では、おおよそ９００μｍ２程度の接合面積になっていた。また、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）では、おおよそ１２００μｍ２程度の接合面積になっていた。このように、ガリウム砒素チップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプ（バンプ番号７〜１２）のバンプ径を約４０μｍとし、バンプ径を大きくすることによって、十分な接合面積が得られた。この結果、上述のように、全てのめっきバンプ（バンプ番号１〜１２）において、十分なシェア強度（接合強度）が得られた。
【００７８】
同様に、上述の第２具体例の半導体装置の信頼性を評価すべく、バンプシェア強度を測定したところ、シリコンチップの裏面から再配線層表面電極の表面までの厚さにかかわらず、即ち、バンプ形成面の位置にかかわらず、全てのめっきバンプにおいて、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。
また、第２比較例の半導体装置を、めっきバンプ１を形成するためのレジストマスク１４の開口部を全て同一の開口径（ここでは直径φ約４０μｍ）とし、それ以外は上述の本半導体装置の製造方法の第２具体例と同様の方法によって製造した。そして、第２比較例の半導体装置の信頼性を評価すべく、同様に、バンプシェア強度を測定したところ、シリコンチップの裏面から再配線層表面電極の表面までの厚さが薄い再配線層表面電極上に形成されためっきバンプのみ、１バンプあたり０．２Ｎ以上の高いシェア強度が得られた。つまり、シリコンチップの裏面から再配線層表面電極の表面までの厚さが厚い再配線層表面電極上に形成されためっきバンプは、１バンプあたり０．１Ｎ以下の低いシェア強度しか得られなかった。
［その他］
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【００７９】
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
半導体素子と、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に形成された第１バンプと、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に形成され、前記第１バンプよりも径が大きい第２バンプとを備えることを特徴とする半導体装置。
【００８０】
（付記２）
前記第１バンプは、前記半導体素子の裏面との間の距離が最も短いバンプ形成面上に形成されたバンプであり、
前記第２バンプは、前記半導体素子の表面又は裏面からバンプ先端位置までの距離が前記第１バンプの前記半導体素子の表面又は裏面からバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプであることを特徴とする、付記１に記載の半導体装置。
【００８１】
（付記３）
前記半導体素子は、集積回路と、表面電極とを備えることを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記半導体素子上に少なくとも１層の導体層を含む配線層を備え、
前記第１バンプ形成面及び前記第２バンプ形成面は、前記配線層の表面にあることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
【００８２】
（付記５）
前記配線層は、多層配線層であることを特徴とする、付記４に記載の半導体装置。
（付記６）
ウエハレベルパッケージを備え、
前記第１バンプ形成面及び前記第２バンプ形成面は、前記ウエハレベルパッケージの表面にあることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
【００８３】
（付記７）
前記第１バンプ及び前記第２バンプは、めっきバンプであることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
（付記８）
前記第１バンプ及び前記第２バンプは、金又は銅を少なくとも含む金属バンプであることを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
【００８４】
（付記９）
表面電極を有する実装基板を備え、
前記実装基板の表面電極と前記第１バンプ及び前記第２バンプとが接合されていることを特徴とする、付記１〜８のいずれか１項に記載の半導体装置。
（付記１０）
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも短い第３の距離である第３バンプ形成面上に形成され、前記第１バンプよりも径が小さい第３バンプを備えることを特徴とする、付記１〜９のいずれか１項に記載の半導体装置。
【００８５】
（付記１１）
半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に第１バンプを形成するとともに、前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に前記第１バンプよりも径が大きい第２バンプを形成し、
前記第１バンプ及び前記第２バンプと実装基板の表面電極とを接合することを特徴とする半導体装置の製造方法。
【００８６】
（付記１２）
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、荷重を加えて接合することを特徴とする、付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、１バンプあたり０．０５Ｎ以上の荷重を加えて接合することを特徴とする、付記１２に記載の半導体装置の製造方法。
【００８７】
（付記１４）
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、超音波接合することを特徴とする、付記１１〜１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記第１バンプ及び前記第２バンプを形成する前に、前記半導体素子上に少なくとも１層の導体層を含む配線層を形成し、
前記配線層の表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記配線層の表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成することを特徴とする、付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８８】
（付記１６）
前記配線層として多層配線層を形成することを特徴とする、付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第１バンプ及び前記第２バンプを形成する前に、ウエハ状態の前記半導体素子をウエハレベルパッケージに変換し、
前記ウエハレベルパッケージの表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記ウエハレベルパッケージの表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成し、
前記第１バンプ及び前記第２バンプを形成した後に、ダイシングして、前記第１バンプ、前記第２バンプ及び前記ウエハレベルパッケージを備える半導体チップを形成し、
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを接合して、前記ウエハレベルパッケージを備える前記半導体チップを前記実装基板に搭載することを特徴とする、付記１１〜１６のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記１８）
前記第１バンプ及び前記第２バンプを、金属をめっきすることによって形成することを特徴とする、付記１１〜１７のいずれか１項に記載の半導体装置の製造方法。
（付記１９）
前記第１バンプ及び前記第２バンプを、金又は銅を少なくとも含む金属によって形成することを特徴とする、付記１１〜１８のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記２０）
前記第１バンプ及び前記第２バンプを形成するときに、前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも短い第３の距離である第３バンプ形成面上に前記第１バンプよりも径が小さい第３バンプを形成することを特徴とする、付記１１〜１９のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００９１】
１，１Ａ〜１Ｅ バンプ
２ 半導体チップ
３ 半導体素子
３Ａ 半導体素子の裏面
３Ｂ 半導体素子の表面
３Ｘ ウエハ（半導体素子）
３ＸＡ ウエハの裏面
４，４Ａ〜４Ｅ バンプ形成面
５，５Ａ，５Ｂ 表面電極
６ 導体層
６Ａ，６Ｘ，６Ｙ 配線
６Ｂ，６ＸＡ 配線電極
６ＹＡ，６ＹＢ 配線電極（再配線層表面電極）
７，７Ｘ，７Ｙ 配線層
８，８Ｘ，８Ｙ，８Ｚ 保護層
８ＺＡ，８ＺＢ 保護層の開口部
９ ウエハレベルパッケージ
１０ 実装基板
１１ 表面電極
１２ アンダーフィル剤
１３ シード層
１４ フォトレジスト
１４Ａ，１４Ｂ レジストの開口部
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に形成された第１バンプと、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に形成され、前記第１バンプよりも径が大きい第２バンプとを備えることを特徴とする半導体装置。
【請求項２】
前記第１バンプは、前記半導体素子の裏面との間の距離が最も短いバンプ形成面上に形成されたバンプであり、
前記第２バンプは、前記半導体素子の表面又は裏面からバンプ先端位置までの距離が前記第１バンプの前記半導体素子の表面又は裏面からバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプであることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体素子上に少なくとも１層の導体層を含む配線層を備え、
前記第１バンプ形成面及び前記第２バンプ形成面は、前記配線層の表面にあることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記配線層は、多層配線層であることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
表面電極を有する実装基板を備え、
前記実装基板の表面電極と前記第１バンプ及び前記第２バンプとが接合されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に第１バンプを形成するとともに、前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に前記第１バンプよりも径が大きい第２バンプを形成し、
前記第１バンプ及び前記第２バンプと実装基板の表面電極とを接合することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、荷重を加えて接合することを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、超音波接合することを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第１バンプ及び前記第２バンプを形成する前に、前記半導体素子上に少なくとも１層の導体層を含む配線層を形成し、
前記配線層の表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記配線層の表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成することを特徴とする、請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１バンプ及び前記第２バンプを形成する前に、ウエハ状態の前記半導体素子をウエハレベルパッケージに変換し、
前記ウエハレベルパッケージの表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記ウエハレベルパッケージの表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成し、
前記第１バンプ及び前記第２バンプを形成した後に、ダイシングして、前記第１バンプ、前記第２バンプ及び前記ウエハレベルパッケージを備える半導体チップを形成し、
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを接合して、前記ウエハレベルパッケージを備える前記半導体チップを前記実装基板に搭載することを特徴とする、請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体素子と、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に形成された第１バンプと、
前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に形成され、前記第１バンプよりも径が大きい第２バンプとを備えることを特徴とする半導体装置。
【請求項２】
前記第１バンプは、前記半導体素子の裏面との間の距離が最も短いバンプ形成面上に形成されたバンプであり、
前記第２バンプは、前記半導体素子の表面又は裏面からバンプ先端位置までの距離が前記第１バンプの前記半導体素子の表面又は裏面からバンプ先端位置までの距離にバンプ高さの１０％に相当する距離を加えた距離よりも長いバンプであることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体素子上に少なくとも１層の導体層を含む配線層を備え、
前記第１バンプ形成面及び前記第２バンプ形成面は、前記配線層の表面にあることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記配線層は、多層配線層であることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
表面電極を有する実装基板を備え、
前記実装基板の表面電極と前記第１バンプ及び前記第２バンプとが接合されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が第１の距離である第１バンプ形成面上に第１バンプを形成するとともに、前記半導体素子の表面側に位置し、前記半導体素子の裏面との間の距離が前記第１の距離よりも長い第２の距離である第２バンプ形成面上に前記第１バンプよりも径が大きい第２バンプを形成し、
前記第１バンプ及び前記第２バンプと実装基板の表面電極とを接合することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、荷重を加えて接合することを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを、超音波接合することを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第１バンプ及び前記第２バンプを形成する前に、前記半導体素子上に少なくとも１層の導体層を含む配線層を形成し、
前記配線層の表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記配線層の表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成することを特徴とする、請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１バンプ及び前記第２バンプを形成する前に、ウエハ状態の前記半導体素子をウエハレベルパッケージに変換し、
前記ウエハレベルパッケージの表面の一部を構成する前記第１バンプ形成面上に前記第１バンプを形成するとともに、前記ウエハレベルパッケージの表面の一部を構成する前記第２バンプ形成面上に前記第２バンプを形成し、
前記第１バンプ及び前記第２バンプを形成した後に、ダイシングして、前記第１バンプ、前記第２バンプ及び前記ウエハレベルパッケージを備える半導体チップを形成し、
前記第１バンプ及び前記第２バンプと前記実装基板の表面電極とを接合して、前記ウエハレベルパッケージを備える前記半導体チップを前記実装基板に搭載することを特徴とする、請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−２０４９６６（Ｐ２０１１−２０４９６６Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−７１８３１（Ｐ２０１０−７１８３１）
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
【Ｆターム（参考）】
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