半導体装置及びデータ処理システム
【課題】電力消費を抑えて長周期ジッタに起因するビットエラーの発生を抑制することができるシリアル受信回路を提供する。
【解決手段】クロック信号（ＣＫ３）に同期してシリアル信号を受信するシリアル受信回路（２）は、前記クロック信号に対して位相をずらした複数相のサンプリング位相（ＣＬＫ（１）〜ＣＬＫ（Ｎ））に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モード（初期位相検出）と、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モード（位相追跡）と、を有する。
【解決手段】クロック信号（ＣＫ３）に同期してシリアル信号を受信するシリアル受信回路（２）は、前記クロック信号に対して位相をずらした複数相のサンプリング位相（ＣＬＫ（１）〜ＣＬＫ（Ｎ））に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モード（初期位相検出）と、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モード（位相追跡）と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相の異なる同一周波数の複数の多相クロック信号を用いて受信したシリアル信号に対してオーバーサンプリングを行ってデータを抽出するシリアル受信回路を備えた半導体装置、更にはデータ処理システムに関し、例えばディジタル携帯電話システムに適用して有効な技術に関する。
【背景技術】
【０００２】
送信信号のシリアルデータや受信回路のサンプリングクロックのような電気信号には、ジッタと呼ばれるピコ秒やナノ秒単位での時間軸方向の揺らぎの現象が存在し、数百メガHzを超えるような高速伝送になると伝送ビットエラーの主要な要因となる。ジッタの原因としては、電子の熱雑音、電源電圧や温度の変動による電子回路の素子の伝搬遅延量の変動などが挙げられる。ジッタは要因や揺らぎの特徴から複数のパラメータに分類されるが、測定手法や技術分野によっても取り扱いは様々である。ジッタ成分として、短時間で非周期的に揺らぐランダムジッタがある。ランダムジッタは伝送規格の中でも厳密に制限されており、回路設計時にも十分に配慮されている。その他にも、電気回路のクロック周波数に関連した周期性を持つジッタ成分が存在する。こういった周期性ジッタ（特に長周期の成分はワンダーとも呼ぶ）も、長時間安定して伝送を継続する上で障害となるため、高速シリアル伝送の受信回路にＣＤＲ（Clock and Data Recovery）と呼ばれる技術が必要となる。
【０００３】
ＣＤＲは入力されるシリアル信号からデータ成分と最適な位相関係を持つクロック成分を分離して抽出する電気信号の伝送技術であるが、ＣＤＲは、高速な差動信号のシリアル通信分野で多く用いられ、大きく二つの方式に分類することが出来る。
【０００４】
一つ目の方式であるＰＬＬ（Phase Locked Loop）を用いた位相同期方式は、受信したシリアルデータの変化点とサンプリングクロックエッジの位相差を検出し、内蔵するVCO（Voltage Control Oscillator）をチャージポンプで制御することにより、シリアルデータに同期したクロック成分を再生する。この再生クロックを基準としてシリアルデータをサンプリングすることにより受信信号の再生が可能となる。狭義でＣＤＲと呼ぶときは位相同期方式を指すことが多い。ＰＬＬを用いた従来技術としては文献１に記載の発明がある。
【０００５】
二つ目の方式は、位相の異なる同一周波数の複数の多相クロック信号を用いて、受信したシリアルデータをオーバーサンプリングする位相補間方式である。参照クロックからN本の多相クロックを生成し、フリップフロップを用いてN系列分のサンプリングデータを得る。その後、クロックと最適な位相関係にあるデータ信号をディジタル信号処理により選択して受信信号を得る。位相補間方式は、一般的にＰＬＬを用いた位相同期方式に比べて実装が容易であり消費電力も少ない。オーバーサンプリングを用いた従来技術としては特許文献２，３，４に記載の発明がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４０７７４５４号公報
【特許文献２】特開２００２−１９０７２４号公報
【特許文献３】特開２００５−１９２１９２号公報
【特許文献４】特開２００６−２６２１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
位相同期方式は、ＰＬＬ回路のＶＣＯ（voltage controlled oscillator）が受信したシリアルデータに同期するまで、一般的に数百〜数千クロックサイクルの時間を必要とする。そのため受信信号入力から短時間で受信開始を要求するような規格に対応するのは難しい。またＶＣＯは高速化に伴って消費電流が大きくなりがちであり、省電力が要求される移動端末のような装置に大量に搭載するには不向きである。特に複数の差動リンクを搭載するケースでは、受信回路の個数分のＶＣＯが追加で必要となるため、合計の消費動作電流が大きくなってしまう。
【０００８】
一方、位相補間方式は受信回路毎に専用のＶＣＯを必要としないため、特に複数のシリアル通信チャネル（差動リンク）を搭載する場合には、位相同期方式に比べて少ない消費動作電流で実装出来る。また、実際にオーバーサンプリングで観測した信号を元に、最適な位相を判断するため、数サイクル〜数十クロックサイクルと非常に高速に、シリアルデータに同期することが可能である。しかしながら、従来の位相補間方式はフレームの先頭に付随するユニークなコードに対するパターンマッチングによって最適な位相を判断するためパターンに応じて回路構成を相違させなければならない。例えば、複数の通信プロトコルに対応するには対応する最適位相を判定する回路構成を通信プロトコル毎にもたなければならない。
【０００９】
また、近年の伝送レート高速化のニーズに伴い、多相クロックの位相精度の向上と、更なる多相化の要求が増し、クロックの更なる多相化は回路面積の増加につながり、低消費動作電流のメリットも享受しにくくなる。
【００１０】
更に、通信フレームの先頭で最適な位相を判別しても、伝送路特性に経時的変化により、フレームの途中で最適な位相が変化する虞があり、特定のパターンマッチングではそれに対応することができない。伝送路特性の経時的変化の一例として、電源電圧の変動によるアナログ素子（シリアルデータの入力バッファなどに用いられる）の伝搬遅延量が増減する現象が挙げられる。電源電圧が低下するとアナログ素子の伝搬遅延量は増加し、電源電圧が上昇すると逆に減少する傾向にある。こういった素子の傾向は長周期ジッタの原因となり、次のフレームまで最適な位相を再決定することが出来なければ、通信途中でビットエラーを発生させる可能性がある。動的に最適クロック信号を選択して、長周期ジッタを追跡できるようにすることが必要となる。しかも、最適クロック信号の動的な追跡を行うための新たな動作の追加を伴うから、更なる定消費電力を考慮することが必要である。
【００１１】
本発明の目的は、電力消費を抑えて長周期ジッタに起因するビットエラーの発生を抑制することができるシリアル受信回路を備えた半導体装置を提供することにある。
【００１２】
本発明の別の目的は、半導体装置間のシリアルインタフェースで電力消費を抑えて長周期ジッタに起因するビットエラーの発生を抑制することができるデータ処理システムを提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、クロック信号に同期してシリアル信号を受信するシリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する。
【００１６】
これにより、データサンプリングの最適位相を受信動作の途中で更新できるから長周期ジッタに起因するビットエラーの発生を抑制することができる。更に、長周期ジッタに起因する位相のずれは段階的に且つ緩やかに生ずるから、第１モードで一旦最適位相を判別した後は、サンプリング数を減らしたサンプリング結果に基づいて最適位相の判別を行っても充分であり、その演算量を低減でき、これによって低消費電力が実現される。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１８】
すなわち、クロック同期によるシリアル受信において電力消費を抑えて長周期ジッタに起因するビットエラーの発生を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】図１はシリアル受信回路の構成を例示するブロック図である。
【図２】図２は本発明の一実施の形態に係る半導体装置を例示するブロック図である。
【図３】図３はリングオシレータで構成した多相クロック生成部を例示する論理回路図である。
【図４】図４は図３の多相クロック生成部で生成されるサンプリングクロック信号のクロック波形図である。
【図５】図５は選択信号生成部の詳細を例示するブロック図である。
【図６】図６は位相選択演算部の詳細を例示するブロック図である。
【図７】図７はデコーダによるクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）の生成論理を例示する説明図である。
【図８】図８はステートマシンの状態遷移図である。
【図９】図９はステートマシンの制御フローチャートである。
【図１０】図１０はシリアルデータのオーバーサンプリングの結果から最適位相を選択するまでの動作を示すフローチャートである。
【図１１】図１１は初期位相決定論理と位相追跡論理の二つの位相選択論理を使用したときの動作タイミングチャートである。
【図１２】図１２はＮ＝８，Ｌ＝３の場合におけるクロックイネーブル信号の変化タイミングを例示するタイミングチャートである。
【図１３】図１３は本実施の形態によるシリアル受信回路を適用したデータ処理システムとしてディジタル形態電話システムを例示するブロック図である。
【図１４】図１４は本実施の形態によるシリアル受信回路を適用したデータ処理システムとしてマルチＲＡＴシステムを例示するブロック図である。
【図１５】図１５は本実施の形態によるシリアル受信回路を移動体通信端末装置のデバイス間インタフェースに応用した例を示すブロック図である。
【発明を実施するための形態】
【００２０】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２１】
〔１〕《サンプリング位相の初期検出と変動追跡》
本発明の代表的な実施の形態に係る半導体装置は、クロック信号（ＣＬ３）に同期してシリアル信号を受信するシリアル受信回路を備える。前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリング位相（ＣＬＫ（１）〜ＣＬＫ（Ｎ））に同期して前記シリアル信号（ＳＲＬＳ）をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モード（初期位相検出モード）と、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モード（位相追跡モード）と、を有する。
【００２２】
上記により、データサンプリングの最適位相を受信動作の途中で更新できるから長周期ジッタに起因するビットエラーの発生を抑制することができる。更に、長周期ジッタに起因する位相のずれは段階的に且つ緩やかに生ずるから、第１モードで一旦最適位相を判別した後は、サンプリング数を減らしたサンプリング結果に基づいて最適位相の判別を行っても充分であり、その演算量を低減でき、これによって低消費電力が実現される。
【００２３】
〔２〕《判別動作サイクル》
項１の半導体装置において、前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い。長周期ジッタによる位相変動は一旦判別された最適位相が精々隣のサンプル位相に変動する程度であるから、２モードによる判別動作のサイクルが長くてもビットエラーの虞はなく、更なる低消費電力に資することができる。
【００２４】
〔３〕《判別論理》
項２の半導体装置において、前記シリアル受信回路は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する。
【００２５】
これによれば、隣のサンプリング信号との一致／不一致などに、基づいてシリアル信号の位相変動による影響のないサンプリング位相を判別するものであり、既知のシンボルパターンとの比較によって最適なサンプリング位相の判別を行うものではないから、種々の通信プロトコルのシリアル受信に広く且つ容易に対応することができる。
【００２６】
〔４〕《重みを用いた判別論理》
項３の半導体装置において、前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコア（ＳＣＯＲＥ（ｎ））を計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。重みを用いた評価により上記判別に精度を高くすることが容易である。
【００２７】
〔５〕《同期パターンを用いたサンプリング》
項４の半導体装置において、前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンを用いて前記第１モードによる判別を行い、前記フレームの先頭に配置されたフレームデリミタパターンを検出することによって、前記第２モードによる判別を行う。これにより、フレームデリミタパターンを含めてフレーム全体に対してエラーなくデータ受信することができる。これに対応できる同期パターンの形式は項２より一切限定されない。
【００２８】
〔６〕《フレームデリミタパターン前の初期位相検出》
項５の半導体装置において、前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部（５２）と、前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部（５６）と、前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択するする選択部（５３）と、前記同期パターンの検出に応答して前記判別部を前記第１動作モードで動作させ、前記フレームデリミタパターンの検出に応答して、前記判別部を前記第２動作モードで動作させる制御部（５７）と、を有する。
【００２９】
〔７〕《判別論理》
項６の半導体装置において、前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する。
【００３０】
〔８〕《重みを用いた判別論理》
項７の半導体装置において、前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。
【００３１】
〔９〕項８の半導体装置において、前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい。フレームデリミタパターン前に最適なサンプリング位相の検出を完了させることができる。
【００３２】
〔１０〕《初期位相検出、最適位相追跡》
本発明の別の実施の形態に係る半導体装置は、クロック信号に同期してシリアル信号を受信するシリアル受信回路を備え、前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択する選択部と、前記シリアル信号の入力検出に応答して前記判別部を前記第１動作モードで動作させ、前記シリアル信号に含まれる所定パターンの検出に応答して、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードで動作させる制御部と、を有する。
【００３３】
〔１１〕《判別論理》
項１０の半導体装置において、前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する。
【００３４】
〔１２〕《重みを用いた判別論理》
項１１の半導体装置において、前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。
【００３５】
〔１３〕項１２の半導体装置において、前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い。
【００３６】
〔１４〕《同期パターンを用いたサンプリング》
項１３の半導体装置において、前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンの検出に応答して前記判別部を前記第１モードで動作させ、前記フレームの先頭に配置されたフレームデリミタパターンの検出に応答して前記判別部を前記第２モードで動作させ、
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい。
【００３７】
〔１５〕《データ処理システム》
本発明の更に別に実施の形態に係るデータ処理システムは、相互に一方から他方に伝送されたシリアル信号をクロック信号に同期して受信する一対の半導体装置を備える。前記夫々の半導体装置は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する。
【００３８】
〔１６〕《判別論理》
項１５のデータ処理システムにおいて、前記選択部は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する。
【００３９】
〔１７〕《重みを用いた判別論理》
項１６のデータ処理システムにおいて、前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。
【００４０】
〔１８〕項１７のデータ処理システムにおいて、前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い。
【００４１】
〔１９〕項１８のデータ処理システムにおいて、一の前記半導体装置はベースバンドプロセッサ部（１３０）を含み、他の前記半導体装置はアナログフロントエンド部（１４０）を含む。
【００４２】
〔２０〕項１８のデータ処理システムにおいて、一の前記半導体装置はベースバンドプロセッサ部（１８３）を含み、他の前記半導体装置はアプリケーションプロセッサ部（１８２）を含む。
【００４３】
２．実施の形態の詳細
図２には本発明の一実施の形態に係る半導体装置が例示される。同図に示される半導体装置1は、特に制限されないが、公知の相補型ＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。この半導体装置１は、例えばプロセッサ機能と共にディジタル信号処理機能等を備え、他の半導体装置と差動シリアルによる高速インタフェース機能が搭載された、システム・オン・チップのベースバンドＩＣとして構成される。
【００４４】
半導体装置１は、プロセッサコア（中央処理装置、ＣＰＵ）５を中心に、ＭＯＤＥＭ（modulator-demodulator）３及びＤＳＰ（Digital Signal Processor）４等のディジタル信号処理部を搭載し、クロック同期でシリアル受信を行うシリアル受信回路（ＳＲＬＩＦ）２、非同期で送受信を行うＵＡＲＴ（Universal Asynchronous Receiver Transmitter）６、及び外部バス制御などを行うバスステートコントローラ（ＢＣＯＮＴ）７等を備える。９は内部バスである。プロセッサコア５、ＭＯＤＥＭ３、ＤＳＰ４、ＵＡＲＴ６、及びバスステートコントローラ７の同期動作に用いるクロック信号ＣＫ１、ＣＫ２はシステム用のＰＬＬ（Phase Locked Loop）回路（ＳＹＳＰＬＬ）１１で生成する。ＰＬＬ回路１１はクロック端子Ｐ１に接続された外部クロック源２０からクロック入力バッファ１４に供給されたクロック信号を入力し、位相比較器３０、ループフィルタ３１、電圧制御発振器３２、及び分周器３３から成る帰還系で当該クロック信号に対して周波数と位相が一定に制御されたクロック信号を生成し、これをそれぞれ分周器３５，３４で分周して周波数が異なる複数のクロック信号、または周波数が同じクロック信号（クロック信号ＣＫ１、ＣＫ２）を生成する。
【００４５】
差動信号入力端子Ｐ３，Ｐ４から差動シリアル信号を入力する差動信号受信バッファ１２はシリアル信号ＳＲＬＳをシリアル受信回路２に供給する。シリアル受信回路２はクロック信号ＣＫ３に同期してオーバーサンプリングによりシリアル信号ＳＲＬＳからデータを取り出し、パラレル信号ＰＲＬＳとしてモデム３に与える。モデム３は与えられたパラレル信号ＰＲＬＳを復調する。クロック信号ＣＫ３はシリアルインタフェース用のＰＬＬ回路（ＳＩＰＬＬ）１０で生成する。ＰＬＬ回路１０はクロック端子Ｐ２に接続された外部クロック源２１からクロック入力バッファ１３に供給されたクロック信号を入力し、位相比較器４０、ループフィルタ４１、電圧制御発振器４２、及び分周器４３から成る帰還系で当該クロック信号に対して周波数と位相が一定に制御されたクロック信号ＣＫ３を生成する。前記シリアル受信回路２、クロック入力バッファ１２，１３は、特に制限されないが、プロセッサコア５からの指示に基づいて受信動作が必要にされるとき、ＭＯＤＥＭ３から出力される受信インタフェースイネーブル信号ＲＥＮによって操作の活性／非活性が制御される。
【００４６】
前記シリアルインタフェース用のＰＬＬ回路１０は高速伝送のクロック周波数を得るための回路であり、システム用のＰＬＬ回路１１とは独立したクロック生成回路を構成している。これはＤＳＰ４やＭＯＤＥＭ３によるディジタル信号処理及びディジタル復調、そしてプロセッサコア５の命令実行動作により消費電流に激しい増減を生じ、これにより電源電圧変動が発生し、そのせいで増加する電圧制御発振器のジッタがシリアル受信回路２における高速シリアルインタフェースに好ましくない影響を与えるからである。シリアルインタフェース用のＰＬＬ回路１０とシステム用のＰＬＬ回路１１を別に実装すればこの問題を排除できる。ただし伝送規格の低ジッタ要求に十分耐えられるＰＬＬ回路が用意できる場合には兼用し、シリアル用のクロック信号とシステム用のクロック信号との両方を生成することも可能である。その場合には、ベースバンドＩＣとしての半導体装置１全体の消費動作電力をより低減することができる。
【００４７】
図１にはシリアル受信回路２の構成が例示される。多相クロック生成部５０はリファレンスクロック信号としてクロック信号ＣＫ３を入力する。シリアル信号ＳＲＬＳとクロック信号ＣＫ３の位相関係は定義される必要がないが、周波数は同期している必要がある。多相クロック生成部５０はクロック信号ＣＫ３に対して周波数が同一で、2π/Nずつ位相の異なるN本のサンプリングクロックとしてのクロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）を生成して出力する。ここでは、クロック信号ＣＫ３及びクロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）の周波数をｆとする。多相クロック生成部５０は図３に例示されたリングオシレータで構成され、例えば図４のクロック波形を有する。ただし、N本の多相クロックを生成する方式は、これに限定されない。
【００４８】
クロック遮断部５１はクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）を一方の入力に受ける２入力型の論理積ゲート６０〜６２によってクロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）のクロックゲーティングを行う。
【００４９】
オーバーサンプリング部５２はN本の多相クロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）のエッジを用いて、一つのシリアル信号ＳＲＬＳをN個のフリップフロップ（ＦＦ）７０〜７２にてオーバーサンプリングし、N本のサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）を得る。
【００５０】
選択信号生成部５６は、サンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）に基づいて安定した位相関係を持つ多相クロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）を判定し、位相選択信号８４と、クロック遮断部５１に提供するN本のクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）を生成する。安定した位相関係とは、サンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）に基づいて前記シリアル信号ＳＲＬＳの位相変動によるサンプリング結果への影響がない若しくは影響が少ない、ということである。
【００５１】
データ選択部５３は、選択信号生成部５６で決定されたサンプリング位相のサンプリングクロック信号でサンプリングされたサンプルデータを位相選択信号によって選択し、選択データＭＵＸＤＡＴとして出力する。並直変換回路５４は、選択データＭＵＸＤＡＴをパラレル信号ＰＲＬＳに変換し、後のディジタル信号処理で扱いやすいサンプリング周波数に信号を変換する。
【００５２】
バースト検出部５８はシリアル信号ＳＲＬＳのバーストの開始を検出してバースト検知通知（バースト検知信号）８０を活性化し、バーストの終了を検出してバースト終了通知（バースト終了信号）８１を活性化する。フレーム先頭検出部５５はＳＯＦ（Start Of Frame、フレーム先頭）を検出して、フレーム先頭検出通知８５を活性化する。バーストとは差動リンクすなわち差動入力端子Ｐ３，Ｐ４に1ビット以上の連続するシリアルデータが伝送されている状態を指す。例えば、１０２４ビット前後のシリアルデータを一つのバーストとして扱うが、場合によってはもっと長いバーストを取り扱うケースも存在する。逆に差動リンクにバーストが現れていない状態をここではスリープと呼ぶことにする。また、フレームとは通信プロトコルで定義されたデータ伝送単位を指す。論理的なフレームの先頭はシリアルデータのユニークなビット列として定義したフレームデリミタパターンを持ち、フレーム先頭検出部５５はフレームデリミタパターンの照合によってフレームの先頭を検知する。
【００５３】
ステートマシン５７は受信インタフェースイネーブル信号ＲＥＮが活性化されると、シリアル信号ＳＲＬＳの受信状態を管理して、選択信号生成部５６の動作を制御する。ステートマシン５７はバースト検出通知８０の活性化に応答して初期位相検出通知（初期位相検出信号、第１検出信号）８２で選択信号生成部５６に多相クロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）のうち安定した位相関係を持つサンプル位相を初期的に判別する初期位相検出動作を指示し、フレーム先頭検知通知信号８５の活性化に応答して位相追跡通知（位相追跡信号、第２検出信号）８３で選択信号生成部５６にその後のシリアル信号ＳＲＬＳの長周期ジッタによる影響に対して安定なサンプル位相を更新する位相追跡動作を指示する。
【００５４】
図５には選択信号生成部５６の詳細が例示される。選択信号生成部５６はN本のサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）を入力して周波数ｆのクロック信号（例えばクロック信号ＣＫ３）でラッチする入力レジスタ９０を備える。入力レジスタ９０にラッチされたサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）と次のクロックサイクルで選択信号生成部５６に入力されるサンプルデータＳＭＰＬＤＡＴ（１）とを時系列に隣同士で排他的論理和によって比較する比較回路９１が設けられ、その比較結果は周波数ｆのクロック信号で順次のシフトレジスタ回路９２に送られてラッチされる。比較回路の夫々の排他的論理和の値は、隣り合うサンプル位相によるサンプルデータが相違するとき論理値“１”にされる。要するに排他的論理和が“１”にされる二つのサンプル位相の間でシリアル信号の値が変化していることを意味する。ＲＥＧは夫々周波数ｆのクロック信号でラッチ動作を行うラッチ回路である。比較回路９１による隣り合うサンプルデータに対する排他的論理和結果の同一系列毎に、シフトレジスタ回路９２の入力と各ラッチ段の出力を加算器ＡＤＤで加算する加算回路９３が設けられる。加算器ＡＤＤの出力はその値が大きければ対応する二つのサンプル位相の間でシリアル信号の値が変化している回数が多いことを意味する。二つのサンプル位相の間におけるシリアル信号値の変化は、ジッタに影響されない信号変化もあれば、ジッタに影響された信号変化もある。結局、ジッタに影響されることのないサンプルデータは、加算器ＡＤＤの出力が０に対応されるサンプル位相でサンプリングされたデータである。
【００５５】
Ｍは加算回路９３で遡って加算する平均回数、即ち、排他的論理輪による比較結果の系列が周波数ｆのクロック信号のＭサイクルあること、を示す。シリアル信号ＳＲＬＳのこのMサイクル分に期間を積分ブロックとも称することにする。上記より、Ｍを大きくすれば、長時間安定を保っている位相をより精度良く判定できるようになる。但し、伝送路特性（例えばシリアル伝送における伝搬遅延量）の経時的変化に対する応答速度が鈍化する。最適位相判定の精度と応答速度はトレードオフの関係にあり、最適なＭの値はシリアルデータのジッタの最大の規格値と多相クロックのジッタトレランス性能から、設計の際に検討されて決定される事項である。
【００５６】
図５では例として、多相クロックの本数Ｎ＝４、排他的論理輪による比較結果系列のサイクル数Ｍ＝５の場合を一例とする。４本のサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（４）と、隣接する位相のサンプルデータとの排他的論理和を計算し、最初の比較値TRANS（m,n）（m=１、n=１〜４）を得る。この結果は続く４段のシフトレジスタ回路９２で順々にラッチ処理され、比較値TRANS（m,n）（m=1、n=1〜4）、TRANS（m,n）（m=2、n=1〜4）、TRANS（m,n）（m=3、n=1〜4）、TRANS（m,n）（m=4、n=1〜4）、TRANS（m,n）（m=5、n=1〜4）の結果が得られる。これらの結果を上述のように組み合わせに分けて、４個の加算値ＳＵＭ（１）〜ＳＵＭ（Ｎ）を得る。これらの結果は位相選択演算部９４に入力される。
【００５７】
図６には位相選択演算部９４の詳細が例示される。ここでは便宜上図５と同様にＮ＝４、Ｍ＝５とする。加算値ＳＵＭ（１）〜ＳＵＭ（４）は初期位相決定論理１００と位相追跡論理１０１の二つの論理回路に入力される。初期位相決定論理１００と位相追跡論理１０１の論理構成の詳細については後で説明するが、概略的には、加算値ＳＵＭ（１）〜ＳＵＭ（４）に基づいてシリアル信号ＳＲＬＳの位相変動によるサンプリング結果への影響が少ない一つのサンプリング位相を判別する処理である。INIT_PHASEは初期位相決定論理１０１が導出した最適位相であり、TRACK_PHASEは位相追跡論理１０１が導出した最適位相である。詳細は後で説明するが、位相追跡論理１０１は初期位相決定論理１００に比べて判別に用いる演算量が減らされるようにされる。
【００５８】
位相選択演算部９４は、シリアルデータのバースト及びフレームを管理しているステートマシン５７から、初期位相検出通知８２と位相追跡通知８３を入力し、前記初期位相決定論理１００と位相追跡論理１０１のうち何れを有効するかを事前に選択スイッチで制御する。スイッチで選択されて有効にされたな論理回路１００又は１０１の出力結果が後段の論理選択器１０２で選択される。論理選択器１０２で選択された結果は位相選択信号８４として前記データ選択部５３に与えられる。同時に位相選択信号８４を受けるデコーダ１０３は当該位相選択信号８４に基づいてクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）を生成して、必要な多相クロック信号以外のサンプルクロック信号によるサンプリングをディセーブルに制御することで消費電流の低減を図る。
【００５９】
更に、更新タイミング生成部１０５が設けられ、初期位相検出通知８２と位相追跡通知８３を用いて、バーストの受信状態を判断し、各位相選択論理１００，１０１の演算周期を決定する。位相追跡論理１０１はPHASE_UPDATEがイネーブルとなる積分ブロックの時だけTRACK_PHASEを導出する。この例では初初期位相検出通知８２で指示される初期位相の検出動作（初期位相検出ステート参照）では、常にPHASE_UPDATEをイネーブルにしているが、位相追跡通知８３で指示される位相追跡動作（位相追跡ステート参照）では、複数積分ブロック例えば２積分ブロックにつき１回だけPHASE_UPDATEをイネーブルにする。これによりTRACK_PHASEを、複数積分ブロックにつき一回だけ更新することが可能となり、位相追跡動作における消費動作電流を低減することができる。TRACK_PHASEをイネーブルにする周期は、要求される伝送路の特性に応じてシリアル受信回路２の動作開始前にプロセッサコア５等によって図示を省略する制御レジスタに初期設定される。長周期ジッタの周波数が低ければ、TRACK_PHASEのイネーブル周期もそれに応じて大きくすることが出来、消費動作電流の削減は更に大きくなる。位相追跡動作における演算手法は初期位相決定論理における演算手法と同じでも電力消費は実現され、この複数積分ブロックにつき一回だけ位相追跡のための演算を行う手法には、位相追跡動作における後述のクロックイネーブル制御を併用することも可能である。
【００６０】
図８はステートマシン５７の状態遷移図であり、図９はステートマシンの制御フローチャートである。ステートマシンは受信インタフェースイネーブル信号ＲＥＮが活性化されることで動作を開始し、受信ＯＦＦステートＳＴ１からバースト待ち受けステートＳＴ１に遷移する。バースト待ち受けステートＳＴ１では、初期位相検出通知８２と位相追跡通知８３は非活性とされ、且つ全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）は無効とされ、消費動作電流を極力削減している。バースト待ち受けステート２中に、バースト検出部５８でシリアルデータのバースト開始を検出すると（Ｓ１）、第1モードとしての初期位相検出ステートＳＴ３に遷移する。初期位相検出ステートＳＴ３中は、初期位相検出通知８２を活性化し、且つ位相追跡通知８３を非活性にすることで（Ｓ２）初期位相選択論理１００を有効にする。また、最適な位相を持つ多相クロックを探すために、全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）を有効にする。
【００６１】
初期位相検出ステートＳＴ３中に、フレーム先頭検出器５５にてフレーム先頭を受信したことを検出すると（Ｓ３）、第２モードとしての位相追跡ステートＳＴ４に遷移する。位相追跡ステートＳＴ４中は、初期位相検出通知８２を非活性とし、且つ位相追跡通知８３を活性にする（Ｓ４）ことで、位相追跡論理１０１を有効にする。また位相選択演算部９４のデコーダ１０３により、最適位相のクロックとその近傍のクロックのクロックイネーブル信号を有効にし、他のクロックイネーブル信号を停止する。クロック遮断部５１では有効なクロックイネーブル信号のみをイネーブルレベルとすることで消費電流を低減しつつ、最適位相を追跡し続ける。
【００６２】
位相追跡ステートＳＴ４中に、バースト検出部５８でシリアル信号ＳＲＬＳのバースト終了を検出すると（Ｓ５）、バースト待ち受けステートＳＴ１に戻る。この際、初期位相検出通知８２と位相追跡通知８３を非活性にし、全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）を無効にして（Ｓ６）、消費動作電流を削減する。そして次のバースト開始を検出するまで待機する。
【００６３】
図１１には初期位相決定論理と位相追跡論理の二つの位相選択論理を使用したときの動作タイミングチャートが示される。図６で説明したとおり位相選択演算部９４は二つの位相選択論理として初期位相決定論理１００と位相追跡論理１０１を実装している。
【００６４】
初期位相決定論理１００は初期位相検出ステートＳＴ３において用いられる位相選択論理であり、バーストを検出してから、フレーム先頭を検出するまでの短時間で最適位相INIT_PHASEを決定する必要がある。初期位相決定論理１００は短時間で最適位相を算出するために、毎積分サイクル位相選択のための演算を行う。
【００６５】
位相追跡論理１０１は位相追跡ステートＳＴ４において用いられる位相選択論理であり、フレーム先頭検出後からバースト終了まで、最適位相を再導出し続ける。TRACK_PHASEの更新周期を長周期ジッタで最適位相が変化する時間よりも十分に短く設定すれば、位相追跡ステートＳＴ４にて最適位相を追跡し続けることが可能となる。
【００６６】
図１１の例に従えば、初期位相検出ステートＳＴ３において積分ブロック１から最適位相INIT_PHASEとしてＡが導出され、積分ブロック２から最適位相INIT_PHASEとしてＢが導出され、積分ブロック３から最適位相INIT_PHASEとしてＣが導出される、というように、毎積分ブロックで位相決定論理による演算が行われる。位相追跡ステートＳＴ４では、PHASE_UPDATEがイネーブルとなる積分ブロック５から最適位相TRACK_PHASEとしてＤが導出され、積分ブロック７から最適位相TRACK_PHASEとしてＥが導出される。
【００６７】
図１０には、シリアルデータのオーバーサンプリングの結果から最適位相を選択するまでの動作フローが例示される。ここではオーバーサンプリング用の多相クロック本数Ｎ＝４、排他的論理輪による比較結果系列のサイクル数Ｍ＝５の場合を一例とする。
【００６８】
シリアル信号ＳＲＬＳを過去Ｍサイクル分オーバーサンプリングした結果から一回、最適な位相選択信号８４を導出する。そのＭサイクルの時間幅をここで積分ブロックと呼ぶ。図１０の例では積分ブロックは５サイクル分の時間に相当する。
【００６９】
シリアル信号ＳＲＬＳには、例えば高速シリアルインタフェースの送信部に由来するジッタにより、周期に僅かながら変動を生じ、そのままではサンプリングの誤りを生ずる虞がある。図１０では、ジッタによるサンプリング誤りの抑制を一例とする。このケースではＮ＝４であるため多相クロック信号としてを４本のサンプリングクロック信号を使用する。シリアルデータ１サイクル（波長Ｔ）を４つのサンプリングクロック信号のエッジでオーバーサンプリングし、サンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（４）を得る。
【００７０】
選択信号生成部５６の比較回路９１とシフトレジスタ回路９２を用いて、隣接するサンプリングクロック間のサンプルデータＳＭＰＬＤＡＴ同士で排他的論理和を演算し、変化点検出としてＴＲＡＮＳ（ｍ，ｎ）を得る。その結果を加算して数１の式よりＳＵＭ（ｎ）を導出する。
【００７１】
【数１】
【００７２】
この例ではＭ＝５、ｎ＝１，２，３，４とし、ＳＵＭ（１）＝３、ＳＵＭ（２）＝０、ＳＵＭ（３）＝０、ＳＵＭ（４）＝１となる。これらの結果を位相選択演算部９４に入力し、最適な位相選択信号８４を導出する。
【００７３】
ここで位相選択論理の演算方法について一例を示す。Ｎ個の加算値ＳＵＭ（ｎ）からＮ個のＳＣＯＲＥ（ｎ）を計算する。N個の結果のＳＣＯＲＥ（ｎ）のうち、最小値を持つｎの番号を最適位相として導出する。ＳＣＯＲＥ（ｎ）は数２の式で表される。
【００７４】
【数２】
【００７５】
上記a(l)は、重み係数を示し、パラメータｌの中央で極大値を取り、パラメータｌの最小最大で、極小値を取る窓関数である。ここではa(l)に三角窓関数を適用する場合を例示する。
N=4（L=3）の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=1となる。
N=6（L=5）の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=4、a(4)=2、a(5)=1となる。
N=8（L=7）の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=4、a(4)=8、a(5)=4、a(6)=2、a(7)=1となる。
【００７６】
これらの例ではa(l)の係数を、全て２のべき乗の結果で示している。こうすることにより、バイナリ小数点のビットシフトで、a(l)とSUM(n+l-2)の乗算と等価な結果が得られるので、演算回路を簡略化できるためである。
【００７７】
数２のa(l)とSUM(n+l-2)を乗算し、それらの結果を合計することでSCORE(n)を得る。例えば位相番号n=1に対応するSCORE(1)を得る場合、同じ位相番号を持つSUM(1)に最大の重み係数a(2)=2を乗算し、隣接する位相番号SUM(4)とSUM(1)に対しては、それより小さい重み係数a(1)=1,a(3)=1をそれぞれ乗算する。また、最も遠い位相となるSUM(3)に対して重み係数ゼロを乗算する。
【００７８】
このように、SCORE(1)と同じ位相番号を持つSUM(1)に最大の重み係数を乗算する理由は、位相番号n=1の不安定度（シリアルデータの変化点から、オーバーサンプリングクロックのエッジがどれだけ近いか）、即ちSUM(1)を最も高く評価するためである。更にSUM(n)位相番号がn=1から遠ざかるにつれ、乗算する重み係数を小さくしてゆくことで、隣接する位相の不安定度も評価に加味しつつも、その影響力を調整する。同様の処理をSCORE(2)、SCORE(3)、SCORE(4)についても行い、以下のような結果を得る。
N=4（L=3）の時のSCORE(n)の演算結果を下記に示す。ただしn+l-2=0は4、n+l-2=5は1と置き換える。
SCORE(1) = SUM(4)*a(1) + SUM(1)*a(2) + SUM(2)*a(3) = 7
SCORE(2) = SUM(1)*a(1) + SUM(2)*a(2) + SUM(3)*a(3) = 3
SCORE(3) = SUM(2)*a(1) + SUM(3)*a(2) + SUM(4)*a(3) = 1
SCORE(4) = SUM(3)*a(1) + SUM(4)*a(2) + SUM(1)*a(3) = 5
上記結果において例えばSCORE(1)は、サンプリングクロックCLK(1)によるサンプルデータの安定性を評価した値であり、当該サンプリングクロックCLK(1)によるサンプルデータの安定度を示す加算値SUM(1)にはa(2)という大きな重みを乗算し、その両隣のサンプリングクロックCLK(2)とCLK(4)によるサンプルデータの安定度を示す加算値SUM(2)、SUM(4)にはa(1)、a(3)という小さな重みを乗算して、得られた値になる。上記の結果を見ると、最小値となるのはSCORE(3)である。これは、過去５回分のサンプリングの結果、位相番号n=３が最もシリアルデータの変化点から遠いエッジを持つオーバーサンプリングクロックであることを示している。最適な位相選択信号としてn=3を得る。
【００７９】
上記最適位相の選択論理を踏まえて、図６のデコーダ１０３のデコード論理について説明する。図７にはデコーダ１０３によるクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）の生成論理が例示される。今までは理解を容易化するためにＮ＝４として説明したが、ここではＮ＝８とする。初期位相検出が指示されたとき（初期位相検出ＯＮ；ＴＲＵＥ）は位相選択信号８４に拘らず全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（８）が活性化（ＨＩＧＨ）される。位相追跡が指示されたとき（位相追跡ＯＮ；ＴＲＵＥ）、位相選択信号８４が選択するサンプル位相に応じてクロックイネーブル信号ＣＥ（１）〜ＣＥ（８）の内の５個が活性化（ＨＩＧＨ）される。これは数２の式においてＮ＝８，Ｌ＝３としてＳＣＯＲＥ（ｎ）を演算する場合を想定する。そして、長周期ジッタによる位相変動は最適位相が精々隣のサンプル位相に変動する程度であることを前提とし、このことは技術的に認知されていることでもある。例えば、位相選択信号８４がサンプル位相（１）を示しているとき、最適位相が変動するとすれば隣のサンプル位相（８）、（２）であるから、サンプル位相（１）、（８）、（２）に対して夫々ＳＣＯＲＥ（１），ＳＣＯＲＥ（８），ＳＣＯＲＥ（２）を演算するために必要なサンプルデータを得るためにクロックイネーブル信号ＣＥ（７）、ＣＥ（８）、ＣＥ（１）〜ＣＥ（３）が活性化される。特に図示はしないが、デコーダ１０３が図７のようなデコード論理を持つ場合、例えば位相追跡論理１０１はデコーダ１０３にデコード結果を受取り、有効な値ＳＵＭ（ｎ）だけを用いて位相追跡のための演算を行うようになっている。
【００８０】
図１２には上述のＮ＝８，Ｌ＝３の場合におけるクロックイネーブル信号の変化タイミングが例示される。スリープ状態から、シリアルデータのバースト開始を検出した後の初期位相ステートでは全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（８）が活性（有効）化され、全てのサンプルデータを用いて初期位相生成のための論理演算が初期位相決定論理１００で行われる。この結果、例えばＣＬＫ（３）によるサンプル位相３が最適とされている。フレーム先頭を受信したことを検出し、その後の最適位相追跡ステートでは、ＣＬＫ（３）によるサンプル位相３とその前後のサンプル位相２，４に対してＳＣＯＲＥ（３）、ＳＣＯＲＥ（２）、ＳＣＯＲＥ（４）を演算するためのサンプルデータを得るために必要なクロックイネーブル信号ＣＥ（１）〜ＣＥ（５）を活性化し、それによって得られたサンプルデータを用いて位相追跡のための論理演算が位相追跡論理１０１で行われる。この結果、例えばＣＬＫ（４）によるサンプル位相４が最適とされている。最適位相追跡ステートにおいて、次は、ＣＬＫ（４）によるサンプル位相４とその前後のサンプル位相３，５に対してＳＣＯＲＥ（４）、ＳＣＯＲＥ（３）、ＳＣＯＲＥ（５）を演算するためのサンプルデータを得るために必要なクロックイネーブル信号ＣＥ（２）〜ＣＥ（６）を活性化し、それによって得られたサンプルデータを用いて位相追跡のための論理演算が位相追跡論理１０１で行われる。この結果、例えばＣＬＫ（５）によるサンプル位相５が最適とされている。その後、バースト終了を検出すると、バースト待ち受けステート（スリープ状態）に戻り、クロックイネーブル信号ＣＥ（１）〜（８）は非活性化（停止）される。
【００８１】
この一部のクロックイネーブル信号だけを活性化して得られたサンプルデータだけを用いた位相追跡論理の演算手法を採用することにより、最適位相追跡における演算量が減り、低消費電力に資することができる。前述の複数積分ブロックに１回の割合で位相追跡論理演算を行う手法を併せて採用すれば、更なる低消費電力に寄与することができる。
【００８２】
図１３には上記実施の形態で説明したシリアル受信回路２を適用したデータ処理システムとしてディジタル形態電話システムが例示される。ここでは、次世代の高速ディジタルワイヤレス通信に対応した移動体通信端末装置１１０において、それぞれ半導体装置としてのベースバンドＩＣ１１１とアナログフロントエンドＩＣ１１２との間の高速シリアル伝送に上述のシリアル受信回路２を適用している。シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）１２０，１２１はシリアル受信回路２に相当する。シリアル送信回路１２２，１２３はシリアル受信回路１２０，１２１に差動シリアル信号線を介して結合され、差動リンクを構成する。差動リンクの伝送速度は例えば１４５６Ｍｂｐｓである。ベースバンドＩＣ１１１はベースバンド部１３０とアプリケーションプロセッサ部１３１から成り、ベースバンド部１３０は前記シリアル受信回路１２０、シリアル送信回路１２３、ＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１２４から成る。アプリケーションプロセッサ部１３１はプロセッサコアを有し、ボイスコーデック及びビデオコーデックの機能を実現し、外部のオーディオＩＣ１１３及びビデオＩＣ１１４にインタフェースされる。アナログフロントエンドＩＣ１１２はアナログフロントエンド部１４０とＲＦ部１４１を有し、アナログフロントエンド部１４０はシリアル受信回路１２１、シリアル送信回路１２２、シリアル受信回路１２１からのディジタル信号をアナログ信号に変換するディジタル・アナログ変換回路（ＤＡＣ）１２６、アナログ信号をディジタル信号に変換してシリアル送信回路１２２に出力するアナログ・ディジタル変換回路（ＡＤＣ）１２７を有する。ＲＦ部１４１はＤＡＣ１２６の出力を受けて周波数変調を行う周波数変調器１４２、周波数変調器１４２の出力を電力増幅してアンテナ１４４を駆動する電力増幅器１４３、アンテナ１４４で受信した信号を増幅する電力増幅器１４５、電力増幅器１４５の増幅出力を周波数復調してＡＤＣ１２７に与える周波数復調器１４６から成る。差動リンクに用いる同期クロック信号ＣＫ３は発振器１４８から供給される。このクロック信号ＣＫ３は、特に制限されないが、他のクロック信号ＣＫ１，ＣＫ２から分離されている。移動体通信端末装置１１０は無線基地局装置１１５と移動体通信を行う。
【００８３】
図１４には上記実施の形態で説明したシリアル受信回路２を適用したデータ処理システムとしてマルチＲＡＴシステムが例示される。
【００８４】
携帯電話は、様々な通信方式が各所から提案されている。GSM（Global System for Mobile Communications）は第２世代の携帯電話システムのディジタル無線通信方式の一つであり、欧州やアジアを中心に多くの国家で利用されているのが強みである。W-CDMA(Wideband-CDMA)は第３世代携帯電話の通信方式の一つで、多重化方式にCDMA（Code Division Multiple Access）を採用しているため電波干渉の耐性に優れており、また、一つの搬送波で同時に多数のユーザーを収納できるのが特徴である。LTE(Long Term Evolution)は２０１０年から世界各地で商用開始が見込まれている携帯電話の新たな通信方式の一つであり、第3世代携帯電話と同じ周波数帯域を使用することも想定しているため第3.9世代とも呼ばれることもある。下りの多重化方式にOFDMA(Orthogonal Frequency Division Multiplexing Access)、上りの多重化方式にSC-FDMA(Single Carrier-Frequency Division Multiple Access)を採用している。更にMIMO(Multi Input Multi Output)といったマルチアンテナ技術を応用することにより、非常に高速なパケット通信を実現出来るのが特徴である。
【００８５】
近年では、日本の携帯電話端末も複数の通信方式に対応したベースバンドＩＣを搭載し、グローバルローミング対応を謳うのが流行となっている。図１４は上記三つの通信方式に対応したマルチＲＡＴ(Radio Access Technology)システムの一例として移動体通信端末装置１７０と無線基地局装置１７１が示される。図１４の移動体通信端末装置１７０は、それぞれ半導体装置としてのベースバンドＩＣ１６０とアナログフロントエンドＩＣ１５０との間の高速シリアル伝送に上述のシリアル受信回路２を適用している。シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）１２０，１２１はシリアル受信回路２に相当する。シリアル送信回路１２２，１２３はシリアル受信回路１２０，１２１に差動シリアル信号線介して結合され、差動リンクを構成する。差動リンクの伝送速度は例えば１４５６Ｍｂｐｓである。ベースバンドＩＣ１６０はベースバンド部１６１とアプリケーションプロセッサ部１３１から成り、ベースバンド部１６１は前記シリアル受信回路１２０、シリアル送信回路１２３、ＭＯＤＥＭインタフェース１６５、ＬＴＥ用のＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１６２、Ｗ−ＣＤＭＡ用のＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１６３、ＧＳＭ用のＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１６４から成る。アプリケーションプロセッサ部１３１はプロセッサコアを有し、ボイスコーデック及びビデオコーデックの機能を実現し、外部のオーディオＩＣ１１３及びビデオＩＣ１１４にインタフェースされる。アナログフロントエンドＩＣ１５０はアナログフロントエンド部１５７とＬＴＥ用のＲＦ部１５１、Ｗ−ＣＤＭＡ用のＲＦ部１５２、ＧＳＭ用のＲＦ部１５３、送受信アンテナ共用器であるデュプレクサ１５，１５５、及びアンテナスイッチ１５６を有する。アナログフロントエンド部１５７はシリアル受信回路１２１、シリアル送信回路１２２、ディジタル・アナログ変換回路（ＤＡＣ）１２６、及びアナログ・ディジタル変換回路（ＡＤＣ）１２７を有する。夫々のＲＦ部１５１，１５２，１５３は周波数変調器、周波数変調器の出力を電力増幅する電力増幅器、受信した高周波信号を増幅する電力増幅器、この電力増幅器の増幅出力を周波数復調する周波数復調器から成る。差動リンクに用いる同期クロック信号ＣＫ３は発振器１４８から供給される。移動体通信端末装置１７０は無線基地極装置１７１とＬＴＥ、Ｗ−ＣＤＭＡ又はＧＳＭのプロトコルに従って移動体通信を行う。
【００８６】
図１５は上記実施の形態で説明したシリアル受信回路２を移動体通信端末装置のデバイス間インタフェースに応用した例を示すブロック図である。移動体通信端末装置１８０は、夫々半導体装置として個別化されたビデオＩＣ１８１、アプリケーションプロセッサ１８２、ベースバンドＩＣ１８３、及びアナログフロントエンドＩＣ１８４を備え、夫々の半導体装置間の高速シリアル伝送に上述のシリアル受信回路２を適用している。シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）１９１はシリアル受信回路２に相当する。シリアル送信回路１９０はシリアル受信回路１９１に差動シリアル信号線を介して結合され、差動リンクを構成する。それぞれの半導体装置は、それぞれ異なるパッケージに封入されていてもよい。また、上記半導体装置のうち、二つもしくは二つ以上を一つのパッケージに封入して構成されていてもよい。何れの場合においても、半導体装置間は、上記シリアル受信回路を介して互いに接続される。差動リンクの伝送速度は例えば１４５６Ｍｂｐｓである。差動リンクによるシリアル通信の用いるクロック信号ＣＫ３の発振回路１４８は他のクロック信号ＣＫ１，ＣＫ２から分離されている。
【００８７】
以上説明したシリアル受信回路によれば以下の作用効果を得ることが出切る。
【００８８】
（１）多相クロック信号によるオーバーサンプリングを行うことにより、高速にロックアップして入力シリアル信号から理想的な受信信号を得ることが出来る。
【００８９】
（２）バーストの受信状態をステートマシンで管理することにより、不要な多相サンプリングクロック信号のイネーブルを停止して、消費動作電流を削減することができる。初期位相検出ステートでは、最適なサンプル位相のクロック信号と近傍位相の必要なクロック信号のイネーブルを有効とし、それ以外の多相サンプリングクロック信号を停止することで、消費動作電流を削減することができる。また、最適位相と近傍のサンプリングクロック信号のイネーブルを有効とすることにより、参照クロックと入力シリアル信号の位相関係のゆるやかな経時変化（長周期ジッタ）に応答して追跡することができる。バーストの終了を検出したら、全てのクロックイネーブル信号を停止することで更なる消費電流の削減が可能となる。
【００９０】
（３）バーストの受信状態をステートマシンで管理することにより、最適位相選択論理を切り替えることが可能である。高速な同期が求められる初期位相検出ステートでは短時間で最適位相を導出できる位相選択論理を使用する。受信特性の変化が緩やかな位相追跡ステートではより消費動作電流の少ない方式を使用することで、消費動作電流の削減が可能となる。
【００９１】
（４）初期位相決定ステートにおいて、多相サンプリングクロック信号をすべてイネーブルにし、演算量の多い位相選択論理を使用することにより、高速な同期を実現することができる。位相追跡ステートにおいて、多相サンプリングクロック信号のうち、現在選択中位相と隣接する位相のそれをイネーブルにし、その他を停止とすることで消費電流の削減を図る。またこの時、受信したシリアルデータとサンプリングクロックエッジの位相関係の変化を追従できる図７のような位相選択を行うことにより、長周期のジッタに追跡する能力を得る。
【００９２】
（５）リーズナブルな消費電流で、バースト受信中も随時、最適な位相を判定し、動的にデータ選択を切り替えることができる。
【００９３】
（６）ＣＤＲ等において、少ない消費動作電流、受信信号に対する高速なロックアップ、及び長時間に亘る位相追跡能力の要求を満たすことができる。
【００９４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９５】
例えば、本発明におけるシリアル受信回路は装置間やデバイス間で用いられる高速シリアル伝送の受信回路の信号処理方式に広く適用することができ、例えばパーソナルコンピュータやワークステーションの拡張バス（Serial-ATA、PCI-Express、USB、IEEE1394）、携帯電話端末のデバイス間インタフェース（DigRF、Unipro）、有線のディジタル伝送インタフェース（OBSAI、CPRI）、その他にも高速な差動信号のシリアル通信を有する製品に適用可能である。
【００９６】
オーバーサンプリング方式における上述の最適サンプリング位相の演算処理で説明したＮ，Ｍ，Ｌの値は上記説明に限定されず種々変更可能である。
【００９７】
ワンダー追跡能力の無い位相補間方式、例えば既知パターン比較方式でも、クロック信号の一部発振停止を採用することにより消費電力低減に効果を発揮することができる。クロックワンダーを追跡出来ないが、そのような要求が不要な伝送路仕様であればより消費電力の少ない高効率伝送回路が構築できる
【符号の説明】
【００９８】
１…半導体装置
５…プロセッサコア
３…ＭＯＤＥＭ
４…ＤＳＰ
２…シリアル受信回路
ＣＫ１、ＣＫ２…システム用のクロック信号
１１…システム用のＰＬＬ回路
ＣＫ３…シリアルインタフェース用のクロック信号
１０…シリアルインタフェース用のＰＬＬ回路
５０…多相クロック生成部
ＳＲＬＳ…シリアル信号
ＣＬＫ（１）〜ＣＬＫ（Ｎ）…サンプリングクロック信号
５１…クロック遮断部
ＣＥ（１）〜ＣＥ（Ｎ） クロックイネーブル信号
６０〜６２…論理積ゲート
５２…オーバーサンプリング部
７０〜７２…フリップフロップ
ＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）…サンプルデータ
ＭＵＸＤＡＴ…選択データ
５８…バースト検出部
８０…バースト検知通知
８１…バースト終了通知
５５…フレーム先頭検出部
８５…フレーム先頭検出通知
５７…ステートマシン
ＲＥＮ…受信インタフェースイネーブル信号
８２…初期位相検出通知
５６…選択信号生成部
８３…位相追跡通知
８４…位相選択信号
９０…入力レジスタ
９１…比較回路
９２…シフトレジスタ回路
９３…加算回路
９４…位相選択演算部
ＳＵＭ（１）〜ＳＵＭ（４）…加算値
１００…初期位相決定論理
１０１…位相追跡論理
INIT_PHASE…初期位相決定論理１０１が導出した最適位相
TRACK_PHASE…位相追跡論理１０１が導出した最適位相
１０３…デコーダ
１０５…タイミング生成部
１１１…ベースバンドＩＣ
１１２…アナログフロントエンドＩＣ
１２０，１２１…シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）
１６０…ベースバンドＩＣ
１５０…アナログフロントエンドＩＣ
【技術分野】
【０００１】
本発明は、位相の異なる同一周波数の複数の多相クロック信号を用いて受信したシリアル信号に対してオーバーサンプリングを行ってデータを抽出するシリアル受信回路を備えた半導体装置、更にはデータ処理システムに関し、例えばディジタル携帯電話システムに適用して有効な技術に関する。
【背景技術】
【０００２】
送信信号のシリアルデータや受信回路のサンプリングクロックのような電気信号には、ジッタと呼ばれるピコ秒やナノ秒単位での時間軸方向の揺らぎの現象が存在し、数百メガHzを超えるような高速伝送になると伝送ビットエラーの主要な要因となる。ジッタの原因としては、電子の熱雑音、電源電圧や温度の変動による電子回路の素子の伝搬遅延量の変動などが挙げられる。ジッタは要因や揺らぎの特徴から複数のパラメータに分類されるが、測定手法や技術分野によっても取り扱いは様々である。ジッタ成分として、短時間で非周期的に揺らぐランダムジッタがある。ランダムジッタは伝送規格の中でも厳密に制限されており、回路設計時にも十分に配慮されている。その他にも、電気回路のクロック周波数に関連した周期性を持つジッタ成分が存在する。こういった周期性ジッタ（特に長周期の成分はワンダーとも呼ぶ）も、長時間安定して伝送を継続する上で障害となるため、高速シリアル伝送の受信回路にＣＤＲ（Clock and Data Recovery）と呼ばれる技術が必要となる。
【０００３】
ＣＤＲは入力されるシリアル信号からデータ成分と最適な位相関係を持つクロック成分を分離して抽出する電気信号の伝送技術であるが、ＣＤＲは、高速な差動信号のシリアル通信分野で多く用いられ、大きく二つの方式に分類することが出来る。
【０００４】
一つ目の方式であるＰＬＬ（Phase Locked Loop）を用いた位相同期方式は、受信したシリアルデータの変化点とサンプリングクロックエッジの位相差を検出し、内蔵するVCO（Voltage Control Oscillator）をチャージポンプで制御することにより、シリアルデータに同期したクロック成分を再生する。この再生クロックを基準としてシリアルデータをサンプリングすることにより受信信号の再生が可能となる。狭義でＣＤＲと呼ぶときは位相同期方式を指すことが多い。ＰＬＬを用いた従来技術としては文献１に記載の発明がある。
【０００５】
二つ目の方式は、位相の異なる同一周波数の複数の多相クロック信号を用いて、受信したシリアルデータをオーバーサンプリングする位相補間方式である。参照クロックからN本の多相クロックを生成し、フリップフロップを用いてN系列分のサンプリングデータを得る。その後、クロックと最適な位相関係にあるデータ信号をディジタル信号処理により選択して受信信号を得る。位相補間方式は、一般的にＰＬＬを用いた位相同期方式に比べて実装が容易であり消費電力も少ない。オーバーサンプリングを用いた従来技術としては特許文献２，３，４に記載の発明がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４０７７４５４号公報
【特許文献２】特開２００２−１９０７２４号公報
【特許文献３】特開２００５−１９２１９２号公報
【特許文献４】特開２００６−２６２１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
位相同期方式は、ＰＬＬ回路のＶＣＯ（voltage controlled oscillator）が受信したシリアルデータに同期するまで、一般的に数百〜数千クロックサイクルの時間を必要とする。そのため受信信号入力から短時間で受信開始を要求するような規格に対応するのは難しい。またＶＣＯは高速化に伴って消費電流が大きくなりがちであり、省電力が要求される移動端末のような装置に大量に搭載するには不向きである。特に複数の差動リンクを搭載するケースでは、受信回路の個数分のＶＣＯが追加で必要となるため、合計の消費動作電流が大きくなってしまう。
【０００８】
一方、位相補間方式は受信回路毎に専用のＶＣＯを必要としないため、特に複数のシリアル通信チャネル（差動リンク）を搭載する場合には、位相同期方式に比べて少ない消費動作電流で実装出来る。また、実際にオーバーサンプリングで観測した信号を元に、最適な位相を判断するため、数サイクル〜数十クロックサイクルと非常に高速に、シリアルデータに同期することが可能である。しかしながら、従来の位相補間方式はフレームの先頭に付随するユニークなコードに対するパターンマッチングによって最適な位相を判断するためパターンに応じて回路構成を相違させなければならない。例えば、複数の通信プロトコルに対応するには対応する最適位相を判定する回路構成を通信プロトコル毎にもたなければならない。
【０００９】
また、近年の伝送レート高速化のニーズに伴い、多相クロックの位相精度の向上と、更なる多相化の要求が増し、クロックの更なる多相化は回路面積の増加につながり、低消費動作電流のメリットも享受しにくくなる。
【００１０】
更に、通信フレームの先頭で最適な位相を判別しても、伝送路特性に経時的変化により、フレームの途中で最適な位相が変化する虞があり、特定のパターンマッチングではそれに対応することができない。伝送路特性の経時的変化の一例として、電源電圧の変動によるアナログ素子（シリアルデータの入力バッファなどに用いられる）の伝搬遅延量が増減する現象が挙げられる。電源電圧が低下するとアナログ素子の伝搬遅延量は増加し、電源電圧が上昇すると逆に減少する傾向にある。こういった素子の傾向は長周期ジッタの原因となり、次のフレームまで最適な位相を再決定することが出来なければ、通信途中でビットエラーを発生させる可能性がある。動的に最適クロック信号を選択して、長周期ジッタを追跡できるようにすることが必要となる。しかも、最適クロック信号の動的な追跡を行うための新たな動作の追加を伴うから、更なる定消費電力を考慮することが必要である。
【００１１】
本発明の目的は、電力消費を抑えて長周期ジッタに起因するビットエラーの発生を抑制することができるシリアル受信回路を備えた半導体装置を提供することにある。
【００１２】
本発明の別の目的は、半導体装置間のシリアルインタフェースで電力消費を抑えて長周期ジッタに起因するビットエラーの発生を抑制することができるデータ処理システムを提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、クロック信号に同期してシリアル信号を受信するシリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する。
【００１６】
これにより、データサンプリングの最適位相を受信動作の途中で更新できるから長周期ジッタに起因するビットエラーの発生を抑制することができる。更に、長周期ジッタに起因する位相のずれは段階的に且つ緩やかに生ずるから、第１モードで一旦最適位相を判別した後は、サンプリング数を減らしたサンプリング結果に基づいて最適位相の判別を行っても充分であり、その演算量を低減でき、これによって低消費電力が実現される。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１８】
すなわち、クロック同期によるシリアル受信において電力消費を抑えて長周期ジッタに起因するビットエラーの発生を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】図１はシリアル受信回路の構成を例示するブロック図である。
【図２】図２は本発明の一実施の形態に係る半導体装置を例示するブロック図である。
【図３】図３はリングオシレータで構成した多相クロック生成部を例示する論理回路図である。
【図４】図４は図３の多相クロック生成部で生成されるサンプリングクロック信号のクロック波形図である。
【図５】図５は選択信号生成部の詳細を例示するブロック図である。
【図６】図６は位相選択演算部の詳細を例示するブロック図である。
【図７】図７はデコーダによるクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）の生成論理を例示する説明図である。
【図８】図８はステートマシンの状態遷移図である。
【図９】図９はステートマシンの制御フローチャートである。
【図１０】図１０はシリアルデータのオーバーサンプリングの結果から最適位相を選択するまでの動作を示すフローチャートである。
【図１１】図１１は初期位相決定論理と位相追跡論理の二つの位相選択論理を使用したときの動作タイミングチャートである。
【図１２】図１２はＮ＝８，Ｌ＝３の場合におけるクロックイネーブル信号の変化タイミングを例示するタイミングチャートである。
【図１３】図１３は本実施の形態によるシリアル受信回路を適用したデータ処理システムとしてディジタル形態電話システムを例示するブロック図である。
【図１４】図１４は本実施の形態によるシリアル受信回路を適用したデータ処理システムとしてマルチＲＡＴシステムを例示するブロック図である。
【図１５】図１５は本実施の形態によるシリアル受信回路を移動体通信端末装置のデバイス間インタフェースに応用した例を示すブロック図である。
【発明を実施するための形態】
【００２０】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２１】
〔１〕《サンプリング位相の初期検出と変動追跡》
本発明の代表的な実施の形態に係る半導体装置は、クロック信号（ＣＬ３）に同期してシリアル信号を受信するシリアル受信回路を備える。前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリング位相（ＣＬＫ（１）〜ＣＬＫ（Ｎ））に同期して前記シリアル信号（ＳＲＬＳ）をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モード（初期位相検出モード）と、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モード（位相追跡モード）と、を有する。
【００２２】
上記により、データサンプリングの最適位相を受信動作の途中で更新できるから長周期ジッタに起因するビットエラーの発生を抑制することができる。更に、長周期ジッタに起因する位相のずれは段階的に且つ緩やかに生ずるから、第１モードで一旦最適位相を判別した後は、サンプリング数を減らしたサンプリング結果に基づいて最適位相の判別を行っても充分であり、その演算量を低減でき、これによって低消費電力が実現される。
【００２３】
〔２〕《判別動作サイクル》
項１の半導体装置において、前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い。長周期ジッタによる位相変動は一旦判別された最適位相が精々隣のサンプル位相に変動する程度であるから、２モードによる判別動作のサイクルが長くてもビットエラーの虞はなく、更なる低消費電力に資することができる。
【００２４】
〔３〕《判別論理》
項２の半導体装置において、前記シリアル受信回路は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する。
【００２５】
これによれば、隣のサンプリング信号との一致／不一致などに、基づいてシリアル信号の位相変動による影響のないサンプリング位相を判別するものであり、既知のシンボルパターンとの比較によって最適なサンプリング位相の判別を行うものではないから、種々の通信プロトコルのシリアル受信に広く且つ容易に対応することができる。
【００２６】
〔４〕《重みを用いた判別論理》
項３の半導体装置において、前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコア（ＳＣＯＲＥ（ｎ））を計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。重みを用いた評価により上記判別に精度を高くすることが容易である。
【００２７】
〔５〕《同期パターンを用いたサンプリング》
項４の半導体装置において、前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンを用いて前記第１モードによる判別を行い、前記フレームの先頭に配置されたフレームデリミタパターンを検出することによって、前記第２モードによる判別を行う。これにより、フレームデリミタパターンを含めてフレーム全体に対してエラーなくデータ受信することができる。これに対応できる同期パターンの形式は項２より一切限定されない。
【００２８】
〔６〕《フレームデリミタパターン前の初期位相検出》
項５の半導体装置において、前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部（５２）と、前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部（５６）と、前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択するする選択部（５３）と、前記同期パターンの検出に応答して前記判別部を前記第１動作モードで動作させ、前記フレームデリミタパターンの検出に応答して、前記判別部を前記第２動作モードで動作させる制御部（５７）と、を有する。
【００２９】
〔７〕《判別論理》
項６の半導体装置において、前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する。
【００３０】
〔８〕《重みを用いた判別論理》
項７の半導体装置において、前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。
【００３１】
〔９〕項８の半導体装置において、前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい。フレームデリミタパターン前に最適なサンプリング位相の検出を完了させることができる。
【００３２】
〔１０〕《初期位相検出、最適位相追跡》
本発明の別の実施の形態に係る半導体装置は、クロック信号に同期してシリアル信号を受信するシリアル受信回路を備え、前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択する選択部と、前記シリアル信号の入力検出に応答して前記判別部を前記第１動作モードで動作させ、前記シリアル信号に含まれる所定パターンの検出に応答して、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードで動作させる制御部と、を有する。
【００３３】
〔１１〕《判別論理》
項１０の半導体装置において、前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する。
【００３４】
〔１２〕《重みを用いた判別論理》
項１１の半導体装置において、前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。
【００３５】
〔１３〕項１２の半導体装置において、前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い。
【００３６】
〔１４〕《同期パターンを用いたサンプリング》
項１３の半導体装置において、前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンの検出に応答して前記判別部を前記第１モードで動作させ、前記フレームの先頭に配置されたフレームデリミタパターンの検出に応答して前記判別部を前記第２モードで動作させ、
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい。
【００３７】
〔１５〕《データ処理システム》
本発明の更に別に実施の形態に係るデータ処理システムは、相互に一方から他方に伝送されたシリアル信号をクロック信号に同期して受信する一対の半導体装置を備える。前記夫々の半導体装置は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する。
【００３８】
〔１６〕《判別論理》
項１５のデータ処理システムにおいて、前記選択部は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する。
【００３９】
〔１７〕《重みを用いた判別論理》
項１６のデータ処理システムにおいて、前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する。
【００４０】
〔１８〕項１７のデータ処理システムにおいて、前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い。
【００４１】
〔１９〕項１８のデータ処理システムにおいて、一の前記半導体装置はベースバンドプロセッサ部（１３０）を含み、他の前記半導体装置はアナログフロントエンド部（１４０）を含む。
【００４２】
〔２０〕項１８のデータ処理システムにおいて、一の前記半導体装置はベースバンドプロセッサ部（１８３）を含み、他の前記半導体装置はアプリケーションプロセッサ部（１８２）を含む。
【００４３】
２．実施の形態の詳細
図２には本発明の一実施の形態に係る半導体装置が例示される。同図に示される半導体装置1は、特に制限されないが、公知の相補型ＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。この半導体装置１は、例えばプロセッサ機能と共にディジタル信号処理機能等を備え、他の半導体装置と差動シリアルによる高速インタフェース機能が搭載された、システム・オン・チップのベースバンドＩＣとして構成される。
【００４４】
半導体装置１は、プロセッサコア（中央処理装置、ＣＰＵ）５を中心に、ＭＯＤＥＭ（modulator-demodulator）３及びＤＳＰ（Digital Signal Processor）４等のディジタル信号処理部を搭載し、クロック同期でシリアル受信を行うシリアル受信回路（ＳＲＬＩＦ）２、非同期で送受信を行うＵＡＲＴ（Universal Asynchronous Receiver Transmitter）６、及び外部バス制御などを行うバスステートコントローラ（ＢＣＯＮＴ）７等を備える。９は内部バスである。プロセッサコア５、ＭＯＤＥＭ３、ＤＳＰ４、ＵＡＲＴ６、及びバスステートコントローラ７の同期動作に用いるクロック信号ＣＫ１、ＣＫ２はシステム用のＰＬＬ（Phase Locked Loop）回路（ＳＹＳＰＬＬ）１１で生成する。ＰＬＬ回路１１はクロック端子Ｐ１に接続された外部クロック源２０からクロック入力バッファ１４に供給されたクロック信号を入力し、位相比較器３０、ループフィルタ３１、電圧制御発振器３２、及び分周器３３から成る帰還系で当該クロック信号に対して周波数と位相が一定に制御されたクロック信号を生成し、これをそれぞれ分周器３５，３４で分周して周波数が異なる複数のクロック信号、または周波数が同じクロック信号（クロック信号ＣＫ１、ＣＫ２）を生成する。
【００４５】
差動信号入力端子Ｐ３，Ｐ４から差動シリアル信号を入力する差動信号受信バッファ１２はシリアル信号ＳＲＬＳをシリアル受信回路２に供給する。シリアル受信回路２はクロック信号ＣＫ３に同期してオーバーサンプリングによりシリアル信号ＳＲＬＳからデータを取り出し、パラレル信号ＰＲＬＳとしてモデム３に与える。モデム３は与えられたパラレル信号ＰＲＬＳを復調する。クロック信号ＣＫ３はシリアルインタフェース用のＰＬＬ回路（ＳＩＰＬＬ）１０で生成する。ＰＬＬ回路１０はクロック端子Ｐ２に接続された外部クロック源２１からクロック入力バッファ１３に供給されたクロック信号を入力し、位相比較器４０、ループフィルタ４１、電圧制御発振器４２、及び分周器４３から成る帰還系で当該クロック信号に対して周波数と位相が一定に制御されたクロック信号ＣＫ３を生成する。前記シリアル受信回路２、クロック入力バッファ１２，１３は、特に制限されないが、プロセッサコア５からの指示に基づいて受信動作が必要にされるとき、ＭＯＤＥＭ３から出力される受信インタフェースイネーブル信号ＲＥＮによって操作の活性／非活性が制御される。
【００４６】
前記シリアルインタフェース用のＰＬＬ回路１０は高速伝送のクロック周波数を得るための回路であり、システム用のＰＬＬ回路１１とは独立したクロック生成回路を構成している。これはＤＳＰ４やＭＯＤＥＭ３によるディジタル信号処理及びディジタル復調、そしてプロセッサコア５の命令実行動作により消費電流に激しい増減を生じ、これにより電源電圧変動が発生し、そのせいで増加する電圧制御発振器のジッタがシリアル受信回路２における高速シリアルインタフェースに好ましくない影響を与えるからである。シリアルインタフェース用のＰＬＬ回路１０とシステム用のＰＬＬ回路１１を別に実装すればこの問題を排除できる。ただし伝送規格の低ジッタ要求に十分耐えられるＰＬＬ回路が用意できる場合には兼用し、シリアル用のクロック信号とシステム用のクロック信号との両方を生成することも可能である。その場合には、ベースバンドＩＣとしての半導体装置１全体の消費動作電力をより低減することができる。
【００４７】
図１にはシリアル受信回路２の構成が例示される。多相クロック生成部５０はリファレンスクロック信号としてクロック信号ＣＫ３を入力する。シリアル信号ＳＲＬＳとクロック信号ＣＫ３の位相関係は定義される必要がないが、周波数は同期している必要がある。多相クロック生成部５０はクロック信号ＣＫ３に対して周波数が同一で、2π/Nずつ位相の異なるN本のサンプリングクロックとしてのクロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）を生成して出力する。ここでは、クロック信号ＣＫ３及びクロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）の周波数をｆとする。多相クロック生成部５０は図３に例示されたリングオシレータで構成され、例えば図４のクロック波形を有する。ただし、N本の多相クロックを生成する方式は、これに限定されない。
【００４８】
クロック遮断部５１はクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）を一方の入力に受ける２入力型の論理積ゲート６０〜６２によってクロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）のクロックゲーティングを行う。
【００４９】
オーバーサンプリング部５２はN本の多相クロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）のエッジを用いて、一つのシリアル信号ＳＲＬＳをN個のフリップフロップ（ＦＦ）７０〜７２にてオーバーサンプリングし、N本のサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）を得る。
【００５０】
選択信号生成部５６は、サンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）に基づいて安定した位相関係を持つ多相クロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）を判定し、位相選択信号８４と、クロック遮断部５１に提供するN本のクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）を生成する。安定した位相関係とは、サンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）に基づいて前記シリアル信号ＳＲＬＳの位相変動によるサンプリング結果への影響がない若しくは影響が少ない、ということである。
【００５１】
データ選択部５３は、選択信号生成部５６で決定されたサンプリング位相のサンプリングクロック信号でサンプリングされたサンプルデータを位相選択信号によって選択し、選択データＭＵＸＤＡＴとして出力する。並直変換回路５４は、選択データＭＵＸＤＡＴをパラレル信号ＰＲＬＳに変換し、後のディジタル信号処理で扱いやすいサンプリング周波数に信号を変換する。
【００５２】
バースト検出部５８はシリアル信号ＳＲＬＳのバーストの開始を検出してバースト検知通知（バースト検知信号）８０を活性化し、バーストの終了を検出してバースト終了通知（バースト終了信号）８１を活性化する。フレーム先頭検出部５５はＳＯＦ（Start Of Frame、フレーム先頭）を検出して、フレーム先頭検出通知８５を活性化する。バーストとは差動リンクすなわち差動入力端子Ｐ３，Ｐ４に1ビット以上の連続するシリアルデータが伝送されている状態を指す。例えば、１０２４ビット前後のシリアルデータを一つのバーストとして扱うが、場合によってはもっと長いバーストを取り扱うケースも存在する。逆に差動リンクにバーストが現れていない状態をここではスリープと呼ぶことにする。また、フレームとは通信プロトコルで定義されたデータ伝送単位を指す。論理的なフレームの先頭はシリアルデータのユニークなビット列として定義したフレームデリミタパターンを持ち、フレーム先頭検出部５５はフレームデリミタパターンの照合によってフレームの先頭を検知する。
【００５３】
ステートマシン５７は受信インタフェースイネーブル信号ＲＥＮが活性化されると、シリアル信号ＳＲＬＳの受信状態を管理して、選択信号生成部５６の動作を制御する。ステートマシン５７はバースト検出通知８０の活性化に応答して初期位相検出通知（初期位相検出信号、第１検出信号）８２で選択信号生成部５６に多相クロック信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）のうち安定した位相関係を持つサンプル位相を初期的に判別する初期位相検出動作を指示し、フレーム先頭検知通知信号８５の活性化に応答して位相追跡通知（位相追跡信号、第２検出信号）８３で選択信号生成部５６にその後のシリアル信号ＳＲＬＳの長周期ジッタによる影響に対して安定なサンプル位相を更新する位相追跡動作を指示する。
【００５４】
図５には選択信号生成部５６の詳細が例示される。選択信号生成部５６はN本のサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）を入力して周波数ｆのクロック信号（例えばクロック信号ＣＫ３）でラッチする入力レジスタ９０を備える。入力レジスタ９０にラッチされたサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）と次のクロックサイクルで選択信号生成部５６に入力されるサンプルデータＳＭＰＬＤＡＴ（１）とを時系列に隣同士で排他的論理和によって比較する比較回路９１が設けられ、その比較結果は周波数ｆのクロック信号で順次のシフトレジスタ回路９２に送られてラッチされる。比較回路の夫々の排他的論理和の値は、隣り合うサンプル位相によるサンプルデータが相違するとき論理値“１”にされる。要するに排他的論理和が“１”にされる二つのサンプル位相の間でシリアル信号の値が変化していることを意味する。ＲＥＧは夫々周波数ｆのクロック信号でラッチ動作を行うラッチ回路である。比較回路９１による隣り合うサンプルデータに対する排他的論理和結果の同一系列毎に、シフトレジスタ回路９２の入力と各ラッチ段の出力を加算器ＡＤＤで加算する加算回路９３が設けられる。加算器ＡＤＤの出力はその値が大きければ対応する二つのサンプル位相の間でシリアル信号の値が変化している回数が多いことを意味する。二つのサンプル位相の間におけるシリアル信号値の変化は、ジッタに影響されない信号変化もあれば、ジッタに影響された信号変化もある。結局、ジッタに影響されることのないサンプルデータは、加算器ＡＤＤの出力が０に対応されるサンプル位相でサンプリングされたデータである。
【００５５】
Ｍは加算回路９３で遡って加算する平均回数、即ち、排他的論理輪による比較結果の系列が周波数ｆのクロック信号のＭサイクルあること、を示す。シリアル信号ＳＲＬＳのこのMサイクル分に期間を積分ブロックとも称することにする。上記より、Ｍを大きくすれば、長時間安定を保っている位相をより精度良く判定できるようになる。但し、伝送路特性（例えばシリアル伝送における伝搬遅延量）の経時的変化に対する応答速度が鈍化する。最適位相判定の精度と応答速度はトレードオフの関係にあり、最適なＭの値はシリアルデータのジッタの最大の規格値と多相クロックのジッタトレランス性能から、設計の際に検討されて決定される事項である。
【００５６】
図５では例として、多相クロックの本数Ｎ＝４、排他的論理輪による比較結果系列のサイクル数Ｍ＝５の場合を一例とする。４本のサンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（４）と、隣接する位相のサンプルデータとの排他的論理和を計算し、最初の比較値TRANS（m,n）（m=１、n=１〜４）を得る。この結果は続く４段のシフトレジスタ回路９２で順々にラッチ処理され、比較値TRANS（m,n）（m=1、n=1〜4）、TRANS（m,n）（m=2、n=1〜4）、TRANS（m,n）（m=3、n=1〜4）、TRANS（m,n）（m=4、n=1〜4）、TRANS（m,n）（m=5、n=1〜4）の結果が得られる。これらの結果を上述のように組み合わせに分けて、４個の加算値ＳＵＭ（１）〜ＳＵＭ（Ｎ）を得る。これらの結果は位相選択演算部９４に入力される。
【００５７】
図６には位相選択演算部９４の詳細が例示される。ここでは便宜上図５と同様にＮ＝４、Ｍ＝５とする。加算値ＳＵＭ（１）〜ＳＵＭ（４）は初期位相決定論理１００と位相追跡論理１０１の二つの論理回路に入力される。初期位相決定論理１００と位相追跡論理１０１の論理構成の詳細については後で説明するが、概略的には、加算値ＳＵＭ（１）〜ＳＵＭ（４）に基づいてシリアル信号ＳＲＬＳの位相変動によるサンプリング結果への影響が少ない一つのサンプリング位相を判別する処理である。INIT_PHASEは初期位相決定論理１０１が導出した最適位相であり、TRACK_PHASEは位相追跡論理１０１が導出した最適位相である。詳細は後で説明するが、位相追跡論理１０１は初期位相決定論理１００に比べて判別に用いる演算量が減らされるようにされる。
【００５８】
位相選択演算部９４は、シリアルデータのバースト及びフレームを管理しているステートマシン５７から、初期位相検出通知８２と位相追跡通知８３を入力し、前記初期位相決定論理１００と位相追跡論理１０１のうち何れを有効するかを事前に選択スイッチで制御する。スイッチで選択されて有効にされたな論理回路１００又は１０１の出力結果が後段の論理選択器１０２で選択される。論理選択器１０２で選択された結果は位相選択信号８４として前記データ選択部５３に与えられる。同時に位相選択信号８４を受けるデコーダ１０３は当該位相選択信号８４に基づいてクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）を生成して、必要な多相クロック信号以外のサンプルクロック信号によるサンプリングをディセーブルに制御することで消費電流の低減を図る。
【００５９】
更に、更新タイミング生成部１０５が設けられ、初期位相検出通知８２と位相追跡通知８３を用いて、バーストの受信状態を判断し、各位相選択論理１００，１０１の演算周期を決定する。位相追跡論理１０１はPHASE_UPDATEがイネーブルとなる積分ブロックの時だけTRACK_PHASEを導出する。この例では初初期位相検出通知８２で指示される初期位相の検出動作（初期位相検出ステート参照）では、常にPHASE_UPDATEをイネーブルにしているが、位相追跡通知８３で指示される位相追跡動作（位相追跡ステート参照）では、複数積分ブロック例えば２積分ブロックにつき１回だけPHASE_UPDATEをイネーブルにする。これによりTRACK_PHASEを、複数積分ブロックにつき一回だけ更新することが可能となり、位相追跡動作における消費動作電流を低減することができる。TRACK_PHASEをイネーブルにする周期は、要求される伝送路の特性に応じてシリアル受信回路２の動作開始前にプロセッサコア５等によって図示を省略する制御レジスタに初期設定される。長周期ジッタの周波数が低ければ、TRACK_PHASEのイネーブル周期もそれに応じて大きくすることが出来、消費動作電流の削減は更に大きくなる。位相追跡動作における演算手法は初期位相決定論理における演算手法と同じでも電力消費は実現され、この複数積分ブロックにつき一回だけ位相追跡のための演算を行う手法には、位相追跡動作における後述のクロックイネーブル制御を併用することも可能である。
【００６０】
図８はステートマシン５７の状態遷移図であり、図９はステートマシンの制御フローチャートである。ステートマシンは受信インタフェースイネーブル信号ＲＥＮが活性化されることで動作を開始し、受信ＯＦＦステートＳＴ１からバースト待ち受けステートＳＴ１に遷移する。バースト待ち受けステートＳＴ１では、初期位相検出通知８２と位相追跡通知８３は非活性とされ、且つ全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）は無効とされ、消費動作電流を極力削減している。バースト待ち受けステート２中に、バースト検出部５８でシリアルデータのバースト開始を検出すると（Ｓ１）、第1モードとしての初期位相検出ステートＳＴ３に遷移する。初期位相検出ステートＳＴ３中は、初期位相検出通知８２を活性化し、且つ位相追跡通知８３を非活性にすることで（Ｓ２）初期位相選択論理１００を有効にする。また、最適な位相を持つ多相クロックを探すために、全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）を有効にする。
【００６１】
初期位相検出ステートＳＴ３中に、フレーム先頭検出器５５にてフレーム先頭を受信したことを検出すると（Ｓ３）、第２モードとしての位相追跡ステートＳＴ４に遷移する。位相追跡ステートＳＴ４中は、初期位相検出通知８２を非活性とし、且つ位相追跡通知８３を活性にする（Ｓ４）ことで、位相追跡論理１０１を有効にする。また位相選択演算部９４のデコーダ１０３により、最適位相のクロックとその近傍のクロックのクロックイネーブル信号を有効にし、他のクロックイネーブル信号を停止する。クロック遮断部５１では有効なクロックイネーブル信号のみをイネーブルレベルとすることで消費電流を低減しつつ、最適位相を追跡し続ける。
【００６２】
位相追跡ステートＳＴ４中に、バースト検出部５８でシリアル信号ＳＲＬＳのバースト終了を検出すると（Ｓ５）、バースト待ち受けステートＳＴ１に戻る。この際、初期位相検出通知８２と位相追跡通知８３を非活性にし、全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（４）を無効にして（Ｓ６）、消費動作電流を削減する。そして次のバースト開始を検出するまで待機する。
【００６３】
図１１には初期位相決定論理と位相追跡論理の二つの位相選択論理を使用したときの動作タイミングチャートが示される。図６で説明したとおり位相選択演算部９４は二つの位相選択論理として初期位相決定論理１００と位相追跡論理１０１を実装している。
【００６４】
初期位相決定論理１００は初期位相検出ステートＳＴ３において用いられる位相選択論理であり、バーストを検出してから、フレーム先頭を検出するまでの短時間で最適位相INIT_PHASEを決定する必要がある。初期位相決定論理１００は短時間で最適位相を算出するために、毎積分サイクル位相選択のための演算を行う。
【００６５】
位相追跡論理１０１は位相追跡ステートＳＴ４において用いられる位相選択論理であり、フレーム先頭検出後からバースト終了まで、最適位相を再導出し続ける。TRACK_PHASEの更新周期を長周期ジッタで最適位相が変化する時間よりも十分に短く設定すれば、位相追跡ステートＳＴ４にて最適位相を追跡し続けることが可能となる。
【００６６】
図１１の例に従えば、初期位相検出ステートＳＴ３において積分ブロック１から最適位相INIT_PHASEとしてＡが導出され、積分ブロック２から最適位相INIT_PHASEとしてＢが導出され、積分ブロック３から最適位相INIT_PHASEとしてＣが導出される、というように、毎積分ブロックで位相決定論理による演算が行われる。位相追跡ステートＳＴ４では、PHASE_UPDATEがイネーブルとなる積分ブロック５から最適位相TRACK_PHASEとしてＤが導出され、積分ブロック７から最適位相TRACK_PHASEとしてＥが導出される。
【００６７】
図１０には、シリアルデータのオーバーサンプリングの結果から最適位相を選択するまでの動作フローが例示される。ここではオーバーサンプリング用の多相クロック本数Ｎ＝４、排他的論理輪による比較結果系列のサイクル数Ｍ＝５の場合を一例とする。
【００６８】
シリアル信号ＳＲＬＳを過去Ｍサイクル分オーバーサンプリングした結果から一回、最適な位相選択信号８４を導出する。そのＭサイクルの時間幅をここで積分ブロックと呼ぶ。図１０の例では積分ブロックは５サイクル分の時間に相当する。
【００６９】
シリアル信号ＳＲＬＳには、例えば高速シリアルインタフェースの送信部に由来するジッタにより、周期に僅かながら変動を生じ、そのままではサンプリングの誤りを生ずる虞がある。図１０では、ジッタによるサンプリング誤りの抑制を一例とする。このケースではＮ＝４であるため多相クロック信号としてを４本のサンプリングクロック信号を使用する。シリアルデータ１サイクル（波長Ｔ）を４つのサンプリングクロック信号のエッジでオーバーサンプリングし、サンプルデータＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（４）を得る。
【００７０】
選択信号生成部５６の比較回路９１とシフトレジスタ回路９２を用いて、隣接するサンプリングクロック間のサンプルデータＳＭＰＬＤＡＴ同士で排他的論理和を演算し、変化点検出としてＴＲＡＮＳ（ｍ，ｎ）を得る。その結果を加算して数１の式よりＳＵＭ（ｎ）を導出する。
【００７１】
【数１】
【００７２】
この例ではＭ＝５、ｎ＝１，２，３，４とし、ＳＵＭ（１）＝３、ＳＵＭ（２）＝０、ＳＵＭ（３）＝０、ＳＵＭ（４）＝１となる。これらの結果を位相選択演算部９４に入力し、最適な位相選択信号８４を導出する。
【００７３】
ここで位相選択論理の演算方法について一例を示す。Ｎ個の加算値ＳＵＭ（ｎ）からＮ個のＳＣＯＲＥ（ｎ）を計算する。N個の結果のＳＣＯＲＥ（ｎ）のうち、最小値を持つｎの番号を最適位相として導出する。ＳＣＯＲＥ（ｎ）は数２の式で表される。
【００７４】
【数２】
【００７５】
上記a(l)は、重み係数を示し、パラメータｌの中央で極大値を取り、パラメータｌの最小最大で、極小値を取る窓関数である。ここではa(l)に三角窓関数を適用する場合を例示する。
N=4（L=3）の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=1となる。
N=6（L=5）の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=4、a(4)=2、a(5)=1となる。
N=8（L=7）の時のa(l)の例を挙げれば、
a(1)=1、a(2)=2、a(3)=4、a(4)=8、a(5)=4、a(6)=2、a(7)=1となる。
【００７６】
これらの例ではa(l)の係数を、全て２のべき乗の結果で示している。こうすることにより、バイナリ小数点のビットシフトで、a(l)とSUM(n+l-2)の乗算と等価な結果が得られるので、演算回路を簡略化できるためである。
【００７７】
数２のa(l)とSUM(n+l-2)を乗算し、それらの結果を合計することでSCORE(n)を得る。例えば位相番号n=1に対応するSCORE(1)を得る場合、同じ位相番号を持つSUM(1)に最大の重み係数a(2)=2を乗算し、隣接する位相番号SUM(4)とSUM(1)に対しては、それより小さい重み係数a(1)=1,a(3)=1をそれぞれ乗算する。また、最も遠い位相となるSUM(3)に対して重み係数ゼロを乗算する。
【００７８】
このように、SCORE(1)と同じ位相番号を持つSUM(1)に最大の重み係数を乗算する理由は、位相番号n=1の不安定度（シリアルデータの変化点から、オーバーサンプリングクロックのエッジがどれだけ近いか）、即ちSUM(1)を最も高く評価するためである。更にSUM(n)位相番号がn=1から遠ざかるにつれ、乗算する重み係数を小さくしてゆくことで、隣接する位相の不安定度も評価に加味しつつも、その影響力を調整する。同様の処理をSCORE(2)、SCORE(3)、SCORE(4)についても行い、以下のような結果を得る。
N=4（L=3）の時のSCORE(n)の演算結果を下記に示す。ただしn+l-2=0は4、n+l-2=5は1と置き換える。
SCORE(1) = SUM(4)*a(1) + SUM(1)*a(2) + SUM(2)*a(3) = 7
SCORE(2) = SUM(1)*a(1) + SUM(2)*a(2) + SUM(3)*a(3) = 3
SCORE(3) = SUM(2)*a(1) + SUM(3)*a(2) + SUM(4)*a(3) = 1
SCORE(4) = SUM(3)*a(1) + SUM(4)*a(2) + SUM(1)*a(3) = 5
上記結果において例えばSCORE(1)は、サンプリングクロックCLK(1)によるサンプルデータの安定性を評価した値であり、当該サンプリングクロックCLK(1)によるサンプルデータの安定度を示す加算値SUM(1)にはa(2)という大きな重みを乗算し、その両隣のサンプリングクロックCLK(2)とCLK(4)によるサンプルデータの安定度を示す加算値SUM(2)、SUM(4)にはa(1)、a(3)という小さな重みを乗算して、得られた値になる。上記の結果を見ると、最小値となるのはSCORE(3)である。これは、過去５回分のサンプリングの結果、位相番号n=３が最もシリアルデータの変化点から遠いエッジを持つオーバーサンプリングクロックであることを示している。最適な位相選択信号としてn=3を得る。
【００７９】
上記最適位相の選択論理を踏まえて、図６のデコーダ１０３のデコード論理について説明する。図７にはデコーダ１０３によるクロックイネーブル信号ＣＥ（１）〜ＣＥ（Ｎ）の生成論理が例示される。今までは理解を容易化するためにＮ＝４として説明したが、ここではＮ＝８とする。初期位相検出が指示されたとき（初期位相検出ＯＮ；ＴＲＵＥ）は位相選択信号８４に拘らず全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（８）が活性化（ＨＩＧＨ）される。位相追跡が指示されたとき（位相追跡ＯＮ；ＴＲＵＥ）、位相選択信号８４が選択するサンプル位相に応じてクロックイネーブル信号ＣＥ（１）〜ＣＥ（８）の内の５個が活性化（ＨＩＧＨ）される。これは数２の式においてＮ＝８，Ｌ＝３としてＳＣＯＲＥ（ｎ）を演算する場合を想定する。そして、長周期ジッタによる位相変動は最適位相が精々隣のサンプル位相に変動する程度であることを前提とし、このことは技術的に認知されていることでもある。例えば、位相選択信号８４がサンプル位相（１）を示しているとき、最適位相が変動するとすれば隣のサンプル位相（８）、（２）であるから、サンプル位相（１）、（８）、（２）に対して夫々ＳＣＯＲＥ（１），ＳＣＯＲＥ（８），ＳＣＯＲＥ（２）を演算するために必要なサンプルデータを得るためにクロックイネーブル信号ＣＥ（７）、ＣＥ（８）、ＣＥ（１）〜ＣＥ（３）が活性化される。特に図示はしないが、デコーダ１０３が図７のようなデコード論理を持つ場合、例えば位相追跡論理１０１はデコーダ１０３にデコード結果を受取り、有効な値ＳＵＭ（ｎ）だけを用いて位相追跡のための演算を行うようになっている。
【００８０】
図１２には上述のＮ＝８，Ｌ＝３の場合におけるクロックイネーブル信号の変化タイミングが例示される。スリープ状態から、シリアルデータのバースト開始を検出した後の初期位相ステートでは全てのクロックイネーブル信号ＣＥ（１）〜ＣＥ（８）が活性（有効）化され、全てのサンプルデータを用いて初期位相生成のための論理演算が初期位相決定論理１００で行われる。この結果、例えばＣＬＫ（３）によるサンプル位相３が最適とされている。フレーム先頭を受信したことを検出し、その後の最適位相追跡ステートでは、ＣＬＫ（３）によるサンプル位相３とその前後のサンプル位相２，４に対してＳＣＯＲＥ（３）、ＳＣＯＲＥ（２）、ＳＣＯＲＥ（４）を演算するためのサンプルデータを得るために必要なクロックイネーブル信号ＣＥ（１）〜ＣＥ（５）を活性化し、それによって得られたサンプルデータを用いて位相追跡のための論理演算が位相追跡論理１０１で行われる。この結果、例えばＣＬＫ（４）によるサンプル位相４が最適とされている。最適位相追跡ステートにおいて、次は、ＣＬＫ（４）によるサンプル位相４とその前後のサンプル位相３，５に対してＳＣＯＲＥ（４）、ＳＣＯＲＥ（３）、ＳＣＯＲＥ（５）を演算するためのサンプルデータを得るために必要なクロックイネーブル信号ＣＥ（２）〜ＣＥ（６）を活性化し、それによって得られたサンプルデータを用いて位相追跡のための論理演算が位相追跡論理１０１で行われる。この結果、例えばＣＬＫ（５）によるサンプル位相５が最適とされている。その後、バースト終了を検出すると、バースト待ち受けステート（スリープ状態）に戻り、クロックイネーブル信号ＣＥ（１）〜（８）は非活性化（停止）される。
【００８１】
この一部のクロックイネーブル信号だけを活性化して得られたサンプルデータだけを用いた位相追跡論理の演算手法を採用することにより、最適位相追跡における演算量が減り、低消費電力に資することができる。前述の複数積分ブロックに１回の割合で位相追跡論理演算を行う手法を併せて採用すれば、更なる低消費電力に寄与することができる。
【００８２】
図１３には上記実施の形態で説明したシリアル受信回路２を適用したデータ処理システムとしてディジタル形態電話システムが例示される。ここでは、次世代の高速ディジタルワイヤレス通信に対応した移動体通信端末装置１１０において、それぞれ半導体装置としてのベースバンドＩＣ１１１とアナログフロントエンドＩＣ１１２との間の高速シリアル伝送に上述のシリアル受信回路２を適用している。シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）１２０，１２１はシリアル受信回路２に相当する。シリアル送信回路１２２，１２３はシリアル受信回路１２０，１２１に差動シリアル信号線を介して結合され、差動リンクを構成する。差動リンクの伝送速度は例えば１４５６Ｍｂｐｓである。ベースバンドＩＣ１１１はベースバンド部１３０とアプリケーションプロセッサ部１３１から成り、ベースバンド部１３０は前記シリアル受信回路１２０、シリアル送信回路１２３、ＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１２４から成る。アプリケーションプロセッサ部１３１はプロセッサコアを有し、ボイスコーデック及びビデオコーデックの機能を実現し、外部のオーディオＩＣ１１３及びビデオＩＣ１１４にインタフェースされる。アナログフロントエンドＩＣ１１２はアナログフロントエンド部１４０とＲＦ部１４１を有し、アナログフロントエンド部１４０はシリアル受信回路１２１、シリアル送信回路１２２、シリアル受信回路１２１からのディジタル信号をアナログ信号に変換するディジタル・アナログ変換回路（ＤＡＣ）１２６、アナログ信号をディジタル信号に変換してシリアル送信回路１２２に出力するアナログ・ディジタル変換回路（ＡＤＣ）１２７を有する。ＲＦ部１４１はＤＡＣ１２６の出力を受けて周波数変調を行う周波数変調器１４２、周波数変調器１４２の出力を電力増幅してアンテナ１４４を駆動する電力増幅器１４３、アンテナ１４４で受信した信号を増幅する電力増幅器１４５、電力増幅器１４５の増幅出力を周波数復調してＡＤＣ１２７に与える周波数復調器１４６から成る。差動リンクに用いる同期クロック信号ＣＫ３は発振器１４８から供給される。このクロック信号ＣＫ３は、特に制限されないが、他のクロック信号ＣＫ１，ＣＫ２から分離されている。移動体通信端末装置１１０は無線基地局装置１１５と移動体通信を行う。
【００８３】
図１４には上記実施の形態で説明したシリアル受信回路２を適用したデータ処理システムとしてマルチＲＡＴシステムが例示される。
【００８４】
携帯電話は、様々な通信方式が各所から提案されている。GSM（Global System for Mobile Communications）は第２世代の携帯電話システムのディジタル無線通信方式の一つであり、欧州やアジアを中心に多くの国家で利用されているのが強みである。W-CDMA(Wideband-CDMA)は第３世代携帯電話の通信方式の一つで、多重化方式にCDMA（Code Division Multiple Access）を採用しているため電波干渉の耐性に優れており、また、一つの搬送波で同時に多数のユーザーを収納できるのが特徴である。LTE(Long Term Evolution)は２０１０年から世界各地で商用開始が見込まれている携帯電話の新たな通信方式の一つであり、第3世代携帯電話と同じ周波数帯域を使用することも想定しているため第3.9世代とも呼ばれることもある。下りの多重化方式にOFDMA(Orthogonal Frequency Division Multiplexing Access)、上りの多重化方式にSC-FDMA(Single Carrier-Frequency Division Multiple Access)を採用している。更にMIMO(Multi Input Multi Output)といったマルチアンテナ技術を応用することにより、非常に高速なパケット通信を実現出来るのが特徴である。
【００８５】
近年では、日本の携帯電話端末も複数の通信方式に対応したベースバンドＩＣを搭載し、グローバルローミング対応を謳うのが流行となっている。図１４は上記三つの通信方式に対応したマルチＲＡＴ(Radio Access Technology)システムの一例として移動体通信端末装置１７０と無線基地局装置１７１が示される。図１４の移動体通信端末装置１７０は、それぞれ半導体装置としてのベースバンドＩＣ１６０とアナログフロントエンドＩＣ１５０との間の高速シリアル伝送に上述のシリアル受信回路２を適用している。シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）１２０，１２１はシリアル受信回路２に相当する。シリアル送信回路１２２，１２３はシリアル受信回路１２０，１２１に差動シリアル信号線介して結合され、差動リンクを構成する。差動リンクの伝送速度は例えば１４５６Ｍｂｐｓである。ベースバンドＩＣ１６０はベースバンド部１６１とアプリケーションプロセッサ部１３１から成り、ベースバンド部１６１は前記シリアル受信回路１２０、シリアル送信回路１２３、ＭＯＤＥＭインタフェース１６５、ＬＴＥ用のＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１６２、Ｗ−ＣＤＭＡ用のＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１６３、ＧＳＭ用のＤＳＰ及びＭＯＤＥＭを構成するディジタル信号処理部１６４から成る。アプリケーションプロセッサ部１３１はプロセッサコアを有し、ボイスコーデック及びビデオコーデックの機能を実現し、外部のオーディオＩＣ１１３及びビデオＩＣ１１４にインタフェースされる。アナログフロントエンドＩＣ１５０はアナログフロントエンド部１５７とＬＴＥ用のＲＦ部１５１、Ｗ−ＣＤＭＡ用のＲＦ部１５２、ＧＳＭ用のＲＦ部１５３、送受信アンテナ共用器であるデュプレクサ１５，１５５、及びアンテナスイッチ１５６を有する。アナログフロントエンド部１５７はシリアル受信回路１２１、シリアル送信回路１２２、ディジタル・アナログ変換回路（ＤＡＣ）１２６、及びアナログ・ディジタル変換回路（ＡＤＣ）１２７を有する。夫々のＲＦ部１５１，１５２，１５３は周波数変調器、周波数変調器の出力を電力増幅する電力増幅器、受信した高周波信号を増幅する電力増幅器、この電力増幅器の増幅出力を周波数復調する周波数復調器から成る。差動リンクに用いる同期クロック信号ＣＫ３は発振器１４８から供給される。移動体通信端末装置１７０は無線基地極装置１７１とＬＴＥ、Ｗ−ＣＤＭＡ又はＧＳＭのプロトコルに従って移動体通信を行う。
【００８６】
図１５は上記実施の形態で説明したシリアル受信回路２を移動体通信端末装置のデバイス間インタフェースに応用した例を示すブロック図である。移動体通信端末装置１８０は、夫々半導体装置として個別化されたビデオＩＣ１８１、アプリケーションプロセッサ１８２、ベースバンドＩＣ１８３、及びアナログフロントエンドＩＣ１８４を備え、夫々の半導体装置間の高速シリアル伝送に上述のシリアル受信回路２を適用している。シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）１９１はシリアル受信回路２に相当する。シリアル送信回路１９０はシリアル受信回路１９１に差動シリアル信号線を介して結合され、差動リンクを構成する。それぞれの半導体装置は、それぞれ異なるパッケージに封入されていてもよい。また、上記半導体装置のうち、二つもしくは二つ以上を一つのパッケージに封入して構成されていてもよい。何れの場合においても、半導体装置間は、上記シリアル受信回路を介して互いに接続される。差動リンクの伝送速度は例えば１４５６Ｍｂｐｓである。差動リンクによるシリアル通信の用いるクロック信号ＣＫ３の発振回路１４８は他のクロック信号ＣＫ１，ＣＫ２から分離されている。
【００８７】
以上説明したシリアル受信回路によれば以下の作用効果を得ることが出切る。
【００８８】
（１）多相クロック信号によるオーバーサンプリングを行うことにより、高速にロックアップして入力シリアル信号から理想的な受信信号を得ることが出来る。
【００８９】
（２）バーストの受信状態をステートマシンで管理することにより、不要な多相サンプリングクロック信号のイネーブルを停止して、消費動作電流を削減することができる。初期位相検出ステートでは、最適なサンプル位相のクロック信号と近傍位相の必要なクロック信号のイネーブルを有効とし、それ以外の多相サンプリングクロック信号を停止することで、消費動作電流を削減することができる。また、最適位相と近傍のサンプリングクロック信号のイネーブルを有効とすることにより、参照クロックと入力シリアル信号の位相関係のゆるやかな経時変化（長周期ジッタ）に応答して追跡することができる。バーストの終了を検出したら、全てのクロックイネーブル信号を停止することで更なる消費電流の削減が可能となる。
【００９０】
（３）バーストの受信状態をステートマシンで管理することにより、最適位相選択論理を切り替えることが可能である。高速な同期が求められる初期位相検出ステートでは短時間で最適位相を導出できる位相選択論理を使用する。受信特性の変化が緩やかな位相追跡ステートではより消費動作電流の少ない方式を使用することで、消費動作電流の削減が可能となる。
【００９１】
（４）初期位相決定ステートにおいて、多相サンプリングクロック信号をすべてイネーブルにし、演算量の多い位相選択論理を使用することにより、高速な同期を実現することができる。位相追跡ステートにおいて、多相サンプリングクロック信号のうち、現在選択中位相と隣接する位相のそれをイネーブルにし、その他を停止とすることで消費電流の削減を図る。またこの時、受信したシリアルデータとサンプリングクロックエッジの位相関係の変化を追従できる図７のような位相選択を行うことにより、長周期のジッタに追跡する能力を得る。
【００９２】
（５）リーズナブルな消費電流で、バースト受信中も随時、最適な位相を判定し、動的にデータ選択を切り替えることができる。
【００９３】
（６）ＣＤＲ等において、少ない消費動作電流、受信信号に対する高速なロックアップ、及び長時間に亘る位相追跡能力の要求を満たすことができる。
【００９４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９５】
例えば、本発明におけるシリアル受信回路は装置間やデバイス間で用いられる高速シリアル伝送の受信回路の信号処理方式に広く適用することができ、例えばパーソナルコンピュータやワークステーションの拡張バス（Serial-ATA、PCI-Express、USB、IEEE1394）、携帯電話端末のデバイス間インタフェース（DigRF、Unipro）、有線のディジタル伝送インタフェース（OBSAI、CPRI）、その他にも高速な差動信号のシリアル通信を有する製品に適用可能である。
【００９６】
オーバーサンプリング方式における上述の最適サンプリング位相の演算処理で説明したＮ，Ｍ，Ｌの値は上記説明に限定されず種々変更可能である。
【００９７】
ワンダー追跡能力の無い位相補間方式、例えば既知パターン比較方式でも、クロック信号の一部発振停止を採用することにより消費電力低減に効果を発揮することができる。クロックワンダーを追跡出来ないが、そのような要求が不要な伝送路仕様であればより消費電力の少ない高効率伝送回路が構築できる
【符号の説明】
【００９８】
１…半導体装置
５…プロセッサコア
３…ＭＯＤＥＭ
４…ＤＳＰ
２…シリアル受信回路
ＣＫ１、ＣＫ２…システム用のクロック信号
１１…システム用のＰＬＬ回路
ＣＫ３…シリアルインタフェース用のクロック信号
１０…シリアルインタフェース用のＰＬＬ回路
５０…多相クロック生成部
ＳＲＬＳ…シリアル信号
ＣＬＫ（１）〜ＣＬＫ（Ｎ）…サンプリングクロック信号
５１…クロック遮断部
ＣＥ（１）〜ＣＥ（Ｎ） クロックイネーブル信号
６０〜６２…論理積ゲート
５２…オーバーサンプリング部
７０〜７２…フリップフロップ
ＳＭＰＬＤＡＴ（１）〜ＳＭＰＬＤＡＴ（Ｎ）…サンプルデータ
ＭＵＸＤＡＴ…選択データ
５８…バースト検出部
８０…バースト検知通知
８１…バースト終了通知
５５…フレーム先頭検出部
８５…フレーム先頭検出通知
５７…ステートマシン
ＲＥＮ…受信インタフェースイネーブル信号
８２…初期位相検出通知
５６…選択信号生成部
８３…位相追跡通知
８４…位相選択信号
９０…入力レジスタ
９１…比較回路
９２…シフトレジスタ回路
９３…加算回路
９４…位相選択演算部
ＳＵＭ（１）〜ＳＵＭ（４）…加算値
１００…初期位相決定論理
１０１…位相追跡論理
INIT_PHASE…初期位相決定論理１０１が導出した最適位相
TRACK_PHASE…位相追跡論理１０１が導出した最適位相
１０３…デコーダ
１０５…タイミング生成部
１１１…ベースバンドＩＣ
１１２…アナログフロントエンドＩＣ
１２０，１２１…シリアル受信回路（ＳＲＬＩＦ＿ＲＸ）
１６０…ベースバンドＩＣ
１５０…アナログフロントエンドＩＣ
【特許請求の範囲】
【請求項１】
クロック信号に同期してシリアル信号を受信するシリアル受信回路を備えた半導体装置であって、
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する、半導体装置。
【請求項２】
前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い、請求項１記載の半導体装置。
【請求項３】
前記シリアル受信回路は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する、請求項２記載の半導体装置。
【請求項４】
前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項３記載の半導体装置。
【請求項５】
前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンを用いて前記第１モードによる判別を行い、前記フレームの先頭に配置されたフレームデリミタパターンを検出することによって、前記第２モードによる判別を行う、請求項４記載の半導体装置。
【請求項６】
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、
前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、
前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択するする選択部と、
前記同期パターンの検出に応答して前記判別部を前記第１動作モードで動作させ、前記フレームデリミタパターンの検出に応答して、前記判別部を前記第２動作モードで動作させる制御部と、を有する請求項５記載の半導体装置。
【請求項７】
前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する、請求項６記載の半導体装置。
【請求項８】
前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項７記載の半導体装置。
【請求項９】
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい、請求項８記載の半導体装置。
【請求項１０】
クロック信号に同期してシリアル信号を受信するシリアル受信回路を備えた半導体装置であって、
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、
前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、
前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択する選択部と、
前記シリアル信号の入力検出に応答して前記判別部を前記第１動作モードで動作させ、前記シリアル信号に含まれる所定パターンの検出に応答して、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードで動作させる制御部と、を有する半導体装置。
【請求項１１】
前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する、請求項１０記載の半導体装置。
【請求項１２】
前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項１１記載の半導体装置。
【請求項１３】
前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い、請求項１２記載の半導体装置。
【請求項１４】
前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンの検出に応答して前記判別部を前記第１モードで動作させ、前記フレームの先頭に配置されたフレームデリミタパターンの検出に応答して前記判別部を前記第２モードで動作させ、
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい、請求項１３記載の半導体装置。
【請求項１５】
相互に一方から他方に伝送されたシリアル信号をクロック信号に同期して受信する一対の半導体装置を備え、
前記夫々の半導体装置は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する、データ処理システム。
【請求項１６】
前記選択部は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する、請求項１５記載のデータ処理システム。
【請求項１７】
前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項１６記載のデータ処理システム。
【請求項１８】
前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い、請求項１７記載のデータ処理システム。
【請求項１９】
一の前記半導体装置はベースバンドプロセッサ部を含み、他の前記半導体装置はアナログフロントエンド部を含む、請求項１８記載のデータ処理システム。
【請求項２０】
一の前記半導体装置はベースバンドプロセッサ部を含み、他の前記半導体装置はアプリケーションプロセッサ部を含む、請求項１８記載のデータ処理システム。
【請求項１】
クロック信号に同期してシリアル信号を受信するシリアル受信回路を備えた半導体装置であって、
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する、半導体装置。
【請求項２】
前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い、請求項１記載の半導体装置。
【請求項３】
前記シリアル受信回路は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する、請求項２記載の半導体装置。
【請求項４】
前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項３記載の半導体装置。
【請求項５】
前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンを用いて前記第１モードによる判別を行い、前記フレームの先頭に配置されたフレームデリミタパターンを検出することによって、前記第２モードによる判別を行う、請求項４記載の半導体装置。
【請求項６】
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、
前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、
前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択するする選択部と、
前記同期パターンの検出に応答して前記判別部を前記第１動作モードで動作させ、前記フレームデリミタパターンの検出に応答して、前記判別部を前記第２動作モードで動作させる制御部と、を有する請求項５記載の半導体装置。
【請求項７】
前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する、請求項６記載の半導体装置。
【請求項８】
前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項７記載の半導体装置。
【請求項９】
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい、請求項８記載の半導体装置。
【請求項１０】
クロック信号に同期してシリアル信号を受信するシリアル受信回路を備えた半導体装置であって、
前記シリアル受信回路は、前記クロック信号に対して位相をずらした複数相のサンプリングクロック信号に同期して前記シリアル信号をサンプリングするオーバーサンプリング部と、
前記オーバーサンプリング部でサンプリングされたサンプリングデータに基づいて、前記シリアル信号の位相変動がサンプリング結果に与える影響の少ない一つのサンプリング位相を最適位相と判別する判別部と、
前記判別部で判別された最適位相のサンプリングクロック信号でサンプリングされた信号を受信データとして選択する選択部と、
前記シリアル信号の入力検出に応答して前記判別部を前記第１動作モードで動作させ、前記シリアル信号に含まれる所定パターンの検出に応答して、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードで動作させる制御部と、を有する半導体装置。
【請求項１１】
前記選択部は、各サンプリングデータが一つ前の位相のサンプリングデータと不一致である回数をサンプリングクロック信号の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合う位相のサンプリングクロック信号に対応する積分値がより小さくされたサンプリングクロック信号を、前記最適位相を持つクロック信号であると判別する、請求項１０記載の半導体装置。
【請求項１２】
前記選択部は、判別すべき夫々のサンプリングクロック信号に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項１１記載の半導体装置。
【請求項１３】
前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い、請求項１２記載の半導体装置。
【請求項１４】
前記シリアル受信回路は、シリアル信号をフレーム単位で受信し、フレームの前に付随する同期パターンの検出に応答して前記判別部を前記第１モードで動作させ、前記フレームの先頭に配置されたフレームデリミタパターンの検出に応答して前記判別部を前記第２モードで動作させ、
前記サンプリングクロック信号の種別数に、前記クロック信号の所定複数サイクル数を乗算した値は、前記同期パターンにおける前記クロック信号のサイクル数より小さい、請求項１３記載の半導体装置。
【請求項１５】
相互に一方から他方に伝送されたシリアル信号をクロック信号に同期して受信する一対の半導体装置を備え、
前記夫々の半導体装置は、前記クロック信号に対して位相をずらした複数相のサンプリング位相に同期して前記シリアル信号をサンプリングし、サンプリングした信号に基づいて前記シリアル信号の位相変動によるサンプリング結果への影響が少ないサンプリング位相を最適位相と判別して当該最適位相によりサンプリングした信号を受信データとする受信動作を行い、前記最適位相の判別動作として、第１モードと、前記第１モードで判別された最適位相の最適性を前記サンプリング数を減らしたサンプリング結果に基づいて判別する第２モードとを有する、データ処理システム。
【請求項１６】
前記選択部は、各サンプリングされた信号が一つ前のサンプル位相のサンプリング信号と不一致である回数をサンプリング位相の種別毎に前記クロック信号の所定複数サイクル単位で積分し、積分値がより小さく、且つ、近くに隣り合うサンプリング位相に対応する積分値がより小さくされたサンプリング位相を、前記最適位相であると判別する、請求項１５記載のデータ処理システム。
【請求項１７】
前記シリアル受信回路は、判別すべき夫々のサンプリング位相に対してスコアを計算し、判別対象の自分自身の積分値に対して大きな第１の重みをもって評価し、判別対象に近い位相のサンプリングクロック信号ほど順次大きく且つ前記第１の重みよりも小さな重みをもって評価する、請求項１６記載のデータ処理システム。
【請求項１８】
前記第２モードによる判別動作のサイクルは前記第１モードによる判別動作のサイクルよりも長い、請求項１７記載のデータ処理システム。
【請求項１９】
一の前記半導体装置はベースバンドプロセッサ部を含み、他の前記半導体装置はアナログフロントエンド部を含む、請求項１８記載のデータ処理システム。
【請求項２０】
一の前記半導体装置はベースバンドプロセッサ部を含み、他の前記半導体装置はアプリケーションプロセッサ部を含む、請求項１８記載のデータ処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−２８８２３５（Ｐ２０１０−２８８２３５Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４２６３１（Ｐ２００９−１４２６３１）
【出願日】平成２１年６月１５日（２００９．６．１５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１５日（２００９．６．１５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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