半導体装置
【課題】リーク電流を抑制した半導体装置を提供する。
【解決手段】一態様に係る半導体装置は、第１導電型の半導体層、複数のトレンチ、絶縁層、導電層、第１半導体拡散層、及びアノード電極を有する。半導体層は、半導体基板上に形成され第１の不純物濃度よりも小さい第２の不純物濃度を有する。複数のトレンチは、半導体層の上面から下方に延びるように半導体層中に形成されている。導電層は、絶縁層を介してトレンチを埋めるように形成され且つ半導体層の上面から第１の位置まで下方に延びる。第１半導体拡散層は、複数のトレンチの間に位置する半導体層の上面から第２の位置に達し且つ第２の不純物濃度より小さい第３の不純物濃度を有する。アノード電極は、第１半導体拡散層とショットキー接合されている。半導体層の上面から第２の位置までの長さは、半導体層の上面から第１の位置までの長さの１／２以下である。
【解決手段】一態様に係る半導体装置は、第１導電型の半導体層、複数のトレンチ、絶縁層、導電層、第１半導体拡散層、及びアノード電極を有する。半導体層は、半導体基板上に形成され第１の不純物濃度よりも小さい第２の不純物濃度を有する。複数のトレンチは、半導体層の上面から下方に延びるように半導体層中に形成されている。導電層は、絶縁層を介してトレンチを埋めるように形成され且つ半導体層の上面から第１の位置まで下方に延びる。第１半導体拡散層は、複数のトレンチの間に位置する半導体層の上面から第２の位置に達し且つ第２の不純物濃度より小さい第３の不純物濃度を有する。アノード電極は、第１半導体拡散層とショットキー接合されている。半導体層の上面から第２の位置までの長さは、半導体層の上面から第１の位置までの長さの１／２以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴのオン抵抗を低減させる技術として、トレンチＭＯＳ構造のＭＯＳＦＥＴが知られている。このトレンチＭＯＳ構造のＭＯＳＦＥＴは、チャネル領域となる半導体層に所定の間隔で複数のトレンチを有する。このトレンチの内壁には、ゲート絶縁膜となる絶縁膜が形成され、この絶縁膜を介して、ゲート電極となる導電膜がトレンチ内に埋め込まれる。このトレンチの幅やトレンチ間の半導体層の幅を微細化することにより、素子内部でのチャネル密度を向上させることができる。
【０００３】
このようなトレンチＭＯＳ構造を用いて、ショットキーバリアダイオード（ＳＢＤ）を構成したものとして、ＴＭＢＳ（Ｔｒｅｎｃｈ ＭＯＳ Ｂａｒｒｉｅｒ−Ｓｃｈｏｔｔｋｙ）構造が知られている。また、別な構造としてＭＰＳ（Ｍｅｒｇｅ ＰＩＮ Ｓｃｈｏｔｔｋｙ）構造が知られており、これはトレンチＭＯＳの代わりにＰ型拡散層を用いた構造となっている。上記のＴＭＢＳ構造のＳＢＤは、ＭＰＳ構造よりも低いエピ比抵抗で耐圧が得られるため、順方向電圧降下が小さいという利点を有する。また、逆バイアス時においては、トレンチ間に空乏層を広げることにより、逆バイアス電圧に耐えることができる。
【０００４】
しかし、ＴＭＢＳ構造のショットキーバリアダイオードは、順バイアス時におけるオン抵抗が小さい一方で、逆バイアス印加時におけるリーク電流が大きいという問題がある。トレンチ間の間隔を小さくすることにより、リーク電流を抑えることは可能であるが、その場合、順方向バイアス時において順方向電圧が増大し、オン抵抗も増大するという問題がある。
【０００５】
このため、順方向バイアス時におけるオン抵抗を小さく維持する一方で、逆方向バイアス時におけるリーク電流の増大を抑制することができるショットキーバリアダイオードが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公報６,３５１,０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、リーク電流を抑制した半導体装置を提供する。
【課題を解決するための手段】
【０００８】
一態様に係る半導体装置は、カソード電極、第１導電型の半導体基板、第１導電型の半導体層、複数のトレンチ、絶縁層、導電層、第１半導体拡散層、及びアノード電極を有する。半導体基板は、カソード電極と電気的に接続されると共に第１の不純物濃度を有する。半導体層は、半導体基板上に形成され第１の不純物濃度よりも小さい第２の不純物濃度を有する。複数のトレンチは、半導体層の上面から下方に延びるように半導体層中に形成されている。絶縁層は、トレンチの内壁に沿って形成されている。導電層は、絶縁層を介してトレンチを埋めるように形成され且つ半導体層の上面から第１の位置まで下方に延びる。第１半導体拡散層は、複数のトレンチの間に位置する半導体層の上面から第２の位置に達し且つ第２の不純物濃度より小さい第３の不純物濃度を有する。アノード電極は、第１半導体拡散層及び導電層の上面に形成され且つ第１半導体拡散層とショットキー接合されている。半導体層の上面から第２の位置までの長さは、半導体層の上面から第１の位置までの長さの１／２以下である。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置の断面図である。
【図２】第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４】第２の実施の形態に係る半導体装置の断面図である。
【図５】第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７】第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図８】第３の実施の形態に係る半導体装置の断面図である。
【図９】第４の実施の形態に係る半導体装置の断面図である。
【図１０】第５の実施の形態に係る半導体装置の断面図である。
【図１１】第６の実施の形態に係る半導体装置の断面図である。
【図１２】第７の実施の形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、実施の形態に係る半導体装置について説明する。
【００１１】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１の実施の形態に係る半導体装置の積層構造を説明する。図１は、第１の実施の形態に係る半導体装置の断面図である。図１に示すように、第１の実施の形態に係る半導体装置は、一例として、トレンチＭＯＳ構造のＭＯＳＦＥＴ、及び上述したＴＭＢＳ構造のショットキーバリアダイオードＳＢＤを有する。なお、本実施の形態は、ＭＯＳＦＥＴ、及びショットキーバリアダイオードＳＢＤを有するものとしているが、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。
【００１２】
図１に示すように、本実施の形態のＭＯＳＦＥＴは、チャネル領域となるＰ型半導体層１に所定の間隔で複数のトレンチＴを有する。このトレンチＴの内壁には、ゲート絶縁膜となる絶縁膜２が形成され、この絶縁膜２を介して、ゲート電極となる導電膜３がトレンチＴ内に埋め込まれる。
【００１３】
図１に示すように、本実施の形態のショットキーバリアダイオードＳＢＤは、カソード電極１１、Ｎ＋型半導基板１２ａ、Ｎ型ドリフト層１２ｂ、絶縁層１３、導電層１４、Ｎ−型拡散層１５、及びアノード電極１６により構成されている。なお、“Ｎ−型”は、“Ｎ型”よりも不純物濃度が低いことを意味し、“Ｎ型”は、“Ｎ＋型”よりも不純物濃度が低いことを意味する。
【００１４】
カソード電極１１は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の三層の
積層物にて構成されている。Ｎ＋型半導体基板１２ａは、カソード電極１１の上面に形成され、カソード電極１１と電気的に接続されている。
【００１５】
Ｎ型ドリフト層１２ｂは、Ｎ＋型半導体基板１２ａ上に形成されており、Ｎ＋型半導体基板１２ａよりも低い不純物濃度を有する。一例として、Ｎ＋型半導体基板１２ａまた、Ｎ型ドリフト層１２ｂは、その上面１２ｂｕから下方に延びる複数のトレンチＴを有する。複数のトレンチＴは、図１の紙面垂直方向を長手方向として延び、紙面方向に所定の間隔を空けて形成されている。１つのトレンチＴの幅は例えば２００〜１０００ｎｍであり、２つのトレンチＴの間の間隔は、例えば、２００〜１０００ｎｍである。
【００１６】
絶縁層１３は、トレンチＴ内の内壁に沿って、例えば、２０〜１００ｎｍの膜厚をもって形成されている。導電層１４は、アノード電極１６に電気的に接続されると共に、絶縁層１３を介してトレンチＴを埋めるように形成されている。具体的に導電層１４は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ１まで達するように形成されている。
【００１７】
Ｎ−型拡散層１５は、ショットキーバリアダイオードＳＢＤを構成する複数のトレンチＴの間のＮ型ドリフト層１２ｂの表面に形成されている。Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２まで達するように形成されている。ここで、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２までの長さＬ２は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ１までの長さＬ１の１／２以下であり、好ましくは、１／５〜１／２である。
【００１８】
Ｎ−型拡散層１５の濃度は、Ｎ型ドリフト層１２ｂの濃度よりも低い。例えば、Ｎ−型拡散層１５の濃度は、５×１０１５〜３×１０１６［ａｔｏｍｓ／ｃｍ−３］であり、Ｎ型ドリフト層１２ｂの濃度は、１×１０１６〜１×１０１７［ａｔｏｍｓ／ｃｍ−３］である。
【００１９】
アノード電極１６は、Ｎ−型拡散層１５及び導電層１４の上面に形成されている。アノード電極１６は、バナジウム（Ｖ）、及びアルミニウム（Ａｌ）の積層物により構成されている。
【００２０】
Ｎ−型拡散層１５とアノード電極１６とはショットキー接合されており、それらはショットキーバリアダイオードＳＢＤの一部を構成する。
【００２１】
［効果］
次に、図１を参照して、第１の実施の形態に係る半導体装置の効果について説明する。第１の実施の形態において、ショットキーバリアダイオードＳＢＤに逆電圧がかかるように電圧を印加すると、図１に示すように、２つのトレンチＴ内の導電層１４から、Ｎ型ドリフト層１２ｂ、及びＮ−型拡散層１５に向かって空乏層Ｄが延びる。逆バイアス電圧の大きさが例えば定格電圧の５％程度に達すると、２つのトレンチＴから延びた空乏層Ｄが合体する（ピンチオフ）。これにより、リーク電流が抑制される。
【００２２】
上述のように、Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂよりも低い不純物濃度を有しているので、Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂに比べ早い段階で全体が空乏化する。アノード電極１６との間にショットキー障壁を形成しているＮ−型拡散層１５において空乏化を促進することにより、逆バイアス印加時におけるリーク電流を大幅に低減することが可能になる。
【００２３】
なお、Ｎ−型拡散層１５の積層方向の長さ（深さ）Ｌ２は、導電層１４の長さＬ１の１／２以下とされている。Ｌ２をＬ１の１／２よりも大きくした場合には、逆バイアス時は空乏化の促進が可能である一方で、順方向バイアスの印加時においては、順方向電圧Ｖｆが増大し、オン抵抗が高くなるという問題がある。このように、Ｌ２をＬ１の１／２以下とすることにより、例えば定格電圧の５％程度の逆バイアス電圧が印加された状態において、ショットキー障壁近傍において空乏層を広げることができる。よって、順方向バイアス印加時におけるオン抵抗を十分低く維持する一方で、逆バイアス時におけるリーク電流を低減することができる。
【００２４】
［製造方法］
次に、図２及び図３を参照して、第１の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造工程を説明する。図２及び図３は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２５】
先ず、図２（ａ）に示すように、Ｎ＋型半導体基板１２ａの上面にエピタキシャル成長等により、Ｎ型ドリフト層１２ｂが形成される。次に、図２（ｂ）に示すように、Ｎ型ドリフト層１２ｂの上面から下方に延びる複数のトレンチＴが形成される。トレンチＴは、例えば、Ｎ型ドリフト層１２ｂに対しフォトリソグラフィを用いてドライエッチングを実行することにより形成される。
【００２６】
続いて、９００℃程度の熱酸化工程が実行され、これにより、図３（ａ）に示すように、トレンチＴ内の内壁に沿って絶縁層１３が形成される。また、ＣＶＤ等が実行され、これにより、絶縁層１３を介してトレンチＴを埋める導電層１４が形成される。
【００２７】
次に、図３（ｂ）に示すように、イオン注入が実行されることによりＮ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２に達するようにＮ−型拡散層１５が形成される。ここで、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２までの長さＬ２は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ１までの長さＬ１の１／２以下となるよう、イオン注入の加速電圧が調整される。Ｎ−型拡散層１５は、例えば、極性反転が生じない程度にＮ型ドリフト層１２ｂの上面にボロン（Ｂ）を注入し、その後に熱処理を加えることで形成される。
【００２８】
続いて、スパッタリング法等を用いて、Ｎ型ドリフト層１２ｂの上面１２ｂｕにアノード電極１６が形成され、Ｎ＋型半導体基板１２ａの下面にカソード電極１１が形成される。これにより、図１に示した半導体装置が形成される。アノード電極１６は、ショットキーバリアメタルとして働くバナジウム（Ｖ）、及びアルミニウム（Ａｌ）の積層物にて構成される。カソード電極１１は、チタン（Ｔｉ）−ニッケル（Ｎｉ）、金（Ａｕ）の三層の積層物にて構成される。
【００２９】
［第２の実施の形態］
［構成］
次に、図４を参照して、第２の実施の形態に係る半導体装置の積層構造を説明する。図４は、第２の実施の形態に係る半導体装置の断面図である。図４において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。図４に示すように、第２の実施の形態に係る半導体装置は、トレンチＴ内の構成において第１の実施の形態と異なる。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００３０】
第２の実施の形態において、トレンチＴ内には、第１の実施の形態の絶縁層１３及び導電層１４の代わりに、絶縁層２１ａ、２１ｂ、導電層２２ａ、２２ｂを有する。導電層２２ａは、素子終端部においてアノード電極１６に電気的に接続されている（図示略）。導電層２２ｂは、アノード電極１６に電気的に接続されている。
【００３１】
絶縁層２１ａは、位置Ｐ２より下層においてトレンチＴの内壁に沿って形成されている。絶縁層２１ａは、第１の実施の形態の絶縁層１３よりも大きな膜厚、例えば、１００〜８００ｎｍ程度の膜厚を有している。導電層２２ａは、位置Ｐ２より下層において絶縁層２１ａを介してトレンチＴ内を埋めるように形成されている。導電層２２ａは、位置Ｐ２から位置Ｐ１まで下方に延びる。導電層２２ａは、第１の実施の形態の導電層１４よりも、図４の紙面方向の幅が小さくなるように形成されており、例えば、１００〜３００ｎｍ程度の幅を有している。
【００３２】
絶縁層２１ｂは、位置Ｐ２より上層においてトレンチＴの内壁に沿って形成されている。絶縁層２１ｂは、絶縁層２１ａよりもその膜厚が薄くなるように形成されている。導電層２２ｂは、位置Ｐ２より上層において絶縁層２１ｂを介してトレンチＴを埋めるように形成されている。
【００３３】
上述したように、導電層２２ｂは、アノード電極１６に電気的に接続されている。また、導電層２２ａも、アノード電極１６に電気的に接続されている。したがって、ショットキーバリアダイオードＳＢＤに逆電圧がかかるように電圧を印加すると、第１の実施の形態と同様に、２つのトレンチＴ内の導電層２２ａ、２２ｂから、Ｎ型ドリフト層１２ｂ、及びＮ−型拡散層１５に向かって空乏層Ｄが延びる。これにより、リーク電流が抑制される。Ｎ−型拡散層１５の不純物濃度は、Ｎ型ドリフト層１２ｂよりも低い不純物濃度を有しているので、Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂに比べ早い段階で全体が空乏化する。アノード電極１６との間にショットキー障壁を形成しているＮ−型拡散層１５において空乏化を促進することにより、逆バイアス印加時におけるリーク電流を大幅に低減することが可能になる。
【００３４】
また、第１の実施の形態と同様に、Ｌ２をＬ１の１／２以下とすることにより、順方向バイアス印加時におけるオン抵抗を十分低く維持する一方で、逆バイアス時におけるリーク電流を低減することができる。
【００３５】
［製造方法］
次に、図５〜図７を参照して、第２の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造工程を説明する。図５〜図７は、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３６】
先ず、第１の実施の形態の図２（ａ）（ｂ）と同様の製造工程が実行される。続いて、図５に示すように、１１００℃程度の熱酸化工程が実行され、これにより、トレンチＴの内壁に沿って絶縁層２１ａＡが形成される。また、ＣＶＤ等が実行され、これにより、絶縁層２１ａを介してトレンチＴを埋める導電層２２ａＡが形成される。
【００３７】
次に、図６（ａ）に示すように、導電層２２ａＡの上面はフォトリソグラフィを用いたドライエッチングによって位置Ｐ２まで掘り下げられ、導電層２２ａが形成される。
【００３８】
続いて、図６（ｂ）に示すように、絶縁層２１ａＡの上面は位置Ｐ２までウェットエッチングにより掘り下げられ、絶縁層２１ａが形成される。
【００３９】
次に、９００℃程度の熱酸化工程が実行され、これにより、図７（ａ）に示すように、位置Ｐ２より上層においてトレンチＴの内壁に沿って絶縁層２１ｂが形成される。続いて、ＣＶＤ等が実行され、これにより、図７（ｂ）に示すように、位置Ｐ２よりも上層において絶縁層２１ｂを介してトレンチＴを埋める導電層２２ｂが形成される。そして、第１の実施の形態の図３（ｂ）と同様の製造工程が実行され、Ｎ−型拡散層１５が形成された後、アノード電極１６及びカソード電極１１が形成される。以上により、第２の実施の形態に係る半導体装置が製造される。
【００４０】
［第３の実施の形態］
［構成］
次に、図８を参照して、第３の実施の形態に係る半導体装置の積層構造を説明する。図８は、第３の実施の形態に係る半導体装置の断面図である。図８において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。第３の実施の形態に係る半導体装置は、図８に示すように、絶縁層２２ｂとＮ−型拡散層１５との間に設けられたＰ型拡散層３１を有する。この点において、第３の実施の形態は、第２の実施の形態と異なる。その他、第３の実施の形態は、第２の実施の形態と同様の構成を有するので、それらには同一符号を付し、その説明を省略する。
【００４１】
第３の実施の形態は、Ｐ型拡散層３１により、Ｎ−型拡散層１５付近における空乏層Ｄの発生を、第２の実施の形態に比べ一層促進させることができる。すなわち、第３の実施の形態によれば、第２の実施の形態に比べ、逆方向バイアス時のリーク電流を抑制する効果を一層高めることができる。
【００４２】
［製造工程］
次に、第３の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第３の実施の形態においては、第２の実施の形態の図５〜図７（ｂ）と同様の製造工程が実行される。そして、図７（ｂ）に示す状態において、絶縁層２１ｂの側面のみに開口を有するレジストを介して絶縁層２１ｂの側面にボロン（Ｂ）が注入され、Ｐ型拡散層３１が形成される。この後、第２の実施の形態と同様の製造工程が実行され、第３の実施の形態に係る半導体装置が製造される。
【００４３】
［第４の実施の形態］
［構成］
次に、図９を参照して、第４の実施の形態に係る半導体装置の積層構造を説明する。図９は、第４の実施の形態に係る半導体装置の断面図である。図９において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。第４の実施の形態に係る半導体装置は、図９に示すように、トレンチＴ内の構成において第１の実施の形態と異なる。また、第４の実施の形態に係る半導体装置は、第３の実施の形態と同様に、Ｐ型拡散層３１を有する。なお、第４の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４４】
第４の実施の形態は、トレンチＴ内に絶縁層２１ａＡ及び導電層２２ａＡを有する。絶縁層２１ａＡは、第１の実施の形態の絶縁層１３よりも大きな膜厚を有し、例えば、１００〜８００ｎｍ程度の膜厚を有している。導電層２２ａＡは、第１の実施の形態の導電層１４よりも紙面方向の幅が小さく、例えば、１００〜３００ｎｍ程度の幅を有している。導電層２２ａＡは、アノード電極１６と電気的に接続されている。
【００４５】
Ｐ型拡散層３１は、絶縁層２１ａＡとＮ−型拡散層１５との間に形成されている。第４の実施の形態は、第３の実施の形態と同様に動作し、同様の効果を奏する。
【００４６】
［製造工程］
次に、第４の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第４の実施の形態においては、第２の実施の形態の図５と同様の製造工程が実行される。そして、図６（ａ）〜図７（ｂ）の工程を省略して、Ｎ−型拡散層１５、アノード電極１６、及びカソード電極１１が形成され、第４の実施の形態に係る半導体装置が製造される。
【００４７】
以上のように、第４の実施の形態は、第２の実施の形態よりも製造工程を省略することができるので、第２の実施の形態よりも製造コストを抑えることができる。
【００４８】
［第５の実施の形態］
［構成］
次に、図１０を参照して、第５の実施の形態に係る半導体装置の積層構造を説明する。図１０は、第５の実施の形態に係る半導体装置の断面図である。図１０において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。なお、第５の実施の形態において、第４の実施の形態と同様の構成については同一符号を付しその説明を省略する。
【００４９】
第５の実施の形態において、Ｐ型拡散層３１ａは、絶縁層２１ａＡとＮ−型拡散層１５との間だけではなく、絶縁層２１ａＡとＮ型ドリフト層１２ｂとの間にも形成されている。また、絶縁層２１ａＡは、ボロンシリケートガラス（ＢＳＧ）により構成されている。なお、Ｐ型拡散層３１ａは、絶縁層２１ａＡ中から熱拡散されたボロンにより形成される。以上の点においてのみ第５の実施の形態は第４の実施の形態と異なる。なお、第５の実施の形態において、第４の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５０】
第５の実施の形態は、Ｐ型拡散層３１ａにより、第４の実施の形態よりもリーク電流を抑制すると共に、耐圧を向上させることができる。
【００５１】
［製造工程］
次に、第５の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第５の実施の形態においては、第４の実施の形態と略同様の製造工程が実行される。ただし、第５の実施の形態においては、絶縁層２１ａＡをボロンシリケートガラス（ＢＳＧ）により形成する。そして、熱処理を施し、絶縁層２１ａＡ中のボロン（Ｂ）を熱拡散させる。これにより、絶縁層２１ａＡの周りにＰ型拡散層３１ａが形成される。
【００５２】
以上のように、第５の実施の形態において、Ｐ型拡散層３１ａは熱拡散により形成される。したがって、第５の実施の形態は、イオン注入でＰ型拡散層３１ａを形成する場合よりも、Ｐ型拡散層３１ａの形成領域を狭くすることができる。すなわち、第５の実施の形態は、アノード電極１６とＮ−型拡散層１５との接合面積（ショットキー面積）の減少を抑制することができる。また、第５の実施の形態は、イオン注入でＰ型拡散層３１ａを形成する場合よりも、Ｐ型拡散層３１ａの形成領域のバラツキを抑えることができる。よって、第５の実施の形態は、耐圧のバラツキを抑えることができる。
【００５３】
［第６の実施の形態］
［構成］
次に、図１１を参照して、第６の実施の形態に係る半導体装置の積層構造を説明する。図１１は、第６の実施の形態に係る半導体装置の断面図である。図１１において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。なお、第６の実施の形態において、第３の実施の形態と同様の構成については同一符号を付しその説明を省略する。
【００５４】
第６の実施の形態は、図１１に示すように、第３の実施の形態とほぼ同様の構成を有する。第６の実施の形態は、第３の実施の形態の絶縁層２１ｂ及び導電層２２ｂの代わりに半導体層２３を有する。半導体層２３は、ボロンシリケートガラス（ＢＳＧ）を含有したポリシリコン、又はボロンを含有したポリシリコンにて構成されている。なお、導電層２２ａＡは、素子終端部においてアノード電極１６と電気的に接続されている（図示略）。
【００５５】
［製造工程］
次に、第６の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第６の実施の形態においては、第２の実施の形態の図５〜図６（ｂ）と同様の製造工程が実行される。図６（ｂ）に示す工程の後、ＣＶＤ法によって位置Ｐ２より上層においてトレンチＴを埋める半導体層２３が形成される。半導体層２３は、ボロンシリケートガラス（ＢＳＧ）を含有したポリシリコン、又はボロンを含有したポリシリコンを堆積させて形成される。そして、熱処理を施し、半導体層２３中のボロン（Ｂ）を熱拡散させる。これにより、半導体層２３の側面にＰ型拡散層３１が形成される。
【００５６】
以上のように、第６の実施の形態において、Ｐ型拡散層３１は熱拡散により形成される。したがって、第６の実施の形態は、イオン注入でＰ型拡散層３１を形成する場合よりも、Ｐ型拡散層３１の形成領域を狭くすることができる。すなわち、第６の実施の形態は、アノード電極１６とＮ−型拡散層１５との接合面積（ショットキー面積）の減少を抑制することができる。また、第６の実施の形態は、イオン注入でＰ型拡散層３１を形成する場合よりも、Ｐ型拡散層３１の形成領域のバラツキを抑えることができる。よって、第６の実施の形態は、耐圧のバラツキを抑えることができる。
【００５７】
［第７の実施の形態］
［構成］
次に、図１２を参照して、第７の実施の形態に係る半導体装置の積層構造を説明する。図１２は、第７の実施の形態に係る半導体装置の断面図である。図１２において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。なお、第７の実施の形態において、第３の実施の形態と同様の構成については同一符号を付しその説明を省略する。
【００５８】
第７の実施の形態は、図１２に示すように、第３の実施の形態のトレンチＴ、及び導電層２２ａ、２２ｂの代わり、トレンチＴ’、及び導電層２２ａ’、２２ｂ’を有する。導電層２２ａ’は、素子終端部においてアノード電極１６に電気的に接続されている（図示略）。導電層２２ｂ’は、アノード電極１６に電気的に接続されている。
【００５９】
第７の実施の形態において、トレンチＴ’は、Ｎ型ドリフト層１２ｂの領域において径Ｒ１を有する。一方、トレンチＴ’は、Ｎ−型拡散層１５の上面で径Ｒ２（Ｒ２＜Ｒ１）を有する。
【００６０】
導電層２２ａ’は、テーパ部２２１、及び柱状部２２２にて構成されている。テーパ部２２１は、上端から下端へと径が細くなるテーパ状に形成されている。柱状部２２２は、テーパ部２２１の下端から下方に延び且つ上端から下端まで略同一の径を有する柱状に形成されている。導電層２２ｂ’は、第３の実施の形態の導電層２２ｂよりも小さい径を有する。
【００６１】
以上のように、トレンチＴ’の上端の径Ｒ２は、トレンチＴ’の下端の径Ｒ１よりも小さく形成されている。これにより、第７の実施の形態は、アノード電極１６とＮ−型拡散層１５との接合面積（ショットキー面積）を第３の実施の形態よりも増やすことができる。
【００６２】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１１…カソード電極、 １２ａ…Ｎ＋型半導体基板、 １２ｂ…Ｎ型ドリフト層、 １３、２１ａ、２１ａＡ、２１ｂ…絶縁層、 １４、２２ａ、２２ａ’、２２ａＡ、２２ｂ、２２ｂ’…導電層、 １５…Ｎ−型拡散層、 １６…アノード電極、 ２３…半導体層、 ３１、３１ａ…Ｐ型拡散層、 Ｔ、Ｔ’…トレンチ。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴのオン抵抗を低減させる技術として、トレンチＭＯＳ構造のＭＯＳＦＥＴが知られている。このトレンチＭＯＳ構造のＭＯＳＦＥＴは、チャネル領域となる半導体層に所定の間隔で複数のトレンチを有する。このトレンチの内壁には、ゲート絶縁膜となる絶縁膜が形成され、この絶縁膜を介して、ゲート電極となる導電膜がトレンチ内に埋め込まれる。このトレンチの幅やトレンチ間の半導体層の幅を微細化することにより、素子内部でのチャネル密度を向上させることができる。
【０００３】
このようなトレンチＭＯＳ構造を用いて、ショットキーバリアダイオード（ＳＢＤ）を構成したものとして、ＴＭＢＳ（Ｔｒｅｎｃｈ ＭＯＳ Ｂａｒｒｉｅｒ−Ｓｃｈｏｔｔｋｙ）構造が知られている。また、別な構造としてＭＰＳ（Ｍｅｒｇｅ ＰＩＮ Ｓｃｈｏｔｔｋｙ）構造が知られており、これはトレンチＭＯＳの代わりにＰ型拡散層を用いた構造となっている。上記のＴＭＢＳ構造のＳＢＤは、ＭＰＳ構造よりも低いエピ比抵抗で耐圧が得られるため、順方向電圧降下が小さいという利点を有する。また、逆バイアス時においては、トレンチ間に空乏層を広げることにより、逆バイアス電圧に耐えることができる。
【０００４】
しかし、ＴＭＢＳ構造のショットキーバリアダイオードは、順バイアス時におけるオン抵抗が小さい一方で、逆バイアス印加時におけるリーク電流が大きいという問題がある。トレンチ間の間隔を小さくすることにより、リーク電流を抑えることは可能であるが、その場合、順方向バイアス時において順方向電圧が増大し、オン抵抗も増大するという問題がある。
【０００５】
このため、順方向バイアス時におけるオン抵抗を小さく維持する一方で、逆方向バイアス時におけるリーク電流の増大を抑制することができるショットキーバリアダイオードが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公報６,３５１,０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、リーク電流を抑制した半導体装置を提供する。
【課題を解決するための手段】
【０００８】
一態様に係る半導体装置は、カソード電極、第１導電型の半導体基板、第１導電型の半導体層、複数のトレンチ、絶縁層、導電層、第１半導体拡散層、及びアノード電極を有する。半導体基板は、カソード電極と電気的に接続されると共に第１の不純物濃度を有する。半導体層は、半導体基板上に形成され第１の不純物濃度よりも小さい第２の不純物濃度を有する。複数のトレンチは、半導体層の上面から下方に延びるように半導体層中に形成されている。絶縁層は、トレンチの内壁に沿って形成されている。導電層は、絶縁層を介してトレンチを埋めるように形成され且つ半導体層の上面から第１の位置まで下方に延びる。第１半導体拡散層は、複数のトレンチの間に位置する半導体層の上面から第２の位置に達し且つ第２の不純物濃度より小さい第３の不純物濃度を有する。アノード電極は、第１半導体拡散層及び導電層の上面に形成され且つ第１半導体拡散層とショットキー接合されている。半導体層の上面から第２の位置までの長さは、半導体層の上面から第１の位置までの長さの１／２以下である。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置の断面図である。
【図２】第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４】第２の実施の形態に係る半導体装置の断面図である。
【図５】第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７】第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図８】第３の実施の形態に係る半導体装置の断面図である。
【図９】第４の実施の形態に係る半導体装置の断面図である。
【図１０】第５の実施の形態に係る半導体装置の断面図である。
【図１１】第６の実施の形態に係る半導体装置の断面図である。
【図１２】第７の実施の形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、実施の形態に係る半導体装置について説明する。
【００１１】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１の実施の形態に係る半導体装置の積層構造を説明する。図１は、第１の実施の形態に係る半導体装置の断面図である。図１に示すように、第１の実施の形態に係る半導体装置は、一例として、トレンチＭＯＳ構造のＭＯＳＦＥＴ、及び上述したＴＭＢＳ構造のショットキーバリアダイオードＳＢＤを有する。なお、本実施の形態は、ＭＯＳＦＥＴ、及びショットキーバリアダイオードＳＢＤを有するものとしているが、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。
【００１２】
図１に示すように、本実施の形態のＭＯＳＦＥＴは、チャネル領域となるＰ型半導体層１に所定の間隔で複数のトレンチＴを有する。このトレンチＴの内壁には、ゲート絶縁膜となる絶縁膜２が形成され、この絶縁膜２を介して、ゲート電極となる導電膜３がトレンチＴ内に埋め込まれる。
【００１３】
図１に示すように、本実施の形態のショットキーバリアダイオードＳＢＤは、カソード電極１１、Ｎ＋型半導基板１２ａ、Ｎ型ドリフト層１２ｂ、絶縁層１３、導電層１４、Ｎ−型拡散層１５、及びアノード電極１６により構成されている。なお、“Ｎ−型”は、“Ｎ型”よりも不純物濃度が低いことを意味し、“Ｎ型”は、“Ｎ＋型”よりも不純物濃度が低いことを意味する。
【００１４】
カソード電極１１は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の三層の
積層物にて構成されている。Ｎ＋型半導体基板１２ａは、カソード電極１１の上面に形成され、カソード電極１１と電気的に接続されている。
【００１５】
Ｎ型ドリフト層１２ｂは、Ｎ＋型半導体基板１２ａ上に形成されており、Ｎ＋型半導体基板１２ａよりも低い不純物濃度を有する。一例として、Ｎ＋型半導体基板１２ａまた、Ｎ型ドリフト層１２ｂは、その上面１２ｂｕから下方に延びる複数のトレンチＴを有する。複数のトレンチＴは、図１の紙面垂直方向を長手方向として延び、紙面方向に所定の間隔を空けて形成されている。１つのトレンチＴの幅は例えば２００〜１０００ｎｍであり、２つのトレンチＴの間の間隔は、例えば、２００〜１０００ｎｍである。
【００１６】
絶縁層１３は、トレンチＴ内の内壁に沿って、例えば、２０〜１００ｎｍの膜厚をもって形成されている。導電層１４は、アノード電極１６に電気的に接続されると共に、絶縁層１３を介してトレンチＴを埋めるように形成されている。具体的に導電層１４は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ１まで達するように形成されている。
【００１７】
Ｎ−型拡散層１５は、ショットキーバリアダイオードＳＢＤを構成する複数のトレンチＴの間のＮ型ドリフト層１２ｂの表面に形成されている。Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２まで達するように形成されている。ここで、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２までの長さＬ２は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ１までの長さＬ１の１／２以下であり、好ましくは、１／５〜１／２である。
【００１８】
Ｎ−型拡散層１５の濃度は、Ｎ型ドリフト層１２ｂの濃度よりも低い。例えば、Ｎ−型拡散層１５の濃度は、５×１０１５〜３×１０１６［ａｔｏｍｓ／ｃｍ−３］であり、Ｎ型ドリフト層１２ｂの濃度は、１×１０１６〜１×１０１７［ａｔｏｍｓ／ｃｍ−３］である。
【００１９】
アノード電極１６は、Ｎ−型拡散層１５及び導電層１４の上面に形成されている。アノード電極１６は、バナジウム（Ｖ）、及びアルミニウム（Ａｌ）の積層物により構成されている。
【００２０】
Ｎ−型拡散層１５とアノード電極１６とはショットキー接合されており、それらはショットキーバリアダイオードＳＢＤの一部を構成する。
【００２１】
［効果］
次に、図１を参照して、第１の実施の形態に係る半導体装置の効果について説明する。第１の実施の形態において、ショットキーバリアダイオードＳＢＤに逆電圧がかかるように電圧を印加すると、図１に示すように、２つのトレンチＴ内の導電層１４から、Ｎ型ドリフト層１２ｂ、及びＮ−型拡散層１５に向かって空乏層Ｄが延びる。逆バイアス電圧の大きさが例えば定格電圧の５％程度に達すると、２つのトレンチＴから延びた空乏層Ｄが合体する（ピンチオフ）。これにより、リーク電流が抑制される。
【００２２】
上述のように、Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂよりも低い不純物濃度を有しているので、Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂに比べ早い段階で全体が空乏化する。アノード電極１６との間にショットキー障壁を形成しているＮ−型拡散層１５において空乏化を促進することにより、逆バイアス印加時におけるリーク電流を大幅に低減することが可能になる。
【００２３】
なお、Ｎ−型拡散層１５の積層方向の長さ（深さ）Ｌ２は、導電層１４の長さＬ１の１／２以下とされている。Ｌ２をＬ１の１／２よりも大きくした場合には、逆バイアス時は空乏化の促進が可能である一方で、順方向バイアスの印加時においては、順方向電圧Ｖｆが増大し、オン抵抗が高くなるという問題がある。このように、Ｌ２をＬ１の１／２以下とすることにより、例えば定格電圧の５％程度の逆バイアス電圧が印加された状態において、ショットキー障壁近傍において空乏層を広げることができる。よって、順方向バイアス印加時におけるオン抵抗を十分低く維持する一方で、逆バイアス時におけるリーク電流を低減することができる。
【００２４】
［製造方法］
次に、図２及び図３を参照して、第１の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造工程を説明する。図２及び図３は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２５】
先ず、図２（ａ）に示すように、Ｎ＋型半導体基板１２ａの上面にエピタキシャル成長等により、Ｎ型ドリフト層１２ｂが形成される。次に、図２（ｂ）に示すように、Ｎ型ドリフト層１２ｂの上面から下方に延びる複数のトレンチＴが形成される。トレンチＴは、例えば、Ｎ型ドリフト層１２ｂに対しフォトリソグラフィを用いてドライエッチングを実行することにより形成される。
【００２６】
続いて、９００℃程度の熱酸化工程が実行され、これにより、図３（ａ）に示すように、トレンチＴ内の内壁に沿って絶縁層１３が形成される。また、ＣＶＤ等が実行され、これにより、絶縁層１３を介してトレンチＴを埋める導電層１４が形成される。
【００２７】
次に、図３（ｂ）に示すように、イオン注入が実行されることによりＮ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２に達するようにＮ−型拡散層１５が形成される。ここで、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ２までの長さＬ２は、Ｎ型ドリフト層１２ｂの上面１２ｂｕから位置Ｐ１までの長さＬ１の１／２以下となるよう、イオン注入の加速電圧が調整される。Ｎ−型拡散層１５は、例えば、極性反転が生じない程度にＮ型ドリフト層１２ｂの上面にボロン（Ｂ）を注入し、その後に熱処理を加えることで形成される。
【００２８】
続いて、スパッタリング法等を用いて、Ｎ型ドリフト層１２ｂの上面１２ｂｕにアノード電極１６が形成され、Ｎ＋型半導体基板１２ａの下面にカソード電極１１が形成される。これにより、図１に示した半導体装置が形成される。アノード電極１６は、ショットキーバリアメタルとして働くバナジウム（Ｖ）、及びアルミニウム（Ａｌ）の積層物にて構成される。カソード電極１１は、チタン（Ｔｉ）−ニッケル（Ｎｉ）、金（Ａｕ）の三層の積層物にて構成される。
【００２９】
［第２の実施の形態］
［構成］
次に、図４を参照して、第２の実施の形態に係る半導体装置の積層構造を説明する。図４は、第２の実施の形態に係る半導体装置の断面図である。図４において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。図４に示すように、第２の実施の形態に係る半導体装置は、トレンチＴ内の構成において第１の実施の形態と異なる。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００３０】
第２の実施の形態において、トレンチＴ内には、第１の実施の形態の絶縁層１３及び導電層１４の代わりに、絶縁層２１ａ、２１ｂ、導電層２２ａ、２２ｂを有する。導電層２２ａは、素子終端部においてアノード電極１６に電気的に接続されている（図示略）。導電層２２ｂは、アノード電極１６に電気的に接続されている。
【００３１】
絶縁層２１ａは、位置Ｐ２より下層においてトレンチＴの内壁に沿って形成されている。絶縁層２１ａは、第１の実施の形態の絶縁層１３よりも大きな膜厚、例えば、１００〜８００ｎｍ程度の膜厚を有している。導電層２２ａは、位置Ｐ２より下層において絶縁層２１ａを介してトレンチＴ内を埋めるように形成されている。導電層２２ａは、位置Ｐ２から位置Ｐ１まで下方に延びる。導電層２２ａは、第１の実施の形態の導電層１４よりも、図４の紙面方向の幅が小さくなるように形成されており、例えば、１００〜３００ｎｍ程度の幅を有している。
【００３２】
絶縁層２１ｂは、位置Ｐ２より上層においてトレンチＴの内壁に沿って形成されている。絶縁層２１ｂは、絶縁層２１ａよりもその膜厚が薄くなるように形成されている。導電層２２ｂは、位置Ｐ２より上層において絶縁層２１ｂを介してトレンチＴを埋めるように形成されている。
【００３３】
上述したように、導電層２２ｂは、アノード電極１６に電気的に接続されている。また、導電層２２ａも、アノード電極１６に電気的に接続されている。したがって、ショットキーバリアダイオードＳＢＤに逆電圧がかかるように電圧を印加すると、第１の実施の形態と同様に、２つのトレンチＴ内の導電層２２ａ、２２ｂから、Ｎ型ドリフト層１２ｂ、及びＮ−型拡散層１５に向かって空乏層Ｄが延びる。これにより、リーク電流が抑制される。Ｎ−型拡散層１５の不純物濃度は、Ｎ型ドリフト層１２ｂよりも低い不純物濃度を有しているので、Ｎ−型拡散層１５は、Ｎ型ドリフト層１２ｂに比べ早い段階で全体が空乏化する。アノード電極１６との間にショットキー障壁を形成しているＮ−型拡散層１５において空乏化を促進することにより、逆バイアス印加時におけるリーク電流を大幅に低減することが可能になる。
【００３４】
また、第１の実施の形態と同様に、Ｌ２をＬ１の１／２以下とすることにより、順方向バイアス印加時におけるオン抵抗を十分低く維持する一方で、逆バイアス時におけるリーク電流を低減することができる。
【００３５】
［製造方法］
次に、図５〜図７を参照して、第２の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造工程を説明する。図５〜図７は、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３６】
先ず、第１の実施の形態の図２（ａ）（ｂ）と同様の製造工程が実行される。続いて、図５に示すように、１１００℃程度の熱酸化工程が実行され、これにより、トレンチＴの内壁に沿って絶縁層２１ａＡが形成される。また、ＣＶＤ等が実行され、これにより、絶縁層２１ａを介してトレンチＴを埋める導電層２２ａＡが形成される。
【００３７】
次に、図６（ａ）に示すように、導電層２２ａＡの上面はフォトリソグラフィを用いたドライエッチングによって位置Ｐ２まで掘り下げられ、導電層２２ａが形成される。
【００３８】
続いて、図６（ｂ）に示すように、絶縁層２１ａＡの上面は位置Ｐ２までウェットエッチングにより掘り下げられ、絶縁層２１ａが形成される。
【００３９】
次に、９００℃程度の熱酸化工程が実行され、これにより、図７（ａ）に示すように、位置Ｐ２より上層においてトレンチＴの内壁に沿って絶縁層２１ｂが形成される。続いて、ＣＶＤ等が実行され、これにより、図７（ｂ）に示すように、位置Ｐ２よりも上層において絶縁層２１ｂを介してトレンチＴを埋める導電層２２ｂが形成される。そして、第１の実施の形態の図３（ｂ）と同様の製造工程が実行され、Ｎ−型拡散層１５が形成された後、アノード電極１６及びカソード電極１１が形成される。以上により、第２の実施の形態に係る半導体装置が製造される。
【００４０】
［第３の実施の形態］
［構成］
次に、図８を参照して、第３の実施の形態に係る半導体装置の積層構造を説明する。図８は、第３の実施の形態に係る半導体装置の断面図である。図８において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。第３の実施の形態に係る半導体装置は、図８に示すように、絶縁層２２ｂとＮ−型拡散層１５との間に設けられたＰ型拡散層３１を有する。この点において、第３の実施の形態は、第２の実施の形態と異なる。その他、第３の実施の形態は、第２の実施の形態と同様の構成を有するので、それらには同一符号を付し、その説明を省略する。
【００４１】
第３の実施の形態は、Ｐ型拡散層３１により、Ｎ−型拡散層１５付近における空乏層Ｄの発生を、第２の実施の形態に比べ一層促進させることができる。すなわち、第３の実施の形態によれば、第２の実施の形態に比べ、逆方向バイアス時のリーク電流を抑制する効果を一層高めることができる。
【００４２】
［製造工程］
次に、第３の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第３の実施の形態においては、第２の実施の形態の図５〜図７（ｂ）と同様の製造工程が実行される。そして、図７（ｂ）に示す状態において、絶縁層２１ｂの側面のみに開口を有するレジストを介して絶縁層２１ｂの側面にボロン（Ｂ）が注入され、Ｐ型拡散層３１が形成される。この後、第２の実施の形態と同様の製造工程が実行され、第３の実施の形態に係る半導体装置が製造される。
【００４３】
［第４の実施の形態］
［構成］
次に、図９を参照して、第４の実施の形態に係る半導体装置の積層構造を説明する。図９は、第４の実施の形態に係る半導体装置の断面図である。図９において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。第４の実施の形態に係る半導体装置は、図９に示すように、トレンチＴ内の構成において第１の実施の形態と異なる。また、第４の実施の形態に係る半導体装置は、第３の実施の形態と同様に、Ｐ型拡散層３１を有する。なお、第４の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４４】
第４の実施の形態は、トレンチＴ内に絶縁層２１ａＡ及び導電層２２ａＡを有する。絶縁層２１ａＡは、第１の実施の形態の絶縁層１３よりも大きな膜厚を有し、例えば、１００〜８００ｎｍ程度の膜厚を有している。導電層２２ａＡは、第１の実施の形態の導電層１４よりも紙面方向の幅が小さく、例えば、１００〜３００ｎｍ程度の幅を有している。導電層２２ａＡは、アノード電極１６と電気的に接続されている。
【００４５】
Ｐ型拡散層３１は、絶縁層２１ａＡとＮ−型拡散層１５との間に形成されている。第４の実施の形態は、第３の実施の形態と同様に動作し、同様の効果を奏する。
【００４６】
［製造工程］
次に、第４の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第４の実施の形態においては、第２の実施の形態の図５と同様の製造工程が実行される。そして、図６（ａ）〜図７（ｂ）の工程を省略して、Ｎ−型拡散層１５、アノード電極１６、及びカソード電極１１が形成され、第４の実施の形態に係る半導体装置が製造される。
【００４７】
以上のように、第４の実施の形態は、第２の実施の形態よりも製造工程を省略することができるので、第２の実施の形態よりも製造コストを抑えることができる。
【００４８】
［第５の実施の形態］
［構成］
次に、図１０を参照して、第５の実施の形態に係る半導体装置の積層構造を説明する。図１０は、第５の実施の形態に係る半導体装置の断面図である。図１０において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。なお、第５の実施の形態において、第４の実施の形態と同様の構成については同一符号を付しその説明を省略する。
【００４９】
第５の実施の形態において、Ｐ型拡散層３１ａは、絶縁層２１ａＡとＮ−型拡散層１５との間だけではなく、絶縁層２１ａＡとＮ型ドリフト層１２ｂとの間にも形成されている。また、絶縁層２１ａＡは、ボロンシリケートガラス（ＢＳＧ）により構成されている。なお、Ｐ型拡散層３１ａは、絶縁層２１ａＡ中から熱拡散されたボロンにより形成される。以上の点においてのみ第５の実施の形態は第４の実施の形態と異なる。なお、第５の実施の形態において、第４の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５０】
第５の実施の形態は、Ｐ型拡散層３１ａにより、第４の実施の形態よりもリーク電流を抑制すると共に、耐圧を向上させることができる。
【００５１】
［製造工程］
次に、第５の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第５の実施の形態においては、第４の実施の形態と略同様の製造工程が実行される。ただし、第５の実施の形態においては、絶縁層２１ａＡをボロンシリケートガラス（ＢＳＧ）により形成する。そして、熱処理を施し、絶縁層２１ａＡ中のボロン（Ｂ）を熱拡散させる。これにより、絶縁層２１ａＡの周りにＰ型拡散層３１ａが形成される。
【００５２】
以上のように、第５の実施の形態において、Ｐ型拡散層３１ａは熱拡散により形成される。したがって、第５の実施の形態は、イオン注入でＰ型拡散層３１ａを形成する場合よりも、Ｐ型拡散層３１ａの形成領域を狭くすることができる。すなわち、第５の実施の形態は、アノード電極１６とＮ−型拡散層１５との接合面積（ショットキー面積）の減少を抑制することができる。また、第５の実施の形態は、イオン注入でＰ型拡散層３１ａを形成する場合よりも、Ｐ型拡散層３１ａの形成領域のバラツキを抑えることができる。よって、第５の実施の形態は、耐圧のバラツキを抑えることができる。
【００５３】
［第６の実施の形態］
［構成］
次に、図１１を参照して、第６の実施の形態に係る半導体装置の積層構造を説明する。図１１は、第６の実施の形態に係る半導体装置の断面図である。図１１において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。なお、第６の実施の形態において、第３の実施の形態と同様の構成については同一符号を付しその説明を省略する。
【００５４】
第６の実施の形態は、図１１に示すように、第３の実施の形態とほぼ同様の構成を有する。第６の実施の形態は、第３の実施の形態の絶縁層２１ｂ及び導電層２２ｂの代わりに半導体層２３を有する。半導体層２３は、ボロンシリケートガラス（ＢＳＧ）を含有したポリシリコン、又はボロンを含有したポリシリコンにて構成されている。なお、導電層２２ａＡは、素子終端部においてアノード電極１６と電気的に接続されている（図示略）。
【００５５】
［製造工程］
次に、第６の実施の形態に係る半導体装置に係るショットキーバリアダイオードＳＢＤの製造方法について説明する。第６の実施の形態においては、第２の実施の形態の図５〜図６（ｂ）と同様の製造工程が実行される。図６（ｂ）に示す工程の後、ＣＶＤ法によって位置Ｐ２より上層においてトレンチＴを埋める半導体層２３が形成される。半導体層２３は、ボロンシリケートガラス（ＢＳＧ）を含有したポリシリコン、又はボロンを含有したポリシリコンを堆積させて形成される。そして、熱処理を施し、半導体層２３中のボロン（Ｂ）を熱拡散させる。これにより、半導体層２３の側面にＰ型拡散層３１が形成される。
【００５６】
以上のように、第６の実施の形態において、Ｐ型拡散層３１は熱拡散により形成される。したがって、第６の実施の形態は、イオン注入でＰ型拡散層３１を形成する場合よりも、Ｐ型拡散層３１の形成領域を狭くすることができる。すなわち、第６の実施の形態は、アノード電極１６とＮ−型拡散層１５との接合面積（ショットキー面積）の減少を抑制することができる。また、第６の実施の形態は、イオン注入でＰ型拡散層３１を形成する場合よりも、Ｐ型拡散層３１の形成領域のバラツキを抑えることができる。よって、第６の実施の形態は、耐圧のバラツキを抑えることができる。
【００５７】
［第７の実施の形態］
［構成］
次に、図１２を参照して、第７の実施の形態に係る半導体装置の積層構造を説明する。図１２は、第７の実施の形態に係る半導体装置の断面図である。図１２において、ＭＯＳＦＥＴは図示を省略されている。もちろん、ショットキーバリアダイオードＳＢＤのみを有する半導体装置にも本実施の形態は適応可能である。なお、第７の実施の形態において、第３の実施の形態と同様の構成については同一符号を付しその説明を省略する。
【００５８】
第７の実施の形態は、図１２に示すように、第３の実施の形態のトレンチＴ、及び導電層２２ａ、２２ｂの代わり、トレンチＴ’、及び導電層２２ａ’、２２ｂ’を有する。導電層２２ａ’は、素子終端部においてアノード電極１６に電気的に接続されている（図示略）。導電層２２ｂ’は、アノード電極１６に電気的に接続されている。
【００５９】
第７の実施の形態において、トレンチＴ’は、Ｎ型ドリフト層１２ｂの領域において径Ｒ１を有する。一方、トレンチＴ’は、Ｎ−型拡散層１５の上面で径Ｒ２（Ｒ２＜Ｒ１）を有する。
【００６０】
導電層２２ａ’は、テーパ部２２１、及び柱状部２２２にて構成されている。テーパ部２２１は、上端から下端へと径が細くなるテーパ状に形成されている。柱状部２２２は、テーパ部２２１の下端から下方に延び且つ上端から下端まで略同一の径を有する柱状に形成されている。導電層２２ｂ’は、第３の実施の形態の導電層２２ｂよりも小さい径を有する。
【００６１】
以上のように、トレンチＴ’の上端の径Ｒ２は、トレンチＴ’の下端の径Ｒ１よりも小さく形成されている。これにより、第７の実施の形態は、アノード電極１６とＮ−型拡散層１５との接合面積（ショットキー面積）を第３の実施の形態よりも増やすことができる。
【００６２】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１１…カソード電極、 １２ａ…Ｎ＋型半導体基板、 １２ｂ…Ｎ型ドリフト層、 １３、２１ａ、２１ａＡ、２１ｂ…絶縁層、 １４、２２ａ、２２ａ’、２２ａＡ、２２ｂ、２２ｂ’…導電層、 １５…Ｎ−型拡散層、 １６…アノード電極、 ２３…半導体層、 ３１、３１ａ…Ｐ型拡散層、 Ｔ、Ｔ’…トレンチ。
【特許請求の範囲】
【請求項１】
カソード電極と、
前記カソード電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の半導体層と、
前記半導体層の上面から下方に延びるように前記半導体層中に形成された複数のトレンチと、
前記トレンチの内壁に沿って形成された絶縁層と、
前記絶縁層を介して前記トレンチを埋めるように形成され且つ前記半導体層の上面から第１の位置まで下方に延びる導電層と、
前記複数のトレンチの間に位置する前記半導体層の上面から第２の位置に達し且つ前記第２の不純物濃度より小さい第３の不純物濃度を有する第１半導体拡散層と、
前記第１半導体拡散層及び前記導電層の上面に形成され且つ前記第１半導体拡散層とショットキー接合されたアノード電極とを備え、
前記半導体層の上面から前記第２の位置までの長さは、前記半導体層の上面から前記第１の位置までの長さの１／２以下である
ことを特徴とする半導体装置。
【請求項２】
前記絶縁層と前記第１半導体拡散層との間に設けられた第２導電型の第２半導体拡散層を更に備える
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層は、ボロンシリケートガラスにて構成されている
ことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
カソード電極と、
前記カソード電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の半導体層と、
前記半導体層の上面から下方に延びるように前記半導体層中に形成された複数のトレンチと、
第１の位置より下層において前記トレンチの内壁に沿って形成された第１絶縁層と、
前記第１の位置より下層において前記第１絶縁層を介して前記トレンチを埋めるように形成され且つ前記第１の位置から第２の位置まで下方に延びる第１導電層と、
前記第１の位置より上層において前記トレンチの内壁に沿って形成された第２絶縁層と、
前記第１の位置より上層において前記第２絶縁層を介して前記トレンチを埋めるように形成され且つ前記半導体層の上面から前記第１の位置に達する第２導電層と、
前記複数のトレンチの間に位置する前記半導体層の上面から第３の位置に達し且つ前記第２の不純物濃度より小さい第３の不純物濃度を有する第１半導体拡散層と、
前記第１半導体拡散層及び前記第２導電層の上面に形成され且つ前記第１半導体拡散層とショットキー接合されたアノード電極とを備え、
前記第１導電層は、前記アノード電極と電気的に接続され、
前記半導体層の上面から前記第３位置までの長さは、前記半導体層の上面から前記第２の位置までの長さの１／２以下である
ことを特徴とする半導体装置。
【請求項５】
前記第２絶縁層と前記第１半導体拡散層との間に設けられた第２導電型の第２半導体拡散層を更に備える
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
カソード電極と、
前記カソード電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層の上面から下方に延びるように前記第１半導体層中に形成された複数のトレンチと、
第１の位置より下層において前記トレンチの内壁に沿って形成された絶縁層と、
前記第１の位置より下層において前記絶縁層を介して前記トレンチを埋めるように形成され且つ前記第１の位置から第２の位置まで下方に延びる導電層と、
前記第１の位置より上層において前記トレンチを埋めるように形成された第２半導体層と、
前記複数のトレンチの間に位置する前記第１半導体層の上面から第３の位置に達し且つ前記第２の不純物濃度より小さい第３の不純物濃度を有する第１半導体拡散層と、
前記第１半導体拡散層及び前記導電層の上面に形成され且つ前記第１半導体拡散層とショットキー接合されたアノード電極とを備え、
前記導電層は、前記アノード電極と電気的に接続され、
前記第１半導体層の上面から前記第３位置までの長さは、前記第１半導体層の上面から前記第２の位置までの長さの１／２以下である
ことを特徴とする半導体装置。
【請求項７】
前記第２半導体層と前記第１半導体拡散層との間に設けられた第２導電型の第２半導体拡散層を更に備え、
前記第２半導体層は、ボロンシリケートガラスを含有したポリシリコン又はボロンを含有したポリシリコンにて構成されている
ことを特徴とする請求項６記載の半導体装置。
【請求項１】
カソード電極と、
前記カソード電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の半導体層と、
前記半導体層の上面から下方に延びるように前記半導体層中に形成された複数のトレンチと、
前記トレンチの内壁に沿って形成された絶縁層と、
前記絶縁層を介して前記トレンチを埋めるように形成され且つ前記半導体層の上面から第１の位置まで下方に延びる導電層と、
前記複数のトレンチの間に位置する前記半導体層の上面から第２の位置に達し且つ前記第２の不純物濃度より小さい第３の不純物濃度を有する第１半導体拡散層と、
前記第１半導体拡散層及び前記導電層の上面に形成され且つ前記第１半導体拡散層とショットキー接合されたアノード電極とを備え、
前記半導体層の上面から前記第２の位置までの長さは、前記半導体層の上面から前記第１の位置までの長さの１／２以下である
ことを特徴とする半導体装置。
【請求項２】
前記絶縁層と前記第１半導体拡散層との間に設けられた第２導電型の第２半導体拡散層を更に備える
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層は、ボロンシリケートガラスにて構成されている
ことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
カソード電極と、
前記カソード電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の半導体層と、
前記半導体層の上面から下方に延びるように前記半導体層中に形成された複数のトレンチと、
第１の位置より下層において前記トレンチの内壁に沿って形成された第１絶縁層と、
前記第１の位置より下層において前記第１絶縁層を介して前記トレンチを埋めるように形成され且つ前記第１の位置から第２の位置まで下方に延びる第１導電層と、
前記第１の位置より上層において前記トレンチの内壁に沿って形成された第２絶縁層と、
前記第１の位置より上層において前記第２絶縁層を介して前記トレンチを埋めるように形成され且つ前記半導体層の上面から前記第１の位置に達する第２導電層と、
前記複数のトレンチの間に位置する前記半導体層の上面から第３の位置に達し且つ前記第２の不純物濃度より小さい第３の不純物濃度を有する第１半導体拡散層と、
前記第１半導体拡散層及び前記第２導電層の上面に形成され且つ前記第１半導体拡散層とショットキー接合されたアノード電極とを備え、
前記第１導電層は、前記アノード電極と電気的に接続され、
前記半導体層の上面から前記第３位置までの長さは、前記半導体層の上面から前記第２の位置までの長さの１／２以下である
ことを特徴とする半導体装置。
【請求項５】
前記第２絶縁層と前記第１半導体拡散層との間に設けられた第２導電型の第２半導体拡散層を更に備える
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
カソード電極と、
前記カソード電極と電気的に接続されると共に第１の不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板上に形成され前記第１の不純物濃度よりも小さい第２の不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層の上面から下方に延びるように前記第１半導体層中に形成された複数のトレンチと、
第１の位置より下層において前記トレンチの内壁に沿って形成された絶縁層と、
前記第１の位置より下層において前記絶縁層を介して前記トレンチを埋めるように形成され且つ前記第１の位置から第２の位置まで下方に延びる導電層と、
前記第１の位置より上層において前記トレンチを埋めるように形成された第２半導体層と、
前記複数のトレンチの間に位置する前記第１半導体層の上面から第３の位置に達し且つ前記第２の不純物濃度より小さい第３の不純物濃度を有する第１半導体拡散層と、
前記第１半導体拡散層及び前記導電層の上面に形成され且つ前記第１半導体拡散層とショットキー接合されたアノード電極とを備え、
前記導電層は、前記アノード電極と電気的に接続され、
前記第１半導体層の上面から前記第３位置までの長さは、前記第１半導体層の上面から前記第２の位置までの長さの１／２以下である
ことを特徴とする半導体装置。
【請求項７】
前記第２半導体層と前記第１半導体拡散層との間に設けられた第２導電型の第２半導体拡散層を更に備え、
前記第２半導体層は、ボロンシリケートガラスを含有したポリシリコン又はボロンを含有したポリシリコンにて構成されている
ことを特徴とする請求項６記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２０４５７９（Ｐ２０１２−２０４５７９Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６７４７５（Ｐ２０１１−６７４７５）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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