半導体装置
【課題】半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための界面抵抗の最適化を可能とすること。
【解決手段】半導体層１０と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層１２と、前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜１６と、前記金属膜と前記半導体層との間に設けられた絶縁膜１４と、を具備する半導体装置。
【解決手段】半導体層１０と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層１２と、前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜１６と、前記金属膜と前記半導体層との間に設けられた絶縁膜１４と、を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、スピン偏極した電子を半導体層に注入または半導体層から受ける強磁性金属層を有する半導体装置に関する。
【背景技術】
【０００２】
スピントランジスタ等のスピンデバイスにおいては、強磁性金属層からスピン偏極した電子が半導体層に注入される。または、半導体層からスピン偏極した電子を強磁性金属層が受ける。半導体層と強磁性金属層との接合構造として、特許文献１には、半導体層に直接強磁性金属層を接合する構造が開示されている。この場合、半導体層と強磁性金属層との界面にはショットキー障壁が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開２００４／０７９８２７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体層と強磁性金属層との界面にショットキー障壁が形成されると、フェルミレベルピンニングなどの現象によって半導体層と強磁性金属層との接触抵抗が高くなる。特に、半導体層のバンドギャップの中央近傍にフェルミレベルピンニングが生じると、非常に高い接触抵抗を生じる。このため、スピンデバイスの性能劣化や、スピン注入効率の大きな劣化を生じてしまう。
【０００５】
本発明は、上記課題に鑑みなされたものであり、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための界面抵抗の最適化を可能とすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【０００７】
本発明は、シリコンからなる半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と、前記強磁性金属層との間に設けられ、Ｍｇ、Ａｌ、ＡｇおよびＣｕを主に含む金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【０００８】
本発明は、半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記半導体層の電子親和力より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備する半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【０００９】
上記構成において、前記絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなる構成とすることができる。
【００１０】
上記構成において、前記絶縁膜は、前記キャリアがトンネル伝導する膜厚を有する構成とすることができる。
【００１１】
上記構成において、前記金属膜は、スピン緩和長より薄い構成とすることができる。
【００１２】
上記構成において、前記半導体層はアンドープ層である構成とすることができる。
【００１３】
上記構成において、前記半導体層のドープ濃度は、１×１０１８ｃｍ−３以下である構成とすることができる。
【００１４】
上記構成において、前記絶縁膜は、前記半導体層と前記金属膜との間をデピンニングする構成とすることができる。
【００１５】
上記構成において、前記半導体層に電界を印加するゲート電極と、前記半導体層にスピン偏極した電子を注入し、前記強磁性金属層であるソースと、前記半導体層からスピン偏極した電子を受け、前記強磁性金属層であるドレインと、を具備し、前記金属膜は、前記半導体層と前記ソースとの間と、前記半導体層と前記ドレインとの間の少なくとも一方に設けられている構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）および図１（ｂ）は、それぞれ比較例１および比較例２に係る構造のエネルギーバンド図である。
【図２】図２（ａ）は、ＭｇとＳｉのエネルギーバンド図、図２（ｂ）は、実施例１に係る構造のエネルギーバンド図である。
【図３】図３（ａ）および図３（ｂ）は、実施例２に係る半導体装置の断面図である。
【図４】図４は、実施例２に係る半導体装置のエネルギーバンド図である。
【図５】図５は、実施例３に係るＭＯＳＦＥＴの断面図である。
【図６】図６（ａ）は、実施例３および比較例３のドレイン電流電圧特性を示す図である。図６（ｂ）は、比較例３のドレイン電流電圧特性を示す図である。
【図７】図７（ａ）および図７（ｂ）は、それぞれ実施例３および比較例３のドレイン電流−ゲート電圧特性を示す図である。
【図８】図８は、各サンプルのドレイン電流を示す図である。
【図９】図９は、実施例３におけるチャネル長Ｌに対する抵抗Ｒｍを示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照し、本発明の実施例について説明する。
【実施例１】
【００１９】
図１（ａ）および図１（ｂ）は、それぞれ比較例１および比較例２に係る構造のエネルギーバンド図である。図１（ａ）を参照し、半導体層１０に強磁性金属層１２が直接接合している。半導体層１０は、アンドープの例であり、フェルミ準位ＥＦは伝導帯の底（以下伝導帯ともいう）ＥＣと価電子体の頂点（以下価電子帯ともいう）ＥＶのほぼ中心に位置している。半導体層１０と強磁性金属層１２との界面には界面準位などが誘起され、強磁性金属層１２の仕事関数にかかわらず、フェルミ準位ＥＦが半導体層の中心近傍にピンニングされてしまう。このため、半導体層１０と強磁性金属層１２との間には、高さφＳＢの高いショットキー障壁が形成される。このショットキー障壁のため。半導体層１０と強磁性金属層１２との間の接触抵抗が高くなる。また、この接合抵抗が高すぎると、スピン注入効率が低下してしまう。
【００２０】
図１（ｂ）を参照し、半導体層１０と強磁性金属層１２との間に絶縁膜１４を設ける。絶縁膜１４と半導体層１０との界面には界面準位は余り形成されない。このため、この接合ではピンニングは生じない。これにより、半導体層１０と強磁性金属層１２との間の障壁高さは、強磁性金属層１２の仕事関数と、半導体層１０の電子親和力との差によりほぼ定まる。一般的に、強磁性金属層１２の仕事関数は、半導体層１０の電子親和力より大きい。このため、半導体層１０と強磁性金属層１２との間には、高さφＳＢのショットキー障壁が形成される。よって、絶縁膜１４が十分に薄くても半導体層１０と強磁性金属層１２との間の接触抵抗は低くない。
【００２１】
図２（ａ）は、ＭｇとＳｉのエネルギーバンド図、図２（ｂ）は、実施例１に係る構造のエネルギーバンド図である。図２（ａ）は、半導体層１０としてシリコン（Ｓｉ）、金属膜１６としてマグネシウム（Ｍｇ）とした場合の、ＭｇとＳｉのエネルギーバンド図である。Ｍｇの仕事関数（真空準位ＥＶＡからフェルミ準位ＥＦのエネルギー）は、３．６７ｅＶであり、Ｓｉの電子親和力（真空準位ＥＶＡから伝導帯の底ＥＣのエネルギー）は４．０５ｅＶである。このように、Ｍｇの仕事関数は、Ｓｉの電子親和力より小さい。
【００２２】
図２（ｂ）を参照し、半導体層１０と強磁性金属層１２との間に金属膜１６を設ける。さらに、金属膜１６と半導体層１０との間に絶縁膜１４を設ける。例えば、半導体層１０と絶縁層１４は接しており、絶縁膜１４と金属膜１６とは接しており、金属膜１６と強磁性金属膜１２とは接している。半導体層１０は、例えばＳｉであり、強磁性金属層１２は例えばＣｏＦｅＢである。金属膜１６は例えばＭｇであり、絶縁膜１４は例えば酸化アルミニウムである。この場合、酸化アルミニウムからなる絶縁膜１４と半導体層１０との界面の界面準位密度は高くない。この絶縁膜１４によって半導体層１０との界面はピンニングされない。さらに、Ｍｇからなる金属膜１６の仕事関数が、シリコンからなる半導体層１０の電子親和力より小さいため、半導体層１０と金属膜１６との間の障壁φＯは負となる。これにより、強磁性金属層１２から半導体層１０にスピン偏極した電子を注入する際、または半導体層１０から強磁性金属層１２がスピン偏極した電子を受ける際の接触抵抗は絶縁膜によるトンネル抵抗によって決定される。半導体層１０の絶縁膜１４から離れた伝導帯ＥＣと強磁性金属層１２との間にはボディーバリアφＢが形成される。
【００２３】
金属膜１６は、Ｓｉの電子親和力に比べ仕事関数の小さいかまたは同程度のＭｇ、アルミニウム（Ａｌ）、銀（Ａｇ）または銅（Ｃｕ）を主に含むことが好ましい。例えば、金属膜１６は、Ｍｇ、Ａｌ、ＡｇまたはＣｕからなることが好ましい。Ａｌ、ＡｇおよびＣｕの仕事関数は、それぞれ４．２８ｅＶ、４．２９ｅＶおよび４．６６ｅＶである。
【００２４】
半導体層１０および金属膜１６は、上記例示したものに限られない。例えば、金属膜１６は、半導体層１０の電子親和力より小さいか同程度の仕事関数を有していてもよい。さらに、半導体層１０と強磁性金属層１２との接触抵抗が、半導体層１０の抵抗に比べ十分小さければよい。例えば、金属膜１６の仕事関数は、強磁性金属層１２の仕事関数より小さければよい。これにより、比較例２より、半導体層１０と強磁性金属層１２との接触抵抗を小さくできる。
【００２５】
絶縁膜１４としては、酸化アルミニウム以外に、例えば、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなる膜を用いることができる。これらの膜を用いることにより、Ｓｉ等の半導体層１０と絶縁膜１４との界面に生成される界面準位密度を金属と半導体との接合より十分に小さくできる。このことから半導体層１０と金属膜１６との接合をデピンニングすることができる。なお、デピンニングは、例えば、金属膜１６の仕事関数により、半導体層１０と強磁性金属層１２との障壁高さを制御できる程度になされていればよい。また、高効率のスピン注入を実現するためには、強磁性金属層１２と半導体層１０との間の接触抵抗に最適な値がある。高効率のスピン注入を実現するために、これらの絶縁膜１４の膜厚等を最適化することにより接触抵抗（トンネル抵抗）を最適化することができる。
【００２６】
絶縁膜１４は、電子がトンネル伝導する膜厚を有することが好ましい。電子がトンネル伝導する膜厚としては、例えば数ｎｍであることが好ましい。
【００２７】
さらに、金属膜１６は、スピン緩和長より薄いことが好ましい。これにより、金属膜１６により、スピン偏極した電子がスピン緩和することを抑制できる。例えば、Ｍｇのスピン緩和長は、約２３０ｎｍ（室温）であり、Ｍｇを金属膜１６とする場合、金属膜１６の膜厚は、例えば、数ｎｍとスピン緩和長に対し十分小さい。Ａｌ、ＡｇおよびＣｕのスピン緩和長としては、以下の数値が報告されている。なお、異なる数値が記載されているのは、文献により異なる数値が報告されているためである。Ａｌは、３５０ｎｍまたは６００ｎｍ（いずれも温度は２９３Ｋ）、Ａｇは１３２ｎｍから１５２ｎｍ（２９８Ｋ）、Ｃｕは、１７０ｎｍ、３５０ｎｍ、５００ｎｍまたは７００ｎｍ（いずれも温度は２９８Ｋ）である。金属膜１６として、Ｍｇ、Ａｌ、ＡｇまたはＣｕを用いた場合も膜厚を１０ｎｍ以下とすれば、スピン緩和長より十分に小さい。
【００２８】
さらに、半導体層１０はアンドープ層または低濃度ドープ層であることが好ましい。半導体層１０がアンドープ層である場合、半導体層１０と強磁性金属層１２との接触抵抗とが高くなるため、実施例１の構造を採用することが好ましい。また、半導体層１０をｐ型またはｎ型とした場合、特にドーピング濃度が高い場合には、スピン偏極した電子がスピン緩和しやすくなる。よって、スピンの寿命が短くなることを防ぐために、半導体層１０はアンドープ層または低濃度ドープ層であることが好ましい。なお、アンドープ層または低濃度ドープ層は、例えばドープ濃度が１×１０１８ｃｍ−３程度以下である。好ましくは、ドープ濃度が１×１０１７ｃｍ−３程度以下である。
【００２９】
強磁性金属層１２は、ＣｏＦｅＢ以外に、Ｆｅ、ＣｏＦｅ、ホイスラー合金等を用いることができる。
【実施例２】
【００３０】
実施例２は、実施例１に係る構造を用いた電界効果トランジスタの例である。図３（ａ）および図３（ｂ）は、実施例２に係る半導体装置の断面図である。図３（ａ）のように、半導体層１０の両側にソース２２およびドレイン２４が設けられている。ソース２２およびドレイン２４は、実施例１の強磁性金属層１２ａおよび１２ｂである。ソース２２は、半導体層１０にスピン偏極した電子を注入する。ドレイン２４は半導体層１０からスピン偏極した電子を受ける。半導体層１０とソース２２との間に金属層１６ａが設けられ、半導体層１０とドレイン２４との間に金属膜１６ｂが設けられている。さらに、半導体層１０と金属膜１６ａとの間に絶縁膜１４ａが設けられ、半導体層１０と金属膜１６ｂとの間に絶縁膜１４ｂが設けられている。半導体層１０上にはゲート絶縁膜１８を介しゲート電極２０が形成されている。ゲート絶縁膜１８は、例えば酸化シリコン膜である。図３（ｂ）のように、ゲート電極２０の両側において、絶縁膜１４ａおよび１４ｂ、金属膜１６ａおよび１６ｂ並びに強磁性金属層１２ａおよび１２ｂが半導体層１０内に埋め込まれていてもよい。また、半導体層１０の１平面上に、絶縁膜１４ａおよび１４ｂ、金属膜１６ａおよび１６ｂ並びに強磁性金属層１２ａおよび１２ｂを形成してもよい。
【００３１】
図４は、実施例２に係る半導体装置のエネルギーバンド図である。図４のように、ソース２２に対しドレイン２４にドレイン電圧ＶＤＳを印加する。この状態でゲート電圧ＶＧＳ＝０の場合、半導体層１０の伝導帯ＥＣはソース２２のフェルミエネルギーＥＦより高くなり、ボディーバリアφＢが形成される。このため、ソース２２からドレイン２４に電子が流れない。一方、ゲート電圧ＶＧＳ＞０とした場合、半導体層１０の伝導帯ＥＣはフェルミエネルギーＥＦより低くなる。このため、ソース２２からドレイン２４に電子が流れる。図４では、ソース２２側の半導体層１０と強磁性金属層１２ａとの間の接合構造と、ドレイン２４側の半導体層１０と強磁性金属層１２ｂとの間の接合構造と、に実施例１の構造を用いている。よって、ソース２２と半導体層１０との接触抵抗およびドレイン２４と半導体層１０との接触抵抗は、絶縁膜１４ａおよび１４ｂの膜厚で調整することができる。したがって、高効率のスピン注入を実現するために最適な接触抵抗（トンネル抵抗）とすることができる。
【００３２】
なお、実施例２においては、ゲート電圧ＶＧＳ＞０としたときに、ソース２２の磁化方向とドレイン２４の磁化方向が平行な場合、ソース−ドレイン間のコンダクタンスは大きくなる。一方、ソース２２の磁化方向とドレイン２４の磁化方向が異なる場合、ソース−ドレイン間のコンダクタンスは小さくなる。このように、ソース２２とドレイン２４の一方を固定磁化層、他方を自由磁化層とする。自由磁化層の磁化方向を変更することにより、ソース−ドレイン間のコンダクタンスを不揮発的に変更することができる。
【００３３】
実施例２のように、実施例１の構造を電界効果トランジスタに適用することもできる。実施例２においては、ソース側とドレイン側の両方に、実施例１に係る構造を用いているが、ソース側とドレイン側との少なくとも一方に、実施例１に係る構造を用いてもよい。
【実施例３】
【００３４】
実施例３は、実施例２に係る電界効果トランジスタの具体例としてＭＯＳＥＦＴ（Metal Oxide Semiconductor Field Effect Transistor）を作製した例である。図５は、実施例３に係るＭＯＳＦＥＴの断面図である。ＳＯＩ（Silicon on Insulator）基板３０を用いＭＯＳＦＥＴを形成している。ＳＯＩ３０においては、シリコン層２０ａ上に酸化シリコン膜１８ａ、酸化シリコン膜１８ａ上にシリコン層１０ａが形成されている。シリコン層２０ａは、Ｂが１×１０１５ｃｍ−３ドープされており、図３のゲート電極２０に相当する。酸化シリコン膜１８ａは、膜厚が２００ｎｍであり、図３のゲート絶縁膜１８に相当する。シリコン層１０ａは、膜厚が４０ｎｍであり、Ｂ（ボロン）が１×１０１５ｃｍ−３ドープされており、図３の半導体層１０に相当する。
【００３５】
シリコン層１０ａ上に、絶縁膜１４ａおよび１４ｂとして、膜厚が０．５ｎｍのＡｌ（アルミニウム）を形成し、酸素（Ｏ２）に曝露して酸化アルミニウム膜を形成している。絶縁膜１４ａおよび１４ｂ上に、それぞれ金属膜１６ａおよび１６ｂとして、膜厚が１ｎｍのＭｇが形成されている。金属膜１６ａおよび１６ｂ上に、それぞれ強磁性金属層１２ａおよび１２ｂとして、膜厚が４０ｎｍのＣｏＦｅが形成されている。強磁性金属層１２ａおよび１２ｂは、それぞれソース２２およびドレイン２４に相当する。強磁性金属層１２ａおよび１２ｂ上にコンタクト層としてそれぞれ膜厚１００ｎｍのＡｌ膜１７が形成されている。ＭＯＳＦＥＴのチャネル長およびチャネル幅は、それぞれ１００μｍおよび１２０μｍである。
【００３６】
比較例３としてＭｇからなる金属膜１６ａおよび１６ｂを形成していないＭＯＳＦＥＴも試作した。
【００３７】
図６（ａ）は、実施例３および比較例３のドレイン電流電圧特性を示す図である。図６（ｂ）は、比較例３のドレイン電流電圧特性を示す図である。ドレイン電流ＩＤはチャネル幅で規格化している。図６（ａ）においては、ゲート電圧ＶＧＳを０Ｖから２０Ｖまで４Ｖステップで印加している。実線が実施例３を示し、破線が比較例３を示している。実施例３は、良好なトランジスタ特性を示している。一方、比較例３は、ほとんどドレイン電流ＩＤが流れていない。図６（ｂ）は比較例３についてドレイン電流を拡大して図示している。実施例３は比較例３に比べ飽和電流において１０００倍程度ドレイン電流ＩＤが増加している。また、比較例３は、低ドレイン電圧領域において、オーミック特性を有していないのに対し、実施例３は、低ドレイン電圧領域（線形領域）において良好なオーミック特性を有している。このように、比較例３においては、強磁性金属層１２ａおよび１２ｂであるＣｏＦｅの仕事関数が半導体層１０であるＳｉの電子親和力より大きいため、ソース２２と半導体層１０との間およびドレイン２４と半導体層１０との間におおきなショットキー障壁が生じたものと考えられる。一方、実施例３においては、金属膜１６ａおよび１６ｂとして仕事関数が小さいＭｇを用いたため、ソース２２と半導体層１０との間およびドレイン２４と半導体層１０との間の障壁がほぼなくなったものと考えられる。
【００３８】
図７（ａ）および図７（ｂ）は、それぞれ実施例３および比較例３のドレイン電流−ゲート電圧特性を示す図である。図７（ａ）は、実施例３におけるドレイン電圧ＶＤＳが５ｍＶ、５０ｍＶおよび５００ｍＶのドレイン電流−ゲート電圧特性を示している。ドレイン電流ＩＤは、ゲート電圧ＶＤＳが大きくなると急峻に立ち上がる。また、負のゲート電圧ＶＤＳにおいて電流は非常に小さい。このような特性は、実施例３において、絶縁膜１４ａおよび１４ｂによるデピンニングと、金属膜１６ａおよび１６ｂによるフェルミ準位の制御が良好に実現されていることを示している。
【００３９】
一方、図７（ｂ）は、比較例３におけるドレイン電圧ＶＤＳが１２．５ｍＶ、１２５ｍＶおよび１．２５Ｖのドレイン電流−ゲート電圧特性を示している。図６（ｂ）と同様に、ドレイン電流ＩＤは実施例３に比べ１／１０００程度である。ゲート電圧ＶＧＳが正と負の領域でドレイン電流が流れる両極性動作を示している。両極性動作は、ソースおよびドレインに用いる金属電極のフェルミ準位がシリコンのエネルギーバンドギャップの中央付近に位置することによって生じていると考えられる。このように、比較例３においては、ソース２２と半導体層１０との間およびドレイン２４と半導体層１０との間に大きなショットキー障壁が生じていると考えられる。
【００４０】
Ｍｇの金属膜１６ａおよび１６ｂの有無、酸化アルミニウム（ＡｌＯｘ）の絶縁膜１４ａおよび１４ｂの有無のサンプルを作製した。Ｍｇ膜ありかつＡｌＯｘ膜ありのサンプルが実施例３である。Ｍｇ膜なしかつＡｌＯｘ膜ありのサンプルが比較例３である。
【００４１】
図８は、各サンプルのドレイン電流ＩＤを示す図である。図８は、ゲート電圧ＶＧＳ−閾値電圧ＶＴＨが２０Ｖとなるゲート電圧ＶＧＳ、ドレイン電圧ＶＤＳ＝５Ｖのときのドレイン電流である。図８のように、ＡｌＯｘ膜なしのサンプルについて、Ｍｇ膜なしからＭｇ膜ありとしてもドレイン電流ＩＤの改善効果は小さい。これは、ＡｌＯｘ膜がないため、デピンニングされず、Ｍｇの仕事関数の効果があまり現れていないためと考えられる。一方、ＡｌＯｘ膜ありのサンプルについて、Ｍｇ膜なしからＭｇ膜ありとすることにより、ドレイン電流ＩＤは劇的に改善した。これは、ＡｌＯｘ膜の挿入によりデピニングされた状態で仕事関数の小さなＭｇ膜を挿入することで、ショットキー障壁が劇的に低くなったためと考えられる。
【００４２】
図９は、実施例３におけるチャネル長Ｌに対するソース-ドレイン間抵抗Ｒｍを示す図である。ドレイン電圧ＶＤＳは２０Ｖである。ゲート電圧ＶＧＳは、８Ｖ、１０Ｖおよび１２Ｖである。ソース−ドレイン間の抵抗Ｒｍは、次式で近似できる。
Ｒｍ＝Ｒｃｈ（Ｌ）＋２ＲＴＢ
ここで、Ｒｃｈはチャネル（半導体層１０）の抵抗、ＲＴＢは、ソース２２またはドレイン２４と、半導体層１０と、の接触抵抗（トンネル抵抗）、Ｌはチャネル長である。チャネル抵抗Ｒｃｈは、チャネル長Ｌに対して線形に変化する。図９のように、チャネル長Ｌに対しソース−ドレイン抵抗Ｒｍをプロットすると、ソース−ドレイン抵抗Ｒｍが全てのゲート電圧ＶＧＳに対し交差する点がある。このときの抵抗Ｒｍが２ＲＴＢである。抵抗Ｒｍから２ＲＴＢを引いた抵抗がチャネル抵抗Ｒｃｈである。図９のように、接触抵抗２ＲＴＢは、チャネル抵抗Ｒｃｈに対し同程度である。このように、実施例３では、接触抵抗２ＲＴＢをトンネル抵抗によって、チャネル抵抗と同程度に制御できることから、スピン注入効率を最適化できる。
【００４３】
強磁性金属層１２ａから半導体層１０へのスピン偏極した電子の注入する際に、強磁性金属層１２ａまたは１２ｂと半導体層１０との間の接触抵抗には、最もスピン伝導の効率のよい抵抗値がある。実施例１〜３によれば、金属膜１６ａまたは１６ｂを設けることにより、ショットキー障壁を十分に低くできる。よって、強磁性金属層１２ａまたは１２ｂと半導体層１０との間の接触抵抗を絶縁膜１４ａおよび１４ｂの膜厚または／および材料を変えることにより、自由に制御できる。このことから、簡単に、接触抵抗の最適化が可能となる。
【００４４】
実施例２および３においては、実施例１の構造をＭＯＳＦＥＴに適用する例を説明したが、他の半導体装置に実施例１の構造を適用してもよい。
【００４５】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１０ 半導体層
１２ 強磁性金属層
１４ 絶縁膜
１６ 金属膜
１８ ゲート絶縁膜
２０ ゲート
２２ ソース
２４ ドレイン
【技術分野】
【０００１】
本発明は、半導体装置に関し、スピン偏極した電子を半導体層に注入または半導体層から受ける強磁性金属層を有する半導体装置に関する。
【背景技術】
【０００２】
スピントランジスタ等のスピンデバイスにおいては、強磁性金属層からスピン偏極した電子が半導体層に注入される。または、半導体層からスピン偏極した電子を強磁性金属層が受ける。半導体層と強磁性金属層との接合構造として、特許文献１には、半導体層に直接強磁性金属層を接合する構造が開示されている。この場合、半導体層と強磁性金属層との界面にはショットキー障壁が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開２００４／０７９８２７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体層と強磁性金属層との界面にショットキー障壁が形成されると、フェルミレベルピンニングなどの現象によって半導体層と強磁性金属層との接触抵抗が高くなる。特に、半導体層のバンドギャップの中央近傍にフェルミレベルピンニングが生じると、非常に高い接触抵抗を生じる。このため、スピンデバイスの性能劣化や、スピン注入効率の大きな劣化を生じてしまう。
【０００５】
本発明は、上記課題に鑑みなされたものであり、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための界面抵抗の最適化を可能とすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【０００７】
本発明は、シリコンからなる半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と、前記強磁性金属層との間に設けられ、Ｍｇ、Ａｌ、ＡｇおよびＣｕを主に含む金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【０００８】
本発明は、半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記半導体層の電子親和力より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備する半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【０００９】
上記構成において、前記絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなる構成とすることができる。
【００１０】
上記構成において、前記絶縁膜は、前記キャリアがトンネル伝導する膜厚を有する構成とすることができる。
【００１１】
上記構成において、前記金属膜は、スピン緩和長より薄い構成とすることができる。
【００１２】
上記構成において、前記半導体層はアンドープ層である構成とすることができる。
【００１３】
上記構成において、前記半導体層のドープ濃度は、１×１０１８ｃｍ−３以下である構成とすることができる。
【００１４】
上記構成において、前記絶縁膜は、前記半導体層と前記金属膜との間をデピンニングする構成とすることができる。
【００１５】
上記構成において、前記半導体層に電界を印加するゲート電極と、前記半導体層にスピン偏極した電子を注入し、前記強磁性金属層であるソースと、前記半導体層からスピン偏極した電子を受け、前記強磁性金属層であるドレインと、を具備し、前記金属膜は、前記半導体層と前記ソースとの間と、前記半導体層と前記ドレインとの間の少なくとも一方に設けられている構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）および図１（ｂ）は、それぞれ比較例１および比較例２に係る構造のエネルギーバンド図である。
【図２】図２（ａ）は、ＭｇとＳｉのエネルギーバンド図、図２（ｂ）は、実施例１に係る構造のエネルギーバンド図である。
【図３】図３（ａ）および図３（ｂ）は、実施例２に係る半導体装置の断面図である。
【図４】図４は、実施例２に係る半導体装置のエネルギーバンド図である。
【図５】図５は、実施例３に係るＭＯＳＦＥＴの断面図である。
【図６】図６（ａ）は、実施例３および比較例３のドレイン電流電圧特性を示す図である。図６（ｂ）は、比較例３のドレイン電流電圧特性を示す図である。
【図７】図７（ａ）および図７（ｂ）は、それぞれ実施例３および比較例３のドレイン電流−ゲート電圧特性を示す図である。
【図８】図８は、各サンプルのドレイン電流を示す図である。
【図９】図９は、実施例３におけるチャネル長Ｌに対する抵抗Ｒｍを示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照し、本発明の実施例について説明する。
【実施例１】
【００１９】
図１（ａ）および図１（ｂ）は、それぞれ比較例１および比較例２に係る構造のエネルギーバンド図である。図１（ａ）を参照し、半導体層１０に強磁性金属層１２が直接接合している。半導体層１０は、アンドープの例であり、フェルミ準位ＥＦは伝導帯の底（以下伝導帯ともいう）ＥＣと価電子体の頂点（以下価電子帯ともいう）ＥＶのほぼ中心に位置している。半導体層１０と強磁性金属層１２との界面には界面準位などが誘起され、強磁性金属層１２の仕事関数にかかわらず、フェルミ準位ＥＦが半導体層の中心近傍にピンニングされてしまう。このため、半導体層１０と強磁性金属層１２との間には、高さφＳＢの高いショットキー障壁が形成される。このショットキー障壁のため。半導体層１０と強磁性金属層１２との間の接触抵抗が高くなる。また、この接合抵抗が高すぎると、スピン注入効率が低下してしまう。
【００２０】
図１（ｂ）を参照し、半導体層１０と強磁性金属層１２との間に絶縁膜１４を設ける。絶縁膜１４と半導体層１０との界面には界面準位は余り形成されない。このため、この接合ではピンニングは生じない。これにより、半導体層１０と強磁性金属層１２との間の障壁高さは、強磁性金属層１２の仕事関数と、半導体層１０の電子親和力との差によりほぼ定まる。一般的に、強磁性金属層１２の仕事関数は、半導体層１０の電子親和力より大きい。このため、半導体層１０と強磁性金属層１２との間には、高さφＳＢのショットキー障壁が形成される。よって、絶縁膜１４が十分に薄くても半導体層１０と強磁性金属層１２との間の接触抵抗は低くない。
【００２１】
図２（ａ）は、ＭｇとＳｉのエネルギーバンド図、図２（ｂ）は、実施例１に係る構造のエネルギーバンド図である。図２（ａ）は、半導体層１０としてシリコン（Ｓｉ）、金属膜１６としてマグネシウム（Ｍｇ）とした場合の、ＭｇとＳｉのエネルギーバンド図である。Ｍｇの仕事関数（真空準位ＥＶＡからフェルミ準位ＥＦのエネルギー）は、３．６７ｅＶであり、Ｓｉの電子親和力（真空準位ＥＶＡから伝導帯の底ＥＣのエネルギー）は４．０５ｅＶである。このように、Ｍｇの仕事関数は、Ｓｉの電子親和力より小さい。
【００２２】
図２（ｂ）を参照し、半導体層１０と強磁性金属層１２との間に金属膜１６を設ける。さらに、金属膜１６と半導体層１０との間に絶縁膜１４を設ける。例えば、半導体層１０と絶縁層１４は接しており、絶縁膜１４と金属膜１６とは接しており、金属膜１６と強磁性金属膜１２とは接している。半導体層１０は、例えばＳｉであり、強磁性金属層１２は例えばＣｏＦｅＢである。金属膜１６は例えばＭｇであり、絶縁膜１４は例えば酸化アルミニウムである。この場合、酸化アルミニウムからなる絶縁膜１４と半導体層１０との界面の界面準位密度は高くない。この絶縁膜１４によって半導体層１０との界面はピンニングされない。さらに、Ｍｇからなる金属膜１６の仕事関数が、シリコンからなる半導体層１０の電子親和力より小さいため、半導体層１０と金属膜１６との間の障壁φＯは負となる。これにより、強磁性金属層１２から半導体層１０にスピン偏極した電子を注入する際、または半導体層１０から強磁性金属層１２がスピン偏極した電子を受ける際の接触抵抗は絶縁膜によるトンネル抵抗によって決定される。半導体層１０の絶縁膜１４から離れた伝導帯ＥＣと強磁性金属層１２との間にはボディーバリアφＢが形成される。
【００２３】
金属膜１６は、Ｓｉの電子親和力に比べ仕事関数の小さいかまたは同程度のＭｇ、アルミニウム（Ａｌ）、銀（Ａｇ）または銅（Ｃｕ）を主に含むことが好ましい。例えば、金属膜１６は、Ｍｇ、Ａｌ、ＡｇまたはＣｕからなることが好ましい。Ａｌ、ＡｇおよびＣｕの仕事関数は、それぞれ４．２８ｅＶ、４．２９ｅＶおよび４．６６ｅＶである。
【００２４】
半導体層１０および金属膜１６は、上記例示したものに限られない。例えば、金属膜１６は、半導体層１０の電子親和力より小さいか同程度の仕事関数を有していてもよい。さらに、半導体層１０と強磁性金属層１２との接触抵抗が、半導体層１０の抵抗に比べ十分小さければよい。例えば、金属膜１６の仕事関数は、強磁性金属層１２の仕事関数より小さければよい。これにより、比較例２より、半導体層１０と強磁性金属層１２との接触抵抗を小さくできる。
【００２５】
絶縁膜１４としては、酸化アルミニウム以外に、例えば、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなる膜を用いることができる。これらの膜を用いることにより、Ｓｉ等の半導体層１０と絶縁膜１４との界面に生成される界面準位密度を金属と半導体との接合より十分に小さくできる。このことから半導体層１０と金属膜１６との接合をデピンニングすることができる。なお、デピンニングは、例えば、金属膜１６の仕事関数により、半導体層１０と強磁性金属層１２との障壁高さを制御できる程度になされていればよい。また、高効率のスピン注入を実現するためには、強磁性金属層１２と半導体層１０との間の接触抵抗に最適な値がある。高効率のスピン注入を実現するために、これらの絶縁膜１４の膜厚等を最適化することにより接触抵抗（トンネル抵抗）を最適化することができる。
【００２６】
絶縁膜１４は、電子がトンネル伝導する膜厚を有することが好ましい。電子がトンネル伝導する膜厚としては、例えば数ｎｍであることが好ましい。
【００２７】
さらに、金属膜１６は、スピン緩和長より薄いことが好ましい。これにより、金属膜１６により、スピン偏極した電子がスピン緩和することを抑制できる。例えば、Ｍｇのスピン緩和長は、約２３０ｎｍ（室温）であり、Ｍｇを金属膜１６とする場合、金属膜１６の膜厚は、例えば、数ｎｍとスピン緩和長に対し十分小さい。Ａｌ、ＡｇおよびＣｕのスピン緩和長としては、以下の数値が報告されている。なお、異なる数値が記載されているのは、文献により異なる数値が報告されているためである。Ａｌは、３５０ｎｍまたは６００ｎｍ（いずれも温度は２９３Ｋ）、Ａｇは１３２ｎｍから１５２ｎｍ（２９８Ｋ）、Ｃｕは、１７０ｎｍ、３５０ｎｍ、５００ｎｍまたは７００ｎｍ（いずれも温度は２９８Ｋ）である。金属膜１６として、Ｍｇ、Ａｌ、ＡｇまたはＣｕを用いた場合も膜厚を１０ｎｍ以下とすれば、スピン緩和長より十分に小さい。
【００２８】
さらに、半導体層１０はアンドープ層または低濃度ドープ層であることが好ましい。半導体層１０がアンドープ層である場合、半導体層１０と強磁性金属層１２との接触抵抗とが高くなるため、実施例１の構造を採用することが好ましい。また、半導体層１０をｐ型またはｎ型とした場合、特にドーピング濃度が高い場合には、スピン偏極した電子がスピン緩和しやすくなる。よって、スピンの寿命が短くなることを防ぐために、半導体層１０はアンドープ層または低濃度ドープ層であることが好ましい。なお、アンドープ層または低濃度ドープ層は、例えばドープ濃度が１×１０１８ｃｍ−３程度以下である。好ましくは、ドープ濃度が１×１０１７ｃｍ−３程度以下である。
【００２９】
強磁性金属層１２は、ＣｏＦｅＢ以外に、Ｆｅ、ＣｏＦｅ、ホイスラー合金等を用いることができる。
【実施例２】
【００３０】
実施例２は、実施例１に係る構造を用いた電界効果トランジスタの例である。図３（ａ）および図３（ｂ）は、実施例２に係る半導体装置の断面図である。図３（ａ）のように、半導体層１０の両側にソース２２およびドレイン２４が設けられている。ソース２２およびドレイン２４は、実施例１の強磁性金属層１２ａおよび１２ｂである。ソース２２は、半導体層１０にスピン偏極した電子を注入する。ドレイン２４は半導体層１０からスピン偏極した電子を受ける。半導体層１０とソース２２との間に金属層１６ａが設けられ、半導体層１０とドレイン２４との間に金属膜１６ｂが設けられている。さらに、半導体層１０と金属膜１６ａとの間に絶縁膜１４ａが設けられ、半導体層１０と金属膜１６ｂとの間に絶縁膜１４ｂが設けられている。半導体層１０上にはゲート絶縁膜１８を介しゲート電極２０が形成されている。ゲート絶縁膜１８は、例えば酸化シリコン膜である。図３（ｂ）のように、ゲート電極２０の両側において、絶縁膜１４ａおよび１４ｂ、金属膜１６ａおよび１６ｂ並びに強磁性金属層１２ａおよび１２ｂが半導体層１０内に埋め込まれていてもよい。また、半導体層１０の１平面上に、絶縁膜１４ａおよび１４ｂ、金属膜１６ａおよび１６ｂ並びに強磁性金属層１２ａおよび１２ｂを形成してもよい。
【００３１】
図４は、実施例２に係る半導体装置のエネルギーバンド図である。図４のように、ソース２２に対しドレイン２４にドレイン電圧ＶＤＳを印加する。この状態でゲート電圧ＶＧＳ＝０の場合、半導体層１０の伝導帯ＥＣはソース２２のフェルミエネルギーＥＦより高くなり、ボディーバリアφＢが形成される。このため、ソース２２からドレイン２４に電子が流れない。一方、ゲート電圧ＶＧＳ＞０とした場合、半導体層１０の伝導帯ＥＣはフェルミエネルギーＥＦより低くなる。このため、ソース２２からドレイン２４に電子が流れる。図４では、ソース２２側の半導体層１０と強磁性金属層１２ａとの間の接合構造と、ドレイン２４側の半導体層１０と強磁性金属層１２ｂとの間の接合構造と、に実施例１の構造を用いている。よって、ソース２２と半導体層１０との接触抵抗およびドレイン２４と半導体層１０との接触抵抗は、絶縁膜１４ａおよび１４ｂの膜厚で調整することができる。したがって、高効率のスピン注入を実現するために最適な接触抵抗（トンネル抵抗）とすることができる。
【００３２】
なお、実施例２においては、ゲート電圧ＶＧＳ＞０としたときに、ソース２２の磁化方向とドレイン２４の磁化方向が平行な場合、ソース−ドレイン間のコンダクタンスは大きくなる。一方、ソース２２の磁化方向とドレイン２４の磁化方向が異なる場合、ソース−ドレイン間のコンダクタンスは小さくなる。このように、ソース２２とドレイン２４の一方を固定磁化層、他方を自由磁化層とする。自由磁化層の磁化方向を変更することにより、ソース−ドレイン間のコンダクタンスを不揮発的に変更することができる。
【００３３】
実施例２のように、実施例１の構造を電界効果トランジスタに適用することもできる。実施例２においては、ソース側とドレイン側の両方に、実施例１に係る構造を用いているが、ソース側とドレイン側との少なくとも一方に、実施例１に係る構造を用いてもよい。
【実施例３】
【００３４】
実施例３は、実施例２に係る電界効果トランジスタの具体例としてＭＯＳＥＦＴ（Metal Oxide Semiconductor Field Effect Transistor）を作製した例である。図５は、実施例３に係るＭＯＳＦＥＴの断面図である。ＳＯＩ（Silicon on Insulator）基板３０を用いＭＯＳＦＥＴを形成している。ＳＯＩ３０においては、シリコン層２０ａ上に酸化シリコン膜１８ａ、酸化シリコン膜１８ａ上にシリコン層１０ａが形成されている。シリコン層２０ａは、Ｂが１×１０１５ｃｍ−３ドープされており、図３のゲート電極２０に相当する。酸化シリコン膜１８ａは、膜厚が２００ｎｍであり、図３のゲート絶縁膜１８に相当する。シリコン層１０ａは、膜厚が４０ｎｍであり、Ｂ（ボロン）が１×１０１５ｃｍ−３ドープされており、図３の半導体層１０に相当する。
【００３５】
シリコン層１０ａ上に、絶縁膜１４ａおよび１４ｂとして、膜厚が０．５ｎｍのＡｌ（アルミニウム）を形成し、酸素（Ｏ２）に曝露して酸化アルミニウム膜を形成している。絶縁膜１４ａおよび１４ｂ上に、それぞれ金属膜１６ａおよび１６ｂとして、膜厚が１ｎｍのＭｇが形成されている。金属膜１６ａおよび１６ｂ上に、それぞれ強磁性金属層１２ａおよび１２ｂとして、膜厚が４０ｎｍのＣｏＦｅが形成されている。強磁性金属層１２ａおよび１２ｂは、それぞれソース２２およびドレイン２４に相当する。強磁性金属層１２ａおよび１２ｂ上にコンタクト層としてそれぞれ膜厚１００ｎｍのＡｌ膜１７が形成されている。ＭＯＳＦＥＴのチャネル長およびチャネル幅は、それぞれ１００μｍおよび１２０μｍである。
【００３６】
比較例３としてＭｇからなる金属膜１６ａおよび１６ｂを形成していないＭＯＳＦＥＴも試作した。
【００３７】
図６（ａ）は、実施例３および比較例３のドレイン電流電圧特性を示す図である。図６（ｂ）は、比較例３のドレイン電流電圧特性を示す図である。ドレイン電流ＩＤはチャネル幅で規格化している。図６（ａ）においては、ゲート電圧ＶＧＳを０Ｖから２０Ｖまで４Ｖステップで印加している。実線が実施例３を示し、破線が比較例３を示している。実施例３は、良好なトランジスタ特性を示している。一方、比較例３は、ほとんどドレイン電流ＩＤが流れていない。図６（ｂ）は比較例３についてドレイン電流を拡大して図示している。実施例３は比較例３に比べ飽和電流において１０００倍程度ドレイン電流ＩＤが増加している。また、比較例３は、低ドレイン電圧領域において、オーミック特性を有していないのに対し、実施例３は、低ドレイン電圧領域（線形領域）において良好なオーミック特性を有している。このように、比較例３においては、強磁性金属層１２ａおよび１２ｂであるＣｏＦｅの仕事関数が半導体層１０であるＳｉの電子親和力より大きいため、ソース２２と半導体層１０との間およびドレイン２４と半導体層１０との間におおきなショットキー障壁が生じたものと考えられる。一方、実施例３においては、金属膜１６ａおよび１６ｂとして仕事関数が小さいＭｇを用いたため、ソース２２と半導体層１０との間およびドレイン２４と半導体層１０との間の障壁がほぼなくなったものと考えられる。
【００３８】
図７（ａ）および図７（ｂ）は、それぞれ実施例３および比較例３のドレイン電流−ゲート電圧特性を示す図である。図７（ａ）は、実施例３におけるドレイン電圧ＶＤＳが５ｍＶ、５０ｍＶおよび５００ｍＶのドレイン電流−ゲート電圧特性を示している。ドレイン電流ＩＤは、ゲート電圧ＶＤＳが大きくなると急峻に立ち上がる。また、負のゲート電圧ＶＤＳにおいて電流は非常に小さい。このような特性は、実施例３において、絶縁膜１４ａおよび１４ｂによるデピンニングと、金属膜１６ａおよび１６ｂによるフェルミ準位の制御が良好に実現されていることを示している。
【００３９】
一方、図７（ｂ）は、比較例３におけるドレイン電圧ＶＤＳが１２．５ｍＶ、１２５ｍＶおよび１．２５Ｖのドレイン電流−ゲート電圧特性を示している。図６（ｂ）と同様に、ドレイン電流ＩＤは実施例３に比べ１／１０００程度である。ゲート電圧ＶＧＳが正と負の領域でドレイン電流が流れる両極性動作を示している。両極性動作は、ソースおよびドレインに用いる金属電極のフェルミ準位がシリコンのエネルギーバンドギャップの中央付近に位置することによって生じていると考えられる。このように、比較例３においては、ソース２２と半導体層１０との間およびドレイン２４と半導体層１０との間に大きなショットキー障壁が生じていると考えられる。
【００４０】
Ｍｇの金属膜１６ａおよび１６ｂの有無、酸化アルミニウム（ＡｌＯｘ）の絶縁膜１４ａおよび１４ｂの有無のサンプルを作製した。Ｍｇ膜ありかつＡｌＯｘ膜ありのサンプルが実施例３である。Ｍｇ膜なしかつＡｌＯｘ膜ありのサンプルが比較例３である。
【００４１】
図８は、各サンプルのドレイン電流ＩＤを示す図である。図８は、ゲート電圧ＶＧＳ−閾値電圧ＶＴＨが２０Ｖとなるゲート電圧ＶＧＳ、ドレイン電圧ＶＤＳ＝５Ｖのときのドレイン電流である。図８のように、ＡｌＯｘ膜なしのサンプルについて、Ｍｇ膜なしからＭｇ膜ありとしてもドレイン電流ＩＤの改善効果は小さい。これは、ＡｌＯｘ膜がないため、デピンニングされず、Ｍｇの仕事関数の効果があまり現れていないためと考えられる。一方、ＡｌＯｘ膜ありのサンプルについて、Ｍｇ膜なしからＭｇ膜ありとすることにより、ドレイン電流ＩＤは劇的に改善した。これは、ＡｌＯｘ膜の挿入によりデピニングされた状態で仕事関数の小さなＭｇ膜を挿入することで、ショットキー障壁が劇的に低くなったためと考えられる。
【００４２】
図９は、実施例３におけるチャネル長Ｌに対するソース-ドレイン間抵抗Ｒｍを示す図である。ドレイン電圧ＶＤＳは２０Ｖである。ゲート電圧ＶＧＳは、８Ｖ、１０Ｖおよび１２Ｖである。ソース−ドレイン間の抵抗Ｒｍは、次式で近似できる。
Ｒｍ＝Ｒｃｈ（Ｌ）＋２ＲＴＢ
ここで、Ｒｃｈはチャネル（半導体層１０）の抵抗、ＲＴＢは、ソース２２またはドレイン２４と、半導体層１０と、の接触抵抗（トンネル抵抗）、Ｌはチャネル長である。チャネル抵抗Ｒｃｈは、チャネル長Ｌに対して線形に変化する。図９のように、チャネル長Ｌに対しソース−ドレイン抵抗Ｒｍをプロットすると、ソース−ドレイン抵抗Ｒｍが全てのゲート電圧ＶＧＳに対し交差する点がある。このときの抵抗Ｒｍが２ＲＴＢである。抵抗Ｒｍから２ＲＴＢを引いた抵抗がチャネル抵抗Ｒｃｈである。図９のように、接触抵抗２ＲＴＢは、チャネル抵抗Ｒｃｈに対し同程度である。このように、実施例３では、接触抵抗２ＲＴＢをトンネル抵抗によって、チャネル抵抗と同程度に制御できることから、スピン注入効率を最適化できる。
【００４３】
強磁性金属層１２ａから半導体層１０へのスピン偏極した電子の注入する際に、強磁性金属層１２ａまたは１２ｂと半導体層１０との間の接触抵抗には、最もスピン伝導の効率のよい抵抗値がある。実施例１〜３によれば、金属膜１６ａまたは１６ｂを設けることにより、ショットキー障壁を十分に低くできる。よって、強磁性金属層１２ａまたは１２ｂと半導体層１０との間の接触抵抗を絶縁膜１４ａおよび１４ｂの膜厚または／および材料を変えることにより、自由に制御できる。このことから、簡単に、接触抵抗の最適化が可能となる。
【００４４】
実施例２および３においては、実施例１の構造をＭＯＳＦＥＴに適用する例を説明したが、他の半導体装置に実施例１の構造を適用してもよい。
【００４５】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１０ 半導体層
１２ 強磁性金属層
１４ 絶縁膜
１６ 金属膜
１８ ゲート絶縁膜
２０ ゲート
２２ ソース
２４ ドレイン
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、
前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜と、
前記金属膜と前記半導体層との間に設けられた絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
シリコンからなる半導体層と、
前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、
前記半導体層と、前記強磁性金属層との間に設けられ、Ｍｇ、Ａｌ、ＡｇおよびＣｕを主に含む金属膜と、
前記金属膜と前記半導体層との間に設けられた絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項３】
半導体層と、
前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、
前記半導体層と前記強磁性金属層との間に設けられ、前記半導体層の電子親和力より小さな仕事関数を有する金属膜と、
前記金属膜と前記半導体層との間に設けられた絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項４】
前記絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記絶縁膜は、前記キャリアがトンネル伝導する膜厚を有することを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記金属膜は、スピン緩和長より薄いことを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記半導体層はアンドープ層であることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
前記半導体層のドープ濃度は、１×１０１８ｃｍ−３以下であることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項９】
前記絶縁膜は、前記半導体層と前記金属膜との間をデピンニングすることを特徴とする請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記半導体層に電界を印加するゲート電極と、
前記半導体層にスピン偏極した電子を注入し、前記強磁性金属層であるソースと、
前記半導体層からスピン偏極した電子を受け、前記強磁性金属層であるドレインと、
を具備し、
前記金属膜は、前記半導体層と前記ソースとの間と、前記半導体層と前記ドレインとの間の少なくとも一方に設けられていることを特徴とする請求項１から９のいずれか一項記載の半導体装置。
【請求項１】
半導体層と、
前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、
前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜と、
前記金属膜と前記半導体層との間に設けられた絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
シリコンからなる半導体層と、
前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、
前記半導体層と、前記強磁性金属層との間に設けられ、Ｍｇ、Ａｌ、ＡｇおよびＣｕを主に含む金属膜と、
前記金属膜と前記半導体層との間に設けられた絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項３】
半導体層と、
前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、
前記半導体層と前記強磁性金属層との間に設けられ、前記半導体層の電子親和力より小さな仕事関数を有する金属膜と、
前記金属膜と前記半導体層との間に設けられた絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項４】
前記絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記絶縁膜は、前記キャリアがトンネル伝導する膜厚を有することを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記金属膜は、スピン緩和長より薄いことを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記半導体層はアンドープ層であることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
前記半導体層のドープ濃度は、１×１０１８ｃｍ−３以下であることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項９】
前記絶縁膜は、前記半導体層と前記金属膜との間をデピンニングすることを特徴とする請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記半導体層に電界を印加するゲート電極と、
前記半導体層にスピン偏極した電子を注入し、前記強磁性金属層であるソースと、
前記半導体層からスピン偏極した電子を受け、前記強磁性金属層であるドレインと、
を具備し、
前記金属膜は、前記半導体層と前記ソースとの間と、前記半導体層と前記ドレインとの間の少なくとも一方に設けられていることを特徴とする請求項１から９のいずれか一項記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−１２５５４（Ｐ２０１３−１２５５４Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４３５０４（Ｐ２０１１−１４３５０４）
【出願日】平成２３年６月２８日（２０１１．６．２８）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月２８日（２０１１．６．２８）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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