半導体記憶装置
【課題】データ書き込みエラー発生と消費電力を低減させた半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る半導体記憶装置は、第１極性の電圧パルス印加によってメモリセルに第１動作及び第２動作をさせるユニポーラ方式、並びに、第１極性とは異なる第２極性の電圧パルス印加によってメモリセルに第１動作をさせ且つ第１極性の電圧パルス印加によってメモリセルに第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、メモリセルの第１動作の回数をカウントする第１動作回数カウント回路と、第１動作回数カウント回路を参照し、ユニポーラ方式による第１動作回数が第１規定回数に達した場合にデータ書き込み部の動作モードをバイポーラ方式に切り替える動作モード切り替え部とを備える。
【解決手段】実施形態に係る半導体記憶装置は、第１極性の電圧パルス印加によってメモリセルに第１動作及び第２動作をさせるユニポーラ方式、並びに、第１極性とは異なる第２極性の電圧パルス印加によってメモリセルに第１動作をさせ且つ第１極性の電圧パルス印加によってメモリセルに第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、メモリセルの第１動作の回数をカウントする第１動作回数カウント回路と、第１動作回数カウント回路を参照し、ユニポーラ方式による第１動作回数が第１規定回数に達した場合にデータ書き込み部の動作モードをバイポーラ方式に切り替える動作モード切り替え部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継となる半導体記憶装置の候補として、電圧パルスを印加することで抵抗状態が変化する抵抗可変膜をメモリセルに用いたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）が注目されている。
【０００３】
この抵抗可変膜を電流整流素子と組み合わせたメモリセルは、碁盤目状に配置された上部配線及び下部配線の交差部に設けることができるため、所謂クロスポイント型のメモリセルアレイを形成することができる。そして、このようなクロスポイント型のメモリセルアレイは、１セルあたりの占有面積を小さくすることができる。そのため、抵抗可変膜をメモリセルに適用することで半導体記憶装置の大容量高集積化が図れるものとして期待されている。
【０００４】
しかし、抵抗可変膜の中には、その特性上、抵抗状態の変化が電圧パルスの印加方法に強く依存する膜も存在する。抵抗可変膜の抵抗状態の変化は、メモリセルへのデータの書き込み或いは消去に相当するため、抵抗状態の変化が電圧パルスの印加方法に強く依存する抵抗可変膜を用いる場合、メモリ動作の信頼性確保の観点から、電圧パルスの印加方法を工夫する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２３０７９６号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データ書き込みエラー発生と消費電力を低減させた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、前記メモリセルの前記第１動作の回数をカウントする第１動作回数カウント回路と、前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のメモリセルアレイの等価回路とメモリセルの構造図である。
【図２】同実施形態に係る半導体記憶装置のユニポーラ方式によるデータ書き込み動作時における書き込みサイクル数とセル電流の関係を示す図である。
【図３】同実施形態に係る半導体記憶装置のバイポーラ方式によるデータ書き込み動作時における書き込みサイクル数とセル電流の関係を示す図である。
【図４】同実施形態に係る半導体記憶装置のデータ書き込み動作時のメモリセルアレイのバイアス状態を示す図である。
【図５】同実施形態に係る半導体記憶装置のユニポーラ方式及びバイポーラ方式によるデータ書き込み動作時における選択メモリセルの抵抗可変膜に供給可能な電圧と非選択ワード線のリーク電流総和の関係を示す図である。
【図６】同実施形態に係る半導体記憶装置のユニポーラ方式及びバイポーラ方式によるデータ書き込み動作時における選択メモリセルの抵抗可変膜に供給可能な電流と非選択ワード線のリーク電流総和の関係を示す図である。
【図７】同実施形態に係る半導体記憶装置のデータ書き込み動作時における書き込みサイクル数とセル電流の関係を示す図である。
【図８】同実施形態に係る半導体記憶装置のシステム構成を示す図である。
【図９】第２の実施形態に係る半導体記憶装置のシステム構成を示す図である。
【図１０】第３の実施形態に係る半導体記憶装置のシステム構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
先ず、第１の実施形態に係る半導体記憶装置のメモリセルアレイの一例を説明しておく。
【００１１】
図１中Ａは、本実施形態に係るメモリセルアレイ１の一部を示す等価回路図であり、図１中Ｂは、図１中Ａに示すメモリセルＭＣを示す構造図である。
【００１２】
メモリセルアレイ１は、図１中Ａに示すように、複数のワード線ＷＬ、これら複数のワード線ＷＬに交差する複数のビット線ＢＬ、並びに、これら複数のワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣを備える。
【００１３】
メモリセルＭＣは、直列接続された可変抵抗素子ＶＲ及び電流整流素子ＲＦからなる。このメモリセルＭＣは、可変抵抗素子ＶＲの抵抗値の違いによってデータを記憶する。すなわち、例えば、可変抵抗素子ＶＲの抵抗値の大きさによって、‘０’／‘１’のデータを規定する。また、可変抵抗素子ＶＲの抵抗値は、可変抵抗素子ＶＲに対して所定の電圧を所定の時間印加することで変化させることができる。
【００１４】
可変抵抗素子ＶＲは、図１中Ｂに示すように、上部電極ＴＥ、下部電極ＢＥ、並びに、これら上部電極ＴＥ及び下部電極ＢＥに挟まれた抵抗可変膜ＶＲＦを備える。
【００１５】
抵抗可変膜としては、まず広く研究、開発されている、ニッケル酸化物（ＮｉＯ）を始めとした二元系金属酸化物や、ストロンチウムジルコニウム酸化物（ＳｒＺｒＯ３）を始めとして多元系金属酸化物が挙げられる。しかし、金属酸化物は組成や結晶構造を制御して作製することが難しく、組成や結晶構造の制御性の低さに起因すると考えられる抵抗可変膜の電気特性不安定性やばらつきが大きく、再現性良く所望の電気特性を得ることが困難という欠点もある。
【００１６】
炭素系材料もまた抵抗変化層の候補として材料探索や作製方法の検討がなされている。炭素系材料は、単一の炭素で構成されるため、組成の制御は比較的容易でプロセス条件の依存性が少なく、制御しやすいメリットがある。
【００１７】
しかし、炭素膜は高温高圧で作製しない限り、黒鉛、所謂、グラファイト構造が容易に形成されるため、電気抵抗率は低い。電気抵抗率が低すぎると、電気抵抗状態を変化させる際にメモリセルに流れる電流が大きくなり、消費電力も大きくなる。また抵抗状態の変化は、膜の炭素の結合状態（ｓｐ３結合とｓｐ２結合）の違いに起因するとも考えられており、結合状態を変えるためには大電流が必要であることが予想され、抵抗変化に必要な電流の低減が困難である可能性がある。
【００１８】
一方、同じ炭素系膜の中でも炭素系ナノマテリアルもまた、抵抗可変膜の一候補である。炭素系ナノマテリアルとは、カーボンナノチューブ、フラーレン、その他の立体構造を有する炭素材料の総称である。この炭素系ナノマテリアルを積層した層では、均質膜として形成されるバルク膜と異なり、微細チューブが積み上げられた間隙の多い立体構造であるが故に、電流パスが空間的に制限される。従って、炭素系ナノマテリアル自体が導電体であっても、炭素系ナノマテリアル層を流れる電流は少なく、炭素系ナノマテリアル層の電気抵抗状態を変化させる際に必要な電流を下げることが可能である。
【００１９】
詳細な炭素系ナノマテリアル層の抵抗変化のメカニズムは明らかではないが、上述のような炭素系ナノマテリアル特有の電流制限機構により、炭素系ナノマテリアルを使った抵抗変化型メモリは、電気抵抗状態を変化させる際に必要な電流を低減できる可能性があるため、注目を集めている。
【００２０】
上述のような理由から、抵抗可変膜ＶＲＦとして、炭素系ナノマテリアルを使うことが望ましい。図１中Ｂの場合、抵抗可変膜ＶＲＦの例として、カーボンナノチューブから構成される膜が示されている。
【００２１】
また、下部電極ＢＥ、上部電極ＴＥに関しては、熱に強く、且つ、抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、高濃度に不純物を含有したポリシリコン等を用いることができる。
【００２２】
電流整流素子ＲＦは、電圧・電流特性において所定の電流整流特性を有すれば、材質、構造等は、特に限定されない。電流整流素子ＲＦとしては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したダイオードが挙げられる。ダイオードの一例としては、不純物を含有するｐ型層及びｎ型層を備えるＰＮ接合ダイオードが用いられる。また他にも、ダイオードとして、ＰＮ接合ダイオードのほかに、ショットキーダイオードや、ｐ型層及びｎ型層の間に不純物を含有しないｉ層を挿入したＰＩＮダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子ＲＦに用いられる材料として、シリコン（Ｓｉ）以外に、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。図１中Ｂの場合、電流整流素子の例として、ポリシリコンから構成されるＰＩＮダイオードが示されている。
【００２３】
なお、以下において、高抵抗状態（第１抵抗状態）の抵抗可変膜ＶＲＦの抵抗状態が低抵抗状態（第２抵抗状態）に遷移する動作を「セット動作」、低抵抗状態の抵抗可変膜ＶＲＦが高抵抗状態に遷移する動作を「リセット動作」と呼ぶこともある。更に、セット動作及びリセット動作させることを「データ書き込み動作」と呼ぶこともある。
【００２４】
次に、炭素系ナノマテリアルを抵抗可変膜ＶＲＦとして用いた場合の、抵抗可変膜ＶＲＦの特性について説明する。
【００２５】
始めに、ユニポーラ方式によるデータ書き込み動作時の抵抗可変膜ＶＲＦの特性について説明する。ここで、ユニポーラ方式とは、抵抗可変膜ＶＲＦにセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性と、リセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性が同じとなる電圧パルスの印加動作のことである。ユニポーラ方式では、通常、電流整流素子ＲＦに対して順方向となる電圧パルスを印加する。
【００２６】
なお、抵抗可変膜ＶＲＦの抵抗値は、１回の電圧パルス印加だけでは十分に遷移しなかったり、所望の方向とは逆方向に遷移してしまったりすることがある。例えば、高抵抗状態の抵抗可変膜にセット動作させるためセット動作に必要な電圧パルスを印加しても、抵抗可変膜ＶＲＦの抵抗値が低抵抗側とは逆の高抵抗側に遷移することがある。そのため、抵抗可変膜ＶＲＦをセット動作／リセット動作させる場合には、複数回の電圧パルス印加が必要となる場合がある。以下において、この電圧パルス印加の繰り返しを「リトライ」、電圧パルスの印加の繰り返し回数を「リトライ回数」と呼ぶこともある。また、抵抗可変膜ＶＲＦの１回のセット動作／リセット動作を「書き込みサイクル」或いは単に「サイクル」と呼ぶこともある。
【００２７】
図２は、ユニポーラ方式における、書き込みサイクル数とセル電流の関係を示す図である。図２中白丸がセット動作後のデータ読み出し時のセル電流であり、黒丸がリセット動作後のデータ読み出し時のセル電流である。セット動作後は、抵抗可変膜ＶＲＦは低抵抗状態にあるため、データ読み出し時のセル電流は、スペック電流値よりも大きくなっている。これに対し、リセット動作後は、抵抗可変膜ＶＲＦが高抵抗状態にあるため、データ読み出し時のセル電流は、スペック電流値よりも小さくなっている。
【００２８】
また、図２の場合、書き込みサイクル数が１００回を超えた当たりからセル電流及びの記録がない点にも注目されたい。これは、ユニポーラ方式によるデータ書き込み動作によって抵抗可変膜ＶＲＦのセット動作／リセット動作を繰り返していくと、ある時点で抵抗可変膜ＶＲＦの抵抗状態が遷移しなくなったことを意味している。このように、ユニポーラ方式の場合、書き込みサイクル数が増えるにつれ、抵抗可変膜ＶＲＦの抵抗を変化させることが困難になり、延いては、データ書き込みエラーに繋がる。
【００２９】
続いて、バイポーラ方式によるデータ書き込み動作時の抵抗可変膜ＶＲＦの特性について説明する。ここで、バイポーラ方式とは、抵抗可変膜ＶＲＦにセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性と、リセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性が逆となる電圧パルスの印加動作のことである。本実施例のバイポーラ方式では、セット動作の場合、電流整流素子ＲＦに対して逆方向（第２極性）となる電圧パルスを印加し、リセット動作の場合、電流整流素子ＲＦに対して順方向（第１極性）となる電圧パルスを印加することとする。
【００３０】
図３は、バイポーラ方式における、書き込みサイクル数とセル電流との関係を示した図である。図３中白丸がセット動作後のデータ読み出し時のセル電流であり、黒丸がリセット動作後のデータ読み出し時のセル電流である。
【００３１】
バイポーラ方式の場合、図３に示すように、書き込みサイクル数が１万回に達しても、図２に示すユニポーラ方式の場合とは異なり、抵抗可変膜ＶＲＦの抵抗状態が正常に遷移していることが分かる。
【００３２】
以上からユニポーラ方式よりも、メモリセルＭＣに対するデータ書き込み動作の信頼性を確保する観点からは、バイポーラ方式によるデータ書き込み動作の方が優れていると言える。しかし、次に説明するように、ユニポーラ方式によるデータ書き込み動作の方が、バイポーラ方式によるデータ書き込み動作よりも有利な点もある。
【００３３】
図４は、データ書き込み動作時のメモリセルアレイを示す図である。図４は、ワード線ＷＬ１及びビット線ＢＬ２に接続されたメモリセルＭＣ´を選択メモリセルとした場合を示しており、それ以外のメモリセルＭＣは、非選択メモリセルとなる。
【００３４】
例えば、選択メモリセルをセット動作させるには、非選択メモリセルの抵抗可変膜ＶＲＦに印加される電圧が、セット動作に必要な電圧以下になるよう、各配線に印加する電圧を調整すれば良い。この各配線の電圧調整方法は、選択メモリセルをユニポーラ方式でセット動作する場合と、バイポーラ方式でセット動作する場合とで異なる。一般に、ユニポーラ方式でセット動作を行う場合、電流整流素子ＲＦには、ある一つの電圧方向でのみ電流を流すという特性が求められるため、非選択メモリセルに流れる電流は小さい。一方、バイポーラ方式でセット動作を行う場合、電流整流素子ＲＦには、異なる二つの電圧方向に対して、それぞれに所望の電流流すという特性が求められるため、非選択メモリセルに流れるリーク電流は大きい。しかし、電流整流素子ＲＦとして、同じバイポーラ動作用の素子を用いた場合、ユニポーラ方式とバイポーラ方式とで、非選択メモリセルに流れるリーク電流はどちらが大きいか明らかでない。そこで、発明者等は独自に計算を行い、同じバイポーラ方式の電流整流素子ＲＦを用いた場合の、ユニポーラ方式とバイポーラ方式とでの非選択メモリに流れるリーク電流の比較を行った。
【００３５】
図５は、選択メモリセルの抵抗可変膜ＶＲＦに供給可能な電圧と非選択ワード線ＷＬのリーク電流総和との関係を示す図であり、図６は、選択メモリセルの抵抗可変膜ＶＲＦに供給可能な電流と非選択ワード線ＷＬに流れる電流総和との関係を示す図である。図５及び図６中、白丸はユニポーラ方式によって抵抗可変膜ＶＲＦをセット動作させた場合、黒丸はバイポーラ方式によって抵抗可変膜ＶＲＦをセット動作させた場合を示している。また、図５及び図６では、メモリセルアレイ１は６４Ｋ個のメモリセルＭＣからなり、選択メモリセルは配線の電圧を調整するドライバから最も遠い位置にある場合について計算している。
【００３６】
図５及び図６から、ユニポーラ方式及びバイポーラ方式によって抵抗可変膜ＶＲＦをセット動作させる場合であって、選択メモリセルＭＣ´に同じ電圧及び電流を供給する場合には、バイポーラ方式よりもユニポーラ方式の方が非選択ワード線ＷＬに流れる電流総和が少ないことが分かる。
【００３７】
つまり、図５及び図６に示す結果から、消費電力を削減する観点からは、ユニポーラ方式によるデータ書き込み動作の方が優れていると言える。
【００３８】
そこで、第１の実施形態に係る半導体記憶装置は、データ書き込み動作の信頼性の確保及び消費電力の削減の両方の観点から、ユニポーラ方式及びバイポーラ方式を併用したデータ書き込み動作を採用する。
【００３９】
具体的には、通常は、ユニポーラ方式によるデータ書き込み動作を実行しつつ、書き込みサイクル数に応じた所定の間隔でバイポーラ方式によるデータ書き込み動作を所定のサイクル数だけ実行する。これは、一旦、ユニポーラ方式によるデータ書き込み動作を繰り返すことによって、データ書き込み動作が困難になってしまった抵抗可変膜ＶＲＦを、バイポーラ方式によるデータ書き込み動作によって、再び書き込み動作可能にするためである。
【００４０】
図７は、本実施形態に係る半導体記憶装置の書き込みサイクル数とセル電流の関係を示す図であり、本実施形態のデータ書き込み動作の原理を説明する図である。図７中白丸がセット動作後のデータ読み出し時のセル電流であり、黒丸がリセット動作後のデータ読み出し時のセル電流である。図７は、通常、ユニポーラ方式によるデータ書き込み動作を実行し、５０サイクルに１サイクルだけバイポーラ方式によるデータ書き込み動作を実行する場合について示している。
【００４１】
図７の場合、図中点線円で示すように、一旦セット動作しなくなった抵抗可変膜ＶＲＦが、バイポーラ方式によるデータ書き込み動作によって再びセット動作可能になり、その後暫くの間、ユニポーラ方式によるデータ書き込み動作でもセット動作／リセット動作していることが分かる。
【００４２】
このように、本実施形態では、ユニポーラ方式とバイポーラ方式を併用することで、通常はユニポーラ方式による消費電力が少ないデータ書き込み動作を実行しつつ、所定の間隔でバイポーラ方式によるデータ書き込み動作を実行することで、データ書き込みの信頼性も確保している。なお、電流整流素子ＲＦには、ユニポーラ方式とバイポーラ方式とでの書き込み動作が可能となるものを用いる。一般には、バイポーラ方式用の電流整流素子ＲＦを用いれば、ユニポーラ方式での動作も可能である。
【００４３】
次に、図８を用いて説明したデータ書き込み動作を用いた本実施形態に係る半導体記憶装置のシステム構成例について説明する。
【００４４】
図８は、本実施形態に係る半導体記憶装置のシステム構成例である。
本実施形態に係る半導体記憶装置は、図１に示すメモリセルアレイ１の他、メモリセルアレイ１のメモリセルＭＣにデータを書き込むデータ書き込み部２、データ書き込み部２の動作モードを切り替える動作モード切り替え部３、並びに、データ書き込み部２の動作モードの切り替えの基準データを保持する書き込み動作回数カウント回路４（第１動作回数カウント回路）を備える。
【００４５】
データ書き込み部２は、メモリセルアレイ１に対して、データ書き込みに必要な電圧を印加する回路である。このデータ書き込み部２は、データ書き込み動作をユニポーラ方式で実行する動作モードと、バイポーラ方式で実行する動作モードの２つの動作モードを有し、各方式に合わせて各ワード線ＷＬ及び各ビット線ＢＬに供給する電圧を調整する。
【００４６】
書き込み動作回数カウント回路４は、メモリセルアレイ１の特定のメモリセルＭＣをモニタメモリセルＭＭＣとし、これらモニタメモリセルＭＭＣの書き込み動作の回数Ｎｃ１（第１動作回数）をカウントする回路である。
【００４７】
動作モード切り替え部３は、データ書き込み部２の動作モードがユニポーラ方式であった場合、書き込み動作カウンタ回路４を参照し、ユニポーラ方式による抵抗可変膜ＶＲＦの書き込み動作回数Ｎｃ１が、所定の規定回数Ｎｕ（第１規定回数）に達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。
【００４８】
また、データ書き込み部２の動作モードがバイポーラ方式であった場合、書き込み動作回数カウント回路４を参照し、ユニポーラ方式による抵抗可変膜の書き込み動作回数Ｎｃ１が、所定の規定回数Ｎｂ（第３規定回数）に達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。
【００４９】
なお、規定回数Ｎｕ、Ｎｂは、Ｎｕ＞Ｎｂの関係になるように設定しておくことが望ましい。これは、ユニポーラ方式による省電力化のより大きな効果を得るためである。また、規定回素Ｎｂは、メモリセルアレイ１の各メモリセルＭＣが１度はバイポーラ方式による書き込み動作を行うような値に設定しておくことが望ましい。
【００５０】
以上、本実施形態によれば、ユニポーラ方式によるデータ書き込み動作とバイポーラ方式によるデータ書き込み動作を併用することで、データ書き込みエラー発生と消費電力を低減させた半導体記憶装置を提供することができる。
【００５１】
［第２の実施形態］
第１の実施形態では、メモリセルＭＣ（モニタメモリセルＭＭＣ）の書き込み動作回数Ｎｃ１に基づいてデータ書き込み部２の動作モードを切り替えていた。これに対し、第２の実施形態では、ユニポーラ方式によって抵抗可変膜ＶＲＦを書き込み動作させる場合のリトライ回数によってデータ書き込み部２の動作モードを切り替える。
【００５２】
図９は、第２の実施形態に係る半導体記憶装置のシステム構成例である。
本実施形態に係る半導体記憶装置の場合、書き込み動作回数カウンタ回路４に替えて繰り返し回数カウント回路５を備える。
【００５３】
繰り返し回数カウント回路５は、メモリセルアレイ１の所定のメモリセルＭＣの書き込み動作時のリトライ回数Ｎｃ２（繰り返し回数）をカウントする回路である。
【００５４】
本実施形態の場合、動作モード切り替え部３は、データ書き込み部２の動作モードがユニポーラ方式であった場合、繰り返し回数カウント回路５を参照し、ユニポーラ方式による抵抗可変膜ＶＲＦのセット動作のリトライ回数Ｎｃ２が、所定の規定回数Ｎｒ（第２規定回数）に達した場合、データ書き込み部２の動作モードをバイポーラ方式に切り替えた後、バイポーラ方式によって抵抗可変膜ＶＲＦをセット動作させる。そして、抵抗可変膜ＶＲＦが正常に書き込み動作した後、再び、データ書き込み部２の動作モードをユニポーラ方式に戻す。
【００５５】
本実施形態の場合、リトライ回数によって個々にメモリセルＭＣのセット動作の困難性を判定するため、第１の実施形態に比べて、より適切に消費電力を削減することが可能である。
【００５６】
なお、所定のメモリセルＭＣのリトライ回数Ｎｃ２が規定回数Ｎｒを超えた場合、他のメモリセルＭＣの抵抗可変膜ＶＲＦにおいても、ユニポーラ方式による書き込み動作が難しくなってきていることも考えられる。そのため、所定のメモリセルＭＣのリトライ回数Ｎｃ２が規定回数Ｎｒを超えた場合、他のメモリセルＭＣに対しても一斉にバイポーラ方式によるデータ書き込み動作に切り替えても良い。
【００５７】
［第３の実施形態］
第３の実施形態は、第１の実施形態と第２の実施形態を組み合わせた実施形態となる。つまり、第３の実施形態では、抵抗可変膜ＶＲＦの書き込み動作回数Ｎｃ１とユニポーラ方式によって抵抗可変膜ＶＲＦを書き込み動作させた際のリトライ回数Ｎｃ２とによってデータ書き込み部２の動作モードを切り替える。
図１０は、第３の実施形態に係る半導体記憶装置のシステム構成例である。
【００５８】
本実施形態に係る半導体記憶装置の場合、第１の実施形態で説明した書き込み動作回数カウンタ回路４と第２の実施形態で説明した繰り返し回数カウント回路５を備える。
【００５９】
本実施形態の場合、動作モード切り替え部３は、データ書き込み部２の動作モードがユニポーラ方式であった場合、第１の実施形態と同様、書き込み動作回数カウント回路４と繰り返し回数カウント回路５を参照し、書き込み動作回数Ｎｃ１が規定回数Ｎｕに達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。また、リトライ回数Ｎｃ２が規定回数Ｎｒに達した場合、第２の実施形態と同様、データ書き込み部２の動作モードを一旦バイポーラ方式に切り替えた上でバイポーラ方式によって抵抗可変膜ＶＲＦを書き込み動作させる。そして、抵抗可変膜ＶＲＦが正常に書き込み動作した後、再び、データ書き込み部２の動作モードをユニポーラ方式に戻す。
【００６０】
また、データ書き込み部２の動作モードがバイポーラ方式であった場合は、第１の実施形態と同様、書き込み動作回数カウント回路４を参照し、セット動作回数Ｎｃ１が、規定回数Ｎｂに達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。
【００６１】
本実施形態の場合、書き込み動作回数Ｎｃ１とリトライ回数Ｎｃ２に基づいてデータ書き込み部２の動作モードを切り替えるため、第１の実施形態の効果及び第２の実施形態の効果を併せて得ることができる。
【００６２】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１・・・メモリセルアレイ、２・・・データ書き込み部、３・・・動作モード切り替え部、４・・・書き込み動作回数カウント回路、５・・・繰り返し回数カウント回路。
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継となる半導体記憶装置の候補として、電圧パルスを印加することで抵抗状態が変化する抵抗可変膜をメモリセルに用いたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）が注目されている。
【０００３】
この抵抗可変膜を電流整流素子と組み合わせたメモリセルは、碁盤目状に配置された上部配線及び下部配線の交差部に設けることができるため、所謂クロスポイント型のメモリセルアレイを形成することができる。そして、このようなクロスポイント型のメモリセルアレイは、１セルあたりの占有面積を小さくすることができる。そのため、抵抗可変膜をメモリセルに適用することで半導体記憶装置の大容量高集積化が図れるものとして期待されている。
【０００４】
しかし、抵抗可変膜の中には、その特性上、抵抗状態の変化が電圧パルスの印加方法に強く依存する膜も存在する。抵抗可変膜の抵抗状態の変化は、メモリセルへのデータの書き込み或いは消去に相当するため、抵抗状態の変化が電圧パルスの印加方法に強く依存する抵抗可変膜を用いる場合、メモリ動作の信頼性確保の観点から、電圧パルスの印加方法を工夫する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２３０７９６号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データ書き込みエラー発生と消費電力を低減させた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、前記メモリセルの前記第１動作の回数をカウントする第１動作回数カウント回路と、前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のメモリセルアレイの等価回路とメモリセルの構造図である。
【図２】同実施形態に係る半導体記憶装置のユニポーラ方式によるデータ書き込み動作時における書き込みサイクル数とセル電流の関係を示す図である。
【図３】同実施形態に係る半導体記憶装置のバイポーラ方式によるデータ書き込み動作時における書き込みサイクル数とセル電流の関係を示す図である。
【図４】同実施形態に係る半導体記憶装置のデータ書き込み動作時のメモリセルアレイのバイアス状態を示す図である。
【図５】同実施形態に係る半導体記憶装置のユニポーラ方式及びバイポーラ方式によるデータ書き込み動作時における選択メモリセルの抵抗可変膜に供給可能な電圧と非選択ワード線のリーク電流総和の関係を示す図である。
【図６】同実施形態に係る半導体記憶装置のユニポーラ方式及びバイポーラ方式によるデータ書き込み動作時における選択メモリセルの抵抗可変膜に供給可能な電流と非選択ワード線のリーク電流総和の関係を示す図である。
【図７】同実施形態に係る半導体記憶装置のデータ書き込み動作時における書き込みサイクル数とセル電流の関係を示す図である。
【図８】同実施形態に係る半導体記憶装置のシステム構成を示す図である。
【図９】第２の実施形態に係る半導体記憶装置のシステム構成を示す図である。
【図１０】第３の実施形態に係る半導体記憶装置のシステム構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
先ず、第１の実施形態に係る半導体記憶装置のメモリセルアレイの一例を説明しておく。
【００１１】
図１中Ａは、本実施形態に係るメモリセルアレイ１の一部を示す等価回路図であり、図１中Ｂは、図１中Ａに示すメモリセルＭＣを示す構造図である。
【００１２】
メモリセルアレイ１は、図１中Ａに示すように、複数のワード線ＷＬ、これら複数のワード線ＷＬに交差する複数のビット線ＢＬ、並びに、これら複数のワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣを備える。
【００１３】
メモリセルＭＣは、直列接続された可変抵抗素子ＶＲ及び電流整流素子ＲＦからなる。このメモリセルＭＣは、可変抵抗素子ＶＲの抵抗値の違いによってデータを記憶する。すなわち、例えば、可変抵抗素子ＶＲの抵抗値の大きさによって、‘０’／‘１’のデータを規定する。また、可変抵抗素子ＶＲの抵抗値は、可変抵抗素子ＶＲに対して所定の電圧を所定の時間印加することで変化させることができる。
【００１４】
可変抵抗素子ＶＲは、図１中Ｂに示すように、上部電極ＴＥ、下部電極ＢＥ、並びに、これら上部電極ＴＥ及び下部電極ＢＥに挟まれた抵抗可変膜ＶＲＦを備える。
【００１５】
抵抗可変膜としては、まず広く研究、開発されている、ニッケル酸化物（ＮｉＯ）を始めとした二元系金属酸化物や、ストロンチウムジルコニウム酸化物（ＳｒＺｒＯ３）を始めとして多元系金属酸化物が挙げられる。しかし、金属酸化物は組成や結晶構造を制御して作製することが難しく、組成や結晶構造の制御性の低さに起因すると考えられる抵抗可変膜の電気特性不安定性やばらつきが大きく、再現性良く所望の電気特性を得ることが困難という欠点もある。
【００１６】
炭素系材料もまた抵抗変化層の候補として材料探索や作製方法の検討がなされている。炭素系材料は、単一の炭素で構成されるため、組成の制御は比較的容易でプロセス条件の依存性が少なく、制御しやすいメリットがある。
【００１７】
しかし、炭素膜は高温高圧で作製しない限り、黒鉛、所謂、グラファイト構造が容易に形成されるため、電気抵抗率は低い。電気抵抗率が低すぎると、電気抵抗状態を変化させる際にメモリセルに流れる電流が大きくなり、消費電力も大きくなる。また抵抗状態の変化は、膜の炭素の結合状態（ｓｐ３結合とｓｐ２結合）の違いに起因するとも考えられており、結合状態を変えるためには大電流が必要であることが予想され、抵抗変化に必要な電流の低減が困難である可能性がある。
【００１８】
一方、同じ炭素系膜の中でも炭素系ナノマテリアルもまた、抵抗可変膜の一候補である。炭素系ナノマテリアルとは、カーボンナノチューブ、フラーレン、その他の立体構造を有する炭素材料の総称である。この炭素系ナノマテリアルを積層した層では、均質膜として形成されるバルク膜と異なり、微細チューブが積み上げられた間隙の多い立体構造であるが故に、電流パスが空間的に制限される。従って、炭素系ナノマテリアル自体が導電体であっても、炭素系ナノマテリアル層を流れる電流は少なく、炭素系ナノマテリアル層の電気抵抗状態を変化させる際に必要な電流を下げることが可能である。
【００１９】
詳細な炭素系ナノマテリアル層の抵抗変化のメカニズムは明らかではないが、上述のような炭素系ナノマテリアル特有の電流制限機構により、炭素系ナノマテリアルを使った抵抗変化型メモリは、電気抵抗状態を変化させる際に必要な電流を低減できる可能性があるため、注目を集めている。
【００２０】
上述のような理由から、抵抗可変膜ＶＲＦとして、炭素系ナノマテリアルを使うことが望ましい。図１中Ｂの場合、抵抗可変膜ＶＲＦの例として、カーボンナノチューブから構成される膜が示されている。
【００２１】
また、下部電極ＢＥ、上部電極ＴＥに関しては、熱に強く、且つ、抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、高濃度に不純物を含有したポリシリコン等を用いることができる。
【００２２】
電流整流素子ＲＦは、電圧・電流特性において所定の電流整流特性を有すれば、材質、構造等は、特に限定されない。電流整流素子ＲＦとしては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したダイオードが挙げられる。ダイオードの一例としては、不純物を含有するｐ型層及びｎ型層を備えるＰＮ接合ダイオードが用いられる。また他にも、ダイオードとして、ＰＮ接合ダイオードのほかに、ショットキーダイオードや、ｐ型層及びｎ型層の間に不純物を含有しないｉ層を挿入したＰＩＮダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子ＲＦに用いられる材料として、シリコン（Ｓｉ）以外に、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。図１中Ｂの場合、電流整流素子の例として、ポリシリコンから構成されるＰＩＮダイオードが示されている。
【００２３】
なお、以下において、高抵抗状態（第１抵抗状態）の抵抗可変膜ＶＲＦの抵抗状態が低抵抗状態（第２抵抗状態）に遷移する動作を「セット動作」、低抵抗状態の抵抗可変膜ＶＲＦが高抵抗状態に遷移する動作を「リセット動作」と呼ぶこともある。更に、セット動作及びリセット動作させることを「データ書き込み動作」と呼ぶこともある。
【００２４】
次に、炭素系ナノマテリアルを抵抗可変膜ＶＲＦとして用いた場合の、抵抗可変膜ＶＲＦの特性について説明する。
【００２５】
始めに、ユニポーラ方式によるデータ書き込み動作時の抵抗可変膜ＶＲＦの特性について説明する。ここで、ユニポーラ方式とは、抵抗可変膜ＶＲＦにセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性と、リセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性が同じとなる電圧パルスの印加動作のことである。ユニポーラ方式では、通常、電流整流素子ＲＦに対して順方向となる電圧パルスを印加する。
【００２６】
なお、抵抗可変膜ＶＲＦの抵抗値は、１回の電圧パルス印加だけでは十分に遷移しなかったり、所望の方向とは逆方向に遷移してしまったりすることがある。例えば、高抵抗状態の抵抗可変膜にセット動作させるためセット動作に必要な電圧パルスを印加しても、抵抗可変膜ＶＲＦの抵抗値が低抵抗側とは逆の高抵抗側に遷移することがある。そのため、抵抗可変膜ＶＲＦをセット動作／リセット動作させる場合には、複数回の電圧パルス印加が必要となる場合がある。以下において、この電圧パルス印加の繰り返しを「リトライ」、電圧パルスの印加の繰り返し回数を「リトライ回数」と呼ぶこともある。また、抵抗可変膜ＶＲＦの１回のセット動作／リセット動作を「書き込みサイクル」或いは単に「サイクル」と呼ぶこともある。
【００２７】
図２は、ユニポーラ方式における、書き込みサイクル数とセル電流の関係を示す図である。図２中白丸がセット動作後のデータ読み出し時のセル電流であり、黒丸がリセット動作後のデータ読み出し時のセル電流である。セット動作後は、抵抗可変膜ＶＲＦは低抵抗状態にあるため、データ読み出し時のセル電流は、スペック電流値よりも大きくなっている。これに対し、リセット動作後は、抵抗可変膜ＶＲＦが高抵抗状態にあるため、データ読み出し時のセル電流は、スペック電流値よりも小さくなっている。
【００２８】
また、図２の場合、書き込みサイクル数が１００回を超えた当たりからセル電流及びの記録がない点にも注目されたい。これは、ユニポーラ方式によるデータ書き込み動作によって抵抗可変膜ＶＲＦのセット動作／リセット動作を繰り返していくと、ある時点で抵抗可変膜ＶＲＦの抵抗状態が遷移しなくなったことを意味している。このように、ユニポーラ方式の場合、書き込みサイクル数が増えるにつれ、抵抗可変膜ＶＲＦの抵抗を変化させることが困難になり、延いては、データ書き込みエラーに繋がる。
【００２９】
続いて、バイポーラ方式によるデータ書き込み動作時の抵抗可変膜ＶＲＦの特性について説明する。ここで、バイポーラ方式とは、抵抗可変膜ＶＲＦにセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性と、リセット動作させる際にメモリセルＭＣに印加する電圧パルスの極性が逆となる電圧パルスの印加動作のことである。本実施例のバイポーラ方式では、セット動作の場合、電流整流素子ＲＦに対して逆方向（第２極性）となる電圧パルスを印加し、リセット動作の場合、電流整流素子ＲＦに対して順方向（第１極性）となる電圧パルスを印加することとする。
【００３０】
図３は、バイポーラ方式における、書き込みサイクル数とセル電流との関係を示した図である。図３中白丸がセット動作後のデータ読み出し時のセル電流であり、黒丸がリセット動作後のデータ読み出し時のセル電流である。
【００３１】
バイポーラ方式の場合、図３に示すように、書き込みサイクル数が１万回に達しても、図２に示すユニポーラ方式の場合とは異なり、抵抗可変膜ＶＲＦの抵抗状態が正常に遷移していることが分かる。
【００３２】
以上からユニポーラ方式よりも、メモリセルＭＣに対するデータ書き込み動作の信頼性を確保する観点からは、バイポーラ方式によるデータ書き込み動作の方が優れていると言える。しかし、次に説明するように、ユニポーラ方式によるデータ書き込み動作の方が、バイポーラ方式によるデータ書き込み動作よりも有利な点もある。
【００３３】
図４は、データ書き込み動作時のメモリセルアレイを示す図である。図４は、ワード線ＷＬ１及びビット線ＢＬ２に接続されたメモリセルＭＣ´を選択メモリセルとした場合を示しており、それ以外のメモリセルＭＣは、非選択メモリセルとなる。
【００３４】
例えば、選択メモリセルをセット動作させるには、非選択メモリセルの抵抗可変膜ＶＲＦに印加される電圧が、セット動作に必要な電圧以下になるよう、各配線に印加する電圧を調整すれば良い。この各配線の電圧調整方法は、選択メモリセルをユニポーラ方式でセット動作する場合と、バイポーラ方式でセット動作する場合とで異なる。一般に、ユニポーラ方式でセット動作を行う場合、電流整流素子ＲＦには、ある一つの電圧方向でのみ電流を流すという特性が求められるため、非選択メモリセルに流れる電流は小さい。一方、バイポーラ方式でセット動作を行う場合、電流整流素子ＲＦには、異なる二つの電圧方向に対して、それぞれに所望の電流流すという特性が求められるため、非選択メモリセルに流れるリーク電流は大きい。しかし、電流整流素子ＲＦとして、同じバイポーラ動作用の素子を用いた場合、ユニポーラ方式とバイポーラ方式とで、非選択メモリセルに流れるリーク電流はどちらが大きいか明らかでない。そこで、発明者等は独自に計算を行い、同じバイポーラ方式の電流整流素子ＲＦを用いた場合の、ユニポーラ方式とバイポーラ方式とでの非選択メモリに流れるリーク電流の比較を行った。
【００３５】
図５は、選択メモリセルの抵抗可変膜ＶＲＦに供給可能な電圧と非選択ワード線ＷＬのリーク電流総和との関係を示す図であり、図６は、選択メモリセルの抵抗可変膜ＶＲＦに供給可能な電流と非選択ワード線ＷＬに流れる電流総和との関係を示す図である。図５及び図６中、白丸はユニポーラ方式によって抵抗可変膜ＶＲＦをセット動作させた場合、黒丸はバイポーラ方式によって抵抗可変膜ＶＲＦをセット動作させた場合を示している。また、図５及び図６では、メモリセルアレイ１は６４Ｋ個のメモリセルＭＣからなり、選択メモリセルは配線の電圧を調整するドライバから最も遠い位置にある場合について計算している。
【００３６】
図５及び図６から、ユニポーラ方式及びバイポーラ方式によって抵抗可変膜ＶＲＦをセット動作させる場合であって、選択メモリセルＭＣ´に同じ電圧及び電流を供給する場合には、バイポーラ方式よりもユニポーラ方式の方が非選択ワード線ＷＬに流れる電流総和が少ないことが分かる。
【００３７】
つまり、図５及び図６に示す結果から、消費電力を削減する観点からは、ユニポーラ方式によるデータ書き込み動作の方が優れていると言える。
【００３８】
そこで、第１の実施形態に係る半導体記憶装置は、データ書き込み動作の信頼性の確保及び消費電力の削減の両方の観点から、ユニポーラ方式及びバイポーラ方式を併用したデータ書き込み動作を採用する。
【００３９】
具体的には、通常は、ユニポーラ方式によるデータ書き込み動作を実行しつつ、書き込みサイクル数に応じた所定の間隔でバイポーラ方式によるデータ書き込み動作を所定のサイクル数だけ実行する。これは、一旦、ユニポーラ方式によるデータ書き込み動作を繰り返すことによって、データ書き込み動作が困難になってしまった抵抗可変膜ＶＲＦを、バイポーラ方式によるデータ書き込み動作によって、再び書き込み動作可能にするためである。
【００４０】
図７は、本実施形態に係る半導体記憶装置の書き込みサイクル数とセル電流の関係を示す図であり、本実施形態のデータ書き込み動作の原理を説明する図である。図７中白丸がセット動作後のデータ読み出し時のセル電流であり、黒丸がリセット動作後のデータ読み出し時のセル電流である。図７は、通常、ユニポーラ方式によるデータ書き込み動作を実行し、５０サイクルに１サイクルだけバイポーラ方式によるデータ書き込み動作を実行する場合について示している。
【００４１】
図７の場合、図中点線円で示すように、一旦セット動作しなくなった抵抗可変膜ＶＲＦが、バイポーラ方式によるデータ書き込み動作によって再びセット動作可能になり、その後暫くの間、ユニポーラ方式によるデータ書き込み動作でもセット動作／リセット動作していることが分かる。
【００４２】
このように、本実施形態では、ユニポーラ方式とバイポーラ方式を併用することで、通常はユニポーラ方式による消費電力が少ないデータ書き込み動作を実行しつつ、所定の間隔でバイポーラ方式によるデータ書き込み動作を実行することで、データ書き込みの信頼性も確保している。なお、電流整流素子ＲＦには、ユニポーラ方式とバイポーラ方式とでの書き込み動作が可能となるものを用いる。一般には、バイポーラ方式用の電流整流素子ＲＦを用いれば、ユニポーラ方式での動作も可能である。
【００４３】
次に、図８を用いて説明したデータ書き込み動作を用いた本実施形態に係る半導体記憶装置のシステム構成例について説明する。
【００４４】
図８は、本実施形態に係る半導体記憶装置のシステム構成例である。
本実施形態に係る半導体記憶装置は、図１に示すメモリセルアレイ１の他、メモリセルアレイ１のメモリセルＭＣにデータを書き込むデータ書き込み部２、データ書き込み部２の動作モードを切り替える動作モード切り替え部３、並びに、データ書き込み部２の動作モードの切り替えの基準データを保持する書き込み動作回数カウント回路４（第１動作回数カウント回路）を備える。
【００４５】
データ書き込み部２は、メモリセルアレイ１に対して、データ書き込みに必要な電圧を印加する回路である。このデータ書き込み部２は、データ書き込み動作をユニポーラ方式で実行する動作モードと、バイポーラ方式で実行する動作モードの２つの動作モードを有し、各方式に合わせて各ワード線ＷＬ及び各ビット線ＢＬに供給する電圧を調整する。
【００４６】
書き込み動作回数カウント回路４は、メモリセルアレイ１の特定のメモリセルＭＣをモニタメモリセルＭＭＣとし、これらモニタメモリセルＭＭＣの書き込み動作の回数Ｎｃ１（第１動作回数）をカウントする回路である。
【００４７】
動作モード切り替え部３は、データ書き込み部２の動作モードがユニポーラ方式であった場合、書き込み動作カウンタ回路４を参照し、ユニポーラ方式による抵抗可変膜ＶＲＦの書き込み動作回数Ｎｃ１が、所定の規定回数Ｎｕ（第１規定回数）に達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。
【００４８】
また、データ書き込み部２の動作モードがバイポーラ方式であった場合、書き込み動作回数カウント回路４を参照し、ユニポーラ方式による抵抗可変膜の書き込み動作回数Ｎｃ１が、所定の規定回数Ｎｂ（第３規定回数）に達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。
【００４９】
なお、規定回数Ｎｕ、Ｎｂは、Ｎｕ＞Ｎｂの関係になるように設定しておくことが望ましい。これは、ユニポーラ方式による省電力化のより大きな効果を得るためである。また、規定回素Ｎｂは、メモリセルアレイ１の各メモリセルＭＣが１度はバイポーラ方式による書き込み動作を行うような値に設定しておくことが望ましい。
【００５０】
以上、本実施形態によれば、ユニポーラ方式によるデータ書き込み動作とバイポーラ方式によるデータ書き込み動作を併用することで、データ書き込みエラー発生と消費電力を低減させた半導体記憶装置を提供することができる。
【００５１】
［第２の実施形態］
第１の実施形態では、メモリセルＭＣ（モニタメモリセルＭＭＣ）の書き込み動作回数Ｎｃ１に基づいてデータ書き込み部２の動作モードを切り替えていた。これに対し、第２の実施形態では、ユニポーラ方式によって抵抗可変膜ＶＲＦを書き込み動作させる場合のリトライ回数によってデータ書き込み部２の動作モードを切り替える。
【００５２】
図９は、第２の実施形態に係る半導体記憶装置のシステム構成例である。
本実施形態に係る半導体記憶装置の場合、書き込み動作回数カウンタ回路４に替えて繰り返し回数カウント回路５を備える。
【００５３】
繰り返し回数カウント回路５は、メモリセルアレイ１の所定のメモリセルＭＣの書き込み動作時のリトライ回数Ｎｃ２（繰り返し回数）をカウントする回路である。
【００５４】
本実施形態の場合、動作モード切り替え部３は、データ書き込み部２の動作モードがユニポーラ方式であった場合、繰り返し回数カウント回路５を参照し、ユニポーラ方式による抵抗可変膜ＶＲＦのセット動作のリトライ回数Ｎｃ２が、所定の規定回数Ｎｒ（第２規定回数）に達した場合、データ書き込み部２の動作モードをバイポーラ方式に切り替えた後、バイポーラ方式によって抵抗可変膜ＶＲＦをセット動作させる。そして、抵抗可変膜ＶＲＦが正常に書き込み動作した後、再び、データ書き込み部２の動作モードをユニポーラ方式に戻す。
【００５５】
本実施形態の場合、リトライ回数によって個々にメモリセルＭＣのセット動作の困難性を判定するため、第１の実施形態に比べて、より適切に消費電力を削減することが可能である。
【００５６】
なお、所定のメモリセルＭＣのリトライ回数Ｎｃ２が規定回数Ｎｒを超えた場合、他のメモリセルＭＣの抵抗可変膜ＶＲＦにおいても、ユニポーラ方式による書き込み動作が難しくなってきていることも考えられる。そのため、所定のメモリセルＭＣのリトライ回数Ｎｃ２が規定回数Ｎｒを超えた場合、他のメモリセルＭＣに対しても一斉にバイポーラ方式によるデータ書き込み動作に切り替えても良い。
【００５７】
［第３の実施形態］
第３の実施形態は、第１の実施形態と第２の実施形態を組み合わせた実施形態となる。つまり、第３の実施形態では、抵抗可変膜ＶＲＦの書き込み動作回数Ｎｃ１とユニポーラ方式によって抵抗可変膜ＶＲＦを書き込み動作させた際のリトライ回数Ｎｃ２とによってデータ書き込み部２の動作モードを切り替える。
図１０は、第３の実施形態に係る半導体記憶装置のシステム構成例である。
【００５８】
本実施形態に係る半導体記憶装置の場合、第１の実施形態で説明した書き込み動作回数カウンタ回路４と第２の実施形態で説明した繰り返し回数カウント回路５を備える。
【００５９】
本実施形態の場合、動作モード切り替え部３は、データ書き込み部２の動作モードがユニポーラ方式であった場合、第１の実施形態と同様、書き込み動作回数カウント回路４と繰り返し回数カウント回路５を参照し、書き込み動作回数Ｎｃ１が規定回数Ｎｕに達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。また、リトライ回数Ｎｃ２が規定回数Ｎｒに達した場合、第２の実施形態と同様、データ書き込み部２の動作モードを一旦バイポーラ方式に切り替えた上でバイポーラ方式によって抵抗可変膜ＶＲＦを書き込み動作させる。そして、抵抗可変膜ＶＲＦが正常に書き込み動作した後、再び、データ書き込み部２の動作モードをユニポーラ方式に戻す。
【００６０】
また、データ書き込み部２の動作モードがバイポーラ方式であった場合は、第１の実施形態と同様、書き込み動作回数カウント回路４を参照し、セット動作回数Ｎｃ１が、規定回数Ｎｂに達した場合、書き込み動作回数Ｎｃ１を０に初期化すると共に、データ書き込み部２の動作モードをバイポーラ方式に切り替える。
【００６１】
本実施形態の場合、書き込み動作回数Ｎｃ１とリトライ回数Ｎｃ２に基づいてデータ書き込み部２の動作モードを切り替えるため、第１の実施形態の効果及び第２の実施形態の効果を併せて得ることができる。
【００６２】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１・・・メモリセルアレイ、２・・・データ書き込み部、３・・・動作モード切り替え部、４・・・書き込み動作回数カウント回路、５・・・繰り返し回数カウント回路。
【特許請求の範囲】
【請求項１】
第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、
第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、
前記メモリセルの前記第１動作の回数をカウントする第１動作回数カウント回路と、
前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部と
を備え、
前記動作モード切り替え部は、前記バイポーラ方式による前記第１動作回数が第３規定回数に達した場合に前記データ書き込み部の動作モードを前記ユニポーラ方式に切り替え、
前記第３規定回数は、前記第１規定回数よりも小さく、
前記抵抗可変膜は、カーボンナノチューブ、フラーレン、その他の立体構造を有する炭素材料である炭素系ナノマテリアルからなる
ことを特徴とする半導体記憶装置。
【請求項２】
第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、
第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、
前記メモリセルの前記第１動作の回数をカウントする第１動作回数カウント回路と、
前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部と
を備えることを特徴とする半導体記憶装置。
【請求項３】
第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、
第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、
前記データ書き込み部が所定の前記メモリセルが前記第１動作するまでに前記ユニポーラ方式による前記電圧パルスの印加を繰り返した回数をカウントする繰り返し回数カウント回路と、
前記所定のメモリセルに対するデータ書き込みの際、前記繰り返し回数カウント回路を参照し、前記ユニポーラ方式による前記繰り返し回数が第２規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部と
を備えることを特徴とする半導体記憶装置。
【請求項４】
前記メモリセルの第１動作の回数をカウントする第１動作回数カウント回路を備え、
前記動作モード切り替え部は、前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記動作モード切り替え部は、前記バイポーラ方式による前記第１動作回数が第３規定回数に達した場合に前記データ書き込み部の動作モードを前記ユニポーラ方式に切り替える
ことを特徴とする請求項２又は４記載の半導体記憶装置。
【請求項６】
前記第３規定回数は、前記第１規定回数よりも小さい
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記抵抗可変膜は、カーボンナノチューブ、フラーレン、その他の立体構造を有する炭素材料である炭素系ナノマテリアルからなる
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項１】
第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、
第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、
前記メモリセルの前記第１動作の回数をカウントする第１動作回数カウント回路と、
前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部と
を備え、
前記動作モード切り替え部は、前記バイポーラ方式による前記第１動作回数が第３規定回数に達した場合に前記データ書き込み部の動作モードを前記ユニポーラ方式に切り替え、
前記第３規定回数は、前記第１規定回数よりも小さく、
前記抵抗可変膜は、カーボンナノチューブ、フラーレン、その他の立体構造を有する炭素材料である炭素系ナノマテリアルからなる
ことを特徴とする半導体記憶装置。
【請求項２】
第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、
第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、
前記メモリセルの前記第１動作の回数をカウントする第１動作回数カウント回路と、
前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部と
を備えることを特徴とする半導体記憶装置。
【請求項３】
第１抵抗状態から第２抵抗状態に遷移する第１動作及び前記第２抵抗状態から前記第１抵抗状態に遷移する第２動作によって抵抗状態が変わる抵抗可変膜並びに当該抵抗可変膜に直列接続された電流整流素子からなるメモリセルを有するメモリセルアレイと、
第１極性の電圧パルス印加によって前記メモリセルに前記第１動作及び前記第２動作をさせるユニポーラ方式、並びに、前記第１極性とは異なる第２極性の電圧パルス印加によって前記メモリセルに前記第１動作をさせ且つ前記第１極性の電圧パルス印加によって前記メモリセルに前記第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、
前記データ書き込み部が所定の前記メモリセルが前記第１動作するまでに前記ユニポーラ方式による前記電圧パルスの印加を繰り返した回数をカウントする繰り返し回数カウント回路と、
前記所定のメモリセルに対するデータ書き込みの際、前記繰り返し回数カウント回路を参照し、前記ユニポーラ方式による前記繰り返し回数が第２規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える動作モード切り替え部と
を備えることを特徴とする半導体記憶装置。
【請求項４】
前記メモリセルの第１動作の回数をカウントする第１動作回数カウント回路を備え、
前記動作モード切り替え部は、前記第１動作回数カウント回路を参照し、前記ユニポーラ方式による前記第１動作回数が第１規定回数に達した場合に前記データ書き込み部の動作モードを前記バイポーラ方式に切り替える
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記動作モード切り替え部は、前記バイポーラ方式による前記第１動作回数が第３規定回数に達した場合に前記データ書き込み部の動作モードを前記ユニポーラ方式に切り替える
ことを特徴とする請求項２又は４記載の半導体記憶装置。
【請求項６】
前記第３規定回数は、前記第１規定回数よりも小さい
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記抵抗可変膜は、カーボンナノチューブ、フラーレン、その他の立体構造を有する炭素材料である炭素系ナノマテリアルからなる
ことを特徴とする請求項６記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−１０５５０４（Ｐ２０１３−１０５５０４Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４６１７５（Ｐ２０１１−２４６１７５）
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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