半導体集積回路、液晶表示装置、および半導体集積回路の検査方法
【課題】短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路、および半導体集積回路の検査方法を実現する。
【解決手段】本発明の半導体集積回路の検査方法では、半導体集積回路の信号配線Ｌ１〜Ｌ４の近辺に設けられた複数のダミー配線ＬＤ１・ＬＤ２に電圧を印加することにより、互いに隣接するダミー配線ＬＤ１とダミー配線ＬＤ２との間に電位差を設ける。ダミー配線ＬＤ１とダミー配線ＬＤ２との間に異物が混入していた場合、発生するリーク電流を測定することにより、異物を検出する。さらに、ダミー配線ＬＤ１・ＬＤ２は、他の信号配線と電気的に独立しているため、高い電圧を印加することができる。これにより、異物とダミー配線との間に絶縁膜等が存在しても、絶縁膜等をより確実に破壊でき、テスト工程における異物の検出精度を向上させることができる。
【解決手段】本発明の半導体集積回路の検査方法では、半導体集積回路の信号配線Ｌ１〜Ｌ４の近辺に設けられた複数のダミー配線ＬＤ１・ＬＤ２に電圧を印加することにより、互いに隣接するダミー配線ＬＤ１とダミー配線ＬＤ２との間に電位差を設ける。ダミー配線ＬＤ１とダミー配線ＬＤ２との間に異物が混入していた場合、発生するリーク電流を測定することにより、異物を検出する。さらに、ダミー配線ＬＤ１・ＬＤ２は、他の信号配線と電気的に独立しているため、高い電圧を印加することができる。これにより、異物とダミー配線との間に絶縁膜等が存在しても、絶縁膜等をより確実に破壊でき、テスト工程における異物の検出精度を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内の異物混入の有無を検査するための試験に関するものである。
【背景技術】
【０００２】
近年、自家用車等の車内に液晶表示装置が搭載されることが多くなってきている。液晶表示装置は、ナビゲーション等を行う表示だけでなく、自動車のスピード等を表示する部分にも使用されるようになってきている。このため、液晶表示装置に使用する駆動用ドライバＬＳＩは、自動車で使用される他の部品と同様の高い信頼性を要求されている。
【０００３】
そこで、ＬＳＩの高信頼性を満たすため、製造工程でＬＳＩに異物が付着しないように管理すると共に、製造工程で異物が付着したＬＳＩをテスト工程で検出することにより、異物が付着したＬＳＩの出荷を防止している。
【０００４】
異物が配線間に付着している場合、配線間がショートするので、リーク電流が発生する。このため、テスト工程では、配線間のリーク電流を測定することにより、異物が付着したＬＳＩを検出する。
【０００５】
ここで、駆動用ドライバＬＳＩの配線間に付着した異物が完全に配線間をショートしている場合は、電気的な測定で異物を検知できる。しかしながら、異物と配線との間に薄い絶縁膜等があり、配線間が完全にショートしていない場合は、電気的な測定では異物を検知できない。
【０００６】
そこで、上記のテスト工程では、ＬＳＩ内部で配線同士の電位差ができるだけ高くなるようにストレスを印加して、異物と配線との間にある絶縁膜等を破壊するストレス試験を取り入れている。これにより、電気的測定で異物を検知することができるようになり、異物が付着したＬＳＩをテスト工程で除去できる。
【０００７】
例えば、液晶駆動用ドライバに設けられる階調表示基準電圧生成回路におけるストレス試験について、以下に説明する。階調表示基準電圧生成回路は、アクティブマトリックス方式の液晶表示装置において、抵抗分割により中間電圧を生成して液晶素子を駆動する回路である。
【０００８】
図１７は、階調表示基準電圧生成回路９０１の構成を示している。階調表示基準電圧発生回路９０１は、基準電圧（中間調電圧）がそれぞれ入力される９個の端子ＶＩ０・ＶＩ８・ＶＩ１６・ＶＩ２４・ＶＩ３２・ＶＩ４０・ＶＩ４８・ＶＩ５６・ＶＩ６３、およびγ補正のための抵抗比を持たせた８個の抵抗素子Ｒ０〜Ｒ７を備えている。抵抗素子Ｒ０を７等分した箇所、および各抵抗素子Ｒ１〜Ｒ７を８等分した箇所には、それぞれ階調配線が接続され、６４階調の階調表示基準電圧Ｖ０〜Ｖ６３がそれぞれ出力される。なお、階調表示基準電圧のレベル数が、表示可能な階調数となる。
【０００９】
ここで図１７のような階調表示基準電圧生成回路では、端子ＶＩ０と端子ＶＩ８との間にストレス電圧を印加し、同様に、端子ＶＩ８〜端子ＶＩ６３の各端子間にも、順次ストレス電圧を印加する。各端子間の階調配線間に異物が混入している場合、階調配線間の電圧により異物と配線との間にある絶縁膜等が破壊されると、その後のテスト工程においてリーク電流の有無を測定することにより、異物を検知することができる。
【００１０】
また、特許文献１では、表示器用階調配線の配線を工夫することにより、各階調配線にさらに高いストレス電圧を印加できる構成が開示されている。
【００１１】
図１８は、特許文献１に係る階調表示基準電圧生成回路９０２の構成を示す回路図である。階調表示基準電圧生成回路９０２では、前半部分の階調配線Ｗ１〜Ｗ１７ａと、後半部分の階調配線Ｗ１７ｂ〜Ｗ３３とが互い違いに配置され、入力端子Ｖ１〜Ｖ４には０Ｖを印加し、入力端子Ｖ５〜Ｖ９には、例えば１２Ｖのストレス電圧を印加する。これにより、前半部分の階調配線Ｗ１・Ｗ５・Ｗ９・Ｗ１３・Ｗ１７ａのそれぞれの間は抵抗素子Ｒ１により分圧され、後半部分の階調配線Ｗ１７ｂ・Ｗ２１・Ｗ２５・Ｗ２９・Ｗ３３のそれぞれの間は抵抗素子Ｒ２により分圧されるにもかかわらず、階調配線Ｗ１〜Ｗ１７ａの電位は全て０Ｖとなる一方、階調配線Ｗ１７ｂ〜Ｗ３３の電位は全て１２Ｖとなる。すなわち、各階調配線間の電位差は、いずれも１２Ｖとなる。
【００１２】
なお、図１７に示す階調表示基準電圧生成回路９０１では、各階調配線間の電位差は、各端子に印加されるストレス電圧を分圧した電位差となる。これに対し、階調表示基準電圧生成回路９０２では、各階調配線間の電位差は印加されるストレス電圧と等しいので、さらに高い確率で絶縁膜等を破壊することができる。これにより、階調表示基準電圧生成回路９０１の構成に比べ、その後のテスト工程において、階調配線間に混入した異物の検出精度をさらに向上させることができる。
【特許文献１】特開２００１−２９０１２８号公報（２００１年１０月１９日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来の構成では、半導体集積回路の最大定格電圧より高いストレス電圧をかけることができないという問題を生じる。
【００１４】
具体的には、従来の構成では、ストレス電圧は半導体素子がつながる信号配線や階調配線に印加されるため、半導体集積回路の最大定格電圧より高いストレス電圧を印加すると、回路内部の素子が破壊される虞がある。このため、信号配線や階調配線に印加されるストレス電圧は、最大定格電圧以下に抑える必要がある。
【００１５】
しかしながら、ストレス電圧を最大定格電圧と等しくした場合、ユーザの使用時に絶縁膜等の状態が変化し、初期故障の原因となる、絶縁膜等をより確実に破壊するためには、ストレス電圧の印加時間を長くする必要がある。このため、ストレス試験の試験時間が長くなり、ウエハテスト生産効率が低下してしまう。
【００１６】
さらに、従来の構成では、信号配線にストレス電圧を印加することによっては電位差を設けられない配線がある場合、当該配線間にある異物を検出できないという問題を生じる。例えば、液晶駆動用ドライバの出力回路のオペアンプ回路における非反転側信号配線と反転側信号配線との間はほとんど等電位であるため、配線にストレス電圧を印加することによっては、両配線間に電位差を設けることができない。そのため、上記両配線間に異物が混入していた場合に、従来のストレス試験では異物を検出できない虞がある。
【００１７】
図１９は、出力回路９０３の構成を示す回路図である。一般に、出力回路９０３は、オペアンプの出力を反転入力にフィードバックを行うボルテージフォロワの回路により構成されており、電源電圧範囲いっぱいの出力振幅が得られる広いダイナミックレンジを必要とするため、レイル・ツー・レイル型のオペアンプ回路ＯＰが使用される。
【００１８】
オペアンプ回路ＯＰの非反転入力端子ＩＮ＋には、後述するＤ／Ａ変換回路から出力される電圧ＶＩＮが入力され、出力端子ＯＵＴを反転入力端子ＩＮ−に帰還させることにより、オペアンプ回路ＯＰはボルテージフォロワの回路として動作する。ここで、出力端子ＯＵＴの電圧ＶＯＵＴは、非反転入力端子ＩＮ＋に入力される電圧ＶＩＮと等しくなるため、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とは等電位となる。
【００１９】
図２０は、オペアンプ回路ＯＰの差動部９０４の詳細を示す回路図である。オペアンプ回路ＯＰの差動部には、ＰＭＯＳトランジスタであるトランジスタＱ１・Ｑ２から構成される第１差動対、およびＮＭＯＳトランジスタであるトランジスタＱ３・Ｑ４から構成される第２差動対が設けられている。トランジスタＱ１・Ｑ３のゲートは、非反転側信号配線Ｌ１によって互いに接続され、オペアンプ回路ＯＰの非反転入力端子ＩＮ＋を構成する。トランジスタＱ１・Ｑ２のゲートは、反転側信号配線Ｌ２によって互いに接続され、オペアンプ回路ＯＰの反転入力端子ＩＮ−を構成する。
【００２０】
なお、トランジスタＱ１・Ｑ３のドレインは、信号配線Ｌ３によって互いに接続され、トランジスタＱ２・Ｑ４のドレインは、信号配線Ｌ４によって互いに接続される。
【００２１】
差動対を構成するトランジスタは、トランジスタ特性を限りなく等しくする必要があり、設計上のトランジスタサイズだけでなく、製造条件も同じにする必要がある。このため、差動対を構成するトランジスタはチップ上の同じ位置に配置され、差動対を構成するトランジスタの信号配線も、トランジスタ付近では近接して配置される。
【００２２】
図２１は、差動部９０４のレイアウトパターンを示す平面図である。トランジスタＱ１・Ｑ３およびトランジスタＱ２・Ｑ４は、各々のトランジスタのゲート幅を２等分し、それぞれ対角線上に配置される。このように配置することにより、製造時のアライメントづれ等によりトランジスタサイズが微変動した場合、差動対のトランジスタ双方が同じように影響を受けるため、トランジスタサイズが異なることを防ぐことができる。
【００２３】
なお、斜線の入った信号配線は、下層の信号配線であり、半透明に描かれた信号配線は、上層の信号配線である。トランジスタＱ１〜Ｑ４において、ゲート・ドレイン・ソースの各電極は、コンタクトを介して下層の信号配線と接続されている。下層の信号配線と上層の信号配線とは、スルーホールによって互いに接続されている。
【００２４】
上記のように、ゲートが互いに接続されるトランジスタＱ１・Ｑ３およびトランジスタＱ２・Ｑ４は、互いに対角線上に配置されるため、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは、各トランジスタのゲート上を互いに並走するように配置されることとなる。ここで、非反転入力端子ＩＮ＋に入力される電圧ＶＩＮは、反転入力端子ＩＮ−に入力される電圧ＶＯＵＴに等しいため、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは常に等電位となる。このため、上記のストレス試験では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間にストレス電圧を印加することができない。
【００２５】
したがって、並走する非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が混入し、異物と信号配線との間に絶縁膜等がある場合、ストレス試験で絶縁膜等を破壊することができず、その後のテスト工程で、異物が混入したＬＳＩを検出できないという問題が生じる。２値で判断するデジタル回路では、異物により微小リークが発生しても動作に影響は少ないが、アナログ回路では致命的な不良となる場合がある。
【００２６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路、および半導体集積回路の検査方法を実現することにある。
【課題を解決するための手段】
【００２７】
本発明に係る半導体集積回路は、上記課題を解決するために、信号配線と電気的に独立している複数のダミー配線を備え、上記ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置されることを特徴としている。
【００２８】
通常、半導体集積回路内への異物の混入は、製造工程におけるダスト発生が原因となって発生するため、異物は半導体集積回路内に分散して混入している。したがって、半導体集積回路内のいずれかに異物が検知された場合、信号配線にも異物が混入している虞があるため、半導体集積回路を不良と判定することが妥当である。
【００２９】
上記の構成によれば、ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置されているので、ダミー配線間に異物が混入していた場合、異物の抵抗によりダミー配線間でリーク電流が発生する。また、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等を破壊することができるため、ダミー配線間でリーク電流が発生する。したがって、テスト工程において、リーク電流を測定することにより、半導体集積回路内に異物が混入しているか否かを高い精度で判定できる。また、ダミー配線が信号配線付近に設けられている場合、信号配線への異物混入をさらに高い精度で判定できる。
【００３０】
さらに、各ダミー配線は、半導体集積回路内の信号配線と電気的に独立しているので、ダミー配線に高電圧を印加しても、半導体集積回路内の半導体素子等に電圧は印加されない。よって、ダミー配線に高電圧を印加して、ダミー配線間に高い電位差を設けることにより、異物と信号配線との間の絶縁膜等をさらに高い確率で破壊できる。このため、従来のストレス試験では検知できない異物を検知することができ、さらに、電圧印加時間も短時間で済む。したがって、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路を実現できるという効果を奏する。
【００３１】
本発明に係る半導体集積回路は、さらにアナログ回路を含むことが好ましい。
【００３２】
上記のように、異物によって信号配線からリーク電流が発生すると、アナログ回路の場合は、デジタル回路に比べ致命的な不良となる場合がある。そこで、上記の構成によれば、アナログ回路を含む半導体集積回路内にダミー配線が配置されているので、回路内の異物を高い精度で検出することにより、致命的な不良を回避できる。
【００３３】
本発明に係る半導体集積回路では、上記複数のダミー配線は、柵状の配線パターンを形成していることが好ましい。
【００３４】
上記の構成によれば、複数のダミー配線が、柵状の配線パターンを形成しているので、混入した異物に電圧を印加できる領域を広く確保できる。したがって、異物をさらに効率よく検知できる。
【００３５】
本発明に係る半導体集積回路では、さらに増幅回路を含み、当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、互いに隣接する少なくとも２本のダミー配線が、上記非反転側信号配線と上記反転側信号配線との間に設けられることが好ましい。
【００３６】
半導体集積回路の信号配線のうち、増幅回路の非反転側信号配線および反転側信号配線は常に等電位であるので、従来の構成では両配線間に電位差を設けることができない。そのため、両配線間に異物があり、異物と信号配線との間の絶縁膜等が存在しても、ストレス試験で、絶縁膜等を破壊することができない虞がある。絶縁膜等を破壊することができない場合、リーク電流が発生しないため、テスト工程において高い精度で異物を検出することはできない。
【００３７】
一方、上記の構成では、互いに隣接する少なくとも２本のダミー配線が非反転側信号配線と反転側信号配線との間に設けられる。したがって、ダミー配線間に電圧を印加することにより、異物によるダミー配線間のリーク電流が生じるようになる。これにより、非反転側信号配線と反転側信号配線との間の異物も検出できるようになるので、異物の検出精度をさらに向上させることができる。
【００３８】
本発明に係る半導体集積回路では、上記電位差は、上記半導体集積回路の最大定格電圧より高いことが好ましい。
【００３９】
従来のストレス試験では、信号配線にストレス電圧を印加していたため、回路の最大定格電圧より高いストレス電圧を印加することができない。そのため、異物と信号配線との間の絶縁膜等を破壊することができない場合があった。一方、上記の構成では、互いに隣接する２本のダミー配線間の電位差は、上記半導体集積回路の最大定格電圧より高いので、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等をより確実に破壊することができる。また、リーク電流値も大きくなるので、テスト工程においてリーク電流の測定がさらに容易になる。したがって、異物の検出精度をさらに向上させることができ、また、電圧の印加も短時間で済むので、試験時間をさらに短くすることができる。
【００４０】
本発明に係る液晶表示装置では、上記半導体集積回路を液晶駆動回路として備えることが好ましい。
【００４１】
上記の構成によれば、液晶表示装置は、複数のダミー配線が設けられた半導体集積回路を液晶駆動回路として備えている。これにより、テスト工程において異物の混入した液晶駆動回路をより高い精度で検出することが可能となり、故障の少ない液晶表示装置を提供することができる。
【００４２】
本発明に係る半導体集積回路の検査方法は、上記課題を解決するために、半導体集積回路内の信号配線と電気的に独立した複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加する第１工程と、上記電圧の印加時に、上記隣接するダミー配線間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含むことを特徴としている。
【００４３】
上記の構成によれば、第１工程では、複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加することにより、ダミー配線間に異物が混入していた場合、異物の抵抗によりダミー配線間のリーク電流が発生する。また、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等を破壊することができるため、ダミー配線間でリーク電流が発生する。これにより、テスト工程である第２工程において、リーク電流を測定することにより、半導体集積回路の良否を判定する。
【００４４】
ここで、各ダミー配線は、半導体集積回路内の信号配線と電気的に独立しているので、ダミー配線に高電圧を印加しても、半導体集積回路内の半導体素子等に電圧は印加されない。したがって、ダミー配線に高電圧を印加して、ダミー配線間に高い電位差を設けることにより、異物と信号配線との間の絶縁膜等をさらに高い確率で破壊でき、また、電圧の印加時間も短時間で済む。したがって、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路の検査方法を実現できるという効果を奏する。
【００４５】
本発明に係る半導体集積回路の検査方法では、上記半導体集積回路は、さらにアナログ回路を含むことが好ましい。
【００４６】
上記のように、異物によって信号配線からリーク電流が発生すると、アナログ回路の場合は、デジタル回路に比べ致命的な不良となる場合がある。そこで、上記の構成によれば、アナログ回路を含む半導体集積回路内にダミー配線が配置されているので、回路内の異物を高い精度で検出することにより、致命的な不良を回避できる。
【００４７】
本発明に係る半導体集積回路の検査方法では、上記複数のダミー配線は、柵状の配線パターンを形成していることが好ましい。
【００４８】
上記の構成によれば、複数のダミー配線が、柵状の配線パターンを形成しているので、混入した異物に電圧を印加できる領域を広く確保できる。したがって、異物をさらに効率よく検知できる。
【００４９】
半導体集積回路の信号配線のうち、増幅回路の非反転側信号配線および反転側信号配線は常に等電位であるので、従来の構成では両配線間に電位差を設けることができない。そのため、両配線間に異物があり、異物と信号配線との間の絶縁膜等が存在しても、ストレス試験で、絶縁膜等を破壊することができない虞がある。絶縁膜等を破壊することができない場合、リーク電流が発生しないため、テスト工程において高い精度で異物を検出することはできない。
【００５０】
一方、上記の構成では、互いに隣接する少なくとも２本のダミー配線が非反転側信号配線と反転側信号配線との間に設けられる。したがって、ダミー配線間に電圧を印加することにより、異物によるダミー配線間のリーク電流が生じるようになる。これにより、非反転側信号配線と反転側信号配線との間の異物も検出できるようになるので、異物の検出精度をさらに向上させることができる。
【００５１】
本発明に係る半導体集積回路の検査方法では、上記電位差は、上記半導体集積回路の最大定格電圧よりも高いことが好ましい。
【００５２】
従来のストレス試験では、信号配線にストレス電圧を印加していたため、回路の最大定格電圧より高いストレス電圧を印加することができない。そのため、異物を信号配線との間の絶縁膜等を確実に破壊することができなかった。一方、上記の構成では、互いに隣接する２本のダミー配線間の電位差は、上記半導体集積回路の最大定格電圧より高いので、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等をより確実に破壊することができる。また、リーク電流値も大きくなるので、第２工程において、リーク電流の測定がさらに容易になる。したがって、異物の検出精度をさらに向上させることができ、また、電圧の印加も短時間で済むので、試験時間をさらに短くすることができる。
【発明の効果】
【００５３】
本発明に係る半導体集積回路は、以上のように、信号配線と電気的に独立している複数のダミー配線を備え、上記ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置される。また、本発明に係る半導体集積回路の検査方法は、半導体集積回路内の信号配線と電気的に独立した複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加する第１工程と、上記電圧の印加時に、上記隣接するダミー配線間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含む。したがって、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路、および半導体集積回路の検査方法を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５４】
〔実施の形態１〕
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。
【００５５】
図１は、本実施形態に係る差動部１のレイアウトパターンを示す平面図である。差動部１は、図２１に示す差動部９０４に、さらに複数のダミー配線ＬＤ１・ＬＤ２を設けた構成であり、図１９に示すオペアンプ回路ＯＰに設けられる。ダミー配線ＬＤ１・ＬＤ２は、メタルの配線のみにて構成され、オペアンプ回路ＯＰに設けられる他の信号配線とは電気的に独立している。そのため、差動部１の電気的な接続を示す回路図は、図２０に示す差動部９０４の回路図と同一である。
【００５６】
ダミー配線ＬＤ１・ＬＤ２は、例えば、信号配線の近辺に設けられ、図１では、差動部１を覆うように、信号配線Ｌ１〜Ｌ４が設けられる層の上層に柵状に設けられている。また、図１では、ダミー配線ＬＤ１とダミー配線ＬＤ２とは、それぞれ８本図示されており、さらに、ダミー配線ＬＤ１とダミー配線ＬＤ２とが隣接するように、互い違いに配置されている。
【００５７】
電圧印加工程（第１工程）では、互いに隣接する２本のダミー配線が電位差を有するように、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧が印加される。ダミー配線ＬＤ１・ＬＤ２は、他の信号配線とは電気的に独立しているので、ダミー配線ＬＤには増幅回路が設けられるＬＳＩ（半導体集積回路）の最大定格電圧より高い電圧を印加することができる。例えば、本実施形態では、ＬＳＩの最大定格電圧が１５Ｖの場合、印加する電圧を２０Ｖに設定する。
【００５８】
テスト工程（第２工程）では、電圧の印加時に、互いに隣接するダミー配線間のリーク電流を測定し、ＬＳＩの良否を判定する。互いに隣接するダミー配線間に異物が存在しない場合、リーク電流は零になる。しかしながら、ダミー配線間に異物が混入していた場合、異物の抵抗によりリーク電流が発生する。このリーク電流を検出することにより、少なくともＬＳＩ内部に異物が存在すると判定できる。
【００５９】
なお、ダミー配線に付着した異物とダミー配線との間に絶縁膜等が存在している場合であっても、電圧を印加することにより、当該絶縁膜等を破壊することができる。絶縁膜等が破壊されると、ダミー配線間が完全にショートするようになるため、リーク電流が発生する。そのため、電圧印加工程を経ることにより、テスト工程において、より高い精度で異物が存在すると判定できる。本実施形態では、例えば、１μＡ以上のリーク電流が発生した場合を不良とする。なお、ＬＳＩの回路構成、信頼性の要求度合い等により、ＬＳＩを不良とするリーク電流の下限値は異なる。
【００６０】
通常、ＬＳＩ内部への異物の混入は、製造工程におけるダスト発生が原因となって発生するため、異物はＬＳＩ内部に分散して混入している。したがって、ＬＳＩ内部のいずれかに異物が検知された場合、信号配線にも異物が混入している虞があるため、ＬＳＩを不良と判定することが妥当である。本実施形態に係る構成では、高い精度でＬＳＩ内部に異物が存在するか否かを判定できるので、ＬＳＩの良否を精度よく判定することができる。
【００６１】
なお、本実施形態では、ＬＳＩの最大定格電圧より高い電圧を印加することができるため、従来のストレス試験に比べ、ダミー配線に付着した異物とダミー配線との間に存在する絶縁膜等を、より確実に破壊することができる。また、印加する電圧を高くすることにより、電圧の印加時間を短くすることができ、ＬＳＩの生産効率を向上させることができる。さらに、テスト工程でのリーク電流値も大きくなるので、リーク電流の検出が容易になる。
【００６２】
なお、印加する電圧を高くしすぎると、配線間の絶縁層が破壊される虞があるので、印加する電圧の上限値は、ＬＳＩの構造、材料等の製造プロセスにより、配線間の絶縁層が破壊されない値に設定される。
【００６３】
続いて、互いに隣接するダミー配線間に電圧を与えるための構成について説明する。
【００６４】
図２は、ダミー配線ＬＤ１・ＬＤ２と、後述する液晶表示装置のソースドライバの出力回路１４８との配置関係を示す概略図である。出力回路１４８は、図１に示す差動部１を備える増幅回路を含み、ソースドライバ内に複数配置される。ダミー配線ＬＤ１およびダミー配線ＬＤ２は、ともに各出力回路１４８に分岐するように配置されており、ダミー配線ＬＤ１はダミー配線用パッドＰＡに接続され、ダミー配線ＬＤ２はダミー配線用パッドＰＢに接続されている。
【００６５】
図３は、図２の破線内の部分の詳細を示しており、ダミー配線ＬＤ１とダミー配線ＬＤ２とで形成されるダスト検知パターンを示す拡大図である。各ダミー配線ＬＤ１・ＬＤ２の分岐部分は、くし型形状のパターンを形成しており、一方のくし型形状パターンの間隙部分に他方のくし型形状パターンの枝部分を差し込んで、互いの分岐部分を嵌め込むように、ダスト検知パターンが形成されている。これにより、ダミー配線ＬＤ１とダミー配線ＬＤ２とが、互い違いに配置され、互いに隣接する２本のダミー配線が略平行になるように、ダスト検知パターンは柵状の配線パターンとなる。なお、ダミー配線のパターンは、くし型に限定されず、螺旋状等であってもよい。
【００６６】
図２に示すダミー配線用パッドＰＡとダミー配線用パッドＰＢとの間には、図４に示すように、電源Ｅによって電圧が与えられる。電源Ｅは、液晶表示装置の他の駆動電源とは別系統の電源である。なお、ダミー配線用パッドは、液晶表示装置内に３個以上設けたほうがダミー配線ＬＤのインピーダンスを低減できる。
【００６７】
なお、通常の集積回路には、高電圧のサージ電圧から回路を保護するためのダイオードなどの保護素子が設けられている。通常保護素子は電源端子とＧＮＤ端子に対してサージ電圧による電流を流す回路を設ける。このため入力端子に電源電圧以上の電圧を与えると、保護素子により電源方向に電流が流れ、電圧を上げることができない。電源端子に与える電圧を上げれば、入力端子に与える電圧も上げられるが、電源端子は、集積回路内部の素子につながるため最大定格を超えることはできない。このため、保護素子を設けた端子は最大定格電圧を越えた電圧を与えることはできない。一方、ダミー配線用パッドＰＡおよびダミー配線用パッドＰＢには、ダミー配線ＬＤ１とダミー配線ＬＤ２との間にＬＳＩの電源電圧を超える電圧が印加できるように、保護素子は設けられていない。
【００６８】
なお、保護素子を設けた場合、図５のように、印加する電圧が電源電圧ＶＤＤを超えると、ダミー配線用パッドＰＡから駆動電源への電流が発生し、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電源電圧ＶＤＤを超える電圧を印加することができなくなる。
【００６９】
続いて、ダミー配線の配置パターンの変形例について説明する。
【００７０】
図６は、本実施形態に係る差動部１１のレイアウトパターンを示す平面図である。差動部１１のレイアウトパターンは、図１に示す差動部１において、ダミー配線ＬＤ１・ＬＤ２を上層に設ける代わりに、ダミー配線ＬＤ１・ＬＤ２を１本ずつ非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に設けたものである。
【００７１】
図１に示す差動部１では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とが互いに並走する部分において、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは常に等電位となる。したがって、従来のストレス試験では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が付着していた場合、配線間にストレス電圧を印加することができない。
【００７２】
そこで、図６に示す差動部１１では、電圧印加工程において、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧を印加する。これにより、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が付着していた場合でも、テスト工程において、リーク電流が発生する。差動部１１では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間にのみダミー配線ＬＤを設けているので、差動部１１の近辺の異物は検出できないが、従来の構成では検出できなかった非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間の異物を高い精度で検出できる。なお、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に、ダミー配線を３本以上配置してもよい。
【００７３】
図７は、本実施形態に係る差動部２１のレイアウトパターンを示す平面図である。差動部２１のレイアウトパターンは、図６に示す差動部１１において、さらに上層にもダミー配線ＬＤ１・ＬＤ２を設けたものである。非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に配置された下層側のダミー配線ＬＤ１およびダミー配線ＬＤ２は、それぞれ上層側のダミー配線ＬＤ１およびダミー配線ＬＤ２と、スルーホールを介して接続されている。
【００７４】
当該構成では、電圧印加工程において、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧を印加し、テスト工程において、リーク電流を測定することにより、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間の異物を検出できるだけでなく、差動部２１の近辺の異物も高い精度で検出できる。
【００７５】
電圧を印加する電源について、図７に示す構成では、下層側のダミー配線ＬＤ１および下層側のダミー配線ＬＤ２が、図２に示すダミー配線用パッドＰＡおよびダミー配線用パッドＰＢにそれぞれ接続されている。なお、下層側のダミー配線ＬＤ１・ＬＤ２間に電圧を印加する電源と、上層側のダミー配線ＬＤ１・ＬＤ２間に電圧を印加する電源とは異なっていてもよく、この場合は、下層側のダミー配線と上層側のダミー配線とを接続するスルーホールは不要となる。
【００７６】
また、図１、図６および図７では、増幅回路の差動部の上層にダミー配線を設ける構成について説明したが、これに限るものではない。ダミー配線を設ける位置はそれほど厳密に定める必要はなく、回路内の空きスペースに合わせてダミー配線の配線パターンの形状を変化させてもよい。したがって、差動部と同一の層にダミー配線を設けてもよい。また、ダミー配線を増幅回路の差動部以外における他の信号配線の近辺に設けてもよい。
【００７７】
〔実施の形態２〕
本発明の他の実施形態について図８ないし図１６に基づいて説明すると以下の通りである。本実施形態では、実施の形態１に係る出力回路１４８を備えたＴＦＴ（薄膜トランジスタ）方式の液晶表示装置の構成を説明する。
【００７８】
図８は、本実施の形態に係る液晶表示装置１００の要部構成を示すブロック図である。液晶表示装置１００は、アクティブマトリックス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置であり、ＴＦＴ方式の液晶パネル１１０、対向電極１２０、ソースドライバ部１３０、ゲートドライバ部１５０、コントローラ１７０および液晶駆動電源１８０を有している。
【００７９】
対向電極１２０は、相互に連結された１つの共通電極であり、液晶パネル１１０内に設けられる。
【００８０】
ソースドライバ部１３０は、複数のソースドライバ１４０を備えており、ゲートドライバ部１５０は、複数のゲートドライバ１６０を備えている。コントローラ１７０は、外部から入力された表示データに基づいて、ソースドライバ部１３０にデジタル信号である表示データＤおよび制御信号Ｓ１を入力する。また、コントローラ１７０は、ゲートドライバ部１５０に、制御信号Ｓ２を入力する。液晶駆動電源１８０は、外部基準電圧ＶＲを発生する回路であり、ソースドライバ１４０に設けられる階調表示基準電圧生成回路１４７（後述）に外部基準電圧ＶＲを印加する。
【００８１】
ソースドライバ部１３０は、コントローラ１７０から入力された表示データＤを時分割して複数のソースドライバ１４０にラッチする。各ソースドライバ１４０は、時分割された表示データＤをＤ／Ａ（デジタル／アナログ）変換することにより、表示対象画素の明るさに応じた階調表示用のアナログ電圧（以下、「階調表示電圧」）を液晶パネル１１０に出力する。
【００８２】
図９は、液晶パネル１１０の構成を示す回路図である。液晶パネル１１０には、ソース信号ライン１１１、ゲート信号ライン１１２、対向電極（共通電極）１２０および液晶表示素子１１３が設けられている。
【００８３】
ソース信号ライン１１１は、所定の間隔を空けて互いに平行に複数本設けられている。一方、ゲート信号ライン１１２は、ソース信号ライン１１１と直交する方向に、所定の間隔を空けて互いに平行に複数本設けられている。
【００８４】
液晶表示素子１１３は、ソース信号ライン１１１とゲート信号ライン１１２との各交差点に設けられており、画素容量１１４、画素電極１１５およびＴＦＴ１１６を有している。画素容量１１４の一端は、画素電極１１５に結合されており、画素容量１１４の他端は、対向電極１２０に結合されている。ＴＦＴ１１６は、画素電極１１５への電圧印加をオンオフ制御する。ＴＦＴ１１６のソースはソース信号ライン１１１に接続され、ＴＦＴ１１６のゲートはゲート信号ライン１１２に接続され、ＴＦＴ１１６のドレインは画素電極１１５に結合されている。
【００８５】
ソース信号ライン１１１には、図８に示すソースドライバ部１３０から、階調表示電圧が出力される。一方、ゲート信号ライン１１２には、図８に示すゲートドライバ部１５０から、列方向に並んだＴＦＴ１１６を順次オンするための走査信号が与えられる。
【００８６】
ＴＦＴ１１６がオン状態の場合、画素電極１１５にソース信号ライン１１１からの階調表示電圧が印加され、画素容量１１４に電荷が蓄積される。これにより、液晶の光透過率が階調表示電圧に応じて変化して、画素表示が行われる。
【００８７】
図１０（ａ）は、ソースドライバ部１３０からの階調表示電圧が高い時の液晶駆動波形を示す波形図であり、図１０（ｂ）は、ソースドライバ部１３０からの階調表示電圧が低い時の液晶駆動波形を示す波形図である。図１０（ａ）および（ｂ）において、ソースドライバ駆動電圧１３１は、ソースドライバ部１３０による階調表示電圧を表す波形である。ゲートドライバ駆動電圧１５１は、ゲートドライバ部１５０による駆動電圧を表す波形である。対向電極電位１２１は、対向電極１２０の電位波形を表している。画素電極電圧１３２は、画素電極１１５における電圧波形を表している。ここで、液晶材料に印加される電圧は、画素電極１１５と対向電極１２０との間の電位差によって表され、図１０（ａ）および（ｂ）においては、斜線で示されている。
【００８８】
例えば、図１０（ａ）では、ゲートドライバ駆動電圧１５１のレベルが「ハイレベル」の期間だけＴＦＴ１１６がオンし、ソースドライバ駆動電圧１３１と対向電極電位１２１との間の差を表す電圧が、画素電極１１５に印加される。その後、ゲートドライバ駆動電圧１５１のレベルは「ローレベル」になると、ＴＦＴ１１６はオフ状態となる。その場合、画素容量１１４によって、ＴＦＴ１１６がオン状態における上述の電圧が維持される。
【００８９】
図１０（ｂ）の場合も同様である。ただし、図１０（ｂ）の場合は、図１０（ａ）の場合と比べてソースドライバ駆動電圧１３１が低いため、液晶材料に印加される電圧も低くなっている。
【００９０】
このように、液晶材料に印加する電圧をアナログ電圧として変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数によって決定される。
【００９１】
続いて、図１１に基づいて、図８に示すソースドライバ１４０の構成について説明する。
【００９２】
図１１は、ソースドライバ１４０の概略構成を示すブロック図である。ソースドライバ１４０は、シフトレジスタ１４１、入力ラッチ回路１４２、サンプリングメモリ１４３、ホールドメモリ１４４、レベルシフタ回路１４５、Ｄ／Ａ変換回路（デジタル・アナログ変換回路）１４６、出力回路１４８および階調表示基準電圧生成回路１４７を備えている。
【００９３】
シフトレジスタ１４１には、図８に示すコントローラ１７０から制御信号Ｓ１が入力される。制御信号Ｓ１は、スタートパルスＳＰおよびクロックＣＫを含んでおり、シフトレジスタ１４１は、スタートパルスＳＰおよびクロックＣＫに基づいてシフト動作を実行する。なお、端子Ｓはカスケード出力端子である。
【００９４】
入力ラッチ回路１４２には、コントローラ１７０から表示データＤが入力される。表示データＤは、Ｒ（赤）、Ｇ（緑）およびＢ（青）のデータ（ＤＲ、ＤＧおよびＤＢ）から構成され、入力ラッチ回路１４２は、それらのデータをラッチする。
【００９５】
サンプリングメモリ１４３は、ソースドライバ１４０に６４個設けられる。各サンプリングメモリ１４３は、入力ラッチ回路１４２によってラッチされた表示データを、シフトレジスタ１４１のシフト動作に応じて、時分割によって記憶する。各サンプリングメモリ１４３に記憶された表示データＤは、コントローラ１７０からの水平同期信号に同期して生成される信号（図示せず）に基づいてホールドメモリ１４４に一括転送される。
【００９６】
各ホールドメモリ１４４に転送された表示データＤは、レベルシフタ回路１４５を介してＤ／Ａ変換回路（デジタル・アナログ変換回路）１４６に出力される。また、階調表示基準電圧生成回路１４７は、図８に示す液晶駆動電源１８０から供給される外部基準電圧ＶＲに基づいて、６４階調の階調表示基準電圧を生成し、各レベルの階調表示基準電圧をＤ／Ａ変換回路１４６に出力する。
【００９７】
各Ｄ／Ａ変換回路１４６は、レベルシフタ回路１４５から転送された表示データＤに基づいて、上記の６４階調の階調表示基準電圧のうちの１つを選択することにより、表示データＤをアナログ電圧信号に変換する。
【００９８】
図１２は、Ｄ／Ａ変換回路１４６の構成を示す回路図である。Ｄ／Ａ変換回路１４６には、階調表示基準電圧（Ｖ０〜Ｖ６３）を供給する６４本の基準電圧配線、信号Ｄ０〜Ｄ５・Ｄ０Ｂ〜Ｄ５Ｂがそれぞれ入力される配線およびアナログスイッチ１４６１が設けられている。上記基準電圧配線は、階調表示基準電圧Ｖ０・Ｖ１・Ｖ２…Ｖ６２・Ｖ６３の順番に配置されている。信号Ｄ０Ｂ・Ｄ１Ｂ・Ｄ２Ｂ・Ｄ３Ｂ・Ｄ４Ｂ・Ｄ５Ｂは、それぞれ信号Ｄ０・Ｄ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５の反転信号である。
【００９９】
図１３（ａ）は、アナログスイッチ１４６１を示す回路図である。アナログスイッチ１４６１は、ゲートＧとソースＡとドレインＢとを有している。
【０１００】
図１３（ｂ）はアナログスイッチ１４６１の動作を示しており、ゲートＧの信号が“Ｈ（ハイレベル）”の場合、アナログスイッチ１４６１はオンして、ソースＡとドレインＢとが導通する。また、ゲートＧの信号が“Ｌ(ローレベル)”の場合、アナログスイッチ１４６１はハイインピーダンス（Ｚ）になる。
【０１０１】
図１４は、図１２に示すＤ／Ａ変換回路１４６の動作を示す真理値表である。Ｄ／Ａ変換回路１４６は、この真理値表に従って、階調表示基準電圧Ｖ０〜Ｖ６３のうちの１つをアナログ電圧信号として出力端子ＯＵＴへ出力する。
【０１０２】
階調表示基準電圧生成回路１４７の構成は、図１７に示す階調表示基準電圧生成回路９０１や図１８に示す階調表示基準電圧生成回路９０２と同様の構成であってもよい。また、階調表示基準電圧生成回路９０１や階調表示基準電圧生成回路９０２において、複数のダミー配線を設け、互いに隣接したダミー配線間に電圧が印加される構成としてもよい。これにより、隣接するダミー配線間には階調表示基準電圧生成回路の最大定格電圧を超える電圧を印加することができるため、回路内に混入した異物の検出精度をさらに向上させることができる。
【０１０３】
階調表示基準電圧生成回路１４７では、各抵抗素子Ｒ０〜Ｒ７にγ補正と呼ばれる抵抗比を持たせており、上記階調表示基準電圧に変換するための液晶駆動出力電圧に、γ補正の抵抗比による折れ線特性を持たせるようにしている。
【０１０４】
図１５は、階調表示基準電圧生成回路１４７における液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。横軸は階調表示データ（デジタル入力）を表し、縦軸は液晶駆動出力電圧（アナログ電圧）を表している。このように、γ補正の抵抗比による折れ線特性が現れており、この折れ線特性に基づいて液晶材料の光学特性を補正する。これにより、液晶材料の光学特性に合わせたより自然な階調表示を行うことができる。
【０１０５】
出力回路１４８は、Ｄ／Ａ変換回路１４６から出力されるアナログ電圧信号をインピーダンス変換して、液晶駆動電圧出力端子１４９に出力する。各液晶駆動電圧出力端子１４９は、図９に示すソース信号ライン１１１に接続されており、インピーダンス変換された階調電圧が、階調表示電圧としてソース信号ライン１１１に供給される。このようにして、表示データＤＲ・ＤＧ・ＤＢは、液晶の表示を行う階調表示電圧に変換される。
【０１０６】
また、出力回路１４８は、実施の形態１に係る差動部１、差動部１１又は差動部２１を有するオペアンプ回路ＯＰを有している。上述のように、オペアンプ回路ＯＰ内の信号配線の近辺には、ダミー配線ＬＤ１・ＬＤ２が設けられている。
【０１０７】
図１６は、ソースドライバ１４０にダミー配線ＬＤ１・ＬＤ２が設けられた構成を示している。ダミー配線ＬＤ１およびダミー配線ＬＤ２は、ともに各出力回路１４８に分岐するように配置されており、ダミー配線ＬＤ１はダミー配線用パッドＰＡに接続され、ダミー配線ＬＤ２はダミー配線用パッドＰＢに接続されている。したがって、出力回路１４８内に異物が混入している場合、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧を印加する電圧印加工程を行なうことにより、テスト工程において異物を精度よく検出できる。
【０１０８】
各実施形態では、主にダミー配線を出力回路１４８のオペアンプ回路内に設ける構成について説明したが、これに限るものではない。ダミー配線は、液晶表示装置１００の他の回路内に設けることが可能である。また、ダミー配線を、あらゆる半導体集積回路内に設けることにより、半導体集積回路内の異物の検出精度を向上させることができ、特にアナログ回路を含む半導体集積回路内に設けることが好ましい。
【０１０９】
また、定電流インバータにおいても、回路内の信号配線にストレス電圧を印加することによっては、配線間に電位差を設けることができない箇所が存在する。その場合でも、当該配線間にダミー配線を設けて、ダミー配線間に電圧を印加する電圧印加工程を行なうことにより、テスト工程において回路内の異物を精度よく検出できる。
【０１１０】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１１】
本発明に係る半導体集積回路の検査方法は、半導体集積回路内の異物混入の有無を検査する用途に好適に適用できる。
【図面の簡単な説明】
【０１１２】
【図１】本実施形態に係る差動部のレイアウトパターンを示す平面図である。
【図２】本実施形態に係るダミー配線と、液晶表示装置のソースドライバの出力回路との配置関係を示す概略図である。
【図３】上記ダミー配線によって形成されるダスト検知パターンを示す概略図である。
【図４】上記ダミー配線間に電圧を印加する構成を示す概略図である。
【図５】ダミー配線用パッドに保護素子を設けた構成を示す参考図である。
【図６】本実施形態に係る他の差動部のレイアウトパターンを示す平面図である。
【図７】本実施形態に係るさらに他の差動部のレイアウトパターンを示す平面図である。
【図８】本実施の形態に係る液晶表示装置の要部構成を示すブロック図である。
【図９】上記液晶表示装置に設けられる液晶パネルの構成を示す回路図である。
【図１０】（ａ）は、上記液晶表示装置に設けられるソースドライバ部からの階調表示電圧が高い時の液晶駆動波形を示す波形図であり、（ｂ）は、当該階調表示電圧が低い時の液晶駆動波形を示す波形図である。
【図１１】上記ソースドライバ部に設けられるソースドライバの概略構成を示すブロック図である。
【図１２】上記ソースドライバに設けられるＤ／Ａ変換回路の構成を示す回路図である。
【図１３】（ａ）は、上記Ｄ／Ａ変換回路内のアナログスイッチの構成を示す回路図であり、（ｂ）は、当該アナログスイッチの動作を示す表である。
【図１４】上記Ｄ／Ａ変換回路の動作を示す真理値表である。
【図１５】上記ソースドライバに設けられる階調表示基準電圧生成回路における、液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。
【図１６】上記ソースドライバにダミー配線ＬＤ１・ＬＤ２が設けられた構成を示す図である。
【図１７】従来技術を示すものであり、階調表示基準電圧生成回路の回路構成を示す図である。
【図１８】他の従来技術を示すものであり、階調表示基準電圧生成回路の回路構成を示す図である。
【図１９】上記ソースドライバに設けられる出力回路の構成を示す回路図である。
【図２０】上記出力回路に設けられるオペアンプ回路の差動部の詳細を示す回路図である。
【図２１】上記差動部のレイアウトパターンを示す平面図である。
【符号の説明】
【０１１３】
１００ 液晶表示装置（液晶表示装置）
１４８ 出力回路（半導体集積回路・液晶駆動回路）
ＯＰ オペアンプ回路（増幅回路）
ＩＮ＋ 非反転入力端子
ＩＮ− 反転入力端子
ＬＤ１・ＬＤ２ ダミー配線
Ｌ１ 非反転側信号配線
Ｌ２ 反転側信号配線
Ｌ３・Ｌ４ 信号配線
【技術分野】
【０００１】
本発明は、半導体集積回路内の異物混入の有無を検査するための試験に関するものである。
【背景技術】
【０００２】
近年、自家用車等の車内に液晶表示装置が搭載されることが多くなってきている。液晶表示装置は、ナビゲーション等を行う表示だけでなく、自動車のスピード等を表示する部分にも使用されるようになってきている。このため、液晶表示装置に使用する駆動用ドライバＬＳＩは、自動車で使用される他の部品と同様の高い信頼性を要求されている。
【０００３】
そこで、ＬＳＩの高信頼性を満たすため、製造工程でＬＳＩに異物が付着しないように管理すると共に、製造工程で異物が付着したＬＳＩをテスト工程で検出することにより、異物が付着したＬＳＩの出荷を防止している。
【０００４】
異物が配線間に付着している場合、配線間がショートするので、リーク電流が発生する。このため、テスト工程では、配線間のリーク電流を測定することにより、異物が付着したＬＳＩを検出する。
【０００５】
ここで、駆動用ドライバＬＳＩの配線間に付着した異物が完全に配線間をショートしている場合は、電気的な測定で異物を検知できる。しかしながら、異物と配線との間に薄い絶縁膜等があり、配線間が完全にショートしていない場合は、電気的な測定では異物を検知できない。
【０００６】
そこで、上記のテスト工程では、ＬＳＩ内部で配線同士の電位差ができるだけ高くなるようにストレスを印加して、異物と配線との間にある絶縁膜等を破壊するストレス試験を取り入れている。これにより、電気的測定で異物を検知することができるようになり、異物が付着したＬＳＩをテスト工程で除去できる。
【０００７】
例えば、液晶駆動用ドライバに設けられる階調表示基準電圧生成回路におけるストレス試験について、以下に説明する。階調表示基準電圧生成回路は、アクティブマトリックス方式の液晶表示装置において、抵抗分割により中間電圧を生成して液晶素子を駆動する回路である。
【０００８】
図１７は、階調表示基準電圧生成回路９０１の構成を示している。階調表示基準電圧発生回路９０１は、基準電圧（中間調電圧）がそれぞれ入力される９個の端子ＶＩ０・ＶＩ８・ＶＩ１６・ＶＩ２４・ＶＩ３２・ＶＩ４０・ＶＩ４８・ＶＩ５６・ＶＩ６３、およびγ補正のための抵抗比を持たせた８個の抵抗素子Ｒ０〜Ｒ７を備えている。抵抗素子Ｒ０を７等分した箇所、および各抵抗素子Ｒ１〜Ｒ７を８等分した箇所には、それぞれ階調配線が接続され、６４階調の階調表示基準電圧Ｖ０〜Ｖ６３がそれぞれ出力される。なお、階調表示基準電圧のレベル数が、表示可能な階調数となる。
【０００９】
ここで図１７のような階調表示基準電圧生成回路では、端子ＶＩ０と端子ＶＩ８との間にストレス電圧を印加し、同様に、端子ＶＩ８〜端子ＶＩ６３の各端子間にも、順次ストレス電圧を印加する。各端子間の階調配線間に異物が混入している場合、階調配線間の電圧により異物と配線との間にある絶縁膜等が破壊されると、その後のテスト工程においてリーク電流の有無を測定することにより、異物を検知することができる。
【００１０】
また、特許文献１では、表示器用階調配線の配線を工夫することにより、各階調配線にさらに高いストレス電圧を印加できる構成が開示されている。
【００１１】
図１８は、特許文献１に係る階調表示基準電圧生成回路９０２の構成を示す回路図である。階調表示基準電圧生成回路９０２では、前半部分の階調配線Ｗ１〜Ｗ１７ａと、後半部分の階調配線Ｗ１７ｂ〜Ｗ３３とが互い違いに配置され、入力端子Ｖ１〜Ｖ４には０Ｖを印加し、入力端子Ｖ５〜Ｖ９には、例えば１２Ｖのストレス電圧を印加する。これにより、前半部分の階調配線Ｗ１・Ｗ５・Ｗ９・Ｗ１３・Ｗ１７ａのそれぞれの間は抵抗素子Ｒ１により分圧され、後半部分の階調配線Ｗ１７ｂ・Ｗ２１・Ｗ２５・Ｗ２９・Ｗ３３のそれぞれの間は抵抗素子Ｒ２により分圧されるにもかかわらず、階調配線Ｗ１〜Ｗ１７ａの電位は全て０Ｖとなる一方、階調配線Ｗ１７ｂ〜Ｗ３３の電位は全て１２Ｖとなる。すなわち、各階調配線間の電位差は、いずれも１２Ｖとなる。
【００１２】
なお、図１７に示す階調表示基準電圧生成回路９０１では、各階調配線間の電位差は、各端子に印加されるストレス電圧を分圧した電位差となる。これに対し、階調表示基準電圧生成回路９０２では、各階調配線間の電位差は印加されるストレス電圧と等しいので、さらに高い確率で絶縁膜等を破壊することができる。これにより、階調表示基準電圧生成回路９０１の構成に比べ、その後のテスト工程において、階調配線間に混入した異物の検出精度をさらに向上させることができる。
【特許文献１】特開２００１−２９０１２８号公報（２００１年１０月１９日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来の構成では、半導体集積回路の最大定格電圧より高いストレス電圧をかけることができないという問題を生じる。
【００１４】
具体的には、従来の構成では、ストレス電圧は半導体素子がつながる信号配線や階調配線に印加されるため、半導体集積回路の最大定格電圧より高いストレス電圧を印加すると、回路内部の素子が破壊される虞がある。このため、信号配線や階調配線に印加されるストレス電圧は、最大定格電圧以下に抑える必要がある。
【００１５】
しかしながら、ストレス電圧を最大定格電圧と等しくした場合、ユーザの使用時に絶縁膜等の状態が変化し、初期故障の原因となる、絶縁膜等をより確実に破壊するためには、ストレス電圧の印加時間を長くする必要がある。このため、ストレス試験の試験時間が長くなり、ウエハテスト生産効率が低下してしまう。
【００１６】
さらに、従来の構成では、信号配線にストレス電圧を印加することによっては電位差を設けられない配線がある場合、当該配線間にある異物を検出できないという問題を生じる。例えば、液晶駆動用ドライバの出力回路のオペアンプ回路における非反転側信号配線と反転側信号配線との間はほとんど等電位であるため、配線にストレス電圧を印加することによっては、両配線間に電位差を設けることができない。そのため、上記両配線間に異物が混入していた場合に、従来のストレス試験では異物を検出できない虞がある。
【００１７】
図１９は、出力回路９０３の構成を示す回路図である。一般に、出力回路９０３は、オペアンプの出力を反転入力にフィードバックを行うボルテージフォロワの回路により構成されており、電源電圧範囲いっぱいの出力振幅が得られる広いダイナミックレンジを必要とするため、レイル・ツー・レイル型のオペアンプ回路ＯＰが使用される。
【００１８】
オペアンプ回路ＯＰの非反転入力端子ＩＮ＋には、後述するＤ／Ａ変換回路から出力される電圧ＶＩＮが入力され、出力端子ＯＵＴを反転入力端子ＩＮ−に帰還させることにより、オペアンプ回路ＯＰはボルテージフォロワの回路として動作する。ここで、出力端子ＯＵＴの電圧ＶＯＵＴは、非反転入力端子ＩＮ＋に入力される電圧ＶＩＮと等しくなるため、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とは等電位となる。
【００１９】
図２０は、オペアンプ回路ＯＰの差動部９０４の詳細を示す回路図である。オペアンプ回路ＯＰの差動部には、ＰＭＯＳトランジスタであるトランジスタＱ１・Ｑ２から構成される第１差動対、およびＮＭＯＳトランジスタであるトランジスタＱ３・Ｑ４から構成される第２差動対が設けられている。トランジスタＱ１・Ｑ３のゲートは、非反転側信号配線Ｌ１によって互いに接続され、オペアンプ回路ＯＰの非反転入力端子ＩＮ＋を構成する。トランジスタＱ１・Ｑ２のゲートは、反転側信号配線Ｌ２によって互いに接続され、オペアンプ回路ＯＰの反転入力端子ＩＮ−を構成する。
【００２０】
なお、トランジスタＱ１・Ｑ３のドレインは、信号配線Ｌ３によって互いに接続され、トランジスタＱ２・Ｑ４のドレインは、信号配線Ｌ４によって互いに接続される。
【００２１】
差動対を構成するトランジスタは、トランジスタ特性を限りなく等しくする必要があり、設計上のトランジスタサイズだけでなく、製造条件も同じにする必要がある。このため、差動対を構成するトランジスタはチップ上の同じ位置に配置され、差動対を構成するトランジスタの信号配線も、トランジスタ付近では近接して配置される。
【００２２】
図２１は、差動部９０４のレイアウトパターンを示す平面図である。トランジスタＱ１・Ｑ３およびトランジスタＱ２・Ｑ４は、各々のトランジスタのゲート幅を２等分し、それぞれ対角線上に配置される。このように配置することにより、製造時のアライメントづれ等によりトランジスタサイズが微変動した場合、差動対のトランジスタ双方が同じように影響を受けるため、トランジスタサイズが異なることを防ぐことができる。
【００２３】
なお、斜線の入った信号配線は、下層の信号配線であり、半透明に描かれた信号配線は、上層の信号配線である。トランジスタＱ１〜Ｑ４において、ゲート・ドレイン・ソースの各電極は、コンタクトを介して下層の信号配線と接続されている。下層の信号配線と上層の信号配線とは、スルーホールによって互いに接続されている。
【００２４】
上記のように、ゲートが互いに接続されるトランジスタＱ１・Ｑ３およびトランジスタＱ２・Ｑ４は、互いに対角線上に配置されるため、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは、各トランジスタのゲート上を互いに並走するように配置されることとなる。ここで、非反転入力端子ＩＮ＋に入力される電圧ＶＩＮは、反転入力端子ＩＮ−に入力される電圧ＶＯＵＴに等しいため、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは常に等電位となる。このため、上記のストレス試験では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間にストレス電圧を印加することができない。
【００２５】
したがって、並走する非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が混入し、異物と信号配線との間に絶縁膜等がある場合、ストレス試験で絶縁膜等を破壊することができず、その後のテスト工程で、異物が混入したＬＳＩを検出できないという問題が生じる。２値で判断するデジタル回路では、異物により微小リークが発生しても動作に影響は少ないが、アナログ回路では致命的な不良となる場合がある。
【００２６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路、および半導体集積回路の検査方法を実現することにある。
【課題を解決するための手段】
【００２７】
本発明に係る半導体集積回路は、上記課題を解決するために、信号配線と電気的に独立している複数のダミー配線を備え、上記ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置されることを特徴としている。
【００２８】
通常、半導体集積回路内への異物の混入は、製造工程におけるダスト発生が原因となって発生するため、異物は半導体集積回路内に分散して混入している。したがって、半導体集積回路内のいずれかに異物が検知された場合、信号配線にも異物が混入している虞があるため、半導体集積回路を不良と判定することが妥当である。
【００２９】
上記の構成によれば、ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置されているので、ダミー配線間に異物が混入していた場合、異物の抵抗によりダミー配線間でリーク電流が発生する。また、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等を破壊することができるため、ダミー配線間でリーク電流が発生する。したがって、テスト工程において、リーク電流を測定することにより、半導体集積回路内に異物が混入しているか否かを高い精度で判定できる。また、ダミー配線が信号配線付近に設けられている場合、信号配線への異物混入をさらに高い精度で判定できる。
【００３０】
さらに、各ダミー配線は、半導体集積回路内の信号配線と電気的に独立しているので、ダミー配線に高電圧を印加しても、半導体集積回路内の半導体素子等に電圧は印加されない。よって、ダミー配線に高電圧を印加して、ダミー配線間に高い電位差を設けることにより、異物と信号配線との間の絶縁膜等をさらに高い確率で破壊できる。このため、従来のストレス試験では検知できない異物を検知することができ、さらに、電圧印加時間も短時間で済む。したがって、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路を実現できるという効果を奏する。
【００３１】
本発明に係る半導体集積回路は、さらにアナログ回路を含むことが好ましい。
【００３２】
上記のように、異物によって信号配線からリーク電流が発生すると、アナログ回路の場合は、デジタル回路に比べ致命的な不良となる場合がある。そこで、上記の構成によれば、アナログ回路を含む半導体集積回路内にダミー配線が配置されているので、回路内の異物を高い精度で検出することにより、致命的な不良を回避できる。
【００３３】
本発明に係る半導体集積回路では、上記複数のダミー配線は、柵状の配線パターンを形成していることが好ましい。
【００３４】
上記の構成によれば、複数のダミー配線が、柵状の配線パターンを形成しているので、混入した異物に電圧を印加できる領域を広く確保できる。したがって、異物をさらに効率よく検知できる。
【００３５】
本発明に係る半導体集積回路では、さらに増幅回路を含み、当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、互いに隣接する少なくとも２本のダミー配線が、上記非反転側信号配線と上記反転側信号配線との間に設けられることが好ましい。
【００３６】
半導体集積回路の信号配線のうち、増幅回路の非反転側信号配線および反転側信号配線は常に等電位であるので、従来の構成では両配線間に電位差を設けることができない。そのため、両配線間に異物があり、異物と信号配線との間の絶縁膜等が存在しても、ストレス試験で、絶縁膜等を破壊することができない虞がある。絶縁膜等を破壊することができない場合、リーク電流が発生しないため、テスト工程において高い精度で異物を検出することはできない。
【００３７】
一方、上記の構成では、互いに隣接する少なくとも２本のダミー配線が非反転側信号配線と反転側信号配線との間に設けられる。したがって、ダミー配線間に電圧を印加することにより、異物によるダミー配線間のリーク電流が生じるようになる。これにより、非反転側信号配線と反転側信号配線との間の異物も検出できるようになるので、異物の検出精度をさらに向上させることができる。
【００３８】
本発明に係る半導体集積回路では、上記電位差は、上記半導体集積回路の最大定格電圧より高いことが好ましい。
【００３９】
従来のストレス試験では、信号配線にストレス電圧を印加していたため、回路の最大定格電圧より高いストレス電圧を印加することができない。そのため、異物と信号配線との間の絶縁膜等を破壊することができない場合があった。一方、上記の構成では、互いに隣接する２本のダミー配線間の電位差は、上記半導体集積回路の最大定格電圧より高いので、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等をより確実に破壊することができる。また、リーク電流値も大きくなるので、テスト工程においてリーク電流の測定がさらに容易になる。したがって、異物の検出精度をさらに向上させることができ、また、電圧の印加も短時間で済むので、試験時間をさらに短くすることができる。
【００４０】
本発明に係る液晶表示装置では、上記半導体集積回路を液晶駆動回路として備えることが好ましい。
【００４１】
上記の構成によれば、液晶表示装置は、複数のダミー配線が設けられた半導体集積回路を液晶駆動回路として備えている。これにより、テスト工程において異物の混入した液晶駆動回路をより高い精度で検出することが可能となり、故障の少ない液晶表示装置を提供することができる。
【００４２】
本発明に係る半導体集積回路の検査方法は、上記課題を解決するために、半導体集積回路内の信号配線と電気的に独立した複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加する第１工程と、上記電圧の印加時に、上記隣接するダミー配線間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含むことを特徴としている。
【００４３】
上記の構成によれば、第１工程では、複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加することにより、ダミー配線間に異物が混入していた場合、異物の抵抗によりダミー配線間のリーク電流が発生する。また、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等を破壊することができるため、ダミー配線間でリーク電流が発生する。これにより、テスト工程である第２工程において、リーク電流を測定することにより、半導体集積回路の良否を判定する。
【００４４】
ここで、各ダミー配線は、半導体集積回路内の信号配線と電気的に独立しているので、ダミー配線に高電圧を印加しても、半導体集積回路内の半導体素子等に電圧は印加されない。したがって、ダミー配線に高電圧を印加して、ダミー配線間に高い電位差を設けることにより、異物と信号配線との間の絶縁膜等をさらに高い確率で破壊でき、また、電圧の印加時間も短時間で済む。したがって、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路の検査方法を実現できるという効果を奏する。
【００４５】
本発明に係る半導体集積回路の検査方法では、上記半導体集積回路は、さらにアナログ回路を含むことが好ましい。
【００４６】
上記のように、異物によって信号配線からリーク電流が発生すると、アナログ回路の場合は、デジタル回路に比べ致命的な不良となる場合がある。そこで、上記の構成によれば、アナログ回路を含む半導体集積回路内にダミー配線が配置されているので、回路内の異物を高い精度で検出することにより、致命的な不良を回避できる。
【００４７】
本発明に係る半導体集積回路の検査方法では、上記複数のダミー配線は、柵状の配線パターンを形成していることが好ましい。
【００４８】
上記の構成によれば、複数のダミー配線が、柵状の配線パターンを形成しているので、混入した異物に電圧を印加できる領域を広く確保できる。したがって、異物をさらに効率よく検知できる。
【００４９】
半導体集積回路の信号配線のうち、増幅回路の非反転側信号配線および反転側信号配線は常に等電位であるので、従来の構成では両配線間に電位差を設けることができない。そのため、両配線間に異物があり、異物と信号配線との間の絶縁膜等が存在しても、ストレス試験で、絶縁膜等を破壊することができない虞がある。絶縁膜等を破壊することができない場合、リーク電流が発生しないため、テスト工程において高い精度で異物を検出することはできない。
【００５０】
一方、上記の構成では、互いに隣接する少なくとも２本のダミー配線が非反転側信号配線と反転側信号配線との間に設けられる。したがって、ダミー配線間に電圧を印加することにより、異物によるダミー配線間のリーク電流が生じるようになる。これにより、非反転側信号配線と反転側信号配線との間の異物も検出できるようになるので、異物の検出精度をさらに向上させることができる。
【００５１】
本発明に係る半導体集積回路の検査方法では、上記電位差は、上記半導体集積回路の最大定格電圧よりも高いことが好ましい。
【００５２】
従来のストレス試験では、信号配線にストレス電圧を印加していたため、回路の最大定格電圧より高いストレス電圧を印加することができない。そのため、異物を信号配線との間の絶縁膜等を確実に破壊することができなかった。一方、上記の構成では、互いに隣接する２本のダミー配線間の電位差は、上記半導体集積回路の最大定格電圧より高いので、異物とダミー配線との間に絶縁膜等が存在していても、絶縁膜等をより確実に破壊することができる。また、リーク電流値も大きくなるので、第２工程において、リーク電流の測定がさらに容易になる。したがって、異物の検出精度をさらに向上させることができ、また、電圧の印加も短時間で済むので、試験時間をさらに短くすることができる。
【発明の効果】
【００５３】
本発明に係る半導体集積回路は、以上のように、信号配線と電気的に独立している複数のダミー配線を備え、上記ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置される。また、本発明に係る半導体集積回路の検査方法は、半導体集積回路内の信号配線と電気的に独立した複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加する第１工程と、上記電圧の印加時に、上記隣接するダミー配線間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含む。したがって、短時間の電圧印加によって、高い精度で異物の混入が検知可能な半導体集積回路、および半導体集積回路の検査方法を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５４】
〔実施の形態１〕
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。
【００５５】
図１は、本実施形態に係る差動部１のレイアウトパターンを示す平面図である。差動部１は、図２１に示す差動部９０４に、さらに複数のダミー配線ＬＤ１・ＬＤ２を設けた構成であり、図１９に示すオペアンプ回路ＯＰに設けられる。ダミー配線ＬＤ１・ＬＤ２は、メタルの配線のみにて構成され、オペアンプ回路ＯＰに設けられる他の信号配線とは電気的に独立している。そのため、差動部１の電気的な接続を示す回路図は、図２０に示す差動部９０４の回路図と同一である。
【００５６】
ダミー配線ＬＤ１・ＬＤ２は、例えば、信号配線の近辺に設けられ、図１では、差動部１を覆うように、信号配線Ｌ１〜Ｌ４が設けられる層の上層に柵状に設けられている。また、図１では、ダミー配線ＬＤ１とダミー配線ＬＤ２とは、それぞれ８本図示されており、さらに、ダミー配線ＬＤ１とダミー配線ＬＤ２とが隣接するように、互い違いに配置されている。
【００５７】
電圧印加工程（第１工程）では、互いに隣接する２本のダミー配線が電位差を有するように、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧が印加される。ダミー配線ＬＤ１・ＬＤ２は、他の信号配線とは電気的に独立しているので、ダミー配線ＬＤには増幅回路が設けられるＬＳＩ（半導体集積回路）の最大定格電圧より高い電圧を印加することができる。例えば、本実施形態では、ＬＳＩの最大定格電圧が１５Ｖの場合、印加する電圧を２０Ｖに設定する。
【００５８】
テスト工程（第２工程）では、電圧の印加時に、互いに隣接するダミー配線間のリーク電流を測定し、ＬＳＩの良否を判定する。互いに隣接するダミー配線間に異物が存在しない場合、リーク電流は零になる。しかしながら、ダミー配線間に異物が混入していた場合、異物の抵抗によりリーク電流が発生する。このリーク電流を検出することにより、少なくともＬＳＩ内部に異物が存在すると判定できる。
【００５９】
なお、ダミー配線に付着した異物とダミー配線との間に絶縁膜等が存在している場合であっても、電圧を印加することにより、当該絶縁膜等を破壊することができる。絶縁膜等が破壊されると、ダミー配線間が完全にショートするようになるため、リーク電流が発生する。そのため、電圧印加工程を経ることにより、テスト工程において、より高い精度で異物が存在すると判定できる。本実施形態では、例えば、１μＡ以上のリーク電流が発生した場合を不良とする。なお、ＬＳＩの回路構成、信頼性の要求度合い等により、ＬＳＩを不良とするリーク電流の下限値は異なる。
【００６０】
通常、ＬＳＩ内部への異物の混入は、製造工程におけるダスト発生が原因となって発生するため、異物はＬＳＩ内部に分散して混入している。したがって、ＬＳＩ内部のいずれかに異物が検知された場合、信号配線にも異物が混入している虞があるため、ＬＳＩを不良と判定することが妥当である。本実施形態に係る構成では、高い精度でＬＳＩ内部に異物が存在するか否かを判定できるので、ＬＳＩの良否を精度よく判定することができる。
【００６１】
なお、本実施形態では、ＬＳＩの最大定格電圧より高い電圧を印加することができるため、従来のストレス試験に比べ、ダミー配線に付着した異物とダミー配線との間に存在する絶縁膜等を、より確実に破壊することができる。また、印加する電圧を高くすることにより、電圧の印加時間を短くすることができ、ＬＳＩの生産効率を向上させることができる。さらに、テスト工程でのリーク電流値も大きくなるので、リーク電流の検出が容易になる。
【００６２】
なお、印加する電圧を高くしすぎると、配線間の絶縁層が破壊される虞があるので、印加する電圧の上限値は、ＬＳＩの構造、材料等の製造プロセスにより、配線間の絶縁層が破壊されない値に設定される。
【００６３】
続いて、互いに隣接するダミー配線間に電圧を与えるための構成について説明する。
【００６４】
図２は、ダミー配線ＬＤ１・ＬＤ２と、後述する液晶表示装置のソースドライバの出力回路１４８との配置関係を示す概略図である。出力回路１４８は、図１に示す差動部１を備える増幅回路を含み、ソースドライバ内に複数配置される。ダミー配線ＬＤ１およびダミー配線ＬＤ２は、ともに各出力回路１４８に分岐するように配置されており、ダミー配線ＬＤ１はダミー配線用パッドＰＡに接続され、ダミー配線ＬＤ２はダミー配線用パッドＰＢに接続されている。
【００６５】
図３は、図２の破線内の部分の詳細を示しており、ダミー配線ＬＤ１とダミー配線ＬＤ２とで形成されるダスト検知パターンを示す拡大図である。各ダミー配線ＬＤ１・ＬＤ２の分岐部分は、くし型形状のパターンを形成しており、一方のくし型形状パターンの間隙部分に他方のくし型形状パターンの枝部分を差し込んで、互いの分岐部分を嵌め込むように、ダスト検知パターンが形成されている。これにより、ダミー配線ＬＤ１とダミー配線ＬＤ２とが、互い違いに配置され、互いに隣接する２本のダミー配線が略平行になるように、ダスト検知パターンは柵状の配線パターンとなる。なお、ダミー配線のパターンは、くし型に限定されず、螺旋状等であってもよい。
【００６６】
図２に示すダミー配線用パッドＰＡとダミー配線用パッドＰＢとの間には、図４に示すように、電源Ｅによって電圧が与えられる。電源Ｅは、液晶表示装置の他の駆動電源とは別系統の電源である。なお、ダミー配線用パッドは、液晶表示装置内に３個以上設けたほうがダミー配線ＬＤのインピーダンスを低減できる。
【００６７】
なお、通常の集積回路には、高電圧のサージ電圧から回路を保護するためのダイオードなどの保護素子が設けられている。通常保護素子は電源端子とＧＮＤ端子に対してサージ電圧による電流を流す回路を設ける。このため入力端子に電源電圧以上の電圧を与えると、保護素子により電源方向に電流が流れ、電圧を上げることができない。電源端子に与える電圧を上げれば、入力端子に与える電圧も上げられるが、電源端子は、集積回路内部の素子につながるため最大定格を超えることはできない。このため、保護素子を設けた端子は最大定格電圧を越えた電圧を与えることはできない。一方、ダミー配線用パッドＰＡおよびダミー配線用パッドＰＢには、ダミー配線ＬＤ１とダミー配線ＬＤ２との間にＬＳＩの電源電圧を超える電圧が印加できるように、保護素子は設けられていない。
【００６８】
なお、保護素子を設けた場合、図５のように、印加する電圧が電源電圧ＶＤＤを超えると、ダミー配線用パッドＰＡから駆動電源への電流が発生し、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電源電圧ＶＤＤを超える電圧を印加することができなくなる。
【００６９】
続いて、ダミー配線の配置パターンの変形例について説明する。
【００７０】
図６は、本実施形態に係る差動部１１のレイアウトパターンを示す平面図である。差動部１１のレイアウトパターンは、図１に示す差動部１において、ダミー配線ＬＤ１・ＬＤ２を上層に設ける代わりに、ダミー配線ＬＤ１・ＬＤ２を１本ずつ非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に設けたものである。
【００７１】
図１に示す差動部１では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とが互いに並走する部分において、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは常に等電位となる。したがって、従来のストレス試験では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が付着していた場合、配線間にストレス電圧を印加することができない。
【００７２】
そこで、図６に示す差動部１１では、電圧印加工程において、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧を印加する。これにより、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が付着していた場合でも、テスト工程において、リーク電流が発生する。差動部１１では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間にのみダミー配線ＬＤを設けているので、差動部１１の近辺の異物は検出できないが、従来の構成では検出できなかった非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間の異物を高い精度で検出できる。なお、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に、ダミー配線を３本以上配置してもよい。
【００７３】
図７は、本実施形態に係る差動部２１のレイアウトパターンを示す平面図である。差動部２１のレイアウトパターンは、図６に示す差動部１１において、さらに上層にもダミー配線ＬＤ１・ＬＤ２を設けたものである。非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に配置された下層側のダミー配線ＬＤ１およびダミー配線ＬＤ２は、それぞれ上層側のダミー配線ＬＤ１およびダミー配線ＬＤ２と、スルーホールを介して接続されている。
【００７４】
当該構成では、電圧印加工程において、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧を印加し、テスト工程において、リーク電流を測定することにより、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間の異物を検出できるだけでなく、差動部２１の近辺の異物も高い精度で検出できる。
【００７５】
電圧を印加する電源について、図７に示す構成では、下層側のダミー配線ＬＤ１および下層側のダミー配線ＬＤ２が、図２に示すダミー配線用パッドＰＡおよびダミー配線用パッドＰＢにそれぞれ接続されている。なお、下層側のダミー配線ＬＤ１・ＬＤ２間に電圧を印加する電源と、上層側のダミー配線ＬＤ１・ＬＤ２間に電圧を印加する電源とは異なっていてもよく、この場合は、下層側のダミー配線と上層側のダミー配線とを接続するスルーホールは不要となる。
【００７６】
また、図１、図６および図７では、増幅回路の差動部の上層にダミー配線を設ける構成について説明したが、これに限るものではない。ダミー配線を設ける位置はそれほど厳密に定める必要はなく、回路内の空きスペースに合わせてダミー配線の配線パターンの形状を変化させてもよい。したがって、差動部と同一の層にダミー配線を設けてもよい。また、ダミー配線を増幅回路の差動部以外における他の信号配線の近辺に設けてもよい。
【００７７】
〔実施の形態２〕
本発明の他の実施形態について図８ないし図１６に基づいて説明すると以下の通りである。本実施形態では、実施の形態１に係る出力回路１４８を備えたＴＦＴ（薄膜トランジスタ）方式の液晶表示装置の構成を説明する。
【００７８】
図８は、本実施の形態に係る液晶表示装置１００の要部構成を示すブロック図である。液晶表示装置１００は、アクティブマトリックス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置であり、ＴＦＴ方式の液晶パネル１１０、対向電極１２０、ソースドライバ部１３０、ゲートドライバ部１５０、コントローラ１７０および液晶駆動電源１８０を有している。
【００７９】
対向電極１２０は、相互に連結された１つの共通電極であり、液晶パネル１１０内に設けられる。
【００８０】
ソースドライバ部１３０は、複数のソースドライバ１４０を備えており、ゲートドライバ部１５０は、複数のゲートドライバ１６０を備えている。コントローラ１７０は、外部から入力された表示データに基づいて、ソースドライバ部１３０にデジタル信号である表示データＤおよび制御信号Ｓ１を入力する。また、コントローラ１７０は、ゲートドライバ部１５０に、制御信号Ｓ２を入力する。液晶駆動電源１８０は、外部基準電圧ＶＲを発生する回路であり、ソースドライバ１４０に設けられる階調表示基準電圧生成回路１４７（後述）に外部基準電圧ＶＲを印加する。
【００８１】
ソースドライバ部１３０は、コントローラ１７０から入力された表示データＤを時分割して複数のソースドライバ１４０にラッチする。各ソースドライバ１４０は、時分割された表示データＤをＤ／Ａ（デジタル／アナログ）変換することにより、表示対象画素の明るさに応じた階調表示用のアナログ電圧（以下、「階調表示電圧」）を液晶パネル１１０に出力する。
【００８２】
図９は、液晶パネル１１０の構成を示す回路図である。液晶パネル１１０には、ソース信号ライン１１１、ゲート信号ライン１１２、対向電極（共通電極）１２０および液晶表示素子１１３が設けられている。
【００８３】
ソース信号ライン１１１は、所定の間隔を空けて互いに平行に複数本設けられている。一方、ゲート信号ライン１１２は、ソース信号ライン１１１と直交する方向に、所定の間隔を空けて互いに平行に複数本設けられている。
【００８４】
液晶表示素子１１３は、ソース信号ライン１１１とゲート信号ライン１１２との各交差点に設けられており、画素容量１１４、画素電極１１５およびＴＦＴ１１６を有している。画素容量１１４の一端は、画素電極１１５に結合されており、画素容量１１４の他端は、対向電極１２０に結合されている。ＴＦＴ１１６は、画素電極１１５への電圧印加をオンオフ制御する。ＴＦＴ１１６のソースはソース信号ライン１１１に接続され、ＴＦＴ１１６のゲートはゲート信号ライン１１２に接続され、ＴＦＴ１１６のドレインは画素電極１１５に結合されている。
【００８５】
ソース信号ライン１１１には、図８に示すソースドライバ部１３０から、階調表示電圧が出力される。一方、ゲート信号ライン１１２には、図８に示すゲートドライバ部１５０から、列方向に並んだＴＦＴ１１６を順次オンするための走査信号が与えられる。
【００８６】
ＴＦＴ１１６がオン状態の場合、画素電極１１５にソース信号ライン１１１からの階調表示電圧が印加され、画素容量１１４に電荷が蓄積される。これにより、液晶の光透過率が階調表示電圧に応じて変化して、画素表示が行われる。
【００８７】
図１０（ａ）は、ソースドライバ部１３０からの階調表示電圧が高い時の液晶駆動波形を示す波形図であり、図１０（ｂ）は、ソースドライバ部１３０からの階調表示電圧が低い時の液晶駆動波形を示す波形図である。図１０（ａ）および（ｂ）において、ソースドライバ駆動電圧１３１は、ソースドライバ部１３０による階調表示電圧を表す波形である。ゲートドライバ駆動電圧１５１は、ゲートドライバ部１５０による駆動電圧を表す波形である。対向電極電位１２１は、対向電極１２０の電位波形を表している。画素電極電圧１３２は、画素電極１１５における電圧波形を表している。ここで、液晶材料に印加される電圧は、画素電極１１５と対向電極１２０との間の電位差によって表され、図１０（ａ）および（ｂ）においては、斜線で示されている。
【００８８】
例えば、図１０（ａ）では、ゲートドライバ駆動電圧１５１のレベルが「ハイレベル」の期間だけＴＦＴ１１６がオンし、ソースドライバ駆動電圧１３１と対向電極電位１２１との間の差を表す電圧が、画素電極１１５に印加される。その後、ゲートドライバ駆動電圧１５１のレベルは「ローレベル」になると、ＴＦＴ１１６はオフ状態となる。その場合、画素容量１１４によって、ＴＦＴ１１６がオン状態における上述の電圧が維持される。
【００８９】
図１０（ｂ）の場合も同様である。ただし、図１０（ｂ）の場合は、図１０（ａ）の場合と比べてソースドライバ駆動電圧１３１が低いため、液晶材料に印加される電圧も低くなっている。
【００９０】
このように、液晶材料に印加する電圧をアナログ電圧として変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数によって決定される。
【００９１】
続いて、図１１に基づいて、図８に示すソースドライバ１４０の構成について説明する。
【００９２】
図１１は、ソースドライバ１４０の概略構成を示すブロック図である。ソースドライバ１４０は、シフトレジスタ１４１、入力ラッチ回路１４２、サンプリングメモリ１４３、ホールドメモリ１４４、レベルシフタ回路１４５、Ｄ／Ａ変換回路（デジタル・アナログ変換回路）１４６、出力回路１４８および階調表示基準電圧生成回路１４７を備えている。
【００９３】
シフトレジスタ１４１には、図８に示すコントローラ１７０から制御信号Ｓ１が入力される。制御信号Ｓ１は、スタートパルスＳＰおよびクロックＣＫを含んでおり、シフトレジスタ１４１は、スタートパルスＳＰおよびクロックＣＫに基づいてシフト動作を実行する。なお、端子Ｓはカスケード出力端子である。
【００９４】
入力ラッチ回路１４２には、コントローラ１７０から表示データＤが入力される。表示データＤは、Ｒ（赤）、Ｇ（緑）およびＢ（青）のデータ（ＤＲ、ＤＧおよびＤＢ）から構成され、入力ラッチ回路１４２は、それらのデータをラッチする。
【００９５】
サンプリングメモリ１４３は、ソースドライバ１４０に６４個設けられる。各サンプリングメモリ１４３は、入力ラッチ回路１４２によってラッチされた表示データを、シフトレジスタ１４１のシフト動作に応じて、時分割によって記憶する。各サンプリングメモリ１４３に記憶された表示データＤは、コントローラ１７０からの水平同期信号に同期して生成される信号（図示せず）に基づいてホールドメモリ１４４に一括転送される。
【００９６】
各ホールドメモリ１４４に転送された表示データＤは、レベルシフタ回路１４５を介してＤ／Ａ変換回路（デジタル・アナログ変換回路）１４６に出力される。また、階調表示基準電圧生成回路１４７は、図８に示す液晶駆動電源１８０から供給される外部基準電圧ＶＲに基づいて、６４階調の階調表示基準電圧を生成し、各レベルの階調表示基準電圧をＤ／Ａ変換回路１４６に出力する。
【００９７】
各Ｄ／Ａ変換回路１４６は、レベルシフタ回路１４５から転送された表示データＤに基づいて、上記の６４階調の階調表示基準電圧のうちの１つを選択することにより、表示データＤをアナログ電圧信号に変換する。
【００９８】
図１２は、Ｄ／Ａ変換回路１４６の構成を示す回路図である。Ｄ／Ａ変換回路１４６には、階調表示基準電圧（Ｖ０〜Ｖ６３）を供給する６４本の基準電圧配線、信号Ｄ０〜Ｄ５・Ｄ０Ｂ〜Ｄ５Ｂがそれぞれ入力される配線およびアナログスイッチ１４６１が設けられている。上記基準電圧配線は、階調表示基準電圧Ｖ０・Ｖ１・Ｖ２…Ｖ６２・Ｖ６３の順番に配置されている。信号Ｄ０Ｂ・Ｄ１Ｂ・Ｄ２Ｂ・Ｄ３Ｂ・Ｄ４Ｂ・Ｄ５Ｂは、それぞれ信号Ｄ０・Ｄ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５の反転信号である。
【００９９】
図１３（ａ）は、アナログスイッチ１４６１を示す回路図である。アナログスイッチ１４６１は、ゲートＧとソースＡとドレインＢとを有している。
【０１００】
図１３（ｂ）はアナログスイッチ１４６１の動作を示しており、ゲートＧの信号が“Ｈ（ハイレベル）”の場合、アナログスイッチ１４６１はオンして、ソースＡとドレインＢとが導通する。また、ゲートＧの信号が“Ｌ(ローレベル)”の場合、アナログスイッチ１４６１はハイインピーダンス（Ｚ）になる。
【０１０１】
図１４は、図１２に示すＤ／Ａ変換回路１４６の動作を示す真理値表である。Ｄ／Ａ変換回路１４６は、この真理値表に従って、階調表示基準電圧Ｖ０〜Ｖ６３のうちの１つをアナログ電圧信号として出力端子ＯＵＴへ出力する。
【０１０２】
階調表示基準電圧生成回路１４７の構成は、図１７に示す階調表示基準電圧生成回路９０１や図１８に示す階調表示基準電圧生成回路９０２と同様の構成であってもよい。また、階調表示基準電圧生成回路９０１や階調表示基準電圧生成回路９０２において、複数のダミー配線を設け、互いに隣接したダミー配線間に電圧が印加される構成としてもよい。これにより、隣接するダミー配線間には階調表示基準電圧生成回路の最大定格電圧を超える電圧を印加することができるため、回路内に混入した異物の検出精度をさらに向上させることができる。
【０１０３】
階調表示基準電圧生成回路１４７では、各抵抗素子Ｒ０〜Ｒ７にγ補正と呼ばれる抵抗比を持たせており、上記階調表示基準電圧に変換するための液晶駆動出力電圧に、γ補正の抵抗比による折れ線特性を持たせるようにしている。
【０１０４】
図１５は、階調表示基準電圧生成回路１４７における液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。横軸は階調表示データ（デジタル入力）を表し、縦軸は液晶駆動出力電圧（アナログ電圧）を表している。このように、γ補正の抵抗比による折れ線特性が現れており、この折れ線特性に基づいて液晶材料の光学特性を補正する。これにより、液晶材料の光学特性に合わせたより自然な階調表示を行うことができる。
【０１０５】
出力回路１４８は、Ｄ／Ａ変換回路１４６から出力されるアナログ電圧信号をインピーダンス変換して、液晶駆動電圧出力端子１４９に出力する。各液晶駆動電圧出力端子１４９は、図９に示すソース信号ライン１１１に接続されており、インピーダンス変換された階調電圧が、階調表示電圧としてソース信号ライン１１１に供給される。このようにして、表示データＤＲ・ＤＧ・ＤＢは、液晶の表示を行う階調表示電圧に変換される。
【０１０６】
また、出力回路１４８は、実施の形態１に係る差動部１、差動部１１又は差動部２１を有するオペアンプ回路ＯＰを有している。上述のように、オペアンプ回路ＯＰ内の信号配線の近辺には、ダミー配線ＬＤ１・ＬＤ２が設けられている。
【０１０７】
図１６は、ソースドライバ１４０にダミー配線ＬＤ１・ＬＤ２が設けられた構成を示している。ダミー配線ＬＤ１およびダミー配線ＬＤ２は、ともに各出力回路１４８に分岐するように配置されており、ダミー配線ＬＤ１はダミー配線用パッドＰＡに接続され、ダミー配線ＬＤ２はダミー配線用パッドＰＢに接続されている。したがって、出力回路１４８内に異物が混入している場合、ダミー配線ＬＤ１とダミー配線ＬＤ２との間に電圧を印加する電圧印加工程を行なうことにより、テスト工程において異物を精度よく検出できる。
【０１０８】
各実施形態では、主にダミー配線を出力回路１４８のオペアンプ回路内に設ける構成について説明したが、これに限るものではない。ダミー配線は、液晶表示装置１００の他の回路内に設けることが可能である。また、ダミー配線を、あらゆる半導体集積回路内に設けることにより、半導体集積回路内の異物の検出精度を向上させることができ、特にアナログ回路を含む半導体集積回路内に設けることが好ましい。
【０１０９】
また、定電流インバータにおいても、回路内の信号配線にストレス電圧を印加することによっては、配線間に電位差を設けることができない箇所が存在する。その場合でも、当該配線間にダミー配線を設けて、ダミー配線間に電圧を印加する電圧印加工程を行なうことにより、テスト工程において回路内の異物を精度よく検出できる。
【０１１０】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１１】
本発明に係る半導体集積回路の検査方法は、半導体集積回路内の異物混入の有無を検査する用途に好適に適用できる。
【図面の簡単な説明】
【０１１２】
【図１】本実施形態に係る差動部のレイアウトパターンを示す平面図である。
【図２】本実施形態に係るダミー配線と、液晶表示装置のソースドライバの出力回路との配置関係を示す概略図である。
【図３】上記ダミー配線によって形成されるダスト検知パターンを示す概略図である。
【図４】上記ダミー配線間に電圧を印加する構成を示す概略図である。
【図５】ダミー配線用パッドに保護素子を設けた構成を示す参考図である。
【図６】本実施形態に係る他の差動部のレイアウトパターンを示す平面図である。
【図７】本実施形態に係るさらに他の差動部のレイアウトパターンを示す平面図である。
【図８】本実施の形態に係る液晶表示装置の要部構成を示すブロック図である。
【図９】上記液晶表示装置に設けられる液晶パネルの構成を示す回路図である。
【図１０】（ａ）は、上記液晶表示装置に設けられるソースドライバ部からの階調表示電圧が高い時の液晶駆動波形を示す波形図であり、（ｂ）は、当該階調表示電圧が低い時の液晶駆動波形を示す波形図である。
【図１１】上記ソースドライバ部に設けられるソースドライバの概略構成を示すブロック図である。
【図１２】上記ソースドライバに設けられるＤ／Ａ変換回路の構成を示す回路図である。
【図１３】（ａ）は、上記Ｄ／Ａ変換回路内のアナログスイッチの構成を示す回路図であり、（ｂ）は、当該アナログスイッチの動作を示す表である。
【図１４】上記Ｄ／Ａ変換回路の動作を示す真理値表である。
【図１５】上記ソースドライバに設けられる階調表示基準電圧生成回路における、液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。
【図１６】上記ソースドライバにダミー配線ＬＤ１・ＬＤ２が設けられた構成を示す図である。
【図１７】従来技術を示すものであり、階調表示基準電圧生成回路の回路構成を示す図である。
【図１８】他の従来技術を示すものであり、階調表示基準電圧生成回路の回路構成を示す図である。
【図１９】上記ソースドライバに設けられる出力回路の構成を示す回路図である。
【図２０】上記出力回路に設けられるオペアンプ回路の差動部の詳細を示す回路図である。
【図２１】上記差動部のレイアウトパターンを示す平面図である。
【符号の説明】
【０１１３】
１００ 液晶表示装置（液晶表示装置）
１４８ 出力回路（半導体集積回路・液晶駆動回路）
ＯＰ オペアンプ回路（増幅回路）
ＩＮ＋ 非反転入力端子
ＩＮ− 反転入力端子
ＬＤ１・ＬＤ２ ダミー配線
Ｌ１ 非反転側信号配線
Ｌ２ 反転側信号配線
Ｌ３・Ｌ４ 信号配線
【特許請求の範囲】
【請求項１】
信号配線と電気的に独立している複数のダミー配線を備え、
上記ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置されることを特徴とする半導体集積回路。
【請求項２】
さらにアナログ回路を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記複数のダミー配線は、柵状の配線パターンを形成していることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
さらに増幅回路を含み、
当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、互いに隣接する少なくとも２本のダミー配線が、上記非反転側信号配線と上記反転側信号配線との間に設けられることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
上記電位差は、上記半導体集積回路の最大定格電圧より高いことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路を液晶駆動回路として備える液晶表示装置。
【請求項７】
半導体集積回路内の信号配線と電気的に独立した複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加する第１工程と、
上記電圧の印加時に、上記隣接するダミー配線間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含むことを特徴とする半導体集積回路の検査方法。
【請求項８】
上記半導体集積回路は、さらにアナログ回路を含むことを特徴とする請求項７に記載の半導体集積回路の検査方法。
【請求項９】
上記複数のダミー配線は、柵状の配線パターンを形成していることを特徴とする請求項７に記載の半導体集積回路の検査方法。
【請求項１０】
上記半導体集積回路が増幅回路を含む場合、
当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、互いに隣接する少なくとも２本のダミー配線が、上記非反転側信号配線と上記反転側信号配線との間に設けられることを特徴とする請求項７に記載の半導体集積回路の検査方法。
【請求項１１】
上記電位差は、上記半導体集積回路の最大定格電圧よりも高いことを特徴とする請求項７〜１０のいずれか１項に記載の半導体集積回路の検査方法。
【請求項１】
信号配線と電気的に独立している複数のダミー配線を備え、
上記ダミー配線は、互いに隣接する２本のダミー配線が電位差を有するように配置されることを特徴とする半導体集積回路。
【請求項２】
さらにアナログ回路を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記複数のダミー配線は、柵状の配線パターンを形成していることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
さらに増幅回路を含み、
当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、互いに隣接する少なくとも２本のダミー配線が、上記非反転側信号配線と上記反転側信号配線との間に設けられることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
上記電位差は、上記半導体集積回路の最大定格電圧より高いことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路を液晶駆動回路として備える液晶表示装置。
【請求項７】
半導体集積回路内の信号配線と電気的に独立した複数のダミー配線に対し、互いに隣接する２本のダミー配線が電位差を有するように電圧を印加する第１工程と、
上記電圧の印加時に、上記隣接するダミー配線間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含むことを特徴とする半導体集積回路の検査方法。
【請求項８】
上記半導体集積回路は、さらにアナログ回路を含むことを特徴とする請求項７に記載の半導体集積回路の検査方法。
【請求項９】
上記複数のダミー配線は、柵状の配線パターンを形成していることを特徴とする請求項７に記載の半導体集積回路の検査方法。
【請求項１０】
上記半導体集積回路が増幅回路を含む場合、
当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、互いに隣接する少なくとも２本のダミー配線が、上記非反転側信号配線と上記反転側信号配線との間に設けられることを特徴とする請求項７に記載の半導体集積回路の検査方法。
【請求項１１】
上記電位差は、上記半導体集積回路の最大定格電圧よりも高いことを特徴とする請求項７〜１０のいずれか１項に記載の半導体集積回路の検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００８−２８１５３７（Ｐ２００８−２８１５３７Ａ）
【公開日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願番号】特願２００７−１２８４５５（Ｐ２００７−１２８４５５）
【出願日】平成１９年５月１４日（２００７．５．１４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願日】平成１９年５月１４日（２００７．５．１４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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