半導体集積回路装置
【課題】定格電圧よりも大きい入力信号があっても、ループフィルタ内に大信号を通過させずに積分器をリセットして次数低減を行い、速やかな通常動作への復帰を実現する。
【解決手段】入力信号が、基準電圧Ｖｒｅｆ＿ｐよりも高くなり、定格電圧よりも大きくなると、検出器２２からＨｉ信号の検出信号Ｃｐ／Ｃｎが出力される。これを受けて、リセット制御コントローラ２３から、リセット制御信号ＲＣが出力される。これにより、積分器１０〜１３がリセットされ、大信号レベルの入力信号がループフィルタ内を通過することを防止することができる。このとき、スイッチ２４がＯＮとなり、デルタシグマ型Ａ／Ｄ変換器４の入力から量子化器１４の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段のＤＳＰ５へＡ／Ｄ変換信号を伝達させてＡＧＣを動作させる。
【解決手段】入力信号が、基準電圧Ｖｒｅｆ＿ｐよりも高くなり、定格電圧よりも大きくなると、検出器２２からＨｉ信号の検出信号Ｃｐ／Ｃｎが出力される。これを受けて、リセット制御コントローラ２３から、リセット制御信号ＲＣが出力される。これにより、積分器１０〜１３がリセットされ、大信号レベルの入力信号がループフィルタ内を通過することを防止することができる。このとき、スイッチ２４がＯＮとなり、デルタシグマ型Ａ／Ｄ変換器４の入力から量子化器１４の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段のＤＳＰ５へＡ／Ｄ変換信号を伝達させてＡＧＣを動作させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器における安定動作化技術に関し、特に、デルタシグマ型Ａ／Ｄ変換器における不安定動作復帰に有効な技術に関する。
【背景技術】
【０００２】
ＦＭ／ＡＭチューナなどには、アナログ信号の入力信号をデジタル信号に変換するＡ／Ｄ変換器が広く用いられている。このＡ／Ｄ変換器の１つとして、たとえば、３次以上の高次変調器を有するデルタシグマ型Ａ／Ｄ変換器がある。
【０００３】
この種のデルタシグマ型Ａ／Ｄ変換器は、一定振幅以上の入力信号で変調器が不安定となり、発振に陥ることが知られているが、大信号入力レベル時の発振への対策技術としては、大信号入力レベルによる不安定動作時に実効的な次数を下げるものがある。
【０００４】
一般的なｎ次（ｎ≧３）デルタシグマ型Ａ／Ｄ変換器では、いったん不安定状態に陥り発振がはじまると、入力信号レベルを下げて本来安定動作状態となる定格内にもどしても発振は収まらず、不安定状態から復帰できない。
【０００５】
それに対し、ｍ次（ｍ≦２）デルタシグマ型Ａ／Ｄ変換器は、定格内に入力信号レベルをもどすと、不安定状態から通常動作状態へと復帰するように構成することができる。
【０００６】
この場合、入力信号レベルが定格内でデルタシグマ型Ａ／Ｄ変換器が通常動作状態の時は、高い信号変換精度を実現できる高次のデルタシグマ型Ａ／Ｄ変換器して動作させ、入力信号レベルが大きくなってモジュレータが不安定状態となると、該デルタシグマ型Ａ／Ｄ変換器の次数を下げ、入力信号レベルが定格内に戻った際に通常動作状態へと復帰できるようにするものである。
【０００７】
また、不安定状態の検出方法は、大別すると２つに分類され、１つはループフィルタ内の積分器出力などのアナログ信号値を検出するもの、もう１つはデルタシグマ型Ａ／Ｄ変換器の出力のデジタルコードのビットパターンを検出するものである。
【０００８】
次数低減手法には、積分器に電圧リミッタを設けるもの、リセット機構を設けるもの、積分器に負帰還機構を設けるものなどが知られている。
【０００９】
電圧リミッタは積分器出力値をクリップし、ある一定値以上とならないようにするものである。リセット機構は、積分器入出力間を短絡するなどして、積分信号をリセットする。負帰還機構は積分器入出力間または積分器入力と量子化器入力間に負帰還を設けるので、デルタシグマ型Ａ／Ｄ変換器の実効的な次数を下げる。
【００１０】
これら大信号入力レベル時の発振からの復帰の関連技術としては、大信号入力レベル時に変換精度を犠牲にして安定動作状態となる入力信号範囲を広げるものがある。これらは、不安定状態復帰技術と同様に次数の低減や、モジュレータ内係数の変更で実現できる。
【００１１】
なお、この種のＡ／Ｄ変換器においては、たとえば、大振幅のアナログ信号によって発振などの不安定状態に陥ってしまうことから復帰する不安定状態検出回路を有し、不安定状態を検出した際に各積分器をリセットするものが知られている（たとえば、特許文献１参照）
【特許文献１】特開２００７−２０８３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、上記のようなデルタシグマ型Ａ／Ｄ変換器における安定動作化技術では、次のような問題点があることが本発明者により見い出された。
【００１３】
すなわち、電圧リミッタを用いる次数低減技術の場合、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセス技術では効果的とはいえない。なぜなら、単純なＣＭＯＳ技術では急峻なＶ（電圧）−Ｉ（電流）特性をもつリミッタを簡単に構成することは難しいからである。また、積分器に設けたリミッタは雑音源となるため、高精度Ａ／Ｄ変換器の用途には向かないという問題がある。
【００１４】
また、電源リミッタを用いない技術は、大信号入力レベル時にループフィルタ内に信号が通過することによる問題に気づいていない。ループフィルタ内に大信号が通過すると、積分器の出力は増大してデルタシグマ型Ａ／Ｄ変換器が不安定状態となって発振を始める。
【００１５】
そして、積分器回路内の振幅がダイナミックレンジをはずれると、アンプやリセット回路の構成によっては正常動作に復帰しない場合や復帰までに多大な時間がかかる場合がある。また、基準電圧ノードを用いて積分電荷をリセットすると積分器出力値に比例した電荷充放電が行われて基準電圧に雑音が発生してしまう恐れがある。
【００１６】
本発明の目的は、定格電圧よりも大きい大信号入力レベル時にループフィルタ内に大信号を通過させずに積分器をリセットして次数低減を行い、速やかな通常動作への復帰を実現することのできる技術を提供することにある。
【００１７】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明は、複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、リセット制御信号に基づいて、リセット動作を行う複数の積分器と、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、入力信号の振幅レベルが定格レベルよりも大きい場合にリセット制御信号を出力し、積分器をリセットする検出制御部と、入力された信号をデジタル信号に変換して量子化する量子化器と、リセット制御信号に基づいて、Ａ／Ｄ変換器の入力信号を量子化器に入力し、開ループＡ／Ｄ変換器として機能させる制御スイッチとを備えたものである。
【００２０】
また、本発明は、前記検出制御部が、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、該検出部から検出信号が出力された際に、積分器、および制御スイッチにリセット制御信号を出力するリセット制御部とよりなるものである。
【００２１】
さらに、本願のその他の発明の概要を簡単に示す。
【００２２】
本発明は、複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、Ａ／Ｄ変換器の入力信号を直接、入力された信号をデジタル信号に変換して量子化する量子化器に入力する信号経路を有し、リセット検出信号に基づいて、リセット動作を行う複数の積分器と、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、入力信号の振幅レベルが定格レベルよりも大きい場合にリセット検出信号を出力し、積分器をリセットする検出制御部とを備えたものである。
【００２３】
また、本発明は、前記検出制御部が、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、該検出部から検出信号が出力された際に、積分器にリセット制御信号を出力するリセット制御部とよりなるものである。
【００２４】
さらに、本発明は、リセット動作の際に、前記積分器から出力される出力信号が基準電位レベルとなるものである。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
（１）定格電圧よりも高い入力信号が入力されても、確実にＡ／Ｄ変換器の安定動作状態に復帰させることができる。
【００２７】
（２）定格電圧よりも高い入力信号が入力されても、開ループＡ／Ｄ変換器としてＡ／Ｄ変換を伝達することができる。
【００２８】
（３）上記（１）、（２）により、Ａ／Ｄ変換器を用いてＡＭ／ＦＭチューナを構成することにより、該ＡＭ／ＦＭチューナの性能を向上させながら、安定動作を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたデルタシグマ型Ａ／Ｄ変換器の構成例を示すブロック図、図３は、図２のデルタシグマ型Ａ／Ｄ変換器に設けられた検出器、ならびにリセット制御コントローラの構成を示すブロック図、図４は、図３の検出器、およびリセット制御コントローラにおける信号タイミングを示すタイミングチャート、図５は、図２のデルタシグマ型Ａ／Ｄ変換器に設けられた積分器のリセット構成例を示した説明図、図６は、図２のデルタシグマ型Ａ／Ｄ変換器に設けられた比較器の一例を示す回路図、図７は、図１の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。
【００３１】
本実施の形態において、半導体集積回路装置１は、たとえば、ＡＭ／ＦＭチューナに用いられるチューナ用チップである。半導体集積回路装置１は、図１に示すように、フロントエンド２が接続されている。
【００３２】
半導体集積回路装置１は、アナログ部３、デルタシグマ型Ａ／Ｄ変換器４、およびＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）５から構成されている。
【００３３】
フロントエンド２は、選局機能を有し、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌｌ）のために利得可変のアンプ段を有する。
【００３４】
アンテナを介して受信した信号は、フロントエンド２によって増幅されて１０．７ＭＨｚ程度に変換された後、任意の出力レベルに増幅、ならびにフィルタリングされて、中間周波数信号ＩＦとして半導体集積回路装置１に出力する。
【００３５】
半導体集積回路装置１において、アナログ部３は、たとえば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの複数のアナログブロックから構成されている。デルタシグマ型Ａ／Ｄ変換器４は、バンドパスデルタシグマ型Ａ／Ｄ変換器であり、フロントエンド２から出力された中間周波数信号ＩＦのアナログ信号をデジタル信号に変換する。
【００３６】
ＤＳＰ５は、デルタシグマ型Ａ／Ｄ変換器４に変換されたデジタル信号を処理して、アナログ、またはデジタルの音声信号（オーディオ出力信号）へ変換するとともに、フロントエンド２に対してＡＧＣ制御信号を出力する、ＡＧＣ制御信号は、ＤＳＰ５が検出した信号レベルに基づいて適切な入力レベルを設定するための制御信号である。
【００３７】
図２は、デルタシグマ型Ａ／Ｄ変換器４の構成例を示すブロック図である。
【００３８】
デルタシグマ型Ａ／Ｄ変換器４は、図示するように、減算器６〜８、加算器９、積分器１０〜１３、量子化器１４、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器１５、フィードバック１６，１７、フィードフォワード１８〜２１、検出器２２、リセット制御部となるリセット制御コントローラ２３、およびスイッチ２４から構成されている。また、検出器２２とリセット制御コントローラ２３とによって、検出制御部が構成されている。
【００３９】
さらに、デルタシグマ型Ａ／Ｄ変換器４において、減算器７，８、積分器１０〜１３、フィードバック１６，１７、ならびにフィードフォワード１８〜２１によってループフィルタが構成されている。
【００４０】
減算器６の一方の入力部、検出器２２の入力部、ならびにスイッチ２４の一方の接続部には、フロントエンド２から出力されるアナログの入力信号が入力されるようにそれぞれ接続されている。
【００４１】
減算器６の出力部には、減算器７の一方の入力部が接続されており、該減算器７の出力部には、積分器１０の入力部が接続されている。この積分器１０の出力部には、積分器１１の入力部、およびフィードフォワード１８の入力部がそれぞれ接続されている。
【００４２】
積分器１１の出力部には、フィードバック１６の入力部、フィードフォワード１９の入力部、および減算器８の一方の入力部がそれぞれ接続されている。フィードバック１６の出力部には、減算器７の他方の入力部が接続されている。
【００４３】
減算器８の出力部には、積分器１２の入力部が接続されており、該積分器１２の出力部には、積分器１３の入力部、ならびにフィードフォワード２０の入力部がそれぞれ接続されている。
【００４４】
積分器１３の出力部には、フィードフォワード２０の入力部、およびフィードバック１７の入力部がそれぞれ接続されており、該フィードバック１７の出力部には、減算器８の他方の入力部が接続されている。
【００４５】
フィードフォワード１８〜２１の出力部、ならびにスイッチ２４の他方の接続部には、加算器９の入力部がそれぞれ接続されている。この加算器９の出力部には、量子化器１４の入力部が接続されており、該量子化器１４の出力部には、Ｄ／Ａ変換器１５の入力部が接続されている。また、量子化器１４の出力部が、デルタシグマ型Ａ／Ｄ変換器４の出力部となり、デジタル信号が出力される。Ｄ／Ａ変換器１５の出力部には、減算器６の他方の入力部が接続されている。
【００４６】
検出器２２の出力部には、リセット制御コントローラ２３の入力部が接続されており、該リセット制御コントローラ２３の出力部には、積分器１０〜１３のリセット端子、ならびにスイッチ２４の制御端子にそれぞれ接続されている。
【００４７】
減算器６は、アナログの入力信号とＤ／Ａ変換器１５から出力されたアナログ信号の差分を演算する。減算器７は、減算器６の演算結果とフィードバック１６が積分器１１の積分結果に任意のフィードバック係数（Ｂ１１）を乗算した値との差分を演算する。
【００４８】
積分器１０は、減算器７の演算結果を積分し、積分器１１は、積分器１０の積分結果を積分する。減算器８は、積分器１１の積分結果とフィードバック１７が積分器１３の積分結果に任意のフィードバック係数（Ｂ２１）を乗算した値との差分を演算する。
【００４９】
積分器１２は、減算器８の演算結果を積分し、積分器１３は、積分器１２の積分結果を積分する。フィードフォワード１８〜２１は、積分器１０〜１３から出力された積分結果に任意のフィードフォワード係数（Ｋ１１，Ｋ２１，Ｋ３１，Ｋ４１）を乗算してそれぞれ出力する。
【００５０】
加算器９は、フィードフォワード１８〜２１から出力された乗算結果を加算して、量子化器１４に出力する。量子化器１４は、入力された信号をデジタル信号に変換して量子化する。Ｄ／Ａ変換器１５は、量子化器１４から出力されたデジタル信号をアナログ信号に変換する。
【００５１】
検出器２２は、デルタシグマ型Ａ／Ｄ変換器４に信号レベルの高い入力信号が入力された際に検出信号Ｃｐ，Ｃｎのいずれかを出力する。リセット制御コントローラ２３は、検出信号Ｃｐ，Ｃｎに基づいて、リセット制御信号ＲＣを積分器１０〜１３、およびスイッチ２４の制御端子にそれぞれ出力する。
【００５２】
積分器１０〜１３は、リセット制御コントローラ２３から出力されるリセット制御信号ＲＣによってリセットされ、スイッチ２４は、リセット制御信号ＲＣによってＯＮ（導通）となる。
【００５３】
図３は、検出器２２、ならびにリセット制御コントローラ２３の構成を示すブロック図である。
【００５４】
検出器２２は、連続時間系の比較器２５，２６から構成されている。リセット制御コントローラ２３は、論理和回路２７，２８、およびラッチ／カウンタ２９から構成されている。
【００５５】
比較器２５，２６の一方の入力部には、デルタシグマ型Ａ／Ｄ変換器４の入力信号が入力されるように接続されている。比較器２５の他方の入力部には、上限電圧しきい値（第１のしきい値）となる基準電圧Ｖｒｅｆ＿ｐが入力されており、比較器２６の他方の入力部には、下限電圧しきい値（第２のしきい値）となる基準電圧Ｖｒｅｆ＿ｎが入力されている。
【００５６】
比較器２５は、入力信号と基準電圧Ｖｒｅｆ＿ｐとを比較し、入力信号が基準電圧Ｖｒｅｆ＿ｐよりも高い場合に検出信号Ｃｐを出力する。比較器２６は、入力信号と基準電圧Ｖｒｅｆ＿ｎとを比較し、入力信号が基準電圧Ｖｒｅｆ＿ｎよりも低い場合に検出信号Ｃｎを出力する。
【００５７】
論理和回路２７の一方の入力部には、比較器２５の出力部が接続されており、該論理和回路２７の他方の入力部には、比較器２６の出力部が接続されている。論理和回路２７の出力部には、ラッチ／カウンタ２９の入力部が接続されており、該ラッチ／カウンタ２９の出力部には、論理和回路２８の一方の入力部が接続されている。
【００５８】
また、ラッチ／カウンタ２９のクロック端子には、クロック信号が入力されるように接続されている。論理和回路２８の他方の入力部には、論理和回路２７の出力部が接続されており、論理和回路２８の出力部から出力される信号がリセット制御信号ＲＣとなる。
【００５９】
論理和回路２７は、入力される検出信号Ｃｐ，Ｃｎの論理和を取り、信号Ｃｄｅｔとして出力する。ラッチ／カウンタ２９は、論理和回路２７から出力された信号Ｃｄｅｔをラッチすると共に、クロック信号をカウントして任意のカウント数になるまでその信号状態を保持して出力する。
【００６０】
論理和回路２８は、ラッチ／カウンタ２９から出力される信号と論理和回路２７から出力される信号Ｃｄｅｔとの論理和を取り、リセット制御信号ＲＣとして出力する。
【００６１】
次に、本実施の形態による検出器２２、およびリセット制御コントローラ２３の動作について、図４のタイミングチャートを用いて説明する。
【００６２】
図４において、上方から下方にかけては、デルタシグマ型Ａ／Ｄ変換器４に入力される入力信号、比較器２５，２６から出力される検出信号Ｃｐ，Ｃｎ、論理和回路２７から出力される信号Ｃｄｅｔ、ラッチ／カウンタ２９に入力されるクロック信号、論理和回路２８から出力されるリセット制御信号ＲＣ、ならびに積分器１０における信号タイミングをそれぞれ示している。
【００６３】
まず、入力信号が、たとえば、定格電圧以下の通常の信号レベルから、定格電圧よりも大きい大信号レベルとなって上限電圧しきい値として設定されている基準電圧Ｖｒｅｆ＿ｐよりも高くなると、比較器２５から、Ｈｉ信号の検出信号Ｃｐが出力される。
【００６４】
これを受けて、論理和回路２７は、Ｈｉレベルの信号Ｃｄｅｔを出力する。この信号Ｃｄｅｔは、論理和回路２８に入力されるので、該論理和回路２８からリセット制御信号ＲＣが出力される。
【００６５】
また、ラッチ／カウンタ２９は、信号Ｃｄｅｔをラッチして、論理和回路２８に出力する。ラッチ／カウンタ２９は、カウンタ機能を有しているので、任意の時間、Ｈｉレベルを出力する。これにより、信号ＣｄｅｔのＨｉレベル期間が短い場合でも、確実に一定時間のリセット制御信号ＲＣが出力されることになる。
【００６６】
そして、論理和回路２８から、Ｈｉレベルのリセット制御信号ＲＣが出力されると、該リセット制御信号ＲＣが、積分器１０〜１３のリセット端子に入力される。これによって、積分器１０〜１３がリセットされることになり、初段の積分器１０の積分期間以前にリセット動作を実現することができる。
【００６７】
このように、検出器２２が大信号レベルの入力信号を検出すると、大信号レベルの入力信号がループフィルタに入力される前に積分器１０〜１３をリセットすることより、積分器１０〜１３からの積分信号出力がなくなり、大信号レベルの信号がループフィルタ内を通過することを防止することができる。
【００６８】
また、Ｈｉレベルのリセット制御信号ＲＣによって、スイッチ２４がＯＮとなり、デルタシグマ型Ａ／Ｄ変換器４の入力から量子化器１４の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段へＡ／Ｄ変換信号を伝達させ、ＡＧＣを動作させることができる。
【００６９】
このとき、デルタシグマ型Ａ／Ｄ変換器４は、多ビット量子化器からなる開ループＡ／Ｄ変換器として機能する。開ループＡ／Ｄ変換器は、閉ループ系のデルタシグマ型Ａ／Ｄ変換器とは違って、ループフィルタや量子化器の位相遅れによる不安定性を考慮しなくてよく、安定な動作を実現できる。
【００７０】
図５は、積分器１０（〜１３）のリセット構成例を示した説明図である。
【００７１】
積分器１０（〜１３）の基本構成は、オペアンプ３０、フィードバックアンプ３１、および静電容量素子３２，３３からなる。積分器１０（〜１３）には、差動信号が入力されており、この差動信号が、オペアンプ３０の正（＋）側入力部、ならびに負（−）側入力部にそれぞれ入力されるように接続されている。
【００７２】
オペアンプ３０の負（−）側出力部には、フィードバックアンプ３１の一方の入力部に接続されており、該オペアンプ３０の正（＋）側出力部には、フィードバックアンプ３１の他方の入力部に接続されている。
【００７３】
また、オペアンプ３０の正（＋）側入力部と負（−）側出力部とには、静電容量素子３２が接続されており、該オペアンプ３０の負（−）側入力部と正（＋）側出力部とには、静電容量素子３３が接続されている。
【００７４】
さらに、オペアンプ３０には、フィードアップアンプ３１の出力部から出力されているコモン電圧が入力されるように接続されている。そして、オペアンプ３０の負（−）側出力部、および正（＋）側出力部が、積分器１０（〜１３）における出力部となる。
【００７５】
ここで、図５（ａ）の場合には、リセット用のスイッチＳＷ１〜ＳＷ４が設けられている。スイッチＳＷ１の一方の接続部には、オペアンプ３０の正（＋）側入力部が接続されており、スイッチＳＷ２の一方の接続部には、オペアンプ３０の負（−）側入力部が接続されている。
【００７６】
また、スイッチＳＷ３の一方の接続部には、オペアンプ３０の負（−）側出力部が接続されており、スイッチＳＷ４の一方の接続部には、オペアンプ３０の正（＋）側出力部が接続されている。これらスイッチＳＷ１〜ＳＷ４の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
【００７７】
リセット時には、リセット制御信号ＲＣによってスイッチＳＷ１〜ＳＷ４がＯＮ（導通）となり、オペアンプ３０の正（＋）側出力部、負（−）側出力部、正（＋）側入力部、および負（−）側出力部を基準電位ＶＳＳとすることによって、積分器１０（〜１３）の出力信号を放電することができる。
【００７８】
また、図５（ｂ）では、スイッチＳＷ５，ＳＷ６が設けられている。スイッチＳＷ５は、静電容量素子３２と並列接続されおり、スイッチＳＷ６は、静電容量素子３３と並列接続されている。
【００７９】
この場合も同様に、リセット制御信号ＲＣによってスイッチＳＷ５，ＳＷ６がＯＮ（導通）となり、静電容量素子３２，３３の電荷が放電され、積分器１０（〜１３）リセットが行われることになる。
【００８０】
さらに、図５（ｃ）においては、スイッチＳＷ７〜ＳＷ１０が設けられている。スイッチＳＷ７は、差動信号の入力部であるオペアンプ３０の正（＋）側入力部と負（−）側入力部との間に接続されており、スイッチＳＷ８は、差動信号の出力部であるオペアンプ３０の正（＋）側出力部と負（−）側出力部との間に接続されている。
【００８１】
スイッチＳＷ９の一方の接続部には、オペアンプ３０の正（＋）側入力部が接続されており、スイッチＳＷ１０の一方の接続部には、オペアンプ３０の負（−）側入力部が接続されている。これらスイッチＳＷ９，ＳＷ１０の他方の接続部には、基準電位ＶＳＳが接続されている。
【００８２】
この場合、差動信号の入出力間をスイッチＳＷ７，ＳＷ８によってショートさせるとともに、スイッチＳＷ９，ＳＷ１０によってオペアンプ３０の正（＋）側入力部と負（−）側入力部とを放電させることにより、積分器１０（〜１３）のリセットが行われることになる。
【００８３】
図６は、比較器２５の一例を示す回路図である。
【００８４】
比較器２５は、図示するように、ＰチャネルのトランジスタＴ１，Ｔ２、およびＮチャネルのトランジスタＴ３〜Ｔ５からなる一般的な差動増幅回路からなる。トランジスタＴ１，Ｔ２の一方の接続部には、電源電圧Ｖｄｄが接続されており、トランジスタＴ１，Ｔ２のゲート、およびトランジスタＴ１の他方の接続部には、トランジスタＴ３の一方の接続部がそれぞれ接続されている。
【００８５】
トランジスタＴ２の他方の接続部には、トランジスタＴ４の一方の接続部が接続されており、トランジスタＴ３，Ｔ４の他方の接続部には、トランジスタＴ５の一方の接続部がそれぞれ接続されている。
【００８６】
また、トランジスタＴ５の他方の接続部には、基準電位ＶＳＳが接続されており、該トランジスタＴ５のゲートには、任意のバイアス電圧が入力されている。
【００８７】
トランジスタＴ３のゲートには、デルタシグマ型Ａ／Ｄ変換器４の入力信号が入力されるように接続されており、トランジスタＴ４のゲートには、基準電圧Ｖｒｅｆ＿ｐが入力されるように接続されている。そして、トランジスタＴ２とトランジスタＴ４との接続部が、比較器２５の出力部となり、検出信号Ｃｐが出力される。
【００８８】
ここでは、比較器２５について説明したが、比較器２６の回路構成も同様となっているが、比較器２５の場合には、トランジスタＴ３のゲートには、基準電圧Ｖｒｅｆ＿ｎが入力されるように接続されており、トランジスタＴ４のゲートには、デルタシグマ型Ａ／Ｄ変換器４の入力信号が入力されるように接続されている。
【００８９】
そして、トランジスタＴ２とトランジスタＴ４との接続部が、比較器２６の出力部となり、検出信号Ｃｎが出力される。
【００９０】
図７は、半導体集積回路装置１におけるチップレイアウトの一例を示すレイアウト図である。
【００９１】
図７において、半導体チップＣＨの左上方には、デルタシグマ型Ａ／Ｄ変換器４がレイアウトされており、該デルタシグマ型Ａ／Ｄ変換器４の右側には、アナログ部３がレイアウトされている。そして、これらデルタシグマ型Ａ／Ｄ変換器４、ならびにアナログ部３の下方には、ＤＳＰ５がレイアウトされている。
【００９２】
また、半導体チップの下方の周辺部には、左側から右側にかけて、ＤＳＰ５の出力ピンＰ１〜Ｐｎ、およびＡＧＣ制御信号の出力ピンＰａｇｃがそれぞれ設けられている。
【００９３】
この場合、検出器２２は、連続時間系で高速に動作させる必要があるため、図示するように、半導体チップＣＨの左側上方の周辺部に設けられたアナログ入力ピンＡ１，Ａ２の近傍に配置することが望ましい。
【００９４】
一方、検出器２２をアナログ入力ピンＡ１，Ａ２から遠ざけて配置した際には、積分器１０〜１３のリセットが、積分器の積分期間以降となる場合があり、積分器へ大信号が入力される恐れが生じてしまうことになる。
【００９５】
それにより、本実施の形態によれば、デルタシグマ型Ａ／Ｄ変換器４の大信号レベルの入力信号が入力されても、その入力信号がループフィルタに入力される前に積分器１０〜１３をリセットするので。該ループフィルタ内を大信号が通過せず、定格信号入力レベル状態に戻った際に、デルタシグマ型Ａ／Ｄ変換器４を安定動作状態に復帰させることができる。
【００９６】
また、積分器１０〜１３をリセットした際に、スイッチ２４をＯＮすることにより、多ビット量子化器からなる開ループＡ／Ｄ変換器として動作するので、大信号レベルの入力信号のＡ／Ｄ変換を行うことが可能となり、後段のＤＳＰ５が信号レベルを検出できるようにすることができ、ＡＭ／ＦＭチューナの安定動作を実現することが可能となる。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９８】
たとえば、前記実施の形態では、フィードフォワードタイプのデルタシグマ型Ａ／Ｄ変換器４について記載したが、本発明は、ダイレクトパスを有するダイレクトフィードフォワードタイプのデルタシグマ型Ａ／Ｄ変換器４ａについても適用することができる。
【００９９】
図８は、ダイレクトフィードフォワードタイプのデルタシグマ型Ａ／Ｄ変換器４ａの構成を示すブロック図である。ここで、図中のＢ１２，Ｂ２２，Ｋ１２，Ｋ２２，Ｋ３２，Ｋ４２は係数である。
【０１００】
この場合、デルタシグマ型Ａ／Ｄ変換器４ａは、図２のデルタシグマ型Ａ／Ｄ変換器４からスイッチ２４を除いた構成と同じものであり、入力信号がスイッチ２４を介さずに直接加算器９に入力されるように接続されている。
【０１０１】
また、その他の接続構成は、図２と同様であるので、説明は省略する。さらに、動作についても、スイッチ２４を除いた図２と同様である。
【０１０２】
この構成では、スイッチを不要とすることができるので、回路規模を小さくすることができる。
【産業上の利用可能性】
【０１０３】
本発明は、デルタシグマ型Ａ／Ｄ変換器における安定動作技術に適している。
【図面の簡単な説明】
【０１０４】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたデルタシグマ型Ａ／Ｄ変換器の構成例を示すブロック図である。
【図３】図２のデルタシグマ型Ａ／Ｄ変換器に設けられた検出器、およびリセット制御コントローラの構成を示すブロック図である。
【図４】図３の検出器、およびリセット制御コントローラにおける信号タイミングを示すタイミングチャートである。
【図５】図２のデルタシグマ型Ａ／Ｄ変換器に設けられた積分器のリセット構成例を示した説明図である。
【図６】図２のデルタシグマ型Ａ／Ｄ変換器に設けられた比較器の一例を示す回路図である。
【図７】図１の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。
【図８】本発明の他の実施の形態によるデルタシグマ型Ａ／Ｄ変換器の構成例を示すブロック図である。
【符号の説明】
【０１０５】
１ 半導体集積回路装置
２ フロントエンド
３ アナログ部
４，４ａ デルタシグマ型Ａ／Ｄ変換器
５ ＤＳＰ
６〜８ 減算器
９ 加算器
１０〜１３ 積分器
１４ 量子化器
１５ Ｄ／Ａ変換器
１６，１７ フィードバック
１８〜２１ フィードフォワード
２２ 検出器
２３ リセット制御コントローラ
２４ スイッチ
２５，２６ 比較器
２７，２８ 論理和回路
２９ ラッチ／カウンタ
３０ オペアンプ
３１ フィードバックアンプ
３２，３３ 静電容量素子
ＳＷ１〜ＳＷ１０
Ｔ１〜Ｔ５ トランジスタ
Ａ１，Ａ２ アナログ入力ピン
Ｐ１〜Ｐｎ 出力ピン
Ｐａｇｃ 出力ピン
【技術分野】
【０００１】
本発明は、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器における安定動作化技術に関し、特に、デルタシグマ型Ａ／Ｄ変換器における不安定動作復帰に有効な技術に関する。
【背景技術】
【０００２】
ＦＭ／ＡＭチューナなどには、アナログ信号の入力信号をデジタル信号に変換するＡ／Ｄ変換器が広く用いられている。このＡ／Ｄ変換器の１つとして、たとえば、３次以上の高次変調器を有するデルタシグマ型Ａ／Ｄ変換器がある。
【０００３】
この種のデルタシグマ型Ａ／Ｄ変換器は、一定振幅以上の入力信号で変調器が不安定となり、発振に陥ることが知られているが、大信号入力レベル時の発振への対策技術としては、大信号入力レベルによる不安定動作時に実効的な次数を下げるものがある。
【０００４】
一般的なｎ次（ｎ≧３）デルタシグマ型Ａ／Ｄ変換器では、いったん不安定状態に陥り発振がはじまると、入力信号レベルを下げて本来安定動作状態となる定格内にもどしても発振は収まらず、不安定状態から復帰できない。
【０００５】
それに対し、ｍ次（ｍ≦２）デルタシグマ型Ａ／Ｄ変換器は、定格内に入力信号レベルをもどすと、不安定状態から通常動作状態へと復帰するように構成することができる。
【０００６】
この場合、入力信号レベルが定格内でデルタシグマ型Ａ／Ｄ変換器が通常動作状態の時は、高い信号変換精度を実現できる高次のデルタシグマ型Ａ／Ｄ変換器して動作させ、入力信号レベルが大きくなってモジュレータが不安定状態となると、該デルタシグマ型Ａ／Ｄ変換器の次数を下げ、入力信号レベルが定格内に戻った際に通常動作状態へと復帰できるようにするものである。
【０００７】
また、不安定状態の検出方法は、大別すると２つに分類され、１つはループフィルタ内の積分器出力などのアナログ信号値を検出するもの、もう１つはデルタシグマ型Ａ／Ｄ変換器の出力のデジタルコードのビットパターンを検出するものである。
【０００８】
次数低減手法には、積分器に電圧リミッタを設けるもの、リセット機構を設けるもの、積分器に負帰還機構を設けるものなどが知られている。
【０００９】
電圧リミッタは積分器出力値をクリップし、ある一定値以上とならないようにするものである。リセット機構は、積分器入出力間を短絡するなどして、積分信号をリセットする。負帰還機構は積分器入出力間または積分器入力と量子化器入力間に負帰還を設けるので、デルタシグマ型Ａ／Ｄ変換器の実効的な次数を下げる。
【００１０】
これら大信号入力レベル時の発振からの復帰の関連技術としては、大信号入力レベル時に変換精度を犠牲にして安定動作状態となる入力信号範囲を広げるものがある。これらは、不安定状態復帰技術と同様に次数の低減や、モジュレータ内係数の変更で実現できる。
【００１１】
なお、この種のＡ／Ｄ変換器においては、たとえば、大振幅のアナログ信号によって発振などの不安定状態に陥ってしまうことから復帰する不安定状態検出回路を有し、不安定状態を検出した際に各積分器をリセットするものが知られている（たとえば、特許文献１参照）
【特許文献１】特開２００７−２０８３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、上記のようなデルタシグマ型Ａ／Ｄ変換器における安定動作化技術では、次のような問題点があることが本発明者により見い出された。
【００１３】
すなわち、電圧リミッタを用いる次数低減技術の場合、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセス技術では効果的とはいえない。なぜなら、単純なＣＭＯＳ技術では急峻なＶ（電圧）−Ｉ（電流）特性をもつリミッタを簡単に構成することは難しいからである。また、積分器に設けたリミッタは雑音源となるため、高精度Ａ／Ｄ変換器の用途には向かないという問題がある。
【００１４】
また、電源リミッタを用いない技術は、大信号入力レベル時にループフィルタ内に信号が通過することによる問題に気づいていない。ループフィルタ内に大信号が通過すると、積分器の出力は増大してデルタシグマ型Ａ／Ｄ変換器が不安定状態となって発振を始める。
【００１５】
そして、積分器回路内の振幅がダイナミックレンジをはずれると、アンプやリセット回路の構成によっては正常動作に復帰しない場合や復帰までに多大な時間がかかる場合がある。また、基準電圧ノードを用いて積分電荷をリセットすると積分器出力値に比例した電荷充放電が行われて基準電圧に雑音が発生してしまう恐れがある。
【００１６】
本発明の目的は、定格電圧よりも大きい大信号入力レベル時にループフィルタ内に大信号を通過させずに積分器をリセットして次数低減を行い、速やかな通常動作への復帰を実現することのできる技術を提供することにある。
【００１７】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明は、複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、リセット制御信号に基づいて、リセット動作を行う複数の積分器と、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、入力信号の振幅レベルが定格レベルよりも大きい場合にリセット制御信号を出力し、積分器をリセットする検出制御部と、入力された信号をデジタル信号に変換して量子化する量子化器と、リセット制御信号に基づいて、Ａ／Ｄ変換器の入力信号を量子化器に入力し、開ループＡ／Ｄ変換器として機能させる制御スイッチとを備えたものである。
【００２０】
また、本発明は、前記検出制御部が、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、該検出部から検出信号が出力された際に、積分器、および制御スイッチにリセット制御信号を出力するリセット制御部とよりなるものである。
【００２１】
さらに、本願のその他の発明の概要を簡単に示す。
【００２２】
本発明は、複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、Ａ／Ｄ変換器の入力信号を直接、入力された信号をデジタル信号に変換して量子化する量子化器に入力する信号経路を有し、リセット検出信号に基づいて、リセット動作を行う複数の積分器と、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、入力信号の振幅レベルが定格レベルよりも大きい場合にリセット検出信号を出力し、積分器をリセットする検出制御部とを備えたものである。
【００２３】
また、本発明は、前記検出制御部が、Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、該検出部から検出信号が出力された際に、積分器にリセット制御信号を出力するリセット制御部とよりなるものである。
【００２４】
さらに、本発明は、リセット動作の際に、前記積分器から出力される出力信号が基準電位レベルとなるものである。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
（１）定格電圧よりも高い入力信号が入力されても、確実にＡ／Ｄ変換器の安定動作状態に復帰させることができる。
【００２７】
（２）定格電圧よりも高い入力信号が入力されても、開ループＡ／Ｄ変換器としてＡ／Ｄ変換を伝達することができる。
【００２８】
（３）上記（１）、（２）により、Ａ／Ｄ変換器を用いてＡＭ／ＦＭチューナを構成することにより、該ＡＭ／ＦＭチューナの性能を向上させながら、安定動作を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたデルタシグマ型Ａ／Ｄ変換器の構成例を示すブロック図、図３は、図２のデルタシグマ型Ａ／Ｄ変換器に設けられた検出器、ならびにリセット制御コントローラの構成を示すブロック図、図４は、図３の検出器、およびリセット制御コントローラにおける信号タイミングを示すタイミングチャート、図５は、図２のデルタシグマ型Ａ／Ｄ変換器に設けられた積分器のリセット構成例を示した説明図、図６は、図２のデルタシグマ型Ａ／Ｄ変換器に設けられた比較器の一例を示す回路図、図７は、図１の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。
【００３１】
本実施の形態において、半導体集積回路装置１は、たとえば、ＡＭ／ＦＭチューナに用いられるチューナ用チップである。半導体集積回路装置１は、図１に示すように、フロントエンド２が接続されている。
【００３２】
半導体集積回路装置１は、アナログ部３、デルタシグマ型Ａ／Ｄ変換器４、およびＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）５から構成されている。
【００３３】
フロントエンド２は、選局機能を有し、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌｌ）のために利得可変のアンプ段を有する。
【００３４】
アンテナを介して受信した信号は、フロントエンド２によって増幅されて１０．７ＭＨｚ程度に変換された後、任意の出力レベルに増幅、ならびにフィルタリングされて、中間周波数信号ＩＦとして半導体集積回路装置１に出力する。
【００３５】
半導体集積回路装置１において、アナログ部３は、たとえば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの複数のアナログブロックから構成されている。デルタシグマ型Ａ／Ｄ変換器４は、バンドパスデルタシグマ型Ａ／Ｄ変換器であり、フロントエンド２から出力された中間周波数信号ＩＦのアナログ信号をデジタル信号に変換する。
【００３６】
ＤＳＰ５は、デルタシグマ型Ａ／Ｄ変換器４に変換されたデジタル信号を処理して、アナログ、またはデジタルの音声信号（オーディオ出力信号）へ変換するとともに、フロントエンド２に対してＡＧＣ制御信号を出力する、ＡＧＣ制御信号は、ＤＳＰ５が検出した信号レベルに基づいて適切な入力レベルを設定するための制御信号である。
【００３７】
図２は、デルタシグマ型Ａ／Ｄ変換器４の構成例を示すブロック図である。
【００３８】
デルタシグマ型Ａ／Ｄ変換器４は、図示するように、減算器６〜８、加算器９、積分器１０〜１３、量子化器１４、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器１５、フィードバック１６，１７、フィードフォワード１８〜２１、検出器２２、リセット制御部となるリセット制御コントローラ２３、およびスイッチ２４から構成されている。また、検出器２２とリセット制御コントローラ２３とによって、検出制御部が構成されている。
【００３９】
さらに、デルタシグマ型Ａ／Ｄ変換器４において、減算器７，８、積分器１０〜１３、フィードバック１６，１７、ならびにフィードフォワード１８〜２１によってループフィルタが構成されている。
【００４０】
減算器６の一方の入力部、検出器２２の入力部、ならびにスイッチ２４の一方の接続部には、フロントエンド２から出力されるアナログの入力信号が入力されるようにそれぞれ接続されている。
【００４１】
減算器６の出力部には、減算器７の一方の入力部が接続されており、該減算器７の出力部には、積分器１０の入力部が接続されている。この積分器１０の出力部には、積分器１１の入力部、およびフィードフォワード１８の入力部がそれぞれ接続されている。
【００４２】
積分器１１の出力部には、フィードバック１６の入力部、フィードフォワード１９の入力部、および減算器８の一方の入力部がそれぞれ接続されている。フィードバック１６の出力部には、減算器７の他方の入力部が接続されている。
【００４３】
減算器８の出力部には、積分器１２の入力部が接続されており、該積分器１２の出力部には、積分器１３の入力部、ならびにフィードフォワード２０の入力部がそれぞれ接続されている。
【００４４】
積分器１３の出力部には、フィードフォワード２０の入力部、およびフィードバック１７の入力部がそれぞれ接続されており、該フィードバック１７の出力部には、減算器８の他方の入力部が接続されている。
【００４５】
フィードフォワード１８〜２１の出力部、ならびにスイッチ２４の他方の接続部には、加算器９の入力部がそれぞれ接続されている。この加算器９の出力部には、量子化器１４の入力部が接続されており、該量子化器１４の出力部には、Ｄ／Ａ変換器１５の入力部が接続されている。また、量子化器１４の出力部が、デルタシグマ型Ａ／Ｄ変換器４の出力部となり、デジタル信号が出力される。Ｄ／Ａ変換器１５の出力部には、減算器６の他方の入力部が接続されている。
【００４６】
検出器２２の出力部には、リセット制御コントローラ２３の入力部が接続されており、該リセット制御コントローラ２３の出力部には、積分器１０〜１３のリセット端子、ならびにスイッチ２４の制御端子にそれぞれ接続されている。
【００４７】
減算器６は、アナログの入力信号とＤ／Ａ変換器１５から出力されたアナログ信号の差分を演算する。減算器７は、減算器６の演算結果とフィードバック１６が積分器１１の積分結果に任意のフィードバック係数（Ｂ１１）を乗算した値との差分を演算する。
【００４８】
積分器１０は、減算器７の演算結果を積分し、積分器１１は、積分器１０の積分結果を積分する。減算器８は、積分器１１の積分結果とフィードバック１７が積分器１３の積分結果に任意のフィードバック係数（Ｂ２１）を乗算した値との差分を演算する。
【００４９】
積分器１２は、減算器８の演算結果を積分し、積分器１３は、積分器１２の積分結果を積分する。フィードフォワード１８〜２１は、積分器１０〜１３から出力された積分結果に任意のフィードフォワード係数（Ｋ１１，Ｋ２１，Ｋ３１，Ｋ４１）を乗算してそれぞれ出力する。
【００５０】
加算器９は、フィードフォワード１８〜２１から出力された乗算結果を加算して、量子化器１４に出力する。量子化器１４は、入力された信号をデジタル信号に変換して量子化する。Ｄ／Ａ変換器１５は、量子化器１４から出力されたデジタル信号をアナログ信号に変換する。
【００５１】
検出器２２は、デルタシグマ型Ａ／Ｄ変換器４に信号レベルの高い入力信号が入力された際に検出信号Ｃｐ，Ｃｎのいずれかを出力する。リセット制御コントローラ２３は、検出信号Ｃｐ，Ｃｎに基づいて、リセット制御信号ＲＣを積分器１０〜１３、およびスイッチ２４の制御端子にそれぞれ出力する。
【００５２】
積分器１０〜１３は、リセット制御コントローラ２３から出力されるリセット制御信号ＲＣによってリセットされ、スイッチ２４は、リセット制御信号ＲＣによってＯＮ（導通）となる。
【００５３】
図３は、検出器２２、ならびにリセット制御コントローラ２３の構成を示すブロック図である。
【００５４】
検出器２２は、連続時間系の比較器２５，２６から構成されている。リセット制御コントローラ２３は、論理和回路２７，２８、およびラッチ／カウンタ２９から構成されている。
【００５５】
比較器２５，２６の一方の入力部には、デルタシグマ型Ａ／Ｄ変換器４の入力信号が入力されるように接続されている。比較器２５の他方の入力部には、上限電圧しきい値（第１のしきい値）となる基準電圧Ｖｒｅｆ＿ｐが入力されており、比較器２６の他方の入力部には、下限電圧しきい値（第２のしきい値）となる基準電圧Ｖｒｅｆ＿ｎが入力されている。
【００５６】
比較器２５は、入力信号と基準電圧Ｖｒｅｆ＿ｐとを比較し、入力信号が基準電圧Ｖｒｅｆ＿ｐよりも高い場合に検出信号Ｃｐを出力する。比較器２６は、入力信号と基準電圧Ｖｒｅｆ＿ｎとを比較し、入力信号が基準電圧Ｖｒｅｆ＿ｎよりも低い場合に検出信号Ｃｎを出力する。
【００５７】
論理和回路２７の一方の入力部には、比較器２５の出力部が接続されており、該論理和回路２７の他方の入力部には、比較器２６の出力部が接続されている。論理和回路２７の出力部には、ラッチ／カウンタ２９の入力部が接続されており、該ラッチ／カウンタ２９の出力部には、論理和回路２８の一方の入力部が接続されている。
【００５８】
また、ラッチ／カウンタ２９のクロック端子には、クロック信号が入力されるように接続されている。論理和回路２８の他方の入力部には、論理和回路２７の出力部が接続されており、論理和回路２８の出力部から出力される信号がリセット制御信号ＲＣとなる。
【００５９】
論理和回路２７は、入力される検出信号Ｃｐ，Ｃｎの論理和を取り、信号Ｃｄｅｔとして出力する。ラッチ／カウンタ２９は、論理和回路２７から出力された信号Ｃｄｅｔをラッチすると共に、クロック信号をカウントして任意のカウント数になるまでその信号状態を保持して出力する。
【００６０】
論理和回路２８は、ラッチ／カウンタ２９から出力される信号と論理和回路２７から出力される信号Ｃｄｅｔとの論理和を取り、リセット制御信号ＲＣとして出力する。
【００６１】
次に、本実施の形態による検出器２２、およびリセット制御コントローラ２３の動作について、図４のタイミングチャートを用いて説明する。
【００６２】
図４において、上方から下方にかけては、デルタシグマ型Ａ／Ｄ変換器４に入力される入力信号、比較器２５，２６から出力される検出信号Ｃｐ，Ｃｎ、論理和回路２７から出力される信号Ｃｄｅｔ、ラッチ／カウンタ２９に入力されるクロック信号、論理和回路２８から出力されるリセット制御信号ＲＣ、ならびに積分器１０における信号タイミングをそれぞれ示している。
【００６３】
まず、入力信号が、たとえば、定格電圧以下の通常の信号レベルから、定格電圧よりも大きい大信号レベルとなって上限電圧しきい値として設定されている基準電圧Ｖｒｅｆ＿ｐよりも高くなると、比較器２５から、Ｈｉ信号の検出信号Ｃｐが出力される。
【００６４】
これを受けて、論理和回路２７は、Ｈｉレベルの信号Ｃｄｅｔを出力する。この信号Ｃｄｅｔは、論理和回路２８に入力されるので、該論理和回路２８からリセット制御信号ＲＣが出力される。
【００６５】
また、ラッチ／カウンタ２９は、信号Ｃｄｅｔをラッチして、論理和回路２８に出力する。ラッチ／カウンタ２９は、カウンタ機能を有しているので、任意の時間、Ｈｉレベルを出力する。これにより、信号ＣｄｅｔのＨｉレベル期間が短い場合でも、確実に一定時間のリセット制御信号ＲＣが出力されることになる。
【００６６】
そして、論理和回路２８から、Ｈｉレベルのリセット制御信号ＲＣが出力されると、該リセット制御信号ＲＣが、積分器１０〜１３のリセット端子に入力される。これによって、積分器１０〜１３がリセットされることになり、初段の積分器１０の積分期間以前にリセット動作を実現することができる。
【００６７】
このように、検出器２２が大信号レベルの入力信号を検出すると、大信号レベルの入力信号がループフィルタに入力される前に積分器１０〜１３をリセットすることより、積分器１０〜１３からの積分信号出力がなくなり、大信号レベルの信号がループフィルタ内を通過することを防止することができる。
【００６８】
また、Ｈｉレベルのリセット制御信号ＲＣによって、スイッチ２４がＯＮとなり、デルタシグマ型Ａ／Ｄ変換器４の入力から量子化器１４の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段へＡ／Ｄ変換信号を伝達させ、ＡＧＣを動作させることができる。
【００６９】
このとき、デルタシグマ型Ａ／Ｄ変換器４は、多ビット量子化器からなる開ループＡ／Ｄ変換器として機能する。開ループＡ／Ｄ変換器は、閉ループ系のデルタシグマ型Ａ／Ｄ変換器とは違って、ループフィルタや量子化器の位相遅れによる不安定性を考慮しなくてよく、安定な動作を実現できる。
【００７０】
図５は、積分器１０（〜１３）のリセット構成例を示した説明図である。
【００７１】
積分器１０（〜１３）の基本構成は、オペアンプ３０、フィードバックアンプ３１、および静電容量素子３２，３３からなる。積分器１０（〜１３）には、差動信号が入力されており、この差動信号が、オペアンプ３０の正（＋）側入力部、ならびに負（−）側入力部にそれぞれ入力されるように接続されている。
【００７２】
オペアンプ３０の負（−）側出力部には、フィードバックアンプ３１の一方の入力部に接続されており、該オペアンプ３０の正（＋）側出力部には、フィードバックアンプ３１の他方の入力部に接続されている。
【００７３】
また、オペアンプ３０の正（＋）側入力部と負（−）側出力部とには、静電容量素子３２が接続されており、該オペアンプ３０の負（−）側入力部と正（＋）側出力部とには、静電容量素子３３が接続されている。
【００７４】
さらに、オペアンプ３０には、フィードアップアンプ３１の出力部から出力されているコモン電圧が入力されるように接続されている。そして、オペアンプ３０の負（−）側出力部、および正（＋）側出力部が、積分器１０（〜１３）における出力部となる。
【００７５】
ここで、図５（ａ）の場合には、リセット用のスイッチＳＷ１〜ＳＷ４が設けられている。スイッチＳＷ１の一方の接続部には、オペアンプ３０の正（＋）側入力部が接続されており、スイッチＳＷ２の一方の接続部には、オペアンプ３０の負（−）側入力部が接続されている。
【００７６】
また、スイッチＳＷ３の一方の接続部には、オペアンプ３０の負（−）側出力部が接続されており、スイッチＳＷ４の一方の接続部には、オペアンプ３０の正（＋）側出力部が接続されている。これらスイッチＳＷ１〜ＳＷ４の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
【００７７】
リセット時には、リセット制御信号ＲＣによってスイッチＳＷ１〜ＳＷ４がＯＮ（導通）となり、オペアンプ３０の正（＋）側出力部、負（−）側出力部、正（＋）側入力部、および負（−）側出力部を基準電位ＶＳＳとすることによって、積分器１０（〜１３）の出力信号を放電することができる。
【００７８】
また、図５（ｂ）では、スイッチＳＷ５，ＳＷ６が設けられている。スイッチＳＷ５は、静電容量素子３２と並列接続されおり、スイッチＳＷ６は、静電容量素子３３と並列接続されている。
【００７９】
この場合も同様に、リセット制御信号ＲＣによってスイッチＳＷ５，ＳＷ６がＯＮ（導通）となり、静電容量素子３２，３３の電荷が放電され、積分器１０（〜１３）リセットが行われることになる。
【００８０】
さらに、図５（ｃ）においては、スイッチＳＷ７〜ＳＷ１０が設けられている。スイッチＳＷ７は、差動信号の入力部であるオペアンプ３０の正（＋）側入力部と負（−）側入力部との間に接続されており、スイッチＳＷ８は、差動信号の出力部であるオペアンプ３０の正（＋）側出力部と負（−）側出力部との間に接続されている。
【００８１】
スイッチＳＷ９の一方の接続部には、オペアンプ３０の正（＋）側入力部が接続されており、スイッチＳＷ１０の一方の接続部には、オペアンプ３０の負（−）側入力部が接続されている。これらスイッチＳＷ９，ＳＷ１０の他方の接続部には、基準電位ＶＳＳが接続されている。
【００８２】
この場合、差動信号の入出力間をスイッチＳＷ７，ＳＷ８によってショートさせるとともに、スイッチＳＷ９，ＳＷ１０によってオペアンプ３０の正（＋）側入力部と負（−）側入力部とを放電させることにより、積分器１０（〜１３）のリセットが行われることになる。
【００８３】
図６は、比較器２５の一例を示す回路図である。
【００８４】
比較器２５は、図示するように、ＰチャネルのトランジスタＴ１，Ｔ２、およびＮチャネルのトランジスタＴ３〜Ｔ５からなる一般的な差動増幅回路からなる。トランジスタＴ１，Ｔ２の一方の接続部には、電源電圧Ｖｄｄが接続されており、トランジスタＴ１，Ｔ２のゲート、およびトランジスタＴ１の他方の接続部には、トランジスタＴ３の一方の接続部がそれぞれ接続されている。
【００８５】
トランジスタＴ２の他方の接続部には、トランジスタＴ４の一方の接続部が接続されており、トランジスタＴ３，Ｔ４の他方の接続部には、トランジスタＴ５の一方の接続部がそれぞれ接続されている。
【００８６】
また、トランジスタＴ５の他方の接続部には、基準電位ＶＳＳが接続されており、該トランジスタＴ５のゲートには、任意のバイアス電圧が入力されている。
【００８７】
トランジスタＴ３のゲートには、デルタシグマ型Ａ／Ｄ変換器４の入力信号が入力されるように接続されており、トランジスタＴ４のゲートには、基準電圧Ｖｒｅｆ＿ｐが入力されるように接続されている。そして、トランジスタＴ２とトランジスタＴ４との接続部が、比較器２５の出力部となり、検出信号Ｃｐが出力される。
【００８８】
ここでは、比較器２５について説明したが、比較器２６の回路構成も同様となっているが、比較器２５の場合には、トランジスタＴ３のゲートには、基準電圧Ｖｒｅｆ＿ｎが入力されるように接続されており、トランジスタＴ４のゲートには、デルタシグマ型Ａ／Ｄ変換器４の入力信号が入力されるように接続されている。
【００８９】
そして、トランジスタＴ２とトランジスタＴ４との接続部が、比較器２６の出力部となり、検出信号Ｃｎが出力される。
【００９０】
図７は、半導体集積回路装置１におけるチップレイアウトの一例を示すレイアウト図である。
【００９１】
図７において、半導体チップＣＨの左上方には、デルタシグマ型Ａ／Ｄ変換器４がレイアウトされており、該デルタシグマ型Ａ／Ｄ変換器４の右側には、アナログ部３がレイアウトされている。そして、これらデルタシグマ型Ａ／Ｄ変換器４、ならびにアナログ部３の下方には、ＤＳＰ５がレイアウトされている。
【００９２】
また、半導体チップの下方の周辺部には、左側から右側にかけて、ＤＳＰ５の出力ピンＰ１〜Ｐｎ、およびＡＧＣ制御信号の出力ピンＰａｇｃがそれぞれ設けられている。
【００９３】
この場合、検出器２２は、連続時間系で高速に動作させる必要があるため、図示するように、半導体チップＣＨの左側上方の周辺部に設けられたアナログ入力ピンＡ１，Ａ２の近傍に配置することが望ましい。
【００９４】
一方、検出器２２をアナログ入力ピンＡ１，Ａ２から遠ざけて配置した際には、積分器１０〜１３のリセットが、積分器の積分期間以降となる場合があり、積分器へ大信号が入力される恐れが生じてしまうことになる。
【００９５】
それにより、本実施の形態によれば、デルタシグマ型Ａ／Ｄ変換器４の大信号レベルの入力信号が入力されても、その入力信号がループフィルタに入力される前に積分器１０〜１３をリセットするので。該ループフィルタ内を大信号が通過せず、定格信号入力レベル状態に戻った際に、デルタシグマ型Ａ／Ｄ変換器４を安定動作状態に復帰させることができる。
【００９６】
また、積分器１０〜１３をリセットした際に、スイッチ２４をＯＮすることにより、多ビット量子化器からなる開ループＡ／Ｄ変換器として動作するので、大信号レベルの入力信号のＡ／Ｄ変換を行うことが可能となり、後段のＤＳＰ５が信号レベルを検出できるようにすることができ、ＡＭ／ＦＭチューナの安定動作を実現することが可能となる。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９８】
たとえば、前記実施の形態では、フィードフォワードタイプのデルタシグマ型Ａ／Ｄ変換器４について記載したが、本発明は、ダイレクトパスを有するダイレクトフィードフォワードタイプのデルタシグマ型Ａ／Ｄ変換器４ａについても適用することができる。
【００９９】
図８は、ダイレクトフィードフォワードタイプのデルタシグマ型Ａ／Ｄ変換器４ａの構成を示すブロック図である。ここで、図中のＢ１２，Ｂ２２，Ｋ１２，Ｋ２２，Ｋ３２，Ｋ４２は係数である。
【０１００】
この場合、デルタシグマ型Ａ／Ｄ変換器４ａは、図２のデルタシグマ型Ａ／Ｄ変換器４からスイッチ２４を除いた構成と同じものであり、入力信号がスイッチ２４を介さずに直接加算器９に入力されるように接続されている。
【０１０１】
また、その他の接続構成は、図２と同様であるので、説明は省略する。さらに、動作についても、スイッチ２４を除いた図２と同様である。
【０１０２】
この構成では、スイッチを不要とすることができるので、回路規模を小さくすることができる。
【産業上の利用可能性】
【０１０３】
本発明は、デルタシグマ型Ａ／Ｄ変換器における安定動作技術に適している。
【図面の簡単な説明】
【０１０４】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたデルタシグマ型Ａ／Ｄ変換器の構成例を示すブロック図である。
【図３】図２のデルタシグマ型Ａ／Ｄ変換器に設けられた検出器、およびリセット制御コントローラの構成を示すブロック図である。
【図４】図３の検出器、およびリセット制御コントローラにおける信号タイミングを示すタイミングチャートである。
【図５】図２のデルタシグマ型Ａ／Ｄ変換器に設けられた積分器のリセット構成例を示した説明図である。
【図６】図２のデルタシグマ型Ａ／Ｄ変換器に設けられた比較器の一例を示す回路図である。
【図７】図１の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。
【図８】本発明の他の実施の形態によるデルタシグマ型Ａ／Ｄ変換器の構成例を示すブロック図である。
【符号の説明】
【０１０５】
１ 半導体集積回路装置
２ フロントエンド
３ アナログ部
４，４ａ デルタシグマ型Ａ／Ｄ変換器
５ ＤＳＰ
６〜８ 減算器
９ 加算器
１０〜１３ 積分器
１４ 量子化器
１５ Ｄ／Ａ変換器
１６，１７ フィードバック
１８〜２１ フィードフォワード
２２ 検出器
２３ リセット制御コントローラ
２４ スイッチ
２５，２６ 比較器
２７，２８ 論理和回路
２９ ラッチ／カウンタ
３０ オペアンプ
３１ フィードバックアンプ
３２，３３ 静電容量素子
ＳＷ１〜ＳＷ１０
Ｔ１〜Ｔ５ トランジスタ
Ａ１，Ａ２ アナログ入力ピン
Ｐ１〜Ｐｎ 出力ピン
Ｐａｇｃ 出力ピン
【特許請求の範囲】
【請求項１】
複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
リセット制御信号に基づいて、リセット動作を行う複数の積分器と、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、前記入力信号の振幅レベルが定格レベルよりも大きい場合に前記リセット制御信号を出力し、前記積分器をリセットする検出制御部と、
入力された信号をデジタル信号に変換して量子化する量子化器と、
前記リセット制御信号に基づいて、前記Ａ／Ｄ変換器の入力信号を前記量子化器に入力し、開ループＡ／Ｄ変換器として機能させる制御スイッチとを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記検出制御部は、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、
前記検出部から検出信号が出力された際に、前記積分器、および前記制御スイッチに前記リセット制御信号を出力するリセット制御部とよりなることを特徴とする半導体集積回路装置。
【請求項３】
複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
前記Ａ／Ｄ変換器の入力信号を直接、入力された信号をデジタル信号に変換して量子化する量子化器に入力する信号経路を有し、
リセット検出信号に基づいて、リセット動作を行う複数の積分器と、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、前記入力信号の振幅レベルが定格レベルよりも大きい場合にリセット検出信号を出力し、前記積分器をリセットする検出制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記検出制御部は、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、
前記検出部から検出信号が出力された際に、前記積分器にリセット制御信号を出力するリセット制御部とよりなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記積分器は、リセット動作の際に、前記積分器から出力される出力信号が、基準電位レベルとなることを特徴とする半導体集積回路装置。
【請求項１】
複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
リセット制御信号に基づいて、リセット動作を行う複数の積分器と、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、前記入力信号の振幅レベルが定格レベルよりも大きい場合に前記リセット制御信号を出力し、前記積分器をリセットする検出制御部と、
入力された信号をデジタル信号に変換して量子化する量子化器と、
前記リセット制御信号に基づいて、前記Ａ／Ｄ変換器の入力信号を前記量子化器に入力し、開ループＡ／Ｄ変換器として機能させる制御スイッチとを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記検出制御部は、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、
前記検出部から検出信号が出力された際に、前記積分器、および前記制御スイッチに前記リセット制御信号を出力するリセット制御部とよりなることを特徴とする半導体集積回路装置。
【請求項３】
複数の積分器を有するフィードフォーワードデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
前記Ａ／Ｄ変換器の入力信号を直接、入力された信号をデジタル信号に変換して量子化する量子化器に入力する信号経路を有し、
リセット検出信号に基づいて、リセット動作を行う複数の積分器と、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、前記入力信号の振幅レベルが定格レベルよりも大きい場合にリセット検出信号を出力し、前記積分器をリセットする検出制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記検出制御部は、
前記Ａ／Ｄ変換器の入力信号の振幅レベルを検出し、第１のしきい値よりも高い場合、または第２のしきい値よりも低い場合に検出信号を出力する検出部と、
前記検出部から検出信号が出力された際に、前記積分器にリセット制御信号を出力するリセット制御部とよりなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記積分器は、リセット動作の際に、前記積分器から出力される出力信号が、基準電位レベルとなることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１０９４３６（Ｐ２０１０−１０９４３６Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２７６７３４（Ｐ２００８−２７６７３４）
【出願日】平成２０年１０月２８日（２００８．１０．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月２８日（２００８．１０．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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