可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置
【課題】 １００μＡ程度の小さな書き込み電流で書き換えが可能な可変抵抗素子を実現し、駆動回路のトランジスタの小型化が可能な不揮発性半導体記憶装置を実現する。
【解決手段】
フォーミング処理時において可変抵抗素子に流れる電流量が、セット（低抵抗化）時に可変抵抗素子に流れる電流の最大値よりも小さくなるように、可変抵抗素子と直列に接続する選択トランジスタのバイアス条件を設定する。具体的には、不揮発性半導体記憶装置２において、制御回路２２が、フォーミング処理中の可変抵抗素子Ｒに流れる電流量の制限値Ｉｆｏｒｍが、少なくともセット時に可変抵抗素子Ｒに流れるべき最大電流量Ｉｓｅｔ以下となるように、フォーミング処理対象のメモリセルに印加すべきワード線電圧およびビット線電圧を設定し、当該電圧がメモリセルに印加されるように、電圧発生回路２３、ワード線デコーダ２４、及び、ビット線デコーダ２５を制御する。
【解決手段】
フォーミング処理時において可変抵抗素子に流れる電流量が、セット（低抵抗化）時に可変抵抗素子に流れる電流の最大値よりも小さくなるように、可変抵抗素子と直列に接続する選択トランジスタのバイアス条件を設定する。具体的には、不揮発性半導体記憶装置２において、制御回路２２が、フォーミング処理中の可変抵抗素子Ｒに流れる電流量の制限値Ｉｆｏｒｍが、少なくともセット時に可変抵抗素子Ｒに流れるべき最大電流量Ｉｓｅｔ以下となるように、フォーミング処理対象のメモリセルに印加すべきワード線電圧およびビット線電圧を設定し、当該電圧がメモリセルに印加されるように、電圧発生回路２３、ワード線デコーダ２４、及び、ビット線デコーダ２５を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極、第２電極、及び、当該両電極間に挟持された可変抵抗体によって構成される不揮発性の可変抵抗素子のフォーミング処理方法、及び、当該可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図６に示す。
【０００４】
図６に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセルが挙げられる。
【０００６】
図７は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
【０００７】
選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
【０００８】
図８は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０８内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。
【０００９】
上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【００１０】
又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。
【００１１】
更に、抵抗変化がおきる可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。
【００１２】
上記の金属酸化物を可変抵抗体として可変抵抗素子の抵抗スイッチングを安定に行うためには、可変抵抗素子の二つの電極界面のうち、いずれか一方のみをスイッチ領域とするのが望ましい。このため両端の電極材料に異なる電極を用い、一方の電極との界面をオーミック接合として非スイッチング界面とし、もう一方の電極との界面を例えばショットキー接合としてスイッチング界面とすることが望ましい。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献】
【００１４】
【非特許文献１】Liu, S.Q.ほか、"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films", Applied Physics Letters, Vol. 76, pp. 2749-2751, 2000年
【非特許文献２】H. Paginaほか、"Bistable Switching in Electroformed Metal-Insulator-Metal Devices", Phys. Stat. Sol. (a), Vol. 108, pp.11-65, 1998年
【非特許文献３】Baek, I.G.ほか、"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM 04, pp. 587-590, 2004年
【非特許文献４】K. Tsunodaほか、"Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V", IEDM 07, pp.767-770, 2007年
【発明の概要】
【発明が解決しようとする課題】
【００１５】
金属酸化物を可変抵抗体として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（以下、適宜「フィラメントパス」と称す）を形成しておく必要がある。上記の可変抵抗体内にフィラメントパスを形成する処理をフォーミング処理と呼んでいる。フォーミング処理は一種のソフトブレークダウンであり、このフォーミング処理によって形成されるフィラメントパスがその後の素子の電気特性を決定する。
【００１６】
一方、メモリセルアレイを高集積化、及び、大容量化するに当り、選択トランジスタ、及びデコーダ回路等のトランジスタを小型化することが不可欠である。これに伴い、トランジスタの駆動能力に応じた小さな書き換え電流でメモリ動作を行うことが必要とされる。一つの目安として、書き換え電流を１００μＡ以下に抑えることが望ましい。
【００１７】
上述の通り、可変抵抗素子のスイッチング特性は、フォーミング処理により（より詳細には、フォーミング処理により形成されるフィラメントパスにより）決まる。しかしながら、書き換え電流が小さく抑えられ、且つ、安定にスイッチング動作を行うことを可能とするために、可変抵抗素子に対しどのような条件でフォーミング処理を行ったらよいのかがこれまで明らかにされていないため、当該可変抵抗素子を用いた大容量の不揮発性半導体装置を実現することが困難であった。
【００１８】
非特許文献４に示す例では、トランジスタを用いて電流制限を行うことにより、リセット電流を１００μＡ以下に抑えることができることが示されている。しかし、上記は直流バイアスを印加してスイッチングさせる場合のシミュレーション結果であり、メモリセルアレイで使用される短パルススイッチングにおいて、制限電流を小さくしていった際のスイッチングの安定性とフォーミング処理条件との関係については全く言及されていない。
【００１９】
上記の従来技術における問題を鑑み、本発明は、書き換え電流を抑えつつ、且つ、安定したスイッチング動作を可能とする可変抵抗素子のフォーミング処理方法、及び、当該可変抵抗素子を備えた不揮発性半導体記憶装置を実現することをその目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る可変抵抗素子のフォーミング処理方法は、
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記選択トランジスタの入出力端子対の一端と接続してなるメモリ回路において、当該メモリ回路の前記可変抵抗素子を、製造直後の初期高抵抗状態から、前記第１及び第２電極間の抵抗状態が電気的ストレスにより二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れるべき最大電流量以下となるように、前記トランジスタのバイアス条件を設定することを特徴とする。
【００２１】
更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れるべき最大電流量に対して８割以下となるように、前記フォーミング処理時の前記トランジスタのバイアス条件を設定することが好ましい。
【００２２】
更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が１００μＡ以下になるように、前記トランジスタのバイアス条件を設定することが好ましい。
【００２３】
更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記可変抵抗体が、Ｈｆ酸化物を含んでなることが好ましい。
【００２４】
そして、上記のフォーミング処理方法を実施した前記可変抵抗素子を、行または列方向に配列してメモリセルアレイを構成し、不揮発性半導体記憶装置を構成することができる。
【００２５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、選択トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記選択トランジスタの入出力端子対の一端と接続してなる複数のメモリセルを、行または列方向に配列してなるメモリセルアレイを備える不揮発性半導体記憶装置において、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れる電流量の最大値以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする。
【００２６】
更に、本発明に係る不揮発性半導体記憶装置は、前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量の最大値に対して８割以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることが好ましい。
【００２７】
更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量が、１００μＡ以下になるように、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることが好ましい。
【００２８】
更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗体が、Ｈｆ酸化物を含んでなることが好ましい。
【発明の効果】
【００２９】
以下に、本発明に至る経緯につき、詳細に説明する。
【００３０】
本願発明者らは、鋭意研究により、安定的にスイッチングが可能な可変抵抗素子のフォーミング処理の条件として、フォーミング時に流れる電流とセット（低抵抗化）時に流れる電流との間に相関があることを見出した。
【００３１】
実験に用いた可変抵抗素子の構造を図１に示す。図１に示す可変抵抗素子１は、絶縁膜１１に埋め込まれた第１電極１２上に、層間絶縁膜１５を貫通する開口部１６が形成され、当該開口部１６を覆うように、可変抵抗体１３及び第２電極１４がパターニングされてなる。尚、第１電極１２、可変抵抗体１３、及び、第２電極１４の材料は、夫々、窒化チタン（ＴｉＮ）、酸化ハフニウム（ＨｆＯｘ）、タンタル（Ｔａ）であり、可変抵抗体の膜厚は３ｎｍ、開口部１６の直径は０．４μｍである。
【００３２】
上記の可変抵抗素子１にトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）を直列に接続し、可変抵抗素子に流れる電流を一定値Ｉｆｏｒｍ以下に制限しながら、フォーミング処理を行い、その後、セット時においてトランジスタを用いて可変抵抗素子に流れる電流を一定値Ｉｓｅｔ以下に制限しながら、セット動作（低抵抗化）およびリセット動作（高抵抗化）を繰り返した場合の抵抗値の変化を図２に示す。フォーミング処理、セット、リセット、及び、読み出し動作の各動作時における電圧印加条件を図３に示す。フォーミング処理、セット時においては、トランジスタのゲート端子に印加される電圧Ｖｇ１或いはＶｇ２を制御することにより、可変抵抗素子１に流すことのできる最大の電流量が制御される。
【００３３】
図３に示す例では、フォーミング処理時において、可変抵抗素子１とトランジスタの直列回路に４Ｖを印加した状態でゲート端子に電圧Ｖｇ１として１．６Ｖを印加すると可変抵抗素子に流れる電流が５０μＡ以下に制限され、Ｖｇ１として２Ｖを印加すると可変抵抗素子に流れる電流が１００μＡ以下に制限される。また、セット時において、可変抵抗素子１とトランジスタの直列回路に３Ｖを印加した状態でゲート端子に電圧Ｖｇ２として１．６Ｖを印加すると可変抵抗素子に流れる電流が５０μＡ以下に制限され、Ｖｇ２として２Ｖを印加すると可変抵抗素子に流れる電流が１００μＡ以下に制限される。
【００３４】
図２に戻って、フォーミング処理時の電流を２００μＡ以下に制限し、４Ｖ、５０μ秒のフォーミング電圧パルスを印加した場合（図２の右列）、セット時の電流を２００μＡ以下に制限した場合は３Ｖ、５０ｎｓｅｃの短パルスで安定なスイッチング動作が可能であるが、セット時の電流を５０μＡ以下に制限した場合はスイッチング動作ができていないことが分かる。セット時の電流を１００μＡ以下に制限した場合は、スイッチング動作はできているが、抵抗値のばらつきが大きく、安定なスイッチング動作に必要な１０倍以上の抵抗変化比（高抵抗状態と低抵抗状態の抵抗比）を確保できていない。
【００３５】
一方、フォーミング処理時の電流を１００μＡ以下に制限した場合（図２の中列）は、セット時の電流を２００μＡ以下、或いは、１００μＡ以下に制限した場合は安定なスイッチング動作が可能であるが、セット時の電流を５０μＡ以下に制限した場合は安定なスイッチング動作ができていないことが分かる。
【００３６】
一方、フォーミング処理時の電流を５０μＡ以下に制限した場合（図２の左列）は、セット時の電流Ｉｓｅｔを５０μＡ以下に制限した場合であっても、３Ｖ、５０ｎｓｅｃの短パルスで安定なスイッチングを示した。
【００３７】
以上より、フォーミング処理時の制限電流Ｉｆｏｒｍに応じて、安定なスイッチング動作が可能となるセット時の制限電流Ｉｓｅｔに下限値が存在し、Ｉｆｏｒｍを小さくするほどＩｓｅｔの下限値が小さくなり、より小さなセット電流で安定スイッチングが可能になることが分かる。また、セット時の制限電流Ｉｓｅｔに応じて、当該制限電流Ｉｓｅｔ以下で安定スイッチングを可能とするために必要なフォーミング処理時の制限電流Ｉｆｏｒｍに上限値が存在し、Ｉｓｅｔを小さく設定するほどＩｆｏｒｍを小さく設定してフォーミング処理を行う必要があることが分かる。そして、図２より、少なくともＩｆｏｒｍ≦Ｉｓｅｔであれば、安定なスイッチング動作が可能であることが分かる。
【００３８】
図４に、フォーミング処理時の電流を１０μＡ以下、１５μＡ以下、２５μＡ以下、４０μＡ以下、及び、５０μＡ以下に制限してフォーミング処理を行った５種類の可変抵抗素子１について、セット時の制限電流Ｉｓｅｔを５０μＡ以下に制限して１００回スイッチングを行った際のリセット後の高抵抗状態の抵抗値（ＲＨ）とセット後の低抵抗状態の抵抗値（ＲＬ）の累積頻度分布を示す。図４に示すように、フォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔより小さくすればするほど、抵抗値のばらつきが低減され、スイッチング特性に優れた素子を実現できることが分かる。好ましくはフォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔの８割以下に、更により好ましくはフォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔの半分以下に抑えることで、抵抗値のばらつきが低減され、スイッチング特性に優れた素子を実現できる。
【００３９】
従って、フォーミング処理時の制限電流Ｉｆｏｒｍをセット時の制限電流Ｉｓｅｔ以下に絞ることで、可変抵抗素子の安定なスイッチングが可能となるとともに、リセット時に流れる電流もＩｓｅｔに応じて低減される。これにより、書き換え電流が抑えられ、且つ、安定したスイッチング動作を可能とする可変抵抗素子を実現できる。そして、当該可変抵抗素子を記憶素子として用いることで、選択トランジスタや駆動回路等のトランジスタの小型化が可能となり、大容量の不揮発性半導体装置の実現が容易となる。
【図面の簡単な説明】
【００４０】
【図１】可変抵抗素子の一例の構造を示す断面模式図。
【図２】フォーミング処理時の制限電流Ｉｆｏｒｍとセット時の制限電流Ｉｓｅｔを変えてフォーミング処理、セット動作を行った各可変抵抗素子のスイッチング特性を示す図。
【図３】フォーミング処理、セット、リセット、及び、読み出しの各動作において、可変抵抗素子とトランジスタの直列回路への電圧印加条件を示す図。
【図４】フォーミング処理時の制限電流Ｉｆｏｒｍをセット時の制限電流Ｉｓｅｔよりも小さくしてフォーミング処理を行った可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。
【図５】本発明に係る不揮発性半導体記憶装置の回路構成の一例を示す図。
【図６】従来構成の可変抵抗素子の素子構造を示す模式図。
【図７】１Ｔ１Ｒ型メモリセルの一構成例を示す等価回路図。
【図８】１Ｒ型のメモリセルの一構成例を示す等価回路図。
【発明を実施するための形態】
【００４１】
〈第１実施形態〉
図５は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置２」と称す）の概略の構成例を示す回路ブロック図である。図５に示すように、本発明装置２は、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えて構成される。
【００４２】
メモリセルアレイ２１は、可変抵抗素子Ｒ（例えば、図１の可変抵抗素子１）を含むメモリセルを行及び列方向に夫々複数マトリクス状に配置し、列方向に延伸するビット線により同一列に属するメモリセルが、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続されて構成される。個々のメモリセルにおいて、可変抵抗素子Ｒの両端の電極の一方と選択トランジスタＴの入出力端子対（ソース及びドレイン）の一方が接続され、トランジスタと接続しない可変抵抗素子Ｒの電極の他方が列方向に延伸するビット線に接続され、可変抵抗素子Ｒと接続しないトランジスタＴの入出力端子対の他方が接地電圧を供給するための共通のソース線に接続され、トランジスタＴのゲート端子同士が行方向に延伸するワード線に接続されて、１Ｔ１Ｒ構造のメモリセルアレイ（図７参照）が構成されている。ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み（セット）、消去（リセット）、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。本実施形態では、書き込み及びフォーミング処理の各動作において、各メモリセルの可変抵抗素子Ｒに流れる電流量が選択トランジスタＴにより制限され、フォーミング処理時に流れる電流量の最大値が書き込み時に流れる電流量の最大値以下となるように、フォーミング処理および書き込み時の選択トランジスタＴのバイアス条件が設定されている。
【００４３】
制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。図５に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００４４】
電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。
【００４５】
ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。
【００４６】
ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。
【００４７】
本実施形態において、制御回路２２は、フォーミング処理時において、メモリセル内の選択トランジスタのオン抵抗を選択ワード線電圧および選択ビット線電圧により制御することにより、或いは、ワード線デコーダ２４又はビット線デコーダ２５内の、ワード線又はビット線を選択するための切替トランジスタのオン抵抗等を制御することにより、フォーミング処理中の可変抵抗素子Ｒに流れる電流量を制限する。具体的には、制御回路２２は、フォーミング処理中の可変抵抗素子Ｒに流れる電流量の制限値Ｉｆｏｒｍが、少なくともセット時に可変抵抗素子Ｒに流れるべき最大電流量Ｉｓｅｔ以下となるように、好ましくは当該Ｉｆｏｒｍが当該Ｉｓｅｔに対して８割以下、更により好ましくは半分以下になるように、選択ワード線電圧および選択ビット線電圧を設定し、当該選択ワード線電圧および当該選択ビット線電圧が動作対象のメモリセルに印加されるように、電圧発生回路２３、ワード線デコーダ２４、及び、ビット線デコーダ２５を制御する。
【００４８】
本発明装置２では、フォーミング処理時に可変抵抗素子に流れる制限電流Ｉｆｏｒｍをセット時に流れる最大電流Ｉｓｅｔ以下に抑えることで、セット電流をＩｓｅｔ以下に抑えつつ安定なスイッチングが可能となるとともに、リセット時に流れる電流もＩｓｅｔに応じて低減される。これにより、書き換え電流が抑えられるため、選択トランジスタや駆動回路等のトランジスタの小型化が可能となり、大容量の不揮発性半導体装置が実現される。
【００４９】
尚、当該メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。
【００５０】
尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。更に、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧を各ソース線に各別に印加するソース線デコーダ２６（図示せず）を備えることで、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択することが可能になる。当該ソース線デコーダ２６は、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。
【００５１】
また、上記実施形態において、可変抵抗体がＨｆ酸化物で構成されている可変抵抗素子の場合のフォーミング処理方法について説明したが、本発明はこれに限られるものではない。フォーミング処理では、高抵抗の絶縁体である可変抵抗体材料を絶縁破壊させるため、スイッチングに用いる電圧よりも高い電圧条件を用いる。その結果、電流制限を行わないフォーミング処理では、スパイク電流が発生し易くなり、フォーミング後のフィラメントパスの状態のばらつき要因となる。同時に、当該フィラメントパスのばらつきがスイッチングを不安定にさせる。一方、一度フィラメントパスが形成された後に行うセットは、フォーミング処理に用いる電圧よりも低い電圧条件で行うため、スパイク電流が抑制され、より制御された電流を流すことができる。セット電流がフォーミング時の電流より大きければ、この制御された電流により、最終的に均一なフィラメントを形成することができる。これにより、安定かつ均一なスイッチングが実現できる。
【００５２】
したがって、フォーミング処理により可変抵抗体にフィラメントパスが生成され、スイッチング動作が可能になる特性を有する可変抵抗素子であれば、フォーミング時における制限電流値Ｉｆｏｒｍがセット時の制限電流Ｉｓｅｔ以下になるように、フォーミング処理時の選択トランジスタのバイアス条件を設定してフォーミング処理を行うことで、セット電流をＩｓｅｔ以下に抑えつつ安定なスイッチングが可能な可変抵抗素子を実現でき、小型で大容量の不揮発性半導体装置を実現できる。具体的には、可変抵抗体の材料として、例えば、Ｈｆ酸化物のほか、Ｈｆの酸窒化物、又は、Ａｌ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの中から選択される金属の酸化物もしくは酸窒化物であれば本発明を適用可能である。また、第１電極および第２電極を構成する材料についても、ＴｉＮとＴａの組み合わせに限られるものではなく、スイッチング動作を示すことが可能な任意の電極材料の組み合わせで利用可能である。
【００５３】
また、可変抵抗素子の構造についても、本発明は図１或いは図６の構成に限定されるものではなく、電極間に可変抵抗体が挟持されている任意の構造の可変抵抗素子を備える不揮発性半導体記憶装置において適用可能である。
【００５４】
更に、上記実施形態では、制御回路２２がフォーミング処理における制限電流Ｉｆｏｒｍの設定を行っているが、制御回路２２とは別にフォーミング制御用の回路を設け、当該回路がフォーミング処理時の制限電流Ｉｆｏｒｍを設定する構成としても構わない。尚、可変抵抗素子の電流制限は、１Ｔ１Ｒメモリセルの選択トランジスタだけでなく、メモリアレイ外側の周辺回路（例えば、ワード線デコーダ又はビット線デコーダ）内の電流制限素子でも行うことができる。従って、１Ｒ構造のメモリセルアレイ（図８参照）であっても、本発明を実施することは可能である。
【産業上の利用可能性】
【００５５】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【００５６】
１： 可変抵抗素子
２： 本発明に係る不揮発性半導体記憶装置
１１： 絶縁膜
１２： 第１電極
１３： 可変抵抗体
１４： 第２電極
１５： 層間絶縁膜
１６： 開口部
２１，１０４，１０８： メモリセルアレイ
２２： 制御回路
２３： 電圧発生回路
２４，１０６： ワード線デコーダ
２５，１０５： ビット線デコーダ
２６，１０７： ソース線デコーダ
１０１： 上部電極
１０２： 可変抵抗体
１０３： 下部電極
ＢＬ１〜ＢＬｍ： ビット線
Ｒ： 可変抵抗素子
ＳＬ１〜ＳＬｎ： ソース線
Ｔ： 選択トランジスタ
ＷＬ１〜ＷＬｎ： ワード線
【技術分野】
【０００１】
本発明は、第１電極、第２電極、及び、当該両電極間に挟持された可変抵抗体によって構成される不揮発性の可変抵抗素子のフォーミング処理方法、及び、当該可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図６に示す。
【０００４】
図６に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセルが挙げられる。
【０００６】
図７は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
【０００７】
選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
【０００８】
図８は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０８内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。
【０００９】
上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【００１０】
又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。
【００１１】
更に、抵抗変化がおきる可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。
【００１２】
上記の金属酸化物を可変抵抗体として可変抵抗素子の抵抗スイッチングを安定に行うためには、可変抵抗素子の二つの電極界面のうち、いずれか一方のみをスイッチ領域とするのが望ましい。このため両端の電極材料に異なる電極を用い、一方の電極との界面をオーミック接合として非スイッチング界面とし、もう一方の電極との界面を例えばショットキー接合としてスイッチング界面とすることが望ましい。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献】
【００１４】
【非特許文献１】Liu, S.Q.ほか、"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films", Applied Physics Letters, Vol. 76, pp. 2749-2751, 2000年
【非特許文献２】H. Paginaほか、"Bistable Switching in Electroformed Metal-Insulator-Metal Devices", Phys. Stat. Sol. (a), Vol. 108, pp.11-65, 1998年
【非特許文献３】Baek, I.G.ほか、"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM 04, pp. 587-590, 2004年
【非特許文献４】K. Tsunodaほか、"Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V", IEDM 07, pp.767-770, 2007年
【発明の概要】
【発明が解決しようとする課題】
【００１５】
金属酸化物を可変抵抗体として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（以下、適宜「フィラメントパス」と称す）を形成しておく必要がある。上記の可変抵抗体内にフィラメントパスを形成する処理をフォーミング処理と呼んでいる。フォーミング処理は一種のソフトブレークダウンであり、このフォーミング処理によって形成されるフィラメントパスがその後の素子の電気特性を決定する。
【００１６】
一方、メモリセルアレイを高集積化、及び、大容量化するに当り、選択トランジスタ、及びデコーダ回路等のトランジスタを小型化することが不可欠である。これに伴い、トランジスタの駆動能力に応じた小さな書き換え電流でメモリ動作を行うことが必要とされる。一つの目安として、書き換え電流を１００μＡ以下に抑えることが望ましい。
【００１７】
上述の通り、可変抵抗素子のスイッチング特性は、フォーミング処理により（より詳細には、フォーミング処理により形成されるフィラメントパスにより）決まる。しかしながら、書き換え電流が小さく抑えられ、且つ、安定にスイッチング動作を行うことを可能とするために、可変抵抗素子に対しどのような条件でフォーミング処理を行ったらよいのかがこれまで明らかにされていないため、当該可変抵抗素子を用いた大容量の不揮発性半導体装置を実現することが困難であった。
【００１８】
非特許文献４に示す例では、トランジスタを用いて電流制限を行うことにより、リセット電流を１００μＡ以下に抑えることができることが示されている。しかし、上記は直流バイアスを印加してスイッチングさせる場合のシミュレーション結果であり、メモリセルアレイで使用される短パルススイッチングにおいて、制限電流を小さくしていった際のスイッチングの安定性とフォーミング処理条件との関係については全く言及されていない。
【００１９】
上記の従来技術における問題を鑑み、本発明は、書き換え電流を抑えつつ、且つ、安定したスイッチング動作を可能とする可変抵抗素子のフォーミング処理方法、及び、当該可変抵抗素子を備えた不揮発性半導体記憶装置を実現することをその目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る可変抵抗素子のフォーミング処理方法は、
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記選択トランジスタの入出力端子対の一端と接続してなるメモリ回路において、当該メモリ回路の前記可変抵抗素子を、製造直後の初期高抵抗状態から、前記第１及び第２電極間の抵抗状態が電気的ストレスにより二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れるべき最大電流量以下となるように、前記トランジスタのバイアス条件を設定することを特徴とする。
【００２１】
更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れるべき最大電流量に対して８割以下となるように、前記フォーミング処理時の前記トランジスタのバイアス条件を設定することが好ましい。
【００２２】
更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が１００μＡ以下になるように、前記トランジスタのバイアス条件を設定することが好ましい。
【００２３】
更に、本発明に係る可変抵抗素子のフォーミング処理方法は、前記可変抵抗体が、Ｈｆ酸化物を含んでなることが好ましい。
【００２４】
そして、上記のフォーミング処理方法を実施した前記可変抵抗素子を、行または列方向に配列してメモリセルアレイを構成し、不揮発性半導体記憶装置を構成することができる。
【００２５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、選択トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記選択トランジスタの入出力端子対の一端と接続してなる複数のメモリセルを、行または列方向に配列してなるメモリセルアレイを備える不揮発性半導体記憶装置において、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れる電流量の最大値以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする。
【００２６】
更に、本発明に係る不揮発性半導体記憶装置は、前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量の最大値に対して８割以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることが好ましい。
【００２７】
更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量が、１００μＡ以下になるように、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることが好ましい。
【００２８】
更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗体が、Ｈｆ酸化物を含んでなることが好ましい。
【発明の効果】
【００２９】
以下に、本発明に至る経緯につき、詳細に説明する。
【００３０】
本願発明者らは、鋭意研究により、安定的にスイッチングが可能な可変抵抗素子のフォーミング処理の条件として、フォーミング時に流れる電流とセット（低抵抗化）時に流れる電流との間に相関があることを見出した。
【００３１】
実験に用いた可変抵抗素子の構造を図１に示す。図１に示す可変抵抗素子１は、絶縁膜１１に埋め込まれた第１電極１２上に、層間絶縁膜１５を貫通する開口部１６が形成され、当該開口部１６を覆うように、可変抵抗体１３及び第２電極１４がパターニングされてなる。尚、第１電極１２、可変抵抗体１３、及び、第２電極１４の材料は、夫々、窒化チタン（ＴｉＮ）、酸化ハフニウム（ＨｆＯｘ）、タンタル（Ｔａ）であり、可変抵抗体の膜厚は３ｎｍ、開口部１６の直径は０．４μｍである。
【００３２】
上記の可変抵抗素子１にトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）を直列に接続し、可変抵抗素子に流れる電流を一定値Ｉｆｏｒｍ以下に制限しながら、フォーミング処理を行い、その後、セット時においてトランジスタを用いて可変抵抗素子に流れる電流を一定値Ｉｓｅｔ以下に制限しながら、セット動作（低抵抗化）およびリセット動作（高抵抗化）を繰り返した場合の抵抗値の変化を図２に示す。フォーミング処理、セット、リセット、及び、読み出し動作の各動作時における電圧印加条件を図３に示す。フォーミング処理、セット時においては、トランジスタのゲート端子に印加される電圧Ｖｇ１或いはＶｇ２を制御することにより、可変抵抗素子１に流すことのできる最大の電流量が制御される。
【００３３】
図３に示す例では、フォーミング処理時において、可変抵抗素子１とトランジスタの直列回路に４Ｖを印加した状態でゲート端子に電圧Ｖｇ１として１．６Ｖを印加すると可変抵抗素子に流れる電流が５０μＡ以下に制限され、Ｖｇ１として２Ｖを印加すると可変抵抗素子に流れる電流が１００μＡ以下に制限される。また、セット時において、可変抵抗素子１とトランジスタの直列回路に３Ｖを印加した状態でゲート端子に電圧Ｖｇ２として１．６Ｖを印加すると可変抵抗素子に流れる電流が５０μＡ以下に制限され、Ｖｇ２として２Ｖを印加すると可変抵抗素子に流れる電流が１００μＡ以下に制限される。
【００３４】
図２に戻って、フォーミング処理時の電流を２００μＡ以下に制限し、４Ｖ、５０μ秒のフォーミング電圧パルスを印加した場合（図２の右列）、セット時の電流を２００μＡ以下に制限した場合は３Ｖ、５０ｎｓｅｃの短パルスで安定なスイッチング動作が可能であるが、セット時の電流を５０μＡ以下に制限した場合はスイッチング動作ができていないことが分かる。セット時の電流を１００μＡ以下に制限した場合は、スイッチング動作はできているが、抵抗値のばらつきが大きく、安定なスイッチング動作に必要な１０倍以上の抵抗変化比（高抵抗状態と低抵抗状態の抵抗比）を確保できていない。
【００３５】
一方、フォーミング処理時の電流を１００μＡ以下に制限した場合（図２の中列）は、セット時の電流を２００μＡ以下、或いは、１００μＡ以下に制限した場合は安定なスイッチング動作が可能であるが、セット時の電流を５０μＡ以下に制限した場合は安定なスイッチング動作ができていないことが分かる。
【００３６】
一方、フォーミング処理時の電流を５０μＡ以下に制限した場合（図２の左列）は、セット時の電流Ｉｓｅｔを５０μＡ以下に制限した場合であっても、３Ｖ、５０ｎｓｅｃの短パルスで安定なスイッチングを示した。
【００３７】
以上より、フォーミング処理時の制限電流Ｉｆｏｒｍに応じて、安定なスイッチング動作が可能となるセット時の制限電流Ｉｓｅｔに下限値が存在し、Ｉｆｏｒｍを小さくするほどＩｓｅｔの下限値が小さくなり、より小さなセット電流で安定スイッチングが可能になることが分かる。また、セット時の制限電流Ｉｓｅｔに応じて、当該制限電流Ｉｓｅｔ以下で安定スイッチングを可能とするために必要なフォーミング処理時の制限電流Ｉｆｏｒｍに上限値が存在し、Ｉｓｅｔを小さく設定するほどＩｆｏｒｍを小さく設定してフォーミング処理を行う必要があることが分かる。そして、図２より、少なくともＩｆｏｒｍ≦Ｉｓｅｔであれば、安定なスイッチング動作が可能であることが分かる。
【００３８】
図４に、フォーミング処理時の電流を１０μＡ以下、１５μＡ以下、２５μＡ以下、４０μＡ以下、及び、５０μＡ以下に制限してフォーミング処理を行った５種類の可変抵抗素子１について、セット時の制限電流Ｉｓｅｔを５０μＡ以下に制限して１００回スイッチングを行った際のリセット後の高抵抗状態の抵抗値（ＲＨ）とセット後の低抵抗状態の抵抗値（ＲＬ）の累積頻度分布を示す。図４に示すように、フォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔより小さくすればするほど、抵抗値のばらつきが低減され、スイッチング特性に優れた素子を実現できることが分かる。好ましくはフォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔの８割以下に、更により好ましくはフォーミング制限電流Ｉｆｏｒｍをセット制限電流Ｉｓｅｔの半分以下に抑えることで、抵抗値のばらつきが低減され、スイッチング特性に優れた素子を実現できる。
【００３９】
従って、フォーミング処理時の制限電流Ｉｆｏｒｍをセット時の制限電流Ｉｓｅｔ以下に絞ることで、可変抵抗素子の安定なスイッチングが可能となるとともに、リセット時に流れる電流もＩｓｅｔに応じて低減される。これにより、書き換え電流が抑えられ、且つ、安定したスイッチング動作を可能とする可変抵抗素子を実現できる。そして、当該可変抵抗素子を記憶素子として用いることで、選択トランジスタや駆動回路等のトランジスタの小型化が可能となり、大容量の不揮発性半導体装置の実現が容易となる。
【図面の簡単な説明】
【００４０】
【図１】可変抵抗素子の一例の構造を示す断面模式図。
【図２】フォーミング処理時の制限電流Ｉｆｏｒｍとセット時の制限電流Ｉｓｅｔを変えてフォーミング処理、セット動作を行った各可変抵抗素子のスイッチング特性を示す図。
【図３】フォーミング処理、セット、リセット、及び、読み出しの各動作において、可変抵抗素子とトランジスタの直列回路への電圧印加条件を示す図。
【図４】フォーミング処理時の制限電流Ｉｆｏｒｍをセット時の制限電流Ｉｓｅｔよりも小さくしてフォーミング処理を行った可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。
【図５】本発明に係る不揮発性半導体記憶装置の回路構成の一例を示す図。
【図６】従来構成の可変抵抗素子の素子構造を示す模式図。
【図７】１Ｔ１Ｒ型メモリセルの一構成例を示す等価回路図。
【図８】１Ｒ型のメモリセルの一構成例を示す等価回路図。
【発明を実施するための形態】
【００４１】
〈第１実施形態〉
図５は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置２」と称す）の概略の構成例を示す回路ブロック図である。図５に示すように、本発明装置２は、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えて構成される。
【００４２】
メモリセルアレイ２１は、可変抵抗素子Ｒ（例えば、図１の可変抵抗素子１）を含むメモリセルを行及び列方向に夫々複数マトリクス状に配置し、列方向に延伸するビット線により同一列に属するメモリセルが、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続されて構成される。個々のメモリセルにおいて、可変抵抗素子Ｒの両端の電極の一方と選択トランジスタＴの入出力端子対（ソース及びドレイン）の一方が接続され、トランジスタと接続しない可変抵抗素子Ｒの電極の他方が列方向に延伸するビット線に接続され、可変抵抗素子Ｒと接続しないトランジスタＴの入出力端子対の他方が接地電圧を供給するための共通のソース線に接続され、トランジスタＴのゲート端子同士が行方向に延伸するワード線に接続されて、１Ｔ１Ｒ構造のメモリセルアレイ（図７参照）が構成されている。ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み（セット）、消去（リセット）、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。本実施形態では、書き込み及びフォーミング処理の各動作において、各メモリセルの可変抵抗素子Ｒに流れる電流量が選択トランジスタＴにより制限され、フォーミング処理時に流れる電流量の最大値が書き込み時に流れる電流量の最大値以下となるように、フォーミング処理および書き込み時の選択トランジスタＴのバイアス条件が設定されている。
【００４３】
制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。図５に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００４４】
電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。
【００４５】
ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。
【００４６】
ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。
【００４７】
本実施形態において、制御回路２２は、フォーミング処理時において、メモリセル内の選択トランジスタのオン抵抗を選択ワード線電圧および選択ビット線電圧により制御することにより、或いは、ワード線デコーダ２４又はビット線デコーダ２５内の、ワード線又はビット線を選択するための切替トランジスタのオン抵抗等を制御することにより、フォーミング処理中の可変抵抗素子Ｒに流れる電流量を制限する。具体的には、制御回路２２は、フォーミング処理中の可変抵抗素子Ｒに流れる電流量の制限値Ｉｆｏｒｍが、少なくともセット時に可変抵抗素子Ｒに流れるべき最大電流量Ｉｓｅｔ以下となるように、好ましくは当該Ｉｆｏｒｍが当該Ｉｓｅｔに対して８割以下、更により好ましくは半分以下になるように、選択ワード線電圧および選択ビット線電圧を設定し、当該選択ワード線電圧および当該選択ビット線電圧が動作対象のメモリセルに印加されるように、電圧発生回路２３、ワード線デコーダ２４、及び、ビット線デコーダ２５を制御する。
【００４８】
本発明装置２では、フォーミング処理時に可変抵抗素子に流れる制限電流Ｉｆｏｒｍをセット時に流れる最大電流Ｉｓｅｔ以下に抑えることで、セット電流をＩｓｅｔ以下に抑えつつ安定なスイッチングが可能となるとともに、リセット時に流れる電流もＩｓｅｔに応じて低減される。これにより、書き換え電流が抑えられるため、選択トランジスタや駆動回路等のトランジスタの小型化が可能となり、大容量の不揮発性半導体装置が実現される。
【００４９】
尚、当該メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。
【００５０】
尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。更に、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧を各ソース線に各別に印加するソース線デコーダ２６（図示せず）を備えることで、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択することが可能になる。当該ソース線デコーダ２６は、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。
【００５１】
また、上記実施形態において、可変抵抗体がＨｆ酸化物で構成されている可変抵抗素子の場合のフォーミング処理方法について説明したが、本発明はこれに限られるものではない。フォーミング処理では、高抵抗の絶縁体である可変抵抗体材料を絶縁破壊させるため、スイッチングに用いる電圧よりも高い電圧条件を用いる。その結果、電流制限を行わないフォーミング処理では、スパイク電流が発生し易くなり、フォーミング後のフィラメントパスの状態のばらつき要因となる。同時に、当該フィラメントパスのばらつきがスイッチングを不安定にさせる。一方、一度フィラメントパスが形成された後に行うセットは、フォーミング処理に用いる電圧よりも低い電圧条件で行うため、スパイク電流が抑制され、より制御された電流を流すことができる。セット電流がフォーミング時の電流より大きければ、この制御された電流により、最終的に均一なフィラメントを形成することができる。これにより、安定かつ均一なスイッチングが実現できる。
【００５２】
したがって、フォーミング処理により可変抵抗体にフィラメントパスが生成され、スイッチング動作が可能になる特性を有する可変抵抗素子であれば、フォーミング時における制限電流値Ｉｆｏｒｍがセット時の制限電流Ｉｓｅｔ以下になるように、フォーミング処理時の選択トランジスタのバイアス条件を設定してフォーミング処理を行うことで、セット電流をＩｓｅｔ以下に抑えつつ安定なスイッチングが可能な可変抵抗素子を実現でき、小型で大容量の不揮発性半導体装置を実現できる。具体的には、可変抵抗体の材料として、例えば、Ｈｆ酸化物のほか、Ｈｆの酸窒化物、又は、Ａｌ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの中から選択される金属の酸化物もしくは酸窒化物であれば本発明を適用可能である。また、第１電極および第２電極を構成する材料についても、ＴｉＮとＴａの組み合わせに限られるものではなく、スイッチング動作を示すことが可能な任意の電極材料の組み合わせで利用可能である。
【００５３】
また、可変抵抗素子の構造についても、本発明は図１或いは図６の構成に限定されるものではなく、電極間に可変抵抗体が挟持されている任意の構造の可変抵抗素子を備える不揮発性半導体記憶装置において適用可能である。
【００５４】
更に、上記実施形態では、制御回路２２がフォーミング処理における制限電流Ｉｆｏｒｍの設定を行っているが、制御回路２２とは別にフォーミング制御用の回路を設け、当該回路がフォーミング処理時の制限電流Ｉｆｏｒｍを設定する構成としても構わない。尚、可変抵抗素子の電流制限は、１Ｔ１Ｒメモリセルの選択トランジスタだけでなく、メモリアレイ外側の周辺回路（例えば、ワード線デコーダ又はビット線デコーダ）内の電流制限素子でも行うことができる。従って、１Ｒ構造のメモリセルアレイ（図８参照）であっても、本発明を実施することは可能である。
【産業上の利用可能性】
【００５５】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【００５６】
１： 可変抵抗素子
２： 本発明に係る不揮発性半導体記憶装置
１１： 絶縁膜
１２： 第１電極
１３： 可変抵抗体
１４： 第２電極
１５： 層間絶縁膜
１６： 開口部
２１，１０４，１０８： メモリセルアレイ
２２： 制御回路
２３： 電圧発生回路
２４，１０６： ワード線デコーダ
２５，１０５： ビット線デコーダ
２６，１０７： ソース線デコーダ
１０１： 上部電極
１０２： 可変抵抗体
１０３： 下部電極
ＢＬ１〜ＢＬｍ： ビット線
Ｒ： 可変抵抗素子
ＳＬ１〜ＳＬｎ： ソース線
Ｔ： 選択トランジスタ
ＷＬ１〜ＷＬｎ： ワード線
【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記トランジスタの入出力端子対の一端と接続してなるメモリ回路において、当該メモリ回路の前記可変抵抗素子を、製造直後の初期高抵抗状態から、前記第１及び第２電極間の抵抗状態が電気的ストレスにより二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れるべき最大電流量以下となるように、前記トランジスタのバイアス条件を設定することを特徴とする可変抵抗素子のフォーミング処理方法。
【請求項２】
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れるべき最大電流量に対して８割以下となるように、前記フォーミング処理時の前記トランジスタのバイアス条件を設定することを特徴とする請求項１に記載の可変抵抗素子のフォーミング処理方法。
【請求項３】
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が１００μＡ以下になるように、前記トランジスタのバイアス条件を設定することを特徴とする請求項１または２に記載の可変抵抗素子のフォーミング処理方法。
【請求項４】
前記可変抵抗体が、Ｈｆ酸化物を含んでなることを特徴とする請求項１〜３の何れか一項に記載の可変抵抗素子のフォーミング処理方法。
【請求項５】
請求項１〜４の何れか一項に記載の可変抵抗素子のフォーミング処理方法を実施した前記可変抵抗素子を、行または列方向に配列してなるメモリセルアレイを備える不揮発性半導体記憶装置。
【請求項６】
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子を有する複数のメモリセルを、行または列方向に配列してなるメモリセルアレイを備える不揮発性半導体記憶装置において、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れる電流量の最大値以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量の最大値に対して８割以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量が、１００μＡ以下になるように、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする請求項６または７に記載の不揮発性半導体記憶装置。
【請求項９】
前記可変抵抗体が、Ｈｆ酸化物を含んでなることを特徴とする請求項６〜８の何れか一項に記載の不揮発性半導体記憶装置。
【請求項１】
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子と、トランジスタとを有し、前記可変抵抗素子の前記第１または第２電極の一方を前記トランジスタの入出力端子対の一端と接続してなるメモリ回路において、当該メモリ回路の前記可変抵抗素子を、製造直後の初期高抵抗状態から、前記第１及び第２電極間の抵抗状態が電気的ストレスにより二以上の異なる抵抗状態間で遷移可能な可変抵抗状態へと変化させるフォーミング処理の方法であって、
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れるべき最大電流量以下となるように、前記トランジスタのバイアス条件を設定することを特徴とする可変抵抗素子のフォーミング処理方法。
【請求項２】
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れるべき最大電流量に対して８割以下となるように、前記フォーミング処理時の前記トランジスタのバイアス条件を設定することを特徴とする請求項１に記載の可変抵抗素子のフォーミング処理方法。
【請求項３】
前記フォーミング処理時において、前記可変抵抗素子に流れる電流量が１００μＡ以下になるように、前記トランジスタのバイアス条件を設定することを特徴とする請求項１または２に記載の可変抵抗素子のフォーミング処理方法。
【請求項４】
前記可変抵抗体が、Ｈｆ酸化物を含んでなることを特徴とする請求項１〜３の何れか一項に記載の可変抵抗素子のフォーミング処理方法。
【請求項５】
請求項１〜４の何れか一項に記載の可変抵抗素子のフォーミング処理方法を実施した前記可変抵抗素子を、行または列方向に配列してなるメモリセルアレイを備える不揮発性半導体記憶装置。
【請求項６】
第１電極と第２電極の間に金属酸化膜からなる可変抵抗体を挟持してなる可変抵抗素子を有する複数のメモリセルを、行または列方向に配列してなるメモリセルアレイを備える不揮発性半導体記憶装置において、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記可変抵抗状態における前記抵抗状態を最も抵抗が低い低抵抗状態に書き換える時に流れる電流量の最大値以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記フォーミング処理時において前記可変抵抗素子に流れる電流量が、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量の最大値に対して８割以下となるように、前記フォーミング処理時において前記可変抵抗素子と直列に接続されるトランジスタ、及び、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記可変抵抗素子の前記抵抗状態を前記低抵抗状態に書き換える時に流れる電流量が、１００μＡ以下になるように、前記低抵抗状態への書き換え時において前記可変抵抗素子と直列に接続されるトランジスタのバイアス条件が設定されていることを特徴とする請求項６または７に記載の不揮発性半導体記憶装置。
【請求項９】
前記可変抵抗体が、Ｈｆ酸化物を含んでなることを特徴とする請求項６〜８の何れか一項に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−７９３７２（Ｐ２０１２−７９３７２Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２２２２７（Ｐ２０１０−２２２２２７）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人新エネルギー・産業技術開発機構の助成事業「遷移金属酸化物を用いた超大容量不揮発性メモリとその極微細加工プロセスに関する研究開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人新エネルギー・産業技術開発機構の助成事業「遷移金属酸化物を用いた超大容量不揮発性メモリとその極微細加工プロセスに関する研究開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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