固体撮像素子の画素構造
【課題】電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するようにする。
【解決手段】光電変換により電子を発生するフォトダイオードと、フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、フォトダイオードと電荷蓄積部との間に配置され、フォトダイオードで発生された電子の複数の電荷蓄積部への転送を制御するゲート構造とを有し、ゲート構造は、複数段のゲートよりなり、複数段のゲートは、少なくとも、フォトダイオードに隣接して配置され、フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、前段のゲートの後段において複数の電荷蓄積部に隣接して配置され、前段のゲートの読み出し制御により読み出された電子を複数の電荷蓄積部へ分配する制御を行う後段のゲートとを有する。
【解決手段】光電変換により電子を発生するフォトダイオードと、フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、フォトダイオードと電荷蓄積部との間に配置され、フォトダイオードで発生された電子の複数の電荷蓄積部への転送を制御するゲート構造とを有し、ゲート構造は、複数段のゲートよりなり、複数段のゲートは、少なくとも、フォトダイオードに隣接して配置され、フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、前段のゲートの後段において複数の電荷蓄積部に隣接して配置され、前段のゲートの読み出し制御により読み出された電子を複数の電荷蓄積部へ分配する制御を行う後段のゲートとを有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、固体撮像素子の画素構造に関し、さらに詳細には、対象物へ照射した光の反射光を受光することにより光飛行時間計測法(TOF:Time of flight)を用いて光飛行時間を測定し、当該光飛行時間に基づいて当該対象物までの距離を測定する光飛行時間型距離センサや当該対象物の3次元画像を得るイメージセンサなどとして利用することができる固体撮像素子を構成する画素の改良に関し、特に、複数の電荷蓄積部を備え、飛来する光で生じた光電子を光の飛来するタイミングで弁別して当該複数の電荷蓄積部に振分け蓄積する固体撮像素子のような、未知の背景光照明下で使用することのできる電荷振り分け方式を採用した固体撮像素子の画素として用いることのできる固体撮像素子の画素構造に関する。
【背景技術】
【0002】
一般に、対象物にパルスあるいは高周波で強度変調した照明光を照射し、対象物からの反射光が撮像素子へ到達するまでの光飛行時間を計測して距離を求める、所謂、光飛行時間計測法(TOF:Time of flight)が知られている。
【0003】
こうした光飛行時間計測法に用いる撮像素子として利用することのできる固体撮像素子としては、例えば、光電変換部と複数の電荷蓄積部とを備え、飛来する光により光電変換部で発生した電子を光の飛来するタイミングで弁別し、当該弁別した電子を当該複数の電荷蓄積部に振分けて蓄積するようにした電荷振り分け方式を採用したものがある。
【0004】
ところで、上記した電荷振り分け方式を採用した固体撮像素子によれば、従来、複数の電荷蓄積部に光電変換部で発生した電子を光の飛来タイミングに応じて分配する処理は、半導体表面の酸化膜の直上に設置したゲート電極に高周波のパルス電圧を印加することにより実現していた。
【0005】
しかしながら、上記したゲート電極近傍の半導体基板にドープする不純物濃度のバラツキや上記したゲート電極の物理的な形状の不安定性、あるいは酸化膜のダメージやその厚みのバラツキなどの複合的な理由によって、各ゲート電極が同じ構造を備え、かつ、それぞれのゲート電極に同じ電圧を印加したとしても、一般に、それぞれのゲート電極直下の半導体基板に形成される電子の通過路(チャンネル)は全く同一とはならない恐れがあり、ゲート電極直下に形成されるチャンネルがそれぞれのゲート間で異なって形成されてバラツキを生ずる恐れがある。
【0006】
こうした各ゲート電極直下に形成されるチャンネルにバラツキを生じると、複数の電荷蓄積部に同じ条件で分配されるべき電子が閾値の低いゲート電極に隣接した電荷蓄積部に偏ってしまい、光電変換部で発生した電子を電荷蓄積部に正しく分配することができなくなってしまうという問題点が指摘されていた。
【0007】
従来、上記した光電変換部で発生した電子の分配に関する問題点を解決するために、例えば、特許文献1として提示する特開2005−235893号公報に開示されているように、光電変換部にフォトゲート構造を採用し、これにより電荷の残留を排除してゲートの閾値のバラツキを越えるポテンシャル差を発生させる手法が提案されている。
【0008】
しかしながら、フォトゲートの光電変換効率は、長波長の光に対しては低いことが知られており、このため上記した光電変換部にフォトゲート構造を採用した固体撮像素子では、各種用途への応用に大きな障害あるという新たな問題点を招来するものであった。
【0009】
【特許文献1】特開2005−235893号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は、従来の技術の有する上記したような種々の問題点に鑑みてなされたものであり、その目的とするところは、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造を提供しようとするものである。
【課題を解決するための手段】
【0011】
上記目的を達成するために、本発明は、電子を分配するためのゲートを多段に構成することにより電子の振り分け性能を向上させ、光飛行時間計測法などに用いる固体撮像素子の画素として利用することができるようにしたものであり、より詳細には、閾値のバラツキが光電変換部で発生した電子の分配に影響することが問題となる複数の電荷蓄積部に隣接するゲートの構造を変更することによって、閾値のバラツキが電子の振り分け能力に影響を及ぼさないようにしたものである。
【0012】
即ち、本発明は、フォトダイオードの読み出し制御を行う前段のゲートと、この前段のゲートの後段に位置して電荷蓄積部へ電子を分配する制御を行う後段のゲートとを設け、前段のゲートにより電荷蓄積部へ電子を分配する制御を行う後段のゲートが持つ閾値バラツキを越えるポテンシャルの差を与えることで、電子を分配を行う後段のゲートの閾値バラツキが、電荷蓄積部への電子の分配に影響を及ぼさないようにしたものである。
【0013】
そして、本発明のうち請求項1に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、複数段のゲートよりなり、上記複数段のゲートは、少なくとも、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、上記前段のゲートの後段において上記複数の電荷蓄積部に隣接して配置され、前段のゲートの読み出し制御により読み出された電子を上記複数の電荷蓄積部へ分配する制御を行う後段のゲートとを有するようにしたものである。
【0014】
また、本発明のうち請求項2に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、2段のゲートよりなり、上記2段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、上記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第1段のゲートの読み出し制御により読み出された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第2段のゲートとを有するようにしたものである。
【0015】
また、本発明のうち請求項3に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、3段のゲートよりなり、上記3段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、上記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第1段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第2段のゲートと、上記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第2段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートとを有するようにしたものである。
【発明の効果】
【0016】
本発明は、以上説明したように構成されているので、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【0017】
以下、添付の図面を参照しながら、本発明による固体撮像素子の画素構造の実施の形態の一例を詳細に説明するものとする。
【0018】
1.第1の実施の形態(2段のゲート構造)
(1)構成
図1(a)には、本発明の第1の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図が示されており、また、図1(b)には、図1(a)のA−A線による断面を模式的に表した断面構成説明図が示されている。
【0019】
この図1に示す本発明による画素構造10と従来の画素構造とを比較すると、本発明による画素構造10は、光を受光して光電変換により電子を発生するフォトダイオード(光ダイオード:PD)13の読み出し制御を行う第1段目のゲート(前段のゲート)たる転送ゲート(TG)14と、転送ゲート(TG)14の後段に位置して電荷蓄積部(FD)(画素構造10においては、電荷蓄積部(FD)として第1電荷蓄積部(FD1)17と第2電荷蓄積部(FD2)18との2個の電荷蓄積部(FD)が設けられている。)へ電子を分配する制御を行う第2段目のゲート(後段のゲート)たる分配ゲート(DG)(画素構造10においては、分配ゲート(DG)として第1分配ゲート(DG1)15と第2分配ゲート(DG2)16との2個の分配ゲート(DG)が設けられている。)とが、隣接して配設されている点において、従来の画素構造と異なっている。
【0020】
即ち、画素構造10において広い面積を占めるフォトダイオード13と第1段目のゲートたる転送ゲート14とは隣接して配置され、転送ゲート14に隣接して複数個(この実施の形態においては2個である。)の第2段目のゲートたる第1分配ゲート15および第2分配ゲート16が隣接して配置され、第1分配ゲート15および第2分配ゲート16にそれぞれ隣接して各分配ゲートに対応する複数個(この実施の形態においては分配ゲートが2個であるので2個となる。)の第1電荷蓄積部17および第2電荷蓄積部18が配置されている。
【0021】
ここで、第1段目のゲートたる転送ゲート14と当該転送ゲート14に隣接した複数個の第2段目のゲートたる第1分配ゲート15および第2分配ゲート16との間のそれぞれの隙間g1は小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間g1は製造ルールで制約される最小値、例えば、0.2μm程度とすることが好ましい。
【0022】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間g1の条件を自動的に満足する。図11に示すように、転送ゲート14と第1分配ゲート15および第2分配ゲート16とが若干オーバーラップする領域を有するように構成することができる。
【0023】
また、上記したフォトダイオード13、転送ゲート14、第1分配ゲート15、第2分配ゲート16および第1電荷蓄積部17および第2電荷蓄積部18の各要素の周囲は、分離溝(STI)12により基板(SUB)11から分離されている。
【0024】
次に、図1(b)を参照しながら、基板11としてP型半導体基板を用いて、このP型半導体基板よりなる基板11上に、上記した画素構造の素子を構成する場合について説明する。
【0025】
即ち、この場合には、フォトダイード13は中濃度のN型ドープにより形成されるが、イオン打ち込み深さを厚めにすることで、長波長側の感度を拡張するように形成する。
【0026】
また、第1電荷蓄積部17および第2電荷蓄積部18は、高濃度のN型ドープで形成するドレインである。
【0027】
ここで、一般的に、これらのN型ドープは、基板11上に酸化膜(SOX)19とポリシリコンの転送ゲート14、第1分配ゲート15および第2分配ゲート16とを形成後にイオン注入する、所謂、セルフ・アライン法にて形成することができる。
【0028】
このとき、転送ゲート14と第1分配ゲート15と第2分配ゲート16とのそれぞれの間の隙間がそれぞれN型ドープされないように、当該隙間をマスクする必要がある。
【0029】
その結果として、転送ゲート14と第1分配ゲート15と第2分配ゲート16とのそれぞれの間の隙間は、P型半導体基板そのままの状態、すなわち、ネイティブチャンネルとなるように形成されることになる。
【0030】
ここで、転送ゲート14と第1分配ゲート15と第2分配ゲート16とのそれぞれの間の隙間をネイティブチャンネルにする理由は、以下の通りである。
【0031】
即ち、本発明においては、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成される必要があるが、その最も簡単な方法がネイティブチャンネルにすることだからである。しかしながら、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成されるのであれば、各ゲート間の隙間に適切な不純物がドープされるようにしてもよいことは勿論である。
【0032】
なお、フォトダイオード13、転送ゲート14、第1分配ゲート15、第2分配ゲート16、第1電荷蓄積部17および第2電荷蓄積部18の各要素は、図1(a)(b)を参照しながら上記において説明したように、一般にはP型半導体基板に形成されるものであるが、P型半導体基板に限られるものではなく、Pウェル上に形成するようにしてもよいことは勿論である。
【0033】
また、基板11としてN型半導体基板を用いるとともに、上記において説明した各要素のP型とN型とを全て反転し、N型半導体基板上に各要素を形成するようにしてもよいことは勿論であり、また、同様に、各要素をNウェル上に形成するようにしてもよいことは勿論である。
【0034】
なお、素子の大きさは目的や用途に応じて適宜の大きさを任意に選択することができるものであるが、画素10全体の大きさは、1辺の長さLが10μm乃至50μm程度の正方形、即ち、10μm角程度乃至50μm角程度が実用的である。
【0035】
また、各ゲートのゲート長は、基板不純物濃度と酸化膜厚、印加電圧によるチャンネル形成の適合性から最適化すべきであるが、例えば、0.5μm〜1.0μm程度が妥当である。
【0036】
(2)動作
(2−1)ポテンシャルの説明
図2(a)には、図2(b)(c)(d)(e)の理解を容易にするために図1(b)と同一の図面が示されており、また、図2(b)(c)(d)(e)には、転送ゲート14と第1分配ゲート15ならびに第2分配ゲート16とに電圧を印加したときの半導体中のポテンシャルを図2(a)に示す断面説明図における各要素に対応させて模式的に表した説明図が示されている。
【0037】
なお、図2(b)(c)(d)(e)におけるポテンシャルの直上に図示された四角形の図形は、転送ゲート(TG)14と分配ゲート(DG)(後述するように、第1分配ゲート15または第2分配ゲート16のいずれか一方を意味する。)とをそれぞれ示し、当該四角形が白抜きの状態は基板電位Vssに近い電位(なお、「基板電位Vssに近い電位」については後述する。)を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【0038】
まず、初期条件として第1電荷蓄積部17および第2電荷蓄積部18を電源電圧Vddにリセットするとともにフォトダイオード13を電圧Vtgにリセットし、この状態を初期状態とすると、各ゲートへの電圧印加によって図2(b)(c)(d)(e)に示す4つの状態が得られる。
【0039】
ここで、この説明おいて用いる電源電圧Vdd、電圧Vtgならびに電圧Vdgの最適値は半導体の諸特性によって決定されるべきものではあるが、例えば、基板電位Vssを基準とするならば、電源電圧Vddを概ね3.3V程度とし、電圧Vtgを概ね1.0V程度とし、電圧Vdgを概ね1.5V程度とすることが好ましい。
【0040】
なお、上記した「基板電位Vssに近い電位」とは、基板電位Vssよりも僅かに負の電圧であり、チャンネルの不純物濃度などに依存する転送ゲート14の閾値電位であるが、例えば、−0.3V程度であって、転送ゲート14の直下に基板電位Vssのポテンシャルを形成する電圧を意味するものである。以下、「基板電位Vssに近い電位」の意味については、同内容を意味するものとする。
【0041】
また、画素構造10には分配ゲート(DG)と電荷蓄積部(FD)とはそれぞれ複数個(具体的には、第1分配ゲート15と第2分配ゲート16とが設けられているとともに、第1電荷蓄積部17と第2電荷蓄積部18とが設けられており、分配ゲート(DG)と電荷蓄積部(FD)とはそれぞれ2個ずつ設けられている。)存在するので、状態の場合の数は分配ゲート(DG)と電荷蓄積部(FD)との個数に応じて増加することになるが、以下の説明においては本発明の理解を容易にするために、注目する分配ゲート(DG)のみ、例えば、第1分配ゲート15のみが変化し、他の分配ゲート(例えば、第2分配ゲート16である。)は基板電位Vssに近い電位に固定されているものと仮定する。
【0042】
即ち、以下の(2−1−1)乃至(2−1−4)に示す状態1乃至状態4の説明における分配ゲート(DG)と電荷蓄積部(FD)とは、第1分配ゲート15または第2分配ゲート16のうちの注目する方の分配ゲート(例えば、第1分配ゲート15である。)と当該注目する方の分配ゲート(例えば、第1分配ゲート15である。)に隣接する第1電荷蓄積部17または第2電荷蓄積部18(例えば、第1分配ゲート15に注目する場合には、第1電荷蓄積部17である。)を示している。
【0043】
(2−1−1)状態1の説明(図2(b)参照)
まず、図2(b)に示す状態1は、上記した初期状態から転送ゲート(TG)14にも分配ゲート(DG)にも基板電位Vssに近い電位を与えたときの様子を示すものである。この状態1が、状態1乃至状態4における基本状態である。
【0044】
下地半導体の不純物濃度と酸化膜厚とで決まる若干の誤差はあるが、転送ゲート(TG)14と分配ゲート(DG)との直下は概ね基板電位Vssのポテンシャルとなり、フォトダイオード(PD)13と電荷蓄積部(FD)とはポテンシャル的に隔離された状態となる。
【0045】
なお、図2(b)(c)(d)(e)においては、便宜上、フォトダイオード(PD)13のポテンシャルは初期条件でリセットされた電圧Vtgに等しく、電荷蓄積部(FD)のポテンシャルは初期条件でリセットされた電源電圧Vddに等しいものとして作図している。
【0046】
(2−1−2)状態2の説明(図2(c)参照)
次に、状態2は、転送ゲート(TG)14に電圧Vtgなる正の電位を印加したときのポテンシャルを示し、転送ゲート(TG)14の直下にはチャンネルが形成され、そのポテンシャルは上記したような誤差はあるが、概ね電圧Vtgのポテンシャルとなり、フォトダイオード(PD)13のポテンシャルと連続になる。
【0047】
転送ゲート(TG)14と分配ゲート(DG)との隙間g1については、転送ゲート(TG)14に印加した電圧Vtgの影響と分配ゲート(DG)に印加している基板電位Vssの影響とが干渉するので、図2(c)に示すような傾斜したポテンシャルが形成されることになる。
【0048】
ここで、このポテンシャルの傾斜は、下地半導体の不純物濃度と、酸化膜厚と、転送ゲート(TG)14と分配ゲート(DG)とにそれぞれ印加する電圧の差(印加電圧差)と、転送ゲート(TG)14と分配ゲート(DG)との間の隙間g1の距離とによって決定される。
【0049】
なお、転送ゲート(TG)14と分配ゲート(DG)との間の隙間g1の距離が大きいと滑らかに連続する傾斜とはならない可能性があるので、隙間g1の距離は小さいことが好ましく、例えば、0.1〜0.5μm程度とすることが望ましく、具体的には、0.2μm程度とすることができる。
【0050】
(2−1−3)状態3の説明(図2(d)参照)
次に、状態3は、状態2に加えて、分配ゲート(DG)に電圧Vdgなる正の電位を印加したときのポテンシャルを示している。この状態3においては、分配ゲート(DG)の直下にはチャンネルが形成され、そのポテンシャルは上記したような誤差はあるが、概ね電圧Vdgのポテンシャルとなる。
【0051】
従って、分配ゲート(DG)に隣接する転送ゲート(TG)14に対しては、上記した狭い隙間g1に傾斜をもった連続なチャンネルを形成する。
【0052】
また、分配ゲート(DG)に隣接する電荷蓄積部(FD)に対しては、電圧Vdgと電源電圧Vddとの電圧差に依存した急な傾斜のポテンシャルが形成される。
【0053】
ここで、電圧Vdgは電圧Vtgに比べ十分に正であり、電源電圧Vddに比べ十分に負である電圧とすれば、図2(d)に示すようなフォトダイオード(PD)13から電荷蓄積部(FD)へほぼ連続したポテンシャル傾斜を持ったチャンネルを形成することができる。
【0054】
(2−1−4)状態4の説明(図2(e)参照)
次に、状態4は、転送ゲート(TG)14に基板電位Vssに近い電位を与えて、転送ゲート(TG)14の電圧を基板電位Vssに近い電圧に戻し、分配ゲート(DG)には電圧Vdgを印加したポテンシャルを示す。これによりフォトダイオード(PD)13は、電荷蓄積部(FD)とはポテンシャル的に分離されることになる。
【0055】
(2−1−5)上記した状態1乃至状態4の説明についてのまとめ
上記した状態1乃至状態4を、状態1→状態2→状態3→状態4→状態1→状態2→状態3→状態4→(以下、同様)の順番で繰り返すことにより、後述するように、フォトダイオード(PD)13で発生した電子を電荷蓄積部(FD)に蓄積することができる。
【0056】
(2−2)電子の移動の説明
次に、図3(a)(b)(c)(d)を参照しながら、フォトダイオード(PD)13で発生した電子の移動について説明する。なお、図3(a)は図2(b)に示す状態1における電子の状態を示し、図3(b)は図2(c)に示す状態2における電子の状態を示し、図3(c)は図2(d)に示す状態3における電子の状態を示し、図3(d)は図2(e)に示す状態4における電子の状態を示す。
【0057】
画素構造10においてフォトダイオード13を露光すると、フォトダイード13の光電変換により発生した電子は、図2(b)に示す状態1の基本状態では、フォトダイオード13自身の空乏層に蓄積されることになる。そして、ある時間が経過すると、図3(a)に示すように、フォトダイオード3の空乏層に電子(図3(a)(b)(c)(d)において、電子は黒丸で示されている。)が満たされ、PD部(フォトダイオード13の領域)のポテンシャルは上昇する(電子の蓄積)。
【0058】
そして、フォトダイオード13の空乏層に蓄積された電子の転送は、図2(c)(d)(e)に示す状態2、状態3、状態4の順で、転送ゲート(TG)14と分配ゲート(DG)とに電圧を印加することで行われる。
【0059】
即ち、図2(c)に示す状態2においては、図3(b)に示すように電子は転送ゲート(TG)14の直下に形成されたチャンネルまで広がるが、この時点では分配ゲート(DG)直下のポテンシャルが壁となって、電子は電荷蓄積部(FD)へは移動できない(電子の転送開始)。
【0060】
さらに、分配ゲート(DG)に正の電圧Vdgを印加し、図2(d)に示す状態3とすることで分配ゲート(DG)の直下にチャンネルを形成すると、電子はポテンシャルの傾斜に従い図3(c)に示すように電荷蓄積部(FD)へ移動する(電子の転送)。
【0061】
ここで、ポテンシャルの傾斜が十分に大きければ、電子は室温では傾斜に逆らって移動することはできない。
【0062】
より詳細には、図2(d)に示す状態3のポテンシャルが形成されると、フォトダイオード(PD)13で発生した電子は、転送ゲート(TG)14直下のチャンネルと分配ゲート(DG)直下のチャンネルとを通過して、電荷蓄積部(FD)に移動する。このとき、電荷蓄積部(FD)のポテンシャルは注入された電子によって上昇するが、電荷蓄積部(FD)のポテンシャルが電圧Vdgにくらべ低ければ、電子はフォトダイオード(PD)13から電荷蓄積部(FD)へ一方向に移動する。
【0063】
従って、画素構造10が状態1、状態2、状態3と遷移する間の時間の露光によって発生した光電子は、全て電荷蓄積部(FD)へ移動することになる。
【0064】
また、状態3において転送ゲート(TG)14の直下に仮に電子が残留していたとしても、図2(d)に示す状態3から図2(e)に示す状態4に移行するときに、図3(d)に示すように、当該残留した電子はよりポテンシャルの低い分配ゲート(DG)側に落ちることになる(電子の転送終了)。
【0065】
そして、状態4から分配ゲート(DG)に印加する電圧を基板電位Vssに近い電位に戻すと状態1へ移行し、分配ゲート(DG)の直下に形成されたチャンネルは完全に消失する。
【0066】
従って、この図3(d)に示す状態4から図3(a)に示す状態1への移行において、仮に分配ゲート(DG)の直下に残留していた電子があったとしても、よりポテンシャルの低い電荷蓄積部(FD)側に落ちることになる。
【0067】
即ち、状態1→状態2→状態3→状態4→状態1→状態2→状態3→状態4→(以下、同様)の順番で転送ゲート(TG)14および分配ゲート(DG)の印加電圧を制御することにより、フォトダイオード(PD)13から電荷蓄積部(FD)への電子の移動を一方向に制御することができ、フォトダイオード(PD)13で発生された電子は全て電荷蓄積部(FD)へ移動され、電子を電荷蓄積部(FD)へ完全に転送することができる。
【0068】
なお、基板電位Vssと電圧Vtgと電圧Vdgと電源電圧Vddとの間の電圧差が転送ゲート(TG)14や分配ゲート(DG)の閾値電圧のバラツキより十分に大きければ、閾値のバラツキは上記した動作による電子の転送に大きな影響は与えない。
【0069】
一般に、画素構造において形成されるゲートの閾値バラツキは、通常のFETトランジスタのゲート閾値バラツキと同程度であると思料され、その値は概ね10mV以下である。
【0070】
従って、理論的には、電圧Vtgと電圧Vdgとの電圧差は10mV程度で良いはずであるが、ポテンシャルの傾斜が強いほど電子移動が速いので、例えば、少なくとも100mV以上とすることが望ましく、より好ましくは0.5V程度とすることが望ましい。
【0071】
(2−3)電子の分配の説明
次に、図4(a)(b)に示す電荷振り分け動作を模式的に表す説明図を参照しながら、図3(a)(b)(c)(d)を参照しながら上記において説明したようにフォトダイオード(PD)13から電荷蓄積部(FD)へ移動する電子を、具体的に画素構造10における第1電荷蓄積部(FD1)17と第2電荷蓄積部(FD2)18とに振り分けて分配して蓄積させる手法、即ち、転送ゲート(TG)14と分配ゲート(DG)とに印加する電圧を制御して状態1乃至状態4の4つの状態を遷移させることで起こる電子の移動を、2個の分配ゲート(第1分配ゲート(DG1)15および第2分配ゲート(DG2)16)と2個の電荷蓄積部(第1電荷蓄積部(FD1)17および第2電荷蓄積部(FD2)18)とを有する画素構造10に具体的に適用する手法について説明する。
【0072】
その手法とは、図3(c)で示した状態3における転送状態、即ち、転送ゲート(TG)14と分配ゲート(DG)との両方に正の電圧を印加するときに、画素構造10においては実際には第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とが存在するので、第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちのどちらか一方は基板電位Vssにするというものである。
【0073】
ここで、図4(a)に示す説明図は、第1分配ゲート(DG1)15には電圧Vdgが印加され、かつ、第2分配ゲート(DG2)16には基板電位Vssが与えられている状態を示しており、一方、図4(b)に示す説明図は、第2分配ゲート(DG2)16には電圧Vdgが印加され、かつ、第1分配ゲート(DG1)15には基板電位Vssが与えられている状態を示している。
【0074】
電子は、2つの分配ゲート(DG)、即ち、第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちで、正の電圧Vdgを印加した分配ゲート(DG)直下のチャンネルを流れることができるので、正の電圧Vdgを印加した分配ゲート(DG)に隣接した電荷蓄積部(FD)に電子は分配され蓄積されることになる。
【0075】
即ち、図4(a)では、第1分配ゲート(DG1)15に電圧Vdgが印加されているので、第1電荷蓄積部(FD1)17へ電子は移動し、一方、図4(b)では、第2分配ゲート(DG2)16に電圧Vdgが印加されているので、第2電荷蓄積部(FD2)18へ電子は移動する。
【0076】
より詳細には、図3(a)で示した状態1における蓄積状態でフォトダイオード(PD)13に蓄積された電子は、図3(b)で示した状態2における転送開始状態で転送ゲート(TG)14に電圧を印加すると、その直後に図4(a)あるいは図4(b)のどちらかの状態をとることになる。即ち、図3(c)で示した状態3における転送状態において、上記したように第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちのどちらか一方を基板電位Vssにすることにより、図4(a)あるいは図4(b)のどちらかの状態をとることになる。
【0077】
ここで、図4(a)の状態の場合においては、第1分配ゲート(DG1)15と第1電荷蓄積部(FD1)17とに関するポテンシャルの状態が図3(c)に相当するので、第1電荷蓄積部(FD1)17への電子の移動が起こるが、第2分配ゲート(DG2)16と第2電荷蓄積部(FD2)18とに関するポテンシャルの状態は図3(b)に相当するので、第2電荷蓄積部(FD2)18への電子の移動は起こらない。
【0078】
逆に、図4(b)の状態の場合においては、第2分配ゲート(DG2)16と第2電荷蓄積部(FD2)18とに関するポテンシャルの状態が図3(c)に相当するので、第2電荷蓄積部(FD2)18への電子の移動が起こるが、第1分配ゲート(DG1)15と第1電荷蓄積部(FD1)17とに関するポテンシャルの状態は図3(b)に相当するので、第1電荷蓄積部(FD1)17への電子の移動は起こらない。
【0079】
即ち、図2(b)に示す状態1から図2(c)に示す状態2へ遷移させ、次に第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちのいずれか一方の分配ゲート(DG)のみを図2(d)に示す状態3と図2(e)に示す状態4へと遷移させ、他方の分配ゲート(DG)は状態2のままに維持し、第1分配ゲート(DG1)15と第2分配ゲート(DG2)16との両方とも状態1へ戻す、というサイクルを、各分配ゲート(DG)について交互に行うことで、あるタイミングで発生した光電子を希望する電荷蓄積部(FD)へ移動して分配蓄積することができる。
【0080】
なお、図5には各ゲートの駆動電圧波形と電荷蓄積とに関する模式的な説明図が示されており、この図5に示した駆動波形のように転送ゲート(TG)14、第1分配ゲート(DG1)15および第2分配ゲート(DG2)16に電圧パルスを入力することで、上記した状態遷移のサイクルを繰り返すことができる。
【0081】
一回の電子の転送で電荷蓄積部(FD)に注入される電子によって、電荷蓄積部(FD)の電圧は低下し、繰り返しによって積分的に電荷蓄積部(FD)の電圧は低下する(図5におけるFD1およびFD2のチャートを参照する。)。
【0082】
(3)第1の実施の形態の変形例(4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを備えた構造)
図6には、上記した画素構造10の変形例として、4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを備えた画素構造20が示されている。
【0083】
即ち、上記においても説明したように、分配ゲート(DG)と電荷蓄積部(FD)との数は任意であるが、例えば、4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを配置した図6に示すような画素構造20を構築することができる。
【0084】
なお、図6に示す画素構造20において、図1(a)(b)に示す構成と同一あるいは相当する構成については、図1(a)(b)において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【0085】
この図6に示す画素構造20は、分配ゲート(DG)として第1分配ゲート(DG1)15および第2分配ゲート(DG2)16に加えて第3分配ゲート(DG3)21および第4分配ゲート(DG4)22を備えるとともに、電荷蓄積部(FD)として第1電荷蓄積部(FD1)17および第2電荷蓄積部(FD2)18に加えて第3分配ゲート(DG3)21に隣接する第3電荷蓄積部(FD3)23および第4分配ゲート(DG4)22に隣接する第4電荷蓄積部(FD4)24を備えてる点で、図1(a)(b)に示す画素構造10と異なっている。
【0086】
画素構造20のように、4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを配置し、図2(b)に示す状態1から図2(c)に示す状態2へ遷移させ、次にいずれか1つの分配ゲート(DG)のみを図2(d)に示す状態3と図2(e)に示す状態4へと遷移させ、他の3つの分配ゲート(DG)は状態2のままに維持し、4つの分配ゲート(DG)の全てを状態1へ戻すというサイクルを各分配ゲート(DG)について交互に行うことで、あるタイミングで発生した光電子を、希望する電荷蓄積部(FD)へ移動して分配蓄積することができることになり、4位相あるいは4種の遅延について電子を分配することが蓄積できるようになる。
【0087】
2.第2の実施の形態(3段のゲート構造)
(1)構成
図7(a)には、本発明の第2の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図が示されており、また、図7(b)には、図7(a)のB−B線による断面を模式的に表した断面構成説明図が示されている。
【0088】
なお、図7(a)(b)に示す画素構造において、図1(a)(b)に示す構成と同一あるいは相当する構成については、図1(a)(b)において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【0089】
ここで、この図7(a)(b)に示す画素構造30と上記した画素構造10とを比較すると、画素構造30は、前段のゲートたる転送ゲート(TG)14と後段のゲートたる第1分配ゲート(DG1)15および第2分配ゲート(DG2)16との間に中間のゲートとして副ゲート(SG)31を配置している点において、画素構造10と異なる。
【0090】
換言すれば、画素構造30の構成については、この副ゲート(SG)31を除く構成は画素構造10と同一であるので、副ゲート(SG)31を除くその他の構成の説明は適宜に省略する。
【0091】
ここで、転送ゲート14とそれに隣接した副ゲート31との隙間g2と、副ゲート31とそれに隣接した複数個の分配ゲート(第1分配ゲート(DG1)15および第2分配ゲート(DG2))との間のそれぞれの隙間g3とは、それぞれ小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間g2ならびに隙間g3は製造ルールで制約される最小値、例えば、0.2μm程度とすることが好ましい。
【0092】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間g2ならびに隙間g3の条件を自動的に満足する。このため、転送ゲート14と副ゲート31とが若干オーバーラップする領域を有するように構成するとともに、副ゲート31と第1分配ゲート15および第2分配ゲート16とが若干オーバーラップする領域を有するように構成することができる。
【0093】
(2)動作(3段のゲート構造での電子の移動および分配)
次に、図8(a)(b)(c)(d)を参照しながら、半導体中のポテンシャルならびにフォトダイオード(PD)13で発生した電子の移動について説明する。
【0094】
なお、図8(a)(b)(c)(d)におけるポテンシャルの直上に図示された四角形の図形は、転送ゲート(TG)14と副ゲート(SG)31と分配ゲート(DG)(第1分配ゲート15または第2分配ゲート16のいずれか一方を意味する。)とをそれぞれ示し、当該四角形が白抜きの状態は基板電位Vssに近い電位を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【0095】
上記した画素構造30による前段のゲートたる転送ゲート(TG)14と後段のゲートたる分配ゲート(DG)(第1分配ゲート(DG1)15および第2分配ゲート(DG2))との間に副ゲート(SG)31を設けた3段ゲート構造では、転送ゲート(TG)14には基板電位Vssに近い電圧か電圧Vtgが印加され、副ゲート(SG)には基板電位Vssに近い電圧か電源電圧Vddが印加され、分配ゲート(DG)には基板電位Vssに近い電圧か電圧Vdgが印加される。
【0096】
これら電圧Vtgと電圧Vdgとについては、上記した2段ゲートの構造である画素構造10の場合の電圧と同じでも良いが、別の方法で最適化することが好ましい。
【0097】
即ち、電圧Vtgは電源電圧Vddに対してポテンシャル傾斜が十分にできる電圧が望ましいので、電源電圧Vddの1/2程度が良い。また、電圧Vdgは電源電圧Vddと電圧差が蓄積可能な電子数に比例するので、基板電位Vssに近いことが望ましいが、電子移動時のポテンシャル傾斜についても考慮すべきなので、電源電圧Vddの1/3程度が望ましい。
【0098】
具体的には、例えば、電源電圧Vddが3.3Vのときには、電圧Vtgが1.8Vであり、電圧Vdgが1.0Vであるように設定することが好ましい。
【0099】
ここで、図8(a)(b)(c)(d)には、上記した2段ゲートの構造の画素構造10における図3(a)(b)(c)(d)と同様に、4つの状態で電子を移動する手法をポテンシャルで示した説明図が示されている。
【0100】
基本状態は、転送ゲート(TG)14、副ゲート(SG)31、分配ゲート(DG)に基板電位Vssに近い電位を与え、フォトダイオード(PD)13を電圧Vtgにリセットし、電荷蓄積部(FD)を電源電圧Vddにリセットした状態たる電子の蓄積状態である。図8(a)は、この基本状態を示している(蓄積)。
【0101】
この図8(a)に示す基本状態で光に露光すると、フォトダイオード(PD)13に光電子が蓄積され、フォトダイオード(PD)13のポテンシャルは僅かに上昇する。
【0102】
次に、転送ゲート(TG)14に電圧Vtgを印加し、副ゲート(SG)31に電源電圧Vddを印加すると、転送ゲート(TG)14と副ゲート(SG)31との直下のポテンシャルは押し下げられ、図8(b)に示すように電子は副ゲート(SG)31の直下にできたポテンシャルの谷間に移動する(電子の転送)。
【0103】
次に、転送ゲート(TG)14に基板電位Vssに近い電位を与えて電圧を戻し、副ゲート(SG)31には電源電圧Vddを印加したままにして、分配ゲート(DG)に電圧Vdgを印加すると、図8(c)に示すように転送ゲート(TG)14の直下にポテンシャルの壁ができて、フォトダイオード(PD)13と副ゲート(SG)31の直下にできたポテンシャルの谷間とが分離される(分離)。なお、この時点では、電子は副ゲート(SG)直下のポテンシャルの谷から出ることはできない。
【0104】
次に、分配ゲート(DG)に電圧Vdgを印加し続け、副ゲート(SG)31に基板電位Vssに近い電位を与えて電圧を戻すと、図8(d)に示すように副ゲート(SG)31の直下のポテンシャルの谷が消失するので、当該谷間に存在した電子はポテンシャルの低い分配ゲート(DG)側のチャンネルに移動し、分配ゲート(DG)直下のチャンネルに移動した電子は、留まることなくよりポテンシャルの低い電荷蓄積部(FD)へさらに移動し、電荷蓄積部(FD)に蓄積される(再転送)。
【0105】
以上において説明したように、3段のゲートによっても電子が完全にフォトダイオード(PD)13から電荷蓄積部(FD)へ転送できるものである。
【0106】
なお、図7(a)(b)に示す実施の形態においては、2個の分配ゲート(DG)と2個の電荷蓄積部(FD)とを配置したものを示したが、図6に示す構成と同様に、4個の分配ゲート(DG)と電荷蓄積部(FD)とを配置するように構成してもよい。
【0107】
3.シミュレーション結果
次に、本願発明者により実施されたシミュレーションの結果について、図9および図10(a)(b)(c)(d)を参照しながら説明する。
【0108】
即ち、図10(a)(b)(c)(d)は、図9に示す条件によって本発明による画素構造10を製造することを仮定して、ポアソン方程式および電子電流連続式を用いて表面ポテンシャルをシミュレーションした結果を示すものである。
【0109】
ここで、基板11としての半導体基板(P型)の不純物濃度は2×1015として図9に示した断面形状とし、酸化膜19たるシリコン酸化膜は7nmの膜厚とした。
【0110】
図10(a)が図2(b)の状態1に対応したシミュレーション結果であり、図10(b)が図2(c)の状態2に対応したシミュレーション結果であり、図10(c)が図2(d)の状態3に対応したシミュレーション結果であり、図10(d)が図2(e)の状態4に対応したシミュレーション結果である。
【0111】
このシミュレーション結果は、基本的に図2(b)(c)(d)(e)で模式的に描いたポテンシャル形状に近似しており、図10(d)のように転送ゲート(TG)14および分配ゲート(DG)に正の電圧を印加した状態では、フォトダイオード(PD)13に蓄積された電子は、電荷蓄積部(FD)へ階段を落ちるように移動するであろうことが理解される。
【0112】
4.第1の実施の形態(2段のゲート構造)と第2の実施の形態(3段のゲート構造)と の作用効果における特徴
(1)第1の実施の形態(2段のゲート構造)のメリット
a.3段のゲート構造にくらべ構造が簡単である
b.同じサイズの画素を配置するときに3段のゲート構造に比べてフォトダイオ ード(PD)の面積を広くすることができる
(2)第2の実施の形態(3段のゲート構造)のメリット
a.2段のゲート構造に比べポテンシャル勾配が大きくできるので転送がより完 全となる
b.フォトダイオード(PD)の逆バイアス電圧を2段のゲート構造に比べ深く 取れるので空乏層を厚くすることができるできる。
【0113】
従って、上記したような特徴から、画素ピッチの小さな応用では第1の実施の形態の画素構造10のような2段のゲート構造が有利であり、画素ピッチの大きな応用では第2の実施の形態の画素構造30のような3段のゲート構造が有利であると認められる。
【産業上の利用可能性】
【0114】
本発明は、自動車などに搭載して障害物までの距離を測定する距離センサなどとして用いる固体撮像素子に利用することができるものである。
【図面の簡単な説明】
【0115】
【図1】図1(a)は、本発明の第1の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図であり、また、図1(b)は、図1(a)のA−A線による断面を模式的に表した断面構成説明図である。
【図2】図2(a)は、図2(b)(c)(d)(e)の理解を容易にするために示した図1(b)と同一の断面構成説明図であり、また、図2(b)(c)(d)(e)は、転送ゲートと第1分配ゲートならびに第2分配ゲートとに電圧を印加したときの半導体中のポテンシャルを図2(a)に示す断面説明図における各要素に対応させて模式的に表した説明図である。
【図3】図3(a)(b)(c)(d)は、フォトダイオード(PD)で発生した電子の移動の説明図であり、図3(a)は図2(b)に示す状態1における電子の状態を示し、図3(b)は図2(c)に示す状態2における電子の状態を示し、図3(c)は図2(d)に示す状態3における電子の状態を示し、図3(d)は図2(e)に示す状態4における電子の状態を示す。
【図4】図4(a)(b)は、電荷振り分け動作を模式的に表す説明図である。
【図5】図5は、各ゲートの駆動電圧波形と電荷蓄積とに関する模式的な説明図である。
【図6】図6は、本発明の第1の実施の形態による固体撮像素子の画素構造の変形例を模式的に表した平面構成説明図である。
【図7】図7(a)は、本発明の第2の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図であり、また、図7(b)は、図7(a)のB−B線による断面を模式的に表した断面構成説明図である。
【図8】図8(a)(b)(c)(d)は、半導体中のポテンシャルならびにフォトダイオード(PD)で発生した電子の移動の説明図である。
【図9】図9は、シミュレーションに用いた固体撮像素子の画素構造の断面を模式的に表した断面構成説明図である。
【図10】図10(a)は図2(b)の状態1に対応したシミュレーション結果であり、図10(b)は図2(c)の状態2に対応したシミュレーション結果であり、図10(c)は図2(d)の状態3に対応したシミュレーション結果であり、図10(d)は図2(e)の状態4に対応したシミュレーション結果である。
【図11】図11は、転送ゲートと分配ゲートとをオーバーラップさせて配置した状態の断面を模式的に表した断面構成説明図である。
【符号の説明】
【0116】
10、20、30 固体撮像素子の画素構造
11 基板(SUB)
12 分離溝(STI)
13 フォトダイオード(光ダイオード:PD)
14 転送ゲート(TG)
15 第1分配ゲート(DG1)
16 第2分配ゲート(DG2)
17 第1電荷蓄積部(FD1)
18 第2電荷蓄積部(FD2)
19 酸化膜(SOX)
21 第3分配ゲート(DG3)
22 第4分配ゲート(DG4)
23 第3電荷蓄積部(FD3)
24 第4電荷蓄積部(FD4)
31 副ゲート(SG)
【技術分野】
【0001】
本発明は、固体撮像素子の画素構造に関し、さらに詳細には、対象物へ照射した光の反射光を受光することにより光飛行時間計測法(TOF:Time of flight)を用いて光飛行時間を測定し、当該光飛行時間に基づいて当該対象物までの距離を測定する光飛行時間型距離センサや当該対象物の3次元画像を得るイメージセンサなどとして利用することができる固体撮像素子を構成する画素の改良に関し、特に、複数の電荷蓄積部を備え、飛来する光で生じた光電子を光の飛来するタイミングで弁別して当該複数の電荷蓄積部に振分け蓄積する固体撮像素子のような、未知の背景光照明下で使用することのできる電荷振り分け方式を採用した固体撮像素子の画素として用いることのできる固体撮像素子の画素構造に関する。
【背景技術】
【0002】
一般に、対象物にパルスあるいは高周波で強度変調した照明光を照射し、対象物からの反射光が撮像素子へ到達するまでの光飛行時間を計測して距離を求める、所謂、光飛行時間計測法(TOF:Time of flight)が知られている。
【0003】
こうした光飛行時間計測法に用いる撮像素子として利用することのできる固体撮像素子としては、例えば、光電変換部と複数の電荷蓄積部とを備え、飛来する光により光電変換部で発生した電子を光の飛来するタイミングで弁別し、当該弁別した電子を当該複数の電荷蓄積部に振分けて蓄積するようにした電荷振り分け方式を採用したものがある。
【0004】
ところで、上記した電荷振り分け方式を採用した固体撮像素子によれば、従来、複数の電荷蓄積部に光電変換部で発生した電子を光の飛来タイミングに応じて分配する処理は、半導体表面の酸化膜の直上に設置したゲート電極に高周波のパルス電圧を印加することにより実現していた。
【0005】
しかしながら、上記したゲート電極近傍の半導体基板にドープする不純物濃度のバラツキや上記したゲート電極の物理的な形状の不安定性、あるいは酸化膜のダメージやその厚みのバラツキなどの複合的な理由によって、各ゲート電極が同じ構造を備え、かつ、それぞれのゲート電極に同じ電圧を印加したとしても、一般に、それぞれのゲート電極直下の半導体基板に形成される電子の通過路(チャンネル)は全く同一とはならない恐れがあり、ゲート電極直下に形成されるチャンネルがそれぞれのゲート間で異なって形成されてバラツキを生ずる恐れがある。
【0006】
こうした各ゲート電極直下に形成されるチャンネルにバラツキを生じると、複数の電荷蓄積部に同じ条件で分配されるべき電子が閾値の低いゲート電極に隣接した電荷蓄積部に偏ってしまい、光電変換部で発生した電子を電荷蓄積部に正しく分配することができなくなってしまうという問題点が指摘されていた。
【0007】
従来、上記した光電変換部で発生した電子の分配に関する問題点を解決するために、例えば、特許文献1として提示する特開2005−235893号公報に開示されているように、光電変換部にフォトゲート構造を採用し、これにより電荷の残留を排除してゲートの閾値のバラツキを越えるポテンシャル差を発生させる手法が提案されている。
【0008】
しかしながら、フォトゲートの光電変換効率は、長波長の光に対しては低いことが知られており、このため上記した光電変換部にフォトゲート構造を採用した固体撮像素子では、各種用途への応用に大きな障害あるという新たな問題点を招来するものであった。
【0009】
【特許文献1】特開2005−235893号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は、従来の技術の有する上記したような種々の問題点に鑑みてなされたものであり、その目的とするところは、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造を提供しようとするものである。
【課題を解決するための手段】
【0011】
上記目的を達成するために、本発明は、電子を分配するためのゲートを多段に構成することにより電子の振り分け性能を向上させ、光飛行時間計測法などに用いる固体撮像素子の画素として利用することができるようにしたものであり、より詳細には、閾値のバラツキが光電変換部で発生した電子の分配に影響することが問題となる複数の電荷蓄積部に隣接するゲートの構造を変更することによって、閾値のバラツキが電子の振り分け能力に影響を及ぼさないようにしたものである。
【0012】
即ち、本発明は、フォトダイオードの読み出し制御を行う前段のゲートと、この前段のゲートの後段に位置して電荷蓄積部へ電子を分配する制御を行う後段のゲートとを設け、前段のゲートにより電荷蓄積部へ電子を分配する制御を行う後段のゲートが持つ閾値バラツキを越えるポテンシャルの差を与えることで、電子を分配を行う後段のゲートの閾値バラツキが、電荷蓄積部への電子の分配に影響を及ぼさないようにしたものである。
【0013】
そして、本発明のうち請求項1に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、複数段のゲートよりなり、上記複数段のゲートは、少なくとも、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、上記前段のゲートの後段において上記複数の電荷蓄積部に隣接して配置され、前段のゲートの読み出し制御により読み出された電子を上記複数の電荷蓄積部へ分配する制御を行う後段のゲートとを有するようにしたものである。
【0014】
また、本発明のうち請求項2に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、2段のゲートよりなり、上記2段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、上記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第1段のゲートの読み出し制御により読み出された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第2段のゲートとを有するようにしたものである。
【0015】
また、本発明のうち請求項3に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、3段のゲートよりなり、上記3段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、上記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第1段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第2段のゲートと、上記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第2段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートとを有するようにしたものである。
【発明の効果】
【0016】
本発明は、以上説明したように構成されているので、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造を提供することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【0017】
以下、添付の図面を参照しながら、本発明による固体撮像素子の画素構造の実施の形態の一例を詳細に説明するものとする。
【0018】
1.第1の実施の形態(2段のゲート構造)
(1)構成
図1(a)には、本発明の第1の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図が示されており、また、図1(b)には、図1(a)のA−A線による断面を模式的に表した断面構成説明図が示されている。
【0019】
この図1に示す本発明による画素構造10と従来の画素構造とを比較すると、本発明による画素構造10は、光を受光して光電変換により電子を発生するフォトダイオード(光ダイオード:PD)13の読み出し制御を行う第1段目のゲート(前段のゲート)たる転送ゲート(TG)14と、転送ゲート(TG)14の後段に位置して電荷蓄積部(FD)(画素構造10においては、電荷蓄積部(FD)として第1電荷蓄積部(FD1)17と第2電荷蓄積部(FD2)18との2個の電荷蓄積部(FD)が設けられている。)へ電子を分配する制御を行う第2段目のゲート(後段のゲート)たる分配ゲート(DG)(画素構造10においては、分配ゲート(DG)として第1分配ゲート(DG1)15と第2分配ゲート(DG2)16との2個の分配ゲート(DG)が設けられている。)とが、隣接して配設されている点において、従来の画素構造と異なっている。
【0020】
即ち、画素構造10において広い面積を占めるフォトダイオード13と第1段目のゲートたる転送ゲート14とは隣接して配置され、転送ゲート14に隣接して複数個(この実施の形態においては2個である。)の第2段目のゲートたる第1分配ゲート15および第2分配ゲート16が隣接して配置され、第1分配ゲート15および第2分配ゲート16にそれぞれ隣接して各分配ゲートに対応する複数個(この実施の形態においては分配ゲートが2個であるので2個となる。)の第1電荷蓄積部17および第2電荷蓄積部18が配置されている。
【0021】
ここで、第1段目のゲートたる転送ゲート14と当該転送ゲート14に隣接した複数個の第2段目のゲートたる第1分配ゲート15および第2分配ゲート16との間のそれぞれの隙間g1は小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間g1は製造ルールで制約される最小値、例えば、0.2μm程度とすることが好ましい。
【0022】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間g1の条件を自動的に満足する。図11に示すように、転送ゲート14と第1分配ゲート15および第2分配ゲート16とが若干オーバーラップする領域を有するように構成することができる。
【0023】
また、上記したフォトダイオード13、転送ゲート14、第1分配ゲート15、第2分配ゲート16および第1電荷蓄積部17および第2電荷蓄積部18の各要素の周囲は、分離溝(STI)12により基板(SUB)11から分離されている。
【0024】
次に、図1(b)を参照しながら、基板11としてP型半導体基板を用いて、このP型半導体基板よりなる基板11上に、上記した画素構造の素子を構成する場合について説明する。
【0025】
即ち、この場合には、フォトダイード13は中濃度のN型ドープにより形成されるが、イオン打ち込み深さを厚めにすることで、長波長側の感度を拡張するように形成する。
【0026】
また、第1電荷蓄積部17および第2電荷蓄積部18は、高濃度のN型ドープで形成するドレインである。
【0027】
ここで、一般的に、これらのN型ドープは、基板11上に酸化膜(SOX)19とポリシリコンの転送ゲート14、第1分配ゲート15および第2分配ゲート16とを形成後にイオン注入する、所謂、セルフ・アライン法にて形成することができる。
【0028】
このとき、転送ゲート14と第1分配ゲート15と第2分配ゲート16とのそれぞれの間の隙間がそれぞれN型ドープされないように、当該隙間をマスクする必要がある。
【0029】
その結果として、転送ゲート14と第1分配ゲート15と第2分配ゲート16とのそれぞれの間の隙間は、P型半導体基板そのままの状態、すなわち、ネイティブチャンネルとなるように形成されることになる。
【0030】
ここで、転送ゲート14と第1分配ゲート15と第2分配ゲート16とのそれぞれの間の隙間をネイティブチャンネルにする理由は、以下の通りである。
【0031】
即ち、本発明においては、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成される必要があるが、その最も簡単な方法がネイティブチャンネルにすることだからである。しかしながら、各ゲート間の隙間のポテンシャルが隣接するゲートに印加された電圧で制御され、連続なポテンシャルのチャンネルが形成されるのであれば、各ゲート間の隙間に適切な不純物がドープされるようにしてもよいことは勿論である。
【0032】
なお、フォトダイオード13、転送ゲート14、第1分配ゲート15、第2分配ゲート16、第1電荷蓄積部17および第2電荷蓄積部18の各要素は、図1(a)(b)を参照しながら上記において説明したように、一般にはP型半導体基板に形成されるものであるが、P型半導体基板に限られるものではなく、Pウェル上に形成するようにしてもよいことは勿論である。
【0033】
また、基板11としてN型半導体基板を用いるとともに、上記において説明した各要素のP型とN型とを全て反転し、N型半導体基板上に各要素を形成するようにしてもよいことは勿論であり、また、同様に、各要素をNウェル上に形成するようにしてもよいことは勿論である。
【0034】
なお、素子の大きさは目的や用途に応じて適宜の大きさを任意に選択することができるものであるが、画素10全体の大きさは、1辺の長さLが10μm乃至50μm程度の正方形、即ち、10μm角程度乃至50μm角程度が実用的である。
【0035】
また、各ゲートのゲート長は、基板不純物濃度と酸化膜厚、印加電圧によるチャンネル形成の適合性から最適化すべきであるが、例えば、0.5μm〜1.0μm程度が妥当である。
【0036】
(2)動作
(2−1)ポテンシャルの説明
図2(a)には、図2(b)(c)(d)(e)の理解を容易にするために図1(b)と同一の図面が示されており、また、図2(b)(c)(d)(e)には、転送ゲート14と第1分配ゲート15ならびに第2分配ゲート16とに電圧を印加したときの半導体中のポテンシャルを図2(a)に示す断面説明図における各要素に対応させて模式的に表した説明図が示されている。
【0037】
なお、図2(b)(c)(d)(e)におけるポテンシャルの直上に図示された四角形の図形は、転送ゲート(TG)14と分配ゲート(DG)(後述するように、第1分配ゲート15または第2分配ゲート16のいずれか一方を意味する。)とをそれぞれ示し、当該四角形が白抜きの状態は基板電位Vssに近い電位(なお、「基板電位Vssに近い電位」については後述する。)を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【0038】
まず、初期条件として第1電荷蓄積部17および第2電荷蓄積部18を電源電圧Vddにリセットするとともにフォトダイオード13を電圧Vtgにリセットし、この状態を初期状態とすると、各ゲートへの電圧印加によって図2(b)(c)(d)(e)に示す4つの状態が得られる。
【0039】
ここで、この説明おいて用いる電源電圧Vdd、電圧Vtgならびに電圧Vdgの最適値は半導体の諸特性によって決定されるべきものではあるが、例えば、基板電位Vssを基準とするならば、電源電圧Vddを概ね3.3V程度とし、電圧Vtgを概ね1.0V程度とし、電圧Vdgを概ね1.5V程度とすることが好ましい。
【0040】
なお、上記した「基板電位Vssに近い電位」とは、基板電位Vssよりも僅かに負の電圧であり、チャンネルの不純物濃度などに依存する転送ゲート14の閾値電位であるが、例えば、−0.3V程度であって、転送ゲート14の直下に基板電位Vssのポテンシャルを形成する電圧を意味するものである。以下、「基板電位Vssに近い電位」の意味については、同内容を意味するものとする。
【0041】
また、画素構造10には分配ゲート(DG)と電荷蓄積部(FD)とはそれぞれ複数個(具体的には、第1分配ゲート15と第2分配ゲート16とが設けられているとともに、第1電荷蓄積部17と第2電荷蓄積部18とが設けられており、分配ゲート(DG)と電荷蓄積部(FD)とはそれぞれ2個ずつ設けられている。)存在するので、状態の場合の数は分配ゲート(DG)と電荷蓄積部(FD)との個数に応じて増加することになるが、以下の説明においては本発明の理解を容易にするために、注目する分配ゲート(DG)のみ、例えば、第1分配ゲート15のみが変化し、他の分配ゲート(例えば、第2分配ゲート16である。)は基板電位Vssに近い電位に固定されているものと仮定する。
【0042】
即ち、以下の(2−1−1)乃至(2−1−4)に示す状態1乃至状態4の説明における分配ゲート(DG)と電荷蓄積部(FD)とは、第1分配ゲート15または第2分配ゲート16のうちの注目する方の分配ゲート(例えば、第1分配ゲート15である。)と当該注目する方の分配ゲート(例えば、第1分配ゲート15である。)に隣接する第1電荷蓄積部17または第2電荷蓄積部18(例えば、第1分配ゲート15に注目する場合には、第1電荷蓄積部17である。)を示している。
【0043】
(2−1−1)状態1の説明(図2(b)参照)
まず、図2(b)に示す状態1は、上記した初期状態から転送ゲート(TG)14にも分配ゲート(DG)にも基板電位Vssに近い電位を与えたときの様子を示すものである。この状態1が、状態1乃至状態4における基本状態である。
【0044】
下地半導体の不純物濃度と酸化膜厚とで決まる若干の誤差はあるが、転送ゲート(TG)14と分配ゲート(DG)との直下は概ね基板電位Vssのポテンシャルとなり、フォトダイオード(PD)13と電荷蓄積部(FD)とはポテンシャル的に隔離された状態となる。
【0045】
なお、図2(b)(c)(d)(e)においては、便宜上、フォトダイオード(PD)13のポテンシャルは初期条件でリセットされた電圧Vtgに等しく、電荷蓄積部(FD)のポテンシャルは初期条件でリセットされた電源電圧Vddに等しいものとして作図している。
【0046】
(2−1−2)状態2の説明(図2(c)参照)
次に、状態2は、転送ゲート(TG)14に電圧Vtgなる正の電位を印加したときのポテンシャルを示し、転送ゲート(TG)14の直下にはチャンネルが形成され、そのポテンシャルは上記したような誤差はあるが、概ね電圧Vtgのポテンシャルとなり、フォトダイオード(PD)13のポテンシャルと連続になる。
【0047】
転送ゲート(TG)14と分配ゲート(DG)との隙間g1については、転送ゲート(TG)14に印加した電圧Vtgの影響と分配ゲート(DG)に印加している基板電位Vssの影響とが干渉するので、図2(c)に示すような傾斜したポテンシャルが形成されることになる。
【0048】
ここで、このポテンシャルの傾斜は、下地半導体の不純物濃度と、酸化膜厚と、転送ゲート(TG)14と分配ゲート(DG)とにそれぞれ印加する電圧の差(印加電圧差)と、転送ゲート(TG)14と分配ゲート(DG)との間の隙間g1の距離とによって決定される。
【0049】
なお、転送ゲート(TG)14と分配ゲート(DG)との間の隙間g1の距離が大きいと滑らかに連続する傾斜とはならない可能性があるので、隙間g1の距離は小さいことが好ましく、例えば、0.1〜0.5μm程度とすることが望ましく、具体的には、0.2μm程度とすることができる。
【0050】
(2−1−3)状態3の説明(図2(d)参照)
次に、状態3は、状態2に加えて、分配ゲート(DG)に電圧Vdgなる正の電位を印加したときのポテンシャルを示している。この状態3においては、分配ゲート(DG)の直下にはチャンネルが形成され、そのポテンシャルは上記したような誤差はあるが、概ね電圧Vdgのポテンシャルとなる。
【0051】
従って、分配ゲート(DG)に隣接する転送ゲート(TG)14に対しては、上記した狭い隙間g1に傾斜をもった連続なチャンネルを形成する。
【0052】
また、分配ゲート(DG)に隣接する電荷蓄積部(FD)に対しては、電圧Vdgと電源電圧Vddとの電圧差に依存した急な傾斜のポテンシャルが形成される。
【0053】
ここで、電圧Vdgは電圧Vtgに比べ十分に正であり、電源電圧Vddに比べ十分に負である電圧とすれば、図2(d)に示すようなフォトダイオード(PD)13から電荷蓄積部(FD)へほぼ連続したポテンシャル傾斜を持ったチャンネルを形成することができる。
【0054】
(2−1−4)状態4の説明(図2(e)参照)
次に、状態4は、転送ゲート(TG)14に基板電位Vssに近い電位を与えて、転送ゲート(TG)14の電圧を基板電位Vssに近い電圧に戻し、分配ゲート(DG)には電圧Vdgを印加したポテンシャルを示す。これによりフォトダイオード(PD)13は、電荷蓄積部(FD)とはポテンシャル的に分離されることになる。
【0055】
(2−1−5)上記した状態1乃至状態4の説明についてのまとめ
上記した状態1乃至状態4を、状態1→状態2→状態3→状態4→状態1→状態2→状態3→状態4→(以下、同様)の順番で繰り返すことにより、後述するように、フォトダイオード(PD)13で発生した電子を電荷蓄積部(FD)に蓄積することができる。
【0056】
(2−2)電子の移動の説明
次に、図3(a)(b)(c)(d)を参照しながら、フォトダイオード(PD)13で発生した電子の移動について説明する。なお、図3(a)は図2(b)に示す状態1における電子の状態を示し、図3(b)は図2(c)に示す状態2における電子の状態を示し、図3(c)は図2(d)に示す状態3における電子の状態を示し、図3(d)は図2(e)に示す状態4における電子の状態を示す。
【0057】
画素構造10においてフォトダイオード13を露光すると、フォトダイード13の光電変換により発生した電子は、図2(b)に示す状態1の基本状態では、フォトダイオード13自身の空乏層に蓄積されることになる。そして、ある時間が経過すると、図3(a)に示すように、フォトダイオード3の空乏層に電子(図3(a)(b)(c)(d)において、電子は黒丸で示されている。)が満たされ、PD部(フォトダイオード13の領域)のポテンシャルは上昇する(電子の蓄積)。
【0058】
そして、フォトダイオード13の空乏層に蓄積された電子の転送は、図2(c)(d)(e)に示す状態2、状態3、状態4の順で、転送ゲート(TG)14と分配ゲート(DG)とに電圧を印加することで行われる。
【0059】
即ち、図2(c)に示す状態2においては、図3(b)に示すように電子は転送ゲート(TG)14の直下に形成されたチャンネルまで広がるが、この時点では分配ゲート(DG)直下のポテンシャルが壁となって、電子は電荷蓄積部(FD)へは移動できない(電子の転送開始)。
【0060】
さらに、分配ゲート(DG)に正の電圧Vdgを印加し、図2(d)に示す状態3とすることで分配ゲート(DG)の直下にチャンネルを形成すると、電子はポテンシャルの傾斜に従い図3(c)に示すように電荷蓄積部(FD)へ移動する(電子の転送)。
【0061】
ここで、ポテンシャルの傾斜が十分に大きければ、電子は室温では傾斜に逆らって移動することはできない。
【0062】
より詳細には、図2(d)に示す状態3のポテンシャルが形成されると、フォトダイオード(PD)13で発生した電子は、転送ゲート(TG)14直下のチャンネルと分配ゲート(DG)直下のチャンネルとを通過して、電荷蓄積部(FD)に移動する。このとき、電荷蓄積部(FD)のポテンシャルは注入された電子によって上昇するが、電荷蓄積部(FD)のポテンシャルが電圧Vdgにくらべ低ければ、電子はフォトダイオード(PD)13から電荷蓄積部(FD)へ一方向に移動する。
【0063】
従って、画素構造10が状態1、状態2、状態3と遷移する間の時間の露光によって発生した光電子は、全て電荷蓄積部(FD)へ移動することになる。
【0064】
また、状態3において転送ゲート(TG)14の直下に仮に電子が残留していたとしても、図2(d)に示す状態3から図2(e)に示す状態4に移行するときに、図3(d)に示すように、当該残留した電子はよりポテンシャルの低い分配ゲート(DG)側に落ちることになる(電子の転送終了)。
【0065】
そして、状態4から分配ゲート(DG)に印加する電圧を基板電位Vssに近い電位に戻すと状態1へ移行し、分配ゲート(DG)の直下に形成されたチャンネルは完全に消失する。
【0066】
従って、この図3(d)に示す状態4から図3(a)に示す状態1への移行において、仮に分配ゲート(DG)の直下に残留していた電子があったとしても、よりポテンシャルの低い電荷蓄積部(FD)側に落ちることになる。
【0067】
即ち、状態1→状態2→状態3→状態4→状態1→状態2→状態3→状態4→(以下、同様)の順番で転送ゲート(TG)14および分配ゲート(DG)の印加電圧を制御することにより、フォトダイオード(PD)13から電荷蓄積部(FD)への電子の移動を一方向に制御することができ、フォトダイオード(PD)13で発生された電子は全て電荷蓄積部(FD)へ移動され、電子を電荷蓄積部(FD)へ完全に転送することができる。
【0068】
なお、基板電位Vssと電圧Vtgと電圧Vdgと電源電圧Vddとの間の電圧差が転送ゲート(TG)14や分配ゲート(DG)の閾値電圧のバラツキより十分に大きければ、閾値のバラツキは上記した動作による電子の転送に大きな影響は与えない。
【0069】
一般に、画素構造において形成されるゲートの閾値バラツキは、通常のFETトランジスタのゲート閾値バラツキと同程度であると思料され、その値は概ね10mV以下である。
【0070】
従って、理論的には、電圧Vtgと電圧Vdgとの電圧差は10mV程度で良いはずであるが、ポテンシャルの傾斜が強いほど電子移動が速いので、例えば、少なくとも100mV以上とすることが望ましく、より好ましくは0.5V程度とすることが望ましい。
【0071】
(2−3)電子の分配の説明
次に、図4(a)(b)に示す電荷振り分け動作を模式的に表す説明図を参照しながら、図3(a)(b)(c)(d)を参照しながら上記において説明したようにフォトダイオード(PD)13から電荷蓄積部(FD)へ移動する電子を、具体的に画素構造10における第1電荷蓄積部(FD1)17と第2電荷蓄積部(FD2)18とに振り分けて分配して蓄積させる手法、即ち、転送ゲート(TG)14と分配ゲート(DG)とに印加する電圧を制御して状態1乃至状態4の4つの状態を遷移させることで起こる電子の移動を、2個の分配ゲート(第1分配ゲート(DG1)15および第2分配ゲート(DG2)16)と2個の電荷蓄積部(第1電荷蓄積部(FD1)17および第2電荷蓄積部(FD2)18)とを有する画素構造10に具体的に適用する手法について説明する。
【0072】
その手法とは、図3(c)で示した状態3における転送状態、即ち、転送ゲート(TG)14と分配ゲート(DG)との両方に正の電圧を印加するときに、画素構造10においては実際には第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とが存在するので、第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちのどちらか一方は基板電位Vssにするというものである。
【0073】
ここで、図4(a)に示す説明図は、第1分配ゲート(DG1)15には電圧Vdgが印加され、かつ、第2分配ゲート(DG2)16には基板電位Vssが与えられている状態を示しており、一方、図4(b)に示す説明図は、第2分配ゲート(DG2)16には電圧Vdgが印加され、かつ、第1分配ゲート(DG1)15には基板電位Vssが与えられている状態を示している。
【0074】
電子は、2つの分配ゲート(DG)、即ち、第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちで、正の電圧Vdgを印加した分配ゲート(DG)直下のチャンネルを流れることができるので、正の電圧Vdgを印加した分配ゲート(DG)に隣接した電荷蓄積部(FD)に電子は分配され蓄積されることになる。
【0075】
即ち、図4(a)では、第1分配ゲート(DG1)15に電圧Vdgが印加されているので、第1電荷蓄積部(FD1)17へ電子は移動し、一方、図4(b)では、第2分配ゲート(DG2)16に電圧Vdgが印加されているので、第2電荷蓄積部(FD2)18へ電子は移動する。
【0076】
より詳細には、図3(a)で示した状態1における蓄積状態でフォトダイオード(PD)13に蓄積された電子は、図3(b)で示した状態2における転送開始状態で転送ゲート(TG)14に電圧を印加すると、その直後に図4(a)あるいは図4(b)のどちらかの状態をとることになる。即ち、図3(c)で示した状態3における転送状態において、上記したように第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちのどちらか一方を基板電位Vssにすることにより、図4(a)あるいは図4(b)のどちらかの状態をとることになる。
【0077】
ここで、図4(a)の状態の場合においては、第1分配ゲート(DG1)15と第1電荷蓄積部(FD1)17とに関するポテンシャルの状態が図3(c)に相当するので、第1電荷蓄積部(FD1)17への電子の移動が起こるが、第2分配ゲート(DG2)16と第2電荷蓄積部(FD2)18とに関するポテンシャルの状態は図3(b)に相当するので、第2電荷蓄積部(FD2)18への電子の移動は起こらない。
【0078】
逆に、図4(b)の状態の場合においては、第2分配ゲート(DG2)16と第2電荷蓄積部(FD2)18とに関するポテンシャルの状態が図3(c)に相当するので、第2電荷蓄積部(FD2)18への電子の移動が起こるが、第1分配ゲート(DG1)15と第1電荷蓄積部(FD1)17とに関するポテンシャルの状態は図3(b)に相当するので、第1電荷蓄積部(FD1)17への電子の移動は起こらない。
【0079】
即ち、図2(b)に示す状態1から図2(c)に示す状態2へ遷移させ、次に第1分配ゲート(DG1)15と第2分配ゲート(DG2)16とのうちのいずれか一方の分配ゲート(DG)のみを図2(d)に示す状態3と図2(e)に示す状態4へと遷移させ、他方の分配ゲート(DG)は状態2のままに維持し、第1分配ゲート(DG1)15と第2分配ゲート(DG2)16との両方とも状態1へ戻す、というサイクルを、各分配ゲート(DG)について交互に行うことで、あるタイミングで発生した光電子を希望する電荷蓄積部(FD)へ移動して分配蓄積することができる。
【0080】
なお、図5には各ゲートの駆動電圧波形と電荷蓄積とに関する模式的な説明図が示されており、この図5に示した駆動波形のように転送ゲート(TG)14、第1分配ゲート(DG1)15および第2分配ゲート(DG2)16に電圧パルスを入力することで、上記した状態遷移のサイクルを繰り返すことができる。
【0081】
一回の電子の転送で電荷蓄積部(FD)に注入される電子によって、電荷蓄積部(FD)の電圧は低下し、繰り返しによって積分的に電荷蓄積部(FD)の電圧は低下する(図5におけるFD1およびFD2のチャートを参照する。)。
【0082】
(3)第1の実施の形態の変形例(4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを備えた構造)
図6には、上記した画素構造10の変形例として、4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを備えた画素構造20が示されている。
【0083】
即ち、上記においても説明したように、分配ゲート(DG)と電荷蓄積部(FD)との数は任意であるが、例えば、4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを配置した図6に示すような画素構造20を構築することができる。
【0084】
なお、図6に示す画素構造20において、図1(a)(b)に示す構成と同一あるいは相当する構成については、図1(a)(b)において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【0085】
この図6に示す画素構造20は、分配ゲート(DG)として第1分配ゲート(DG1)15および第2分配ゲート(DG2)16に加えて第3分配ゲート(DG3)21および第4分配ゲート(DG4)22を備えるとともに、電荷蓄積部(FD)として第1電荷蓄積部(FD1)17および第2電荷蓄積部(FD2)18に加えて第3分配ゲート(DG3)21に隣接する第3電荷蓄積部(FD3)23および第4分配ゲート(DG4)22に隣接する第4電荷蓄積部(FD4)24を備えてる点で、図1(a)(b)に示す画素構造10と異なっている。
【0086】
画素構造20のように、4つの分配ゲート(DG)と4つの電荷蓄積部(FD)とを配置し、図2(b)に示す状態1から図2(c)に示す状態2へ遷移させ、次にいずれか1つの分配ゲート(DG)のみを図2(d)に示す状態3と図2(e)に示す状態4へと遷移させ、他の3つの分配ゲート(DG)は状態2のままに維持し、4つの分配ゲート(DG)の全てを状態1へ戻すというサイクルを各分配ゲート(DG)について交互に行うことで、あるタイミングで発生した光電子を、希望する電荷蓄積部(FD)へ移動して分配蓄積することができることになり、4位相あるいは4種の遅延について電子を分配することが蓄積できるようになる。
【0087】
2.第2の実施の形態(3段のゲート構造)
(1)構成
図7(a)には、本発明の第2の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図が示されており、また、図7(b)には、図7(a)のB−B線による断面を模式的に表した断面構成説明図が示されている。
【0088】
なお、図7(a)(b)に示す画素構造において、図1(a)(b)に示す構成と同一あるいは相当する構成については、図1(a)(b)において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用の詳細な説明は適宜に省略するものとする。
【0089】
ここで、この図7(a)(b)に示す画素構造30と上記した画素構造10とを比較すると、画素構造30は、前段のゲートたる転送ゲート(TG)14と後段のゲートたる第1分配ゲート(DG1)15および第2分配ゲート(DG2)16との間に中間のゲートとして副ゲート(SG)31を配置している点において、画素構造10と異なる。
【0090】
換言すれば、画素構造30の構成については、この副ゲート(SG)31を除く構成は画素構造10と同一であるので、副ゲート(SG)31を除くその他の構成の説明は適宜に省略する。
【0091】
ここで、転送ゲート14とそれに隣接した副ゲート31との隙間g2と、副ゲート31とそれに隣接した複数個の分配ゲート(第1分配ゲート(DG1)15および第2分配ゲート(DG2))との間のそれぞれの隙間g3とは、それぞれ小さいほど良いものであり、例えば、これらのゲートが同層のポリシリコン層に形成されるゲートである場合には、隙間g2ならびに隙間g3は製造ルールで制約される最小値、例えば、0.2μm程度とすることが好ましい。
【0092】
一方、これらのゲートが異なるポリシリコン層に形成されるゲートである場合には、異なるポリシリコン層間の界面による最小隙間は隙間g2ならびに隙間g3の条件を自動的に満足する。このため、転送ゲート14と副ゲート31とが若干オーバーラップする領域を有するように構成するとともに、副ゲート31と第1分配ゲート15および第2分配ゲート16とが若干オーバーラップする領域を有するように構成することができる。
【0093】
(2)動作(3段のゲート構造での電子の移動および分配)
次に、図8(a)(b)(c)(d)を参照しながら、半導体中のポテンシャルならびにフォトダイオード(PD)13で発生した電子の移動について説明する。
【0094】
なお、図8(a)(b)(c)(d)におけるポテンシャルの直上に図示された四角形の図形は、転送ゲート(TG)14と副ゲート(SG)31と分配ゲート(DG)(第1分配ゲート15または第2分配ゲート16のいずれか一方を意味する。)とをそれぞれ示し、当該四角形が白抜きの状態は基板電位Vssに近い電位を与えていることを示し、一方、当該四角形が黒で塗りつぶされた状態は正の電位が印加されていることを示している。
【0095】
上記した画素構造30による前段のゲートたる転送ゲート(TG)14と後段のゲートたる分配ゲート(DG)(第1分配ゲート(DG1)15および第2分配ゲート(DG2))との間に副ゲート(SG)31を設けた3段ゲート構造では、転送ゲート(TG)14には基板電位Vssに近い電圧か電圧Vtgが印加され、副ゲート(SG)には基板電位Vssに近い電圧か電源電圧Vddが印加され、分配ゲート(DG)には基板電位Vssに近い電圧か電圧Vdgが印加される。
【0096】
これら電圧Vtgと電圧Vdgとについては、上記した2段ゲートの構造である画素構造10の場合の電圧と同じでも良いが、別の方法で最適化することが好ましい。
【0097】
即ち、電圧Vtgは電源電圧Vddに対してポテンシャル傾斜が十分にできる電圧が望ましいので、電源電圧Vddの1/2程度が良い。また、電圧Vdgは電源電圧Vddと電圧差が蓄積可能な電子数に比例するので、基板電位Vssに近いことが望ましいが、電子移動時のポテンシャル傾斜についても考慮すべきなので、電源電圧Vddの1/3程度が望ましい。
【0098】
具体的には、例えば、電源電圧Vddが3.3Vのときには、電圧Vtgが1.8Vであり、電圧Vdgが1.0Vであるように設定することが好ましい。
【0099】
ここで、図8(a)(b)(c)(d)には、上記した2段ゲートの構造の画素構造10における図3(a)(b)(c)(d)と同様に、4つの状態で電子を移動する手法をポテンシャルで示した説明図が示されている。
【0100】
基本状態は、転送ゲート(TG)14、副ゲート(SG)31、分配ゲート(DG)に基板電位Vssに近い電位を与え、フォトダイオード(PD)13を電圧Vtgにリセットし、電荷蓄積部(FD)を電源電圧Vddにリセットした状態たる電子の蓄積状態である。図8(a)は、この基本状態を示している(蓄積)。
【0101】
この図8(a)に示す基本状態で光に露光すると、フォトダイオード(PD)13に光電子が蓄積され、フォトダイオード(PD)13のポテンシャルは僅かに上昇する。
【0102】
次に、転送ゲート(TG)14に電圧Vtgを印加し、副ゲート(SG)31に電源電圧Vddを印加すると、転送ゲート(TG)14と副ゲート(SG)31との直下のポテンシャルは押し下げられ、図8(b)に示すように電子は副ゲート(SG)31の直下にできたポテンシャルの谷間に移動する(電子の転送)。
【0103】
次に、転送ゲート(TG)14に基板電位Vssに近い電位を与えて電圧を戻し、副ゲート(SG)31には電源電圧Vddを印加したままにして、分配ゲート(DG)に電圧Vdgを印加すると、図8(c)に示すように転送ゲート(TG)14の直下にポテンシャルの壁ができて、フォトダイオード(PD)13と副ゲート(SG)31の直下にできたポテンシャルの谷間とが分離される(分離)。なお、この時点では、電子は副ゲート(SG)直下のポテンシャルの谷から出ることはできない。
【0104】
次に、分配ゲート(DG)に電圧Vdgを印加し続け、副ゲート(SG)31に基板電位Vssに近い電位を与えて電圧を戻すと、図8(d)に示すように副ゲート(SG)31の直下のポテンシャルの谷が消失するので、当該谷間に存在した電子はポテンシャルの低い分配ゲート(DG)側のチャンネルに移動し、分配ゲート(DG)直下のチャンネルに移動した電子は、留まることなくよりポテンシャルの低い電荷蓄積部(FD)へさらに移動し、電荷蓄積部(FD)に蓄積される(再転送)。
【0105】
以上において説明したように、3段のゲートによっても電子が完全にフォトダイオード(PD)13から電荷蓄積部(FD)へ転送できるものである。
【0106】
なお、図7(a)(b)に示す実施の形態においては、2個の分配ゲート(DG)と2個の電荷蓄積部(FD)とを配置したものを示したが、図6に示す構成と同様に、4個の分配ゲート(DG)と電荷蓄積部(FD)とを配置するように構成してもよい。
【0107】
3.シミュレーション結果
次に、本願発明者により実施されたシミュレーションの結果について、図9および図10(a)(b)(c)(d)を参照しながら説明する。
【0108】
即ち、図10(a)(b)(c)(d)は、図9に示す条件によって本発明による画素構造10を製造することを仮定して、ポアソン方程式および電子電流連続式を用いて表面ポテンシャルをシミュレーションした結果を示すものである。
【0109】
ここで、基板11としての半導体基板(P型)の不純物濃度は2×1015として図9に示した断面形状とし、酸化膜19たるシリコン酸化膜は7nmの膜厚とした。
【0110】
図10(a)が図2(b)の状態1に対応したシミュレーション結果であり、図10(b)が図2(c)の状態2に対応したシミュレーション結果であり、図10(c)が図2(d)の状態3に対応したシミュレーション結果であり、図10(d)が図2(e)の状態4に対応したシミュレーション結果である。
【0111】
このシミュレーション結果は、基本的に図2(b)(c)(d)(e)で模式的に描いたポテンシャル形状に近似しており、図10(d)のように転送ゲート(TG)14および分配ゲート(DG)に正の電圧を印加した状態では、フォトダイオード(PD)13に蓄積された電子は、電荷蓄積部(FD)へ階段を落ちるように移動するであろうことが理解される。
【0112】
4.第1の実施の形態(2段のゲート構造)と第2の実施の形態(3段のゲート構造)と の作用効果における特徴
(1)第1の実施の形態(2段のゲート構造)のメリット
a.3段のゲート構造にくらべ構造が簡単である
b.同じサイズの画素を配置するときに3段のゲート構造に比べてフォトダイオ ード(PD)の面積を広くすることができる
(2)第2の実施の形態(3段のゲート構造)のメリット
a.2段のゲート構造に比べポテンシャル勾配が大きくできるので転送がより完 全となる
b.フォトダイオード(PD)の逆バイアス電圧を2段のゲート構造に比べ深く 取れるので空乏層を厚くすることができるできる。
【0113】
従って、上記したような特徴から、画素ピッチの小さな応用では第1の実施の形態の画素構造10のような2段のゲート構造が有利であり、画素ピッチの大きな応用では第2の実施の形態の画素構造30のような3段のゲート構造が有利であると認められる。
【産業上の利用可能性】
【0114】
本発明は、自動車などに搭載して障害物までの距離を測定する距離センサなどとして用いる固体撮像素子に利用することができるものである。
【図面の簡単な説明】
【0115】
【図1】図1(a)は、本発明の第1の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図であり、また、図1(b)は、図1(a)のA−A線による断面を模式的に表した断面構成説明図である。
【図2】図2(a)は、図2(b)(c)(d)(e)の理解を容易にするために示した図1(b)と同一の断面構成説明図であり、また、図2(b)(c)(d)(e)は、転送ゲートと第1分配ゲートならびに第2分配ゲートとに電圧を印加したときの半導体中のポテンシャルを図2(a)に示す断面説明図における各要素に対応させて模式的に表した説明図である。
【図3】図3(a)(b)(c)(d)は、フォトダイオード(PD)で発生した電子の移動の説明図であり、図3(a)は図2(b)に示す状態1における電子の状態を示し、図3(b)は図2(c)に示す状態2における電子の状態を示し、図3(c)は図2(d)に示す状態3における電子の状態を示し、図3(d)は図2(e)に示す状態4における電子の状態を示す。
【図4】図4(a)(b)は、電荷振り分け動作を模式的に表す説明図である。
【図5】図5は、各ゲートの駆動電圧波形と電荷蓄積とに関する模式的な説明図である。
【図6】図6は、本発明の第1の実施の形態による固体撮像素子の画素構造の変形例を模式的に表した平面構成説明図である。
【図7】図7(a)は、本発明の第2の実施の形態による固体撮像素子の画素構造を模式的に表した平面構成説明図であり、また、図7(b)は、図7(a)のB−B線による断面を模式的に表した断面構成説明図である。
【図8】図8(a)(b)(c)(d)は、半導体中のポテンシャルならびにフォトダイオード(PD)で発生した電子の移動の説明図である。
【図9】図9は、シミュレーションに用いた固体撮像素子の画素構造の断面を模式的に表した断面構成説明図である。
【図10】図10(a)は図2(b)の状態1に対応したシミュレーション結果であり、図10(b)は図2(c)の状態2に対応したシミュレーション結果であり、図10(c)は図2(d)の状態3に対応したシミュレーション結果であり、図10(d)は図2(e)の状態4に対応したシミュレーション結果である。
【図11】図11は、転送ゲートと分配ゲートとをオーバーラップさせて配置した状態の断面を模式的に表した断面構成説明図である。
【符号の説明】
【0116】
10、20、30 固体撮像素子の画素構造
11 基板(SUB)
12 分離溝(STI)
13 フォトダイオード(光ダイオード:PD)
14 転送ゲート(TG)
15 第1分配ゲート(DG1)
16 第2分配ゲート(DG2)
17 第1電荷蓄積部(FD1)
18 第2電荷蓄積部(FD2)
19 酸化膜(SOX)
21 第3分配ゲート(DG3)
22 第4分配ゲート(DG4)
23 第3電荷蓄積部(FD3)
24 第4電荷蓄積部(FD4)
31 副ゲート(SG)
【特許請求の範囲】
【請求項1】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、複数段のゲートよりなり、
前記複数段のゲートは、少なくとも、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、
前記前段のゲートの後段において前記複数の電荷蓄積部に隣接して配置され、前段のゲートの読み出し制御により読み出された電子を前記複数の電荷蓄積部へ分配する制御を行う後段のゲートと
を有することを特徴とする固体撮像素子の画素構造。
【請求項2】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、2段のゲートよりなり、
前記2段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第1段のゲートの読み出し制御により読み出された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第2段のゲートと
を有することを特徴とする固体撮像素子の画素構造。
【請求項3】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、3段のゲートよりなり、
前記3段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第1段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第2段のゲートと、
前記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第2段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートと
を有することを特徴とする固体撮像素子の画素構造。
【請求項1】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、複数段のゲートよりなり、
前記複数段のゲートは、少なくとも、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する前段のゲートと、
前記前段のゲートの後段において前記複数の電荷蓄積部に隣接して配置され、前段のゲートの読み出し制御により読み出された電子を前記複数の電荷蓄積部へ分配する制御を行う後段のゲートと
を有することを特徴とする固体撮像素子の画素構造。
【請求項2】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、2段のゲートよりなり、
前記2段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第1段のゲートの読み出し制御により読み出された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第2段のゲートと
を有することを特徴とする固体撮像素子の画素構造。
【請求項3】
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、3段のゲートよりなり、
前記3段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第1段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第2段のゲートと、
前記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第2段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートと
を有することを特徴とする固体撮像素子の画素構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11】
【図9】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11】
【図9】
【公開番号】特開2009−21316(P2009−21316A)
【公開日】平成21年1月29日(2009.1.29)
【国際特許分類】
【出願番号】特願2007−181696(P2007−181696)
【出願日】平成19年7月11日(2007.7.11)
【国等の委託研究の成果に係る記載事項】(出願人による申告)国等の委託研究の成果に係る特許出願(平成19年度独立行政法人新エネルギー・産業技術総合開発機構半導体アプリケーションチップ開発プロジェクト委託研究、産業活力再生特別措置法第30条の適用を受けるもの)
【出願人】(306033715)ブレインビジョン株式会社 (6)
【出願人】(000002303)スタンレー電気株式会社 (2,684)
【Fターム(参考)】
【公開日】平成21年1月29日(2009.1.29)
【国際特許分類】
【出願日】平成19年7月11日(2007.7.11)
【国等の委託研究の成果に係る記載事項】(出願人による申告)国等の委託研究の成果に係る特許出願(平成19年度独立行政法人新エネルギー・産業技術総合開発機構半導体アプリケーションチップ開発プロジェクト委託研究、産業活力再生特別措置法第30条の適用を受けるもの)
【出願人】(306033715)ブレインビジョン株式会社 (6)
【出願人】(000002303)スタンレー電気株式会社 (2,684)
【Fターム(参考)】
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