基準電圧回路および半導体集積回路
【課題】回路の占有面積の増加および複雑な回路構成をきたすことなく、オフセットの影響を低減して基準電圧を目標値に近づけることのできる基準電圧回路および半導体集積回路の提供を図る。
【解決手段】第1および第2入力端子を有し、基準電圧VBGRを出力する第1増幅器AMPBM1と、第1負荷素子R1および第1pn接合素子Q1と、第2および第3負荷素子R2,R3並びに第2pn接合素子Q2と、を有し、さらに、前記第1増幅器に接続され、第3および第4入力端子を有する第2増幅器AMPBS1と、前記第2増幅器の前記第3および第4入力端子に入力する電圧SELB0,SELA0を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路VTRIMG1と、を有するように構成する。
【解決手段】第1および第2入力端子を有し、基準電圧VBGRを出力する第1増幅器AMPBM1と、第1負荷素子R1および第1pn接合素子Q1と、第2および第3負荷素子R2,R3並びに第2pn接合素子Q2と、を有し、さらに、前記第1増幅器に接続され、第3および第4入力端子を有する第2増幅器AMPBS1と、前記第2増幅器の前記第3および第4入力端子に入力する電圧SELB0,SELA0を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路VTRIMG1と、を有するように構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基準電圧回路および半導体集積回路に関する。
【背景技術】
【0002】
従来、アナログ集積回路では、温度および電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧回路が使用されている。また、デジタル回路との混載が容易なことから、重要なCMOSアナログ集積回路においても、バンドギャップ回路は、安定な基準電圧回路として広く用いられている。
【0003】
従来のバンドギャップ回路では、順バイアスされたpn接合の電位と、絶対温度(T)に比例(一般に、PTAT:Proportional To Absolute Temperatureと称される)する電圧を加算することで、温度に依存しない基準電圧を得る各種の回路が提案されている。
【0004】
順バイアスされたpn接合の電位は(pn接合の電位を1次式で近似すれば、或いは、1次式で近似できる範囲内では)、CTAT(Complementary To Absolute Temperature: 絶対温度に対して負の線形依存性)であることが知られている。そして、この順バイアスされたpn接合の電位に(適切な)PTAT電圧を加算することで、ほぼ温度に依存しない基準電圧が得られることが知られている。
【0005】
このような従来のバンドギャップ回路(基準電圧回路)の例を図1〜図6を参照して説明する。図1は、従来のバンドギャップ回路の第1例を示す回路図である。
【0006】
図1において、参照符号Q1,Q2はpnpバイポーラトランジスタ(以下、pnpBJTとも記載する)を示し、また、R1,R2,R3は抵抗を示している。なお、抵抗R1,R2,R3の抵抗値もR1,R2,R3で示すものとする。以下同様に、Rn(nは整数)は、抵抗を表すと共にその抵抗値も示している。
【0007】
さらに、参照符号AMP1はオペアンプ回路(CMOSオペアンプ)を示し、GNDはGND端子(第1電源線:0V)を示し、そして、VBGRは出力基準電位(基準電圧)を示している。また、参照符号VBE2,IMおよびIPは、内部のノードを示している。
【0008】
図1において、抵抗に添えられた値(例えば、100k,200k)は、抵抗値の例を示し、また、BJTに添えられた数字(例えば、×1,×10)は、BJTの相対的な面積の比を示す。同様に、他の図においても、BJTに添えられた数字は、BJTの相対的な面積の比を示すものとする。
【0009】
さらに、図1において、VBE2はノードの名前であると同時に、トランジスタQ2のベース・エミッタ間電圧も指すものとする。また、ノードIPの電位は、トランジスタQ1のベース・エミッタ間電圧に等しいので、その電位をVBE1で表すものとする。
【0010】
図1に示すバンドギャップ回路の動作を簡単に説明する。BJTのベース・エミッタ間電圧、すなわち、pn接合の順方向電圧をVBEで表わすと、そのpn接合の順方向電圧と絶対温度Tの関係は、概略、次の式(1)となることが知られている。
VBE=Veg−aT 式(1)
【0011】
ここで、VBEはpn接合の順方向電圧、Vegはシリコンのバンドギャップ電圧(約1.2V)、aはVBEの温度依存性(約2mV/℃)、そして、Tは絶対温度を示している。なお、aの値はバイアス電流により異なるが、実用領域で、概略、2mV/℃程度となることが知られている。
【0012】
また、BJTのエミッタ電流IEと電圧VBEの関係は、概略、次の式(2)となることが知られている。
IE=I0exp(qVBE/kT) 式(2)
【0013】
ここで、IEはBJTのエミッタ電流またはダイオードの電流、I0は定数(面積に比例)、qは電子の電荷、そして、kはボルツマン定数を示している。オペアンプAMP1による負帰還により、AMP1の電圧利得が十分大きい場合には、AMP1の第1入力IPと第2入力IMの電位が(ほぼ)等しくなって回路が安定する。
【0014】
このとき、図1に示されるように、抵抗R1とR2の抵抗値を、例えば、1:10(100k:1M)に設計しておくと、トランジスタQ1およびQ2に流れる電流の大きさは、10:1となる。
【0015】
ここで、トランジスタQ1に流れる電流を10Iで表し、トランジスタQ2に流れる電流をIで表わす。なお、図1において、Q1,Q2の下に添えられたI×10とIは、この電流の相対関係を示す。同様に、他の図でもBJTに添えられたI×10とIなどは、流れる電流の相対関係を示すものとする。
【0016】
仮に、トランジスタQ2のエミッタ面積は、トランジスタQ1のエミッタ面積の10倍とする。なお、図1のトランジスタQ1,Q2に添えられた×1,×10は、このエミッタ面積の相対関係を示す。
【0017】
そして、トランジスタQ1のベース・エミッタ間電圧をVBE1で表し、トランジスタQ2のベース・エミッタ間電圧をVBE2で表わすと、
式(2)より、次の式(3)および式(4)の関係があることがわかる。
10×I=I0exp(qVBE1/kT) 式(3)
I=10×I0exp(qVBE2/kT) 式(4)
【0018】
両辺それぞれを割り算し、VBE1−VBE2=ΔVBEと表わすと、次の式(5)および式(6)が得られる。
100=exp(qVBE1/kT−qVBE2/kT) 式(5)
ΔVBE=(kT/q)ln(100) 式(6)
【0019】
つまり、トランジスタQ1とQ2のベース・エミッタ間電圧の差であるΔVBEは、トランジスタQ1とQ2の電流密度比100の対数(ln(100))と熱電圧(kT/q)で表わされる。このΔVBEが抵抗R3の両端の電位差に等しいので、抵抗R2およびR3には、ΔVBE/R3の電流が流れる。
【0020】
従って、抵抗R2の両端の電位差VR2は、次の式(7)で表わされる。
VR2=ΔVBE(R2/R3) 式(7)
また、IPの電位とIMの電位は、VBE1で等しいので、基準電圧VBGRの電位は、次の式(8)で表わされる。
VBGR=VBE1+ΔVBE(R2/R3) 式(8)
【0021】
pn接合の順方向電圧VBE1は温度の上昇にともなって減少する負の温度依存性を持ち(VBE=Veg−aT 式(1))、一方、ΔVBEは、式(6)に示されるように、温度に比例して大きくなる。
【0022】
従って、定数を適切に選ぶことにより、基準電圧VBGRの値が温度に依存しないように設計することができる。そのときのVBGRの値は、シリコンのバンドギャップ電圧に相当する約1.2V(1200mV)となる。
【0023】
このように、図1のバンドギャップ回路は、回路定数を適切に選ぶことにより、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することが可能である。
【0024】
しかしながら、この図1のバンドギャップ回路は、次に説明するような欠点も有している。図2は、図1のバンドギャップ回路における問題を説明するための図である。
【0025】
図2において、参照符号Q1,Q2はpnpバイポーラトランジスタ(pnpBJT)を示し、また、R1,R2,R3は抵抗を示している。なお、抵抗R1,R2,R3の抵抗値もR1,R2,R3で示すものとする。
【0026】
参照符号IAMP1は理想オペアンプ回路を、GNDはGND端子を、VBGRは出力基準電位を、そして、IM,IPは内部のノードを示している。さらに、VOFFはオペアンプのオフセット電圧を表わす等価電圧源を示し、また、IIMは理想オペアンプIAMP1の−側の入力端子を示している。
【0027】
なお、抵抗に添えられた値は抵抗値の例を示し、また、BJTに添えられた数字はBJTの相対的な面積の比を示している。なお、特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【0028】
図1のバンドギャップ回路の問題を説明するために、図2では、図1のAMP1を、理想オペアンプIAMP1および等価オフセット電圧VOFFにより示している。基本的な動作は、図1の説明で述べたのと同様なので、図2では、オフセット電圧VOFFが基準電圧VBGRに対してどのような影響を与えるかを説明する。
【0029】
CMOS回路で、バンドギャップ回路(基準電圧回路)、特に、図1のような回路を構成する場合、オペアンプのオフセット電圧の影響は避けることができない。理想的には、図1のAMP1の入力電位IMとIPが等しい場合、AMP1の出力電位は、例えば、電源電圧の1/2程度の電位となる。
【0030】
しかしながら、実際の集積回路(LSI)では、アンプを構成する素子の特性が完全に一致することはないので、AMP1の出力電位が、例えば、電源電圧の1/2程度の電位となるのは、それぞれのアンプによって異なる。そして、そのときの入力電位の差電位は、オフセット電圧(VOFF)と呼ばれる。典型的なオフセット電圧は、例えば、±10mV程度であることが知られている。
【0031】
このような、現実のアンプの特性がバンドギャップ回路の出力電位にどのような影響を与えるかを説明するために、図2では、図1のAMP1を、理想オペアンプIAMP1および等価オフセット電圧VOFFで示している。なお、理想オペアンプIAMP1のオフセット電圧は0mVとする。
【0032】
図1の理想的な回路では、入力IMとIPの電位が一致する。しかしながら、現実の回路では、仮想的な理想オペアンプIAMP1の入力IIMとIPの電位が一致するので、IMとIPの電位は、オフセット電圧VOFFに相当する値だけずれる。説明を簡略化するために、理想状態で抵抗R3の両端に加わる電位差VR3を次の式(9)で表わす。
VR3=ΔVBE 式(9)
【0033】
図2の抵抗R3に加わる電位差VR3’は、概略、次の式(10)で表わされる。なお、VOFFは、オフセット電圧VOFFの値を示すものとする。
VR3’=ΔVBE+VOFF 式(10)
【0034】
また、抵抗R2の両端の電位差VR2’は、次の式(11)で表わされる。
VR2’=(ΔVBE+VOFF)R2/R3 式(11)
従って、基準電圧VBGRは、次の式(12)で表わされる。
VBGR=VBE1+VOFF+(ΔVBE+VOFF)R2/R3 式(12)
【0035】
図2のようにR2/R3=1M/200k=5とすると、VBGRの値は、理想値にオフセット電圧を(約)6倍した値を加えた値となる。すなわち、BGR出力=理想値±6×オフセットとなる。
【0036】
図1および図2の回路は、できるだけオペアンプのオフセット電圧の影響を小さくするために、トランジスタQ1に対してトランジスタQ2の面積を10倍とし、さらに、Q1に流れる電流をQ2に流れる電流の10倍とした例を示している。
【0037】
これにより、例えば、R3の両端の電位差は、次の式(13)に示されるように、120mVと比較的大きな値にすることができる。
ΔVBE=(kT/q)ln(100)=26mV×4.6=120mV 式(13)
【0038】
すなわち、オフセット電圧VOFFの影響を比較的小さく抑えることが可能である。しかしながら、この場合でも、約600mVのVBE(VBE1)にPTAT電圧を加算して1200mVのバンドギャップ電圧を得るためには、式(13)の値を5倍して、VBE1に加算しなければならない。
【0039】
そのため、オフセット電圧VOFFがある場合には{1+(R2/R3)}=(1+5)=6倍程度、オフセット電圧VOFFの影響が増幅されることになり、基準電圧VBGRに大きな影響を与えることになる。なお、図2中に示したVBGR出力の式は、このオフセット電圧の影響を示している。
【0040】
つまり、図1の回路は、比較的単純な回路構成でバンドギャップ回路を構成できる利点を持ってはいるが、オペアンプ回路(CMOSオペアンプ)のオフセット電圧により、達成される基準電圧VBGRの精度が制限されるという限界を有することになる。
【0041】
従来、CMOSオペアンプのオフセット電圧がCMOSバンドギャップ回路の出力電圧精度を制限する問題を解決することを目指して、いくつかの出力電圧(基準電圧)をトリミングする回路が提案されている。
【0042】
図3は、従来のバンドギャップ回路の第2例を示す回路図であり、PNPトランジスタの数を変更してトリミングを行う手法を適用したものを示している。
【0043】
図3において、参照符号QD1,QU1,QU2,QU3,QU4はpnpバイポーラトランジスタを示し、また、SWD1,SWU1,SWU2,SWU3,SWU4はスイッチを示している。なお、他の符号は、図1で示したものに対応しているので、その説明は省略する。
【0044】
図1の回路では、CMOSオペアンプAMP1の入力換算オフセット電圧が、例えば、6倍に増幅されて出力VBGRの電位を変動させることになっていた。VBGRの値の変動の原因としては、AMP1のオフセット電圧のほかに、R1〜R3の値の相対値の変動、VBE1或いはVBE2の値の変動などが挙げられる。
【0045】
図3の回路において、例えば、VBGRの値が目標値に対して小さい場合、スイッチSWU1〜SWU4をON(導通)にすることにより、トランジスタQ2の実効的な面積を大きくすることができる。
【0046】
具体的に、スイッチSWU1をONでスイッチSWU2〜SWU4をOFF(非導通)にすると、トランジスタQU1だけがONとなり、トランジスタQU2〜QU4をOFFにすることできる。
【0047】
これにより、トランジスタQ2の電流密度が小さくなるので、Q1とQ2のVBE差ΔVBEが大きくなる。そして、ΔVBEが大きくなると、R2/R3で増幅されVBE1に加算される電圧が大きくなるので、VBGRの電位を大きくすることができる。これは、前述した式(8):VBGR=VBE1+ΔVBE(R2/R3)から明らかである。
【0048】
ここで、例えば、トランジスタQU1〜QU4を2進に重み付けしておき、スイッチSWU1〜SWU4を4ビットのデジタルデータで制御することで、トランジスタQ2の面積の増加をトランジスタQ1と同じ面積からQ1の15倍まで変化させることができる。
【0049】
また、例えば、図3の回路でVBGRの値が目標値に対して大きい場合には、スイッチSWD1をONにすることで、トランジスタQ1の実効的な面積を大きくすることができる。すなわち、スイッチSWD1をONにすると、トランジスタQD1がONとなる。
【0050】
これにより、トランジスタQ1の電流密度が小さくなるので、Q1とQ2のVBE差ΔVBEは小さくなる。そして、ΔVBEが小さくなると、R2/R3で増幅されVBE1に加算される電圧が小さくなるので、VBGRの電位を小さくすることができる。
【0051】
このように、図3に示すバンドギャップ回路は、PNPトランジスタの面積比を可変とすることでVBGRの電位を調整するようになっている。
【0052】
図4は、従来のバンドギャップ回路の第3例を示す回路図である。図4において、参照符号Q1,Q2,Q3はpnpバイポーラトランジスタを、R3,R4は抵抗を、AMP3はオペアンプ回路を,そして,GNDはGND端子(0V)を示している。
【0053】
さらに、参照符号VDP5は5Vの電源端子を、VBGRは出力基準電位を、IM,IPは内部のノードを、そして、PM1,PM2,PM3はpMOSトランジスタを示している。なお、図4では、図1の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【0054】
また、図4において、pMOSトランジスタPM1,PM2,PM3に添えられた数字(×10,×1)は、pMOSトランジスタの相対的なゲート幅Wの比を示す。同様に、他の図でもpMOSトランジスタに添えられた数字は、pMOSトランジスタの相対的なゲート幅Wの比を示すものとする。
【0055】
次に、図4に示すバンドギャップ回路の動作を簡単に説明する。まず、オペアンプAMP3による負帰還により、AMP3の入力IMとIPの電位が(ほぼ)等しくなって回路が安定する。
【0056】
このとき、図3を参照して説明したように、トランジスタPM1とPM2のWの値を、例えば、10:1に設計しておくと、トランジスタQ1とQ2に流れる電流の大きさは、10:1となる。ここで、トランジスタQ1に流れる電流を10Iで表し、また、トランジスタQ2に流れる電流をIで表わす。
【0057】
なお、トランジスタQ1,Q2の下に添えられたI×10とIは、この電流の相対関係を示す。同様に、他の図でもBJTに添えられたI×10とIなどは、流れる電流の相対関係を示すものとする。
【0058】
一例として、トランジスタQ2のエミッタ面積をトランジスタQ1のエミッタ面積の10倍とする。なお、図4において、トランジスタQ1,Q2に添えられた×1,×10は、このエミッタ面積の相対関係を示す。
【0059】
さらに、トランジスタQ1のベース・エミッタ間電圧をVBE1で表し、また、トランジスタQ2のベース・エミッタ間電圧をVBE2で表わすと、前述した式(2)により、式(3)および式(4)の関係があることがわかる。なお、以下に示す式(3)〜式(6)は、前述したのと同様のものである。
10×I=I0exp(qVBE1/kT) 式(3)
I=10×I0exp(qVBE2/kT) 式(4)
【0060】
両辺それぞれを割り算し、VBE1−VBE2=ΔVBEと表わすと、式(5)および式(6)が得られる。
100=exp(qVBE1/kT−qVBE2/kT) 式(5)
ΔVBE=(kT/q)ln(100) 式(6)
【0061】
つまり、トランジスタQ1とQ2のベース・エミッタ間電圧の差ΔVBEは、トランジスタQ1とQ2の電流密度比100の対数(ln(100))と熱電圧(kT/q)で表わされる。このΔVBEが抵抗R3の両端の電位差に等しいので、抵抗R3には、ΔVBE/R3の電流が流れる。
【0062】
また、トランジスタPM1,PM2,PM3はカレントミラーとなっているので、トランジスタPM1には、トランジスタPM2の10倍の電流が流れ、トランジスタPM3に流れる電流とトランジスタPM1に流れる電流が等しくなる。
【0063】
さらに、トランジスタQ3のエミッタ面積と、トランジスタQ1のエミッタ面積が等しく、トランジスタPM1とPM3の電流が等しいので、トランジスタQ1のベース・エミッタ間電圧VBEとトランジスタQ3のVBEは、VBE1で等しくなる。
【0064】
従って、基準電圧VBGRの電位は、次の式(14)で表わされる。
VBGR=VBE1+ΔVBE(10×R4/R3) 式(14)
【0065】
このように、図4のバンドギャップ回路においても、回路定数を適切に選ぶことで、温度に依存しないバンドギャップ電圧(基準電圧)を発生することが可能である。
【0066】
図5は、従来のバンドギャップ回路の第4例を示す回路図であり、カレントミラー比を変更してトリミングを行う手法を適用したものを示している。
【0067】
図5において、参照符号Q1,Q2,Q3はpnpバイポーラトランジスタを、R3,R4は抵抗を、AMP3はオペアンプ回路を、GNDはGND端子(0V)を、そして、VDP5は、例えば、5Vの電源端子を示している。
【0068】
また、参照符号VBGRは出力基準電位を、IM,IPは内部のノードを、PM1,PM2,PM3’およびPMT1〜PMT4はpチャネル型MOSトランジスタ(pMOSトランジスタ)を、そして、SWT1〜SWT4はスイッチを示している。なお、図5では、図4の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【0069】
また、図5において、pMOSトランジスタPM1,PM2,PM3’およびPMT1〜PMT4に添えられた数字(×10,×1,×6等)は、pMOSトランジスタの相対的なゲート幅Wの比を示す。同様に、他の図においても、pMOSトランジスタに添えられた数字は、pMOSトランジスタの相対的なゲート幅Wの比を示すものとする。
【0070】
図5のバンドギャップ回路と図4のバンドギャップ回路の違いは、トランジスタPMT1〜PMT4とスイッチSWT1〜SWT4が追加されていること、並びに、トランジスタPM3’のWが図4の×10から×6に変更されている点である。
【0071】
そこで、まず、上記の図4と図5の回路の違いを説明し、その後、図5の構成で基準電圧VBGRの電位を、スイッチSWT1〜SWT4を用いて調整できることを説明する。
【0072】
図4のバンドギャップ回路では、トランジスタPM3の電流は、トランジスタPM1の電流と等しくなるように、Wを×10として説明した。
【0073】
図5のバンドギャップ回路でも、トランジスタQ3および抵抗R4に流れる電流は、理想的には、トランジスタPM1の電流と等しくなるときに、VBGRの電位が1200mVとなるものとする。
【0074】
図5のバンドギャップ回路では、トランジスタPM3’は、×6相当のWをもち、トランジスタPMT1〜PMT4を選択的にONとすることで、Wを×10相当に調整する。
【0075】
トランジスタPMT1〜PMT4は2進に重み付けされており、スイッチSWT1〜SWT4を選択的にONとすることで、Wを×1相当から×15相当まで実現できるようになっている。これと常時ONしているトランジスタPM3’のWを加算することで、トランジスタQ3に流れる電流を増加させたり、減少させたりすることが可能となる。
【0076】
基準電圧VBGRの電位が目標値より低い場合には、スイッチSWT1〜SWT4によりONするWを増加させる。一方、基準電圧VBGRの電位が目標値より高い場合には、スイッチSWT1〜SWT4によりONするWを減少させる。これにより、バンドギャップ回路の基準出力電位(基準電圧)を調整することができる。
【0077】
図6は、従来のバンドギャップ回路の第5例を示す回路図である。図6のバンドギャップ回路は、回路の動作としては、図1の回路と同じなので、図6の回路が図1の回路と異なる点を説明する。
【0078】
さらに、図6のバンドギャップ回路において、上記異なる回路要素の働きにより、バンドギャップ回路出力(基準電圧)VBGRの電位を調整することができることを説明する。なお、図6では、図1の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。また、それらの重複する説明は、省略する。
【0079】
図6において、参照符号R1’,R2’,R3’は図1のR1,R2,R3とほぼ同様に働く抵抗を示している。なお、図6では、図1に対して、抵抗R5A,R5B,R5Cが追加されているので、抵抗R1,R2,R3の抵抗値を変更する必要がある。
【0080】
このため、図6では、抵抗R1〜R3に相当する抵抗を、R1’,R2’,R3’として示した。また、図6の回路では、スイッチSWR5A,SWR5B,SWR5Cが図1の回路に対して追加されている。
【0081】
スイッチSWR5A〜SWR5CがすべてOFFの場合、ノードNDR5CとVBGRの間の抵抗は、R5A,R5B,R5Cの合計の抵抗となる。また、スイッチSWR5A〜SWR5Cのどれか1つをONとするか、或いは、すべてOFFとすることで、ノードNDR5CとVBGRの間の抵抗は、R5A〜R5Cの合計の抵抗、R5B,R5Cの合計の抵抗、R5Cの抵抗、ゼロから選択することができる。
【0082】
つまり、図6のバンドギャップ回路は、スイッチSWR5A,SWR5B,SWR5Cと抵抗R5A,R5B,R5Cにより、ノードNDR5CとVBGRの間の抵抗を調整することが可能となっている。
【0083】
すなわち、VBGRの電位が、目標値より高い場合には、ノードNDR5CとVBGRの間の抵抗を小さくして、VBGRの電位を下げることで、VBGRの値を目標値に近づけることができる。また、VBGRの電位が低い場合には、ノードNDR5CとVBGRの間の抵抗を大きくして、VBGRの電位を目標値に近づけることができる。このように、図6のバンドギャップ回路でも、VBGRの電位を調整することができる。
【0084】
ところで、従来、VBGRの値を調整するための手法としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【0085】
【特許文献1】特開平08−018353号公報
【特許文献2】特開2005−182113号公報
【特許文献3】米国特許第5325045号明細書
【発明の概要】
【発明が解決しようとする課題】
【0086】
図1〜図6を参照して説明したように、従来、出力電圧を調整することのできる様々なバンドギャップ回路(基準電圧回路)が提案されている。
【0087】
図1の回路は、簡単な回路構成で、基準電圧(バンドギャップ電圧)を発生できる利点があるが、一方、オペアンプのオフセット電圧の影響が大きいといった問題がある。
【0088】
図3の回路は、バンドギャップ電圧を、使用するPNPトランジスタの数で調整できるので、オペアンプのオフセット電圧によりVBGR電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができる。
【0089】
しかしながら、使用するPNPトランジスタの数でバンドギャップ電圧VBGRを調整するため、バンドギャップ電圧の調整幅を大きくしようとすると、PNPトランジスタの数が多くなり、面積が増加する問題がある。
【0090】
また、使用するPNPトランジスタのベースにスイッチ(SWD1,SWU1〜SWU4)を挿入し、スイッチをONにすることで、PNPトランジスタの数を調整するので、ベース電流が制御スイッチ(SWD1,SWU1〜SWU4)に流れることになる。
【0091】
スイッチのON抵抗と流れる電流の積は、スイッチでの電圧降下となり、ベース電位を変動させる。また、ベース電位が変動すると、バンドギャップ電圧VBGRも変化する。そのため、スイッチの挿入による誤差をできるだけ小さくするためには、ベース電流を小さくするか、スイッチのON抵抗を小さくする必要がある。
【0092】
PNPトランジスタの電流増幅率が十分大きければ、ベース電流の値は小さく、また、スイッチのON抵抗の影響は小さい。しかしながら、CMOSプロセスで一般的に使用されるサブストレートPNPトランジスタ(pMOSトランジスタのソース,ドレイン拡散層をエミッタ、Nウェルをベース、P基板をコレクタとする縦方向トランジスタ)は、通常、電流増幅率が小さい。
【0093】
そのため、標準CMOSプロセスで製造する場合、スイッチのON抵抗をできるだけ小さくしておく必要がある。つまり、VBGR電位の調整のためのスイッチ自体で出力電圧が変動することを避けるためには、スイッチのON抵抗を小さくする必要があり、これもスイッチの面積の増加を招くことになる。
【0094】
図5の回路は、カレントミラー比を変更することで、バンドギャップ電圧を調整可能としている。図3の回路と同様に、オペアンプのオフセット電圧で、VBGR電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができるという長所を有する。
【0095】
しかしながら、図5の回路では、トランジスタQ1,Q2に流れる電流の大きさの正確さは、電流を決めるpMOSトランジスタの相対精度によって決まるため、pMOSトランジスタの素子の一致の程度が出力電圧VBGRの誤差要因となる新たな問題がある。
【0096】
また、相対精度を改善するためには、一定以上の大きさでMOSトランジスタを製造する必要があり、バンドギャップ回路の面積増加につながることにもなる。
【0097】
図6の回路は、抵抗の値をスイッチで調整してバンドギャップ出力VBGRの電位を調整可能としている。これにより、オペアンプのオフセット電圧によりVBGRの電位がずれた場合でも、VBGR電位を目標値に近づけることができる。
【0098】
しかしながら、図6の回路では、スイッチのON抵抗を十分小さく設計しておく必要があり、スイッチの面積が増加することになる。また、スイッチのON抵抗は、電源電圧や温度により変動するので、スイッチのON抵抗が抵抗素子の抵抗値に対して十分小さくないと、VBGRの電位自体がスイッチのON抵抗の変動の影響で変化してしまう。
【0099】
つまり、図6の回路においても、スイッチに電流が流れることから、スイッチのON抵抗を十分小さく設計しておく必要があり、占有面積の増加を招くという問題があった。
【課題を解決するための手段】
【0100】
一実施形態によれば、第1増幅器と、第1負荷素子および第1pn接合素子と、第2および第3負荷素子並びに第2pn接合素子と、オフセット調整電圧発生回路と、を有する基準電圧回路が提供される。
【0101】
前記第1増幅器は、第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられ、そして、基準電圧を出力する。前記第2増幅器は、前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられる。
【0102】
前記第1負荷素子および前記第1pn接合素子は、前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続され、また、前記第2および第3負荷素子並びに前記第2pn接合素子は、前記基準電圧線と前記第2電源線の間に直列に接続される。
【0103】
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、また、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される。
【0104】
前記オフセット調整電圧発生回路は、前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減する。
【発明の効果】
【0105】
開示の基準電圧回路および半導体集積回路は、回路の占有面積の増加および複雑な回路構成をきたすことなく、オフセットの影響を低減して基準電圧を目標値に近づけることができるという効果を奏する。
【図面の簡単な説明】
【0106】
【図1】従来のバンドギャップ回路の第1例を示す回路図である。
【図2】図1のバンドギャップ回路における問題を説明するための図である。
【図3】従来のバンドギャップ回路の第2例を示す回路図である。
【図4】従来のバンドギャップ回路の第3例を示す回路図である。
【図5】従来のバンドギャップ回路の第4例を示す回路図である。
【図6】従来のバンドギャップ回路の第5例を示す回路図である。
【図7】第1実施例のバンドギャップ回路を示す回路図である。
【図8】図7のバンドギャップ回路におけるオフセット調整電圧発生回路の一例を示す回路図である。
【図9】バンドギャップ回路を搭載したマイクロコントローラの一例を示すブロック図である。
【図10】第2実施例のバンドギャップ回路を示す回路図である。
【図11】図7または図10のバンドギャップ回路で使用されるスイッチ制御回路の一例を示す回路図である。
【図12】第3実施例のバンドギャップ回路を示す回路図である。
【図13】第4実施例のバンドギャップ回路を示す回路図である。
【図14】図13のバンドギャップ回路の電源投入時の動作を説明するための図である。
【図15】バイアス電位発生回路の一例を示す回路図である。
【図16】コンパレータ回路の一例を示す回路図である。
【図17】バンドギャップ回路におけるトリミング設定と出力電圧および温度との関係を説明するための図である。
【図18】図17のシミュレーションを行ったバンドギャップ回路を示す図である。
【図19】第5実施例のバンドギャップ回路を示す回路図である。
【図20】第6実施例のバンドギャップ回路を示す回路図である。
【図21】第7実施例のバンドギャップ回路を示す回路図である。
【図22】第8実施例のバンドギャップ回路を示す回路図である。
【図23】第9実施例のバンドギャップ回路を示す回路図である。
【図24】パワーオンリセット回路の一例を示す回路図である。
【図25】パワーオンリセット回路の他の例を示す回路図である。
【図26】第10実施例のバンドギャップ回路を示す回路図である。
【図27】第11実施例のバンドギャップ回路を示す回路図である。
【図28】オフセット調整電圧発生回路の他の例を示す回路図である。
【図29】オフセット調整電圧発生回路のさらなる他の例を示す回路図である。
【図30】第12実施例のバンドギャップ回路を示す回路図である。
【図31】オフセット調整電圧発生回路のさらなる他の例を示す回路図である。
【発明を実施するための形態】
【0107】
以下、添付図面を参照して、基準電圧回路(バンドギャップ回路)および半導体集積回路の実施例を詳述する。
【0108】
図7は、第1実施例のバンドギャップ回路(BGR回路)を示す回路図である。図7において、参照符号Qn(nは整数)はpnpバイポーラトランジスタを、Rn(nは整数)は抵抗およびその抵抗値を、GNDはGND端子(0V)を、VDP5は、例えば、5Vの電源端子を、そして、VBGRは、例えば、1.2Vの出力基準電位を示す。
【0109】
また、参照符号PMBn(nは整数)はpMOSトランジスタを、NMBn(nは整数)はnチャネル型MOSトランジスタ(nMOSトランジスタ)を、そして、CB1は容量を示す。
【0110】
さらに、参照符号AMPBM1は、図1のAMP1と同様に働くメインアンプ(主アンプ:第1増幅器)を、AMPBS1はオフセット調整用補助アンプ(補助アンプ:第2増幅器)を、そして、SELAO,SELBOは補助アンプの入力信号を示している。
【0111】
また、参照符号CSELA,CSELBはSELAO,SELBOを出力するセレクタの制御信号を、FLASH1は同じチップ上或いは別のチップ上にあるフラッシュメモリを、そして、RTRIM1はトリミングのための抵抗を示す。さらに、参照符号VTRIMG1はSELAO,SELBOを発生する回路全体を、PBはバイアス電位を、そして、VBE2,NDNGB,NDNGA,IM、IPは内部のノードを示している。
【0112】
他の図でも、Qn(nは整数など)、Rn(nは整数など)などは、特に断らない限り同じ内容を示すものとする。BJTに添えられた数字は、BJTの相対的な面積の比(面積比の例)を示し、他の図でも、同様の内容を示すものとする。なお、図1などの従来回路に対応する回路素子およびノード等には、同じ素子名およびノード名等を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【0113】
次に、図7に示す第1実施例のバンドギャップ回路の動作を説明する。図7において、Q1,Q2,R1,R2,R3および主アンプAMPBM1は、図1の従来回路と同様の1.2Vの基準電圧VBGRを出力するバンドギャップ回路として働く。
【0114】
図1の従来回路と、図7の第1実施例の回路の1.2Vの基準電圧を出力する回路部分(Q1,Q2,R1,R2,R3および主アンプAMPBM1)に違いはない。すなわち、図1の回路と図7の回路の違いは、オフセット調整用補助アンプAMPBS1の出力が主アンプAMPBM1の内部ノードNDNGB,NDNGAに並列に接続されている点にある。
【0115】
一部図1の説明と重複するが、トランジスタQ1,Q2、抵抗R1,R2,R3および主アンプAMPBM1の動作を説明する。補助アンプAMPBS1の働きについては後で説明し、ここでは、補助アンプは主アンプの動作に影響しないと仮定して説明を進める。
【0116】
ここで、トランジスタQ1,Q2は、PNPトランジスタとして描かれているが、pn接合を有するpn接合素子(第1および第2pn接合素子)であればPNPトランジスタでなくともよい。また、抵抗R1,R2,R3は、抵抗素子として描かれているが、負荷素子であれば抵抗でなくともよい。
【0117】
主アンプAMPBM1の帰還制御により、IMとIPの電位は一致するので、R1の値とR2の値を、例えば、1:10に設計することで、Q1に流れる電流とQ2に流れる電流を10:1に設計することができる。
【0118】
図1の回路の説明で述べたように、Q1に流れる電流をQ2に流れる電流の10倍、Q2のエミッタ面積をQ1のエミッタ面積の10倍としておくことで、Q1とQ2のVBEの差ΔVBEは、例えば、式(13)で表され、300Kで、120mV程度となる。
ΔVBE=(kT/q)ln(100)=26mV×4.6=120mV 式(13)
【0119】
ここで、R3の両端の電位差は、ΔVBEとなるので、ΔVBEを(R2/R3)倍に増幅して、VBE1に加算することで、バンドギャップ電圧VBGR(1.2V)を図1の回路と同様に発生することができる。
VBGR=VBE1+ΔVBE(R2/R3) 式(8)
【0120】
主アンプAMPBM1は、例えば、pMOSトランジスタPMB1,PMB2,PMB3,PMB4、nMOSトランジスタNMB1,NMB2,NMB3および容量CB1で構成される。
【0121】
図7に示した主アンプAMPBM1は、一般的な2段アンプとなっている。PMB1は、差動対のテイル電流源として働き、また、PMB2,PMB3が差動入力トランジスタとして働く。
【0122】
NMB1,NMB2は、2段アンプAMPBM1の1段目の負荷トランジスタとして働く。PMB4は、2段アンプAMPBM1の2段目の負荷として動作する電流源として働き、また、NMB3は、2段目のソース接地増幅トランジスタとして働き、そして、CB1は、位相補償容量として働く。なお、PBは、電流源のバイアス電位を表すものとする。
【0123】
主アンプAMPBM1の入力換算オフセット電圧がゼロmVで、且つSELAOとSELBOの電位が等しい場合、または、主アンプAMPBM1の入力換算オフセット電圧がゼロmVで、且つ補助アンプAMPBS1がない場合、IMとIPの電位は等しくなる。しかしながら、実際の集積回路では、主アンプAMPBM1の入力換算オフセット電圧は、例えば、+10mVから−10mV程度の値をもち、且つ個体毎に異なる値となる。
【0124】
主アンプAMPBM1のオフセット電圧が、IMの電位がIPの電位に対して、例えば、+10mV高い電位のときに、主アンプAMPBM1の帰還回路が安定するような場合を考える。
【0125】
ここでは、まず、NMB1,NMB2が全く同一の特性をもち、PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より10mV高い値となっていると仮定する。
【0126】
主アンプAMPBM1単独で考えて、VBGRが1.2V(程度の電位)となる時には、PMB4に流れる電流からPNPトランジスタに流れる電流を引き算したものがNMB3に流れる。
【0127】
PMB4のバイアス電位PBは、PMB4のゲート・ソース間電圧(の絶対値)が、pMOSトランジスタの閾値電圧Vthを少し超える程度に設定されることが一般的なので、ここでは、そのように仮定して説明をすすめる。
【0128】
NMB3に流れる電流が、PMB4に流れる電流と同じ程度の値となるためには、NMB3のゲート電圧NDNGAの電位も、nMOSトランジスタの閾値電圧Vthを少し超える程度となっている必要がある。
【0129】
PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より10mV高い値となっていると仮定すると、IMの電位が、IPの電位に対して、+10mV高い電位のときに、PMB2とPMB3に流れる電流が等しくなる。
【0130】
説明を簡略化するために、NMB1,NMB2が全く同一の特性をもっていると仮定すると、NMB1,NMB2に流れる電流が同じなので、同じゲート電圧およびドレイン電圧となる。つまり、IMの電位がIPの電位に対して、+10mV高い電位のときに、NDNGAの電位とNDNGBの電位は、nMOSトランジスタの閾値電圧Vthを少し超える程度の同じ電位となる。
【0131】
次に、オフセット調整用補助アンプAMPBS1の働きを説明する。補助アンプAMPBS1は、pMOSトランジスタPMB5,PMB6およびPMB7で構成される。差動回路を構成するPMB6およびPMB7の各ドレインは、主アンプAMPBM1の内部ノードNDNGB,NDNGAに接続されている。
PMB5は、差動回路PMB6およびPMB7のテイル電流源として働く。説明を分かり易くするために、PMB6,PMB7の閾値電圧Vthは同じと仮定して、説明をすすめる。
【0132】
補助アンプAMPBS1は、PMB6,PMB7のゲート電圧SELBO,SELAOを調整して、主アンプAMPBM1のオフセット電圧を相殺するための回路として設けられている。
【0133】
SELBO,SELAOの電位が等しい場合、PMB6,PMB7に流れる電流は等しいので、主アンプAMPBM1単独での、NDNGAの電位とNDNGBの電位を等しくする条件に影響しない。つまり、PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より、10mV高い値となっていると、IMの電位が、IPの電位に対して、+10mV高い電圧という状態で主アンプAMPBM1は動作する。
【0134】
ここで、PMB5の電流と、PMB1の電流が等しく、また、PMB2,PMB3,PMB6,PMB7のサイズ(W)が等しいものとする。PMB3の閾値電圧Vth(の絶対値)は、PMB2の閾値電圧Vth(の絶対値)より大きく、PMB3に電流が流れにくいので、主アンプAMPBM1単独では、IPの電位が、IMより低くなった状態で、NDNGB,NDNGAの電位が等しくなる。
【0135】
主アンプAMPBM1単独では、PMB3に電流が流れにくいので、補助アンプAMPBS1のPMB7のゲート電位SELAOを、PMB6のゲート電位SELBOより、10mV低い電位とすることを考える。PMB7のゲート電位とPMB6のゲート電位の差電圧が、10mVの場合に、PMB7に流れる電流は、PMB5のテイル電流IPMB5の1/2にある増分ΔIを加えた電流(IPMB5/2)+ΔIとなる。PMB6に流れる電流は、(IPMB5/2)−ΔIとなる。
【0136】
補助アンプAMPBS1のPMB7のゲート電位SELAOを、PMB6のゲート電位SELBOより、10mV低い電位とすると、PMB7の電流が増加し、PMB6の電流が減少する。これにより、NMB1とNMB2に流れる電流が等しく、NDNGB,NDNGAの電位が等しくなる条件は、主アンプAMPBM1単独で考えたときよりも、PMB3に流れる電流が、PMB2に流れる電流より、ΔI分小さくてよくなる。
【0137】
PMB5の電流と、PMB1の電流が等しく、また、PMB2,PMB3,PMB6,PMB7のサイズ(W)が等しい場合には、PMB3に流れる電流が、PMB2に流れる電流より、ΔI小さくなる条件は、PMB3の実効のゲート電圧(の絶対値)が、PMB2の実効のゲート電圧(の絶対値)より10mV大きい値となる点となる。PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より、10mV高い値となっているので、IMの電位とIPの電位がΔIの電流によって等しくなり、NDNGB,NDNGAの電位が等しくなった結果、VBGRが1.2V(程度の電位)となる。
【0138】
つまり、入力換算オフセットが存在し、PMB2,PMB3のどちらか一方に電流が流れにくい状況にあるときには、これを補うような電流を、PMB6,PMB7から供給して、IMの電位とIPの電位が等しいときに回路がつりあうように主アンプAMPBM1のオフセット電圧を相殺することができる。PMB6,PMB7の電流を、PMB2,PMB3の電流のアンバランスを補うように操作するためには、PMB6,PMB7のゲート電位を異なる電位とし、より電流を流すべきトランジスタのゲート電位を、他方より低い電位とすればよい。
【0139】
このような仕組みにより、補助アンプAMPBS1により、主アンプAMPBM1のオフセット電圧を相殺することができる。
【0140】
以上の説明では、PMB2,PMB3だけに閾値電圧Vthの差があり、NMB1,NMB2の閾値電圧Vthは完全に一致しているとして、回路の動作を説明したが、実際の回路では、オフセット電圧の原因は、PMB2,PMB3の不一致に加えて、NMB1,NMB2の不一致にもある。
【0141】
PMB2,PMB3の閾値電圧Vthは一致していて、NMB1の閾値電圧Vthが、NMB2の閾値電圧Vthより大きい場合を、説明する。
【0142】
主アンプAMPBM1だけでは、IMの電位とIPの電位が等しいとき、PMB2,PMB3が流そうとする電流は等しい。NMB2の閾値電圧Vthの方が小さいとすると、NMB2が流そうとする電流は、NMB1の流そうとする電流より大きい。このため、ノードNDNGAの電位は低くなる。NMB3の電流が小さくなるので、VBGRの電位は上昇する。VBGRの電位が高くなっても、IPの電位の変化は小さいので、IMの電位はIPの電位よりも高くなる。このように、NMB1,NMB2の閾値電圧Vthが一致していなくても、入力換算オフセットが生じる。NMB2に電流が流れやすいので、PMB3により大きな電流を流す必要があり、IPの電位が、IMの電位より低くなるような動作となる。このような場合でも、結局、PMB7の電流を増加させて、NMB2に余分に流れる電流を供給することで、IP,IMノードから見た入力換算オフセットを相殺することができる。
【0143】
上述したように、主アンプAMPBM1のオフセットを生じる原因は様々だが、NDNGB,NDNGAに生じるアンバランスを補正するような電流を、補助アンプAMPBS1のPMB6,PMB7から供給して、主アンプAMPBM1の入力換算オフセットをゼロに近づけることができる。これによりVBGRの電位の精度を改善できる効果が得られる。
【0144】
以上の説明では、分かり易くするために、PMB1の電流とPMB5の電流は等しいと仮定し、PMB6,PMB7,PMB2およびPMB3のゲート幅Wは等しいとした。しかしながら、PMB5の電流をPMB1の電流より小さくすれば、PMB6およびPMB7に与えるゲート電圧の差を大きくする必要がある。すなわち、主アンプの10mVのオフセット電圧を相殺するのに、例えば、20mVの電位差を与えることで、同様の結果を得ることができる。
【0145】
また、PMB6およびPMB7のサイズをPMB2およびPMB3に対して小さくしても、AMPBM1のオフセット電圧より大きいAMPBS1のゲート電位差で相殺する構成となる。つまり、より高い分解能でオフセット電圧を相殺若しくはゼロ調整する必要があるような場合には、AMPBS1の電流またはサイズを主アンプより小さくするような設計も可能である。
【0146】
さらに、AMPBS1の電流およびWのサイズを、主アンプの電流およびWのサイズより大きくすることも可能である。このように、主アンプAMPBM1のサイズおよび電流と補助アンプAMPBS1の電流およびサイズは、発明の目的を逸脱しない範囲で自由に設計できることは明らかであろう。
【0147】
次に、補助アンプAMPBS1のゲート電圧の発生の方法について説明する。まず、主アンプAMPBM1のオフセット電圧は、+10mVから−10mV程度の値であることが期待されることは、既に説明した。
【0148】
ところで、補助アンプAMPBS1自体にも、オフセット電圧が存在することが、回路構成より分かる。PMB6,PMB7に閾値電圧Vthの不一致があると、PMB6,PMB7のゲート電位SELBO,SELAOが同じ電位であっても、PMB6,PMB7に流れる電流が異なる値となるためである。
【0149】
そこで、PMB6,PMB7で生じる補助アンプAMPBS1のオフセット電圧も含めて、主アンプAMPBM1のIP,IMノードから見た入力換算オフセットがゼロとなるような電位差を、SELBO,SELAOに与えればよい。
【0150】
例えば、SELBO,SELAOの電位差を1mV刻みで、−20mVから+20mVに調整できるように回路を構成しておけば、主アンプAMPBM1のオフセット電圧をほぼゼロに調整できる。ただし、電圧調整の刻み、分解能を1mVとすると、1mV程度の残留オフセットは残ることになる。
【0151】
オフセット電圧の温度依存性および電源電圧依存性は、予測が難しく、また、様々な場合が有り得る。例えば、温度が上昇するとオフセット電圧が大きくなる個体もあれば、温度上昇とともにオフセット電圧が減少する個体も有り得る。
【0152】
さらに、電源電圧とオフセット電圧の関係も、正負ともに有り得る。このような状況でも、できるだけオフセット電圧を効果的に相殺するためには、オフセットが温度や電源電圧に依存しない正負の依存性の中間の場合を仮定して、オフセット電圧を相殺するためのゲート電圧SELBO,SELAOを発生するのが望ましい。
【0153】
このような目的に沿う、電源電圧や温度に依存し難いゲート電圧の発生方法として、自身のバンドギャップ回路出力VBGRを分圧して利用する方法が採用される。
【0154】
すなわち、IP,IMの電位は0.6V程度なので、PMB2,PMB3,PMB6およびPMB7の動作条件をできるだけそろえるために、VBGRの電位を1/2程度に分圧した電位を利用する。図7のVTRIMG1は、主アンプAMPBM1のオフセット電圧をゼロに調整するためのゲート電圧SELAO,SELBOを発生する回路として働く。
【0155】
VBGRの電位を抵抗RTRIM1で分圧し、その分圧された複数の分圧電圧から、セレクタで所望の分圧電圧を選択することができる。選択された出力SELAO,SELBOを、補助アンプAMPBS1のPMB6,PMB7のゲート電位として供給する。CSELA,CSELBは、SELAO,SELBOを出力するセレクタの制御信号を表し、これらCSELA,CSELBにより選択する電位を決定するものとする。
【0156】
図7のVTRIMG1のような構成の回路で、オフセット電圧をゼロに調整するためのゲート電圧SELAO,SELBOを発生する。これにより、上述したオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの電位差が温度、電源電圧に依存しない特性を実現することができる。
【0157】
フラッシュメモリFLASH1と、制御信号CSELA,CSELBおよびゲート電圧SELAO,SELBOの電位の関係を簡単に説明する。これらの部分の動作は、後に詳細に述べる。
【0158】
バンドギャップ回路は、例えば、レギュレータ回路の基準電圧を発生する回路として使用されるので、5V電源VDP5の投入直後から動作しなければならない。
【0159】
ところで、図7のバンドギャップ回路が動作を開始する時点では、レギュレータ回路が発生する内部電圧VDDは、まだ、所定の電位(例えば、1.8V)になっておらず、0Vとなっている。なお、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定は、チップ上の不揮発性メモリFLASH1に記憶されているものとする。
【0160】
電源VDP5の投入直後は、内部電圧VDDが0Vなので、内部電圧で動作する論理回路も、メモリFLASH1も動作しない。そのため、電源投入直後は、オフセット調整用補助アンプAMPBS1に、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧を与えることができない。
【0161】
このような状態であっても、例えば、VDP5の投入直後のSELBO,SELAOの電位が等しくなるように回路を構成しておけば、オフセット電圧による誤差を含んだ電位とはなるが、VBGRの電位が1.2V程度の電位となるように設計することができる。
【0162】
主アンプAMPBM1のオフセット電圧による誤差を含んだ状態で、VBGRの電位が安定し、レギュレータ回路により、内部電圧VDDの電位が、1.8V程度の電圧になると、フラッシュメモリFLASH1にアクセスすることが可能な状態となる。
【0163】
フラッシュメモリFLASH1を読み出せるようになった時点で、主アンプのオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定をFLASH1から読み出し、主アンプAMPBM1のオフセット電圧を相殺する。これにより、VBGRの電位は、より理想値に近い電位に変化する。さらに、VDDの電位もより所定の設計値に近い値に変化する。
【0164】
図7のように、不揮発性メモリFLASH1に、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定を記憶しておく。そして、電源投入直後は、SELBO,SELAOの電位をある固定の値に設定してVBGRの電位を起動し、レギュレータ回路を動作させることにより内部電圧VDDを起動することができる。
【0165】
その後、不揮発性メモリから予め記憶したオフセット電圧を相殺するためのゲート電圧設定を読み出し、主アンプのオフセット電圧を相殺することにより、電源投入直後の動作の要求と起動後のバンドギャップ電圧の精度の改善を両立することが可能となる。
【0166】
図8は、図7のバンドギャップ回路におけるオフセット調整電圧発生回路(VTRIMG1)の一例を示す回路図である。
【0167】
図8において、参照符号VBGRはバンドギャップ出力電位を、RTRIMA1,RTRIMB1〜RTRIMB7,RTRIMC1は抵抗を、そして、SWTA0〜SWTA7,SWTB0〜SWTB7はスイッチを示している。
【0168】
さらに、参照符号SELAO,SELBOは主アンプのオフセット電圧をゼロに調整するための電圧出力を、GNDはGND端子(0V)を、CSELA,CSELBはゲート電圧SELAO,SELBOを出力するためのセレクタの制御信号を示している。
【0169】
抵抗に添えられた数字は、抵抗の抵抗値の一例を示すものとする。図7の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【0170】
次に、図8の回路の動作を説明する。図7の説明で述べたように、図7のVBGRの電位を抵抗で分圧し、複数の分圧電圧からセレクタで所望の分圧電圧を選択する。スイッチSWTA0〜SWTA7(第1スイッチ群)は、出力SELAOを得るためのセレクタとして働き、また、スイッチSWTB0〜SWTB7(第2スイッチ群)は、SELBOを得るためのセレクタとして働く。
【0171】
選択された出力電圧SELAO,SELBOを、図7の補助アンプAMPBS1のトランジスタPMB6,PMB7のゲート電位として供給する。ここで、参照符号CSELA,CSELBは、SELAO,SELBOを出力するセレクタの制御信号を表し、この制御信号CSELA,CSELBにより選択する電位を決定する。
【0172】
図8は、抵抗RTRIMA1,RTRIMB1〜RTRIMB7,RTRIMC1(抵抗群)の合計は1200kオームとなる例を示している。すなわち、抵抗RTRIMA1の値は、例えば、597kオーム、RTRIMB1〜RTRIMB7の抵抗値は1kオーム、RTRIMC1の抵抗値は696kオームとなっている。
【0173】
1200mV(程度)のVBGRの電圧を、合計1200kオームの抵抗列で分圧する。このとき、1kオームの抵抗の両端の電位差は1mVとなる。また、600mVの電位が得られる点は、SWTA3とSWTB3で選択されるノードの電位となる。
【0174】
つまり、SWTA7で選択される電位は596mVとなり、SWTA0に向かって1mVずつ高い電位となる。そして、例えば、3ビットの信号CSELAにより、SWTA0〜SWTA7のどれか1つのスイッチだけをONとすることで、596mVから603mVまでの電位を1mV刻みで発生することができる。なお、SWTB0〜SWTB7で選択される電位も同様である。
【0175】
このように、図8に示すような回路により、図7のオフセット調整電圧発生回路VTRIMG1の機能を実現することができる。なお、図8では、簡略化のために、3ビットの信号CSELAでSELAOを発生する例を示したが、調整範囲が広い必要がある場合には、同様の考え方で、4ビット或いは5ビットの構成を実現できることは明らかである。また、図8では、単なる一例として抵抗値を示したが、0.5mV刻みの調整信号SELAO,SELBOが必要な場合は、同様の考え方で抵抗値を設定することができるのはいうまでもない。
【0176】
図8のような構成を採用することで、SWTA0〜SWTA7或いはSWTB0〜SWTB7には、直流電流が流れないように構成することができる。なぜなら、SELAO,SELBOの入力される先は、トランジスタのゲート電極であり、直流的に絶縁されているためである。
【0177】
このことから、SWTA0〜SWTA7およびSWTB0〜SWTB7のON抵抗は、主アンプのオフセット電圧の調整動作には影響せず、従来回路でみられたようなスイッチのON抵抗が出力電圧に影響を与える望ましくない現象を避けることができる。
【0178】
以上説明したように、MOSトランジスタのゲート電極を入力とするオフセット調整用の補助アンプと、図8のような抵抗分圧回路によるオフセット調整電圧発生回路を組み合わせることで、スイッチのON抵抗が出力電圧に影響することを避けることができる。
【0179】
補助アンプの入力電位の発生方法を図8により詳細に説明したので、図8の回路と図7の回路を使用した場合の精度の改善の効果を、従来回路と比較しつつ、より詳細に検討する。
【0180】
図2を参照して説明したように、従来の図1の回路では、例えば、VBGRの値は理想値にオフセット電圧を(約)6倍した値を加えた値となっていた。10mVのオフセット電圧を仮定すると、VBGRの値は、1200mV±60mV程度の値となっていた。
【0181】
一方、図7の第1実施例の回路では、例えば、SELBO,SELAOの電位差を1mV刻みで、−20mVから+20mVに調整できるように、回路を構成しておけば、残留オフセットは1mV程度となる。従って、VBGRの値は、1200mV±6mV程度の値に改善でき、例えば、図1の従来回路に対して、オフセットによる誤差を1/10とすることができる。
【0182】
図3の従来回路では、電流を流すPNPトランジスタの数を制御して、PNPトランジスタ1つあたりに流れる電流を変化させ、バンドギャップ電圧を調整していた。しかし、電流を流すPNPトランジスタの数で制御するため、用意しておくPNPトランジスタの数によっては、以下のような不都合が生じる。
【0183】
電流密度の比を変化させるために、PNPトランジスタの数を1つだけ増やしてみる。PNPトランジスタの電流比は10:1(Q1:Q2)、PNPトランジスタの面積比は1:10(Q1:Q2)、そして、R2/R3=5倍とする。
【0184】
ΔVBE=(kT/q)ln(10×10)=26mV×4.605=119.7mV
VBGR=VBE1+ΔVBE×(R2/R3)=600mV+119.7mV×5=1198.6mV
となる。
【0185】
ここで、電流比を10:1(Q1:Q2)、PNPトランジスタの面積比を1:11、そして、R2/R3=5倍として、PNPトランジスタの数を1つだけ増やすと、
【0186】
ΔVBE=(kT/q)ln(10×11)=26mV×4.700=122.2mV
VBGR=VBE1+ΔVBE×(R2/R3)=600mV+122.2mV×5=1211mV
となる。
【0187】
このように、電流を流すPNPトランジスタの数を1つ増やしただけで、バンドギャップ電圧は13mVも増加してしまう。一方で、PNPトランジスタの比を細かく調整しようとすると、予め用意しておくPNPトランジスタの数が多くなってしまうため、バンドギャップ回路の面積が増加することになる。
【0188】
これに対して、図7の第1実施例の回路では、オフセット調整用補助アンプによって入力オフセットが±1mVに低減されるとバンドギャップ電圧は±6mVまで改善される。さらに、調整用入力信号の刻み幅はバンドギャップ電圧を抵抗で分圧したものなので、分圧の刻み幅を細かくとれば、より細かい刻みで出力電圧を変化させることができる。そして、合計の抵抗値は流す枝電流によって決まっているので、電流一定で考えた場合、より細かい刻みで調整用入力信号を発生しても面積は増加しないことになる。
【0189】
また、図5の従来回路では、トランジスタQ1とQ2に電流を供給する素子をpMOSカレントミラーとしている。電流の比はMOSトランジスタの特性の一致の程度に依存しているので、pMOSトランジスタの特性の一致の程度という新たな誤差要因が増加することになる。
【0190】
相対精度を改善するためには、一定以上の大きさでMOSトランジスタを製造する必要があり、これはバンドギャップ回路の面積増加につながる。
【0191】
ここで、抵抗素子とpMOSトランジスタを比較した場合、トランジスタの方が制御すべきパラメータが多く、マッチング(一致すべき素子の特性の一致の程度)の点で、抵抗より不利となる場合が多い。
【0192】
抵抗の特性が一致する程度の方が、MOSトランジスタの一致の程度より、通常よいので、図5の従来回路は、カレントミラー回路の誤差の分、図7の第1実施例の回路に対して、精度の点で不利となる。
【0193】
つまり、図5の回路はpMOSカレントミラーの一致を要求するのに対して、図7の第1実施例の回路は抵抗の比だけで電流が決まるので、出力電圧の精度を改善できる効果がある。
【0194】
図6の従来回路は、BGR回路に用いられる抵抗の抵抗値をスイッチによりトリミングし(変更し)、VBGR電位を理想値1.2Vに近づけようとしている。スイッチのオン抵抗(ON抵抗)もVBGR電位に影響するので、プロセス条件(製造条件)、温度および電圧などの動作条件によりスイッチのオン抵抗(ON抵抗)が大きくなる条件では、VBGR電位の精度は、スイッチのオン抵抗にも依存する。これを避けるためには、スイッチのオン抵抗を下げなければならず、スイッチのサイズ(面積)が増加する。
【0195】
図7の第1実施例の回路では、トリミングのために制御するスイッチに接続される先は、オフセット調整用補助アンプのMOSトランジスタのゲート入力であるため、ほとんど電流が流れない。これによって、スイッチのオン抵抗により補助アンプに入力されるゲート電圧がずれることもほとんどない。
【0196】
図9は、バンドギャップ回路(BGR)を搭載したマイクロコントローラ(MCU)の一例を示すブロック図である。
【0197】
図9において、参照符号BGR1はバンドギャップ回路を、VDP5は、例えば、5Vの+の電源を、GNDは0Vの電位を、REG1はレギュレータ回路を、そして、LVDH1は5V電源の電圧を監視する低電圧検出回路を示している。
【0198】
また、参照符号VDDはレギュレータ回路で発生した、例えば、1.8Vの電源電圧を、LVDL1はVDDの電位を監視する低電圧検出回路を、LOGIC1はVDDを電源として動作する論理回路を、そして、MCU1はマイクロコントローラを示している。
【0199】
さらに、参照符号PMO1はpMOS出力トランジスタを、EAMP1はレギュレータ回路の誤差アンプを、RR1,RR2は抵抗を、VDIV1はRR1とRR2で構成される分圧回路の出力を、そして、CO1は安定化容量を示している。
【0200】
また、参照符号RL1,RL2はVDP5の電圧を分圧する分圧回路を構成する抵抗を、VDIV2はRL1とRL2で分圧した分圧出力を、そして、RL3,RL4はVDDの電圧を分圧する分圧回路を構成する抵抗を示している。
【0201】
さらに、VDIV3はRL3とRL4で分圧した分圧出力を、CMP1とCMP2はコンパレータ回路を、LVDHOX1はLVDH1の出力を、LVDLOX1はLVDL1の出力を、そして、FLASH1はフラッシュメモリを示している。また、CSELはフラッシュメモリから読み出したオフセット調整のための設定データを示している。
【0202】
なお、特に断らない限り、Rで始まる素子名(R*)は抵抗を、PMで始まる素子名(PM*)はpMOSトランジスタを、そして、Cで始まる素子名(C*)は容量を表わすものとする。
【0203】
図9において、バンドギャップ回路BGR1は、LVDH1の出力LVDHOX1により制御される。これは、例えば、図14を参照して後述するように、電源投入時に、SELBO,SELAOの電位をある固定の値(例えば、等しい電位)に制御するためのパワーオンリセット(POR)信号として、LVDHOX1を使用する。
【0204】
図9は、図7の第1実施例の回路の1.2Vバンドギャップ出力VBGRを利用して、レギュレータ回路および低電圧検出回路を構成する場合の回路例を示している。図9のBGR1を、図7の第1実施例の回路とすることにより、精度の高いバンドギャップ電圧を使用できる。その結果、レギュレータ回路の出力電圧の精度が上がり、低電圧検出回路の検出電圧の精度を上げることができる。
【0205】
以下、各部の回路の動作を簡単に説明する。レギュレータ回路REG1は、マイクロコントローラMCU1の内部の論理回路LOGIC1に対して、例えば、1.8Vの電源電圧を供給する。誤差アンプEAMP1とPMO1および分圧回路RR1とRR2は、VBGRとVDIV1の電位が一致するような帰還回路として働く。
【0206】
そして、VDIV1の電位とVBGRの電位が一致するので、RR1とRR2の比を、例えば、1:2に設計しておくと、VDDの電位は、1.8Vの一定値(より正確には、VBGRの電位×1.5)に保持される。なお、CO1は、チップ外部に設けられたVDDの電位の安定化のための容量として働く。VBGRの電位の精度が改善されると、レギュレータ回路の出力電位VDDの精度も改善されることになる。
【0207】
図9のLVDL1は、VDDの電源電圧を監視するための低電圧検出回路として働く。RL3とRL4でVDDの電位を分圧し、その分圧された電圧と基準電圧VBGRを比較して、VDDが所定の電圧よりも低いか、或いは、高いかを検出する。
【0208】
なんらかの事情で、VDDの電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生するために使用されることが多い。
【0209】
例えば、RL3とRL4を1:3に設計しておくと、VDIV3の電位はVDDの3/4になるので、VBGRを基準電位として、VDIV3の電位の高/低を知ることで、VDDが1.6Vより高いか、或いは、低いかを知ることができる。
【0210】
すなわち、例えば、VDIV3の電位がVBGRより低いと、LVDLOX1は『L』となり、これが、VDDが1.6Vより低いことを意味する信号として使用される。VBGRの電位の精度が改善されると、LVDLOX1で判定する電位の精度も改善されることになる。
【0211】
図9のLVDH1は、5V電源VDP5の電圧を監視するための低電圧検出回路として働く。例えば、3.6V以上の電源電圧で動作させることが望ましいAD変換回路を搭載していて、その目的のために5V電源の電源電圧をLVDH1で監視するような場合に、LVDH1のような回路を使用する場合がある。
【0212】
RL1とRL2でVDP5の電位を分圧し、その分圧された電圧と基準電圧VBGRを比較して、VDP5が所定の電圧より低いか、或いは、高いかを検出する。
【0213】
なんらかの事情で、VDP5の電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生することが可能となる。
【0214】
例えば、RL1とRL2を2:1に設計しておくと、VDIV2の電位はVDP5の電位の1/3になるので、VBGRを基準電位として、VDIV2の電位の高低を知ることで、VDP5が3.6Vより高いか、或いは、低いかを知ることができる。
【0215】
すなわち、例えば、VDIV2の電位がVBGRより低いと、LVDHOX1は『L』となり、これが、VDP5が3.6Vより低いことを意味する信号として使用できる。
【0216】
VDP5の電位が3.6Vより高いか、低いかを判定するような場合、3.6Vを判定するための基準電圧には、基準電圧の精度が高いことが望ましい場合が多い。
【0217】
例えば、3Vの5%は150mVとなり、4Vの5%は200mVとなる。判定しようとしている電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。
【0218】
分圧回路RL1とRL2の分圧の精度は、十分よいと仮定する(実際そう仮定してよい場合が多い)。このとき、VDP5の電圧判定の精度を決定するのは、主に、基準電圧の精度となる。
【0219】
VDP5の電位を1/3に分圧して、VBGRと比較してVDP5の電位を判定する場合、例えば、VBGRの誤差が1.2V±5%、すなわち、1.2V±60mVであったとすると、3.6Vを判定する場合の精度は、3.6V±5%、すなわち、3.6V±180mVとなる。
【0220】
このような理由から低電圧検出回路では、図9のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。すなわち、図9のようなマイクロコントローラ構成とすることで、図7の発明のBGR回路の利点や精度の向上を生かしたレギュレータ回路および低電圧検出回路を実現することができる。
【0221】
図1のBGR回路(バンドギャップ回路)を使用して、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V−180mVから3.6V+180mVとなる。さらに、例えば、確実にAD変換回路の動作を停止させることができるのは、3.42Vとなり、また、AD回路が確実に使用できる電圧は、3.78Vより高い電圧となる。
【0222】
前述した図7の第1実施例のBGR回路の誤差が、1.2V±2%であるとする。図9の回路の構成で、LVDH1でAD変換回路の動作と停止を制御しようとすると、LVDH1の精度が改善されるので、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V−72mVから3.6V+72mVとなる。すなわち、例えば、確実にAD変換回路の動作を停止させることができるのは、3.528Vとなり、AD回路が確実に使用できる電圧は、3.672Vより高い電圧となる。
【0223】
つまり、低電圧検出回路の精度が悪い、図1のBGR回路を使用して電圧を判定する場合には、3.6Vを判定しようとしても、判定の最低電圧は3.42Vとなり、また、最高は3.78Vとなる。そのため、AD変換回路を使用する制御に用いた場合、AD変換回路は、最低電圧3.42Vで動作する必要があり、しかも、電源電圧が3.78Vを超えないと使用できないことが起こり得る。
【0224】
図7の第1実施例のVBGRを使用してLVDH1の電圧検出精度を改善することにより、例えば、判定の最低電圧は3.528Vとなり、また、最高は3.672Vとなる。そのため、必要以上にAD変換回路を低い電圧で動作するように設計する必要がなくなり、また、より最低動作可能電圧に近い電圧から使用することが可能となる。
【0225】
以上、説明したように、図7の第1実施例のVBGRを使用して、高い電位を検出する低電圧検出回路の電圧検出精度を改善することができる。これにより、制御しようとしている対象の回路への動作電圧要求を緩和することができるなどの効果も得られる。
【0226】
このように、本第1実施例のバンドギャップ回路は、従来のバンドギャップ回路に存在するオペアンプ(主アンプAMPBM1)に加えて、補助アンプAMPBS1を設けるようになっている。これにより、オペアンプのオフセット電圧の影響を低減して出力電圧の高精度化を達成することができる。
【0227】
補助アンプAMPBS1は、テイル電流源PMB5と、差動対PMB6,PMB7を有し、負荷トランジスタNMB1,NMB2は、主アンプAMPBM1と共用されるようになっている。なお、特に断らない限り、NMで始まる素子名(NM*)はnMOSトランジスタを表わすものとする。
【0228】
図7に示されるように、補助アンプAMPBS1の入力信号SELAO,SELBOは、バンドギャップ回路の出力電圧VBGRを抵抗素子で分圧した電位とされている。電源投入直後は、補助アンプのプラス側およびマイナス側の電位SELAO,SELBOは同電位としておく。
【0229】
この状態で、低電圧検出回路(図9のLVDH1)およびレギュレータ回路(図9のREG1)を動作させ、内部ロジック回路(図9のLOGIC1)、不揮発性メモリ(図9のFLASH1:FLASHマクロ)に供給するコア電源(図9のVDD)を立ち上げる。
【0230】
コア電源(図9のVDD)が所定の値、例えば、1.8V程度になった後、不揮発メモリから、予め書き込んでおいたオペアンプのオフセットを相殺するための設定値を読み出す。この設定値を使って補助アンプへのプラス側およびマイナス側の電位(図7のSELAO,SELBO)を調整し、VBGRの電位をより理想値に近い値に変更する。
【0231】
すなわち、本第1実施例の基準電圧回路は、主アンプに加えて補助アンプを設け、主アンプのオフセット電圧を、補助アンプの入力電圧を調整することにより相殺することができる。
【0232】
また、補助アンプの入力信号SELAO,SELBOは、バンドギャップ回路の出力電圧VBGRを抵抗素子で分圧した電位とすることで、温度に依存しにくい補助アンプ入力信号を発生することが可能となる。さらに、補助アンプの入力信号の電位と主アンプの入力信号の電位を近い電位とすることができるため、補助アンプの動作点と主アンプの動作点の違いの影響を小さくすることもできる。
【0233】
ここで、オフセット電圧を相殺するための補助アンプ入力の信号の設定を不揮発性メモリ等に記憶する場合、電源投入直後或いは電源投入時は、設定値を読み出せない(ヒューズなどで情報を記憶しておく場合を除く)。
【0234】
そのため、電源投入直後は、補助アンプのプラス側およびマイナス側の電位SELAO,SELBOを同電位(オフセット調整しない設定に相当する)とすることで、補助アンプの入力が予期しない値に設定されることが回避される。
【0235】
これにより、従来のオフセット調整しないバンドギャップ回路と同じ程度の電圧精度で、バンドギャップ出力電位を電源投入直後から得ることが可能となる。
【0236】
また、バンドギャップ出力が、電源投入直後から、従来回路と同程度の時間遅れで得られることにより、レギュレータ回路の出力電位VDDの安定待ち時間も増加しないことになる。
【0237】
さらに、VDDが安定して不揮発性メモリが読み出せるようになった後、不揮発性メモリから、予め記憶しておいたVBGRの調整のための設定を読み出して補助アンプ入力を設定する。
【0238】
これにより、オペアンプ(主アンプ)のオフセットを相殺してVBGRの電圧精度を改善することができる。なお、レギュレータ回路の出力電圧精度、並びに、低電圧検出回路の検出電圧精度も同様に改善することが可能となる。
【0239】
また、フラッシュメモリなどの不揮発性メモリに、VBGRの調整のための設定情報を記憶しておくことで、ユーザが後でより使用条件に近い状態で、VBGRの電位を調整しなおすことが可能となる効果も得ることができる。
【0240】
図10は、第2実施例のバンドギャップ回路を示す回路図であり、前述した図7の第1実施例の回路に対して専用のパワーオンリセット回路を組み合わせたものである。そして、このパワーオンリセット回路により、SELBO,SELAOを選択する制御回路CLOGIC1を制御するようになっている。図10において、参照符号PORは、パワーオンリセット回路を示している。
【0241】
図7と図10の回路が異なる部分を説明する。図7の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、図7の対応する部分で説明したので、ここでの説明は省略する。
【0242】
図10において、参照符号PMBn(nは整数)はpMOSトランジスタを、NMBn(nは整数)はnMOSトランジスタを、そして、PDは『H(高レベル)』でパワーダウンとなるパワーダウン信号を示している。
【0243】
また、参照符号NDNGST,NDPGST,NDPORI1はパワーオンリセット回路POR内部のノードを、NDPORI2はPORの出力を、RPOR1は抵抗を、そして、CPOR1は容量を示している。
【0244】
さらに、参照符号PDXは『L(低レベル)』でパワーダウンとなるパワーダウン信号を、また、SCHMITT1は非反転出力のシュミットトリガー回路を示している。そして、TRIMDATAはフラッシュメモリなどから読み出したオフセット電圧ゼロ調整用のデータを示している。
【0245】
パワーオンリセット回路PORは、トランジスタPMB8〜PMB12,NMB4〜NMB8およびシュミットトリガー回路SCHMITT1を有する。電源VDP5の立ち上がり直後に、NDPORI2を『H(高)』レベルとし、その後、VBGRの電位が上昇すると、NDPORI2を『L(低)』レベルとする。
【0246】
制御回路CLOGIC1は、5V電源VDP5の電源投入時に、PORの出力NDPORI2を利用して、例えば、トランジスタPMB7,PMB6のゲート電圧SELAO,SELBOの電位が等しい電位となるようCSELA,CSELBを初期化する。
【0247】
CLOGIC1は、前述した図9のレギュレータ回路REG1が動作する以前の時刻で動作しなければならないので、5V電源VDP5で動作する回路とする。レギュレータ回路REG1がVDDを発生し、VDDの値が安定した後は、例えば、フラッシュメモリ(図示しない)から、CSELA,CSELBをどう設定すべきかを、読み出したデータTRIMDATAに従って設定する。
【0248】
なお、図10ではフラッシュメモリは図示していないが、PORにより電源投入時に主アンプのオフセット調整のための制御信号CSELA,CSELBを初期化した後、不揮発性メモリを利用して、オフセット調整を行えることは前述した通りである。
【0249】
図10に示したPOR(パワーオンリセット回路)の動作を簡単に説明する。パワーダウン信号PDは『L』でPDXは『H』とする。
【0250】
電源VDP5の投入直後は、VBGRは0Vとなっている。PBなどを発生するためのバイアス回路が動作し、バイアス電位PBがVDP5からVth以上低い電位となると、PMB8に電流が流れる。
【0251】
ここで、VBGRが0Vなので、ノードNDNGSTの電位は、PMB8から流れる電流で上昇し、NMB6およびPMB9に電流が流れる。ノードNDPGSTの電位は、VDP5からVth程度低い電位となってPMB9に電流が流れるので、PMB10もONとなる。
【0252】
ノードNDPORI1の電位は、VDP5が立ち上がる時点から、容量CPOR1でVDP5と結合されているので『H』となっている。VBGRの電位がNMB4のVthを超えるまで、PMB10はONを保ち、NDPORI1は『H』を保つ。
【0253】
ここで、PDXが『H』なので、NMB7はONとなっているが、PMB10がONしているため、RPOR1から流れ出る電荷をPMB10が補う。また、ノードNDPORI1の電位が『H』なので、シュミットトリガー回路SCHMITT1の出力NDPORI2も『H』となる。
【0254】
PBなどを発生するためのバイアス回路が動作し、その後バンドギャップ回路が動作を始め、VBGRの電位が上昇すると、NMB4がONとなる。ノードNDNGSTの電位は0Vとなり、NMB6がOFFとなる。PMB9もOFFするので、PMB10もOFFとなる。
【0255】
PMB10がOFFとなると、抵抗RPOR1により容量CPOR1の電荷が放電され始める。これにより、NDPORI1の電位は低下を始め、最終的には0Vとなる。ノードNDPORI1の電位が『L』となると、シュミットトリガー回路SCHMITT1の出力NDPORI2も『L』となる。
【0256】
例えば、図10に示したパワーオンリセット回路PORで、電源VDP5投入時、投入直後にPOR信号NDPORI2を『H』とし、VBGR電位が上昇した後、POR信号NDPORI2を『L』とすることができる。このようなPOR信号を利用することにより、図7を参照して前に説明した、並びに、図14を参照して後に説明する電源投入直後の制御が可能となる。
【0257】
図11は、図7または図10のバンドギャップ回路で使用されるスイッチ制御回路の一例を示す回路図であり、制御信号CSELA,CSELBを発生する回路CLOGIC1を示すものである。
【0258】
図11において、参照符号DFC1はクリア機能つきのDFF(Dフリップフロップ)を、DFP1,DFP2はプリセット機能つきのDFFを、IVn(nは整数)はインバータ回路を、そして、AND3n(nは整数)は3入力AND回路を示している。
【0259】
また、参照符号NDPORI2は、例えば、図10の回路で発生したPOR信号を、CK1はクロック信号を、そして、DBGRA2,DBGRA1,DBGRA0はフラッシュメモリから読み出したデータを入力する端子を示している。
【0260】
さらに、参照符号BGRA2,BGRA1,BGRA0、BGRA2X、BGRA1X、BGRA0Xは内部のノードを、そして、CSELA7〜CSELA0はスイッチの制御信号となる出力を示している。
【0261】
なお、図11の回路は、図10のCLOGIC1に相当するので、電源VDP5で動作するものとする。DFC1は、クリア端子CLがLのとき、クロック端子CKに入力されるクロック信号に非同期に出力QをLに初期化する。CL端子が『H』となるとDFFとして動作し、CKの立ち上がりエッジで、データ入力Dの値を記憶するものとする。なお、DFP1,DFP2も同様に、プリセット端子PRがLのときに、CKに非同期にQをHに初期化し、PRが『H』となると通常のDFFとして動作するものとする。
【0262】
POR信号NDPORI2は、電源投入直後は『H』となっており、インバータ回路IV1で反転されて、DFC1のクリア端子CL,および,DFP1,DFP2のプリセット端子PRに供給される。
【0263】
つまり、POR信号が『H』となることで、DFC1のQ出力は『L』になり、また、DFP1,DFP2のQ出力は『H』に初期化される。IV2〜IV4とAND31〜AND38は、DFC1の出力BGRA2,および,DFP1の出力BGRA1,DFP2の出力BGRA0をデコードするデコーダ回路として働く。
【0264】
すなわち、BGRA2を上位、BGRA0を下位とする3ビットのデータで8つの信号の中の1つが『H』となり、残りが『L』となる。CSELA0は、BGRA2,BGRA1,BGRA0が”000”のときに『H』となり、CSELA7は”111”のときに『H』となる。CSELA0〜CSELA7は、0〜7に昇順に選択される。
【0265】
例えば、電源投入直後はPOR信号により、BGRA2,BGRA1,BGRA0が”011”となるので、CSELA3が『H』で残りは『L』となる。この信号を使って、例えば、図8のスイッチSWTA0〜SWTA7を制御する。具体的に、CSELA0が『H』のときにSWTA0が選択され、残りは非選択となるようにする。CSELA3が『H』のときはSWTA3が選ばれる。
【0266】
図11は、制御信号CSELA0〜CSELA7を発生する回路例だが、図11の回路をもう1組用意し、制御信号CSELB0〜CSELB7を発生する回路として使用してもよい。そして、図8のスイッチSWTB0〜SWTB7をCSELB0〜CSELB7により制御することで、CSELA,CSELBを発生することが可能となる。
【0267】
図10のCSELAは、図11のCSELA0〜CSELA7に相当するが、CSELBについても、同様に、CSELB0〜CSELB7が図10の制御信号CSELBに相当する。
【0268】
ここで、POR信号で初期化されて選択される図8のスイッチの位置を、SWTA0〜SWTA7とSWTB0〜SWTB7で同じ電位としておけば、SELAOの電位とSELBOの電位が同じ電位となるようにPOR回路で制御することが可能となる。図11の例では、CSELA3とCSELB3で選択される電位となっている。
【0269】
POR信号NDPORI2が『L』となった後、フリップフロップDFC1,DFP1,DFP2は通常のDFFとなるので、クロックCK1とDBGRA2,DBGRA1,DBGRA0を使用して、フラッシュメモリから読み出した値を自由に設定できる。
【0270】
なお、DBGRA2,DBGRA1,DBGRA0が、図10のTRIMDATAに相当する。従って、図7の主アンプのオフセットをゼロに調整するような値をDFFに設定し、SELAOとSELBOを発生すればよい。
【0271】
フラッシュメモリに記憶しておく、主アンプAMPBM1のオフセット調整のゼロ調整のための設定データは、製造後の試験時に書き込んでおくことができる。さらに、別の不揮発性メモリに記憶すること、或いは、MCUの最終ユーザがプログラムから値を設定してオフセット電圧を調整することも可能である。
【0272】
図12は、第3実施例のバンドギャップ回路を示す回路図であり、図10のバンドギャップ回路において、パワーオンリセット回路をブロックで示すと共に、フラッシュメモリを追加してある。
【0273】
図10の第2実施例のバンドギャップ回路と異なる部分だけを説明する。図12において、参照符号POR1はパワーオンリセット回路を、PORO1はパワーオンリセット回路の出力を、そして、FLASH1はフラッシュメモリを示している。
【0274】
図10の第2実施例のバンドギャップ回路は、VBGRの電位が上昇することで、パワーオンリセット回路POR1の出力PORO1のレベルが変化する回路例である。しかしながら、図10および図11の説明からも明らかなように、POR回路の機能として必要なのは、電源投入直後にCSELAとCSELBを初期化できれば良いだけである。
【0275】
すなわち、一般的なパワーオンリセット回路POR1,或いは,電源立ち上がり時に信号発生する目的に沿う回路を使用して、制御回路CLOGIC1(例えば、図11の回路)を初期化してもよい。
【0276】
図13は、第4実施例のバンドギャップ回路を示す回路図であり、実際の動作で必要なスタートアップ回路も併せて示すものである。ところで、BGR回路には、回路が安定して動作する点が2個所あり、それらは、それぞれVBGRが1.2Vとなる場合と、0Vとなる場合である。
【0277】
帰還制御に使用するオペアンプが理想的な場合、どちらの条件もIPの電位とIMの電位が等しくなる。望ましくない釣り合い点を避けるために、スタートアップ回路が使用されることが一般的である。
【0278】
図13の第4実施例のバンドギャップ回路は、図10の第2実施例のバンドギャップ回路とほとんど同じであり、また、素子およびノードの名称も対応させているので、両者で異なるスタートアップ回路部分のみを説明する。
【0279】
図13の回路は、図10の回路に対して、トランジスタPMB13を追加するようになっている。トランジスタPMB13のゲートは、トランジスタPMB10のゲートと共にノードNDPGSTに接続され、また、PMB13のドレインは、ノードIPに接続されている。ここで、PMB13とPMB13のゲート電位NDPGSTを発生する回路部分までが、バンドギャップ回路のスタートアップ回路として機能する。
【0280】
次に、パワーダウン信号PDが『L』でPDXが『H』として、簡単に動作を説明する。電源VDP5の投入直後は、VBGRは0Vとなっている。PBなどを発生するためのバイアス回路が動作し、バイアス電位PBがVDP5からVth以上低い電位となると、PMB8に電流が流れる。
【0281】
ここで、VBGRは0Vなので、ノードNDNGSTの電位は、PMB8から流れる電流で上昇し、NMB6およびPMB9にも電流が流れる。ノードNDPGSTの電位は、VDP5からVth程度低い電位となってPMB9に電流が流れるので、PMB13もONとなる。PMB13がONとなると、IPの電位が上昇し、主アンプAMPBM1によりIPとIMの電位が0.6V程度の電位で一致し、VBGRの電位が1.2V程度となる。
【0282】
VBGRの電位が上昇すると、NMB4がONとなり、ノードNDNGSTの電位は0VとなってNMB6がOFFする。PMB9もOFFするので、PMB13もOFFとなり、PMB13はVBGRの電位に影響しなくなる。
【0283】
このように、スタートアップ回路は、例えば、VBGRの電位がGND付近の電位にあるときだけ、IPの電位が上昇するように、IPに電流を供給するような回路構成として実現することができる。
【0284】
以上説明したような回路例で、スタートアップ回路を実現できる。図13では、一例としてスタートアップ回路を含む回路例を示したが、トランジスタレベルでの回路構成は、主アンプ、補助アンプ、スタートアップ回路、POR回路および制御回路を含めて、各種の変形が可能である。
また、主アンプ回路、補助アンプ回路も、主アンプ回路および補助アンプ回路の目的を果たすものであれば、各種の実現方法が可能である。さらに、図7では、トランジスタQ1とQ2の電流の比などを一例として10:1として説明したが、自由に設計することができるのはいうまでもない。すなわち、Q1とQ2のトランジスタ面積の比を一例として1:10として説明したが、任意の比でもかまわない。このように、上記各実施例は、様々に変形し得るものである。
【0285】
図14は、図13のバンドギャップ回路の電源投入時の動作を説明するための図であり、マイクロコントローラMCUの電源投入時の制御を示すものである。なお、図13のバンドギャップ回路も、図7のバンドギャップ回路と同様に、例えば、図9に示すようなマイクロコントローラに搭載される。
【0286】
図14に示されるように、まず、電源が投入されると、オペレーションOPAにおいて、pMOSトランジスタPMB6,PMB7のゲート電圧SELBO,SELAOを等しい(SELAO=SELBO)ものとして、オペレーションOPBに進む。すなわち、電源の投入直後のオペレーションOPAでは、SELBO,SELAOの電位をある固定の値に設定する。
【0287】
次に、オペレーションOPBにおいて、バンドギャップ回路BGRを起動して、オペレーションOPCに進み、パワーオンリセットを解除する。すなわち、SELBO=SELAOでバンドギャップ回路を起動し、前述したパワーオンリセット回路PORによるパワーオンリセットが実行されるのを待つ。このパワーオンリセットにより、VBGRの電位を起動してレギュレータ回路を動作させ、内部電圧VDDを起動することができる。
【0288】
さらに、オペレーションOPDに進んで、例えば、出荷時に記憶したトリミング設定をフラッシュメモリFLASH1から読み出して、SELAO,SELBOを設定し、BGR設定を終了する。すなわち、内部電圧VDDの起動によりフラッシュメモリFLASH1の読み出し可能となった時刻以降、FLASH1から予め記憶されたオフセット電圧を相殺するためのゲート電圧設定を読み出す。
【0289】
このFLASH1から読み出したSELBO,SELAOの設定で、主アンプAMPBM1のオフセット電圧を相殺することにより、VBGRの精度を向上することができる。すなわち、この主アンプのオフセット電圧を相殺して生成されたVBGRを使用することで、低電圧検出回路およびレギュレータ回路の電圧精度を向上することができる。なお、以上の説明において、各オペレーションは、処理ステップであってもよい。
【0290】
図15は、バイアス電位発生回路の一例を示す回路図であり、例えば、図7,図10,図12および図13に示すバンドギャップ回路におけるバイアス電位を供給するバイアス電位発生回路の例を示すものである。
【0291】
図15において、参照符号PMBG1,PMBG2はpMOSトランジスタを、NMBG1,NMBG2はnMOSトランジスタを、そして、RBG1は抵抗を示している。図15の回路は、バイアス電位NB,PBを発生するバイアス電位発生回路として機能する。なお、図15のバイアス電位発生回路は、単なる一例であり、他に様々な回路構成のバイアス電位発生回路を適用することができるのはいうまでもない。
【0292】
図16は、コンパレータ回路の一例を示す回路図であり、例えば、前述した図9におけるコンパレータ回路CMP1,CMP2のトランジスタレベルの回路例を示すものである。なお、図9における誤差アンプEAMP1も同様の構成により実現可能である。
【0293】
図16において、PMn(nは整数など)はpMOSトランジスタを、NMn(nは整数など)はnMOSトランジスタを、そして、GNDはGND端子を示している。また、参照符号VDP5は、例えば、5Vの+の電源を、CIM,CIPはコンパレータ回路の入力を、CMPOは出力を、そして、NBはバイアス電位を示している。
【0294】
なお、図16におけるバイアス電位NBは、例えば、上述した図15のバイアス電位発生回路で発生したバイアスNBを利用することができる。なお、コンパレータ回路の構成自体はよく知られた回路なので、その詳細な動作の説明は省略する。例えば、図16の回路を、図15の回路と組み合わせて使用することで、図9のコンパレータ回路CMP1,CMP2および誤差アンプEAMP1を実現することができる。
【0295】
図17は、バンドギャップ回路におけるトリミング設定と出力電圧および温度との関係を説明するための図であり、また、図18は、図17のシミュレーションを行ったバンドギャップ回路を示す図である。なお、図18は、前述した図13のバンドギャップ回路において、主アンプAMPBM1のオフセット電圧VOFFを20mVとしたものに相当する。
【0296】
図17(a)〜図17(c)において、縦軸は、図18に示すバンドギャップ回路のVBGRの電圧を示し、また、横軸は、温度(℃)を示す。
【0297】
ここで、図17(a)は、SELAOの電位がSELBOの電位に等しい場合(SELAO=SELBO)を示し、また、図17(b)は、SELAOの電位がSELBOの電位よりも小さい場合(SELAO<SELBO)を示している。さらに、図17(c)は、SELAOの電位がSELBOの電位よりも大きい場合(SELAO>SELBO)を示している。
【0298】
また、前述した図8では、VBGRの電位を分圧する分圧回路の出力を3ビットデータで選択する例を示したが、図18に示すシミュレーションで使用した回路では、このオフセット調整のための設定データを4ビットとしている。
【0299】
すなわち、図18の回路は、設定データが”0000”のとき、SELAO電位が最も低い値となり、逆に、”1111”のとき、SELAOの電位が最も高くなる(図8の回路の設定と電位の関係が逆になっている)。なお、SELBOの電位は、SELAOと同様の回路で発生し、設定データは”1000”に固定している。
【0300】
まず、図17(a)に示されるように、SELAO=SELBO(SELAOの設定データが、SELBOの設定データと同じ”1000”)のとき、主アンプAMPBM1のオフセット電圧VOFFの影響により、1.31V程度の電圧が得られている。すなわち、理想的なバンドギャップ出力1.2Vよりも大きな電圧が出力される。
【0301】
次に、図17(b)に示されるように、SELAO<SELBO(SELAOの設定データが”0000”で最も低い値)のとき、AMPBM1のオフセット電圧の影響がキャンセルされ、VBGR出力は1.21Vと理想的なバンドギャップ電圧となる。
【0302】
さらに、図17(c)に示されるように、SELAO>SELBO(SELAOの設定データが”1111”で最も高い値)のとき、AMPBM1の入力換算オフセット電圧が大きくなるので、VBGR出力はさらに増加し1.41Vとなる。
【0303】
これらの結果より、オフセット調整用補助アンプAMPBS1への入力(PMB7,PMB6のゲート電位SELAO,SELBO)を選択することにより、主アンプAMPBM1のオフセット電圧VOFFによる影響を削減できることが確認できる。
【0304】
また、仮に、主アンプAMPBM1の入力オフセット電圧VOFFの方向が逆向きになった場合には、スイッチの設定を図7(c)のSELAO>SELBOとすることにより、理想的なバンドギャップ電圧(1.2V)を得ることができるのは明らかである。
【0305】
図19は、第5実施例のバンドギャップ回路を示す回路図であり、主アンプAMPBS1’を折り返しカスコード回路としたものを示している。
【0306】
図7,図10,図12および図13を参照して説明した第1〜第4実施例のバンドギャップ回路において、主アンプAMPBM1は同様の構成とされているが、様々な変形が可能である。
【0307】
すなわち、第1〜第4実施例では、主アンプAMPBM1は2段アンプとされ、1段目の回路をpMOS差動入力およびnMOS負荷構成の回路とし、また、2段目の回路をnMOSソース接地増幅でpMOS電流源負荷の回路としていた。
【0308】
そして、オフセット調整用の補助アンプAMPBS1はpMOS差動入力回路とされ、そのpMOS差動対のドレインそれぞれを、主アンプの1段目回路の負荷nMOSトランジスタのドレインに接続する構成としていた。
【0309】
これに対して、図19の第5実施例では、主アンプAMPBM1’を折り返しカスコード回路としている。なお、図19では、補助アンプAMPBS1のゲート電位発生回路やパワーオンリセット回路およびスタートアップ回路などは省略されているが、上述した図7,図10,図12および図13と同様の構成とすることができる。ここでは、主アンプの回路構成が、例えば、図19に示すような折り返しカスコード回路であってもかまわないことと、並びに、これに関連する部分だけを説明する。
【0310】
図19において、他の回路の図に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているのでその説明は省略する。
【0311】
図19において、参照符号PMBn(nは整数など)はpMOSトランジスタを、NMBn(nは整数など)はnMOSトランジスタを、AMPBM1’は主アンプを、そして、AMPBS1はオフセット調整のための補助アンプを示している。
【0312】
また、参照符号NBはnMOSトランジスタのバイアス電位を、NDPCDA,NDPCDBは補助アンプのドレイン出力電流を主アンプに加算するノードを、そして、NBCは図の折り返しカスコード回路のnMOSトランジスタのバイアス電位を示している。
【0313】
さらに、参照符号NDPCGA,NDPCGBはNMBC1,NMBC2のドレインノードを、また、PMBC3はソース接地増幅回路として働く2段目のpMOSトランジスタを示している。
【0314】
図19に示されるように、主アンプAMPBM1’を、トランジスタPMB1,PMB2,PMB3で構成されるpMOS差動入力回路とする。また、トランジスタPMB2,PMB3のドレイン電流差を、トランジスタNMBC3,NMBC4,NMBC1,NMBC2でノードNDPCGA,NDPCGBに折り返す。そして、トランジスタPMBC1,PMBC2をpMOS負荷トランジスタとする折り返しカスコード回路とすることも可能である。
【0315】
なお、トランジスタPMB1,PMB2,PMB3,NMBC3,NMBC4,NMBC1,NMBC2,PMBC1,PMBC2で構成される回路は、一般的な折り返しカスコード回路となっている。この1段目の折り返しカスコード回路の出力NDPCGBを、2段目のソース接地増幅回路PMBC3で増幅することによりVBGRを発生することもできる。
【0316】
主アンプをAMPBM1’のような回路とした場合でも、1段目差動回路PMB2,PMB3の出力ドレイン電流にPMB6,PMB7の出力ドレイン電流を加算することで、AMPBM1’のオフセット電圧をAMPBS1により調整することができる。
【0317】
例えば、PMB2,PMB3のドレイン電流の関係を、等価的にPMB6,PMB7の電流で変化させることができることから、オフセット調整が可能なことが分かるであろう。なお、NBCの電位も、一般的なバイアス回路により発生することができる。
【0318】
このように、差動回路の主アンプによりバンドギャップ電圧VBGRを発生し、差動回路の補助アンプにより主アンプのオフセット電圧をゼロに調整し、補助アンプ入力がVBGRを分圧して発生するのは、主アンプが折り返しカスコード回路でも適用可能である。
【0319】
図19のように、主アンプの1段目をpMOS差動回路入力の折り返しカスコード回路とし、2段目回路をpMOSソース接地増幅回路PMBC3とすることで、2段目増幅回路の電流源(例えば、図13のNMB3)を削減でき、低消費電力化の効果が得られる。
【0320】
図20は、第6実施例のバンドギャップ回路を示す回路図である。図19の第5実施例は、主アンプAMPBM1’の1段目回路をpMOS差動回路入力の折り返しカスコード回路とし、2段目の増幅回路をpMOSソース接地増幅回路とし、Q1とQ2の電流比を抵抗R1とR2で決定する回路例を示していた。
【0321】
図20では、主アンプ(メインアンプ)AMPBM2を、pMOS差動回路入力の折り返しカスコード回路の1段構成とし、Q1,Q2の電流比を、カレントミラーPMBC6とPMBC5のpMOSカレントミラー比で決定する回路構成としている。
【0322】
さらに、バンドギャップ電圧VBGRは別に用意したカレントミラーPMBC4と抵抗R4およびPNPトランジスタQ3で発生するようになっている。図20のような構成においても、主アンプでバンドギャップ電圧(基準電圧)VBGRを発生し、補助アンプで主アンプのオフセット電圧を調整し、補助アンプ入力はVBGRを分圧して発生することができる。なお、図20のバンドギャップ電圧の発生手法は、前述した図4の回路と基本的に同様のものとなっている。
【0323】
図20において、他の回路の図、例えば、図4や図21に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。
【0324】
図20と図19の比較から明らかなように、本第6実施例の主アンプAMPBM2は、図19の第5実施例の主アンプAMPBM1’から2段目のソース接地増幅回路PMBC3を除いた回路となっている。
【0325】
1段目のpMOS差動回路入力の折り返しカスコード回路の出力NDPCGBを、カレントミラーPMBC5,PMBC6,PMBC4のゲート電位として供給している。PMBC6,PMBC5,PMBC4は、図4のPM1,PM2,PM3に対応するので、図20がバンドギャップ回路として動作することが分かる。
【0326】
さらに、AMPBM2とAMPBS1の関係は、図19の回路とほぼ同じなので、AMPBS1により主アンプAMPBM2のオフセット電圧を補助アンプAMPBS1で調整できることも明らかであろう。
【0327】
図20に示されるように、抵抗R1,R2でトランジスタQ1,Q2の電流比を決定する回路だけではなく、pMOSカレントミラーによりQ1,Q2の電流比を決定する回路であってもよい。
【0328】
すなわち、差動回路で構成される主アンプでBGR電圧VBGRを発生し、差動回路で構成される補助アンプで、主アンプのオフセット電圧をゼロに調整し、補助アンプ入力はVBGRを分圧して発生することができる。
【0329】
図20のような第6実施例の回路によれば、R1,R2を必要としない回路となるので、この分面積を削減できる効果が得られる。
【0330】
図21は、第7実施例のバンドギャップ回路を示す回路図である。上述した図20の第6実施例の回路では、VBGRをPMBC4とR4およびQ3で発生していたが、図21の第7実施例のような構成も可能である。
【0331】
図21において、他の回路の図、例えば、図20に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。
【0332】
図20のQ1のエミッタ電位とQ3のエミッタ電位は一致するので(PMBC6の電流とPMBC4の電流は等しい)、PMBC6の電流を図21のR1で電圧に変換してQ1のエミッタ電位IP(VBE1)に加算してもVBGRを得ることができる。
【0333】
Q1とQ2の電流比は、PMBC6とPMBC5の比により、例えば、10:1に設定することができる。本第7実施例のバンドギャップ回路は、例えば、図7などの構成に比べて、pMOSカレントミラーPMBC6,PMBC5,PMBC7,PMBC8が増加する素子となるが、R2を削除することができるので面積を削減できる条件が存在する。
【0334】
R1に電流を供給するpMOSトランジスタとR3に電流を供給するpMOSトランジスタのドレイン電位が大きく異なるので、カレントミラーで供給する電流比の精度を改善するために、PMBC6とPMBC5をカスコードカレントミラー回路としている。
【0335】
なお、PMBC7,PMBC8はカレントミラーをカスコード回路化するための追加素子である。PMBC7,PMBC8のゲート電位PBCは、カスコード回路のためのバイアス電位である。なお、PBCも一般的なバイアス回路で供給することが可能である。
【0336】
ここで、主アンプAMPBM2と補助アンプAMPBS1の構成は、図20の第6実施例の回路と同じなので、その動作も図20のものと同じである。
【0337】
図22は、第8実施例のバンドギャップ回路を示す回路図である。ところで、前述した図13の第4実施例の回路では、主アンプAMPBM1がpMOS差動回路入力の2段構成増幅回路とされていた。また、IP,IMの電位は0.6V程度とGND電位0Vに近い電位のため、pMOS差動回路入力となっていた。
【0338】
これは、nMOSトランジスタの閾値電圧Vthが0.6Vを超える場合には、nMOS差動回路入力では動作しないためである。逆に、nMOSトランジスタのVthが十分低い場合には、nMOSトランジスタを入力トランジスタとする回路で主アンプを構成することが可能となる。
【0339】
すなわち、図22の第8実施例は、このようなnMOSトランジスタのVthが十分低い場合にも使用できる回路例である。図22に示されるように、主アンプAMPBM3は、nMOSトランジスタを入力トランジスタとする差動回路を1段目増幅回路とし、1段目増幅回路の負荷トランジスタをpMOSトランジスタとし、2段目増幅回路をpMOSソース接地増幅回路としている。
【0340】
図22において、他の回路の図、例えば、図13に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。図22では、補助アンプのゲート電位発生回路やパワーオンリセット回路およびスタートアップ回路などは省略しているが、図7や図12および図13と同様に構成するものとする。
【0341】
トランジスタNMBN1,NMBN2がnMOS差動入力回路となり、トランジスタPMBN1,PMBN2が1段目回路の負荷トランジスタとなる。トランジスタNMBN3は、nMOS差動対のテイル電流源として働く。なお、NDNPGA,NDNPGBは、1段目nMOS差動対のドレインノードを示している。
【0342】
トランジスタPMBN3は、2段目のソース接地増幅回路として働く。主アンプAMPBM3のアンプ回路としての構成自体は一般的なので、その詳細な説明は省略するが、IPとIMを一致させるように働くことは他の回路例と同様である。
【0343】
図22では、主アンプをnMOSトランジスタ入力差動回路としたので、補助アンプAMPBS2もnMOS差動回路としている。トランジスタNMBN4とNMBN5は、nMOS差動回路として働く。トランジスタNMBN6は、NMBN4,NMBN5のテイル電流源として働く。バイアス電位NBは、例えば、図15のような一般的な回路で発生できることは、他の回路と同様である。
【0344】
補助アンプの差動nMOS回路の出力ドレイン電流を、主アンプの1段目差動回路のドレイン電流にNDNPGA,NDNPGBで加算すれば、他の回路で説明したのと同様に、主アンプAMPBM3のオフセットをSELAO,SELBOで調整可能となる。これは、例えば、NMBN1,NMBN2のドレイン電流のアンバランスを、NMBN4,NMBN5のドレイン電流で補正できるためである。
【0345】
図22に示されるように、主アンプがnMOS差動回路入力となっていても、差動回路の主アンプでBGR電圧VBGRを発生し、差動回路の補助アンプで主アンプのオフセット電圧をゼロに調整し、補助アンプ入力を,VBGRを分圧して発生することができる。
【0346】
このように、例えば、nMOSトランジスタのVthが小さい場合には、図22の第8実施例のような構成が可能であり、より一層単純な回路とすることができる。
【0347】
図23は、第9実施例のバンドギャップ回路を示す回路図である。前述した図19の第5実施例の回路では、主アンプAMPBM1’を、pMOS差動回路入力の折り返しカスコード回路の1段目増幅回路とpMOSソース接地増幅回路による2段目回路とし、また、補助アンプAMPBS1もpMOS差動回路としていた。
【0348】
第5実施例のように主アンプを2段構成とし、1段目をpMOS差動回路入力の折り返しカスコード回路、2段目をpMOSソース接地増幅回路(PMBC3)とする場合、補助アンプをpMOS差動回路ではなくnMOS差動回路とすることも可能である。図23の第9実施例の回路は、主アンプを図19と同じAMPBM1’とし、補助アンプを図22と同じAMPBS2となっている。
【0349】
図23のように、補助アンプだけをnMOS差動回路として場合は、NDPCGA,NDPCGBで補助アンプの出力ドレイン電流を主アンプに加算することができる。折り返しカスコード回路は、一定電流を流す電流源NMBC3,NMBC4の電流からPMB2,PMB3のドレイン電流の差をPMBC1,PMBC2に流すように動作する。そのため、NMBC1,NMBC2のドレインで、補助アンプの出力電流NMBN4,NMBN5のドレイン電流を加算しても、オフセット調整が可能となる。
【0350】
図19の第5実施例に対して、図23の第9実施例の回路は、補助アンプのドレイン電流(NMBN4,NMBN5のドレイン電流)を折り返さないので、全体の電流を小さくすることができるという利点がある。
【0351】
また、図19の第5実施例の回路では、NMBC1,NMBC2の電流は、一定電流の電流源NMBC3,NMBC4の電流からPMB2,PMB3の電流およびPMB6,PMB7の電流を引いた電流となる。安定な動作のためには、NMBC3,NMBC4の電流をPMB5の電流とPMB1の電流の和より十分大きく設計しておく必要がある。
【0352】
一方、図23の第9実施例の回路では、折り返される電流はPMB2,PMB3のドレイン電流だけなので、NMBC3,NMBC4の電流は、PMB1の電流に対して十分大きく設計しておけばよい。
【0353】
なお、図23の[NMBN6の電流+NMBC3の電流+NMBC4の電流]が、図19の[NMBC3の電流+NMBC4の電流]より小さくなる設計条件も存在し、このような場合には、図23の第9実施例の回路構成が電流の観点から有利となる。
【0354】
逆に、図23の[NMBN6の電流+NMBC3の電流+NMBC4の電流]の方が大きくなる場合、或いは、pMOS差動対入力として主アンプと補助アンプの構成を揃えておきたい場合などは、図19の第5実施例の回路構成を採用すればよい。このように、バンドギャップ回路の構成は、必要に応じて様々に変化させることができる。
【0355】
図24は、パワーオンリセット回路POR(POR1)の一例を示す回路図である。図24において、参照符号VDP5は5Vの電源を、CPOR2,CPOR3は容量を、NMPOR1,NMPOR2はnMOSトランジスタを、そして、GNDは0Vの電源を示している。
【0356】
また、参照符号IVPORI1はインバータ回路を、SCHMITT2は反転出力のシュミットトリガー回路を、そして、PORO1は図12のPORO1に対応するパワーオンリセット回路出力を示している。
【0357】
まず、VDP5が立ち上がった直後は、CPOR2によりIVPORI1の出力が『L』になっているので、PORO1は『H』となっている。CPOR2がゆっくり放電され、さらに、CPOR3がゆっくり充電されることで、電源立ち上がりから所定の時間遅れてPORO1が『L』に変化する。
【0358】
なお、後述の図27に示す第11実施例のバンドギャップ回路における一般的なパワーオンリセット回路を、図12に示す第3実施例の回路、或いは、他の回路のパワーオンリセット回路として使用することができる。
【0359】
図25はパワーオンリセット回路PORの他の例を示す回路図である。ここで、パワーオンリセット回路は、例えば、図9のマイクロコントローラにおける低電圧検出回路LVDH1に容量等を追加することで構成することができる。
【0360】
図25の回路で、他の回路に対応する部分および対応するノードには、同じ符号を与えて示した。なお、抵抗RL1,RL2は図9の分圧抵抗RL1,RL2と同じものを示し、また、トランジスタPMC1PMC2,PMC3,PMC4およびNMC1,NMC2,NMC3,NMC4,NMC5は、図9のコンパレータCMP1とほぼ同様に動作する。この部分のトランジスタレベルでの表現は、図16の回路と同様のものとなっている。
【0361】
次に、図25の回路の動作を説明する。まず、VBGRの電位とVDP5を分圧した電位VDIV2を比較し、分圧電圧VDIV2が高ければ、CMPOが『L』となる。CMPOが『L』となると、pMOSトランジスタPMPOR1がONとなるのでPOR出力POR2が『H』となる。電源電圧VDP5が低い場合には、VBGRの電位の方がVDIV2の電位より高いのでCMPOの電位は『H』となる。これにより、PMPOR1はOFFとなりPORO2は『L』となる。
【0362】
電源投入直後は、VBGRが立ち上がっていないが、容量CPOR4により非反転シュミットトリガー回路SCHMITT3の入力がHになっているので、PORO2は『H』となる。
【0363】
なお、後述する図28のような低電圧検出回路と一体化されたパワーオンリセット回路を、図12の第3実施例の回路などのパワーオンリセット回路として使用することもできる。図9のマイクロコントローラにおいても、LVDH1出力でBGR1を制御しているのは、何らかの負荷素子を使用すれば、低電圧検出回路出力を使用してPOR信号(パワーオンリセット信号)として利用することが可能だからである。
【0364】
図9および図25のように、低電圧検出回路に容量および抵抗(RPOR2)などを追加してPOR信号を発生し、発明のBGR回路の制御に使用することで、チップ上に低電圧検出回路がある場合には、追加素子が少なくてすみ面積を節約できる効果が得られる。
【0365】
図26は、第10実施例のバンドギャップ回路を示す回路図であり、POR回路の他の回路例を示している。
【0366】
図26の第10実施例の回路は、図12の第3実施例の回路におけるパワーオンリセット回路POR1を、抵抗RPOR3,nMOSトランジスタNMPOR3,容量CPOR5および非反転シュミットトリガー回路SCHMITT4で実現したものとなっている。
【0367】
抵抗RPOR3,トランジスタNMPOR3,容量CPOR5および非反転シュミットトリガー回路SCHMITT4でPORO3を発生すること以外は、他の回路例で説明した回路と同じなので、このパワーオンリセット回路の動作についてだけ説明する。
【0368】
電源VDP5の投入直後は、容量CPOR5によりSCHMITT4の入力は『H』となる。これにより、POR回路出力PORO3は『H』となる。VBGRの電位が上昇すると、NMPOR3がONとなり、PORO3が『L』に変化する。このように、図26に示した回路の例でもPOR信号を発生することが可能である。
【0369】
図27は、第11実施例のバンドギャップ回路を示す回路図であり、POR回路のさらなる他の回路例を示している。ここで、図27の回路は、図26のPOR回路でNMPOR3のゲートにVBGRが入力されていたのを、NMPOR4のゲート入力をVDDとした点が異なる。他の部分の構成は、図26の回路と同様である。
【0370】
電源VDP5の投入直後は、容量CPOR5により、SCHMITT4の入力は『H』となる。これにより、POR回路出力PORO3は『H』となる。電源投入後、BGR回路が動作しVBGRの電位が上昇すると、レギュレータ回路も動作しVDDの電位も上昇する。NMPOR4がONとなり、PORO3が『L』に変化する。
【0371】
このように、図27に示した回路の例でも、POR信号を発生することが可能である。すなわち、図26および図27に示すバンドギャップ回路におけるパワーオンリセット回路も、様々なバンドギャップ回路に適用することが可能である。ここで、例えば、図24に示したパワーオンリセット回路と比べて、回路の占有面積を低減したい場合には、図26或いは図27のような構成を採用するのが好ましい。
【0372】
図28は、オフセット調整電圧発生回路の他の例を示す回路図である。なお、回路素子名は、図8のものに対応し、また、回路もほとんど図8と同様なので、異なる部分だけを説明する。
【0373】
図8のオフセット調整電圧発生回路は、補助アンプの入力信号SELAO,SELBOの両方を、スイッチにより電位を選択する回路となっていた。オフセット調整のためには、補助アンプの差動ゲート入力電位の差が重要なので、例えば、SELBOは固定電位とし、SELAOだけを可変としてもよい。
【0374】
図28のオフセット調整電圧発生回路は、SELBOを固定電位とし、SELAOだけを、スイッチSWTA0〜SWTA7(第1スイッチ群)により電位を選択し、その制御をCSELAで行うようになっている。
【0375】
ここで、図8の回路では、SELAO,SELBOの構成が対称なので、寄生容量などが同じとなり、電源投入時などの過渡時にアンバランスが生じない利点がある。一方、図28の回路では、一方の電位を固定電位とするので、素子数を削減できる利点がある。さらに、後述する図31のような回路で補助アンプ入力電位を発生することも可能である。
【0376】
図29は、オフセット調整電圧発生回路のさらなる他の例を示す回路図である。図29において、参照符号RTRIMA1’などRから始まる素子は抵抗を示している。また、符号の与え方などは、図8とほとんど同じなので、図29の回路の考え方および異なる点だけを説明する。
【0377】
図8および図28のオフセット調整電圧発生回路では、抵抗ラダーの所定の点から電位を得ることで、例えば、1mV異なる電位をセレクタ出力(補助アンプの入力信号)SELAOとしていた。
【0378】
図29の回路は、抵抗の分圧比を変更することで、分圧電圧SELAOを変更するようになっている。すなわち、スイッチSWTA0〜SWTA6のどれか1つがONすることで、SELAOとGND間の抵抗値が変化する。例えば、図8の回路でSWTA7を選択していた最も低い電位の発生は、図29の回路では、SWTA0をONすることで実現できる。
【0379】
図29の回路で、少しずつ異なるSELAO電位を発生することも可能である。この場合、図8や図28の回路と異なり、SELAO電位とSELBO電位を同じ抵抗ラダーで同時に発生することができなくなるので、図29の回路をSELAO用とSELBO用に2組用意する必要がある。
【0380】
このように、図29のオフセット調整電圧発生回路は、素子の数は増えることになるが、スイッチSWTA0〜SWTA6がGNDをソース電位として動作するので、この部分の最低動作電圧を下げられる利点がある。
【0381】
図30は、第12実施例のバンドギャップ回路を示す回路図である。前述した図7や図13の回路などでは、オフセット調整を行うための補助アンプの入力信号発生用にRTRIM1でVBGRを分圧し、SELAO,SELBOとしていた。
【0382】
ところで、レギュレータ回路(REG2)の出力電圧VDDを複数の電圧設定とし、例えば、1.9V,1.8V,1.7V,1.2Vなどの電圧から選択できるようにレギュレータ回路を構成することができる。
【0383】
この場合、VBGRの分圧回路は、オフセット調整のためのゲート電圧SELAO,SELBO発生のためだけでなく、レギュレータ回路の出力電圧を複数から選択するためにも利用可能である。
【0384】
図30の第12実施例のバンドギャップ回路は、このような場合の回路例を示すものである。図30の回路が他の回路例と異なるのは、オフセット調整用入力信号発生回路がVTRIMG2となっており、分圧抵抗がRTRIM2で示されている。さらに、レギュレータ回路REG2の基準電圧が、前述した図9のようにVBGRとなっているのではなく、VBGRを分圧したVREFとなっている。
【0385】
次に、第12実施例のバンドギャップ回路が他の回路例と異なる部分を説明する。図29において、他の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、これらの部分の説明は省略する。
【0386】
まず、図30におけるレギュレータ回路REG2について説明する。ここで、レギュレータ回路REG2で発生するVDDの電圧は1.8Vに限定されるものではない。すなわち、例えば、1.9Vを発生してより高速に内部回路を動作させたい場合、或いは、1.2V程度の電圧までVDDを下げて待機時のサブスレッショルドリーク電流を削減したいなどの場合がある。
【0387】
図30では、例えば、1.9V,1.8V,1.7Vおよび1.2Vの4つの電圧を選択して発生することができるレギュレータ回路の例を示している。例えば、VREFが1.2Vの場合には、REG2で分圧回路を構成する抵抗RR1’とRR2’が66kオームと114kオームとなっているので、VDDの電位は、(180k/114k)×1.2V=1.89Vとなる。
【0388】
また、例えば、1.8Vを発生する場合には、VREFの電位を分圧抵抗RTRIM2で分圧し、抵抗RR1’とRR2’で決まるVREFとVDDの関係から1.8Vが出力されるようなVREF電位を供給すればよい。
【0389】
具体的には、(180k/114k)×1.14V=1.8Vとなるので、RTRIM2でVBGRを分圧し、1.14VをREG2に供給することにより、1.9Vを発生したのと同じRR1’とRR2’で、REG2の出力を1.8Vとすることができる。
【0390】
同様に、VDDを1.7Vとしたいときには、VREF=1.7V×(114k/180k)=1.077Vとすればよい。
【0391】
また、VDDを1.2Vとしたいときには、VREF=1.2V×(114k/180k)=0.76Vとすればよい。
【0392】
このように、VDDの出力電圧設定を複数用意するときには、VBGRを分圧する抵抗列は、補助アンプAMPBS1の入力信号発生に利用するだけでなく、VDDの電位設定にも利用することができる。これにより、それぞれを単独に用意する場合に比べて、回路面積を削減することができ、また、VBGRの分圧回路での消費電流が増加しない効果が得られる。
【0393】
図31は、オフセット調整電圧発生回路のさらなる他の例を示す回路図であり、上述した図30のVTRIMG2のより具体的な回路例を示すものである。なお、図31の回路においても、前述した図8と同様に、SELAO,SELBOの電位は、600mV付近の電位を1mV刻みで8通り出力する回路構成となっている。また、制御信号CSELA,CSELBでSELAO,SELBOの電位を選択することも同様である。
【0394】
さらに、図31では、上述したVREFに必要な出力電位1.2V,1.14V,1.077Vおよび0.76Vを、同じ抵抗ラダーで発生するようになっている。具体的に、図31に示されるように、各抵抗素子の抵抗値を設定することにより、必要なVREF電圧(1.2V,1.14V,1.077V,0.76V)を発生することができる。
【0395】
すなわち、抵抗RVR1,RVR2,RVR3,RVR4のように分圧電圧を設計し、スイッチSWVR3,SWVR2,SWVR1,SWVR0により必要なVREFを発生することができる。
【0396】
なお、スイッチSWVR0〜SWVR3の選択は、制御信号CVREFにより、どれか1つのスイッチだけONとすればよい。また、1.2V以下の電圧を、VBGRを分圧する抵抗ラダーで任意に発生できるのは明らかなので、SELAOの電位発生,SELBOの電位発生およびVREFの電位発生を1つのラダー抵抗で行うことができるのは明らかであろう。
【0397】
以上において、図31における各抵抗素子の抵抗値は、単なる例であり、様々に変更することができるのはいうまでもない。
【0398】
このように、図30および図31のような回路を採用することにより、前述した各実施例のバンドギャップ回路の効果に加えて、レギュレータ回路の電圧設定を、分圧抵抗の面積を増加させることなく実現することが可能である。
【0399】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
(付記1)
第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、
前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、
前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、
前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【0400】
(付記2)
付記1に記載の基準電圧回路おいて、
前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、
前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を含み、
前記第2増幅器は、1段構成の第3アンプ回路を有し、
前記第3アンプ回路の電流出力は、前記第1アンプ回路の前記入力差動回路の2つの電流出力に加算されることを特徴とする基準電圧回路。
【0401】
(付記3)
付記1または2に記載の基準電圧回路おいて、
前記第1pn接合素子は第1PNPトランジスタであり、前記第2pn接合素子は第2PNPトランジスタであり、前記第1負荷素子は第1抵抗であり、前記第2負荷素子は第2抵抗であり、前記第3負荷素子は第3抵抗であり、前記第4負荷素子は負荷トランジスタであり、
前記第1PNPトランジスタおよび前記第2PNPトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第1および第2入力端子間のオフセット電圧が相殺されるように、前記第3および第4入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
【0402】
(付記4)
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第4入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。
【0403】
(付記5)
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【0404】
(付記6)
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第1抵抗群と、
該第1抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第2抵抗群と、
前記第2抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【0405】
(付記7)
付記4〜6のいずれか1項に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第3および第4入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。
【0406】
(付記8)
付記7項に記載の基準電圧回路おいて、
電源投入時に、パワーオンリセット回路の出力を使用して前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とすることを特徴とする基準電圧回路。
【0407】
(付記9)
付記1〜8のいずれか1項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【0408】
(付記10)
付記9に記載の半導体集積回路において、さらに、
前記オフセット調整電圧発生回路における前記スイッチを制御し、前記第3および第4入力端子に入力する電圧を調整して、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
【0409】
(付記11)
付記10に記載の半導体集積回路において、
前記不揮発性メモリは、フラッシュメモリであり、
該フラッシュメモリには、前記レギュレータ回路で発生した前記内部電圧が印加され、
前記レギュレータ回路の基準電圧は、前記基準電圧回路の出力電圧であることを特徴とする半導体集積回路。
【0410】
(付記12)
付記11に記載の半導体集積回路において、さらに、
パワーオンリセット回路を有し、該パワーオンリセット回路は、電源投入時に、前記基準電圧回路における前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とするためにも使用されることを特徴とする半導体集積回路。
【0411】
(付記13)
付記12項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
電源投入時に、前記基準電圧回路における前記第1PNPトランジスタのエミッタ電位が0Vに留まらないように制御するスタートアップ回路の信号を利用することを特徴とする半導体集積回路。
【0412】
(付記14)
付記13項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
前記基準電圧回路の出力電圧に基づいて前記レギュレータ回路で発生した前記内部電圧を利用することを特徴とする半導体集積回路。
【0413】
(付記15)
付記9〜14のいずれか1項に記載の半導体集積回路おいて、
前記レギュレータ回路は、前記基準電圧回路における前記オフセット調整電圧発生回路からの電圧を使用することを特徴とする半導体集積回路。
【符号の説明】
【0414】
AMPBM1 メインアンプ(主アンプ:第1増幅器)
AMPBS1 オフセット調整用補助アンプ(補助アンプ:第2増幅器)
BGR,BGR1 バンドギャップ回路
CMP1,CMP2 コンパレータ回路
CO1 安定化容量
C*(Cで始まる素子名) 容量
EAMP1 誤差アンプ
FLASH1 フラッシュメモリ
LOGIC1 論理回路
LVDH1,LVDL1 低電圧検出回路
MCU,MCU1 マイクロコントローラ
NM*(NMで始まる素子名) nMOSトランジスタ
PMO1 pMOS出力トランジスタ
PM*(PMで始まる素子名) pMOSトランジスタ
Q1 PNPトランジスタ(第1トランジスタ:第1pn接合素子)
Q2 PNPトランジスタ(第2トランジスタ:第2pn接合素子)
R1 抵抗(第1抵抗:第1負荷素子)
R2 抵抗(第2抵抗:第2負荷素子)
R3 抵抗(第3抵抗:第3負荷素子)
REG1,REG2 レギュレータ回路
RR1,RR2,RL1〜RL4 抵抗
R*(Rで始まる素子名) 抵抗
VBGR 基準電圧回路(基準電圧)
VTRIMG1 オフセット調整電圧発生回路
【技術分野】
【0001】
本発明は、基準電圧回路および半導体集積回路に関する。
【背景技術】
【0002】
従来、アナログ集積回路では、温度および電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧回路が使用されている。また、デジタル回路との混載が容易なことから、重要なCMOSアナログ集積回路においても、バンドギャップ回路は、安定な基準電圧回路として広く用いられている。
【0003】
従来のバンドギャップ回路では、順バイアスされたpn接合の電位と、絶対温度(T)に比例(一般に、PTAT:Proportional To Absolute Temperatureと称される)する電圧を加算することで、温度に依存しない基準電圧を得る各種の回路が提案されている。
【0004】
順バイアスされたpn接合の電位は(pn接合の電位を1次式で近似すれば、或いは、1次式で近似できる範囲内では)、CTAT(Complementary To Absolute Temperature: 絶対温度に対して負の線形依存性)であることが知られている。そして、この順バイアスされたpn接合の電位に(適切な)PTAT電圧を加算することで、ほぼ温度に依存しない基準電圧が得られることが知られている。
【0005】
このような従来のバンドギャップ回路(基準電圧回路)の例を図1〜図6を参照して説明する。図1は、従来のバンドギャップ回路の第1例を示す回路図である。
【0006】
図1において、参照符号Q1,Q2はpnpバイポーラトランジスタ(以下、pnpBJTとも記載する)を示し、また、R1,R2,R3は抵抗を示している。なお、抵抗R1,R2,R3の抵抗値もR1,R2,R3で示すものとする。以下同様に、Rn(nは整数)は、抵抗を表すと共にその抵抗値も示している。
【0007】
さらに、参照符号AMP1はオペアンプ回路(CMOSオペアンプ)を示し、GNDはGND端子(第1電源線:0V)を示し、そして、VBGRは出力基準電位(基準電圧)を示している。また、参照符号VBE2,IMおよびIPは、内部のノードを示している。
【0008】
図1において、抵抗に添えられた値(例えば、100k,200k)は、抵抗値の例を示し、また、BJTに添えられた数字(例えば、×1,×10)は、BJTの相対的な面積の比を示す。同様に、他の図においても、BJTに添えられた数字は、BJTの相対的な面積の比を示すものとする。
【0009】
さらに、図1において、VBE2はノードの名前であると同時に、トランジスタQ2のベース・エミッタ間電圧も指すものとする。また、ノードIPの電位は、トランジスタQ1のベース・エミッタ間電圧に等しいので、その電位をVBE1で表すものとする。
【0010】
図1に示すバンドギャップ回路の動作を簡単に説明する。BJTのベース・エミッタ間電圧、すなわち、pn接合の順方向電圧をVBEで表わすと、そのpn接合の順方向電圧と絶対温度Tの関係は、概略、次の式(1)となることが知られている。
VBE=Veg−aT 式(1)
【0011】
ここで、VBEはpn接合の順方向電圧、Vegはシリコンのバンドギャップ電圧(約1.2V)、aはVBEの温度依存性(約2mV/℃)、そして、Tは絶対温度を示している。なお、aの値はバイアス電流により異なるが、実用領域で、概略、2mV/℃程度となることが知られている。
【0012】
また、BJTのエミッタ電流IEと電圧VBEの関係は、概略、次の式(2)となることが知られている。
IE=I0exp(qVBE/kT) 式(2)
【0013】
ここで、IEはBJTのエミッタ電流またはダイオードの電流、I0は定数(面積に比例)、qは電子の電荷、そして、kはボルツマン定数を示している。オペアンプAMP1による負帰還により、AMP1の電圧利得が十分大きい場合には、AMP1の第1入力IPと第2入力IMの電位が(ほぼ)等しくなって回路が安定する。
【0014】
このとき、図1に示されるように、抵抗R1とR2の抵抗値を、例えば、1:10(100k:1M)に設計しておくと、トランジスタQ1およびQ2に流れる電流の大きさは、10:1となる。
【0015】
ここで、トランジスタQ1に流れる電流を10Iで表し、トランジスタQ2に流れる電流をIで表わす。なお、図1において、Q1,Q2の下に添えられたI×10とIは、この電流の相対関係を示す。同様に、他の図でもBJTに添えられたI×10とIなどは、流れる電流の相対関係を示すものとする。
【0016】
仮に、トランジスタQ2のエミッタ面積は、トランジスタQ1のエミッタ面積の10倍とする。なお、図1のトランジスタQ1,Q2に添えられた×1,×10は、このエミッタ面積の相対関係を示す。
【0017】
そして、トランジスタQ1のベース・エミッタ間電圧をVBE1で表し、トランジスタQ2のベース・エミッタ間電圧をVBE2で表わすと、
式(2)より、次の式(3)および式(4)の関係があることがわかる。
10×I=I0exp(qVBE1/kT) 式(3)
I=10×I0exp(qVBE2/kT) 式(4)
【0018】
両辺それぞれを割り算し、VBE1−VBE2=ΔVBEと表わすと、次の式(5)および式(6)が得られる。
100=exp(qVBE1/kT−qVBE2/kT) 式(5)
ΔVBE=(kT/q)ln(100) 式(6)
【0019】
つまり、トランジスタQ1とQ2のベース・エミッタ間電圧の差であるΔVBEは、トランジスタQ1とQ2の電流密度比100の対数(ln(100))と熱電圧(kT/q)で表わされる。このΔVBEが抵抗R3の両端の電位差に等しいので、抵抗R2およびR3には、ΔVBE/R3の電流が流れる。
【0020】
従って、抵抗R2の両端の電位差VR2は、次の式(7)で表わされる。
VR2=ΔVBE(R2/R3) 式(7)
また、IPの電位とIMの電位は、VBE1で等しいので、基準電圧VBGRの電位は、次の式(8)で表わされる。
VBGR=VBE1+ΔVBE(R2/R3) 式(8)
【0021】
pn接合の順方向電圧VBE1は温度の上昇にともなって減少する負の温度依存性を持ち(VBE=Veg−aT 式(1))、一方、ΔVBEは、式(6)に示されるように、温度に比例して大きくなる。
【0022】
従って、定数を適切に選ぶことにより、基準電圧VBGRの値が温度に依存しないように設計することができる。そのときのVBGRの値は、シリコンのバンドギャップ電圧に相当する約1.2V(1200mV)となる。
【0023】
このように、図1のバンドギャップ回路は、回路定数を適切に選ぶことにより、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することが可能である。
【0024】
しかしながら、この図1のバンドギャップ回路は、次に説明するような欠点も有している。図2は、図1のバンドギャップ回路における問題を説明するための図である。
【0025】
図2において、参照符号Q1,Q2はpnpバイポーラトランジスタ(pnpBJT)を示し、また、R1,R2,R3は抵抗を示している。なお、抵抗R1,R2,R3の抵抗値もR1,R2,R3で示すものとする。
【0026】
参照符号IAMP1は理想オペアンプ回路を、GNDはGND端子を、VBGRは出力基準電位を、そして、IM,IPは内部のノードを示している。さらに、VOFFはオペアンプのオフセット電圧を表わす等価電圧源を示し、また、IIMは理想オペアンプIAMP1の−側の入力端子を示している。
【0027】
なお、抵抗に添えられた値は抵抗値の例を示し、また、BJTに添えられた数字はBJTの相対的な面積の比を示している。なお、特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【0028】
図1のバンドギャップ回路の問題を説明するために、図2では、図1のAMP1を、理想オペアンプIAMP1および等価オフセット電圧VOFFにより示している。基本的な動作は、図1の説明で述べたのと同様なので、図2では、オフセット電圧VOFFが基準電圧VBGRに対してどのような影響を与えるかを説明する。
【0029】
CMOS回路で、バンドギャップ回路(基準電圧回路)、特に、図1のような回路を構成する場合、オペアンプのオフセット電圧の影響は避けることができない。理想的には、図1のAMP1の入力電位IMとIPが等しい場合、AMP1の出力電位は、例えば、電源電圧の1/2程度の電位となる。
【0030】
しかしながら、実際の集積回路(LSI)では、アンプを構成する素子の特性が完全に一致することはないので、AMP1の出力電位が、例えば、電源電圧の1/2程度の電位となるのは、それぞれのアンプによって異なる。そして、そのときの入力電位の差電位は、オフセット電圧(VOFF)と呼ばれる。典型的なオフセット電圧は、例えば、±10mV程度であることが知られている。
【0031】
このような、現実のアンプの特性がバンドギャップ回路の出力電位にどのような影響を与えるかを説明するために、図2では、図1のAMP1を、理想オペアンプIAMP1および等価オフセット電圧VOFFで示している。なお、理想オペアンプIAMP1のオフセット電圧は0mVとする。
【0032】
図1の理想的な回路では、入力IMとIPの電位が一致する。しかしながら、現実の回路では、仮想的な理想オペアンプIAMP1の入力IIMとIPの電位が一致するので、IMとIPの電位は、オフセット電圧VOFFに相当する値だけずれる。説明を簡略化するために、理想状態で抵抗R3の両端に加わる電位差VR3を次の式(9)で表わす。
VR3=ΔVBE 式(9)
【0033】
図2の抵抗R3に加わる電位差VR3’は、概略、次の式(10)で表わされる。なお、VOFFは、オフセット電圧VOFFの値を示すものとする。
VR3’=ΔVBE+VOFF 式(10)
【0034】
また、抵抗R2の両端の電位差VR2’は、次の式(11)で表わされる。
VR2’=(ΔVBE+VOFF)R2/R3 式(11)
従って、基準電圧VBGRは、次の式(12)で表わされる。
VBGR=VBE1+VOFF+(ΔVBE+VOFF)R2/R3 式(12)
【0035】
図2のようにR2/R3=1M/200k=5とすると、VBGRの値は、理想値にオフセット電圧を(約)6倍した値を加えた値となる。すなわち、BGR出力=理想値±6×オフセットとなる。
【0036】
図1および図2の回路は、できるだけオペアンプのオフセット電圧の影響を小さくするために、トランジスタQ1に対してトランジスタQ2の面積を10倍とし、さらに、Q1に流れる電流をQ2に流れる電流の10倍とした例を示している。
【0037】
これにより、例えば、R3の両端の電位差は、次の式(13)に示されるように、120mVと比較的大きな値にすることができる。
ΔVBE=(kT/q)ln(100)=26mV×4.6=120mV 式(13)
【0038】
すなわち、オフセット電圧VOFFの影響を比較的小さく抑えることが可能である。しかしながら、この場合でも、約600mVのVBE(VBE1)にPTAT電圧を加算して1200mVのバンドギャップ電圧を得るためには、式(13)の値を5倍して、VBE1に加算しなければならない。
【0039】
そのため、オフセット電圧VOFFがある場合には{1+(R2/R3)}=(1+5)=6倍程度、オフセット電圧VOFFの影響が増幅されることになり、基準電圧VBGRに大きな影響を与えることになる。なお、図2中に示したVBGR出力の式は、このオフセット電圧の影響を示している。
【0040】
つまり、図1の回路は、比較的単純な回路構成でバンドギャップ回路を構成できる利点を持ってはいるが、オペアンプ回路(CMOSオペアンプ)のオフセット電圧により、達成される基準電圧VBGRの精度が制限されるという限界を有することになる。
【0041】
従来、CMOSオペアンプのオフセット電圧がCMOSバンドギャップ回路の出力電圧精度を制限する問題を解決することを目指して、いくつかの出力電圧(基準電圧)をトリミングする回路が提案されている。
【0042】
図3は、従来のバンドギャップ回路の第2例を示す回路図であり、PNPトランジスタの数を変更してトリミングを行う手法を適用したものを示している。
【0043】
図3において、参照符号QD1,QU1,QU2,QU3,QU4はpnpバイポーラトランジスタを示し、また、SWD1,SWU1,SWU2,SWU3,SWU4はスイッチを示している。なお、他の符号は、図1で示したものに対応しているので、その説明は省略する。
【0044】
図1の回路では、CMOSオペアンプAMP1の入力換算オフセット電圧が、例えば、6倍に増幅されて出力VBGRの電位を変動させることになっていた。VBGRの値の変動の原因としては、AMP1のオフセット電圧のほかに、R1〜R3の値の相対値の変動、VBE1或いはVBE2の値の変動などが挙げられる。
【0045】
図3の回路において、例えば、VBGRの値が目標値に対して小さい場合、スイッチSWU1〜SWU4をON(導通)にすることにより、トランジスタQ2の実効的な面積を大きくすることができる。
【0046】
具体的に、スイッチSWU1をONでスイッチSWU2〜SWU4をOFF(非導通)にすると、トランジスタQU1だけがONとなり、トランジスタQU2〜QU4をOFFにすることできる。
【0047】
これにより、トランジスタQ2の電流密度が小さくなるので、Q1とQ2のVBE差ΔVBEが大きくなる。そして、ΔVBEが大きくなると、R2/R3で増幅されVBE1に加算される電圧が大きくなるので、VBGRの電位を大きくすることができる。これは、前述した式(8):VBGR=VBE1+ΔVBE(R2/R3)から明らかである。
【0048】
ここで、例えば、トランジスタQU1〜QU4を2進に重み付けしておき、スイッチSWU1〜SWU4を4ビットのデジタルデータで制御することで、トランジスタQ2の面積の増加をトランジスタQ1と同じ面積からQ1の15倍まで変化させることができる。
【0049】
また、例えば、図3の回路でVBGRの値が目標値に対して大きい場合には、スイッチSWD1をONにすることで、トランジスタQ1の実効的な面積を大きくすることができる。すなわち、スイッチSWD1をONにすると、トランジスタQD1がONとなる。
【0050】
これにより、トランジスタQ1の電流密度が小さくなるので、Q1とQ2のVBE差ΔVBEは小さくなる。そして、ΔVBEが小さくなると、R2/R3で増幅されVBE1に加算される電圧が小さくなるので、VBGRの電位を小さくすることができる。
【0051】
このように、図3に示すバンドギャップ回路は、PNPトランジスタの面積比を可変とすることでVBGRの電位を調整するようになっている。
【0052】
図4は、従来のバンドギャップ回路の第3例を示す回路図である。図4において、参照符号Q1,Q2,Q3はpnpバイポーラトランジスタを、R3,R4は抵抗を、AMP3はオペアンプ回路を,そして,GNDはGND端子(0V)を示している。
【0053】
さらに、参照符号VDP5は5Vの電源端子を、VBGRは出力基準電位を、IM,IPは内部のノードを、そして、PM1,PM2,PM3はpMOSトランジスタを示している。なお、図4では、図1の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【0054】
また、図4において、pMOSトランジスタPM1,PM2,PM3に添えられた数字(×10,×1)は、pMOSトランジスタの相対的なゲート幅Wの比を示す。同様に、他の図でもpMOSトランジスタに添えられた数字は、pMOSトランジスタの相対的なゲート幅Wの比を示すものとする。
【0055】
次に、図4に示すバンドギャップ回路の動作を簡単に説明する。まず、オペアンプAMP3による負帰還により、AMP3の入力IMとIPの電位が(ほぼ)等しくなって回路が安定する。
【0056】
このとき、図3を参照して説明したように、トランジスタPM1とPM2のWの値を、例えば、10:1に設計しておくと、トランジスタQ1とQ2に流れる電流の大きさは、10:1となる。ここで、トランジスタQ1に流れる電流を10Iで表し、また、トランジスタQ2に流れる電流をIで表わす。
【0057】
なお、トランジスタQ1,Q2の下に添えられたI×10とIは、この電流の相対関係を示す。同様に、他の図でもBJTに添えられたI×10とIなどは、流れる電流の相対関係を示すものとする。
【0058】
一例として、トランジスタQ2のエミッタ面積をトランジスタQ1のエミッタ面積の10倍とする。なお、図4において、トランジスタQ1,Q2に添えられた×1,×10は、このエミッタ面積の相対関係を示す。
【0059】
さらに、トランジスタQ1のベース・エミッタ間電圧をVBE1で表し、また、トランジスタQ2のベース・エミッタ間電圧をVBE2で表わすと、前述した式(2)により、式(3)および式(4)の関係があることがわかる。なお、以下に示す式(3)〜式(6)は、前述したのと同様のものである。
10×I=I0exp(qVBE1/kT) 式(3)
I=10×I0exp(qVBE2/kT) 式(4)
【0060】
両辺それぞれを割り算し、VBE1−VBE2=ΔVBEと表わすと、式(5)および式(6)が得られる。
100=exp(qVBE1/kT−qVBE2/kT) 式(5)
ΔVBE=(kT/q)ln(100) 式(6)
【0061】
つまり、トランジスタQ1とQ2のベース・エミッタ間電圧の差ΔVBEは、トランジスタQ1とQ2の電流密度比100の対数(ln(100))と熱電圧(kT/q)で表わされる。このΔVBEが抵抗R3の両端の電位差に等しいので、抵抗R3には、ΔVBE/R3の電流が流れる。
【0062】
また、トランジスタPM1,PM2,PM3はカレントミラーとなっているので、トランジスタPM1には、トランジスタPM2の10倍の電流が流れ、トランジスタPM3に流れる電流とトランジスタPM1に流れる電流が等しくなる。
【0063】
さらに、トランジスタQ3のエミッタ面積と、トランジスタQ1のエミッタ面積が等しく、トランジスタPM1とPM3の電流が等しいので、トランジスタQ1のベース・エミッタ間電圧VBEとトランジスタQ3のVBEは、VBE1で等しくなる。
【0064】
従って、基準電圧VBGRの電位は、次の式(14)で表わされる。
VBGR=VBE1+ΔVBE(10×R4/R3) 式(14)
【0065】
このように、図4のバンドギャップ回路においても、回路定数を適切に選ぶことで、温度に依存しないバンドギャップ電圧(基準電圧)を発生することが可能である。
【0066】
図5は、従来のバンドギャップ回路の第4例を示す回路図であり、カレントミラー比を変更してトリミングを行う手法を適用したものを示している。
【0067】
図5において、参照符号Q1,Q2,Q3はpnpバイポーラトランジスタを、R3,R4は抵抗を、AMP3はオペアンプ回路を、GNDはGND端子(0V)を、そして、VDP5は、例えば、5Vの電源端子を示している。
【0068】
また、参照符号VBGRは出力基準電位を、IM,IPは内部のノードを、PM1,PM2,PM3’およびPMT1〜PMT4はpチャネル型MOSトランジスタ(pMOSトランジスタ)を、そして、SWT1〜SWT4はスイッチを示している。なお、図5では、図4の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【0069】
また、図5において、pMOSトランジスタPM1,PM2,PM3’およびPMT1〜PMT4に添えられた数字(×10,×1,×6等)は、pMOSトランジスタの相対的なゲート幅Wの比を示す。同様に、他の図においても、pMOSトランジスタに添えられた数字は、pMOSトランジスタの相対的なゲート幅Wの比を示すものとする。
【0070】
図5のバンドギャップ回路と図4のバンドギャップ回路の違いは、トランジスタPMT1〜PMT4とスイッチSWT1〜SWT4が追加されていること、並びに、トランジスタPM3’のWが図4の×10から×6に変更されている点である。
【0071】
そこで、まず、上記の図4と図5の回路の違いを説明し、その後、図5の構成で基準電圧VBGRの電位を、スイッチSWT1〜SWT4を用いて調整できることを説明する。
【0072】
図4のバンドギャップ回路では、トランジスタPM3の電流は、トランジスタPM1の電流と等しくなるように、Wを×10として説明した。
【0073】
図5のバンドギャップ回路でも、トランジスタQ3および抵抗R4に流れる電流は、理想的には、トランジスタPM1の電流と等しくなるときに、VBGRの電位が1200mVとなるものとする。
【0074】
図5のバンドギャップ回路では、トランジスタPM3’は、×6相当のWをもち、トランジスタPMT1〜PMT4を選択的にONとすることで、Wを×10相当に調整する。
【0075】
トランジスタPMT1〜PMT4は2進に重み付けされており、スイッチSWT1〜SWT4を選択的にONとすることで、Wを×1相当から×15相当まで実現できるようになっている。これと常時ONしているトランジスタPM3’のWを加算することで、トランジスタQ3に流れる電流を増加させたり、減少させたりすることが可能となる。
【0076】
基準電圧VBGRの電位が目標値より低い場合には、スイッチSWT1〜SWT4によりONするWを増加させる。一方、基準電圧VBGRの電位が目標値より高い場合には、スイッチSWT1〜SWT4によりONするWを減少させる。これにより、バンドギャップ回路の基準出力電位(基準電圧)を調整することができる。
【0077】
図6は、従来のバンドギャップ回路の第5例を示す回路図である。図6のバンドギャップ回路は、回路の動作としては、図1の回路と同じなので、図6の回路が図1の回路と異なる点を説明する。
【0078】
さらに、図6のバンドギャップ回路において、上記異なる回路要素の働きにより、バンドギャップ回路出力(基準電圧)VBGRの電位を調整することができることを説明する。なお、図6では、図1の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。また、それらの重複する説明は、省略する。
【0079】
図6において、参照符号R1’,R2’,R3’は図1のR1,R2,R3とほぼ同様に働く抵抗を示している。なお、図6では、図1に対して、抵抗R5A,R5B,R5Cが追加されているので、抵抗R1,R2,R3の抵抗値を変更する必要がある。
【0080】
このため、図6では、抵抗R1〜R3に相当する抵抗を、R1’,R2’,R3’として示した。また、図6の回路では、スイッチSWR5A,SWR5B,SWR5Cが図1の回路に対して追加されている。
【0081】
スイッチSWR5A〜SWR5CがすべてOFFの場合、ノードNDR5CとVBGRの間の抵抗は、R5A,R5B,R5Cの合計の抵抗となる。また、スイッチSWR5A〜SWR5Cのどれか1つをONとするか、或いは、すべてOFFとすることで、ノードNDR5CとVBGRの間の抵抗は、R5A〜R5Cの合計の抵抗、R5B,R5Cの合計の抵抗、R5Cの抵抗、ゼロから選択することができる。
【0082】
つまり、図6のバンドギャップ回路は、スイッチSWR5A,SWR5B,SWR5Cと抵抗R5A,R5B,R5Cにより、ノードNDR5CとVBGRの間の抵抗を調整することが可能となっている。
【0083】
すなわち、VBGRの電位が、目標値より高い場合には、ノードNDR5CとVBGRの間の抵抗を小さくして、VBGRの電位を下げることで、VBGRの値を目標値に近づけることができる。また、VBGRの電位が低い場合には、ノードNDR5CとVBGRの間の抵抗を大きくして、VBGRの電位を目標値に近づけることができる。このように、図6のバンドギャップ回路でも、VBGRの電位を調整することができる。
【0084】
ところで、従来、VBGRの値を調整するための手法としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【0085】
【特許文献1】特開平08−018353号公報
【特許文献2】特開2005−182113号公報
【特許文献3】米国特許第5325045号明細書
【発明の概要】
【発明が解決しようとする課題】
【0086】
図1〜図6を参照して説明したように、従来、出力電圧を調整することのできる様々なバンドギャップ回路(基準電圧回路)が提案されている。
【0087】
図1の回路は、簡単な回路構成で、基準電圧(バンドギャップ電圧)を発生できる利点があるが、一方、オペアンプのオフセット電圧の影響が大きいといった問題がある。
【0088】
図3の回路は、バンドギャップ電圧を、使用するPNPトランジスタの数で調整できるので、オペアンプのオフセット電圧によりVBGR電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができる。
【0089】
しかしながら、使用するPNPトランジスタの数でバンドギャップ電圧VBGRを調整するため、バンドギャップ電圧の調整幅を大きくしようとすると、PNPトランジスタの数が多くなり、面積が増加する問題がある。
【0090】
また、使用するPNPトランジスタのベースにスイッチ(SWD1,SWU1〜SWU4)を挿入し、スイッチをONにすることで、PNPトランジスタの数を調整するので、ベース電流が制御スイッチ(SWD1,SWU1〜SWU4)に流れることになる。
【0091】
スイッチのON抵抗と流れる電流の積は、スイッチでの電圧降下となり、ベース電位を変動させる。また、ベース電位が変動すると、バンドギャップ電圧VBGRも変化する。そのため、スイッチの挿入による誤差をできるだけ小さくするためには、ベース電流を小さくするか、スイッチのON抵抗を小さくする必要がある。
【0092】
PNPトランジスタの電流増幅率が十分大きければ、ベース電流の値は小さく、また、スイッチのON抵抗の影響は小さい。しかしながら、CMOSプロセスで一般的に使用されるサブストレートPNPトランジスタ(pMOSトランジスタのソース,ドレイン拡散層をエミッタ、Nウェルをベース、P基板をコレクタとする縦方向トランジスタ)は、通常、電流増幅率が小さい。
【0093】
そのため、標準CMOSプロセスで製造する場合、スイッチのON抵抗をできるだけ小さくしておく必要がある。つまり、VBGR電位の調整のためのスイッチ自体で出力電圧が変動することを避けるためには、スイッチのON抵抗を小さくする必要があり、これもスイッチの面積の増加を招くことになる。
【0094】
図5の回路は、カレントミラー比を変更することで、バンドギャップ電圧を調整可能としている。図3の回路と同様に、オペアンプのオフセット電圧で、VBGR電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができるという長所を有する。
【0095】
しかしながら、図5の回路では、トランジスタQ1,Q2に流れる電流の大きさの正確さは、電流を決めるpMOSトランジスタの相対精度によって決まるため、pMOSトランジスタの素子の一致の程度が出力電圧VBGRの誤差要因となる新たな問題がある。
【0096】
また、相対精度を改善するためには、一定以上の大きさでMOSトランジスタを製造する必要があり、バンドギャップ回路の面積増加につながることにもなる。
【0097】
図6の回路は、抵抗の値をスイッチで調整してバンドギャップ出力VBGRの電位を調整可能としている。これにより、オペアンプのオフセット電圧によりVBGRの電位がずれた場合でも、VBGR電位を目標値に近づけることができる。
【0098】
しかしながら、図6の回路では、スイッチのON抵抗を十分小さく設計しておく必要があり、スイッチの面積が増加することになる。また、スイッチのON抵抗は、電源電圧や温度により変動するので、スイッチのON抵抗が抵抗素子の抵抗値に対して十分小さくないと、VBGRの電位自体がスイッチのON抵抗の変動の影響で変化してしまう。
【0099】
つまり、図6の回路においても、スイッチに電流が流れることから、スイッチのON抵抗を十分小さく設計しておく必要があり、占有面積の増加を招くという問題があった。
【課題を解決するための手段】
【0100】
一実施形態によれば、第1増幅器と、第1負荷素子および第1pn接合素子と、第2および第3負荷素子並びに第2pn接合素子と、オフセット調整電圧発生回路と、を有する基準電圧回路が提供される。
【0101】
前記第1増幅器は、第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられ、そして、基準電圧を出力する。前記第2増幅器は、前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられる。
【0102】
前記第1負荷素子および前記第1pn接合素子は、前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続され、また、前記第2および第3負荷素子並びに前記第2pn接合素子は、前記基準電圧線と前記第2電源線の間に直列に接続される。
【0103】
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、また、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される。
【0104】
前記オフセット調整電圧発生回路は、前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減する。
【発明の効果】
【0105】
開示の基準電圧回路および半導体集積回路は、回路の占有面積の増加および複雑な回路構成をきたすことなく、オフセットの影響を低減して基準電圧を目標値に近づけることができるという効果を奏する。
【図面の簡単な説明】
【0106】
【図1】従来のバンドギャップ回路の第1例を示す回路図である。
【図2】図1のバンドギャップ回路における問題を説明するための図である。
【図3】従来のバンドギャップ回路の第2例を示す回路図である。
【図4】従来のバンドギャップ回路の第3例を示す回路図である。
【図5】従来のバンドギャップ回路の第4例を示す回路図である。
【図6】従来のバンドギャップ回路の第5例を示す回路図である。
【図7】第1実施例のバンドギャップ回路を示す回路図である。
【図8】図7のバンドギャップ回路におけるオフセット調整電圧発生回路の一例を示す回路図である。
【図9】バンドギャップ回路を搭載したマイクロコントローラの一例を示すブロック図である。
【図10】第2実施例のバンドギャップ回路を示す回路図である。
【図11】図7または図10のバンドギャップ回路で使用されるスイッチ制御回路の一例を示す回路図である。
【図12】第3実施例のバンドギャップ回路を示す回路図である。
【図13】第4実施例のバンドギャップ回路を示す回路図である。
【図14】図13のバンドギャップ回路の電源投入時の動作を説明するための図である。
【図15】バイアス電位発生回路の一例を示す回路図である。
【図16】コンパレータ回路の一例を示す回路図である。
【図17】バンドギャップ回路におけるトリミング設定と出力電圧および温度との関係を説明するための図である。
【図18】図17のシミュレーションを行ったバンドギャップ回路を示す図である。
【図19】第5実施例のバンドギャップ回路を示す回路図である。
【図20】第6実施例のバンドギャップ回路を示す回路図である。
【図21】第7実施例のバンドギャップ回路を示す回路図である。
【図22】第8実施例のバンドギャップ回路を示す回路図である。
【図23】第9実施例のバンドギャップ回路を示す回路図である。
【図24】パワーオンリセット回路の一例を示す回路図である。
【図25】パワーオンリセット回路の他の例を示す回路図である。
【図26】第10実施例のバンドギャップ回路を示す回路図である。
【図27】第11実施例のバンドギャップ回路を示す回路図である。
【図28】オフセット調整電圧発生回路の他の例を示す回路図である。
【図29】オフセット調整電圧発生回路のさらなる他の例を示す回路図である。
【図30】第12実施例のバンドギャップ回路を示す回路図である。
【図31】オフセット調整電圧発生回路のさらなる他の例を示す回路図である。
【発明を実施するための形態】
【0107】
以下、添付図面を参照して、基準電圧回路(バンドギャップ回路)および半導体集積回路の実施例を詳述する。
【0108】
図7は、第1実施例のバンドギャップ回路(BGR回路)を示す回路図である。図7において、参照符号Qn(nは整数)はpnpバイポーラトランジスタを、Rn(nは整数)は抵抗およびその抵抗値を、GNDはGND端子(0V)を、VDP5は、例えば、5Vの電源端子を、そして、VBGRは、例えば、1.2Vの出力基準電位を示す。
【0109】
また、参照符号PMBn(nは整数)はpMOSトランジスタを、NMBn(nは整数)はnチャネル型MOSトランジスタ(nMOSトランジスタ)を、そして、CB1は容量を示す。
【0110】
さらに、参照符号AMPBM1は、図1のAMP1と同様に働くメインアンプ(主アンプ:第1増幅器)を、AMPBS1はオフセット調整用補助アンプ(補助アンプ:第2増幅器)を、そして、SELAO,SELBOは補助アンプの入力信号を示している。
【0111】
また、参照符号CSELA,CSELBはSELAO,SELBOを出力するセレクタの制御信号を、FLASH1は同じチップ上或いは別のチップ上にあるフラッシュメモリを、そして、RTRIM1はトリミングのための抵抗を示す。さらに、参照符号VTRIMG1はSELAO,SELBOを発生する回路全体を、PBはバイアス電位を、そして、VBE2,NDNGB,NDNGA,IM、IPは内部のノードを示している。
【0112】
他の図でも、Qn(nは整数など)、Rn(nは整数など)などは、特に断らない限り同じ内容を示すものとする。BJTに添えられた数字は、BJTの相対的な面積の比(面積比の例)を示し、他の図でも、同様の内容を示すものとする。なお、図1などの従来回路に対応する回路素子およびノード等には、同じ素子名およびノード名等を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【0113】
次に、図7に示す第1実施例のバンドギャップ回路の動作を説明する。図7において、Q1,Q2,R1,R2,R3および主アンプAMPBM1は、図1の従来回路と同様の1.2Vの基準電圧VBGRを出力するバンドギャップ回路として働く。
【0114】
図1の従来回路と、図7の第1実施例の回路の1.2Vの基準電圧を出力する回路部分(Q1,Q2,R1,R2,R3および主アンプAMPBM1)に違いはない。すなわち、図1の回路と図7の回路の違いは、オフセット調整用補助アンプAMPBS1の出力が主アンプAMPBM1の内部ノードNDNGB,NDNGAに並列に接続されている点にある。
【0115】
一部図1の説明と重複するが、トランジスタQ1,Q2、抵抗R1,R2,R3および主アンプAMPBM1の動作を説明する。補助アンプAMPBS1の働きについては後で説明し、ここでは、補助アンプは主アンプの動作に影響しないと仮定して説明を進める。
【0116】
ここで、トランジスタQ1,Q2は、PNPトランジスタとして描かれているが、pn接合を有するpn接合素子(第1および第2pn接合素子)であればPNPトランジスタでなくともよい。また、抵抗R1,R2,R3は、抵抗素子として描かれているが、負荷素子であれば抵抗でなくともよい。
【0117】
主アンプAMPBM1の帰還制御により、IMとIPの電位は一致するので、R1の値とR2の値を、例えば、1:10に設計することで、Q1に流れる電流とQ2に流れる電流を10:1に設計することができる。
【0118】
図1の回路の説明で述べたように、Q1に流れる電流をQ2に流れる電流の10倍、Q2のエミッタ面積をQ1のエミッタ面積の10倍としておくことで、Q1とQ2のVBEの差ΔVBEは、例えば、式(13)で表され、300Kで、120mV程度となる。
ΔVBE=(kT/q)ln(100)=26mV×4.6=120mV 式(13)
【0119】
ここで、R3の両端の電位差は、ΔVBEとなるので、ΔVBEを(R2/R3)倍に増幅して、VBE1に加算することで、バンドギャップ電圧VBGR(1.2V)を図1の回路と同様に発生することができる。
VBGR=VBE1+ΔVBE(R2/R3) 式(8)
【0120】
主アンプAMPBM1は、例えば、pMOSトランジスタPMB1,PMB2,PMB3,PMB4、nMOSトランジスタNMB1,NMB2,NMB3および容量CB1で構成される。
【0121】
図7に示した主アンプAMPBM1は、一般的な2段アンプとなっている。PMB1は、差動対のテイル電流源として働き、また、PMB2,PMB3が差動入力トランジスタとして働く。
【0122】
NMB1,NMB2は、2段アンプAMPBM1の1段目の負荷トランジスタとして働く。PMB4は、2段アンプAMPBM1の2段目の負荷として動作する電流源として働き、また、NMB3は、2段目のソース接地増幅トランジスタとして働き、そして、CB1は、位相補償容量として働く。なお、PBは、電流源のバイアス電位を表すものとする。
【0123】
主アンプAMPBM1の入力換算オフセット電圧がゼロmVで、且つSELAOとSELBOの電位が等しい場合、または、主アンプAMPBM1の入力換算オフセット電圧がゼロmVで、且つ補助アンプAMPBS1がない場合、IMとIPの電位は等しくなる。しかしながら、実際の集積回路では、主アンプAMPBM1の入力換算オフセット電圧は、例えば、+10mVから−10mV程度の値をもち、且つ個体毎に異なる値となる。
【0124】
主アンプAMPBM1のオフセット電圧が、IMの電位がIPの電位に対して、例えば、+10mV高い電位のときに、主アンプAMPBM1の帰還回路が安定するような場合を考える。
【0125】
ここでは、まず、NMB1,NMB2が全く同一の特性をもち、PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より10mV高い値となっていると仮定する。
【0126】
主アンプAMPBM1単独で考えて、VBGRが1.2V(程度の電位)となる時には、PMB4に流れる電流からPNPトランジスタに流れる電流を引き算したものがNMB3に流れる。
【0127】
PMB4のバイアス電位PBは、PMB4のゲート・ソース間電圧(の絶対値)が、pMOSトランジスタの閾値電圧Vthを少し超える程度に設定されることが一般的なので、ここでは、そのように仮定して説明をすすめる。
【0128】
NMB3に流れる電流が、PMB4に流れる電流と同じ程度の値となるためには、NMB3のゲート電圧NDNGAの電位も、nMOSトランジスタの閾値電圧Vthを少し超える程度となっている必要がある。
【0129】
PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より10mV高い値となっていると仮定すると、IMの電位が、IPの電位に対して、+10mV高い電位のときに、PMB2とPMB3に流れる電流が等しくなる。
【0130】
説明を簡略化するために、NMB1,NMB2が全く同一の特性をもっていると仮定すると、NMB1,NMB2に流れる電流が同じなので、同じゲート電圧およびドレイン電圧となる。つまり、IMの電位がIPの電位に対して、+10mV高い電位のときに、NDNGAの電位とNDNGBの電位は、nMOSトランジスタの閾値電圧Vthを少し超える程度の同じ電位となる。
【0131】
次に、オフセット調整用補助アンプAMPBS1の働きを説明する。補助アンプAMPBS1は、pMOSトランジスタPMB5,PMB6およびPMB7で構成される。差動回路を構成するPMB6およびPMB7の各ドレインは、主アンプAMPBM1の内部ノードNDNGB,NDNGAに接続されている。
PMB5は、差動回路PMB6およびPMB7のテイル電流源として働く。説明を分かり易くするために、PMB6,PMB7の閾値電圧Vthは同じと仮定して、説明をすすめる。
【0132】
補助アンプAMPBS1は、PMB6,PMB7のゲート電圧SELBO,SELAOを調整して、主アンプAMPBM1のオフセット電圧を相殺するための回路として設けられている。
【0133】
SELBO,SELAOの電位が等しい場合、PMB6,PMB7に流れる電流は等しいので、主アンプAMPBM1単独での、NDNGAの電位とNDNGBの電位を等しくする条件に影響しない。つまり、PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より、10mV高い値となっていると、IMの電位が、IPの電位に対して、+10mV高い電圧という状態で主アンプAMPBM1は動作する。
【0134】
ここで、PMB5の電流と、PMB1の電流が等しく、また、PMB2,PMB3,PMB6,PMB7のサイズ(W)が等しいものとする。PMB3の閾値電圧Vth(の絶対値)は、PMB2の閾値電圧Vth(の絶対値)より大きく、PMB3に電流が流れにくいので、主アンプAMPBM1単独では、IPの電位が、IMより低くなった状態で、NDNGB,NDNGAの電位が等しくなる。
【0135】
主アンプAMPBM1単独では、PMB3に電流が流れにくいので、補助アンプAMPBS1のPMB7のゲート電位SELAOを、PMB6のゲート電位SELBOより、10mV低い電位とすることを考える。PMB7のゲート電位とPMB6のゲート電位の差電圧が、10mVの場合に、PMB7に流れる電流は、PMB5のテイル電流IPMB5の1/2にある増分ΔIを加えた電流(IPMB5/2)+ΔIとなる。PMB6に流れる電流は、(IPMB5/2)−ΔIとなる。
【0136】
補助アンプAMPBS1のPMB7のゲート電位SELAOを、PMB6のゲート電位SELBOより、10mV低い電位とすると、PMB7の電流が増加し、PMB6の電流が減少する。これにより、NMB1とNMB2に流れる電流が等しく、NDNGB,NDNGAの電位が等しくなる条件は、主アンプAMPBM1単独で考えたときよりも、PMB3に流れる電流が、PMB2に流れる電流より、ΔI分小さくてよくなる。
【0137】
PMB5の電流と、PMB1の電流が等しく、また、PMB2,PMB3,PMB6,PMB7のサイズ(W)が等しい場合には、PMB3に流れる電流が、PMB2に流れる電流より、ΔI小さくなる条件は、PMB3の実効のゲート電圧(の絶対値)が、PMB2の実効のゲート電圧(の絶対値)より10mV大きい値となる点となる。PMB3の閾値電圧Vth(の絶対値)が、PMB2の閾値電圧Vth(の絶対値)より、10mV高い値となっているので、IMの電位とIPの電位がΔIの電流によって等しくなり、NDNGB,NDNGAの電位が等しくなった結果、VBGRが1.2V(程度の電位)となる。
【0138】
つまり、入力換算オフセットが存在し、PMB2,PMB3のどちらか一方に電流が流れにくい状況にあるときには、これを補うような電流を、PMB6,PMB7から供給して、IMの電位とIPの電位が等しいときに回路がつりあうように主アンプAMPBM1のオフセット電圧を相殺することができる。PMB6,PMB7の電流を、PMB2,PMB3の電流のアンバランスを補うように操作するためには、PMB6,PMB7のゲート電位を異なる電位とし、より電流を流すべきトランジスタのゲート電位を、他方より低い電位とすればよい。
【0139】
このような仕組みにより、補助アンプAMPBS1により、主アンプAMPBM1のオフセット電圧を相殺することができる。
【0140】
以上の説明では、PMB2,PMB3だけに閾値電圧Vthの差があり、NMB1,NMB2の閾値電圧Vthは完全に一致しているとして、回路の動作を説明したが、実際の回路では、オフセット電圧の原因は、PMB2,PMB3の不一致に加えて、NMB1,NMB2の不一致にもある。
【0141】
PMB2,PMB3の閾値電圧Vthは一致していて、NMB1の閾値電圧Vthが、NMB2の閾値電圧Vthより大きい場合を、説明する。
【0142】
主アンプAMPBM1だけでは、IMの電位とIPの電位が等しいとき、PMB2,PMB3が流そうとする電流は等しい。NMB2の閾値電圧Vthの方が小さいとすると、NMB2が流そうとする電流は、NMB1の流そうとする電流より大きい。このため、ノードNDNGAの電位は低くなる。NMB3の電流が小さくなるので、VBGRの電位は上昇する。VBGRの電位が高くなっても、IPの電位の変化は小さいので、IMの電位はIPの電位よりも高くなる。このように、NMB1,NMB2の閾値電圧Vthが一致していなくても、入力換算オフセットが生じる。NMB2に電流が流れやすいので、PMB3により大きな電流を流す必要があり、IPの電位が、IMの電位より低くなるような動作となる。このような場合でも、結局、PMB7の電流を増加させて、NMB2に余分に流れる電流を供給することで、IP,IMノードから見た入力換算オフセットを相殺することができる。
【0143】
上述したように、主アンプAMPBM1のオフセットを生じる原因は様々だが、NDNGB,NDNGAに生じるアンバランスを補正するような電流を、補助アンプAMPBS1のPMB6,PMB7から供給して、主アンプAMPBM1の入力換算オフセットをゼロに近づけることができる。これによりVBGRの電位の精度を改善できる効果が得られる。
【0144】
以上の説明では、分かり易くするために、PMB1の電流とPMB5の電流は等しいと仮定し、PMB6,PMB7,PMB2およびPMB3のゲート幅Wは等しいとした。しかしながら、PMB5の電流をPMB1の電流より小さくすれば、PMB6およびPMB7に与えるゲート電圧の差を大きくする必要がある。すなわち、主アンプの10mVのオフセット電圧を相殺するのに、例えば、20mVの電位差を与えることで、同様の結果を得ることができる。
【0145】
また、PMB6およびPMB7のサイズをPMB2およびPMB3に対して小さくしても、AMPBM1のオフセット電圧より大きいAMPBS1のゲート電位差で相殺する構成となる。つまり、より高い分解能でオフセット電圧を相殺若しくはゼロ調整する必要があるような場合には、AMPBS1の電流またはサイズを主アンプより小さくするような設計も可能である。
【0146】
さらに、AMPBS1の電流およびWのサイズを、主アンプの電流およびWのサイズより大きくすることも可能である。このように、主アンプAMPBM1のサイズおよび電流と補助アンプAMPBS1の電流およびサイズは、発明の目的を逸脱しない範囲で自由に設計できることは明らかであろう。
【0147】
次に、補助アンプAMPBS1のゲート電圧の発生の方法について説明する。まず、主アンプAMPBM1のオフセット電圧は、+10mVから−10mV程度の値であることが期待されることは、既に説明した。
【0148】
ところで、補助アンプAMPBS1自体にも、オフセット電圧が存在することが、回路構成より分かる。PMB6,PMB7に閾値電圧Vthの不一致があると、PMB6,PMB7のゲート電位SELBO,SELAOが同じ電位であっても、PMB6,PMB7に流れる電流が異なる値となるためである。
【0149】
そこで、PMB6,PMB7で生じる補助アンプAMPBS1のオフセット電圧も含めて、主アンプAMPBM1のIP,IMノードから見た入力換算オフセットがゼロとなるような電位差を、SELBO,SELAOに与えればよい。
【0150】
例えば、SELBO,SELAOの電位差を1mV刻みで、−20mVから+20mVに調整できるように回路を構成しておけば、主アンプAMPBM1のオフセット電圧をほぼゼロに調整できる。ただし、電圧調整の刻み、分解能を1mVとすると、1mV程度の残留オフセットは残ることになる。
【0151】
オフセット電圧の温度依存性および電源電圧依存性は、予測が難しく、また、様々な場合が有り得る。例えば、温度が上昇するとオフセット電圧が大きくなる個体もあれば、温度上昇とともにオフセット電圧が減少する個体も有り得る。
【0152】
さらに、電源電圧とオフセット電圧の関係も、正負ともに有り得る。このような状況でも、できるだけオフセット電圧を効果的に相殺するためには、オフセットが温度や電源電圧に依存しない正負の依存性の中間の場合を仮定して、オフセット電圧を相殺するためのゲート電圧SELBO,SELAOを発生するのが望ましい。
【0153】
このような目的に沿う、電源電圧や温度に依存し難いゲート電圧の発生方法として、自身のバンドギャップ回路出力VBGRを分圧して利用する方法が採用される。
【0154】
すなわち、IP,IMの電位は0.6V程度なので、PMB2,PMB3,PMB6およびPMB7の動作条件をできるだけそろえるために、VBGRの電位を1/2程度に分圧した電位を利用する。図7のVTRIMG1は、主アンプAMPBM1のオフセット電圧をゼロに調整するためのゲート電圧SELAO,SELBOを発生する回路として働く。
【0155】
VBGRの電位を抵抗RTRIM1で分圧し、その分圧された複数の分圧電圧から、セレクタで所望の分圧電圧を選択することができる。選択された出力SELAO,SELBOを、補助アンプAMPBS1のPMB6,PMB7のゲート電位として供給する。CSELA,CSELBは、SELAO,SELBOを出力するセレクタの制御信号を表し、これらCSELA,CSELBにより選択する電位を決定するものとする。
【0156】
図7のVTRIMG1のような構成の回路で、オフセット電圧をゼロに調整するためのゲート電圧SELAO,SELBOを発生する。これにより、上述したオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの電位差が温度、電源電圧に依存しない特性を実現することができる。
【0157】
フラッシュメモリFLASH1と、制御信号CSELA,CSELBおよびゲート電圧SELAO,SELBOの電位の関係を簡単に説明する。これらの部分の動作は、後に詳細に述べる。
【0158】
バンドギャップ回路は、例えば、レギュレータ回路の基準電圧を発生する回路として使用されるので、5V電源VDP5の投入直後から動作しなければならない。
【0159】
ところで、図7のバンドギャップ回路が動作を開始する時点では、レギュレータ回路が発生する内部電圧VDDは、まだ、所定の電位(例えば、1.8V)になっておらず、0Vとなっている。なお、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定は、チップ上の不揮発性メモリFLASH1に記憶されているものとする。
【0160】
電源VDP5の投入直後は、内部電圧VDDが0Vなので、内部電圧で動作する論理回路も、メモリFLASH1も動作しない。そのため、電源投入直後は、オフセット調整用補助アンプAMPBS1に、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧を与えることができない。
【0161】
このような状態であっても、例えば、VDP5の投入直後のSELBO,SELAOの電位が等しくなるように回路を構成しておけば、オフセット電圧による誤差を含んだ電位とはなるが、VBGRの電位が1.2V程度の電位となるように設計することができる。
【0162】
主アンプAMPBM1のオフセット電圧による誤差を含んだ状態で、VBGRの電位が安定し、レギュレータ回路により、内部電圧VDDの電位が、1.8V程度の電圧になると、フラッシュメモリFLASH1にアクセスすることが可能な状態となる。
【0163】
フラッシュメモリFLASH1を読み出せるようになった時点で、主アンプのオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定をFLASH1から読み出し、主アンプAMPBM1のオフセット電圧を相殺する。これにより、VBGRの電位は、より理想値に近い電位に変化する。さらに、VDDの電位もより所定の設計値に近い値に変化する。
【0164】
図7のように、不揮発性メモリFLASH1に、主アンプAMPBM1のオフセット電圧を相殺するためのゲート電圧SELBO,SELAOの設定を記憶しておく。そして、電源投入直後は、SELBO,SELAOの電位をある固定の値に設定してVBGRの電位を起動し、レギュレータ回路を動作させることにより内部電圧VDDを起動することができる。
【0165】
その後、不揮発性メモリから予め記憶したオフセット電圧を相殺するためのゲート電圧設定を読み出し、主アンプのオフセット電圧を相殺することにより、電源投入直後の動作の要求と起動後のバンドギャップ電圧の精度の改善を両立することが可能となる。
【0166】
図8は、図7のバンドギャップ回路におけるオフセット調整電圧発生回路(VTRIMG1)の一例を示す回路図である。
【0167】
図8において、参照符号VBGRはバンドギャップ出力電位を、RTRIMA1,RTRIMB1〜RTRIMB7,RTRIMC1は抵抗を、そして、SWTA0〜SWTA7,SWTB0〜SWTB7はスイッチを示している。
【0168】
さらに、参照符号SELAO,SELBOは主アンプのオフセット電圧をゼロに調整するための電圧出力を、GNDはGND端子(0V)を、CSELA,CSELBはゲート電圧SELAO,SELBOを出力するためのセレクタの制御信号を示している。
【0169】
抵抗に添えられた数字は、抵抗の抵抗値の一例を示すものとする。図7の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【0170】
次に、図8の回路の動作を説明する。図7の説明で述べたように、図7のVBGRの電位を抵抗で分圧し、複数の分圧電圧からセレクタで所望の分圧電圧を選択する。スイッチSWTA0〜SWTA7(第1スイッチ群)は、出力SELAOを得るためのセレクタとして働き、また、スイッチSWTB0〜SWTB7(第2スイッチ群)は、SELBOを得るためのセレクタとして働く。
【0171】
選択された出力電圧SELAO,SELBOを、図7の補助アンプAMPBS1のトランジスタPMB6,PMB7のゲート電位として供給する。ここで、参照符号CSELA,CSELBは、SELAO,SELBOを出力するセレクタの制御信号を表し、この制御信号CSELA,CSELBにより選択する電位を決定する。
【0172】
図8は、抵抗RTRIMA1,RTRIMB1〜RTRIMB7,RTRIMC1(抵抗群)の合計は1200kオームとなる例を示している。すなわち、抵抗RTRIMA1の値は、例えば、597kオーム、RTRIMB1〜RTRIMB7の抵抗値は1kオーム、RTRIMC1の抵抗値は696kオームとなっている。
【0173】
1200mV(程度)のVBGRの電圧を、合計1200kオームの抵抗列で分圧する。このとき、1kオームの抵抗の両端の電位差は1mVとなる。また、600mVの電位が得られる点は、SWTA3とSWTB3で選択されるノードの電位となる。
【0174】
つまり、SWTA7で選択される電位は596mVとなり、SWTA0に向かって1mVずつ高い電位となる。そして、例えば、3ビットの信号CSELAにより、SWTA0〜SWTA7のどれか1つのスイッチだけをONとすることで、596mVから603mVまでの電位を1mV刻みで発生することができる。なお、SWTB0〜SWTB7で選択される電位も同様である。
【0175】
このように、図8に示すような回路により、図7のオフセット調整電圧発生回路VTRIMG1の機能を実現することができる。なお、図8では、簡略化のために、3ビットの信号CSELAでSELAOを発生する例を示したが、調整範囲が広い必要がある場合には、同様の考え方で、4ビット或いは5ビットの構成を実現できることは明らかである。また、図8では、単なる一例として抵抗値を示したが、0.5mV刻みの調整信号SELAO,SELBOが必要な場合は、同様の考え方で抵抗値を設定することができるのはいうまでもない。
【0176】
図8のような構成を採用することで、SWTA0〜SWTA7或いはSWTB0〜SWTB7には、直流電流が流れないように構成することができる。なぜなら、SELAO,SELBOの入力される先は、トランジスタのゲート電極であり、直流的に絶縁されているためである。
【0177】
このことから、SWTA0〜SWTA7およびSWTB0〜SWTB7のON抵抗は、主アンプのオフセット電圧の調整動作には影響せず、従来回路でみられたようなスイッチのON抵抗が出力電圧に影響を与える望ましくない現象を避けることができる。
【0178】
以上説明したように、MOSトランジスタのゲート電極を入力とするオフセット調整用の補助アンプと、図8のような抵抗分圧回路によるオフセット調整電圧発生回路を組み合わせることで、スイッチのON抵抗が出力電圧に影響することを避けることができる。
【0179】
補助アンプの入力電位の発生方法を図8により詳細に説明したので、図8の回路と図7の回路を使用した場合の精度の改善の効果を、従来回路と比較しつつ、より詳細に検討する。
【0180】
図2を参照して説明したように、従来の図1の回路では、例えば、VBGRの値は理想値にオフセット電圧を(約)6倍した値を加えた値となっていた。10mVのオフセット電圧を仮定すると、VBGRの値は、1200mV±60mV程度の値となっていた。
【0181】
一方、図7の第1実施例の回路では、例えば、SELBO,SELAOの電位差を1mV刻みで、−20mVから+20mVに調整できるように、回路を構成しておけば、残留オフセットは1mV程度となる。従って、VBGRの値は、1200mV±6mV程度の値に改善でき、例えば、図1の従来回路に対して、オフセットによる誤差を1/10とすることができる。
【0182】
図3の従来回路では、電流を流すPNPトランジスタの数を制御して、PNPトランジスタ1つあたりに流れる電流を変化させ、バンドギャップ電圧を調整していた。しかし、電流を流すPNPトランジスタの数で制御するため、用意しておくPNPトランジスタの数によっては、以下のような不都合が生じる。
【0183】
電流密度の比を変化させるために、PNPトランジスタの数を1つだけ増やしてみる。PNPトランジスタの電流比は10:1(Q1:Q2)、PNPトランジスタの面積比は1:10(Q1:Q2)、そして、R2/R3=5倍とする。
【0184】
ΔVBE=(kT/q)ln(10×10)=26mV×4.605=119.7mV
VBGR=VBE1+ΔVBE×(R2/R3)=600mV+119.7mV×5=1198.6mV
となる。
【0185】
ここで、電流比を10:1(Q1:Q2)、PNPトランジスタの面積比を1:11、そして、R2/R3=5倍として、PNPトランジスタの数を1つだけ増やすと、
【0186】
ΔVBE=(kT/q)ln(10×11)=26mV×4.700=122.2mV
VBGR=VBE1+ΔVBE×(R2/R3)=600mV+122.2mV×5=1211mV
となる。
【0187】
このように、電流を流すPNPトランジスタの数を1つ増やしただけで、バンドギャップ電圧は13mVも増加してしまう。一方で、PNPトランジスタの比を細かく調整しようとすると、予め用意しておくPNPトランジスタの数が多くなってしまうため、バンドギャップ回路の面積が増加することになる。
【0188】
これに対して、図7の第1実施例の回路では、オフセット調整用補助アンプによって入力オフセットが±1mVに低減されるとバンドギャップ電圧は±6mVまで改善される。さらに、調整用入力信号の刻み幅はバンドギャップ電圧を抵抗で分圧したものなので、分圧の刻み幅を細かくとれば、より細かい刻みで出力電圧を変化させることができる。そして、合計の抵抗値は流す枝電流によって決まっているので、電流一定で考えた場合、より細かい刻みで調整用入力信号を発生しても面積は増加しないことになる。
【0189】
また、図5の従来回路では、トランジスタQ1とQ2に電流を供給する素子をpMOSカレントミラーとしている。電流の比はMOSトランジスタの特性の一致の程度に依存しているので、pMOSトランジスタの特性の一致の程度という新たな誤差要因が増加することになる。
【0190】
相対精度を改善するためには、一定以上の大きさでMOSトランジスタを製造する必要があり、これはバンドギャップ回路の面積増加につながる。
【0191】
ここで、抵抗素子とpMOSトランジスタを比較した場合、トランジスタの方が制御すべきパラメータが多く、マッチング(一致すべき素子の特性の一致の程度)の点で、抵抗より不利となる場合が多い。
【0192】
抵抗の特性が一致する程度の方が、MOSトランジスタの一致の程度より、通常よいので、図5の従来回路は、カレントミラー回路の誤差の分、図7の第1実施例の回路に対して、精度の点で不利となる。
【0193】
つまり、図5の回路はpMOSカレントミラーの一致を要求するのに対して、図7の第1実施例の回路は抵抗の比だけで電流が決まるので、出力電圧の精度を改善できる効果がある。
【0194】
図6の従来回路は、BGR回路に用いられる抵抗の抵抗値をスイッチによりトリミングし(変更し)、VBGR電位を理想値1.2Vに近づけようとしている。スイッチのオン抵抗(ON抵抗)もVBGR電位に影響するので、プロセス条件(製造条件)、温度および電圧などの動作条件によりスイッチのオン抵抗(ON抵抗)が大きくなる条件では、VBGR電位の精度は、スイッチのオン抵抗にも依存する。これを避けるためには、スイッチのオン抵抗を下げなければならず、スイッチのサイズ(面積)が増加する。
【0195】
図7の第1実施例の回路では、トリミングのために制御するスイッチに接続される先は、オフセット調整用補助アンプのMOSトランジスタのゲート入力であるため、ほとんど電流が流れない。これによって、スイッチのオン抵抗により補助アンプに入力されるゲート電圧がずれることもほとんどない。
【0196】
図9は、バンドギャップ回路(BGR)を搭載したマイクロコントローラ(MCU)の一例を示すブロック図である。
【0197】
図9において、参照符号BGR1はバンドギャップ回路を、VDP5は、例えば、5Vの+の電源を、GNDは0Vの電位を、REG1はレギュレータ回路を、そして、LVDH1は5V電源の電圧を監視する低電圧検出回路を示している。
【0198】
また、参照符号VDDはレギュレータ回路で発生した、例えば、1.8Vの電源電圧を、LVDL1はVDDの電位を監視する低電圧検出回路を、LOGIC1はVDDを電源として動作する論理回路を、そして、MCU1はマイクロコントローラを示している。
【0199】
さらに、参照符号PMO1はpMOS出力トランジスタを、EAMP1はレギュレータ回路の誤差アンプを、RR1,RR2は抵抗を、VDIV1はRR1とRR2で構成される分圧回路の出力を、そして、CO1は安定化容量を示している。
【0200】
また、参照符号RL1,RL2はVDP5の電圧を分圧する分圧回路を構成する抵抗を、VDIV2はRL1とRL2で分圧した分圧出力を、そして、RL3,RL4はVDDの電圧を分圧する分圧回路を構成する抵抗を示している。
【0201】
さらに、VDIV3はRL3とRL4で分圧した分圧出力を、CMP1とCMP2はコンパレータ回路を、LVDHOX1はLVDH1の出力を、LVDLOX1はLVDL1の出力を、そして、FLASH1はフラッシュメモリを示している。また、CSELはフラッシュメモリから読み出したオフセット調整のための設定データを示している。
【0202】
なお、特に断らない限り、Rで始まる素子名(R*)は抵抗を、PMで始まる素子名(PM*)はpMOSトランジスタを、そして、Cで始まる素子名(C*)は容量を表わすものとする。
【0203】
図9において、バンドギャップ回路BGR1は、LVDH1の出力LVDHOX1により制御される。これは、例えば、図14を参照して後述するように、電源投入時に、SELBO,SELAOの電位をある固定の値(例えば、等しい電位)に制御するためのパワーオンリセット(POR)信号として、LVDHOX1を使用する。
【0204】
図9は、図7の第1実施例の回路の1.2Vバンドギャップ出力VBGRを利用して、レギュレータ回路および低電圧検出回路を構成する場合の回路例を示している。図9のBGR1を、図7の第1実施例の回路とすることにより、精度の高いバンドギャップ電圧を使用できる。その結果、レギュレータ回路の出力電圧の精度が上がり、低電圧検出回路の検出電圧の精度を上げることができる。
【0205】
以下、各部の回路の動作を簡単に説明する。レギュレータ回路REG1は、マイクロコントローラMCU1の内部の論理回路LOGIC1に対して、例えば、1.8Vの電源電圧を供給する。誤差アンプEAMP1とPMO1および分圧回路RR1とRR2は、VBGRとVDIV1の電位が一致するような帰還回路として働く。
【0206】
そして、VDIV1の電位とVBGRの電位が一致するので、RR1とRR2の比を、例えば、1:2に設計しておくと、VDDの電位は、1.8Vの一定値(より正確には、VBGRの電位×1.5)に保持される。なお、CO1は、チップ外部に設けられたVDDの電位の安定化のための容量として働く。VBGRの電位の精度が改善されると、レギュレータ回路の出力電位VDDの精度も改善されることになる。
【0207】
図9のLVDL1は、VDDの電源電圧を監視するための低電圧検出回路として働く。RL3とRL4でVDDの電位を分圧し、その分圧された電圧と基準電圧VBGRを比較して、VDDが所定の電圧よりも低いか、或いは、高いかを検出する。
【0208】
なんらかの事情で、VDDの電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生するために使用されることが多い。
【0209】
例えば、RL3とRL4を1:3に設計しておくと、VDIV3の電位はVDDの3/4になるので、VBGRを基準電位として、VDIV3の電位の高/低を知ることで、VDDが1.6Vより高いか、或いは、低いかを知ることができる。
【0210】
すなわち、例えば、VDIV3の電位がVBGRより低いと、LVDLOX1は『L』となり、これが、VDDが1.6Vより低いことを意味する信号として使用される。VBGRの電位の精度が改善されると、LVDLOX1で判定する電位の精度も改善されることになる。
【0211】
図9のLVDH1は、5V電源VDP5の電圧を監視するための低電圧検出回路として働く。例えば、3.6V以上の電源電圧で動作させることが望ましいAD変換回路を搭載していて、その目的のために5V電源の電源電圧をLVDH1で監視するような場合に、LVDH1のような回路を使用する場合がある。
【0212】
RL1とRL2でVDP5の電位を分圧し、その分圧された電圧と基準電圧VBGRを比較して、VDP5が所定の電圧より低いか、或いは、高いかを検出する。
【0213】
なんらかの事情で、VDP5の電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生することが可能となる。
【0214】
例えば、RL1とRL2を2:1に設計しておくと、VDIV2の電位はVDP5の電位の1/3になるので、VBGRを基準電位として、VDIV2の電位の高低を知ることで、VDP5が3.6Vより高いか、或いは、低いかを知ることができる。
【0215】
すなわち、例えば、VDIV2の電位がVBGRより低いと、LVDHOX1は『L』となり、これが、VDP5が3.6Vより低いことを意味する信号として使用できる。
【0216】
VDP5の電位が3.6Vより高いか、低いかを判定するような場合、3.6Vを判定するための基準電圧には、基準電圧の精度が高いことが望ましい場合が多い。
【0217】
例えば、3Vの5%は150mVとなり、4Vの5%は200mVとなる。判定しようとしている電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。
【0218】
分圧回路RL1とRL2の分圧の精度は、十分よいと仮定する(実際そう仮定してよい場合が多い)。このとき、VDP5の電圧判定の精度を決定するのは、主に、基準電圧の精度となる。
【0219】
VDP5の電位を1/3に分圧して、VBGRと比較してVDP5の電位を判定する場合、例えば、VBGRの誤差が1.2V±5%、すなわち、1.2V±60mVであったとすると、3.6Vを判定する場合の精度は、3.6V±5%、すなわち、3.6V±180mVとなる。
【0220】
このような理由から低電圧検出回路では、図9のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。すなわち、図9のようなマイクロコントローラ構成とすることで、図7の発明のBGR回路の利点や精度の向上を生かしたレギュレータ回路および低電圧検出回路を実現することができる。
【0221】
図1のBGR回路(バンドギャップ回路)を使用して、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V−180mVから3.6V+180mVとなる。さらに、例えば、確実にAD変換回路の動作を停止させることができるのは、3.42Vとなり、また、AD回路が確実に使用できる電圧は、3.78Vより高い電圧となる。
【0222】
前述した図7の第1実施例のBGR回路の誤差が、1.2V±2%であるとする。図9の回路の構成で、LVDH1でAD変換回路の動作と停止を制御しようとすると、LVDH1の精度が改善されるので、例えば、3.6Vの電圧を判定するためには、3.6Vの検出の幅は、実際には、3.6V−72mVから3.6V+72mVとなる。すなわち、例えば、確実にAD変換回路の動作を停止させることができるのは、3.528Vとなり、AD回路が確実に使用できる電圧は、3.672Vより高い電圧となる。
【0223】
つまり、低電圧検出回路の精度が悪い、図1のBGR回路を使用して電圧を判定する場合には、3.6Vを判定しようとしても、判定の最低電圧は3.42Vとなり、また、最高は3.78Vとなる。そのため、AD変換回路を使用する制御に用いた場合、AD変換回路は、最低電圧3.42Vで動作する必要があり、しかも、電源電圧が3.78Vを超えないと使用できないことが起こり得る。
【0224】
図7の第1実施例のVBGRを使用してLVDH1の電圧検出精度を改善することにより、例えば、判定の最低電圧は3.528Vとなり、また、最高は3.672Vとなる。そのため、必要以上にAD変換回路を低い電圧で動作するように設計する必要がなくなり、また、より最低動作可能電圧に近い電圧から使用することが可能となる。
【0225】
以上、説明したように、図7の第1実施例のVBGRを使用して、高い電位を検出する低電圧検出回路の電圧検出精度を改善することができる。これにより、制御しようとしている対象の回路への動作電圧要求を緩和することができるなどの効果も得られる。
【0226】
このように、本第1実施例のバンドギャップ回路は、従来のバンドギャップ回路に存在するオペアンプ(主アンプAMPBM1)に加えて、補助アンプAMPBS1を設けるようになっている。これにより、オペアンプのオフセット電圧の影響を低減して出力電圧の高精度化を達成することができる。
【0227】
補助アンプAMPBS1は、テイル電流源PMB5と、差動対PMB6,PMB7を有し、負荷トランジスタNMB1,NMB2は、主アンプAMPBM1と共用されるようになっている。なお、特に断らない限り、NMで始まる素子名(NM*)はnMOSトランジスタを表わすものとする。
【0228】
図7に示されるように、補助アンプAMPBS1の入力信号SELAO,SELBOは、バンドギャップ回路の出力電圧VBGRを抵抗素子で分圧した電位とされている。電源投入直後は、補助アンプのプラス側およびマイナス側の電位SELAO,SELBOは同電位としておく。
【0229】
この状態で、低電圧検出回路(図9のLVDH1)およびレギュレータ回路(図9のREG1)を動作させ、内部ロジック回路(図9のLOGIC1)、不揮発性メモリ(図9のFLASH1:FLASHマクロ)に供給するコア電源(図9のVDD)を立ち上げる。
【0230】
コア電源(図9のVDD)が所定の値、例えば、1.8V程度になった後、不揮発メモリから、予め書き込んでおいたオペアンプのオフセットを相殺するための設定値を読み出す。この設定値を使って補助アンプへのプラス側およびマイナス側の電位(図7のSELAO,SELBO)を調整し、VBGRの電位をより理想値に近い値に変更する。
【0231】
すなわち、本第1実施例の基準電圧回路は、主アンプに加えて補助アンプを設け、主アンプのオフセット電圧を、補助アンプの入力電圧を調整することにより相殺することができる。
【0232】
また、補助アンプの入力信号SELAO,SELBOは、バンドギャップ回路の出力電圧VBGRを抵抗素子で分圧した電位とすることで、温度に依存しにくい補助アンプ入力信号を発生することが可能となる。さらに、補助アンプの入力信号の電位と主アンプの入力信号の電位を近い電位とすることができるため、補助アンプの動作点と主アンプの動作点の違いの影響を小さくすることもできる。
【0233】
ここで、オフセット電圧を相殺するための補助アンプ入力の信号の設定を不揮発性メモリ等に記憶する場合、電源投入直後或いは電源投入時は、設定値を読み出せない(ヒューズなどで情報を記憶しておく場合を除く)。
【0234】
そのため、電源投入直後は、補助アンプのプラス側およびマイナス側の電位SELAO,SELBOを同電位(オフセット調整しない設定に相当する)とすることで、補助アンプの入力が予期しない値に設定されることが回避される。
【0235】
これにより、従来のオフセット調整しないバンドギャップ回路と同じ程度の電圧精度で、バンドギャップ出力電位を電源投入直後から得ることが可能となる。
【0236】
また、バンドギャップ出力が、電源投入直後から、従来回路と同程度の時間遅れで得られることにより、レギュレータ回路の出力電位VDDの安定待ち時間も増加しないことになる。
【0237】
さらに、VDDが安定して不揮発性メモリが読み出せるようになった後、不揮発性メモリから、予め記憶しておいたVBGRの調整のための設定を読み出して補助アンプ入力を設定する。
【0238】
これにより、オペアンプ(主アンプ)のオフセットを相殺してVBGRの電圧精度を改善することができる。なお、レギュレータ回路の出力電圧精度、並びに、低電圧検出回路の検出電圧精度も同様に改善することが可能となる。
【0239】
また、フラッシュメモリなどの不揮発性メモリに、VBGRの調整のための設定情報を記憶しておくことで、ユーザが後でより使用条件に近い状態で、VBGRの電位を調整しなおすことが可能となる効果も得ることができる。
【0240】
図10は、第2実施例のバンドギャップ回路を示す回路図であり、前述した図7の第1実施例の回路に対して専用のパワーオンリセット回路を組み合わせたものである。そして、このパワーオンリセット回路により、SELBO,SELAOを選択する制御回路CLOGIC1を制御するようになっている。図10において、参照符号PORは、パワーオンリセット回路を示している。
【0241】
図7と図10の回路が異なる部分を説明する。図7の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、図7の対応する部分で説明したので、ここでの説明は省略する。
【0242】
図10において、参照符号PMBn(nは整数)はpMOSトランジスタを、NMBn(nは整数)はnMOSトランジスタを、そして、PDは『H(高レベル)』でパワーダウンとなるパワーダウン信号を示している。
【0243】
また、参照符号NDNGST,NDPGST,NDPORI1はパワーオンリセット回路POR内部のノードを、NDPORI2はPORの出力を、RPOR1は抵抗を、そして、CPOR1は容量を示している。
【0244】
さらに、参照符号PDXは『L(低レベル)』でパワーダウンとなるパワーダウン信号を、また、SCHMITT1は非反転出力のシュミットトリガー回路を示している。そして、TRIMDATAはフラッシュメモリなどから読み出したオフセット電圧ゼロ調整用のデータを示している。
【0245】
パワーオンリセット回路PORは、トランジスタPMB8〜PMB12,NMB4〜NMB8およびシュミットトリガー回路SCHMITT1を有する。電源VDP5の立ち上がり直後に、NDPORI2を『H(高)』レベルとし、その後、VBGRの電位が上昇すると、NDPORI2を『L(低)』レベルとする。
【0246】
制御回路CLOGIC1は、5V電源VDP5の電源投入時に、PORの出力NDPORI2を利用して、例えば、トランジスタPMB7,PMB6のゲート電圧SELAO,SELBOの電位が等しい電位となるようCSELA,CSELBを初期化する。
【0247】
CLOGIC1は、前述した図9のレギュレータ回路REG1が動作する以前の時刻で動作しなければならないので、5V電源VDP5で動作する回路とする。レギュレータ回路REG1がVDDを発生し、VDDの値が安定した後は、例えば、フラッシュメモリ(図示しない)から、CSELA,CSELBをどう設定すべきかを、読み出したデータTRIMDATAに従って設定する。
【0248】
なお、図10ではフラッシュメモリは図示していないが、PORにより電源投入時に主アンプのオフセット調整のための制御信号CSELA,CSELBを初期化した後、不揮発性メモリを利用して、オフセット調整を行えることは前述した通りである。
【0249】
図10に示したPOR(パワーオンリセット回路)の動作を簡単に説明する。パワーダウン信号PDは『L』でPDXは『H』とする。
【0250】
電源VDP5の投入直後は、VBGRは0Vとなっている。PBなどを発生するためのバイアス回路が動作し、バイアス電位PBがVDP5からVth以上低い電位となると、PMB8に電流が流れる。
【0251】
ここで、VBGRが0Vなので、ノードNDNGSTの電位は、PMB8から流れる電流で上昇し、NMB6およびPMB9に電流が流れる。ノードNDPGSTの電位は、VDP5からVth程度低い電位となってPMB9に電流が流れるので、PMB10もONとなる。
【0252】
ノードNDPORI1の電位は、VDP5が立ち上がる時点から、容量CPOR1でVDP5と結合されているので『H』となっている。VBGRの電位がNMB4のVthを超えるまで、PMB10はONを保ち、NDPORI1は『H』を保つ。
【0253】
ここで、PDXが『H』なので、NMB7はONとなっているが、PMB10がONしているため、RPOR1から流れ出る電荷をPMB10が補う。また、ノードNDPORI1の電位が『H』なので、シュミットトリガー回路SCHMITT1の出力NDPORI2も『H』となる。
【0254】
PBなどを発生するためのバイアス回路が動作し、その後バンドギャップ回路が動作を始め、VBGRの電位が上昇すると、NMB4がONとなる。ノードNDNGSTの電位は0Vとなり、NMB6がOFFとなる。PMB9もOFFするので、PMB10もOFFとなる。
【0255】
PMB10がOFFとなると、抵抗RPOR1により容量CPOR1の電荷が放電され始める。これにより、NDPORI1の電位は低下を始め、最終的には0Vとなる。ノードNDPORI1の電位が『L』となると、シュミットトリガー回路SCHMITT1の出力NDPORI2も『L』となる。
【0256】
例えば、図10に示したパワーオンリセット回路PORで、電源VDP5投入時、投入直後にPOR信号NDPORI2を『H』とし、VBGR電位が上昇した後、POR信号NDPORI2を『L』とすることができる。このようなPOR信号を利用することにより、図7を参照して前に説明した、並びに、図14を参照して後に説明する電源投入直後の制御が可能となる。
【0257】
図11は、図7または図10のバンドギャップ回路で使用されるスイッチ制御回路の一例を示す回路図であり、制御信号CSELA,CSELBを発生する回路CLOGIC1を示すものである。
【0258】
図11において、参照符号DFC1はクリア機能つきのDFF(Dフリップフロップ)を、DFP1,DFP2はプリセット機能つきのDFFを、IVn(nは整数)はインバータ回路を、そして、AND3n(nは整数)は3入力AND回路を示している。
【0259】
また、参照符号NDPORI2は、例えば、図10の回路で発生したPOR信号を、CK1はクロック信号を、そして、DBGRA2,DBGRA1,DBGRA0はフラッシュメモリから読み出したデータを入力する端子を示している。
【0260】
さらに、参照符号BGRA2,BGRA1,BGRA0、BGRA2X、BGRA1X、BGRA0Xは内部のノードを、そして、CSELA7〜CSELA0はスイッチの制御信号となる出力を示している。
【0261】
なお、図11の回路は、図10のCLOGIC1に相当するので、電源VDP5で動作するものとする。DFC1は、クリア端子CLがLのとき、クロック端子CKに入力されるクロック信号に非同期に出力QをLに初期化する。CL端子が『H』となるとDFFとして動作し、CKの立ち上がりエッジで、データ入力Dの値を記憶するものとする。なお、DFP1,DFP2も同様に、プリセット端子PRがLのときに、CKに非同期にQをHに初期化し、PRが『H』となると通常のDFFとして動作するものとする。
【0262】
POR信号NDPORI2は、電源投入直後は『H』となっており、インバータ回路IV1で反転されて、DFC1のクリア端子CL,および,DFP1,DFP2のプリセット端子PRに供給される。
【0263】
つまり、POR信号が『H』となることで、DFC1のQ出力は『L』になり、また、DFP1,DFP2のQ出力は『H』に初期化される。IV2〜IV4とAND31〜AND38は、DFC1の出力BGRA2,および,DFP1の出力BGRA1,DFP2の出力BGRA0をデコードするデコーダ回路として働く。
【0264】
すなわち、BGRA2を上位、BGRA0を下位とする3ビットのデータで8つの信号の中の1つが『H』となり、残りが『L』となる。CSELA0は、BGRA2,BGRA1,BGRA0が”000”のときに『H』となり、CSELA7は”111”のときに『H』となる。CSELA0〜CSELA7は、0〜7に昇順に選択される。
【0265】
例えば、電源投入直後はPOR信号により、BGRA2,BGRA1,BGRA0が”011”となるので、CSELA3が『H』で残りは『L』となる。この信号を使って、例えば、図8のスイッチSWTA0〜SWTA7を制御する。具体的に、CSELA0が『H』のときにSWTA0が選択され、残りは非選択となるようにする。CSELA3が『H』のときはSWTA3が選ばれる。
【0266】
図11は、制御信号CSELA0〜CSELA7を発生する回路例だが、図11の回路をもう1組用意し、制御信号CSELB0〜CSELB7を発生する回路として使用してもよい。そして、図8のスイッチSWTB0〜SWTB7をCSELB0〜CSELB7により制御することで、CSELA,CSELBを発生することが可能となる。
【0267】
図10のCSELAは、図11のCSELA0〜CSELA7に相当するが、CSELBについても、同様に、CSELB0〜CSELB7が図10の制御信号CSELBに相当する。
【0268】
ここで、POR信号で初期化されて選択される図8のスイッチの位置を、SWTA0〜SWTA7とSWTB0〜SWTB7で同じ電位としておけば、SELAOの電位とSELBOの電位が同じ電位となるようにPOR回路で制御することが可能となる。図11の例では、CSELA3とCSELB3で選択される電位となっている。
【0269】
POR信号NDPORI2が『L』となった後、フリップフロップDFC1,DFP1,DFP2は通常のDFFとなるので、クロックCK1とDBGRA2,DBGRA1,DBGRA0を使用して、フラッシュメモリから読み出した値を自由に設定できる。
【0270】
なお、DBGRA2,DBGRA1,DBGRA0が、図10のTRIMDATAに相当する。従って、図7の主アンプのオフセットをゼロに調整するような値をDFFに設定し、SELAOとSELBOを発生すればよい。
【0271】
フラッシュメモリに記憶しておく、主アンプAMPBM1のオフセット調整のゼロ調整のための設定データは、製造後の試験時に書き込んでおくことができる。さらに、別の不揮発性メモリに記憶すること、或いは、MCUの最終ユーザがプログラムから値を設定してオフセット電圧を調整することも可能である。
【0272】
図12は、第3実施例のバンドギャップ回路を示す回路図であり、図10のバンドギャップ回路において、パワーオンリセット回路をブロックで示すと共に、フラッシュメモリを追加してある。
【0273】
図10の第2実施例のバンドギャップ回路と異なる部分だけを説明する。図12において、参照符号POR1はパワーオンリセット回路を、PORO1はパワーオンリセット回路の出力を、そして、FLASH1はフラッシュメモリを示している。
【0274】
図10の第2実施例のバンドギャップ回路は、VBGRの電位が上昇することで、パワーオンリセット回路POR1の出力PORO1のレベルが変化する回路例である。しかしながら、図10および図11の説明からも明らかなように、POR回路の機能として必要なのは、電源投入直後にCSELAとCSELBを初期化できれば良いだけである。
【0275】
すなわち、一般的なパワーオンリセット回路POR1,或いは,電源立ち上がり時に信号発生する目的に沿う回路を使用して、制御回路CLOGIC1(例えば、図11の回路)を初期化してもよい。
【0276】
図13は、第4実施例のバンドギャップ回路を示す回路図であり、実際の動作で必要なスタートアップ回路も併せて示すものである。ところで、BGR回路には、回路が安定して動作する点が2個所あり、それらは、それぞれVBGRが1.2Vとなる場合と、0Vとなる場合である。
【0277】
帰還制御に使用するオペアンプが理想的な場合、どちらの条件もIPの電位とIMの電位が等しくなる。望ましくない釣り合い点を避けるために、スタートアップ回路が使用されることが一般的である。
【0278】
図13の第4実施例のバンドギャップ回路は、図10の第2実施例のバンドギャップ回路とほとんど同じであり、また、素子およびノードの名称も対応させているので、両者で異なるスタートアップ回路部分のみを説明する。
【0279】
図13の回路は、図10の回路に対して、トランジスタPMB13を追加するようになっている。トランジスタPMB13のゲートは、トランジスタPMB10のゲートと共にノードNDPGSTに接続され、また、PMB13のドレインは、ノードIPに接続されている。ここで、PMB13とPMB13のゲート電位NDPGSTを発生する回路部分までが、バンドギャップ回路のスタートアップ回路として機能する。
【0280】
次に、パワーダウン信号PDが『L』でPDXが『H』として、簡単に動作を説明する。電源VDP5の投入直後は、VBGRは0Vとなっている。PBなどを発生するためのバイアス回路が動作し、バイアス電位PBがVDP5からVth以上低い電位となると、PMB8に電流が流れる。
【0281】
ここで、VBGRは0Vなので、ノードNDNGSTの電位は、PMB8から流れる電流で上昇し、NMB6およびPMB9にも電流が流れる。ノードNDPGSTの電位は、VDP5からVth程度低い電位となってPMB9に電流が流れるので、PMB13もONとなる。PMB13がONとなると、IPの電位が上昇し、主アンプAMPBM1によりIPとIMの電位が0.6V程度の電位で一致し、VBGRの電位が1.2V程度となる。
【0282】
VBGRの電位が上昇すると、NMB4がONとなり、ノードNDNGSTの電位は0VとなってNMB6がOFFする。PMB9もOFFするので、PMB13もOFFとなり、PMB13はVBGRの電位に影響しなくなる。
【0283】
このように、スタートアップ回路は、例えば、VBGRの電位がGND付近の電位にあるときだけ、IPの電位が上昇するように、IPに電流を供給するような回路構成として実現することができる。
【0284】
以上説明したような回路例で、スタートアップ回路を実現できる。図13では、一例としてスタートアップ回路を含む回路例を示したが、トランジスタレベルでの回路構成は、主アンプ、補助アンプ、スタートアップ回路、POR回路および制御回路を含めて、各種の変形が可能である。
また、主アンプ回路、補助アンプ回路も、主アンプ回路および補助アンプ回路の目的を果たすものであれば、各種の実現方法が可能である。さらに、図7では、トランジスタQ1とQ2の電流の比などを一例として10:1として説明したが、自由に設計することができるのはいうまでもない。すなわち、Q1とQ2のトランジスタ面積の比を一例として1:10として説明したが、任意の比でもかまわない。このように、上記各実施例は、様々に変形し得るものである。
【0285】
図14は、図13のバンドギャップ回路の電源投入時の動作を説明するための図であり、マイクロコントローラMCUの電源投入時の制御を示すものである。なお、図13のバンドギャップ回路も、図7のバンドギャップ回路と同様に、例えば、図9に示すようなマイクロコントローラに搭載される。
【0286】
図14に示されるように、まず、電源が投入されると、オペレーションOPAにおいて、pMOSトランジスタPMB6,PMB7のゲート電圧SELBO,SELAOを等しい(SELAO=SELBO)ものとして、オペレーションOPBに進む。すなわち、電源の投入直後のオペレーションOPAでは、SELBO,SELAOの電位をある固定の値に設定する。
【0287】
次に、オペレーションOPBにおいて、バンドギャップ回路BGRを起動して、オペレーションOPCに進み、パワーオンリセットを解除する。すなわち、SELBO=SELAOでバンドギャップ回路を起動し、前述したパワーオンリセット回路PORによるパワーオンリセットが実行されるのを待つ。このパワーオンリセットにより、VBGRの電位を起動してレギュレータ回路を動作させ、内部電圧VDDを起動することができる。
【0288】
さらに、オペレーションOPDに進んで、例えば、出荷時に記憶したトリミング設定をフラッシュメモリFLASH1から読み出して、SELAO,SELBOを設定し、BGR設定を終了する。すなわち、内部電圧VDDの起動によりフラッシュメモリFLASH1の読み出し可能となった時刻以降、FLASH1から予め記憶されたオフセット電圧を相殺するためのゲート電圧設定を読み出す。
【0289】
このFLASH1から読み出したSELBO,SELAOの設定で、主アンプAMPBM1のオフセット電圧を相殺することにより、VBGRの精度を向上することができる。すなわち、この主アンプのオフセット電圧を相殺して生成されたVBGRを使用することで、低電圧検出回路およびレギュレータ回路の電圧精度を向上することができる。なお、以上の説明において、各オペレーションは、処理ステップであってもよい。
【0290】
図15は、バイアス電位発生回路の一例を示す回路図であり、例えば、図7,図10,図12および図13に示すバンドギャップ回路におけるバイアス電位を供給するバイアス電位発生回路の例を示すものである。
【0291】
図15において、参照符号PMBG1,PMBG2はpMOSトランジスタを、NMBG1,NMBG2はnMOSトランジスタを、そして、RBG1は抵抗を示している。図15の回路は、バイアス電位NB,PBを発生するバイアス電位発生回路として機能する。なお、図15のバイアス電位発生回路は、単なる一例であり、他に様々な回路構成のバイアス電位発生回路を適用することができるのはいうまでもない。
【0292】
図16は、コンパレータ回路の一例を示す回路図であり、例えば、前述した図9におけるコンパレータ回路CMP1,CMP2のトランジスタレベルの回路例を示すものである。なお、図9における誤差アンプEAMP1も同様の構成により実現可能である。
【0293】
図16において、PMn(nは整数など)はpMOSトランジスタを、NMn(nは整数など)はnMOSトランジスタを、そして、GNDはGND端子を示している。また、参照符号VDP5は、例えば、5Vの+の電源を、CIM,CIPはコンパレータ回路の入力を、CMPOは出力を、そして、NBはバイアス電位を示している。
【0294】
なお、図16におけるバイアス電位NBは、例えば、上述した図15のバイアス電位発生回路で発生したバイアスNBを利用することができる。なお、コンパレータ回路の構成自体はよく知られた回路なので、その詳細な動作の説明は省略する。例えば、図16の回路を、図15の回路と組み合わせて使用することで、図9のコンパレータ回路CMP1,CMP2および誤差アンプEAMP1を実現することができる。
【0295】
図17は、バンドギャップ回路におけるトリミング設定と出力電圧および温度との関係を説明するための図であり、また、図18は、図17のシミュレーションを行ったバンドギャップ回路を示す図である。なお、図18は、前述した図13のバンドギャップ回路において、主アンプAMPBM1のオフセット電圧VOFFを20mVとしたものに相当する。
【0296】
図17(a)〜図17(c)において、縦軸は、図18に示すバンドギャップ回路のVBGRの電圧を示し、また、横軸は、温度(℃)を示す。
【0297】
ここで、図17(a)は、SELAOの電位がSELBOの電位に等しい場合(SELAO=SELBO)を示し、また、図17(b)は、SELAOの電位がSELBOの電位よりも小さい場合(SELAO<SELBO)を示している。さらに、図17(c)は、SELAOの電位がSELBOの電位よりも大きい場合(SELAO>SELBO)を示している。
【0298】
また、前述した図8では、VBGRの電位を分圧する分圧回路の出力を3ビットデータで選択する例を示したが、図18に示すシミュレーションで使用した回路では、このオフセット調整のための設定データを4ビットとしている。
【0299】
すなわち、図18の回路は、設定データが”0000”のとき、SELAO電位が最も低い値となり、逆に、”1111”のとき、SELAOの電位が最も高くなる(図8の回路の設定と電位の関係が逆になっている)。なお、SELBOの電位は、SELAOと同様の回路で発生し、設定データは”1000”に固定している。
【0300】
まず、図17(a)に示されるように、SELAO=SELBO(SELAOの設定データが、SELBOの設定データと同じ”1000”)のとき、主アンプAMPBM1のオフセット電圧VOFFの影響により、1.31V程度の電圧が得られている。すなわち、理想的なバンドギャップ出力1.2Vよりも大きな電圧が出力される。
【0301】
次に、図17(b)に示されるように、SELAO<SELBO(SELAOの設定データが”0000”で最も低い値)のとき、AMPBM1のオフセット電圧の影響がキャンセルされ、VBGR出力は1.21Vと理想的なバンドギャップ電圧となる。
【0302】
さらに、図17(c)に示されるように、SELAO>SELBO(SELAOの設定データが”1111”で最も高い値)のとき、AMPBM1の入力換算オフセット電圧が大きくなるので、VBGR出力はさらに増加し1.41Vとなる。
【0303】
これらの結果より、オフセット調整用補助アンプAMPBS1への入力(PMB7,PMB6のゲート電位SELAO,SELBO)を選択することにより、主アンプAMPBM1のオフセット電圧VOFFによる影響を削減できることが確認できる。
【0304】
また、仮に、主アンプAMPBM1の入力オフセット電圧VOFFの方向が逆向きになった場合には、スイッチの設定を図7(c)のSELAO>SELBOとすることにより、理想的なバンドギャップ電圧(1.2V)を得ることができるのは明らかである。
【0305】
図19は、第5実施例のバンドギャップ回路を示す回路図であり、主アンプAMPBS1’を折り返しカスコード回路としたものを示している。
【0306】
図7,図10,図12および図13を参照して説明した第1〜第4実施例のバンドギャップ回路において、主アンプAMPBM1は同様の構成とされているが、様々な変形が可能である。
【0307】
すなわち、第1〜第4実施例では、主アンプAMPBM1は2段アンプとされ、1段目の回路をpMOS差動入力およびnMOS負荷構成の回路とし、また、2段目の回路をnMOSソース接地増幅でpMOS電流源負荷の回路としていた。
【0308】
そして、オフセット調整用の補助アンプAMPBS1はpMOS差動入力回路とされ、そのpMOS差動対のドレインそれぞれを、主アンプの1段目回路の負荷nMOSトランジスタのドレインに接続する構成としていた。
【0309】
これに対して、図19の第5実施例では、主アンプAMPBM1’を折り返しカスコード回路としている。なお、図19では、補助アンプAMPBS1のゲート電位発生回路やパワーオンリセット回路およびスタートアップ回路などは省略されているが、上述した図7,図10,図12および図13と同様の構成とすることができる。ここでは、主アンプの回路構成が、例えば、図19に示すような折り返しカスコード回路であってもかまわないことと、並びに、これに関連する部分だけを説明する。
【0310】
図19において、他の回路の図に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているのでその説明は省略する。
【0311】
図19において、参照符号PMBn(nは整数など)はpMOSトランジスタを、NMBn(nは整数など)はnMOSトランジスタを、AMPBM1’は主アンプを、そして、AMPBS1はオフセット調整のための補助アンプを示している。
【0312】
また、参照符号NBはnMOSトランジスタのバイアス電位を、NDPCDA,NDPCDBは補助アンプのドレイン出力電流を主アンプに加算するノードを、そして、NBCは図の折り返しカスコード回路のnMOSトランジスタのバイアス電位を示している。
【0313】
さらに、参照符号NDPCGA,NDPCGBはNMBC1,NMBC2のドレインノードを、また、PMBC3はソース接地増幅回路として働く2段目のpMOSトランジスタを示している。
【0314】
図19に示されるように、主アンプAMPBM1’を、トランジスタPMB1,PMB2,PMB3で構成されるpMOS差動入力回路とする。また、トランジスタPMB2,PMB3のドレイン電流差を、トランジスタNMBC3,NMBC4,NMBC1,NMBC2でノードNDPCGA,NDPCGBに折り返す。そして、トランジスタPMBC1,PMBC2をpMOS負荷トランジスタとする折り返しカスコード回路とすることも可能である。
【0315】
なお、トランジスタPMB1,PMB2,PMB3,NMBC3,NMBC4,NMBC1,NMBC2,PMBC1,PMBC2で構成される回路は、一般的な折り返しカスコード回路となっている。この1段目の折り返しカスコード回路の出力NDPCGBを、2段目のソース接地増幅回路PMBC3で増幅することによりVBGRを発生することもできる。
【0316】
主アンプをAMPBM1’のような回路とした場合でも、1段目差動回路PMB2,PMB3の出力ドレイン電流にPMB6,PMB7の出力ドレイン電流を加算することで、AMPBM1’のオフセット電圧をAMPBS1により調整することができる。
【0317】
例えば、PMB2,PMB3のドレイン電流の関係を、等価的にPMB6,PMB7の電流で変化させることができることから、オフセット調整が可能なことが分かるであろう。なお、NBCの電位も、一般的なバイアス回路により発生することができる。
【0318】
このように、差動回路の主アンプによりバンドギャップ電圧VBGRを発生し、差動回路の補助アンプにより主アンプのオフセット電圧をゼロに調整し、補助アンプ入力がVBGRを分圧して発生するのは、主アンプが折り返しカスコード回路でも適用可能である。
【0319】
図19のように、主アンプの1段目をpMOS差動回路入力の折り返しカスコード回路とし、2段目回路をpMOSソース接地増幅回路PMBC3とすることで、2段目増幅回路の電流源(例えば、図13のNMB3)を削減でき、低消費電力化の効果が得られる。
【0320】
図20は、第6実施例のバンドギャップ回路を示す回路図である。図19の第5実施例は、主アンプAMPBM1’の1段目回路をpMOS差動回路入力の折り返しカスコード回路とし、2段目の増幅回路をpMOSソース接地増幅回路とし、Q1とQ2の電流比を抵抗R1とR2で決定する回路例を示していた。
【0321】
図20では、主アンプ(メインアンプ)AMPBM2を、pMOS差動回路入力の折り返しカスコード回路の1段構成とし、Q1,Q2の電流比を、カレントミラーPMBC6とPMBC5のpMOSカレントミラー比で決定する回路構成としている。
【0322】
さらに、バンドギャップ電圧VBGRは別に用意したカレントミラーPMBC4と抵抗R4およびPNPトランジスタQ3で発生するようになっている。図20のような構成においても、主アンプでバンドギャップ電圧(基準電圧)VBGRを発生し、補助アンプで主アンプのオフセット電圧を調整し、補助アンプ入力はVBGRを分圧して発生することができる。なお、図20のバンドギャップ電圧の発生手法は、前述した図4の回路と基本的に同様のものとなっている。
【0323】
図20において、他の回路の図、例えば、図4や図21に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。
【0324】
図20と図19の比較から明らかなように、本第6実施例の主アンプAMPBM2は、図19の第5実施例の主アンプAMPBM1’から2段目のソース接地増幅回路PMBC3を除いた回路となっている。
【0325】
1段目のpMOS差動回路入力の折り返しカスコード回路の出力NDPCGBを、カレントミラーPMBC5,PMBC6,PMBC4のゲート電位として供給している。PMBC6,PMBC5,PMBC4は、図4のPM1,PM2,PM3に対応するので、図20がバンドギャップ回路として動作することが分かる。
【0326】
さらに、AMPBM2とAMPBS1の関係は、図19の回路とほぼ同じなので、AMPBS1により主アンプAMPBM2のオフセット電圧を補助アンプAMPBS1で調整できることも明らかであろう。
【0327】
図20に示されるように、抵抗R1,R2でトランジスタQ1,Q2の電流比を決定する回路だけではなく、pMOSカレントミラーによりQ1,Q2の電流比を決定する回路であってもよい。
【0328】
すなわち、差動回路で構成される主アンプでBGR電圧VBGRを発生し、差動回路で構成される補助アンプで、主アンプのオフセット電圧をゼロに調整し、補助アンプ入力はVBGRを分圧して発生することができる。
【0329】
図20のような第6実施例の回路によれば、R1,R2を必要としない回路となるので、この分面積を削減できる効果が得られる。
【0330】
図21は、第7実施例のバンドギャップ回路を示す回路図である。上述した図20の第6実施例の回路では、VBGRをPMBC4とR4およびQ3で発生していたが、図21の第7実施例のような構成も可能である。
【0331】
図21において、他の回路の図、例えば、図20に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。
【0332】
図20のQ1のエミッタ電位とQ3のエミッタ電位は一致するので(PMBC6の電流とPMBC4の電流は等しい)、PMBC6の電流を図21のR1で電圧に変換してQ1のエミッタ電位IP(VBE1)に加算してもVBGRを得ることができる。
【0333】
Q1とQ2の電流比は、PMBC6とPMBC5の比により、例えば、10:1に設定することができる。本第7実施例のバンドギャップ回路は、例えば、図7などの構成に比べて、pMOSカレントミラーPMBC6,PMBC5,PMBC7,PMBC8が増加する素子となるが、R2を削除することができるので面積を削減できる条件が存在する。
【0334】
R1に電流を供給するpMOSトランジスタとR3に電流を供給するpMOSトランジスタのドレイン電位が大きく異なるので、カレントミラーで供給する電流比の精度を改善するために、PMBC6とPMBC5をカスコードカレントミラー回路としている。
【0335】
なお、PMBC7,PMBC8はカレントミラーをカスコード回路化するための追加素子である。PMBC7,PMBC8のゲート電位PBCは、カスコード回路のためのバイアス電位である。なお、PBCも一般的なバイアス回路で供給することが可能である。
【0336】
ここで、主アンプAMPBM2と補助アンプAMPBS1の構成は、図20の第6実施例の回路と同じなので、その動作も図20のものと同じである。
【0337】
図22は、第8実施例のバンドギャップ回路を示す回路図である。ところで、前述した図13の第4実施例の回路では、主アンプAMPBM1がpMOS差動回路入力の2段構成増幅回路とされていた。また、IP,IMの電位は0.6V程度とGND電位0Vに近い電位のため、pMOS差動回路入力となっていた。
【0338】
これは、nMOSトランジスタの閾値電圧Vthが0.6Vを超える場合には、nMOS差動回路入力では動作しないためである。逆に、nMOSトランジスタのVthが十分低い場合には、nMOSトランジスタを入力トランジスタとする回路で主アンプを構成することが可能となる。
【0339】
すなわち、図22の第8実施例は、このようなnMOSトランジスタのVthが十分低い場合にも使用できる回路例である。図22に示されるように、主アンプAMPBM3は、nMOSトランジスタを入力トランジスタとする差動回路を1段目増幅回路とし、1段目増幅回路の負荷トランジスタをpMOSトランジスタとし、2段目増幅回路をpMOSソース接地増幅回路としている。
【0340】
図22において、他の回路の図、例えば、図13に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、その説明は省略する。図22では、補助アンプのゲート電位発生回路やパワーオンリセット回路およびスタートアップ回路などは省略しているが、図7や図12および図13と同様に構成するものとする。
【0341】
トランジスタNMBN1,NMBN2がnMOS差動入力回路となり、トランジスタPMBN1,PMBN2が1段目回路の負荷トランジスタとなる。トランジスタNMBN3は、nMOS差動対のテイル電流源として働く。なお、NDNPGA,NDNPGBは、1段目nMOS差動対のドレインノードを示している。
【0342】
トランジスタPMBN3は、2段目のソース接地増幅回路として働く。主アンプAMPBM3のアンプ回路としての構成自体は一般的なので、その詳細な説明は省略するが、IPとIMを一致させるように働くことは他の回路例と同様である。
【0343】
図22では、主アンプをnMOSトランジスタ入力差動回路としたので、補助アンプAMPBS2もnMOS差動回路としている。トランジスタNMBN4とNMBN5は、nMOS差動回路として働く。トランジスタNMBN6は、NMBN4,NMBN5のテイル電流源として働く。バイアス電位NBは、例えば、図15のような一般的な回路で発生できることは、他の回路と同様である。
【0344】
補助アンプの差動nMOS回路の出力ドレイン電流を、主アンプの1段目差動回路のドレイン電流にNDNPGA,NDNPGBで加算すれば、他の回路で説明したのと同様に、主アンプAMPBM3のオフセットをSELAO,SELBOで調整可能となる。これは、例えば、NMBN1,NMBN2のドレイン電流のアンバランスを、NMBN4,NMBN5のドレイン電流で補正できるためである。
【0345】
図22に示されるように、主アンプがnMOS差動回路入力となっていても、差動回路の主アンプでBGR電圧VBGRを発生し、差動回路の補助アンプで主アンプのオフセット電圧をゼロに調整し、補助アンプ入力を,VBGRを分圧して発生することができる。
【0346】
このように、例えば、nMOSトランジスタのVthが小さい場合には、図22の第8実施例のような構成が可能であり、より一層単純な回路とすることができる。
【0347】
図23は、第9実施例のバンドギャップ回路を示す回路図である。前述した図19の第5実施例の回路では、主アンプAMPBM1’を、pMOS差動回路入力の折り返しカスコード回路の1段目増幅回路とpMOSソース接地増幅回路による2段目回路とし、また、補助アンプAMPBS1もpMOS差動回路としていた。
【0348】
第5実施例のように主アンプを2段構成とし、1段目をpMOS差動回路入力の折り返しカスコード回路、2段目をpMOSソース接地増幅回路(PMBC3)とする場合、補助アンプをpMOS差動回路ではなくnMOS差動回路とすることも可能である。図23の第9実施例の回路は、主アンプを図19と同じAMPBM1’とし、補助アンプを図22と同じAMPBS2となっている。
【0349】
図23のように、補助アンプだけをnMOS差動回路として場合は、NDPCGA,NDPCGBで補助アンプの出力ドレイン電流を主アンプに加算することができる。折り返しカスコード回路は、一定電流を流す電流源NMBC3,NMBC4の電流からPMB2,PMB3のドレイン電流の差をPMBC1,PMBC2に流すように動作する。そのため、NMBC1,NMBC2のドレインで、補助アンプの出力電流NMBN4,NMBN5のドレイン電流を加算しても、オフセット調整が可能となる。
【0350】
図19の第5実施例に対して、図23の第9実施例の回路は、補助アンプのドレイン電流(NMBN4,NMBN5のドレイン電流)を折り返さないので、全体の電流を小さくすることができるという利点がある。
【0351】
また、図19の第5実施例の回路では、NMBC1,NMBC2の電流は、一定電流の電流源NMBC3,NMBC4の電流からPMB2,PMB3の電流およびPMB6,PMB7の電流を引いた電流となる。安定な動作のためには、NMBC3,NMBC4の電流をPMB5の電流とPMB1の電流の和より十分大きく設計しておく必要がある。
【0352】
一方、図23の第9実施例の回路では、折り返される電流はPMB2,PMB3のドレイン電流だけなので、NMBC3,NMBC4の電流は、PMB1の電流に対して十分大きく設計しておけばよい。
【0353】
なお、図23の[NMBN6の電流+NMBC3の電流+NMBC4の電流]が、図19の[NMBC3の電流+NMBC4の電流]より小さくなる設計条件も存在し、このような場合には、図23の第9実施例の回路構成が電流の観点から有利となる。
【0354】
逆に、図23の[NMBN6の電流+NMBC3の電流+NMBC4の電流]の方が大きくなる場合、或いは、pMOS差動対入力として主アンプと補助アンプの構成を揃えておきたい場合などは、図19の第5実施例の回路構成を採用すればよい。このように、バンドギャップ回路の構成は、必要に応じて様々に変化させることができる。
【0355】
図24は、パワーオンリセット回路POR(POR1)の一例を示す回路図である。図24において、参照符号VDP5は5Vの電源を、CPOR2,CPOR3は容量を、NMPOR1,NMPOR2はnMOSトランジスタを、そして、GNDは0Vの電源を示している。
【0356】
また、参照符号IVPORI1はインバータ回路を、SCHMITT2は反転出力のシュミットトリガー回路を、そして、PORO1は図12のPORO1に対応するパワーオンリセット回路出力を示している。
【0357】
まず、VDP5が立ち上がった直後は、CPOR2によりIVPORI1の出力が『L』になっているので、PORO1は『H』となっている。CPOR2がゆっくり放電され、さらに、CPOR3がゆっくり充電されることで、電源立ち上がりから所定の時間遅れてPORO1が『L』に変化する。
【0358】
なお、後述の図27に示す第11実施例のバンドギャップ回路における一般的なパワーオンリセット回路を、図12に示す第3実施例の回路、或いは、他の回路のパワーオンリセット回路として使用することができる。
【0359】
図25はパワーオンリセット回路PORの他の例を示す回路図である。ここで、パワーオンリセット回路は、例えば、図9のマイクロコントローラにおける低電圧検出回路LVDH1に容量等を追加することで構成することができる。
【0360】
図25の回路で、他の回路に対応する部分および対応するノードには、同じ符号を与えて示した。なお、抵抗RL1,RL2は図9の分圧抵抗RL1,RL2と同じものを示し、また、トランジスタPMC1PMC2,PMC3,PMC4およびNMC1,NMC2,NMC3,NMC4,NMC5は、図9のコンパレータCMP1とほぼ同様に動作する。この部分のトランジスタレベルでの表現は、図16の回路と同様のものとなっている。
【0361】
次に、図25の回路の動作を説明する。まず、VBGRの電位とVDP5を分圧した電位VDIV2を比較し、分圧電圧VDIV2が高ければ、CMPOが『L』となる。CMPOが『L』となると、pMOSトランジスタPMPOR1がONとなるのでPOR出力POR2が『H』となる。電源電圧VDP5が低い場合には、VBGRの電位の方がVDIV2の電位より高いのでCMPOの電位は『H』となる。これにより、PMPOR1はOFFとなりPORO2は『L』となる。
【0362】
電源投入直後は、VBGRが立ち上がっていないが、容量CPOR4により非反転シュミットトリガー回路SCHMITT3の入力がHになっているので、PORO2は『H』となる。
【0363】
なお、後述する図28のような低電圧検出回路と一体化されたパワーオンリセット回路を、図12の第3実施例の回路などのパワーオンリセット回路として使用することもできる。図9のマイクロコントローラにおいても、LVDH1出力でBGR1を制御しているのは、何らかの負荷素子を使用すれば、低電圧検出回路出力を使用してPOR信号(パワーオンリセット信号)として利用することが可能だからである。
【0364】
図9および図25のように、低電圧検出回路に容量および抵抗(RPOR2)などを追加してPOR信号を発生し、発明のBGR回路の制御に使用することで、チップ上に低電圧検出回路がある場合には、追加素子が少なくてすみ面積を節約できる効果が得られる。
【0365】
図26は、第10実施例のバンドギャップ回路を示す回路図であり、POR回路の他の回路例を示している。
【0366】
図26の第10実施例の回路は、図12の第3実施例の回路におけるパワーオンリセット回路POR1を、抵抗RPOR3,nMOSトランジスタNMPOR3,容量CPOR5および非反転シュミットトリガー回路SCHMITT4で実現したものとなっている。
【0367】
抵抗RPOR3,トランジスタNMPOR3,容量CPOR5および非反転シュミットトリガー回路SCHMITT4でPORO3を発生すること以外は、他の回路例で説明した回路と同じなので、このパワーオンリセット回路の動作についてだけ説明する。
【0368】
電源VDP5の投入直後は、容量CPOR5によりSCHMITT4の入力は『H』となる。これにより、POR回路出力PORO3は『H』となる。VBGRの電位が上昇すると、NMPOR3がONとなり、PORO3が『L』に変化する。このように、図26に示した回路の例でもPOR信号を発生することが可能である。
【0369】
図27は、第11実施例のバンドギャップ回路を示す回路図であり、POR回路のさらなる他の回路例を示している。ここで、図27の回路は、図26のPOR回路でNMPOR3のゲートにVBGRが入力されていたのを、NMPOR4のゲート入力をVDDとした点が異なる。他の部分の構成は、図26の回路と同様である。
【0370】
電源VDP5の投入直後は、容量CPOR5により、SCHMITT4の入力は『H』となる。これにより、POR回路出力PORO3は『H』となる。電源投入後、BGR回路が動作しVBGRの電位が上昇すると、レギュレータ回路も動作しVDDの電位も上昇する。NMPOR4がONとなり、PORO3が『L』に変化する。
【0371】
このように、図27に示した回路の例でも、POR信号を発生することが可能である。すなわち、図26および図27に示すバンドギャップ回路におけるパワーオンリセット回路も、様々なバンドギャップ回路に適用することが可能である。ここで、例えば、図24に示したパワーオンリセット回路と比べて、回路の占有面積を低減したい場合には、図26或いは図27のような構成を採用するのが好ましい。
【0372】
図28は、オフセット調整電圧発生回路の他の例を示す回路図である。なお、回路素子名は、図8のものに対応し、また、回路もほとんど図8と同様なので、異なる部分だけを説明する。
【0373】
図8のオフセット調整電圧発生回路は、補助アンプの入力信号SELAO,SELBOの両方を、スイッチにより電位を選択する回路となっていた。オフセット調整のためには、補助アンプの差動ゲート入力電位の差が重要なので、例えば、SELBOは固定電位とし、SELAOだけを可変としてもよい。
【0374】
図28のオフセット調整電圧発生回路は、SELBOを固定電位とし、SELAOだけを、スイッチSWTA0〜SWTA7(第1スイッチ群)により電位を選択し、その制御をCSELAで行うようになっている。
【0375】
ここで、図8の回路では、SELAO,SELBOの構成が対称なので、寄生容量などが同じとなり、電源投入時などの過渡時にアンバランスが生じない利点がある。一方、図28の回路では、一方の電位を固定電位とするので、素子数を削減できる利点がある。さらに、後述する図31のような回路で補助アンプ入力電位を発生することも可能である。
【0376】
図29は、オフセット調整電圧発生回路のさらなる他の例を示す回路図である。図29において、参照符号RTRIMA1’などRから始まる素子は抵抗を示している。また、符号の与え方などは、図8とほとんど同じなので、図29の回路の考え方および異なる点だけを説明する。
【0377】
図8および図28のオフセット調整電圧発生回路では、抵抗ラダーの所定の点から電位を得ることで、例えば、1mV異なる電位をセレクタ出力(補助アンプの入力信号)SELAOとしていた。
【0378】
図29の回路は、抵抗の分圧比を変更することで、分圧電圧SELAOを変更するようになっている。すなわち、スイッチSWTA0〜SWTA6のどれか1つがONすることで、SELAOとGND間の抵抗値が変化する。例えば、図8の回路でSWTA7を選択していた最も低い電位の発生は、図29の回路では、SWTA0をONすることで実現できる。
【0379】
図29の回路で、少しずつ異なるSELAO電位を発生することも可能である。この場合、図8や図28の回路と異なり、SELAO電位とSELBO電位を同じ抵抗ラダーで同時に発生することができなくなるので、図29の回路をSELAO用とSELBO用に2組用意する必要がある。
【0380】
このように、図29のオフセット調整電圧発生回路は、素子の数は増えることになるが、スイッチSWTA0〜SWTA6がGNDをソース電位として動作するので、この部分の最低動作電圧を下げられる利点がある。
【0381】
図30は、第12実施例のバンドギャップ回路を示す回路図である。前述した図7や図13の回路などでは、オフセット調整を行うための補助アンプの入力信号発生用にRTRIM1でVBGRを分圧し、SELAO,SELBOとしていた。
【0382】
ところで、レギュレータ回路(REG2)の出力電圧VDDを複数の電圧設定とし、例えば、1.9V,1.8V,1.7V,1.2Vなどの電圧から選択できるようにレギュレータ回路を構成することができる。
【0383】
この場合、VBGRの分圧回路は、オフセット調整のためのゲート電圧SELAO,SELBO発生のためだけでなく、レギュレータ回路の出力電圧を複数から選択するためにも利用可能である。
【0384】
図30の第12実施例のバンドギャップ回路は、このような場合の回路例を示すものである。図30の回路が他の回路例と異なるのは、オフセット調整用入力信号発生回路がVTRIMG2となっており、分圧抵抗がRTRIM2で示されている。さらに、レギュレータ回路REG2の基準電圧が、前述した図9のようにVBGRとなっているのではなく、VBGRを分圧したVREFとなっている。
【0385】
次に、第12実施例のバンドギャップ回路が他の回路例と異なる部分を説明する。図29において、他の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。同じ名称を与えた部分の機能および動作は、既に説明しているので、これらの部分の説明は省略する。
【0386】
まず、図30におけるレギュレータ回路REG2について説明する。ここで、レギュレータ回路REG2で発生するVDDの電圧は1.8Vに限定されるものではない。すなわち、例えば、1.9Vを発生してより高速に内部回路を動作させたい場合、或いは、1.2V程度の電圧までVDDを下げて待機時のサブスレッショルドリーク電流を削減したいなどの場合がある。
【0387】
図30では、例えば、1.9V,1.8V,1.7Vおよび1.2Vの4つの電圧を選択して発生することができるレギュレータ回路の例を示している。例えば、VREFが1.2Vの場合には、REG2で分圧回路を構成する抵抗RR1’とRR2’が66kオームと114kオームとなっているので、VDDの電位は、(180k/114k)×1.2V=1.89Vとなる。
【0388】
また、例えば、1.8Vを発生する場合には、VREFの電位を分圧抵抗RTRIM2で分圧し、抵抗RR1’とRR2’で決まるVREFとVDDの関係から1.8Vが出力されるようなVREF電位を供給すればよい。
【0389】
具体的には、(180k/114k)×1.14V=1.8Vとなるので、RTRIM2でVBGRを分圧し、1.14VをREG2に供給することにより、1.9Vを発生したのと同じRR1’とRR2’で、REG2の出力を1.8Vとすることができる。
【0390】
同様に、VDDを1.7Vとしたいときには、VREF=1.7V×(114k/180k)=1.077Vとすればよい。
【0391】
また、VDDを1.2Vとしたいときには、VREF=1.2V×(114k/180k)=0.76Vとすればよい。
【0392】
このように、VDDの出力電圧設定を複数用意するときには、VBGRを分圧する抵抗列は、補助アンプAMPBS1の入力信号発生に利用するだけでなく、VDDの電位設定にも利用することができる。これにより、それぞれを単独に用意する場合に比べて、回路面積を削減することができ、また、VBGRの分圧回路での消費電流が増加しない効果が得られる。
【0393】
図31は、オフセット調整電圧発生回路のさらなる他の例を示す回路図であり、上述した図30のVTRIMG2のより具体的な回路例を示すものである。なお、図31の回路においても、前述した図8と同様に、SELAO,SELBOの電位は、600mV付近の電位を1mV刻みで8通り出力する回路構成となっている。また、制御信号CSELA,CSELBでSELAO,SELBOの電位を選択することも同様である。
【0394】
さらに、図31では、上述したVREFに必要な出力電位1.2V,1.14V,1.077Vおよび0.76Vを、同じ抵抗ラダーで発生するようになっている。具体的に、図31に示されるように、各抵抗素子の抵抗値を設定することにより、必要なVREF電圧(1.2V,1.14V,1.077V,0.76V)を発生することができる。
【0395】
すなわち、抵抗RVR1,RVR2,RVR3,RVR4のように分圧電圧を設計し、スイッチSWVR3,SWVR2,SWVR1,SWVR0により必要なVREFを発生することができる。
【0396】
なお、スイッチSWVR0〜SWVR3の選択は、制御信号CVREFにより、どれか1つのスイッチだけONとすればよい。また、1.2V以下の電圧を、VBGRを分圧する抵抗ラダーで任意に発生できるのは明らかなので、SELAOの電位発生,SELBOの電位発生およびVREFの電位発生を1つのラダー抵抗で行うことができるのは明らかであろう。
【0397】
以上において、図31における各抵抗素子の抵抗値は、単なる例であり、様々に変更することができるのはいうまでもない。
【0398】
このように、図30および図31のような回路を採用することにより、前述した各実施例のバンドギャップ回路の効果に加えて、レギュレータ回路の電圧設定を、分圧抵抗の面積を増加させることなく実現することが可能である。
【0399】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
(付記1)
第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、
前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、
前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、
前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【0400】
(付記2)
付記1に記載の基準電圧回路おいて、
前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、
前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を含み、
前記第2増幅器は、1段構成の第3アンプ回路を有し、
前記第3アンプ回路の電流出力は、前記第1アンプ回路の前記入力差動回路の2つの電流出力に加算されることを特徴とする基準電圧回路。
【0401】
(付記3)
付記1または2に記載の基準電圧回路おいて、
前記第1pn接合素子は第1PNPトランジスタであり、前記第2pn接合素子は第2PNPトランジスタであり、前記第1負荷素子は第1抵抗であり、前記第2負荷素子は第2抵抗であり、前記第3負荷素子は第3抵抗であり、前記第4負荷素子は負荷トランジスタであり、
前記第1PNPトランジスタおよび前記第2PNPトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第1および第2入力端子間のオフセット電圧が相殺されるように、前記第3および第4入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
【0402】
(付記4)
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第4入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。
【0403】
(付記5)
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【0404】
(付記6)
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第1抵抗群と、
該第1抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第2抵抗群と、
前記第2抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【0405】
(付記7)
付記4〜6のいずれか1項に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第3および第4入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。
【0406】
(付記8)
付記7項に記載の基準電圧回路おいて、
電源投入時に、パワーオンリセット回路の出力を使用して前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とすることを特徴とする基準電圧回路。
【0407】
(付記9)
付記1〜8のいずれか1項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【0408】
(付記10)
付記9に記載の半導体集積回路において、さらに、
前記オフセット調整電圧発生回路における前記スイッチを制御し、前記第3および第4入力端子に入力する電圧を調整して、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
【0409】
(付記11)
付記10に記載の半導体集積回路において、
前記不揮発性メモリは、フラッシュメモリであり、
該フラッシュメモリには、前記レギュレータ回路で発生した前記内部電圧が印加され、
前記レギュレータ回路の基準電圧は、前記基準電圧回路の出力電圧であることを特徴とする半導体集積回路。
【0410】
(付記12)
付記11に記載の半導体集積回路において、さらに、
パワーオンリセット回路を有し、該パワーオンリセット回路は、電源投入時に、前記基準電圧回路における前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とするためにも使用されることを特徴とする半導体集積回路。
【0411】
(付記13)
付記12項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
電源投入時に、前記基準電圧回路における前記第1PNPトランジスタのエミッタ電位が0Vに留まらないように制御するスタートアップ回路の信号を利用することを特徴とする半導体集積回路。
【0412】
(付記14)
付記13項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
前記基準電圧回路の出力電圧に基づいて前記レギュレータ回路で発生した前記内部電圧を利用することを特徴とする半導体集積回路。
【0413】
(付記15)
付記9〜14のいずれか1項に記載の半導体集積回路おいて、
前記レギュレータ回路は、前記基準電圧回路における前記オフセット調整電圧発生回路からの電圧を使用することを特徴とする半導体集積回路。
【符号の説明】
【0414】
AMPBM1 メインアンプ(主アンプ:第1増幅器)
AMPBS1 オフセット調整用補助アンプ(補助アンプ:第2増幅器)
BGR,BGR1 バンドギャップ回路
CMP1,CMP2 コンパレータ回路
CO1 安定化容量
C*(Cで始まる素子名) 容量
EAMP1 誤差アンプ
FLASH1 フラッシュメモリ
LOGIC1 論理回路
LVDH1,LVDL1 低電圧検出回路
MCU,MCU1 マイクロコントローラ
NM*(NMで始まる素子名) nMOSトランジスタ
PMO1 pMOS出力トランジスタ
PM*(PMで始まる素子名) pMOSトランジスタ
Q1 PNPトランジスタ(第1トランジスタ:第1pn接合素子)
Q2 PNPトランジスタ(第2トランジスタ:第2pn接合素子)
R1 抵抗(第1抵抗:第1負荷素子)
R2 抵抗(第2抵抗:第2負荷素子)
R3 抵抗(第3抵抗:第3負荷素子)
REG1,REG2 レギュレータ回路
RR1,RR2,RL1〜RL4 抵抗
R*(Rで始まる素子名) 抵抗
VBGR 基準電圧回路(基準電圧)
VTRIMG1 オフセット調整電圧発生回路
【特許請求の範囲】
【請求項1】
第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、
前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、
前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、
前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【請求項2】
請求項1に記載の基準電圧回路おいて、
前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、
前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を含み、
前記第2増幅器は、1段構成の第3アンプ回路を有し、
前記第3アンプ回路の電流出力は、前記第1アンプ回路の前記入力差動回路の2つの電流出力に加算されることを特徴とする基準電圧回路。
【請求項3】
請求項1または2に記載の基準電圧回路おいて、
前記第1pn接合素子は第1PNPトランジスタであり、前記第2pn接合素子は第2PNPトランジスタであり、前記第1負荷素子は第1抵抗であり、前記第2負荷素子は第2抵抗であり、前記第3負荷素子は第3抵抗であり、前記第4負荷素子は負荷トランジスタであり、
前記第1PNPトランジスタおよび前記第2PNPトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第1および第2入力端子間のオフセット電圧が相殺されるように、前記第3および第4入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
【請求項4】
請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第4入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。
【請求項5】
請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【請求項6】
請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第1抵抗群と、
該第1抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第2抵抗群と、
前記第2抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【請求項7】
請求項4〜6のいずれか1項に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第3および第4入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。
【請求項8】
請求項7項に記載の基準電圧回路おいて、
電源投入時に、パワーオンリセット回路の出力を使用して前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とすることを特徴とする基準電圧回路。
【請求項9】
請求項1〜8のいずれか1項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【請求項10】
請求項9に記載の半導体集積回路において、さらに、
前記オフセット調整電圧発生回路における前記スイッチを制御し、前記第3および第4入力端子に入力する電圧を調整して、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
【請求項1】
第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、
前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、
前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、
前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【請求項2】
請求項1に記載の基準電圧回路おいて、
前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、
前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を含み、
前記第2増幅器は、1段構成の第3アンプ回路を有し、
前記第3アンプ回路の電流出力は、前記第1アンプ回路の前記入力差動回路の2つの電流出力に加算されることを特徴とする基準電圧回路。
【請求項3】
請求項1または2に記載の基準電圧回路おいて、
前記第1pn接合素子は第1PNPトランジスタであり、前記第2pn接合素子は第2PNPトランジスタであり、前記第1負荷素子は第1抵抗であり、前記第2負荷素子は第2抵抗であり、前記第3負荷素子は第3抵抗であり、前記第4負荷素子は負荷トランジスタであり、
前記第1PNPトランジスタおよび前記第2PNPトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第1および第2入力端子間のオフセット電圧が相殺されるように、前記第3および第4入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
【請求項4】
請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第4入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。
【請求項5】
請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【請求項6】
請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第1抵抗群と、
該第1抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第2抵抗群と、
前記第2抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
【請求項7】
請求項4〜6のいずれか1項に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第3および第4入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。
【請求項8】
請求項7項に記載の基準電圧回路おいて、
電源投入時に、パワーオンリセット回路の出力を使用して前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とすることを特徴とする基準電圧回路。
【請求項9】
請求項1〜8のいずれか1項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【請求項10】
請求項9に記載の半導体集積回路において、さらに、
前記オフセット調整電圧発生回路における前記スイッチを制御し、前記第3および第4入力端子に入力する電圧を調整して、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図2】
【図3】
【図4】
【図5】
【図6】
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【図9】
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【図11】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
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【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【公開番号】特開2011−198093(P2011−198093A)
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願番号】特願2010−64668(P2010−64668)
【出願日】平成22年3月19日(2010.3.19)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願日】平成22年3月19日(2010.3.19)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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