増幅器
【課題】動作周波数における特性劣化を抑えつつ、特定周波数における不要発振を抑制して安定した動作を行う増幅器を提供する。
【解決手段】ソース接地アンプを構成する第1のFETと、ゲート接地アンプを構成する第2のFETがカスコード接続し、第1のFETのゲート端子から入力した信号を第2のFETのソース端子から出力する増幅器で、第1のFETのドレイン端子と第2のFETのソース端子との間に、発振を防止する周波数における第1のFETのドレイン端子の負荷インピーダンスが、出力インピーダンスよりショートに近づくように設計された発振防止回路を備える。
【解決手段】ソース接地アンプを構成する第1のFETと、ゲート接地アンプを構成する第2のFETがカスコード接続し、第1のFETのゲート端子から入力した信号を第2のFETのソース端子から出力する増幅器で、第1のFETのドレイン端子と第2のFETのソース端子との間に、発振を防止する周波数における第1のFETのドレイン端子の負荷インピーダンスが、出力インピーダンスよりショートに近づくように設計された発振防止回路を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、増幅器に係り、特に、高周波信号を扱う無線通信機等に用いられ、半導体集積回路化に適したものであって、動作特性の安定性向上等を図ったものに関する。
【背景技術】
【0002】
従来、この種の増幅器として、エンハンスメント型電界効果トランジスタ(以下、FETという)で構成された増幅器が知られている。図12は、従来のこの種の増幅器である。
【0003】
高周波信号増幅用のFET9のゲート端子(G1)は、第1のゲート電圧供給用抵抗4を介して第1のゲート電圧供給端子5に接続されるとともに、DCカットキャパシタ3の一端に接続され、DCカットキャパシタ3の他端は入力インピーダンス整合回路2を介して高周波信号入力端子1に接続されている。またFET9のソース端子(S1)は、ソースインダクタ11を介して接地されており、ドレイン端子(D1)は、FET10のソース端子(S2)に接続されることによって、FET9とFET10は、カスコードアンプを構成している。FET10のゲート端子(G2)は、バイパスキャパシタ8を介して接地されるとともに、第2のゲート電圧供給用抵抗7を介して第2のゲート電圧供給端子6に接続されている。FET10のドレイン端子(D2)は、出力インピーダンス整合回路12の一端に接続され、出力インピーダンス整合回路12の他端は、DCカットキャパシタ15を介して高周波信号出力端子16に接続されるとともに、チョークインダクタ13を介して電源電圧供給端子14に接続されている(特許文献1、図6)。
【0004】
このような構成の増幅器では、FET9のソース端子(S1)に接続されるソースインダクタ11により、信号増幅を行いたい周波数(以下、動作周波数という)においてFET9のゲート端子(G1)の共役反射係数と雑音最小となる最適信号源反射係数が近接するため、入力整合と雑音整合を両立した増幅器が実現される。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−228149号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、動作周波数より高い特定周波数を含む信号が、FET9に入力し増幅されると、FET10のソース端子(S2)で反射し、FET9のゲート−ドレイン間の寄生容量を介して高周波信号入力端子より出力され、負性抵抗成分を持ち、特定周波数で不要発振を招く場合がある。
【0007】
図13は、従来の増幅器の高周波信号入力端子1から観察した反射特性S11の周波数特性を示しており、周波数18.39GHzに不要発振があることがわかる。図14は、従来の増幅器の安定係数kファクターの周波数特性を示す図で、周波数18.39GHzで、kファクターが1以下となり、不安定な動作であることがわかる。
【0008】
本発明は、上記問題点を解消し、動作周波数における特性劣化を抑えつつ、特定周波数における不要発振を抑制して安定した動作を行う増幅器を提供するものである。
【課題を解決するための手段】
【0009】
上記目的を達成するため、本願請求項1に係る発明は、ソース接地アンプを構成する第1の電界効果トランジスタと、ゲート接地アンプを構成する第2の電界効果トランジスタがカスコード接続し、前記第1の電界効果トランジスタのゲート端子から入力した信号を前記第2の電界効果トランジスタのソース端子から出力する増幅器において、前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との間に、発振防止回路を備え、発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記発振防止回路の回路定数が設定されていることを特徴とする。
【0010】
本願請求項2に係る発明は、請求項1記載の増幅器において、前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との相互の接続点に容量素子の一端が接続され、他端がインダクタンス素子を介して接地されており、発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする。
【0011】
本願請求項3に係る発明は、請求項1記載の増幅器において、前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子にインダクタンス素子の一端および容量素子の一端を接続し、前記インダクタンス素子の他端が前記第2の電界効果トランジスタのソース端子に接続され、前記容量素子の他端が接地されており、発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする。
【発明の効果】
【0012】
本発明によれば、動作周波数における小信号電力利得や入出力VSWRの劣化を抑えつつ、発振を防止したい周波数における不要発振を抑制し、安定性を改善させた増幅器を提供できる。
【図面の簡単な説明】
【0013】
【図1】本発明の第1の実施形態の説明図である。
【図2】本発明の第2の実施形態の説明図である。
【図3】本発明の第1の実施例の説明図である。
【図4】本発明の第1の実施例の発振を防止する周波数におけるインピーダンス特性を説明する図である。
【図5】本発明の第1の実施例の動作周波数におけるインピーダンス特性を説明する図である。
【図6】本発明の第1の実施例における反射特性S11の周波数特性を説明する図である。
【図7】本発明の第1の実施例におけるkファクターの周波数特性を説明する図である。
【図8】本発明の第1の実施例における小信号電力利得の周波数特性を説明する図である。
【図9】本発明の第1の実施例における入力VSWRと出力VSWRの周波数特性を説明する図である。
【図10】本発明の第2の実施例を説明する図である。
【図11】本発明の第3の実施例を説明する図である。
【図12】従来例のこの種の増幅器を図である。
【図13】従来例における反射特性S11の周波数特性を説明する図である。
【図14】従来例におけるkファクターの周波数特性を説明する図である。
【図15】従来例における小信号電力利得の周波数特性を説明する図である。
【図16】従来例における入力VSWRと出力VSWRの周波数特性を説明する図である。
【発明を実施するための形態】
【0014】
本願発明は、ソース接地アンプを構成する第1の電界効果トランジスタで入力信号が増幅された後、ゲート接地アンプを構成する第2の電界効果トランジスタのソース端子で反射され、第1の電界効果トランジスタのゲート−ドレイン間の寄生容量を介して高周波信号入出力端子から出力され、負性抵抗成分を持つことにより、動作周波数より高い特定周波数の不要な発振が発生するという課題を解決するため、第1の電界効果トランジスタのドレイン端子のインピーダンス特性を所望の特性とする発振防止回路を備えることを発明の主要部とするものである。このようにドレイン端子の特性を所望の特性に設定することは、通常は行われないものである。以下、本発明の実施形態について図1および図2を用いて説明する。なお、所望の特性の発振防止回路を実現するために、発振防止回路を構成する回路定数は、適宜設定されるものである。また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
【0015】
図1は本発明の第1の実施形態の説明図である。図1において100は高周波信号入力端子、101はソース接地アンプを構成するエンハンスメント型の第1の電界効果トランジスタ、102はゲート接地アンプを構成するエンハンスメント型の第2の電界効果トランジスタ、103はバイパスキャパシタ、104はゲート電圧供給端子、105は高周波信号出力端子、106は発振防止回路である。
【0016】
図1に示すように、第1の電界効果トランジスタ101は、ゲート端子が高周波信号入力端子100に、ソース端子が接地にそれぞれ接続している。またドレイン端子は、第2の電界効果トランジスタ102のソース端子に接続している。この第2の電界効果トランジスタ102のゲート端子にはゲート電圧供給端子104からゲート電圧が供給されるとともに、バイパスキャパシタ103を介して接地に接続されている。そして、第1の電界効果トランジスタ101のドレイン端子と第2の電界効果トランジスタ102ソース端子との接続点と接地との間に、発振防止回路106が接続されている。
【0017】
ここで本発明では、発振を防止する周波数において、第1の電界効果トランジスタのドレイン端子の負荷インピーダンスを、このドレイン端子の出力インピーダンスよりショートに近づけるように、発振防止回路106の回路定数を設定している。
【0018】
そのように構成すると、発振を防止したい所望の周波数の信号は、発振防止回路106により低減することができる一方、動作周波数の信号は、発振防止回路106の影響を受けず、発振防止効果の高い増幅器を得ることができる。
【0019】
図2は、本発明の第2の実施形態の説明図である。図1と比較して、発振防止回路106の接続が相違する。即ち、第1の電界効果トランジスタ101のドレイン端子は、発振防止回路106を介して第2の電界効果トランジスタ102のソース端子に接続する構成となっている。
【0020】
このように構成しても、発振を防止する周波数において、第1の電界効果トランジスタのドレイン端子の負荷インピーダンスを、このドレイン端子の出力インピーダンスよりショートに近づけるように発振防止回路106の回路定数を設定することで、発振を防止したい周波数の信号は、発振防止回路106により低減することができる一方、動作周波数の信号は、発振防止回路106の影響を受けず、発振防止効果の高い増幅器を得ることができる。以下、発振防止回路106を構成する素子の回路定数の設定について、具体的に説明する。
【実施例1】
【0021】
図3は、本発明の第1の実施例の説明図である。図3に示すように、FET9(第1の電界効果トランジスタに相当)のゲート端子(G1)は、第1のゲート電圧供給用抵抗4を介して第1のゲート電圧供給端子5に接続されている。また、FET9のゲート端子(G1)は、DCカットキャパシタ3の一端に接続され、DCカットキャパシタ3の他端は、入力インピーダンス整合回路2を介して、高周波信号入力端子1に接続されている。
【0022】
一方、FET9のソース端子(S1)は、ソースインダクタ11を介して接地されており、ドレイン端子(D1)は、FET10(第2の電界効果トランジスタに相当)のソース端子(S2)に接続されることによって、FET9とFET10は、カスコードアンプを構成する。FET10のゲート端子(G2)は、バイパスキャパシタ8を介して接地されるとともに、第2のゲート電圧供給用抵抗7を介して第2のゲート電圧供給端子6に接続されている。FET10のドレイン端子(D2)は、出力インピーダンス整合回路12の一端が接続され、出力インピーダンス整合回路12の他端は、DCカットキャパシタ15を介して高周波信号出力端子16に接続されるとともに、チョークインダクタ13を介して電源電圧供給端子14に接続されている。
【0023】
FET9のドレイン端子(D1)とFET10のソース端子(S2)の相互の接続点に、発振防止回路用キャパシタ17の一端が接続され、その他端は発振防止回路用インダクタ18を介して接地される。この発振防止回路用キャパシタ17と発振防止回路用インダクタ18からなる回路が発振防止回路106となる。
【0024】
このような構造の増幅器において、一例として、動作周波数を1.58GHzとし、発振を防止したい周波数を18.39GHzとする。その場合、発振防止回路用キャパシタ17を0.6pF、発振防止回路用インダクタ18を0.18nHに設定する。ここで図3に示すように、FET9の出力インピーダンスをZout1、FET9の負荷インピーダンスをZL1とする。
【0025】
図4は発振を防止したい周波数18.39GHzにおける出力インピーダンスZout1と負荷インピーダンスZL1の特性を示した図で、図5は動作周波数1.58GHzにおける発振防止回路の有無による負荷インピーダンスZL1の特性を示したものである。図4より、発振を防止したい周波数18.39GHzにおける負荷インピーダンスZL1は出力インピーダンスZout1よりショートに近い値となり、図5より、動作周波数1.58GHzにおける負荷インピーダンスZL1は発振防止回路の有無に依らずほとんど変化しないことがわかる。
【0026】
このように設定された増幅器の高周波特性を以下に説明する。図6は、高周波信号入力端子1より観測した反射特性S11の周波数特性を示す図である。同様の従来例の特性図である図12と比較すると、発振を防止したい周波数18.39GHzにおいて、従来例は反射特性S11が正の値となり、不要発振を起こしているのに対し、本実施例では、不要発振が起きていないことがわかる。さらに本実施例では、発振を防止したい周波数18.39GHzだけでなく30GHzまでの周波数範囲において、反射特性S11は負の値となり、不要発振が抑制されていることわかる。
【0027】
図7は、安定係数kファクターの周波数特性を示す図である。同様の従来例の特性図である図13と比較すると、発振を防止したい周波数18.39GHzにおいて、従来例はkファクターが1以下となっているのに対し、本実施例では、kファクターが1以上となっており、不要発振がおきにくいことがわかる。さらに本実施例では、発振を防止したい周波数18.39GHzだけでなく30GHzまでの周波数範囲において、kファクターが1以上となり、安定性が改善されていることがわかる。
【0028】
一方図8は、小信号電力利得の周波数特性である。同様の従来例の特性図である図14と比較すると、動作周波数における小信号電力利得はほぼ同等であることがわかる。
【0029】
さらに図9は、入出力VSWRの周波数特性を示す図である。同様の従来例の特性図である図15と比較すると、動作周波数における入出力VSWRはほぼ同等であることがわかる。
【0030】
このように本発明の発振防止回路は、発振を防止したい周波数の信号レベルは発振防止回路により低減され、FET9のゲート−ドレイン間の寄生容量を介して高周波信号入力端子に反射する信号レベルは抑制しつつ、発振防止回路は動作周波数における出力インピーダンスにほとんど影響を与えない構成とすることができる。その結果、広い周波数範囲で発振防止の効果が明確にありながらも、動作周波数における特性の劣化はほとんどみられないことが確認された。
【実施例2】
【0031】
図10は、本発明の第2の実施例の説明図である。図10に示すように、本実施例の発振防止回路106は、FET9のドレイン端子(D1)に、発振防止回路用キャパシタ17の一端と、発振防止回路用インダクタ18の一端が接続されている。そして発振防止回路用キャパシタ17の他端は接地され、発振防止回路用インダクタ18の他端は、FET10のソース端子(S2)に接続する構成となっている。
【0032】
第1の実施例同様、このような構造の増幅器において、一例として、動作周波数を1.58GHzとし、発振を防止したい周波数を18.39GHzとする。その場合、発振防止回路用キャパシタ17を0.4pF、発振防止回路用インダクタ18を0.3nHに設定する。
【0033】
ここで図10に示すように、FET9の出力インピーダンスをZout1、FET9の負荷インピーダンスをZL1とすると、発振を防止したい周波数18.39GHzにおける負荷インピーダンスZL1は出力インピーダンスZout1よりショートに近い値となり、かつ、動作周波数1.58GHzにおける負荷インピーダンスZL1は発振防止回路の有無に依らずほとんど変化しないように構成することができる。
【実施例3】
【0034】
図11は、本発明の第3の実施例の説明図である。図11に示すように本実施例では、第1の実施例で説明した発振防止回路用インダクタ18の代わりに、ボンディングワイヤ19のインダクタンスを利用して構成している。ボンディングワイヤ19を発振防止回路の構成要素とすると、発振防止回路を小型化できるという利点がある。
【0035】
ボンディングワイヤ19を用いた場合、ボンディングワイヤ19の長さが決まれば、そのインダクタンスも一定とすることができる。従って前述の実施例同様、動作周波数を1.58GHzとし、発振を防止したい周波数を18.39GHzとすると、発振防止回路用キャパシタ17を0.6pF、ボンディングワイヤ19のインダクタンスが0.18nHに設定する。
【0036】
ここで図11に示すように、FET9の出力インピーダンスをZout1、FET9の負荷インピーダンスをZL1とすると、発振を防止したい周波数18.39GHzにおける負荷インピーダンスZL1は出力インピーダンスZout1よりショートに近い値となり、かつ、動作周波数1.58GHzにおける負荷インピーダンスZL1は発振防止回路の有無に依らずほとんど変化しないように構成することができる。
【符号の説明】
【0037】
1:高周波信号入力端子、2:入力インピーダンス整合回路、3,15:DCカットキャパシタ、4,7:ゲート電圧供給用抵抗、5,6:ゲート電圧供給端子、9,10:FET、8:バイパスキャパシタ、11:ソースインダクタ、12:出力インピーダンス整合回路、13:チョークインダクタ、14:電源電圧供給端子、16:高周波信号出力端子、17:発振防止回路用キャパシタ、18:発振防止回路用インダクタ、19:ボンディングワイヤ、100:高周波信号入力端子、101:第1の電界効果トランジスタ、102:第2の電界効果トランジスタ、103:バイパスキャパシタ、104:ゲート電圧供給端子、105:高周波信号出力端子、106:発振防止回路
【技術分野】
【0001】
本発明は、増幅器に係り、特に、高周波信号を扱う無線通信機等に用いられ、半導体集積回路化に適したものであって、動作特性の安定性向上等を図ったものに関する。
【背景技術】
【0002】
従来、この種の増幅器として、エンハンスメント型電界効果トランジスタ(以下、FETという)で構成された増幅器が知られている。図12は、従来のこの種の増幅器である。
【0003】
高周波信号増幅用のFET9のゲート端子(G1)は、第1のゲート電圧供給用抵抗4を介して第1のゲート電圧供給端子5に接続されるとともに、DCカットキャパシタ3の一端に接続され、DCカットキャパシタ3の他端は入力インピーダンス整合回路2を介して高周波信号入力端子1に接続されている。またFET9のソース端子(S1)は、ソースインダクタ11を介して接地されており、ドレイン端子(D1)は、FET10のソース端子(S2)に接続されることによって、FET9とFET10は、カスコードアンプを構成している。FET10のゲート端子(G2)は、バイパスキャパシタ8を介して接地されるとともに、第2のゲート電圧供給用抵抗7を介して第2のゲート電圧供給端子6に接続されている。FET10のドレイン端子(D2)は、出力インピーダンス整合回路12の一端に接続され、出力インピーダンス整合回路12の他端は、DCカットキャパシタ15を介して高周波信号出力端子16に接続されるとともに、チョークインダクタ13を介して電源電圧供給端子14に接続されている(特許文献1、図6)。
【0004】
このような構成の増幅器では、FET9のソース端子(S1)に接続されるソースインダクタ11により、信号増幅を行いたい周波数(以下、動作周波数という)においてFET9のゲート端子(G1)の共役反射係数と雑音最小となる最適信号源反射係数が近接するため、入力整合と雑音整合を両立した増幅器が実現される。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−228149号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、動作周波数より高い特定周波数を含む信号が、FET9に入力し増幅されると、FET10のソース端子(S2)で反射し、FET9のゲート−ドレイン間の寄生容量を介して高周波信号入力端子より出力され、負性抵抗成分を持ち、特定周波数で不要発振を招く場合がある。
【0007】
図13は、従来の増幅器の高周波信号入力端子1から観察した反射特性S11の周波数特性を示しており、周波数18.39GHzに不要発振があることがわかる。図14は、従来の増幅器の安定係数kファクターの周波数特性を示す図で、周波数18.39GHzで、kファクターが1以下となり、不安定な動作であることがわかる。
【0008】
本発明は、上記問題点を解消し、動作周波数における特性劣化を抑えつつ、特定周波数における不要発振を抑制して安定した動作を行う増幅器を提供するものである。
【課題を解決するための手段】
【0009】
上記目的を達成するため、本願請求項1に係る発明は、ソース接地アンプを構成する第1の電界効果トランジスタと、ゲート接地アンプを構成する第2の電界効果トランジスタがカスコード接続し、前記第1の電界効果トランジスタのゲート端子から入力した信号を前記第2の電界効果トランジスタのソース端子から出力する増幅器において、前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との間に、発振防止回路を備え、発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記発振防止回路の回路定数が設定されていることを特徴とする。
【0010】
本願請求項2に係る発明は、請求項1記載の増幅器において、前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との相互の接続点に容量素子の一端が接続され、他端がインダクタンス素子を介して接地されており、発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする。
【0011】
本願請求項3に係る発明は、請求項1記載の増幅器において、前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子にインダクタンス素子の一端および容量素子の一端を接続し、前記インダクタンス素子の他端が前記第2の電界効果トランジスタのソース端子に接続され、前記容量素子の他端が接地されており、発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする。
【発明の効果】
【0012】
本発明によれば、動作周波数における小信号電力利得や入出力VSWRの劣化を抑えつつ、発振を防止したい周波数における不要発振を抑制し、安定性を改善させた増幅器を提供できる。
【図面の簡単な説明】
【0013】
【図1】本発明の第1の実施形態の説明図である。
【図2】本発明の第2の実施形態の説明図である。
【図3】本発明の第1の実施例の説明図である。
【図4】本発明の第1の実施例の発振を防止する周波数におけるインピーダンス特性を説明する図である。
【図5】本発明の第1の実施例の動作周波数におけるインピーダンス特性を説明する図である。
【図6】本発明の第1の実施例における反射特性S11の周波数特性を説明する図である。
【図7】本発明の第1の実施例におけるkファクターの周波数特性を説明する図である。
【図8】本発明の第1の実施例における小信号電力利得の周波数特性を説明する図である。
【図9】本発明の第1の実施例における入力VSWRと出力VSWRの周波数特性を説明する図である。
【図10】本発明の第2の実施例を説明する図である。
【図11】本発明の第3の実施例を説明する図である。
【図12】従来例のこの種の増幅器を図である。
【図13】従来例における反射特性S11の周波数特性を説明する図である。
【図14】従来例におけるkファクターの周波数特性を説明する図である。
【図15】従来例における小信号電力利得の周波数特性を説明する図である。
【図16】従来例における入力VSWRと出力VSWRの周波数特性を説明する図である。
【発明を実施するための形態】
【0014】
本願発明は、ソース接地アンプを構成する第1の電界効果トランジスタで入力信号が増幅された後、ゲート接地アンプを構成する第2の電界効果トランジスタのソース端子で反射され、第1の電界効果トランジスタのゲート−ドレイン間の寄生容量を介して高周波信号入出力端子から出力され、負性抵抗成分を持つことにより、動作周波数より高い特定周波数の不要な発振が発生するという課題を解決するため、第1の電界効果トランジスタのドレイン端子のインピーダンス特性を所望の特性とする発振防止回路を備えることを発明の主要部とするものである。このようにドレイン端子の特性を所望の特性に設定することは、通常は行われないものである。以下、本発明の実施形態について図1および図2を用いて説明する。なお、所望の特性の発振防止回路を実現するために、発振防止回路を構成する回路定数は、適宜設定されるものである。また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
【0015】
図1は本発明の第1の実施形態の説明図である。図1において100は高周波信号入力端子、101はソース接地アンプを構成するエンハンスメント型の第1の電界効果トランジスタ、102はゲート接地アンプを構成するエンハンスメント型の第2の電界効果トランジスタ、103はバイパスキャパシタ、104はゲート電圧供給端子、105は高周波信号出力端子、106は発振防止回路である。
【0016】
図1に示すように、第1の電界効果トランジスタ101は、ゲート端子が高周波信号入力端子100に、ソース端子が接地にそれぞれ接続している。またドレイン端子は、第2の電界効果トランジスタ102のソース端子に接続している。この第2の電界効果トランジスタ102のゲート端子にはゲート電圧供給端子104からゲート電圧が供給されるとともに、バイパスキャパシタ103を介して接地に接続されている。そして、第1の電界効果トランジスタ101のドレイン端子と第2の電界効果トランジスタ102ソース端子との接続点と接地との間に、発振防止回路106が接続されている。
【0017】
ここで本発明では、発振を防止する周波数において、第1の電界効果トランジスタのドレイン端子の負荷インピーダンスを、このドレイン端子の出力インピーダンスよりショートに近づけるように、発振防止回路106の回路定数を設定している。
【0018】
そのように構成すると、発振を防止したい所望の周波数の信号は、発振防止回路106により低減することができる一方、動作周波数の信号は、発振防止回路106の影響を受けず、発振防止効果の高い増幅器を得ることができる。
【0019】
図2は、本発明の第2の実施形態の説明図である。図1と比較して、発振防止回路106の接続が相違する。即ち、第1の電界効果トランジスタ101のドレイン端子は、発振防止回路106を介して第2の電界効果トランジスタ102のソース端子に接続する構成となっている。
【0020】
このように構成しても、発振を防止する周波数において、第1の電界効果トランジスタのドレイン端子の負荷インピーダンスを、このドレイン端子の出力インピーダンスよりショートに近づけるように発振防止回路106の回路定数を設定することで、発振を防止したい周波数の信号は、発振防止回路106により低減することができる一方、動作周波数の信号は、発振防止回路106の影響を受けず、発振防止効果の高い増幅器を得ることができる。以下、発振防止回路106を構成する素子の回路定数の設定について、具体的に説明する。
【実施例1】
【0021】
図3は、本発明の第1の実施例の説明図である。図3に示すように、FET9(第1の電界効果トランジスタに相当)のゲート端子(G1)は、第1のゲート電圧供給用抵抗4を介して第1のゲート電圧供給端子5に接続されている。また、FET9のゲート端子(G1)は、DCカットキャパシタ3の一端に接続され、DCカットキャパシタ3の他端は、入力インピーダンス整合回路2を介して、高周波信号入力端子1に接続されている。
【0022】
一方、FET9のソース端子(S1)は、ソースインダクタ11を介して接地されており、ドレイン端子(D1)は、FET10(第2の電界効果トランジスタに相当)のソース端子(S2)に接続されることによって、FET9とFET10は、カスコードアンプを構成する。FET10のゲート端子(G2)は、バイパスキャパシタ8を介して接地されるとともに、第2のゲート電圧供給用抵抗7を介して第2のゲート電圧供給端子6に接続されている。FET10のドレイン端子(D2)は、出力インピーダンス整合回路12の一端が接続され、出力インピーダンス整合回路12の他端は、DCカットキャパシタ15を介して高周波信号出力端子16に接続されるとともに、チョークインダクタ13を介して電源電圧供給端子14に接続されている。
【0023】
FET9のドレイン端子(D1)とFET10のソース端子(S2)の相互の接続点に、発振防止回路用キャパシタ17の一端が接続され、その他端は発振防止回路用インダクタ18を介して接地される。この発振防止回路用キャパシタ17と発振防止回路用インダクタ18からなる回路が発振防止回路106となる。
【0024】
このような構造の増幅器において、一例として、動作周波数を1.58GHzとし、発振を防止したい周波数を18.39GHzとする。その場合、発振防止回路用キャパシタ17を0.6pF、発振防止回路用インダクタ18を0.18nHに設定する。ここで図3に示すように、FET9の出力インピーダンスをZout1、FET9の負荷インピーダンスをZL1とする。
【0025】
図4は発振を防止したい周波数18.39GHzにおける出力インピーダンスZout1と負荷インピーダンスZL1の特性を示した図で、図5は動作周波数1.58GHzにおける発振防止回路の有無による負荷インピーダンスZL1の特性を示したものである。図4より、発振を防止したい周波数18.39GHzにおける負荷インピーダンスZL1は出力インピーダンスZout1よりショートに近い値となり、図5より、動作周波数1.58GHzにおける負荷インピーダンスZL1は発振防止回路の有無に依らずほとんど変化しないことがわかる。
【0026】
このように設定された増幅器の高周波特性を以下に説明する。図6は、高周波信号入力端子1より観測した反射特性S11の周波数特性を示す図である。同様の従来例の特性図である図12と比較すると、発振を防止したい周波数18.39GHzにおいて、従来例は反射特性S11が正の値となり、不要発振を起こしているのに対し、本実施例では、不要発振が起きていないことがわかる。さらに本実施例では、発振を防止したい周波数18.39GHzだけでなく30GHzまでの周波数範囲において、反射特性S11は負の値となり、不要発振が抑制されていることわかる。
【0027】
図7は、安定係数kファクターの周波数特性を示す図である。同様の従来例の特性図である図13と比較すると、発振を防止したい周波数18.39GHzにおいて、従来例はkファクターが1以下となっているのに対し、本実施例では、kファクターが1以上となっており、不要発振がおきにくいことがわかる。さらに本実施例では、発振を防止したい周波数18.39GHzだけでなく30GHzまでの周波数範囲において、kファクターが1以上となり、安定性が改善されていることがわかる。
【0028】
一方図8は、小信号電力利得の周波数特性である。同様の従来例の特性図である図14と比較すると、動作周波数における小信号電力利得はほぼ同等であることがわかる。
【0029】
さらに図9は、入出力VSWRの周波数特性を示す図である。同様の従来例の特性図である図15と比較すると、動作周波数における入出力VSWRはほぼ同等であることがわかる。
【0030】
このように本発明の発振防止回路は、発振を防止したい周波数の信号レベルは発振防止回路により低減され、FET9のゲート−ドレイン間の寄生容量を介して高周波信号入力端子に反射する信号レベルは抑制しつつ、発振防止回路は動作周波数における出力インピーダンスにほとんど影響を与えない構成とすることができる。その結果、広い周波数範囲で発振防止の効果が明確にありながらも、動作周波数における特性の劣化はほとんどみられないことが確認された。
【実施例2】
【0031】
図10は、本発明の第2の実施例の説明図である。図10に示すように、本実施例の発振防止回路106は、FET9のドレイン端子(D1)に、発振防止回路用キャパシタ17の一端と、発振防止回路用インダクタ18の一端が接続されている。そして発振防止回路用キャパシタ17の他端は接地され、発振防止回路用インダクタ18の他端は、FET10のソース端子(S2)に接続する構成となっている。
【0032】
第1の実施例同様、このような構造の増幅器において、一例として、動作周波数を1.58GHzとし、発振を防止したい周波数を18.39GHzとする。その場合、発振防止回路用キャパシタ17を0.4pF、発振防止回路用インダクタ18を0.3nHに設定する。
【0033】
ここで図10に示すように、FET9の出力インピーダンスをZout1、FET9の負荷インピーダンスをZL1とすると、発振を防止したい周波数18.39GHzにおける負荷インピーダンスZL1は出力インピーダンスZout1よりショートに近い値となり、かつ、動作周波数1.58GHzにおける負荷インピーダンスZL1は発振防止回路の有無に依らずほとんど変化しないように構成することができる。
【実施例3】
【0034】
図11は、本発明の第3の実施例の説明図である。図11に示すように本実施例では、第1の実施例で説明した発振防止回路用インダクタ18の代わりに、ボンディングワイヤ19のインダクタンスを利用して構成している。ボンディングワイヤ19を発振防止回路の構成要素とすると、発振防止回路を小型化できるという利点がある。
【0035】
ボンディングワイヤ19を用いた場合、ボンディングワイヤ19の長さが決まれば、そのインダクタンスも一定とすることができる。従って前述の実施例同様、動作周波数を1.58GHzとし、発振を防止したい周波数を18.39GHzとすると、発振防止回路用キャパシタ17を0.6pF、ボンディングワイヤ19のインダクタンスが0.18nHに設定する。
【0036】
ここで図11に示すように、FET9の出力インピーダンスをZout1、FET9の負荷インピーダンスをZL1とすると、発振を防止したい周波数18.39GHzにおける負荷インピーダンスZL1は出力インピーダンスZout1よりショートに近い値となり、かつ、動作周波数1.58GHzにおける負荷インピーダンスZL1は発振防止回路の有無に依らずほとんど変化しないように構成することができる。
【符号の説明】
【0037】
1:高周波信号入力端子、2:入力インピーダンス整合回路、3,15:DCカットキャパシタ、4,7:ゲート電圧供給用抵抗、5,6:ゲート電圧供給端子、9,10:FET、8:バイパスキャパシタ、11:ソースインダクタ、12:出力インピーダンス整合回路、13:チョークインダクタ、14:電源電圧供給端子、16:高周波信号出力端子、17:発振防止回路用キャパシタ、18:発振防止回路用インダクタ、19:ボンディングワイヤ、100:高周波信号入力端子、101:第1の電界効果トランジスタ、102:第2の電界効果トランジスタ、103:バイパスキャパシタ、104:ゲート電圧供給端子、105:高周波信号出力端子、106:発振防止回路
【特許請求の範囲】
【請求項1】
ソース接地アンプを構成する第1の電界効果トランジスタと、ゲート接地アンプを構成する第2の電界効果トランジスタがカスコード接続し、前記第1の電界効果トランジスタのゲート端子から入力した信号を前記第2の電界効果トランジスタのソース端子から出力する増幅器において、
前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との間に、発振防止回路を備え、
発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記発振防止回路の回路定数が設定されていることを特徴とする増幅器。
【請求項2】
請求項1記載の増幅器において、
前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との相互の接続点に容量素子の一端が接続され、他端がインダクタンス素子を介して接地されており、
発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする増幅器。
【請求項3】
請求項1記載の増幅器において、
前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子に容量素子の一端およびインダクタンス素子の一端を接続し、前記容量素子の他端が接地され、前記インダクタンス素子の他端が前記第2の電界効果トランジスタのソース端子に接続されており、
発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする増幅器。
【請求項1】
ソース接地アンプを構成する第1の電界効果トランジスタと、ゲート接地アンプを構成する第2の電界効果トランジスタがカスコード接続し、前記第1の電界効果トランジスタのゲート端子から入力した信号を前記第2の電界効果トランジスタのソース端子から出力する増幅器において、
前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との間に、発振防止回路を備え、
発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記発振防止回路の回路定数が設定されていることを特徴とする増幅器。
【請求項2】
請求項1記載の増幅器において、
前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子と前記第2の電界効果トランジスタのソース端子との相互の接続点に容量素子の一端が接続され、他端がインダクタンス素子を介して接地されており、
発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする増幅器。
【請求項3】
請求項1記載の増幅器において、
前記発振防止回路は、前記第1の電界効果トランジスタのドレイン端子に容量素子の一端およびインダクタンス素子の一端を接続し、前記容量素子の他端が接地され、前記インダクタンス素子の他端が前記第2の電界効果トランジスタのソース端子に接続されており、
発振を防止する周波数における前記第1の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする増幅器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
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【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2011−199338(P2011−199338A)
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願番号】特願2010−60474(P2010−60474)
【出願日】平成22年3月17日(2010.3.17)
【出願人】(000191238)新日本無線株式会社 (569)
【Fターム(参考)】
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願日】平成22年3月17日(2010.3.17)
【出願人】(000191238)新日本無線株式会社 (569)
【Fターム(参考)】
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