完全ＣＭＯＳ型ＳＲＡＭ装置
【目的】 セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる完全ＣＭＯＳ型ＳＲＡＭ装置を提供すること。
【構成】 ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層４ａとＮ型トランジスタのＮ型不純物拡散層４ｂとが、同一パターンの半導体薄膜層１６内に直接ＰＮ接合（ダイオード接続）するように形成してある。ＰＮ接合する部分の近くのＮ型不純物拡散層４ｂまたはＰ型不純物拡散層４ａまたはこれらの双方に対して、半導体薄膜層の上部に形成されるゲート電極６ａ，６ａ’の一部が、コンタクトホール８ａ，８ｂを通して接続してある。
【構成】 ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層４ａとＮ型トランジスタのＮ型不純物拡散層４ｂとが、同一パターンの半導体薄膜層１６内に直接ＰＮ接合（ダイオード接続）するように形成してある。ＰＮ接合する部分の近くのＮ型不純物拡散層４ｂまたはＰ型不純物拡散層４ａまたはこれらの双方に対して、半導体薄膜層の上部に形成されるゲート電極６ａ，６ａ’の一部が、コンタクトホール８ａ，８ｂを通して接続してある。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板上にメモリセルが形成された完全ＣＭＯＳ型ＳＲＡＭ装置に関する。
【０００２】
【従来の技術】４Ｍｂあるいは１６Ｍｂ用ＳＲＡＭのメモリセルとして、Ｐチャネル型薄膜トランジスタ（ＴＦＴ）を負荷トランジスタとして用いたＳＲＡＭ用メモリセルが開発されている。このＴＦＴ負荷型ＳＲＡＭ用メモリセルは、高抵抗負荷型ＳＲＡＭ用メモリに比較して、スタンバイ時の消費電力が少なく、安定性に優れている。また、負荷トランジスタが半導体基板上に形成されたバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセルに比較して、高集積化に優れている。
【０００３】ところが、ＴＦＴ負荷型ＳＲＡＭ用メモリセルは、その製造プロセスが煩雑であると言う課題を有している。そこで、バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセルが見直されている。バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリは、ＴＦＴ負荷型ＳＲＡＭ用メモリに比較して、製造工程が単純であると共に、動作時に高電流を得ることができ、メモリの安定性にも優れている。
【０００４】１９９３年ＶＬＳＩ，テクノロジー（Ｔｅｃｈ．）文献第６５〜６６頁には、メモリセル毎に、ワード線を二本配列したバルク構造完全ＣＭＯＳ型ＳＲＡＭ装置が開発されている。この文献に記載のものを始めとして、従来のバルク構造完全ＣＭＯＳ型ＳＲＡＭ装置では、メモリセル内で、Ｎ型ＭＯＳトランジスタ領域のＮ型不純物拡散層と、Ｐ型ＭＯＳトランジスタ領域のＰ型不純物拡散層とが、分離して形成してある。
【０００５】
【発明が解決しようとする課題】しかしながら、シリコン基板上に形成してあるＮ型不純物拡散層とＰ型不純物拡散層とは、互いの電気的分離が困難であり、十分な電気的分離を行おうとする場合には、その分離幅を大きくする必要があった。そのため、メモリセルの面積が増大し、チップ面積の増大、信号遅延を引き起こすおそれがあった。
【０００６】本発明は、このような実状に鑑みてなされ、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる完全ＣＭＯＳ型ＳＲＡＭ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するために、本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置は、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分の近くのＮ型不純物拡散層またはＰ型不純物拡散層に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、コンタクトホールを通して接続してある。
【０００８】上記目的を達成するために、本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置は、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、単一のコンタクトホールを通して接続してある。
【０００９】上記目的を達成するために、本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置は、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある。
【００１０】
【作用】本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００１１】このＰＮ接合により、負荷トランジスタ側から駆動トランジスタ側へ向かう記憶ノード部にダイオードが形成されるが、ＳＲＡＭのメモリセルでは、負荷トランジスタ側から駆動トランジスタ側へは、順方向バイアスとなるので、メモリセル上問題にはならない。本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００１２】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００１３】しかも、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部を、単一のコンタクトホールを通して接続することができる。このため、ＰＮ接合により形成されるダイオードの影響をほとんど無視することができる。
【００１４】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。しかも、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある。
【００１５】一般に、ＳＯＩ基板上に形成されたトランジスタは、通常の半導体基板上に形成されたトランジスタに比較して、電気特性を揃えることが困難であるが、今回採用したワード線分割型セルをＳＯＩ構造と組み合わせることで、セルの幾何学的対象性が高まり、セルの動作上の安定性が向上し、トランジスタ間の特性バラツキを吸収し易い。
【００１６】本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成せず、しかも好適なワード線パターンを有するので、セル面積の縮小、高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００１７】
【実施例】以下、本発明に係る完全ＣＭＯＳ型ＳＲＡＭ装置を、図面に示す実施例に基づき、詳細に説明する。図１は本発明の一実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図、図２は同実施例に係るＳＲＡＭ用メモリセルの等価回路図、図３は図１に示すIII −III 線に沿う要部断面図、図４（Ａ），（Ｂ）は図３に示すメモリセルの製造工程を示す要部断面図、図５〜９は図１〜３に示すメモリセルの製造工程を示す要部平面図、図１０は本発明の他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図、図１１は本発明のさらにその他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部断面図、図１２（Ａ），（Ｂ）は図１１に示すメモリセルの製造工程を示す要部断面図、図１３は図１１に示すメモリセルの等価回路図である。
【００１８】まず、図１〜９に示す実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置について説明する。図１に示すように、本実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルＭＣは、絶縁層２上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に形成してある。
【００１９】ＳＯＩ基板は、たとえば張り合わせ法及び選択研磨法を組み合わせた方法、あるいはＯ2 のイオン注入法などで形成される。張り合わせ法及び選択研磨法を組み合わせた方法では、シリコンウェーハなどの半導体基板上に、素子分離用段差を形成した後、その表面に絶縁層を堆積させ、その絶縁層の表面にポリシリコン層などの平坦化層を堆積し、その表面を平坦化する。その後、その平坦化された表面に、シリコンウェーハなどの支持基板を張り合わせる。その後、半導体基板の裏面から、前記素子分離段差が露出するまで選択研磨し、絶縁層上に所定パターンの半導体薄膜層を残す。
【００２０】図１に示すように、半導体薄膜層には、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとが、境界部分５で接するように形成してある。半導体薄膜層の上には、ゲート絶縁層を介してゲート電極６ａ，６ａ’，６ｂ，６ｂ’が積層してある。
【００２１】ゲート電極６ｂ，６ｂ’は、ワード線Ｗ1，Ｗ2を兼ねており、各メモリセルＭＣ毎に、二本づつ形成され、後述するビット線に対して直交するように配置される。このワード線Ｗ1 ，Ｗ2 となるゲート電極６ｂ，６ｂ’は、選択トランジスタＷＱ3 ，ＷＱ4 のゲート電極となる。ゲート電極６ａ，６ａ’は、略Ｌ字形状を有し、ワード線６ｂ，６ｂ’間に、相互に点対象になるように配置される。ゲート電極６ａ，６ａ’は、メモリセルＭＣ内で点対象位置に配列された略Ｔ字形状の半導体薄膜層（不純物拡散層４ａ，４ｂ）と交差し、駆動トランジスタＤＱ1 ，ＤＱ2 と、負荷トランジスタＬＱ5 ，ＬＱ6 とを構成する。
【００２２】負荷トランジスタＬＱ5 ，ＬＱ6 は、Ｐ型不純物拡散層４ａの上に形成してあり、駆動トランジスタＤＱ1 ，ＤＱ2 および選択トランジスタＳＱ3 ，ＳＱ4 は、Ｎ型不純物拡散層４ｂの上に形成される。これらトランジスタは、図２に示すＳＲＡＭのメモリセルを構成するために、コンタクトホール８ａ，８ｂ，１０ａ，１０ｂ，１２ａ，１２ｂ，１４ａ，１４ｂで上層側配線層と接続される。
【００２３】図２に示すように、ＳＲＡＭ用メモリセルは、フリップフロップ回路を構成する一対の駆動トランジスタＤＱ1，ＤＱ2と、メモリセルの選択用の選択トランジスタＳＱ3 ，ＳＱ4 と、負荷トランジスタＬＱ5 ，ＬＱ6 とを有する。選択トランジスタＳＱ3 ，ＳＱ4 は、ワード線Ｗに生じるゲート電圧に応じて、トランジスタをオン状態とし、駆動トランジスタＤＱ1 ，ＤＱ2 で構成されるフリップフロップ回路に記憶してある情報をビット線ｂおよび反転ビット線ｂ’に送信するようになっている。
【００２４】本実施例のメモリセルでは、後述するような構造を採用することから、負荷トランジスタＬＱ5 ，ＬＱ6 から駆動トランジスタＤＱ1 ，ＤＱ2 へ向かう接続点である記憶ノード部分に、それぞれダイオードＤ1，Ｄ2が形成される。これらダイオードＤ1 ，Ｄ2 は、順方向に接続されることを条件として、ＳＲＡＭセルの回路上問題はない。図２に示す実施例では、ダイオードＤ1 ，Ｄ2 が記憶ノードの負荷トランジスタＬＱ5 ，ＬＱ6 側に接続してあるが、駆動トランジスタＤＱ1 ，ＤＱ2 側に形成しても同様である。
【００２５】次に、このようなダイオードＤ1 ，Ｄ2 が形成される理由について説明する。本実施例では、図１，３に示すように、同一パターンの半導体薄膜層には、Ｐ型不純物拡散層４ａと、Ｎ型不純物拡散層４ｂとが、境界部分５でＰＮ接合するように形成される。したがって、この境界部分５に順方向バイアスのダイオードＤ1 またはＤ2 が形成されてしまう。図１〜３に示すように、駆動トランジスタＤＱ1 ，ＤＱ2 および負荷トランジスタＬＱ5 ，ＬＱ6 のゲート電極６ａ，６ａ’は、コンタクトホール８ａ，８ｂを通して、対となる他方の記憶ノードに接続する必要がある。ゲート電極６ａ，６ａ’は、一般にＮ型不純物を含むポリシリコン層で構成されるため、コンタクトホール８ａ，８ｂを通して接続される記憶ノードの不純物拡散層は、ポリシリコン層からの不純物拡散のために、図３に示すように、Ｎ型不純物拡散層４ｂとなる。
【００２６】なお、図３において、符号１６ａは、負荷トランジスタＬＱ5 のチャネル部分を示し、Ｎ- の不純物拡散領域である。また、符号１６ｂは、選択トランジスタＳＱ3 のチャネル領域を示し、Ｐ- の不純物拡散領域である。また、符号１８は、ゲート絶縁層であり、酸化シリコン層などで構成される。
【００２７】次に、図１〜３に示すＳＯＩ構造を利用した完全ＣＭＯＳ型ＳＲＡＭ装置の製造方法について説明する。まず、図４（Ａ）および図５に示すように、絶縁層２の上に半導体薄膜層１６が所定パターンで形成してあるＳＯＩ基板を製造する。ＳＯＩ基板は、たとえば張り合わせ法と選択研磨法とを組み合わせた方法により製造される。半導体薄膜層１６の上には、ゲート絶縁層１８を形成する。ゲート絶縁層１８は、たとえば熱酸化法により形成される酸化シリコン層で構成される。
【００２８】また、半導体薄膜層１６には、トランジスタのしきい値電圧調整用の不純物を導入し、Ｐ型ＭＯＳトランジスタが形成される予定領域には、Ｎ- 型不純物領域１６ａを形成し、Ｎ型ＭＯＳトランジスタが形成される予定領域には、Ｐ- 型不純物領域１６ｂを形成する。
【００２９】次に、記憶ノードコンタクト部分に対応する位置のゲート絶縁層１８に、コンタクトホール８ａを形成した後、図４（Ｂ）に示すように、ゲート絶縁層１８の上に、ゲート電極となるポリシリコン層６を堆積する。なお、コンタクトホール８ａを形成する前に、ゲート絶縁層１８の表面には、ポリシリコン層などで構成される酸化膜保護層を形成しても良い。
【００３０】次に、ゲート電極となるポリシリコン層６を、図６に示すように、パターン加工し、駆動トランジスタＤＱ1 ，ＤＱ2 および負荷トランジスタＬＱ5 ，ＬＱ6のゲート電極６ａ，６ａ’と、選択トランジスタＳＱ3 ，ＳＱ4 となるゲート電極６ｂ，６ｂ’（ワード線Ｗ1 ，Ｗ2 ）を形成する。その際に、ゲート電極６ａ，６ａ’は、コンタクトホール８ａ，８ｂを通して、それぞれ対となる記憶ノードの不純物拡散層と接続する。
【００３１】次に、図６に示すように、半導体薄膜層に、ゲート電極の上から選択的イオン注入を行うことにより、各トランジスタのソース・ドレイン領域となるＰ型不純物拡散層４ａと、Ｎ型不純物拡散層４ｂとを形成する。イオン注入後には、熱処理を行い、不純物を拡散させる。その熱処理により、ゲート電極６ａ，６ａ’を構成するポリシリコン層に含まれるＮ型不純物が、コンタクトホール８ａ，８ｂを通して、半導体薄膜層の表面に拡散し、そのコンタクト部分の半導体薄膜層の導電型は、図３に示すように、Ｎ型不純物拡散層４ｂと連続するＮ型となる。また、図３に示すように、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとの境界部分には、ダイオードＤ1 が形成される。なお、図示しないが、ダイオードＤ2も同様にして形成される。また、図６では、図示上、ゲート電極幅とコンタクトホール８ａ，８ｂの幅とを同じにしているが、ゲート電極がコンタクトホールをオーバラップするようにデザインすることが好ましい。
【００３２】次に、図７に示すように、ゲート電極の上に、第１層間絶縁層を堆積した後、コンタクトホール１０ａ，１０ｂ，１２ａ，１２ｂ，１４ａ，１４ｂを形成する。第１層間絶縁層としては、たとえば酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ層などが例示される。コンタクトホール１０ａ，１０ｂは、ビット線コンタクトのためのホールであり、コンタクトホール１２ａ，１２ｂは、電源線Ｖddコンタクトのためのホールであり、コンタクトホール１４ａ，１４ｂは、基準電位線Ｖssコンタクトのためのホールである。
【００３３】次に、第１層間絶縁層の上に、図８に示すように、第１アルミ層を形成する。第１アルミ層は、図８に示すパターン２０ａ，２０ｂ，２２，２４ａ，２４ｂでエッチング加工される。第１アルミ層のうち、パターン２０ａ，２０ｂは、電源線Ｖddのパターンを示す。パターン２２は、第２層アルミで構成される基準電位線Ｖssに持ち上げるためのパッド層のパターンを示す。パターン２４ａ，２４ｂは、第２層アルミで構成されるビット線ｂ，ｂ’とのコンタクト位置をずらすためのパッド層のパターンを示す。
【００３４】次に、図９に示すように、第１アルミ層の上に、第２層間絶縁層を形成し、その第２層間絶縁層に、コンタクトホール２６，２８ａ，２８ｂを形成する。第２層間絶縁層は、特に限定されないが、たとえば酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ層などで構成される。コンタクトホール２６は、基準電位線Ｖssのコンタクトのためのホールであり、コンタクトホール２８ａ，２８ｂは、ビット線ｂ，ｂ’のためのホールである。
【００３５】次に、第２層間絶縁層の上に、第２アルミ層を堆積し、第２アルミ層を図９に示すパターン３０，３２ａ，３２ｂでエッチング加工し、基準電位線Ｖssおよびビット線ｂ，ｂ’を得る。その後、オーバーコート層およびパッド層などを形成し、完全ＣＭＯＳ型ＳＲＡＭ装置を製造する。なお、メモリセルＭＣは、縦方向および横方向に線対象にレイアウトされ、多数形成される。また、メモリセル群の周囲には、セルに対するデータの書き込み回路および読み取り回路などの周辺回路が形成される。
【００３６】本実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００３７】このＰＮ接合により、負荷トランジスタＬＱ5，ＬＱ6側から駆動トランジスタＤＱ1 ，ＤＱ2 側へ向かう記憶ノード部にダイオードＤ1 ，Ｄ2 が形成されるが、ＳＲＡＭのメモリセルでは、負荷トランジスタ側から駆動トランジスタ側へは、順方向バイアスとなるので、メモリセル上問題にはならない。
【００３８】すなわち、本実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとの間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図ることができ、しかも信号処理の高スピード化を図ることができる。また、セル毎に、ワード線Ｗ1，Ｗ2を二本配置し、ワード線分割型セルとし、このワード線分割型セルをＳＯＩ構造と組み合わせることで、セルの幾何学的対象性が高まり、セルの動作上の安定性が向上し、トランジスタ間の特性バラツキを吸収し易い。
【００３９】なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。たとえば、図１０に示すように、図１に示す実施例に比較して、駆動トランジスタＤＱ1 ，ＤＱ2 と負荷トランジスタＬＱ5 ，ＬＱ6 との位置を逆に構成するレイアウトのメモリセルＭＣ’も考えられる。この実施例の場合には、基準電位線Ｖssのためのコンタクトホール１４ａ，１４ｂと、電源線Ｖddのためのコンタクトホール１２ａ，１２ｂの位置関係も逆になるが、そのほかは、前記実施例と同様な作用効果を有する。
【００４０】次に、図１１〜１３に示す実施例について説明する。図１１は、前記実施例の図３に示す断面図に対応する断面図である。この実施例では、ゲート電極３６ａ，３６ｂが下層側ゲート電極３０と上層側ゲート電極３２との多層構造となっている。また、記憶ノードのコンタクトホール８ａ部分で、ゲート電極３６ａ，３６ｂの一部を構成する上層側ゲート電極３２が半導体薄膜層の表面にコンタクトし、これが、Ｐ型不純物拡散層４ａおよびＮ型不純物拡散層４ｂの双方に対して接続してある。下層側ゲート電極３０は、ゲート絶縁層１８を構成する酸化膜保護のための保護層を兼ねており、ポリシリコン層などで構成される。また、上層側ゲート電極３２は、チタンやタングステンなどの高融点金属で構成してある。
【００４１】少なくとも、記憶ノードのためのコンタクトホール８ａに入り込むコンタクト部分を、不純物を含有しない導電性物質で構成することで、このコンタクトホール８ａを通して、半導体薄膜層に不純物が拡散しなくなり、このコンタクト部分は、同一のコンタクトホール８ａで、Ｐ型不純物拡散層４ａおよびＮ型不純物拡散層４ｂの双方に対してコンタクトすることができる。
【００４２】このようなコンタクトが実現できれば、前記実施例と異なり、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとの境界部分５に形成されるダイオードの影響をほとんど無視でき、図１３に示すように、ダイオードが形成されない完全ＣＭＯＳ型ＳＲＡＭセルを実現することができる。
【００４３】このようなコンタクトを実現するには、まず、図１２（Ａ）に示すように、絶縁層２の上に半導体薄膜層１６が所定パターンで形成してあるＳＯＩ基板を製造する。ＳＯＩ基板は、たとえば張り合わせ法と選択研磨法とを組み合わせた方法により製造される。半導体薄膜層１６の上には、ゲート絶縁層１８を形成する。ゲート絶縁層１８は、たとえば熱酸化法により形成される酸化シリコン層で構成される。
【００４４】また、半導体薄膜層１６には、トランジスタのしきい値電圧調整用の不純物を導入し、Ｐ型ＭＯＳトランジスタが形成される予定領域には、Ｎ- 型不純物領域１６ａを形成し、Ｎ型ＭＯＳトランジスタが形成される予定領域には、Ｐ- 型不純物領域１６ｂを形成する。
【００４５】次に、保護層を兼ねる下層側ゲート電極３０となるポリシリコン層を、たとえば３０ｎｍ程度の膜厚で堆積させる。その後、記憶ノード部分に対し、コンタクトホール８ａを形成する。その後、図１２（Ｂ）に示すように、上層側ゲート電極３２を構成するノンドープ導電層（たとえば高融点金属）を堆積し、コンタクトはホール８ａに埋め込む。その後の工程は、コンタクトホール８ａ部分で、上層側ゲート電極３２が、両極性の不純物拡散層１６ａ，１６ｂに同時に接続する以外は、前記実施例と同様である。
【００４６】本実施例では、上記実施例の作用効果に加えて、ＰＮ接合により形成されるダイオードの影響をほとんど無視することができるという作用効果をさらに有する。なお、この実施例において、ゲート電極は、必ずしも多層ではなく、不純物を含まない高融点金属の単層で構成しても良い。また、記憶ノードのためのコンタクト部分のみに、ゲート電極を構成する材質とは異なる高融点金属で構成することもできる。
【００４７】
【発明の効果】以上説明してきたように、本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００４８】このＰＮ接合により、負荷トランジスタ側から駆動トランジスタ側へ向かう記憶ノード部にダイオードが形成されるが、ＳＲＡＭのメモリセルでは、負荷トランジスタ側から駆動トランジスタ側へは、順方向バイアスとなるので、メモリセル上問題にはならない。本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００４９】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００５０】しかも、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部を、単一のコンタクトホールを通して接続することができる。このため、ＰＮ接合により形成されるダイオードの影響をほとんど無視することができる。
【００５１】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。しかも、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある。
【００５２】一般に、ＳＯＩ基板上に形成されたトランジスタは、通常の半導体基板上に形成されたトランジスタに比較して、電気特性を揃えることが困難であるが、今回採用したワード線分割型セルをＳＯＩ構造と組み合わせることで、セルの幾何学的対象性が高まり、セルの動作上の安定性が向上し、トランジスタ間の特性バラツキを吸収し易い。
【００５３】本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成せず、しかも好適なワード線パターンを有するので、セル面積の縮小、高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００５４】本発明に係る完全ＣＭＯＳ型ＳＲＡＭ装置は、ＡＳＩＣ用メモリとして好適に用いることができる。
【図面の簡単な説明】
【図１】図１は本発明の一実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図である。
【図２】図２は同実施例に係るＳＲＡＭ用メモリセルの等価回路図である。
【図３】図３は図１に示すIII −III 線に沿う要部断面図である。
【図４】図４（Ａ），（Ｂ）は図３に示すメモリセルの製造工程を示す要部断面図である。
【図５】図５は図１〜３に示すメモリセルの製造工程を示す要部平面図である。
【図６】図６は図５に示す続きの工程を示す要部平面図である。
【図７】図７は図６に示す続きの工程を示す要部平面図である。
【図８】図８は図７に示す続きの工程を示す要部平面図である。
【図９】図９は図８に示す続きの工程を示す要部平面図である。
【図１０】図１０は本発明の他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図である。
【図１１】図１１は本発明のさらにその他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部断面図である。
【図１２】図１２（Ａ），（Ｂ）は図１１に示すメモリセルの製造工程を示す要部断面図である。
【図１３】図１３は図１１に示すメモリセルの等価回路図である。
【符号の説明】
２… 絶縁層
４ａ… Ｐ型不純物拡散層
４ｂ… Ｎ型不純物拡散層
５… 境界部分
６ａ，６ａ’，６ｂ，６ｂ’… ゲート電極
８ａ，８ｂ… 記憶ノードのためのコンタクトホール
１０ａ，１０ｂ，１２ａ，１２ｂ，１４ａ，１４ｂ… コンタクトホール
１６… 半導体薄膜層
１８… ゲート絶縁層
ＭＣ… メモリセル
ＤＱ1，ＤＱ2… 駆動トランジスタ
ＳＱ3，ＳＱ4… 選択トランジスタ
ＬＱ5，ＬＱ6… 負荷トランジスタ
ｂ… ビット線
ｂ’… 反転ビット線
Ｗ，Ｗ1，Ｗ2… ワード線
ＭＣ，ＭＣ’… メモリセル
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板上にメモリセルが形成された完全ＣＭＯＳ型ＳＲＡＭ装置に関する。
【０００２】
【従来の技術】４Ｍｂあるいは１６Ｍｂ用ＳＲＡＭのメモリセルとして、Ｐチャネル型薄膜トランジスタ（ＴＦＴ）を負荷トランジスタとして用いたＳＲＡＭ用メモリセルが開発されている。このＴＦＴ負荷型ＳＲＡＭ用メモリセルは、高抵抗負荷型ＳＲＡＭ用メモリに比較して、スタンバイ時の消費電力が少なく、安定性に優れている。また、負荷トランジスタが半導体基板上に形成されたバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセルに比較して、高集積化に優れている。
【０００３】ところが、ＴＦＴ負荷型ＳＲＡＭ用メモリセルは、その製造プロセスが煩雑であると言う課題を有している。そこで、バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセルが見直されている。バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリは、ＴＦＴ負荷型ＳＲＡＭ用メモリに比較して、製造工程が単純であると共に、動作時に高電流を得ることができ、メモリの安定性にも優れている。
【０００４】１９９３年ＶＬＳＩ，テクノロジー（Ｔｅｃｈ．）文献第６５〜６６頁には、メモリセル毎に、ワード線を二本配列したバルク構造完全ＣＭＯＳ型ＳＲＡＭ装置が開発されている。この文献に記載のものを始めとして、従来のバルク構造完全ＣＭＯＳ型ＳＲＡＭ装置では、メモリセル内で、Ｎ型ＭＯＳトランジスタ領域のＮ型不純物拡散層と、Ｐ型ＭＯＳトランジスタ領域のＰ型不純物拡散層とが、分離して形成してある。
【０００５】
【発明が解決しようとする課題】しかしながら、シリコン基板上に形成してあるＮ型不純物拡散層とＰ型不純物拡散層とは、互いの電気的分離が困難であり、十分な電気的分離を行おうとする場合には、その分離幅を大きくする必要があった。そのため、メモリセルの面積が増大し、チップ面積の増大、信号遅延を引き起こすおそれがあった。
【０００６】本発明は、このような実状に鑑みてなされ、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる完全ＣＭＯＳ型ＳＲＡＭ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するために、本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置は、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分の近くのＮ型不純物拡散層またはＰ型不純物拡散層に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、コンタクトホールを通して接続してある。
【０００８】上記目的を達成するために、本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置は、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、単一のコンタクトホールを通して接続してある。
【０００９】上記目的を達成するために、本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置は、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある。
【００１０】
【作用】本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００１１】このＰＮ接合により、負荷トランジスタ側から駆動トランジスタ側へ向かう記憶ノード部にダイオードが形成されるが、ＳＲＡＭのメモリセルでは、負荷トランジスタ側から駆動トランジスタ側へは、順方向バイアスとなるので、メモリセル上問題にはならない。本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００１２】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００１３】しかも、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部を、単一のコンタクトホールを通して接続することができる。このため、ＰＮ接合により形成されるダイオードの影響をほとんど無視することができる。
【００１４】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。しかも、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある。
【００１５】一般に、ＳＯＩ基板上に形成されたトランジスタは、通常の半導体基板上に形成されたトランジスタに比較して、電気特性を揃えることが困難であるが、今回採用したワード線分割型セルをＳＯＩ構造と組み合わせることで、セルの幾何学的対象性が高まり、セルの動作上の安定性が向上し、トランジスタ間の特性バラツキを吸収し易い。
【００１６】本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成せず、しかも好適なワード線パターンを有するので、セル面積の縮小、高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００１７】
【実施例】以下、本発明に係る完全ＣＭＯＳ型ＳＲＡＭ装置を、図面に示す実施例に基づき、詳細に説明する。図１は本発明の一実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図、図２は同実施例に係るＳＲＡＭ用メモリセルの等価回路図、図３は図１に示すIII −III 線に沿う要部断面図、図４（Ａ），（Ｂ）は図３に示すメモリセルの製造工程を示す要部断面図、図５〜９は図１〜３に示すメモリセルの製造工程を示す要部平面図、図１０は本発明の他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図、図１１は本発明のさらにその他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部断面図、図１２（Ａ），（Ｂ）は図１１に示すメモリセルの製造工程を示す要部断面図、図１３は図１１に示すメモリセルの等価回路図である。
【００１８】まず、図１〜９に示す実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置について説明する。図１に示すように、本実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルＭＣは、絶縁層２上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に形成してある。
【００１９】ＳＯＩ基板は、たとえば張り合わせ法及び選択研磨法を組み合わせた方法、あるいはＯ2 のイオン注入法などで形成される。張り合わせ法及び選択研磨法を組み合わせた方法では、シリコンウェーハなどの半導体基板上に、素子分離用段差を形成した後、その表面に絶縁層を堆積させ、その絶縁層の表面にポリシリコン層などの平坦化層を堆積し、その表面を平坦化する。その後、その平坦化された表面に、シリコンウェーハなどの支持基板を張り合わせる。その後、半導体基板の裏面から、前記素子分離段差が露出するまで選択研磨し、絶縁層上に所定パターンの半導体薄膜層を残す。
【００２０】図１に示すように、半導体薄膜層には、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとが、境界部分５で接するように形成してある。半導体薄膜層の上には、ゲート絶縁層を介してゲート電極６ａ，６ａ’，６ｂ，６ｂ’が積層してある。
【００２１】ゲート電極６ｂ，６ｂ’は、ワード線Ｗ1，Ｗ2を兼ねており、各メモリセルＭＣ毎に、二本づつ形成され、後述するビット線に対して直交するように配置される。このワード線Ｗ1 ，Ｗ2 となるゲート電極６ｂ，６ｂ’は、選択トランジスタＷＱ3 ，ＷＱ4 のゲート電極となる。ゲート電極６ａ，６ａ’は、略Ｌ字形状を有し、ワード線６ｂ，６ｂ’間に、相互に点対象になるように配置される。ゲート電極６ａ，６ａ’は、メモリセルＭＣ内で点対象位置に配列された略Ｔ字形状の半導体薄膜層（不純物拡散層４ａ，４ｂ）と交差し、駆動トランジスタＤＱ1 ，ＤＱ2 と、負荷トランジスタＬＱ5 ，ＬＱ6 とを構成する。
【００２２】負荷トランジスタＬＱ5 ，ＬＱ6 は、Ｐ型不純物拡散層４ａの上に形成してあり、駆動トランジスタＤＱ1 ，ＤＱ2 および選択トランジスタＳＱ3 ，ＳＱ4 は、Ｎ型不純物拡散層４ｂの上に形成される。これらトランジスタは、図２に示すＳＲＡＭのメモリセルを構成するために、コンタクトホール８ａ，８ｂ，１０ａ，１０ｂ，１２ａ，１２ｂ，１４ａ，１４ｂで上層側配線層と接続される。
【００２３】図２に示すように、ＳＲＡＭ用メモリセルは、フリップフロップ回路を構成する一対の駆動トランジスタＤＱ1，ＤＱ2と、メモリセルの選択用の選択トランジスタＳＱ3 ，ＳＱ4 と、負荷トランジスタＬＱ5 ，ＬＱ6 とを有する。選択トランジスタＳＱ3 ，ＳＱ4 は、ワード線Ｗに生じるゲート電圧に応じて、トランジスタをオン状態とし、駆動トランジスタＤＱ1 ，ＤＱ2 で構成されるフリップフロップ回路に記憶してある情報をビット線ｂおよび反転ビット線ｂ’に送信するようになっている。
【００２４】本実施例のメモリセルでは、後述するような構造を採用することから、負荷トランジスタＬＱ5 ，ＬＱ6 から駆動トランジスタＤＱ1 ，ＤＱ2 へ向かう接続点である記憶ノード部分に、それぞれダイオードＤ1，Ｄ2が形成される。これらダイオードＤ1 ，Ｄ2 は、順方向に接続されることを条件として、ＳＲＡＭセルの回路上問題はない。図２に示す実施例では、ダイオードＤ1 ，Ｄ2 が記憶ノードの負荷トランジスタＬＱ5 ，ＬＱ6 側に接続してあるが、駆動トランジスタＤＱ1 ，ＤＱ2 側に形成しても同様である。
【００２５】次に、このようなダイオードＤ1 ，Ｄ2 が形成される理由について説明する。本実施例では、図１，３に示すように、同一パターンの半導体薄膜層には、Ｐ型不純物拡散層４ａと、Ｎ型不純物拡散層４ｂとが、境界部分５でＰＮ接合するように形成される。したがって、この境界部分５に順方向バイアスのダイオードＤ1 またはＤ2 が形成されてしまう。図１〜３に示すように、駆動トランジスタＤＱ1 ，ＤＱ2 および負荷トランジスタＬＱ5 ，ＬＱ6 のゲート電極６ａ，６ａ’は、コンタクトホール８ａ，８ｂを通して、対となる他方の記憶ノードに接続する必要がある。ゲート電極６ａ，６ａ’は、一般にＮ型不純物を含むポリシリコン層で構成されるため、コンタクトホール８ａ，８ｂを通して接続される記憶ノードの不純物拡散層は、ポリシリコン層からの不純物拡散のために、図３に示すように、Ｎ型不純物拡散層４ｂとなる。
【００２６】なお、図３において、符号１６ａは、負荷トランジスタＬＱ5 のチャネル部分を示し、Ｎ- の不純物拡散領域である。また、符号１６ｂは、選択トランジスタＳＱ3 のチャネル領域を示し、Ｐ- の不純物拡散領域である。また、符号１８は、ゲート絶縁層であり、酸化シリコン層などで構成される。
【００２７】次に、図１〜３に示すＳＯＩ構造を利用した完全ＣＭＯＳ型ＳＲＡＭ装置の製造方法について説明する。まず、図４（Ａ）および図５に示すように、絶縁層２の上に半導体薄膜層１６が所定パターンで形成してあるＳＯＩ基板を製造する。ＳＯＩ基板は、たとえば張り合わせ法と選択研磨法とを組み合わせた方法により製造される。半導体薄膜層１６の上には、ゲート絶縁層１８を形成する。ゲート絶縁層１８は、たとえば熱酸化法により形成される酸化シリコン層で構成される。
【００２８】また、半導体薄膜層１６には、トランジスタのしきい値電圧調整用の不純物を導入し、Ｐ型ＭＯＳトランジスタが形成される予定領域には、Ｎ- 型不純物領域１６ａを形成し、Ｎ型ＭＯＳトランジスタが形成される予定領域には、Ｐ- 型不純物領域１６ｂを形成する。
【００２９】次に、記憶ノードコンタクト部分に対応する位置のゲート絶縁層１８に、コンタクトホール８ａを形成した後、図４（Ｂ）に示すように、ゲート絶縁層１８の上に、ゲート電極となるポリシリコン層６を堆積する。なお、コンタクトホール８ａを形成する前に、ゲート絶縁層１８の表面には、ポリシリコン層などで構成される酸化膜保護層を形成しても良い。
【００３０】次に、ゲート電極となるポリシリコン層６を、図６に示すように、パターン加工し、駆動トランジスタＤＱ1 ，ＤＱ2 および負荷トランジスタＬＱ5 ，ＬＱ6のゲート電極６ａ，６ａ’と、選択トランジスタＳＱ3 ，ＳＱ4 となるゲート電極６ｂ，６ｂ’（ワード線Ｗ1 ，Ｗ2 ）を形成する。その際に、ゲート電極６ａ，６ａ’は、コンタクトホール８ａ，８ｂを通して、それぞれ対となる記憶ノードの不純物拡散層と接続する。
【００３１】次に、図６に示すように、半導体薄膜層に、ゲート電極の上から選択的イオン注入を行うことにより、各トランジスタのソース・ドレイン領域となるＰ型不純物拡散層４ａと、Ｎ型不純物拡散層４ｂとを形成する。イオン注入後には、熱処理を行い、不純物を拡散させる。その熱処理により、ゲート電極６ａ，６ａ’を構成するポリシリコン層に含まれるＮ型不純物が、コンタクトホール８ａ，８ｂを通して、半導体薄膜層の表面に拡散し、そのコンタクト部分の半導体薄膜層の導電型は、図３に示すように、Ｎ型不純物拡散層４ｂと連続するＮ型となる。また、図３に示すように、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとの境界部分には、ダイオードＤ1 が形成される。なお、図示しないが、ダイオードＤ2も同様にして形成される。また、図６では、図示上、ゲート電極幅とコンタクトホール８ａ，８ｂの幅とを同じにしているが、ゲート電極がコンタクトホールをオーバラップするようにデザインすることが好ましい。
【００３２】次に、図７に示すように、ゲート電極の上に、第１層間絶縁層を堆積した後、コンタクトホール１０ａ，１０ｂ，１２ａ，１２ｂ，１４ａ，１４ｂを形成する。第１層間絶縁層としては、たとえば酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ層などが例示される。コンタクトホール１０ａ，１０ｂは、ビット線コンタクトのためのホールであり、コンタクトホール１２ａ，１２ｂは、電源線Ｖddコンタクトのためのホールであり、コンタクトホール１４ａ，１４ｂは、基準電位線Ｖssコンタクトのためのホールである。
【００３３】次に、第１層間絶縁層の上に、図８に示すように、第１アルミ層を形成する。第１アルミ層は、図８に示すパターン２０ａ，２０ｂ，２２，２４ａ，２４ｂでエッチング加工される。第１アルミ層のうち、パターン２０ａ，２０ｂは、電源線Ｖddのパターンを示す。パターン２２は、第２層アルミで構成される基準電位線Ｖssに持ち上げるためのパッド層のパターンを示す。パターン２４ａ，２４ｂは、第２層アルミで構成されるビット線ｂ，ｂ’とのコンタクト位置をずらすためのパッド層のパターンを示す。
【００３４】次に、図９に示すように、第１アルミ層の上に、第２層間絶縁層を形成し、その第２層間絶縁層に、コンタクトホール２６，２８ａ，２８ｂを形成する。第２層間絶縁層は、特に限定されないが、たとえば酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ層などで構成される。コンタクトホール２６は、基準電位線Ｖssのコンタクトのためのホールであり、コンタクトホール２８ａ，２８ｂは、ビット線ｂ，ｂ’のためのホールである。
【００３５】次に、第２層間絶縁層の上に、第２アルミ層を堆積し、第２アルミ層を図９に示すパターン３０，３２ａ，３２ｂでエッチング加工し、基準電位線Ｖssおよびビット線ｂ，ｂ’を得る。その後、オーバーコート層およびパッド層などを形成し、完全ＣＭＯＳ型ＳＲＡＭ装置を製造する。なお、メモリセルＭＣは、縦方向および横方向に線対象にレイアウトされ、多数形成される。また、メモリセル群の周囲には、セルに対するデータの書き込み回路および読み取り回路などの周辺回路が形成される。
【００３６】本実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００３７】このＰＮ接合により、負荷トランジスタＬＱ5，ＬＱ6側から駆動トランジスタＤＱ1 ，ＤＱ2 側へ向かう記憶ノード部にダイオードＤ1 ，Ｄ2 が形成されるが、ＳＲＡＭのメモリセルでは、負荷トランジスタ側から駆動トランジスタ側へは、順方向バイアスとなるので、メモリセル上問題にはならない。
【００３８】すなわち、本実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとの間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図ることができ、しかも信号処理の高スピード化を図ることができる。また、セル毎に、ワード線Ｗ1，Ｗ2を二本配置し、ワード線分割型セルとし、このワード線分割型セルをＳＯＩ構造と組み合わせることで、セルの幾何学的対象性が高まり、セルの動作上の安定性が向上し、トランジスタ間の特性バラツキを吸収し易い。
【００３９】なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。たとえば、図１０に示すように、図１に示す実施例に比較して、駆動トランジスタＤＱ1 ，ＤＱ2 と負荷トランジスタＬＱ5 ，ＬＱ6 との位置を逆に構成するレイアウトのメモリセルＭＣ’も考えられる。この実施例の場合には、基準電位線Ｖssのためのコンタクトホール１４ａ，１４ｂと、電源線Ｖddのためのコンタクトホール１２ａ，１２ｂの位置関係も逆になるが、そのほかは、前記実施例と同様な作用効果を有する。
【００４０】次に、図１１〜１３に示す実施例について説明する。図１１は、前記実施例の図３に示す断面図に対応する断面図である。この実施例では、ゲート電極３６ａ，３６ｂが下層側ゲート電極３０と上層側ゲート電極３２との多層構造となっている。また、記憶ノードのコンタクトホール８ａ部分で、ゲート電極３６ａ，３６ｂの一部を構成する上層側ゲート電極３２が半導体薄膜層の表面にコンタクトし、これが、Ｐ型不純物拡散層４ａおよびＮ型不純物拡散層４ｂの双方に対して接続してある。下層側ゲート電極３０は、ゲート絶縁層１８を構成する酸化膜保護のための保護層を兼ねており、ポリシリコン層などで構成される。また、上層側ゲート電極３２は、チタンやタングステンなどの高融点金属で構成してある。
【００４１】少なくとも、記憶ノードのためのコンタクトホール８ａに入り込むコンタクト部分を、不純物を含有しない導電性物質で構成することで、このコンタクトホール８ａを通して、半導体薄膜層に不純物が拡散しなくなり、このコンタクト部分は、同一のコンタクトホール８ａで、Ｐ型不純物拡散層４ａおよびＮ型不純物拡散層４ｂの双方に対してコンタクトすることができる。
【００４２】このようなコンタクトが実現できれば、前記実施例と異なり、Ｐ型不純物拡散層４ａとＮ型不純物拡散層４ｂとの境界部分５に形成されるダイオードの影響をほとんど無視でき、図１３に示すように、ダイオードが形成されない完全ＣＭＯＳ型ＳＲＡＭセルを実現することができる。
【００４３】このようなコンタクトを実現するには、まず、図１２（Ａ）に示すように、絶縁層２の上に半導体薄膜層１６が所定パターンで形成してあるＳＯＩ基板を製造する。ＳＯＩ基板は、たとえば張り合わせ法と選択研磨法とを組み合わせた方法により製造される。半導体薄膜層１６の上には、ゲート絶縁層１８を形成する。ゲート絶縁層１８は、たとえば熱酸化法により形成される酸化シリコン層で構成される。
【００４４】また、半導体薄膜層１６には、トランジスタのしきい値電圧調整用の不純物を導入し、Ｐ型ＭＯＳトランジスタが形成される予定領域には、Ｎ- 型不純物領域１６ａを形成し、Ｎ型ＭＯＳトランジスタが形成される予定領域には、Ｐ- 型不純物領域１６ｂを形成する。
【００４５】次に、保護層を兼ねる下層側ゲート電極３０となるポリシリコン層を、たとえば３０ｎｍ程度の膜厚で堆積させる。その後、記憶ノード部分に対し、コンタクトホール８ａを形成する。その後、図１２（Ｂ）に示すように、上層側ゲート電極３２を構成するノンドープ導電層（たとえば高融点金属）を堆積し、コンタクトはホール８ａに埋め込む。その後の工程は、コンタクトホール８ａ部分で、上層側ゲート電極３２が、両極性の不純物拡散層１６ａ，１６ｂに同時に接続する以外は、前記実施例と同様である。
【００４６】本実施例では、上記実施例の作用効果に加えて、ＰＮ接合により形成されるダイオードの影響をほとんど無視することができるという作用効果をさらに有する。なお、この実施例において、ゲート電極は、必ずしも多層ではなく、不純物を含まない高融点金属の単層で構成しても良い。また、記憶ノードのためのコンタクト部分のみに、ゲート電極を構成する材質とは異なる高融点金属で構成することもできる。
【００４７】
【発明の効果】以上説明してきたように、本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００４８】このＰＮ接合により、負荷トランジスタ側から駆動トランジスタ側へ向かう記憶ノード部にダイオードが形成されるが、ＳＲＡＭのメモリセルでは、負荷トランジスタ側から駆動トランジスタ側へは、順方向バイアスとなるので、メモリセル上問題にはならない。本発明に係る第１の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００４９】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。
【００５０】しかも、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部を、単一のコンタクトホールを通して接続することができる。このため、ＰＮ接合により形成されるダイオードの影響をほとんど無視することができる。
【００５１】本発明に係る第２の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成しないので、セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる。本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、ＳＲＡＭセルをＳＯＩ基板上に形成することで、素子分離を最小デザインで設計することができる。また、通常の半導体基板上にバルク構造の完全ＣＭＯＳ型ＳＲＡＭ装置を形成する場合と比較して、ウェルを形成する必要がないので、Ｐ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とを、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成することができる。しかも、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある。
【００５２】一般に、ＳＯＩ基板上に形成されたトランジスタは、通常の半導体基板上に形成されたトランジスタに比較して、電気特性を揃えることが困難であるが、今回採用したワード線分割型セルをＳＯＩ構造と組み合わせることで、セルの幾何学的対象性が高まり、セルの動作上の安定性が向上し、トランジスタ間の特性バラツキを吸収し易い。
【００５３】本発明に係る第３の完全ＣＭＯＳ型ＳＲＡＭ装置では、Ｐ型不純物拡散層とＮ型不純物拡散層との間に絶縁領域を形成せず、しかも好適なワード線パターンを有するので、セル面積の縮小、高集積化を図り、しかも信号処理の高スピード化を図ることができる。
【００５４】本発明に係る完全ＣＭＯＳ型ＳＲＡＭ装置は、ＡＳＩＣ用メモリとして好適に用いることができる。
【図面の簡単な説明】
【図１】図１は本発明の一実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図である。
【図２】図２は同実施例に係るＳＲＡＭ用メモリセルの等価回路図である。
【図３】図３は図１に示すIII −III 線に沿う要部断面図である。
【図４】図４（Ａ），（Ｂ）は図３に示すメモリセルの製造工程を示す要部断面図である。
【図５】図５は図１〜３に示すメモリセルの製造工程を示す要部平面図である。
【図６】図６は図５に示す続きの工程を示す要部平面図である。
【図７】図７は図６に示す続きの工程を示す要部平面図である。
【図８】図８は図７に示す続きの工程を示す要部平面図である。
【図９】図９は図８に示す続きの工程を示す要部平面図である。
【図１０】図１０は本発明の他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部平面図である。
【図１１】図１１は本発明のさらにその他の実施例に係る完全ＣＭＯＳ型ＳＲＡＭ装置のメモリセルの要部断面図である。
【図１２】図１２（Ａ），（Ｂ）は図１１に示すメモリセルの製造工程を示す要部断面図である。
【図１３】図１３は図１１に示すメモリセルの等価回路図である。
【符号の説明】
２… 絶縁層
４ａ… Ｐ型不純物拡散層
４ｂ… Ｎ型不純物拡散層
５… 境界部分
６ａ，６ａ’，６ｂ，６ｂ’… ゲート電極
８ａ，８ｂ… 記憶ノードのためのコンタクトホール
１０ａ，１０ｂ，１２ａ，１２ｂ，１４ａ，１４ｂ… コンタクトホール
１６… 半導体薄膜層
１８… ゲート絶縁層
ＭＣ… メモリセル
ＤＱ1，ＤＱ2… 駆動トランジスタ
ＳＱ3，ＳＱ4… 選択トランジスタ
ＬＱ5，ＬＱ6… 負荷トランジスタ
ｂ… ビット線
ｂ’… 反転ビット線
Ｗ，Ｗ1，Ｗ2… ワード線
ＭＣ，ＭＣ’… メモリセル
【特許請求の範囲】
【請求項１】 絶縁層上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に、完全ＣＭＯＳ型のＳＲＡＭセルが形成してある完全ＣＭＯＳ型ＳＲＡＭ装置であって、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分の近くのＮ型不純物拡散層またはＰ型不純物拡散層に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、コンタクトホールを通して接続してある完全ＣＭＯＳ型ＳＲＡＭ装置。
【請求項２】 絶縁層上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に、完全ＣＭＯＳ型のＳＲＡＭセルが形成してある完全ＣＭＯＳ型ＳＲＡＭ装置であって、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、単一のコンタクトホールを通して接続してある完全ＣＭＯＳ型ＳＲＡＭ装置。
【請求項３】 絶縁層上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に、完全ＣＭＯＳ型のＳＲＡＭセルが形成してある完全ＣＭＯＳ型ＳＲＡＭ装置であって、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある完全ＣＭＯＳ型ＳＲＡＭ装置。
【請求項４】 各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある請求項１または２に記載の完全ＣＭＯＳ型ＳＲＡＭ装置。
【請求項１】 絶縁層上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に、完全ＣＭＯＳ型のＳＲＡＭセルが形成してある完全ＣＭＯＳ型ＳＲＡＭ装置であって、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分の近くのＮ型不純物拡散層またはＰ型不純物拡散層に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、コンタクトホールを通して接続してある完全ＣＭＯＳ型ＳＲＡＭ装置。
【請求項２】 絶縁層上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に、完全ＣＭＯＳ型のＳＲＡＭセルが形成してある完全ＣＭＯＳ型ＳＲＡＭ装置であって、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、ＰＮ接合する部分のＮ型不純物拡散層およびＰ型不純物拡散層の双方に対して、半導体薄膜層の上部に形成されるゲート電極の一部が、単一のコンタクトホールを通して接続してある完全ＣＭＯＳ型ＳＲＡＭ装置。
【請求項３】 絶縁層上に所定パターンの半導体薄膜層が形成してあるＳＯＩ基板上に、完全ＣＭＯＳ型のＳＲＡＭセルが形成してある完全ＣＭＯＳ型ＳＲＡＭ装置であって、ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層とＮ型トランジスタのＮ型不純物拡散層とが、同一パターンの半導体薄膜層内に直接ＰＮ接合するように形成してあり、各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある完全ＣＭＯＳ型ＳＲＡＭ装置。
【請求項４】 各ＳＲＡＭセル毎のワード線が、ビット線と直交するように、二本に分割して配列してある請求項１または２に記載の完全ＣＭＯＳ型ＳＲＡＭ装置。
【図２】
【図３】
【図１】
【図４】
【図５】
【図６】
【図１１】
【図１３】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図３】
【図１】
【図４】
【図５】
【図６】
【図１１】
【図１３】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【公開番号】特開平７−１５３８５４
【公開日】平成７年（１９９５）６月１６日
【国際特許分類】
【出願番号】特願平５−３００６７６
【出願日】平成５年（１９９３）１１月３０日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成７年（１９９５）６月１６日
【国際特許分類】
【出願日】平成５年（１９９３）１１月３０日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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