抵抗変化メモリおよびその製造方法
【課題】イオン源電極を構成する金属の凝集を防止することができる抵抗変化メモリおよびその製造方法を提供する。
【解決手段】本実施形態の抵抗変化メモリは、第１配線と、第１配線の上方に設けられ第１配線と交差する第２配線と、第２配線の上方に設けられ第２配線と交差する第３配線と、第１配線と第２配線との交差領域に設けられた第１抵抗変化素子であって、第１配線上に設けられた第１抵抗変化層と、第１抵抗変化層上に設けられ第２配線を貫通するとともに第２配線に接続し金属イオン源を含むイオン源電極と、を有する第１抵抗変化素子と、第２配線と第３配線との交差領域に設けられた第２抵抗変化素子であって、イオン源電極上に設けられた第２抵抗変化層を有する第２抵抗変化素子と、を備えている。
【解決手段】本実施形態の抵抗変化メモリは、第１配線と、第１配線の上方に設けられ第１配線と交差する第２配線と、第２配線の上方に設けられ第２配線と交差する第３配線と、第１配線と第２配線との交差領域に設けられた第１抵抗変化素子であって、第１配線上に設けられた第１抵抗変化層と、第１抵抗変化層上に設けられ第２配線を貫通するとともに第２配線に接続し金属イオン源を含むイオン源電極と、を有する第１抵抗変化素子と、第２配線と第３配線との交差領域に設けられた第２抵抗変化素子であって、イオン源電極上に設けられた第２抵抗変化層を有する第２抵抗変化素子と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリおよびその製造方法に関する。
【背景技術】
【０００２】
抵抗変化メモリは抵抗変化層を２つの電極で挟んだ２端子の抵抗変化素子を記憶素子とするメモリである。この抵抗変化メモリにおいては、電極間に印加した電圧の履歴によって抵抗変化層が高抵抗状態と低抵抗状態の間を可逆的に変化することを利用して情報の書き込みと消去を行う。２電極間の電圧を切っても抵抗変化層の抵抗状態は保持されるため、抵抗変化メモリは不揮発性メモリの一種である。
【０００３】
抵抗変化素子は抵抗変化層および電極の種類によっていくつかの種類に分類される。例えば、遷移金属酸化物の酸素欠損の移動を利用した酸化還元型抵抗変化素子および抵抗変化層の内部の金属等のイオンの移動を利用したイオン伝導型抵抗変化素子等がある。
【０００４】
イオン伝導型抵抗変化素子はシリコンＣＭＯＳプロセスと比較的親和性の高い材料を用いることができるため、次世代の半導体記憶素子として注目を浴びている。例えば、高濃度ドープシリコン基板上に抵抗変化層としてアモルファスシリコン薄膜を形成し、この抵抗変化層上に、抵抗変化層中を移動しうる金属イオン源を有するイオン源電極を形成した抵抗変化素子が知られている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Sung Hyun Jo and Wei Lu, Nano Letters 8, no.2, pp.392-397 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、イオン源電極を構成する金属の凝集を防止することができる抵抗変化メモリおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態による抵抗変化メモリは、第１配線と、前記第１配線の上方に設けられ前記第１配線と交差する第２配線と、前記第２配線の上方に設けられ前記第２配線と交差する第３配線と、前記第１配線と前記第２配線との交差領域に設けられた第１抵抗変化素子であって、前記第１配線上に設けられた第１抵抗変化層と、前記第１抵抗変化層上に設けられ前記第２配線を貫通するとともに前記第２配線に接続し金属イオン源を含むイオン源電極と、を有する第１抵抗変化素子と、前記第２配線と前記第３配線との交差領域に設けられた第２抵抗変化素子であって、前記イオン源電極上に設けられた第２抵抗変化層を有する第２抵抗変化素子と、を備えていることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による抵抗変化メモリを示す断面図。
【図２】図１に示す切断面Ａ−Ａで切断した断面図。
【図３】第１実施形態の第１変形例による抵抗変化メモリを示す断面図。
【図４】図４（ａ）、４（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図５】図５（ａ）、５（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図６】第１実施形態の第２変形例による抵抗変化メモリを示す断面図。
【図７】図７（ａ）、７（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図８】図８（ａ）、８（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図９】図９（ａ）、９（ｂ）は、第２実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１０】第２実施形態による抵抗変化メモリを示す断面図。
【図１１】図１１（ａ）、１１（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１２】図１２（ａ）、１２（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１３】図１３（ａ）、１３（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１４】図１４（ａ）、１４（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
まず、本発明に至る過程において、発明者らが見出した課題について説明する。
【００１０】
イオン源電極としては、Ａｇ、Ｎｉ、Ｃｏなどの金属が用いられる。そのなかでもＡｇは整流性と動作電圧の観点でもっとも有効なイオン源電極材料として注目されている。
【００１１】
しかし、Ａｇを含むこれらの金属には、実際の製造を考慮したときに幾つかの問題点がある。
【００１２】
１．難加工性：
イオン源電極のパターニングにはＲＩＥ(Reactive Ion Etching)が使用されるが、これらの金属の蒸気圧が低いため、加工時に反応性を利用するのではなく、高エネルギーイオンをこれらの金属に照射し、イオンの持つ運動量を金属原子に与えることよってメカニカルに金属のエッチングを行う必要がある。
【００１３】
２．Ａｇの凝集：
１に示した問題を回避するために、できるだけ薄膜の金属電極を用いることが必要である。しかし、Ａｇの薄膜は原子の移動により凝集する性質を持っているため、薄膜の形成が難しい。我々の実験でも例えば２０ｎｍ以下の膜厚では、モフォロジーも悪く、またより薄い膜厚の場合は、凝集により球形状となることが確認されている。
【００１４】
３．順構造および逆構造：
クロスポイント型の抵抗変化メモリでは、集積度を向上させるために、上下のメモリセルで金属配線が共有される構造を持つ。したがって、ある着目した金属配線より下に形成される第１メモリセルと、上に形成される第２メモリセルとは、その積層順序が上記金属配線に対して面対称となる必要がある。例えば、第１メモリセルとして、順構造となる、抵抗変化層上にイオン源電極が形成される順構造を有し、第２メモリセルでは、イオン源電極上に抵抗変化層が形成される逆構造を有することになる。パターニングという観点では、順構造と逆構造とが対になった積層構造をパターニングする場合には、順構造と逆構造でそれぞれ一回ずつ、難易度の高いＡｇ（イオン源電極）のＲＩＥが必要になる。また、凝集の観点から見ると、逆構造のメモリセルにおいてＡｇ層（イオン電極）を堆積してからアモルファス層（抵抗変化層）を形成することになるので、そのプロセス中の熱履歴によってＡｇの凝集が加速される恐れがある。
【００１５】
以下に、図面を参照して実施形態を説明する。
【００１６】
（第１実施形態）
第１実施形態による抵抗変化メモリを図１乃至図２を参照して説明する。図１は、第１実施形態の抵抗変化メモリの断面図を示し、図２は図１に示す切断面Ａ−Ａで切断した場合の断面図を示す。
【００１７】
この第１実施形態の抵抗変化メモリは、クロスポイント型抵抗変化メモリであって、第１配線１００ａと、この第１配線１００ａと交差する第２配線２００との間に第１メモリセル（抵抗変化素子）１０が設けられ、第２配線２００と、この第２配線２００と交差する第３配線１００ｂとの間に第２メモリセル（抵抗変化素子）２０が設けられた構成となっている。なお、第１実施形態においては、第３配線１００ｂは、第１配線１００ａの上方に第１配線１００ａに平行となるように設けられている。また、第１配線１００ａは、絶縁膜２に、上面が露出するように設けられている。
【００１８】
第１メモリセル１０は第１配線１００ａと第２配線２００との交差領域に設けられており、第１配線１００ａ上に設けられ例えばＮ型の不純物がドープされたポリシリコン層１２と、このポリシリコン層１２上に設けられ例えばＳｉＮからなる絶縁層１４と、この絶縁層１４上に設けられアモルファスシリコンからなる抵抗変化層１６と、この抵抗変化層１６上に設けられ例えばＡｇからなるイオン源電極１８と、を備えている。なお、第１配線１００ａと、ポリシリコン層１２との間にはバリアメタル１１を設けてもよい。そして、イオン源電極１８はイオン源となる金属とは異種の金属からなる第２配線２００を貫通するとともに第２配線２００に接続するように設けられている。この第１メモリセル１０においては、ポリシリコン層１２および抵抗変化層１６の側面には、例えば膜厚が１．５ｎｍのＳｉＮからなるライナ１７が設けられている。そしてこのライナ１７は、絶縁膜２の上面にも設けられている。また、第１メモリセル１０の側部には例えばＳｉＯ２からなる層間絶縁膜１９が設けられている。
【００１９】
一方、第２メモリセル２０は第２配線２００と第１配線１００ａとの交差領域に設けられており、例えばＡｇからなるイオン源電極１８と、このイオン源電極１８上に設けられアモルファスシリコンからなる抵抗変化層２６と、この抵抗変化層２６上に設けられ例えばＳｉＮからなる絶縁層２４と、この絶縁層２４上に設けられ例えばＮ型の不純物がドープされたポリシリコン層２２と、を備えている。すなわち、第１メモリセル１０と第２メモリセル２０はイオン源電極１８を共有している。また、ポリシリコン層２２上に第３配線１００ｂが設けられている。すなわち、第２メモリセル２０は、イオン源電極１８、抵抗変化層２６、絶縁層２４、ポリシリコン層２２、および第３配線１００ｂの順序で積層され、第１メモリセル１０は、配線１００ａ、ポリシリコン層１２、絶縁層１４、抵抗変化層１６、およびイオン源電極１８の順序で積層されるので、第１メモリセル１０と第２メモリセル２０は構成する層の積層構造が逆となっている。この第２メモリセル２０において、抵抗変化層２６およびポリシリコン層２２の側面には、例えば膜厚が1.５ｎｍのＳｉＮからなるライナ２７が設けられている。このライナ２７は第３配線１００ｂの側部の一部にも設けられている。また、第２メモリセル２０の側部には例えばＳｉＯ２からなる層間絶縁膜２９が設けられている。
【００２０】
このように構成された第１実施形態の抵抗変化メモリにおいて、第１配線１００ａを接地し、第１配線１００ａに対して第２配線２００に正電圧を印加すると、イオン源電極１８からＡｇイオンが放出され、このＡｇイオンが第１配線１００ａに向かって移動し、抵抗変化層１６中にＡｇイオンからなるフィラメントが絶縁層１４に到達するように形成される。このフィラメントによって、第１配線１００ａと第２配線２００とが第１メモリセル１０を介して電気的に導通し、第１メモリセル１０は低抵抗状態（以下、セット状態ともいう）となる。また、同様に、第３配線１００ｂを接地し、第３配線１００ｂに対して第２配線２００に正電圧を印加すると、抵抗変化層２６中にＡｇイオンからなるフィラメントが絶縁層２４に到達するように形成され、このフィラメントによって、第３配線１００ａと第２配線２００とが第２メモリセル２０を介して電気的に導通し、第２メモリセル２０は低抵抗状態（セット状態）となる。一例としてＡｇイオンが絶縁膜１４および２４によって、移動が止まる場合がある。このとき、第１メモリセル１０の絶縁層１４および第２メモリセル２０の絶縁層２４は電荷キャリアがトンネルすることが可能な膜厚、例えば数ｎｍの膜厚に設定する必要がある。また別の一例として、印加された電界と絶縁層１４と絶縁層２４の膜厚によっては、Ａｇイオンが絶縁層１４または絶縁層２４中の内部に部分的もしくは完全に侵入する場合もある。この場合は、前記の例よりもメモリセルの抵抗を低くすることが可能である。このように絶縁層１４または絶縁層２４の膜厚は、印加電圧とともにメモリセルの抵抗値を制御するパラメーターのひとつである。この他、絶縁層１４および絶縁層２４は、抵抗変化層となるアモルファスシリコンと不純物が添加されたポリシリコンとの直接接合を防ぎ、アモルファスシリコンの多結晶化（結晶粗大化）およびポリシリコン中の不純物のアモルファスＳｉ層への拡散による抵抗変化層の低抵抗化を防止する役割も担っている。
【００２１】
第１メモリセル１０がセット状態のときに、第１配線１００ａに正電圧を印加し、第２配線２００を接地すると、フィラメントを構成しているＡｇ原子の一部がイオン化してイオン源電極１８の方向に移動し、電極間を接続していたフィラメントが不連続になって、第１メモリセル１０は高抵抗状態（以下、リセット状態ともいう）へと遷移する。同様に、第２メモリセル２０がセット状態のときに、第３配線１００ｂに正電圧を印加し、第２配線２００を接地すると、第２メモリセル２０はリセット状態と遷移する。
【００２２】
このように構成された第１実施形態の抵抗変化メモリにおいては、第１メモリセル１０と、第２メモリセル２０は、第２配線２００を貫通しかつ第２配線に接続するイオン源電極１８を共有する構造を有しているので、イオン源電極１８の膜厚を厚くすることが可能となり、イオン源電極を構成する金属の凝集を防止することができる。
【００２３】
なお、上記説明においては、ポリシリコン層１２、２２はＮ型ポリシリコン層であったが、Ｐ型ポリシリコン層であってもよい。また、Ｗ（タングステン）やＴｉ（チタン）等のイオン化しがたい金属であってもかまわない。
【００２４】
また、図３に示す第１変形例による抵抗変化メモリのように、ポリシリコン層１２、２２を割愛して、抵抗変化層１６、２６や、絶縁層１４、２４が直接第１配線１００ａや第３配線１００ｂに接していてもかまわない。この場合、第１および第２メモリセル１０、２０の高さが低くなり、後述する積層構造をパターニングする際の工程が容易となる。
【００２５】
また、抵抗変化層１６はアモルファスシリコンであったが、シリコン酸化物、シリコン酸窒化物の他、ハフニウム酸化物、アルミニウム酸化物等の金属酸化物でもかまわない。
【００２６】
次に、第１実施形態の抵抗変化メモリの製造方法について、図４（ａ）乃至図８（ｂ）を参照して説明する。
【００２７】
まず、図４（ａ）に示すように、絶縁膜２に第１配線用の溝を形成し、この溝に第１配線材料、例えばＷ（タングステン）をＣＶＤ（Chemical Vapor Deposition）法などで堆積し、その後ＣＭＰなどの平坦化技術によって埋め込むことにより第１配線１００ａを形成する。続いて、第１配線１００ａを覆うように、例えばＮ型不純物がドープされたポリシリコン層１２、ＳｉＮ層１４、アモルファスシリコン層１６、およびＳｉＮ層５０を順次積層し、積層膜を形成する。なお、第１配線１００ａと、ポリシリコン層１２との間にバリアメタル１１を設けてもよい。そして、公知のリソグラフィ技術を用いてこの積層膜をパターニングすることにより、第１配線１００ａ上に、ポリシリコン層１２、ＳｉＮ層１４、アモルファスシリコン層１６、およびＳｉＮ層５０からなる積層構造を形成する。その後、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、積層構造の側面にＳｉＮからなるライナ１７を形成する。このとき、ＳｉＮ層１７は、絶縁膜２の上面にも形成される。続いて、例えばＣＶＤ法を用いて、上記積層構造を覆うように例えばＳｉＯ２を堆積し、層間絶縁膜１９を形成する。その後、この層間絶縁膜１９を例えばＣＭＰ（Chemical Mechanical Polishing）を用いて、平坦化し、上記積層構造の上面、すなわちＳｉＮ層５０の上面を露出させる（図４（ａ））。
【００２８】
次に、図４（ｂ）に示すように、層間絶縁膜１９の一部をエッチングにより削り、その上面がアモルファスシリコン層１６の上面よりも上の位置となるようにＳｉＮ層５０の上部を露出させる。
【００２９】
次に、図５（ａ）に示すように、第２配線２００となるＷを例えばＣＶＤ法を用いて堆積し、ＣＭＰ法を用いて平坦化し、ライナ１７およびＳｉＮ層５０の上面を露出させる。続いて、Ｗ層をパターニングし、パターニングされたＷ層をＳｉＮ層５０およびライナ１７が貫通するように第２配線２００を形成する。その後、ＳｉＮ膜５０をウェットエッチング等により除去する。すると、図５（ｂ）に示すように、ＳｉＮ膜５０が存在している場所には開口５２が形成される。このとき、ライナ１７もＳｉＮなので、ＳｉＮ層５０の側部のライナ１７も除去される。しかし、アモルファスシリコン層１６の側部のライナ１７は残置される。なお、エッチング時間により、アモルファスシリコン層１６の側部のライナ１７の一部は除去される場合もある。この場合、除去された部分は空隙となる。例えば、図６に示す第１実施形態の第２変形例のように、第２配線２００を形成した後には、アモルファスシリコン層１６の側部の一部が空隙１７ａとなる。
【００３０】
次に、図７（ａ）に示すように、開口５２を埋め込むように、イオン源電極材料であるＡｇ層１８を堆積する。このとき、Ａｇ層１８は第２配線２００上にも形成される。その後、ＣＭＰ、ＲＩＥ、またはウェットエッチングを用いて、第２配線２００上のＡｇ層１８を除去し、Ａｇ層１８が開口５０内に埋め込まれるようにする（図７（ｂ））。
【００３１】
次に、図８（ａ）に示すように、開口５０に埋め込まれたＡｇ層１８と第２配線２００を覆うように、アモルファスシリコン層２６、ＳｉＮ層２４、例えばＮ型の不純物がドープされたポリシリコン層２２、および第３配線１００ｂとなるＷ層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ａｇ層１８上に、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、およびＷ層１００ｂからなる積層構造を形成する（図８（ｂ））。
【００３２】
続いて、この積層構造の側面に例えばＳｉＮからなるライナ２７を形成する（図１）。そその後、例えばＳｉＯ２からなる層間絶縁膜２９を例えばＣＶＤ法を用いて堆積し、この層間絶縁膜２９を、ＣＭＰを用いて平坦化し、第１実施形態の抵抗変化メモリを完成する。
【００３３】
また、上記製造方法においては、第１メモリセル１０および第２メモリセル２０の積層構造を形成する際のイオン源電極１８のエッチングは１回である。従来構造ではエッチングが２回必要、すなわち順構造である第１メモリセルで１回、逆構造となる第２メモリセルで１回の計２回のエッチングが必要であるのに対して工程を減らすことが可能である。また、Ａｇからなるイオン源電極１８を堆積してから第２メモリセルのアモルファスシリコン層２６を形成しても、イオン源電極１８の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってＡｇの凝集が加速されることを防止することができる。
【００３４】
（第２実施形態）
第２実施形態による抵抗変化メモリの製造方法について図９（ａ）乃至図１０を参照して説明する。図９（ａ）および図９（ｂ）は第２実施形態に抵抗変化メモリの製造工程を示す断面図である。図１０は第２実施形態の抵抗変化メモリを示す断面図である。図５（ｂ）に示す開口５２を形成するまでは、第１実施形態で説明した製造方法と同じ工程を用いて行う。その後、図９（ａ）に示すように、開口５２を埋め込むように、イオン源電極となるＡｇ層１８を堆積する。続いて、このＡｇ層１８を覆うように、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、および第３配線１００ｂとなるＷ層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ａｇ層１８上に、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、およびＷ層１００ｂからなる積層構造を形成する（図９（ｂ））。
【００３５】
続いて、この積層構造の側面に例えばＳｉＮからなるライナ２７を形成する（図１０）。その後、例えばＳｉＯ２からなる層間絶縁膜２９を例えばＣＶＤ法を用いて堆積し、この層間絶縁膜２９を、ＣＭＰを用いて平坦化し、第２実施形態の製造方法によって製造される抵抗変化メモリを完成する。このようにして形成された第２実施形態の抵抗変化メモリの断面は、図１０に示すようになる。
【００３６】
この第２実施形態の製造方法によって製造された抵抗変化メモリは、第１実施形態の場合と同様に、イオン源電極１８のエッチングは１回であるので、従来構造に対してイオン源電極のエッチング工程を１回減らすことが可能である。また、Ａｇからなるイオン源電極１８を堆積してから第２メモリセルのアモルファスシリコン層２６を形成しても、イオン源電極１８の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってＡｇの凝集が加速されることを防止することができる。
【００３７】
（第３実施形態）
第３実施形態による抵抗変化メモリの製造方法を図１１（ａ）乃至図１４（ｂ）を参照して説明する。図１１（ａ）乃至図１４（ｂ）は第３実施形態に抵抗変化メモリの製造工程を示す断面図である。この第３実施形態においては、第２配線２００として、次世代の配線材料として注目されているグラフェンを用いている。
【００３８】
図４（ａ）に示す、ＳｉＯ２からなる層間絶縁膜１９を形成するまでは、第１実施形態で説明した製造方法と同じ工程を用いて行う（図１１（ａ））。その後、図１１（ｂ）に示すように、ＳｉＮ膜５０をウェットエッチングにより除去する。すると、ＳｉＮ膜５０が存在して場所には開口５２が形成される。このとき、ライナ１７もＳｉＮなので、ＳｉＮ層５０の側部のライナ１７も除去される。しかし、アモルファスシリコン層１６の側部のライナ１７は残置される。なお、エッチング時間により、アモルファスシリコン層１６の側部のライナ１７の一部は除去される場合もある。
【００３９】
次に、図１２（ａ）に示すように、開口５２を埋め込むように、イオン源電極材料であるＡｇ層１８を堆積する。このとき、Ａｇ層１８は層間絶縁膜１９上にも形成される。その後、ＣＭＰ、ＲＩＥ、またはウェットエッチングを用いて、層間絶縁膜１９上のＡｇ層１８を除去し、Ａｇ層１８が開口５０内に埋め込まれるようにする（図１２（ｂ））。
【００４０】
次に、層間絶縁膜１９をエッチングによりその一部を削り、その上面がアモルファスシリコン層１６の上面よりも上に位置するようにする（図１３（ａ））。このとき、Ａｇ層１８の上部が露出する。続いて、Ａｇ層１８の側面部を成長の発生部とするようにグラフェン層５６を横方向に成長させる。このとき、もし不要なグラフェンが発生した場合は、ＣＭＰ等を用いてグラフェン層５６を平坦化する。このとき、Ａｇ層１８の上面が露出する（図１３（ｂ））。
【００４１】
次に、図１４（ａ）に示すように、グラフェン層５６およびＡｇ層１８を覆うように、アモルファスシリコン層２６、ＳｉＮ層２４、例えばＮ型の不純物がドープされたポリシリコン層２２、および第３配線１００ｂとなるＷ層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ａｇ層１８上に、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、およびＷ層１００ｂからなる積層構造を形成する（図１４（ｂ））。
【００４２】
続いて、この積層構造の側面に例えばＳｉＮからなるライナ２７を形成する（図１）。そその後、例えばＳｉＯ２からなる層間絶縁膜２９を例えばＣＶＤ法を用いて堆積し、この層間絶縁膜２９を、ＣＭＰを用いて平坦化し、第１実施形態の抵抗変化メモリを完成する。
【００４３】
また、上記製造方法においては、第１メモリセル１０および第２メモリセル２０の積層構造を形成する際のイオン源電極１８のエッチングは１回であるので、従来構造に対してイオン源電極のエッチング工程を１回減らすことが可能である。また、Ａｇからなるイオン源電極１８を形成してから第２メモリセルのアモルファスシリコン層２６を形成しても、イオン源電極１８の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってＡｇの凝集が加速されることを防止することができる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
２ 絶縁膜
１０ 第１メモリセル
１１ バリアメタル
１２ 不純物がドープされたポリシリコン層
１４ 絶縁層
１６ アモルファスシリコン層（抵抗変化層）
１７ ライナ
１８ イオン源電極
１９ 層間絶縁膜
２０ 第２メモリセル
２２ 不純物がドープされたポリシリコン層
２４ 絶縁層
２６ アモルファスシリコン層（抵抗変化層）
２７ ライナ
５０ ＳｉＮ層
５２ 開口
５６ グラフェン層
１００ａ 第１配線
１００ｂ 第３配線
２００ 第２配線
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリおよびその製造方法に関する。
【背景技術】
【０００２】
抵抗変化メモリは抵抗変化層を２つの電極で挟んだ２端子の抵抗変化素子を記憶素子とするメモリである。この抵抗変化メモリにおいては、電極間に印加した電圧の履歴によって抵抗変化層が高抵抗状態と低抵抗状態の間を可逆的に変化することを利用して情報の書き込みと消去を行う。２電極間の電圧を切っても抵抗変化層の抵抗状態は保持されるため、抵抗変化メモリは不揮発性メモリの一種である。
【０００３】
抵抗変化素子は抵抗変化層および電極の種類によっていくつかの種類に分類される。例えば、遷移金属酸化物の酸素欠損の移動を利用した酸化還元型抵抗変化素子および抵抗変化層の内部の金属等のイオンの移動を利用したイオン伝導型抵抗変化素子等がある。
【０００４】
イオン伝導型抵抗変化素子はシリコンＣＭＯＳプロセスと比較的親和性の高い材料を用いることができるため、次世代の半導体記憶素子として注目を浴びている。例えば、高濃度ドープシリコン基板上に抵抗変化層としてアモルファスシリコン薄膜を形成し、この抵抗変化層上に、抵抗変化層中を移動しうる金属イオン源を有するイオン源電極を形成した抵抗変化素子が知られている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Sung Hyun Jo and Wei Lu, Nano Letters 8, no.2, pp.392-397 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、イオン源電極を構成する金属の凝集を防止することができる抵抗変化メモリおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態による抵抗変化メモリは、第１配線と、前記第１配線の上方に設けられ前記第１配線と交差する第２配線と、前記第２配線の上方に設けられ前記第２配線と交差する第３配線と、前記第１配線と前記第２配線との交差領域に設けられた第１抵抗変化素子であって、前記第１配線上に設けられた第１抵抗変化層と、前記第１抵抗変化層上に設けられ前記第２配線を貫通するとともに前記第２配線に接続し金属イオン源を含むイオン源電極と、を有する第１抵抗変化素子と、前記第２配線と前記第３配線との交差領域に設けられた第２抵抗変化素子であって、前記イオン源電極上に設けられた第２抵抗変化層を有する第２抵抗変化素子と、を備えていることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による抵抗変化メモリを示す断面図。
【図２】図１に示す切断面Ａ−Ａで切断した断面図。
【図３】第１実施形態の第１変形例による抵抗変化メモリを示す断面図。
【図４】図４（ａ）、４（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図５】図５（ａ）、５（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図６】第１実施形態の第２変形例による抵抗変化メモリを示す断面図。
【図７】図７（ａ）、７（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図８】図８（ａ）、８（ｂ）は、第１実施形態による抵抗変化メモリの製造工程を示す断面図。
【図９】図９（ａ）、９（ｂ）は、第２実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１０】第２実施形態による抵抗変化メモリを示す断面図。
【図１１】図１１（ａ）、１１（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１２】図１２（ａ）、１２（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１３】図１３（ａ）、１３（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【図１４】図１４（ａ）、１４（ｂ）は、第３実施形態による抵抗変化メモリの製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
まず、本発明に至る過程において、発明者らが見出した課題について説明する。
【００１０】
イオン源電極としては、Ａｇ、Ｎｉ、Ｃｏなどの金属が用いられる。そのなかでもＡｇは整流性と動作電圧の観点でもっとも有効なイオン源電極材料として注目されている。
【００１１】
しかし、Ａｇを含むこれらの金属には、実際の製造を考慮したときに幾つかの問題点がある。
【００１２】
１．難加工性：
イオン源電極のパターニングにはＲＩＥ(Reactive Ion Etching)が使用されるが、これらの金属の蒸気圧が低いため、加工時に反応性を利用するのではなく、高エネルギーイオンをこれらの金属に照射し、イオンの持つ運動量を金属原子に与えることよってメカニカルに金属のエッチングを行う必要がある。
【００１３】
２．Ａｇの凝集：
１に示した問題を回避するために、できるだけ薄膜の金属電極を用いることが必要である。しかし、Ａｇの薄膜は原子の移動により凝集する性質を持っているため、薄膜の形成が難しい。我々の実験でも例えば２０ｎｍ以下の膜厚では、モフォロジーも悪く、またより薄い膜厚の場合は、凝集により球形状となることが確認されている。
【００１４】
３．順構造および逆構造：
クロスポイント型の抵抗変化メモリでは、集積度を向上させるために、上下のメモリセルで金属配線が共有される構造を持つ。したがって、ある着目した金属配線より下に形成される第１メモリセルと、上に形成される第２メモリセルとは、その積層順序が上記金属配線に対して面対称となる必要がある。例えば、第１メモリセルとして、順構造となる、抵抗変化層上にイオン源電極が形成される順構造を有し、第２メモリセルでは、イオン源電極上に抵抗変化層が形成される逆構造を有することになる。パターニングという観点では、順構造と逆構造とが対になった積層構造をパターニングする場合には、順構造と逆構造でそれぞれ一回ずつ、難易度の高いＡｇ（イオン源電極）のＲＩＥが必要になる。また、凝集の観点から見ると、逆構造のメモリセルにおいてＡｇ層（イオン電極）を堆積してからアモルファス層（抵抗変化層）を形成することになるので、そのプロセス中の熱履歴によってＡｇの凝集が加速される恐れがある。
【００１５】
以下に、図面を参照して実施形態を説明する。
【００１６】
（第１実施形態）
第１実施形態による抵抗変化メモリを図１乃至図２を参照して説明する。図１は、第１実施形態の抵抗変化メモリの断面図を示し、図２は図１に示す切断面Ａ−Ａで切断した場合の断面図を示す。
【００１７】
この第１実施形態の抵抗変化メモリは、クロスポイント型抵抗変化メモリであって、第１配線１００ａと、この第１配線１００ａと交差する第２配線２００との間に第１メモリセル（抵抗変化素子）１０が設けられ、第２配線２００と、この第２配線２００と交差する第３配線１００ｂとの間に第２メモリセル（抵抗変化素子）２０が設けられた構成となっている。なお、第１実施形態においては、第３配線１００ｂは、第１配線１００ａの上方に第１配線１００ａに平行となるように設けられている。また、第１配線１００ａは、絶縁膜２に、上面が露出するように設けられている。
【００１８】
第１メモリセル１０は第１配線１００ａと第２配線２００との交差領域に設けられており、第１配線１００ａ上に設けられ例えばＮ型の不純物がドープされたポリシリコン層１２と、このポリシリコン層１２上に設けられ例えばＳｉＮからなる絶縁層１４と、この絶縁層１４上に設けられアモルファスシリコンからなる抵抗変化層１６と、この抵抗変化層１６上に設けられ例えばＡｇからなるイオン源電極１８と、を備えている。なお、第１配線１００ａと、ポリシリコン層１２との間にはバリアメタル１１を設けてもよい。そして、イオン源電極１８はイオン源となる金属とは異種の金属からなる第２配線２００を貫通するとともに第２配線２００に接続するように設けられている。この第１メモリセル１０においては、ポリシリコン層１２および抵抗変化層１６の側面には、例えば膜厚が１．５ｎｍのＳｉＮからなるライナ１７が設けられている。そしてこのライナ１７は、絶縁膜２の上面にも設けられている。また、第１メモリセル１０の側部には例えばＳｉＯ２からなる層間絶縁膜１９が設けられている。
【００１９】
一方、第２メモリセル２０は第２配線２００と第１配線１００ａとの交差領域に設けられており、例えばＡｇからなるイオン源電極１８と、このイオン源電極１８上に設けられアモルファスシリコンからなる抵抗変化層２６と、この抵抗変化層２６上に設けられ例えばＳｉＮからなる絶縁層２４と、この絶縁層２４上に設けられ例えばＮ型の不純物がドープされたポリシリコン層２２と、を備えている。すなわち、第１メモリセル１０と第２メモリセル２０はイオン源電極１８を共有している。また、ポリシリコン層２２上に第３配線１００ｂが設けられている。すなわち、第２メモリセル２０は、イオン源電極１８、抵抗変化層２６、絶縁層２４、ポリシリコン層２２、および第３配線１００ｂの順序で積層され、第１メモリセル１０は、配線１００ａ、ポリシリコン層１２、絶縁層１４、抵抗変化層１６、およびイオン源電極１８の順序で積層されるので、第１メモリセル１０と第２メモリセル２０は構成する層の積層構造が逆となっている。この第２メモリセル２０において、抵抗変化層２６およびポリシリコン層２２の側面には、例えば膜厚が1.５ｎｍのＳｉＮからなるライナ２７が設けられている。このライナ２７は第３配線１００ｂの側部の一部にも設けられている。また、第２メモリセル２０の側部には例えばＳｉＯ２からなる層間絶縁膜２９が設けられている。
【００２０】
このように構成された第１実施形態の抵抗変化メモリにおいて、第１配線１００ａを接地し、第１配線１００ａに対して第２配線２００に正電圧を印加すると、イオン源電極１８からＡｇイオンが放出され、このＡｇイオンが第１配線１００ａに向かって移動し、抵抗変化層１６中にＡｇイオンからなるフィラメントが絶縁層１４に到達するように形成される。このフィラメントによって、第１配線１００ａと第２配線２００とが第１メモリセル１０を介して電気的に導通し、第１メモリセル１０は低抵抗状態（以下、セット状態ともいう）となる。また、同様に、第３配線１００ｂを接地し、第３配線１００ｂに対して第２配線２００に正電圧を印加すると、抵抗変化層２６中にＡｇイオンからなるフィラメントが絶縁層２４に到達するように形成され、このフィラメントによって、第３配線１００ａと第２配線２００とが第２メモリセル２０を介して電気的に導通し、第２メモリセル２０は低抵抗状態（セット状態）となる。一例としてＡｇイオンが絶縁膜１４および２４によって、移動が止まる場合がある。このとき、第１メモリセル１０の絶縁層１４および第２メモリセル２０の絶縁層２４は電荷キャリアがトンネルすることが可能な膜厚、例えば数ｎｍの膜厚に設定する必要がある。また別の一例として、印加された電界と絶縁層１４と絶縁層２４の膜厚によっては、Ａｇイオンが絶縁層１４または絶縁層２４中の内部に部分的もしくは完全に侵入する場合もある。この場合は、前記の例よりもメモリセルの抵抗を低くすることが可能である。このように絶縁層１４または絶縁層２４の膜厚は、印加電圧とともにメモリセルの抵抗値を制御するパラメーターのひとつである。この他、絶縁層１４および絶縁層２４は、抵抗変化層となるアモルファスシリコンと不純物が添加されたポリシリコンとの直接接合を防ぎ、アモルファスシリコンの多結晶化（結晶粗大化）およびポリシリコン中の不純物のアモルファスＳｉ層への拡散による抵抗変化層の低抵抗化を防止する役割も担っている。
【００２１】
第１メモリセル１０がセット状態のときに、第１配線１００ａに正電圧を印加し、第２配線２００を接地すると、フィラメントを構成しているＡｇ原子の一部がイオン化してイオン源電極１８の方向に移動し、電極間を接続していたフィラメントが不連続になって、第１メモリセル１０は高抵抗状態（以下、リセット状態ともいう）へと遷移する。同様に、第２メモリセル２０がセット状態のときに、第３配線１００ｂに正電圧を印加し、第２配線２００を接地すると、第２メモリセル２０はリセット状態と遷移する。
【００２２】
このように構成された第１実施形態の抵抗変化メモリにおいては、第１メモリセル１０と、第２メモリセル２０は、第２配線２００を貫通しかつ第２配線に接続するイオン源電極１８を共有する構造を有しているので、イオン源電極１８の膜厚を厚くすることが可能となり、イオン源電極を構成する金属の凝集を防止することができる。
【００２３】
なお、上記説明においては、ポリシリコン層１２、２２はＮ型ポリシリコン層であったが、Ｐ型ポリシリコン層であってもよい。また、Ｗ（タングステン）やＴｉ（チタン）等のイオン化しがたい金属であってもかまわない。
【００２４】
また、図３に示す第１変形例による抵抗変化メモリのように、ポリシリコン層１２、２２を割愛して、抵抗変化層１６、２６や、絶縁層１４、２４が直接第１配線１００ａや第３配線１００ｂに接していてもかまわない。この場合、第１および第２メモリセル１０、２０の高さが低くなり、後述する積層構造をパターニングする際の工程が容易となる。
【００２５】
また、抵抗変化層１６はアモルファスシリコンであったが、シリコン酸化物、シリコン酸窒化物の他、ハフニウム酸化物、アルミニウム酸化物等の金属酸化物でもかまわない。
【００２６】
次に、第１実施形態の抵抗変化メモリの製造方法について、図４（ａ）乃至図８（ｂ）を参照して説明する。
【００２７】
まず、図４（ａ）に示すように、絶縁膜２に第１配線用の溝を形成し、この溝に第１配線材料、例えばＷ（タングステン）をＣＶＤ（Chemical Vapor Deposition）法などで堆積し、その後ＣＭＰなどの平坦化技術によって埋め込むことにより第１配線１００ａを形成する。続いて、第１配線１００ａを覆うように、例えばＮ型不純物がドープされたポリシリコン層１２、ＳｉＮ層１４、アモルファスシリコン層１６、およびＳｉＮ層５０を順次積層し、積層膜を形成する。なお、第１配線１００ａと、ポリシリコン層１２との間にバリアメタル１１を設けてもよい。そして、公知のリソグラフィ技術を用いてこの積層膜をパターニングすることにより、第１配線１００ａ上に、ポリシリコン層１２、ＳｉＮ層１４、アモルファスシリコン層１６、およびＳｉＮ層５０からなる積層構造を形成する。その後、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、積層構造の側面にＳｉＮからなるライナ１７を形成する。このとき、ＳｉＮ層１７は、絶縁膜２の上面にも形成される。続いて、例えばＣＶＤ法を用いて、上記積層構造を覆うように例えばＳｉＯ２を堆積し、層間絶縁膜１９を形成する。その後、この層間絶縁膜１９を例えばＣＭＰ（Chemical Mechanical Polishing）を用いて、平坦化し、上記積層構造の上面、すなわちＳｉＮ層５０の上面を露出させる（図４（ａ））。
【００２８】
次に、図４（ｂ）に示すように、層間絶縁膜１９の一部をエッチングにより削り、その上面がアモルファスシリコン層１６の上面よりも上の位置となるようにＳｉＮ層５０の上部を露出させる。
【００２９】
次に、図５（ａ）に示すように、第２配線２００となるＷを例えばＣＶＤ法を用いて堆積し、ＣＭＰ法を用いて平坦化し、ライナ１７およびＳｉＮ層５０の上面を露出させる。続いて、Ｗ層をパターニングし、パターニングされたＷ層をＳｉＮ層５０およびライナ１７が貫通するように第２配線２００を形成する。その後、ＳｉＮ膜５０をウェットエッチング等により除去する。すると、図５（ｂ）に示すように、ＳｉＮ膜５０が存在している場所には開口５２が形成される。このとき、ライナ１７もＳｉＮなので、ＳｉＮ層５０の側部のライナ１７も除去される。しかし、アモルファスシリコン層１６の側部のライナ１７は残置される。なお、エッチング時間により、アモルファスシリコン層１６の側部のライナ１７の一部は除去される場合もある。この場合、除去された部分は空隙となる。例えば、図６に示す第１実施形態の第２変形例のように、第２配線２００を形成した後には、アモルファスシリコン層１６の側部の一部が空隙１７ａとなる。
【００３０】
次に、図７（ａ）に示すように、開口５２を埋め込むように、イオン源電極材料であるＡｇ層１８を堆積する。このとき、Ａｇ層１８は第２配線２００上にも形成される。その後、ＣＭＰ、ＲＩＥ、またはウェットエッチングを用いて、第２配線２００上のＡｇ層１８を除去し、Ａｇ層１８が開口５０内に埋め込まれるようにする（図７（ｂ））。
【００３１】
次に、図８（ａ）に示すように、開口５０に埋め込まれたＡｇ層１８と第２配線２００を覆うように、アモルファスシリコン層２６、ＳｉＮ層２４、例えばＮ型の不純物がドープされたポリシリコン層２２、および第３配線１００ｂとなるＷ層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ａｇ層１８上に、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、およびＷ層１００ｂからなる積層構造を形成する（図８（ｂ））。
【００３２】
続いて、この積層構造の側面に例えばＳｉＮからなるライナ２７を形成する（図１）。そその後、例えばＳｉＯ２からなる層間絶縁膜２９を例えばＣＶＤ法を用いて堆積し、この層間絶縁膜２９を、ＣＭＰを用いて平坦化し、第１実施形態の抵抗変化メモリを完成する。
【００３３】
また、上記製造方法においては、第１メモリセル１０および第２メモリセル２０の積層構造を形成する際のイオン源電極１８のエッチングは１回である。従来構造ではエッチングが２回必要、すなわち順構造である第１メモリセルで１回、逆構造となる第２メモリセルで１回の計２回のエッチングが必要であるのに対して工程を減らすことが可能である。また、Ａｇからなるイオン源電極１８を堆積してから第２メモリセルのアモルファスシリコン層２６を形成しても、イオン源電極１８の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってＡｇの凝集が加速されることを防止することができる。
【００３４】
（第２実施形態）
第２実施形態による抵抗変化メモリの製造方法について図９（ａ）乃至図１０を参照して説明する。図９（ａ）および図９（ｂ）は第２実施形態に抵抗変化メモリの製造工程を示す断面図である。図１０は第２実施形態の抵抗変化メモリを示す断面図である。図５（ｂ）に示す開口５２を形成するまでは、第１実施形態で説明した製造方法と同じ工程を用いて行う。その後、図９（ａ）に示すように、開口５２を埋め込むように、イオン源電極となるＡｇ層１８を堆積する。続いて、このＡｇ層１８を覆うように、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、および第３配線１００ｂとなるＷ層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ａｇ層１８上に、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、およびＷ層１００ｂからなる積層構造を形成する（図９（ｂ））。
【００３５】
続いて、この積層構造の側面に例えばＳｉＮからなるライナ２７を形成する（図１０）。その後、例えばＳｉＯ２からなる層間絶縁膜２９を例えばＣＶＤ法を用いて堆積し、この層間絶縁膜２９を、ＣＭＰを用いて平坦化し、第２実施形態の製造方法によって製造される抵抗変化メモリを完成する。このようにして形成された第２実施形態の抵抗変化メモリの断面は、図１０に示すようになる。
【００３６】
この第２実施形態の製造方法によって製造された抵抗変化メモリは、第１実施形態の場合と同様に、イオン源電極１８のエッチングは１回であるので、従来構造に対してイオン源電極のエッチング工程を１回減らすことが可能である。また、Ａｇからなるイオン源電極１８を堆積してから第２メモリセルのアモルファスシリコン層２６を形成しても、イオン源電極１８の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってＡｇの凝集が加速されることを防止することができる。
【００３７】
（第３実施形態）
第３実施形態による抵抗変化メモリの製造方法を図１１（ａ）乃至図１４（ｂ）を参照して説明する。図１１（ａ）乃至図１４（ｂ）は第３実施形態に抵抗変化メモリの製造工程を示す断面図である。この第３実施形態においては、第２配線２００として、次世代の配線材料として注目されているグラフェンを用いている。
【００３８】
図４（ａ）に示す、ＳｉＯ２からなる層間絶縁膜１９を形成するまでは、第１実施形態で説明した製造方法と同じ工程を用いて行う（図１１（ａ））。その後、図１１（ｂ）に示すように、ＳｉＮ膜５０をウェットエッチングにより除去する。すると、ＳｉＮ膜５０が存在して場所には開口５２が形成される。このとき、ライナ１７もＳｉＮなので、ＳｉＮ層５０の側部のライナ１７も除去される。しかし、アモルファスシリコン層１６の側部のライナ１７は残置される。なお、エッチング時間により、アモルファスシリコン層１６の側部のライナ１７の一部は除去される場合もある。
【００３９】
次に、図１２（ａ）に示すように、開口５２を埋め込むように、イオン源電極材料であるＡｇ層１８を堆積する。このとき、Ａｇ層１８は層間絶縁膜１９上にも形成される。その後、ＣＭＰ、ＲＩＥ、またはウェットエッチングを用いて、層間絶縁膜１９上のＡｇ層１８を除去し、Ａｇ層１８が開口５０内に埋め込まれるようにする（図１２（ｂ））。
【００４０】
次に、層間絶縁膜１９をエッチングによりその一部を削り、その上面がアモルファスシリコン層１６の上面よりも上に位置するようにする（図１３（ａ））。このとき、Ａｇ層１８の上部が露出する。続いて、Ａｇ層１８の側面部を成長の発生部とするようにグラフェン層５６を横方向に成長させる。このとき、もし不要なグラフェンが発生した場合は、ＣＭＰ等を用いてグラフェン層５６を平坦化する。このとき、Ａｇ層１８の上面が露出する（図１３（ｂ））。
【００４１】
次に、図１４（ａ）に示すように、グラフェン層５６およびＡｇ層１８を覆うように、アモルファスシリコン層２６、ＳｉＮ層２４、例えばＮ型の不純物がドープされたポリシリコン層２２、および第３配線１００ｂとなるＷ層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ａｇ層１８上に、アモルファスシリコン層２６、ＳｉＮ層２４、ポリシリコン層２２、およびＷ層１００ｂからなる積層構造を形成する（図１４（ｂ））。
【００４２】
続いて、この積層構造の側面に例えばＳｉＮからなるライナ２７を形成する（図１）。そその後、例えばＳｉＯ２からなる層間絶縁膜２９を例えばＣＶＤ法を用いて堆積し、この層間絶縁膜２９を、ＣＭＰを用いて平坦化し、第１実施形態の抵抗変化メモリを完成する。
【００４３】
また、上記製造方法においては、第１メモリセル１０および第２メモリセル２０の積層構造を形成する際のイオン源電極１８のエッチングは１回であるので、従来構造に対してイオン源電極のエッチング工程を１回減らすことが可能である。また、Ａｇからなるイオン源電極１８を形成してから第２メモリセルのアモルファスシリコン層２６を形成しても、イオン源電極１８の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってＡｇの凝集が加速されることを防止することができる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
２ 絶縁膜
１０ 第１メモリセル
１１ バリアメタル
１２ 不純物がドープされたポリシリコン層
１４ 絶縁層
１６ アモルファスシリコン層（抵抗変化層）
１７ ライナ
１８ イオン源電極
１９ 層間絶縁膜
２０ 第２メモリセル
２２ 不純物がドープされたポリシリコン層
２４ 絶縁層
２６ アモルファスシリコン層（抵抗変化層）
２７ ライナ
５０ ＳｉＮ層
５２ 開口
５６ グラフェン層
１００ａ 第１配線
１００ｂ 第３配線
２００ 第２配線
【特許請求の範囲】
【請求項１】
第１配線上に第１抵抗変化層を形成する工程と、
前記第１抵抗変化層上に第１絶縁層を形成する工程と、
前記第１絶縁層および前記第１抵抗変化層をパターニングし、前記第１配線上に前記第１抵抗変化層および第１絶縁層の第１積層構造を形成する工程と、
前記第１積層構造を覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を平坦化し前記第１絶縁層の上面を露出させる工程と、
前記第１絶縁層の上部側面が露出するように、前記第１層間絶縁膜に選択的に溝部を形成する工程と、
前記溝部に第２配線を形成する工程と、
前記第１絶縁層を除去し、前記第１抵抗変化層上に開口を形成する工程と、
前記開口にイオン源電極を埋め込む工程と、
前記イオン源電極を覆うように、第２抵抗変化層、第３配線となる第３配線材料層を順次積層する工程と、
前記第３配線材料層、前記第２抵抗変化層をパターニングし、前記イオン源電極上に前記第２抵抗変化層および前記第３配線の第２積層構造を形成する工程と、
を備えていることを特徴とする抵抗変化メモリの製造方法。
【請求項２】
第１配線上に第１抵抗変化層を形成する工程と、
前記第１抵抗変化層上に第１絶縁層を形成する工程と、
前記第１絶縁層および前記第１抵抗変化層をパターニングし、前記第１配線上に前記第１抵抗変化層および前記第１絶縁層の第１積層構造を形成する工程と、
前記第１積層構造を覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を平坦化し前記第１絶縁層の上面を露出させる工程と、
前記第１絶縁層を除去し、前記第１抵抗変化層上に開口を形成する工程と、
前記開口にイオン源電極を埋め込む工程と、
前記イオン源電極の上部側面が露出するように、前記第１層間絶縁膜に選択的に溝部を形成する工程と、
前記溝部に第２配線を形成する工程と、
前記イオン源電極を覆うように、第２抵抗変化層、第３配線となる第３配線材料層を順次積層する工程と、
前記第３配線材料層、前記第２抵抗変化層をパターニングし、前記イオン源電極上に前記第２抵抗変化層および前記第３配線の第２積層構造を形成する工程と、
を備えていることを特徴とする抵抗変化メモリの製造方法。
【請求項３】
前記第２配線はグラフェンであることを特徴とする請求項２記載の抵抗変化メモリ。
【請求項４】
第１配線と、
前記第１配線の上方に設けられ前記第１配線と交差する第２配線と、
前記第２配線の上方に設けられ前記第２配線と交差する第３配線と、
前記第１配線と前記第２配線との交差領域に設けられた第１抵抗変化素子であって、前記第１配線上に設けられた第１抵抗変化層と、前記第１抵抗変化層上に設けられ前記第２配線を貫通するとともに前記第２配線に接続し金属イオン源を含むイオン源電極と、を有する第１抵抗変化素子と、
前記第２配線と前記第３配線との交差領域に設けられた第２抵抗変化素子であって、前記イオン源電極上に設けられた第２抵抗変化層を有する第２抵抗変化素子と、
を備えていることを特徴とする抵抗変化メモリ。
【請求項５】
前記第１抵抗変化素子は、前記第１配線と前記第１抵抗変化層との間に不純物がドープされた第１ポリシリコン層と、前記第１ポリシリコン層と前記第１抵抗変化層との間に設けられた第１絶縁層とを備え、
前記第２抵抗変化素子は、前記第２抵抗変化層と前記第３配線との間に不純物がドープされた第２ポリシリコン層と、前記第２ポリシリコン層と前記第２抵抗変化層との間に設けられた第２絶縁層とを備えていることを特徴とする請求項４記載の抵抗変化メモリ。
【請求項１】
第１配線上に第１抵抗変化層を形成する工程と、
前記第１抵抗変化層上に第１絶縁層を形成する工程と、
前記第１絶縁層および前記第１抵抗変化層をパターニングし、前記第１配線上に前記第１抵抗変化層および第１絶縁層の第１積層構造を形成する工程と、
前記第１積層構造を覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を平坦化し前記第１絶縁層の上面を露出させる工程と、
前記第１絶縁層の上部側面が露出するように、前記第１層間絶縁膜に選択的に溝部を形成する工程と、
前記溝部に第２配線を形成する工程と、
前記第１絶縁層を除去し、前記第１抵抗変化層上に開口を形成する工程と、
前記開口にイオン源電極を埋め込む工程と、
前記イオン源電極を覆うように、第２抵抗変化層、第３配線となる第３配線材料層を順次積層する工程と、
前記第３配線材料層、前記第２抵抗変化層をパターニングし、前記イオン源電極上に前記第２抵抗変化層および前記第３配線の第２積層構造を形成する工程と、
を備えていることを特徴とする抵抗変化メモリの製造方法。
【請求項２】
第１配線上に第１抵抗変化層を形成する工程と、
前記第１抵抗変化層上に第１絶縁層を形成する工程と、
前記第１絶縁層および前記第１抵抗変化層をパターニングし、前記第１配線上に前記第１抵抗変化層および前記第１絶縁層の第１積層構造を形成する工程と、
前記第１積層構造を覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を平坦化し前記第１絶縁層の上面を露出させる工程と、
前記第１絶縁層を除去し、前記第１抵抗変化層上に開口を形成する工程と、
前記開口にイオン源電極を埋め込む工程と、
前記イオン源電極の上部側面が露出するように、前記第１層間絶縁膜に選択的に溝部を形成する工程と、
前記溝部に第２配線を形成する工程と、
前記イオン源電極を覆うように、第２抵抗変化層、第３配線となる第３配線材料層を順次積層する工程と、
前記第３配線材料層、前記第２抵抗変化層をパターニングし、前記イオン源電極上に前記第２抵抗変化層および前記第３配線の第２積層構造を形成する工程と、
を備えていることを特徴とする抵抗変化メモリの製造方法。
【請求項３】
前記第２配線はグラフェンであることを特徴とする請求項２記載の抵抗変化メモリ。
【請求項４】
第１配線と、
前記第１配線の上方に設けられ前記第１配線と交差する第２配線と、
前記第２配線の上方に設けられ前記第２配線と交差する第３配線と、
前記第１配線と前記第２配線との交差領域に設けられた第１抵抗変化素子であって、前記第１配線上に設けられた第１抵抗変化層と、前記第１抵抗変化層上に設けられ前記第２配線を貫通するとともに前記第２配線に接続し金属イオン源を含むイオン源電極と、を有する第１抵抗変化素子と、
前記第２配線と前記第３配線との交差領域に設けられた第２抵抗変化素子であって、前記イオン源電極上に設けられた第２抵抗変化層を有する第２抵抗変化素子と、
を備えていることを特徴とする抵抗変化メモリ。
【請求項５】
前記第１抵抗変化素子は、前記第１配線と前記第１抵抗変化層との間に不純物がドープされた第１ポリシリコン層と、前記第１ポリシリコン層と前記第１抵抗変化層との間に設けられた第１絶縁層とを備え、
前記第２抵抗変化素子は、前記第２抵抗変化層と前記第３配線との間に不純物がドープされた第２ポリシリコン層と、前記第２ポリシリコン層と前記第２抵抗変化層との間に設けられた第２絶縁層とを備えていることを特徴とする請求項４記載の抵抗変化メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−３８２６７（Ｐ２０１３−３８２６７Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７３９６６（Ｐ２０１１−１７３９６６）
【出願日】平成２３年８月９日（２０１１．８．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月９日（２０１１．８．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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