支えられたアンダーフィルを有する回路板
【解決手段】
種々の回路板及びそれを用いる製造の方法が開示される。１つの態様においては、回路板（２０）の面（１７）に半田マスク（９０）を適用することと、半田マスク（９０）内に面（１７）まで通じる少なくとも１つの開口（１０５）を形成することと、を含む製造の方法が提供される。半田マスク（９０）上にアンダーフィル（２５）がその一部（１００）が少なくとも１つの開口（１０５）内へと突出するように配置される。
種々の回路板及びそれを用いる製造の方法が開示される。１つの態様においては、回路板（２０）の面（１７）に半田マスク（９０）を適用することと、半田マスク（９０）内に面（１７）まで通じる少なくとも１つの開口（１０５）を形成することと、を含む製造の方法が提供される。半田マスク（９０）上にアンダーフィル（２５）がその一部（１００）が少なくとも１つの開口（１０５）内へと突出するように配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は概して半導体処理に関し、より特定的には半導体チップ半田バンプパッド及びそれを作製する方法に関する。
【背景技術】
【０００２】
半導体チップを半導体チップパッケージ基板等の回路板に実装するために、フリップチップ実装スキームが何十年にわたり用いられてきた。多種多様な従来のフリップチップにおいて、半導体チップの入力／出力（Ｉ／Ｏ）サイトと回路板の対応するＩ／Ｏサイトとの間で多数の半田接合が確立される。１つの従来のプロセスにおいては、半導体チップの所与のＩ／Ｏサイト又はパッドには半田バンプが金属学的に接合され、また回路板の対応するＩ／Ｏサイトには所謂プリ半田(pre-solder)が金属学的に接合される。その後に、半田バンプとプリ半田は接近させられ、そして半田バンプ及びプリ半田の一方又は両方をリフローする加熱プロセスにさらされて、必要な半田接合を確立する。
【０００３】
フリップチップ半田接合は、熱膨張係数（ＣＴＥ）の不整合、延性差及び回路板の反り等の種々の原因からの機械的な応力にさらされることがある。そのような応力は、上述した従来の半田接合を曲げモーメントの影響下に置き得る。応力はダイのエッジ及び角で最大になりまたダイ中央に近づくに従って低下する傾向があるという点において、影響はやや方向性のものである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＴＥ不整合の影響を軽減するために、通常は、アンダーフィル材料がチップと下層のパッケージ基板の間に配置され、より特定的にはチップとパッケージ基板上の半田レジスト層との間に配置される。半田接合と同様に、アンダーフィルも曲げモーメントの影響下に置かれ得る。状況が十分に深刻であり又はアンダーフィルの半田レジストへの接合が局所的に弱っていると、剥離が生じ得る。アンダーフィル剥離は半田接合内に亀裂を生じさせることがあり、最終的にはデバイス故障に繋がり得る。
【０００５】
１つの従来の設計は、半田マスクの比較的に滑らかな表面とアンダーフィルの間での接着接合の強度に頼っている。応力はこの接合を圧倒してしまう。別の従来の設計は、接着接合を強化するために、プラズマエッチングプロセスを利用して半田マスクの上面を粗くする。この粗面化は、典型的には１ミクロン未満の深さ迄である。更に別の技術は、アンダーフィル堆積に先立つ半田マスクの追加的な洗浄に頼る。この技術においても、滑らかな表面への接着接合が到達点であるにすぎない。
【０００６】
本発明は、上述した１つ以上の不都合の影響を克服し又は低減することに向けられている。
【課題を解決するための手段】
【０００７】
本発明の実施形態の１つの態様によると、回路板の面に半田マスクを適用することと、半田マスク内に前記面まで通じる少なくとも１つの開口を形成することと、を含む製造の方法が提供される。半田マスク上にはアンダーフィルがその一部が少なくとも１つの開口内へと突出するように配置される。
【０００８】
本発明の実施形態の別の態様によると、半導体チップを回路板に結合する方法であって、回路板の面に半田マスクを適用することと、半田マスク内に前記面まで通じる複数の開口を形成することと、を含む方法が提供される。半導体チップは、間隙を残すように回路板の前記面に結合される。アンダーフィルは、その一部が開口の各々内へと突出するように間隙内に配置される。
【０００９】
本発明の実施形態の別の態様によると、面を有する回路板を含む装置が提供される。半田マスクは、前記面上にあり、且つ前記面まで通じる少なくとも１つの開口を含む。アンダーフィルは、半田マスク上にあり、且つ少なくとも１つの開口内へと突出する部分を含む。
【図面の簡単な説明】
【００１０】
本発明の前述の及び他の利益は、以下の詳細な説明を読む場合及び図面を参照する場合に明らかになるはずである。
【００１１】
【図１】図１は回路板上に実装される半導体チップを含む半導体チップデバイスの例示的な実施形態の斜視図である。
【００１２】
【図２】図２は断面２−２でとられた図１の断面図である。
【００１３】
【図３】図３は図２の一部分を拡大して示す図である。
【００１４】
【図４】図４は断面４−４でとられた図３に示される部分の断面図である。
【００１５】
【図５】図５は図４と同様の断面図であるが、代替的で例示的な半導体マスク及びアンダーフィルの配置の断面図である。
【００１６】
【図６】図６は例示的な半田マスク上の例示的な非接触マスクの位置決めを示す断面図である。
【００１７】
【図７】図７は図６と同様の断面図であるが、半田マスクのリソグラフィ露光を示す断面図である。
【００１８】
【図８】図８は図７と同様の断面図であるが、選択開口を生じさせる半田マスク現像を示す断面図である。
【００１９】
【図９】図９は図８と同様の断面図であるが、半田マスク上の半田構造配置を示す断面図である。
【００２０】
【図１０】図１０は図９と同様の断面図であるが、アンダーフィル配置を示す断面図である。
【００２１】
【図１１】図１１は図４と同様の断面図であるが、より小さい倍率で示される断面図である。
【発明を実施するための形態】
【００２２】
半導体チップパッケージ基板等の回路板の種々の実施形態がここに説明される。１つの例は、回路板の面まで通じる１つ以上の開口を伴ってパターニングされる半田マスクを含む。半田マスク上に配置されるアンダーフィルは、開口内へと突出すると共に強度の向上及びアンダーフィル剥離に対する抵抗のための機械的な接合を形成する部分を含む。付加的な詳細が以下に説明される。
【００２３】
以下に説明される図面において、同一の要素が２つ以上の図に現れる場合には、参照番号は概して繰り返される。図面の特に図１を参照すると、回路板２０の面１７上に実装される半導体チップ１５を含む半導体チップデバイス１０の例示的な実施形態の斜視図が示されている。アンダーフィル材料層２５は、半導体チップ１５と回路板２０の間に配置される。半導体チップ１５は、電子機器に用いられる無数にある様々な種類の回路デバイス、例えばマイクロプロセッサ、グラフィクスプロセッサ、組み合わせに係るマイクロプロセッサ／グラフィクスプロセッサ、特定用途向け集積回路、メモリデバイス等の任意のものであってよく、そして単一若しくは多重コアであってよく又は追加的なダイと共に積層されていてもよい。半導体チップ１５は、シリコン又はゲルマニウム等のバルク半導体、あるいは絶縁体上シリコン(silicon-on-insulator)材料等の絶縁体材料上の半導体から構成されていてよい。半導体チップ１５は、回路板２０にフリップチップ実装され、そして半田接合又は他の構造（図１には見えないが図２以降に示される）によって回路板２０と電気的に接続される。
【００２４】
回路板２０は、半導体チップパッケージ基板、回路カード、又は実際上は任意の他の種類のプリント回路板であってよい。モノリシック構造が回路板２０のために用いられ得るが、より典型的な構造はビルドアップ設計を利用するであろう。この点において、回路板２０は、その上に１つ以上のビルドアップ層が形成され且つその下方に追加的な１つ以上のビルドアップ層が形成される中央コアから構成され得る。コアそれ自体は、１つ以上の層の積層物から構成され得る。そのような配置の１つの例は所謂「２−２−２」配置と称されることがあり、この場合、２層のビルドアップ層の２セットの間に単一層コアが積層される。半導体チップパッケージ基板として実装される場合、回路板２０内の層の数は４乃至１６以上に変わり得るが、４層未満が用いられることもある。所謂「コアレス」設計もまた用いられ得る。回路基板２０の層は、金属相互接続が組み込まれる種々の周知のエポキシ類等の絶縁性材料から構成され得る。ビルドアップ以外の多重層構成が用いられることもある。随意的に、回路板２０は、周知のセラミックス又はパッケージ基板若しくは他のプリント回路板に適する他の材料から構成され得る。
【００２５】
半導体チップデバイス１０の追加的な詳細は図２と併せて説明されることになり、図２は断面２−２でとられた図１の断面図である。図２に移る前に、断面において示されることになるパッケージ１０の部分の正確な位置を示すことが有用であろう。断面２−２はエッジ３０を含む半導体チップ１５の小部分を通っていることに留意されたい。この背景で改めて図２に注目する。半導体チップ１５と図示しない別の回路デバイスの間での電力、接地及び信号の伝達をもたらすために、回路板２０には多数の導体トレース及びビア並びに他の構造が設けられている。これらの伝達を容易にするために、回路板２０には、図示されるボールグリッドアレイ３３又はピングリッドアレイ、ランドグリッドアレイ若しくは他の種類の相互接続スキームの形態にある入力／出力が設けられていてよい。上述したように、半導体チップ１５は、バルク半導体又は絶縁体上半導体構造として構成され得る。この例示的な実施形態においては、半導体チップ１５は、バルク半導体層３５及び半導体デバイス層４０を含むバルク半導体として実装される。半導体デバイス層４０は、半導体チップ１５のための機能を提供する種々の回路を含み、そして典型的には、半導体チップ１５への及び半導体チップ１５からの電力、接地及び信号の伝達を容易にする多数のメタライゼーション層及び／又は他の種類の導体層を含むであろう。半導体デバイス層４０上には誘電体積層層４５が形成されており、誘電体積層層４５は絶縁材料の多重層から構成され得る。例示的な実施形態においては、誘電体積層物は、例えば二酸化シリコン及び窒化シリコンの交互の層からなる。しかし、積層物の代わりに、これらの絶縁材料又は他の絶縁材料の１つからなるモノリシック構造も用いられ得る。
【００２６】
半導体チップ１５は、間隙４７を残すように回路板２０の面１７にフリップチップ実装されてよく、そして多数の半田構造又は接合によって回路板２０と電気的に接続されてよく、それらのうちの２つが見えておりそれぞれ符合５０及び５５で表されている。断面２−２の位置に起因して半田接合５５はその一部分のみが見えている。半田接合５０の以下の説明は他の半田接合の例示でもある。半田接合５０は半田構造又はバンプ６０を含み、半田構造又はバンプ６０は、プリ半田(pre-solder)と称されることもある別の半田構造６５に金属学的に接合される。半田バンプ６０及びプリ半田６５は、半田リフロー処理によって金属学的に接合される。不規則線７０は、リフローの後の半田バンプ６０及びプリ半田６５の間の仮想境界を示す。しかし、当業者であれば、そのような境界７０は顕微鏡検査によっても容易には殆ど見えないことを理解するはずである。半田バンプ６０は、種々の鉛ベースの又は無鉛の半田から構成されてよい。例示的な鉛ベースの半田は、約６３％Ｓｎ及び３７％Ｐｂのような共晶比率での又はその近くでの組成を有していてよい。無鉛の例は、錫・銀（約９７．３％Ｓｎ、２．７％Ａｇ）、錫・銅（約９９％Ｓｎ、１％Ｃｕ）、錫・銀・銅（約９６．５％Ｓｎ、３％Ａｇ、０．５％Ｃｕ）等を含む。プリ半田６５は同じ種類の材料から構成されてよい。随意的に、単一半田構造又は半田プラス伝導性ポスト配置が好ましい場合には、プリ半田６５はなくてよい。半田バンプ６０は、アンダーバンプメタライゼーション又はＵＢＭ構造とも称される導体構造７５に金属学的に接続される。他の箇所で更に詳細に説明されるように、ＵＢＭ構造７５には、種々の応力及び曲げモーメントに対する改善された耐性をもたらす階段配置(stair arrangement)が設けられていてよい。ＵＢＭ構造７５は、次いで、半導体チップ１５内の符号８０で示される別の導体構造又はパッドに電気的に接続されており、別の導体構造又はパッド８０は、半導体チップ１５内の複数のメタライゼーション層の一部であってよい。導体構造８０は再分配(redistribution)層又はＲＤＬ構造と称されることがある。導体構造８０は、電力、接地若しくは信号のための入力／出力サイトとして用いられてよく、又は他の構造に電気的に結ばれていないダミーパッドとして用いられてよい。プリ半田６５は同様に、半田マスク９０によって横方向に境界される導体８５に金属学的に接合されている。導体構造８５は、導体構造の多重層であってビアによって相互接続されると共に誘電体材料層によって囲まれているであろうものの一部を形成してよい。
【００２７】
アンダーフィル材料層２５が半導体チップ１５と基板２０の間、特に半導体チップ１５と半田マスク９０の間で分散させられており、半導体チップ１５、半田接合５０，５５等及び回路板２０の熱膨張係数（ＣＴＥ）の差の影響を低減している。アンダーフィル２５は、必要に応じて半田マスクのエッジ９７まで延びていてよく、あるいはそれを通過してよい。アンダーフィル材料層２５は、例えば、シリカフィラー及びフェノール樹脂と混合されたエポキシ樹脂であってよく、半田接合５０及び５５を確立するためのリフロー処理の前又は後に堆積させられてよい。種々の物理的プロセスが、アンダーフィル２５と半田マスク９０の間の接合に対する顕著な応力の原因になり得る。これらの応力の幾つかは、熱サイクルに際しての半導体チップ１５、回路板２０及びアンダーフィル材料層２５の間での歪率(strain rate)の差に起因している。差応力に対する別の寄与因子は、半田バンプ６０とプリ半田６５の間の延性差であろう。エッジ効果として知られる現象に起因して、これらの差応力及び結果としての歪は、半導体チップ１５のエッジ３０の近傍で最大になるであろうし、そしてエッジ３０から半導体チップ１５の中心に向かって矢印９２で示されるような方向において次第に減少するであろう。
【００２８】
アンダーフィル材料層２５は、接着力によって半田マスク９０の上面９５に接着している。しかし、半田マスク９５からのアンダーフィル２５の剥離は、半田接合５０にまたがる複数のアンダーフィル突起によって更に抑制される。アンダーフィル突起の１つには符号１００が付されている。アンダーフィル突起１００及び符号が付されていない他のアンダーフィル突起は、半田マスク９０内に開口１０５等の開口を形成することによって確立される。アンダーフィル２５、突起１００及び開口１０５の追加的な詳細は、次いで図３を参照することによって理解されるはずであり、図３は破線の楕円１１０で囲まれる図２の一部を拡大したものである。図３においては、回路板２０の一部、導体パッド８５、半田接合５０のプリ半田６５の一部の他、半田マスク９０及びアンダーフィル２５のそれぞれの一部が見えている。この断面図においては、アンダーフィル２５の突起１００だけでなく、半田マスク９０の対応する開口１３０、１３５及び１４０内に配置される突起１１５、１２０及び１２５も見えている。上述したように、突起１００は半田マスク内の開口１０５内に配置される。突起１００、１１５、１２０及び１２５は、半田マスク９０との化学的な結合、及び半田マスク９０に対するアンダーフィル２５の回転運動に耐える機械的な連結により、半田マスク９０からのアンダーフィル２５の剥離に対する追加的な抵抗力を与える。本質的には、所与の突起、例えば突起１００の横方向のエッジ又は境界が、半田マスク９０の開口１０５の対向する横方向のエッジ又は境界にもたれかかっている。効果は、協働部材の間での締まりばめ(interference fit)と同様である。
【００２９】
突起１００、１１５、１２０及び１２５の数及び形状は大きく変わり得ることが理解されるべきである。この点に関して次に図４を参照すると、断面４−４でとられた図３の断面図が示されている。この断面図においては、突起１００、１１５、１２０及び１２５の他に、プリ半田６５の周囲に配列されてこれを包囲する４つの追加的な突起１４５、１５０、１５５及び１６０が見えている。この例示的な実施形態においては、突起１０５、１１０、１２０及び１２５は概して円形断面を有している。しかし、実際上は、長方形、正方形又は他の形状等の任意の形状が用いられ得る。また、突起１００、１１５、１２０及び１２５の空間的な配列は、設計の裁量に応じて大きく変わり得る。実際には、アンダーフィル突起の数、空間的配列及びフットプリント(footprint)は半田接合毎に変わるであろうし、また、ある種の半田接合は、設計的な考慮によってはその近傍にアンダーフィルの突起を全く有していないこともある。
【００３０】
１つの可能な代替的な配列が図５に示されており、図５は図４と同様の断面図である。ここで、半田マスク９０’には、プリ半田６５’の周りにアンダーフィルの突起１６５、１７０、１７５及び１８０が配列される開口が設けられている。突起１６５、１７０、１７５及び１８０の数は４であり、これらは概して正方形のフットプリントを有している。
【００３１】
半田マスク９０及びアンダーフィル突起１００、１１５、１２０及び１２５を作製するための例示的な方法は、次に図６、７、８、９及び１０を参照することによって、先ずは図６を参照することによって理解されるであろう。この例示的な作製プロセスは、図３に示されるアンダーフィル２５、回路板２０及び半田マスク９０の一部と併せて説明されることになるが、これらの構造の他の部分の例示でもあることが理解されるべきである。また、回路板２０に対して行われるここで説明されるプロセスは、１つのディスクリート回路板に対して行われ得るし、あるいはストリップ又は他の形態にある幾つかの回路板に対して一斉に行われ得ることが理解されるべきである。先ず図６を参照する。この段階では、導体構造８５及びおそらく他のメタライゼーションが回路板２０内に既に形成されている。導体構造８５は、アルミニウム、銅、銀、金、チタン、高融点金属、高融点金属化合物、これらの合金、等の種々の導体材料から構成され得る。単一の構造である代わりに、導体構造８５は、複数の金属層の積層物、例えばチタン層、ニッケル・バナジウム層及び銅層の順の積層物から構成されてもよい。別の実施形態においては、チタン層が銅層に覆われその上にニッケルの上部被覆が続いてよい。しかし、当業者であれば、多種多様な導電性材料が導体構造８５のために用いられ得ることを理解するはずである。金属材料を適用するために物理的気相堆積、化学的気相堆積、メッキ等の種々の周知技術が用いられ得る。尚、付加的な導体構造が用いられてもよい。
【００３２】
最初に半田マスク９０が導体パッド８５を覆うように回路板２０に塗布されてよい。半田マスク９０は、スピンコーティング又は他の技術によって塗布されてよく、また半田マスク作製に適する種々の材料、例えば、太陽インキ製造株式会社(Taiyo Ink Mfg. Co., Ltd.)製のＰＳＲ−４０００＿ＡＵＳ７０３又は日立化成工業株式会社(Hitachi Chemical Co., Ltd.)製のＳＲ７０００から作製され得る。この段階で非接触フォトマスク１９０が半田マスク９０上に配置されてよい。非接触マスク１９０は、透明基板１９２と、半田マスク９０内に形成されることになる開口の所望の形状及びサイズに従う形状及びサイズの不透明部分１９５、２００、２０５、２１０及び２１５と、を含む。不透明部分１９５、２００、２０５、２１０及び２１５のためにはクロム等が用いられてよく、またある種のガラスが基板１９２のために用いられてよい。随意的には、フォトリソグラフィマスクが半田マスク９０上に形成されてよく、そして周知の技術によってフィソグラフィ的にパターニングされてよい。
【００３３】
次に図７を参照すると、半田マスク９０のマスキングされなかった部分を露光してそれらの部分を後続の現像液に不溶にするために、露光プロセスが行われる。露光に次いでマスク１９０は除去されてよく、あるいはレジストから形成されている場合には灰化、溶剤剥離、等によって剥離されてよい。露光光２２０の適切な波長及び強度並びに時間は、半田マスク９０の特性に依存するであろう。
【００３４】
次に図８を参照すると、図７に示される非接触マスク１９０が露光に次いで除去され、そして周知の現像液を用いて半田マスク９０が現像されて、半田マスク９０内に開口１０５、１３０、１３５及び１４０が確立されると共に、続いて形成されることになるプリ半田（図３における６５）を収容するように設計されるもっと大きな開口２２５が確立される。形成された開口２２５により、導体パッド８５が露出させられて半田構造を受け入れる準備が整う。
【００３５】
次に図９を参照する。ここで、プリ半田６５が導体パッド８５に適用されてよい。プリ半田６５は、印刷、メッキ、ピック・アンド・プレース(pick and place)又は半田構造を適用するための他の技術によって適用されてよい。言うまでもなく、半田マスク９０の開口１０５、１３０、１３５及び１４０のいずれにもプリ半田６５が堆積しないように注意を払うべきである。
【００３６】
図１０に示されるように、半田マスク９０上にアンダーフィル材料の小滴又はビーズ(droplets or beads)２３０を分注することによって、アンダーフィル２５が堆積させられてよい。アンダーフィル２５のこの堆積は、半導体チップ１５（図２参照）が回路板２０に実装された後又は実装される前に行われてよい。アンダーフィル２５が半田マスク９０全面に拡がるにつれて、開口１０５、１３０、１３５及び１４０が充填されて前述の突起が確立される。尚、図１０においては、２つの突起１２０及び１２５が既に確立されている。堆積の後、アンダーフィル２５は熱硬化に供される。樹脂に用いられるエポキシに応じて種々のパラメータが硬化のために用いられ得る。例示的な実施形態においては、硬化は約１４０〜１６０℃で約６０〜１２０分間行われてよい。
【００３７】
光活性化合物以外が用いられている場合には、半田マスク９０内に開口１０５、１３０、１３５及び１４０を確立するために他の技術が用いられてよいことが理解されるべきである。この点に関して、必要に応じて化学的エッチング、レーザ切削又は他の材料除去技術によって開口１０５、１３０、１３５及び１４０を切ることが可能であろう。
【００３８】
当業者であれば、補強アンダーフィル突起の配置は、半田接合又は他の相互接続構造の位置に拘束される必要がないことを理解するはずである。この点に関して次いで図１１を参照すると、図４と同様であるが、より低い倍率での平面図が示されている。より低い倍率に起因して、半田マスク９０のエッジ９７及び回路板２０（図２にも示されている）の表面１７の一部が見えている。図示の簡略化のために、図４にも示されるプリ半田６５並びにアンダーフィル突起１００、１１５、１２０及び１２５のみが符号を付されている。集合的に符号２３５を付されている追加的なアンダーフィル突起は、他の箇所で説明されたように半田マスク９０内に形成されてよい。アンダーフィル突起２３５は、回路板２０とのアンダーフィル材料界面のどこにでも配置させられ得る。この例示においては、アンダーフィル突起２３５は、半田マスク９０の周囲２４０に沿っている。
【００３９】
ここに開示される例示的な実施形態のいずれもが、例えば半導体、磁気ディスク、光ディスク若しくは他の記憶媒体等のコンピュータ可読媒体内に置かれる命令又はコンピュータデータ信号としての命令において具現化されてよい。命令又はソフトウエアは、ここに開示される回路構成を合成し且つ／又はシミュレートすることが可能であってよい。例示的な実施形態においては、開示されている回路構成を合成するために、ケイデンス(Cadence)ＡＰＤ、アンコール(Encore)等の電子設計オートメーションプログラムが用いられてよい。結果として得られるコードは、開示されている回路構成を製造するために用いられてよい。
【００４０】
本発明は種々の修正及び代替的な形態を許容し得る一方で、特定の実施形態が例示の目的で図示され且つここに詳細に説明されてきた。しかし、本発明は開示される特定の形態に限定されることを意図されていないことが理解されるべきである。むしろ、本発明は、以下の添付の特許請求の範囲によって画定される本発明の精神及び範囲内にある全ての修正、均等なもの及び代替案を網羅するものである。
【技術分野】
【０００１】
この発明は概して半導体処理に関し、より特定的には半導体チップ半田バンプパッド及びそれを作製する方法に関する。
【背景技術】
【０００２】
半導体チップを半導体チップパッケージ基板等の回路板に実装するために、フリップチップ実装スキームが何十年にわたり用いられてきた。多種多様な従来のフリップチップにおいて、半導体チップの入力／出力（Ｉ／Ｏ）サイトと回路板の対応するＩ／Ｏサイトとの間で多数の半田接合が確立される。１つの従来のプロセスにおいては、半導体チップの所与のＩ／Ｏサイト又はパッドには半田バンプが金属学的に接合され、また回路板の対応するＩ／Ｏサイトには所謂プリ半田(pre-solder)が金属学的に接合される。その後に、半田バンプとプリ半田は接近させられ、そして半田バンプ及びプリ半田の一方又は両方をリフローする加熱プロセスにさらされて、必要な半田接合を確立する。
【０００３】
フリップチップ半田接合は、熱膨張係数（ＣＴＥ）の不整合、延性差及び回路板の反り等の種々の原因からの機械的な応力にさらされることがある。そのような応力は、上述した従来の半田接合を曲げモーメントの影響下に置き得る。応力はダイのエッジ及び角で最大になりまたダイ中央に近づくに従って低下する傾向があるという点において、影響はやや方向性のものである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＴＥ不整合の影響を軽減するために、通常は、アンダーフィル材料がチップと下層のパッケージ基板の間に配置され、より特定的にはチップとパッケージ基板上の半田レジスト層との間に配置される。半田接合と同様に、アンダーフィルも曲げモーメントの影響下に置かれ得る。状況が十分に深刻であり又はアンダーフィルの半田レジストへの接合が局所的に弱っていると、剥離が生じ得る。アンダーフィル剥離は半田接合内に亀裂を生じさせることがあり、最終的にはデバイス故障に繋がり得る。
【０００５】
１つの従来の設計は、半田マスクの比較的に滑らかな表面とアンダーフィルの間での接着接合の強度に頼っている。応力はこの接合を圧倒してしまう。別の従来の設計は、接着接合を強化するために、プラズマエッチングプロセスを利用して半田マスクの上面を粗くする。この粗面化は、典型的には１ミクロン未満の深さ迄である。更に別の技術は、アンダーフィル堆積に先立つ半田マスクの追加的な洗浄に頼る。この技術においても、滑らかな表面への接着接合が到達点であるにすぎない。
【０００６】
本発明は、上述した１つ以上の不都合の影響を克服し又は低減することに向けられている。
【課題を解決するための手段】
【０００７】
本発明の実施形態の１つの態様によると、回路板の面に半田マスクを適用することと、半田マスク内に前記面まで通じる少なくとも１つの開口を形成することと、を含む製造の方法が提供される。半田マスク上にはアンダーフィルがその一部が少なくとも１つの開口内へと突出するように配置される。
【０００８】
本発明の実施形態の別の態様によると、半導体チップを回路板に結合する方法であって、回路板の面に半田マスクを適用することと、半田マスク内に前記面まで通じる複数の開口を形成することと、を含む方法が提供される。半導体チップは、間隙を残すように回路板の前記面に結合される。アンダーフィルは、その一部が開口の各々内へと突出するように間隙内に配置される。
【０００９】
本発明の実施形態の別の態様によると、面を有する回路板を含む装置が提供される。半田マスクは、前記面上にあり、且つ前記面まで通じる少なくとも１つの開口を含む。アンダーフィルは、半田マスク上にあり、且つ少なくとも１つの開口内へと突出する部分を含む。
【図面の簡単な説明】
【００１０】
本発明の前述の及び他の利益は、以下の詳細な説明を読む場合及び図面を参照する場合に明らかになるはずである。
【００１１】
【図１】図１は回路板上に実装される半導体チップを含む半導体チップデバイスの例示的な実施形態の斜視図である。
【００１２】
【図２】図２は断面２−２でとられた図１の断面図である。
【００１３】
【図３】図３は図２の一部分を拡大して示す図である。
【００１４】
【図４】図４は断面４−４でとられた図３に示される部分の断面図である。
【００１５】
【図５】図５は図４と同様の断面図であるが、代替的で例示的な半導体マスク及びアンダーフィルの配置の断面図である。
【００１６】
【図６】図６は例示的な半田マスク上の例示的な非接触マスクの位置決めを示す断面図である。
【００１７】
【図７】図７は図６と同様の断面図であるが、半田マスクのリソグラフィ露光を示す断面図である。
【００１８】
【図８】図８は図７と同様の断面図であるが、選択開口を生じさせる半田マスク現像を示す断面図である。
【００１９】
【図９】図９は図８と同様の断面図であるが、半田マスク上の半田構造配置を示す断面図である。
【００２０】
【図１０】図１０は図９と同様の断面図であるが、アンダーフィル配置を示す断面図である。
【００２１】
【図１１】図１１は図４と同様の断面図であるが、より小さい倍率で示される断面図である。
【発明を実施するための形態】
【００２２】
半導体チップパッケージ基板等の回路板の種々の実施形態がここに説明される。１つの例は、回路板の面まで通じる１つ以上の開口を伴ってパターニングされる半田マスクを含む。半田マスク上に配置されるアンダーフィルは、開口内へと突出すると共に強度の向上及びアンダーフィル剥離に対する抵抗のための機械的な接合を形成する部分を含む。付加的な詳細が以下に説明される。
【００２３】
以下に説明される図面において、同一の要素が２つ以上の図に現れる場合には、参照番号は概して繰り返される。図面の特に図１を参照すると、回路板２０の面１７上に実装される半導体チップ１５を含む半導体チップデバイス１０の例示的な実施形態の斜視図が示されている。アンダーフィル材料層２５は、半導体チップ１５と回路板２０の間に配置される。半導体チップ１５は、電子機器に用いられる無数にある様々な種類の回路デバイス、例えばマイクロプロセッサ、グラフィクスプロセッサ、組み合わせに係るマイクロプロセッサ／グラフィクスプロセッサ、特定用途向け集積回路、メモリデバイス等の任意のものであってよく、そして単一若しくは多重コアであってよく又は追加的なダイと共に積層されていてもよい。半導体チップ１５は、シリコン又はゲルマニウム等のバルク半導体、あるいは絶縁体上シリコン(silicon-on-insulator)材料等の絶縁体材料上の半導体から構成されていてよい。半導体チップ１５は、回路板２０にフリップチップ実装され、そして半田接合又は他の構造（図１には見えないが図２以降に示される）によって回路板２０と電気的に接続される。
【００２４】
回路板２０は、半導体チップパッケージ基板、回路カード、又は実際上は任意の他の種類のプリント回路板であってよい。モノリシック構造が回路板２０のために用いられ得るが、より典型的な構造はビルドアップ設計を利用するであろう。この点において、回路板２０は、その上に１つ以上のビルドアップ層が形成され且つその下方に追加的な１つ以上のビルドアップ層が形成される中央コアから構成され得る。コアそれ自体は、１つ以上の層の積層物から構成され得る。そのような配置の１つの例は所謂「２−２−２」配置と称されることがあり、この場合、２層のビルドアップ層の２セットの間に単一層コアが積層される。半導体チップパッケージ基板として実装される場合、回路板２０内の層の数は４乃至１６以上に変わり得るが、４層未満が用いられることもある。所謂「コアレス」設計もまた用いられ得る。回路基板２０の層は、金属相互接続が組み込まれる種々の周知のエポキシ類等の絶縁性材料から構成され得る。ビルドアップ以外の多重層構成が用いられることもある。随意的に、回路板２０は、周知のセラミックス又はパッケージ基板若しくは他のプリント回路板に適する他の材料から構成され得る。
【００２５】
半導体チップデバイス１０の追加的な詳細は図２と併せて説明されることになり、図２は断面２−２でとられた図１の断面図である。図２に移る前に、断面において示されることになるパッケージ１０の部分の正確な位置を示すことが有用であろう。断面２−２はエッジ３０を含む半導体チップ１５の小部分を通っていることに留意されたい。この背景で改めて図２に注目する。半導体チップ１５と図示しない別の回路デバイスの間での電力、接地及び信号の伝達をもたらすために、回路板２０には多数の導体トレース及びビア並びに他の構造が設けられている。これらの伝達を容易にするために、回路板２０には、図示されるボールグリッドアレイ３３又はピングリッドアレイ、ランドグリッドアレイ若しくは他の種類の相互接続スキームの形態にある入力／出力が設けられていてよい。上述したように、半導体チップ１５は、バルク半導体又は絶縁体上半導体構造として構成され得る。この例示的な実施形態においては、半導体チップ１５は、バルク半導体層３５及び半導体デバイス層４０を含むバルク半導体として実装される。半導体デバイス層４０は、半導体チップ１５のための機能を提供する種々の回路を含み、そして典型的には、半導体チップ１５への及び半導体チップ１５からの電力、接地及び信号の伝達を容易にする多数のメタライゼーション層及び／又は他の種類の導体層を含むであろう。半導体デバイス層４０上には誘電体積層層４５が形成されており、誘電体積層層４５は絶縁材料の多重層から構成され得る。例示的な実施形態においては、誘電体積層物は、例えば二酸化シリコン及び窒化シリコンの交互の層からなる。しかし、積層物の代わりに、これらの絶縁材料又は他の絶縁材料の１つからなるモノリシック構造も用いられ得る。
【００２６】
半導体チップ１５は、間隙４７を残すように回路板２０の面１７にフリップチップ実装されてよく、そして多数の半田構造又は接合によって回路板２０と電気的に接続されてよく、それらのうちの２つが見えておりそれぞれ符合５０及び５５で表されている。断面２−２の位置に起因して半田接合５５はその一部分のみが見えている。半田接合５０の以下の説明は他の半田接合の例示でもある。半田接合５０は半田構造又はバンプ６０を含み、半田構造又はバンプ６０は、プリ半田(pre-solder)と称されることもある別の半田構造６５に金属学的に接合される。半田バンプ６０及びプリ半田６５は、半田リフロー処理によって金属学的に接合される。不規則線７０は、リフローの後の半田バンプ６０及びプリ半田６５の間の仮想境界を示す。しかし、当業者であれば、そのような境界７０は顕微鏡検査によっても容易には殆ど見えないことを理解するはずである。半田バンプ６０は、種々の鉛ベースの又は無鉛の半田から構成されてよい。例示的な鉛ベースの半田は、約６３％Ｓｎ及び３７％Ｐｂのような共晶比率での又はその近くでの組成を有していてよい。無鉛の例は、錫・銀（約９７．３％Ｓｎ、２．７％Ａｇ）、錫・銅（約９９％Ｓｎ、１％Ｃｕ）、錫・銀・銅（約９６．５％Ｓｎ、３％Ａｇ、０．５％Ｃｕ）等を含む。プリ半田６５は同じ種類の材料から構成されてよい。随意的に、単一半田構造又は半田プラス伝導性ポスト配置が好ましい場合には、プリ半田６５はなくてよい。半田バンプ６０は、アンダーバンプメタライゼーション又はＵＢＭ構造とも称される導体構造７５に金属学的に接続される。他の箇所で更に詳細に説明されるように、ＵＢＭ構造７５には、種々の応力及び曲げモーメントに対する改善された耐性をもたらす階段配置(stair arrangement)が設けられていてよい。ＵＢＭ構造７５は、次いで、半導体チップ１５内の符号８０で示される別の導体構造又はパッドに電気的に接続されており、別の導体構造又はパッド８０は、半導体チップ１５内の複数のメタライゼーション層の一部であってよい。導体構造８０は再分配(redistribution)層又はＲＤＬ構造と称されることがある。導体構造８０は、電力、接地若しくは信号のための入力／出力サイトとして用いられてよく、又は他の構造に電気的に結ばれていないダミーパッドとして用いられてよい。プリ半田６５は同様に、半田マスク９０によって横方向に境界される導体８５に金属学的に接合されている。導体構造８５は、導体構造の多重層であってビアによって相互接続されると共に誘電体材料層によって囲まれているであろうものの一部を形成してよい。
【００２７】
アンダーフィル材料層２５が半導体チップ１５と基板２０の間、特に半導体チップ１５と半田マスク９０の間で分散させられており、半導体チップ１５、半田接合５０，５５等及び回路板２０の熱膨張係数（ＣＴＥ）の差の影響を低減している。アンダーフィル２５は、必要に応じて半田マスクのエッジ９７まで延びていてよく、あるいはそれを通過してよい。アンダーフィル材料層２５は、例えば、シリカフィラー及びフェノール樹脂と混合されたエポキシ樹脂であってよく、半田接合５０及び５５を確立するためのリフロー処理の前又は後に堆積させられてよい。種々の物理的プロセスが、アンダーフィル２５と半田マスク９０の間の接合に対する顕著な応力の原因になり得る。これらの応力の幾つかは、熱サイクルに際しての半導体チップ１５、回路板２０及びアンダーフィル材料層２５の間での歪率(strain rate)の差に起因している。差応力に対する別の寄与因子は、半田バンプ６０とプリ半田６５の間の延性差であろう。エッジ効果として知られる現象に起因して、これらの差応力及び結果としての歪は、半導体チップ１５のエッジ３０の近傍で最大になるであろうし、そしてエッジ３０から半導体チップ１５の中心に向かって矢印９２で示されるような方向において次第に減少するであろう。
【００２８】
アンダーフィル材料層２５は、接着力によって半田マスク９０の上面９５に接着している。しかし、半田マスク９５からのアンダーフィル２５の剥離は、半田接合５０にまたがる複数のアンダーフィル突起によって更に抑制される。アンダーフィル突起の１つには符号１００が付されている。アンダーフィル突起１００及び符号が付されていない他のアンダーフィル突起は、半田マスク９０内に開口１０５等の開口を形成することによって確立される。アンダーフィル２５、突起１００及び開口１０５の追加的な詳細は、次いで図３を参照することによって理解されるはずであり、図３は破線の楕円１１０で囲まれる図２の一部を拡大したものである。図３においては、回路板２０の一部、導体パッド８５、半田接合５０のプリ半田６５の一部の他、半田マスク９０及びアンダーフィル２５のそれぞれの一部が見えている。この断面図においては、アンダーフィル２５の突起１００だけでなく、半田マスク９０の対応する開口１３０、１３５及び１４０内に配置される突起１１５、１２０及び１２５も見えている。上述したように、突起１００は半田マスク内の開口１０５内に配置される。突起１００、１１５、１２０及び１２５は、半田マスク９０との化学的な結合、及び半田マスク９０に対するアンダーフィル２５の回転運動に耐える機械的な連結により、半田マスク９０からのアンダーフィル２５の剥離に対する追加的な抵抗力を与える。本質的には、所与の突起、例えば突起１００の横方向のエッジ又は境界が、半田マスク９０の開口１０５の対向する横方向のエッジ又は境界にもたれかかっている。効果は、協働部材の間での締まりばめ(interference fit)と同様である。
【００２９】
突起１００、１１５、１２０及び１２５の数及び形状は大きく変わり得ることが理解されるべきである。この点に関して次に図４を参照すると、断面４−４でとられた図３の断面図が示されている。この断面図においては、突起１００、１１５、１２０及び１２５の他に、プリ半田６５の周囲に配列されてこれを包囲する４つの追加的な突起１４５、１５０、１５５及び１６０が見えている。この例示的な実施形態においては、突起１０５、１１０、１２０及び１２５は概して円形断面を有している。しかし、実際上は、長方形、正方形又は他の形状等の任意の形状が用いられ得る。また、突起１００、１１５、１２０及び１２５の空間的な配列は、設計の裁量に応じて大きく変わり得る。実際には、アンダーフィル突起の数、空間的配列及びフットプリント(footprint)は半田接合毎に変わるであろうし、また、ある種の半田接合は、設計的な考慮によってはその近傍にアンダーフィルの突起を全く有していないこともある。
【００３０】
１つの可能な代替的な配列が図５に示されており、図５は図４と同様の断面図である。ここで、半田マスク９０’には、プリ半田６５’の周りにアンダーフィルの突起１６５、１７０、１７５及び１８０が配列される開口が設けられている。突起１６５、１７０、１７５及び１８０の数は４であり、これらは概して正方形のフットプリントを有している。
【００３１】
半田マスク９０及びアンダーフィル突起１００、１１５、１２０及び１２５を作製するための例示的な方法は、次に図６、７、８、９及び１０を参照することによって、先ずは図６を参照することによって理解されるであろう。この例示的な作製プロセスは、図３に示されるアンダーフィル２５、回路板２０及び半田マスク９０の一部と併せて説明されることになるが、これらの構造の他の部分の例示でもあることが理解されるべきである。また、回路板２０に対して行われるここで説明されるプロセスは、１つのディスクリート回路板に対して行われ得るし、あるいはストリップ又は他の形態にある幾つかの回路板に対して一斉に行われ得ることが理解されるべきである。先ず図６を参照する。この段階では、導体構造８５及びおそらく他のメタライゼーションが回路板２０内に既に形成されている。導体構造８５は、アルミニウム、銅、銀、金、チタン、高融点金属、高融点金属化合物、これらの合金、等の種々の導体材料から構成され得る。単一の構造である代わりに、導体構造８５は、複数の金属層の積層物、例えばチタン層、ニッケル・バナジウム層及び銅層の順の積層物から構成されてもよい。別の実施形態においては、チタン層が銅層に覆われその上にニッケルの上部被覆が続いてよい。しかし、当業者であれば、多種多様な導電性材料が導体構造８５のために用いられ得ることを理解するはずである。金属材料を適用するために物理的気相堆積、化学的気相堆積、メッキ等の種々の周知技術が用いられ得る。尚、付加的な導体構造が用いられてもよい。
【００３２】
最初に半田マスク９０が導体パッド８５を覆うように回路板２０に塗布されてよい。半田マスク９０は、スピンコーティング又は他の技術によって塗布されてよく、また半田マスク作製に適する種々の材料、例えば、太陽インキ製造株式会社(Taiyo Ink Mfg. Co., Ltd.)製のＰＳＲ−４０００＿ＡＵＳ７０３又は日立化成工業株式会社(Hitachi Chemical Co., Ltd.)製のＳＲ７０００から作製され得る。この段階で非接触フォトマスク１９０が半田マスク９０上に配置されてよい。非接触マスク１９０は、透明基板１９２と、半田マスク９０内に形成されることになる開口の所望の形状及びサイズに従う形状及びサイズの不透明部分１９５、２００、２０５、２１０及び２１５と、を含む。不透明部分１９５、２００、２０５、２１０及び２１５のためにはクロム等が用いられてよく、またある種のガラスが基板１９２のために用いられてよい。随意的には、フォトリソグラフィマスクが半田マスク９０上に形成されてよく、そして周知の技術によってフィソグラフィ的にパターニングされてよい。
【００３３】
次に図７を参照すると、半田マスク９０のマスキングされなかった部分を露光してそれらの部分を後続の現像液に不溶にするために、露光プロセスが行われる。露光に次いでマスク１９０は除去されてよく、あるいはレジストから形成されている場合には灰化、溶剤剥離、等によって剥離されてよい。露光光２２０の適切な波長及び強度並びに時間は、半田マスク９０の特性に依存するであろう。
【００３４】
次に図８を参照すると、図７に示される非接触マスク１９０が露光に次いで除去され、そして周知の現像液を用いて半田マスク９０が現像されて、半田マスク９０内に開口１０５、１３０、１３５及び１４０が確立されると共に、続いて形成されることになるプリ半田（図３における６５）を収容するように設計されるもっと大きな開口２２５が確立される。形成された開口２２５により、導体パッド８５が露出させられて半田構造を受け入れる準備が整う。
【００３５】
次に図９を参照する。ここで、プリ半田６５が導体パッド８５に適用されてよい。プリ半田６５は、印刷、メッキ、ピック・アンド・プレース(pick and place)又は半田構造を適用するための他の技術によって適用されてよい。言うまでもなく、半田マスク９０の開口１０５、１３０、１３５及び１４０のいずれにもプリ半田６５が堆積しないように注意を払うべきである。
【００３６】
図１０に示されるように、半田マスク９０上にアンダーフィル材料の小滴又はビーズ(droplets or beads)２３０を分注することによって、アンダーフィル２５が堆積させられてよい。アンダーフィル２５のこの堆積は、半導体チップ１５（図２参照）が回路板２０に実装された後又は実装される前に行われてよい。アンダーフィル２５が半田マスク９０全面に拡がるにつれて、開口１０５、１３０、１３５及び１４０が充填されて前述の突起が確立される。尚、図１０においては、２つの突起１２０及び１２５が既に確立されている。堆積の後、アンダーフィル２５は熱硬化に供される。樹脂に用いられるエポキシに応じて種々のパラメータが硬化のために用いられ得る。例示的な実施形態においては、硬化は約１４０〜１６０℃で約６０〜１２０分間行われてよい。
【００３７】
光活性化合物以外が用いられている場合には、半田マスク９０内に開口１０５、１３０、１３５及び１４０を確立するために他の技術が用いられてよいことが理解されるべきである。この点に関して、必要に応じて化学的エッチング、レーザ切削又は他の材料除去技術によって開口１０５、１３０、１３５及び１４０を切ることが可能であろう。
【００３８】
当業者であれば、補強アンダーフィル突起の配置は、半田接合又は他の相互接続構造の位置に拘束される必要がないことを理解するはずである。この点に関して次いで図１１を参照すると、図４と同様であるが、より低い倍率での平面図が示されている。より低い倍率に起因して、半田マスク９０のエッジ９７及び回路板２０（図２にも示されている）の表面１７の一部が見えている。図示の簡略化のために、図４にも示されるプリ半田６５並びにアンダーフィル突起１００、１１５、１２０及び１２５のみが符号を付されている。集合的に符号２３５を付されている追加的なアンダーフィル突起は、他の箇所で説明されたように半田マスク９０内に形成されてよい。アンダーフィル突起２３５は、回路板２０とのアンダーフィル材料界面のどこにでも配置させられ得る。この例示においては、アンダーフィル突起２３５は、半田マスク９０の周囲２４０に沿っている。
【００３９】
ここに開示される例示的な実施形態のいずれもが、例えば半導体、磁気ディスク、光ディスク若しくは他の記憶媒体等のコンピュータ可読媒体内に置かれる命令又はコンピュータデータ信号としての命令において具現化されてよい。命令又はソフトウエアは、ここに開示される回路構成を合成し且つ／又はシミュレートすることが可能であってよい。例示的な実施形態においては、開示されている回路構成を合成するために、ケイデンス(Cadence)ＡＰＤ、アンコール(Encore)等の電子設計オートメーションプログラムが用いられてよい。結果として得られるコードは、開示されている回路構成を製造するために用いられてよい。
【００４０】
本発明は種々の修正及び代替的な形態を許容し得る一方で、特定の実施形態が例示の目的で図示され且つここに詳細に説明されてきた。しかし、本発明は開示される特定の形態に限定されることを意図されていないことが理解されるべきである。むしろ、本発明は、以下の添付の特許請求の範囲によって画定される本発明の精神及び範囲内にある全ての修正、均等なもの及び代替案を網羅するものである。
【特許請求の範囲】
【請求項１】
回路板（２０）の面（１７）に半田マスク（９０）を適用することと、
前記半田マスク（９０）内に前記面（１７）まで通じる少なくとも１つの開口（１０５）を形成することと、
前記半田マスク（９０）上にアンダーフィル（２５）をその一部（１００）が前記少なくとも１つの開口（１０５）内へと突出するように配置することと、を備える製造の方法。
【請求項２】
前記アンダーフィルを硬化させて前記一部を硬化させる請求項１の方法。
【請求項３】
前記半田マスク内に前記面まで通じる複数の開口を形成することと、前記アンダーフィルをその一部が前記複数の開口の各々内へと突出するように配置することと、を備える請求項１の方法。
【請求項４】
前記半田マスクに半田（５０）構造を結合することを備える請求項３の方法。
【請求項５】
前記半田構造は前記複数の開口によって横方向に包囲される請求項４の方法。
【請求項６】
前記回路板の前記面に半導体チップ（１５）を結合することを備える請求項１の方法。
【請求項７】
前記半田マスクをリソグラフィ的にパターニングすることによって前記少なくとも１つの開口を形成することを備える請求項１の方法。
【請求項８】
前記少なくとも１つの開口はコンピュータ可読媒体に記憶される命令を用いて形成される請求項１の方法。
【請求項９】
半導体チップ（１５）を回路板（２０）に結合する方法であって、
前記回路板（２０）の面（１７）に半田マスク（９０）を適用することと、
前記半田マスク（９０）内に前記面（１７）まで通じる複数の開口（１０５，１３５）を形成することと、
間隙（４７）を残すように前記回路板（２０）の前記面（１７）に前記半導体チップ（１５）を結合することと、
前記間隙（４７）内にアンダーフィル（２５）をその一部（１００，１２０）が前記開口（１０５，１３５）の各々内へと突出するように配置することと、を備える方法。
【請求項１０】
前記アンダーフィルを硬化させて前記一部を硬化させる請求項９の方法。
【請求項１１】
前記半導体チップと前記回路板の間に複数の半田接合（５０，５５）を結合することを備える請求項９の方法。
【請求項１２】
前記半田接合の少なくとも１つは前記複数の開口の少なくとも幾つかによって横方向に包囲される請求項１１の方法。
【請求項１３】
前記半田マスクをリソグラフィ的にパターニングすることによって前記複数の開口を形成することを備える請求項９の方法。
【請求項１４】
前記複数の開口はコンピュータ可読媒体に記憶される命令を用いて形成される請求項９の方法。
【請求項１５】
面（１７）を含む回路板（２０）と、
前記面（１７）まで通じる少なくとも１つの開口（１０５）を含む前記面（１７）上の半田マスク（９０）と、
前記少なくとも１つの開口（１０５）内へと突出する部分（１００）を含む前記半田マスク（９０）上のアンダーフィル（２５）と、を備える装置。
【請求項１６】
前記半田マスクは前記面まで通じる複数の開口を備え、前記アンダーフィルは前記複数の開口の各々内へと突出する部分を備える請求項１５の装置。
【請求項１７】
前記回路板の前記面に結合される半田構造（５０）を備える請求項１６の装置。
【請求項１８】
前記半田構造は前記複数の開口の少なくとも幾つかによって横方向に包囲される請求項１７の装置。
【請求項１９】
前記回路板は半導体チップパッケージ基板を備える請求項１６の装置。
【請求項２０】
前記回路板の前記面に結合される半導体チップ（１５）を備える請求項１５の装置。
【請求項１】
回路板（２０）の面（１７）に半田マスク（９０）を適用することと、
前記半田マスク（９０）内に前記面（１７）まで通じる少なくとも１つの開口（１０５）を形成することと、
前記半田マスク（９０）上にアンダーフィル（２５）をその一部（１００）が前記少なくとも１つの開口（１０５）内へと突出するように配置することと、を備える製造の方法。
【請求項２】
前記アンダーフィルを硬化させて前記一部を硬化させる請求項１の方法。
【請求項３】
前記半田マスク内に前記面まで通じる複数の開口を形成することと、前記アンダーフィルをその一部が前記複数の開口の各々内へと突出するように配置することと、を備える請求項１の方法。
【請求項４】
前記半田マスクに半田（５０）構造を結合することを備える請求項３の方法。
【請求項５】
前記半田構造は前記複数の開口によって横方向に包囲される請求項４の方法。
【請求項６】
前記回路板の前記面に半導体チップ（１５）を結合することを備える請求項１の方法。
【請求項７】
前記半田マスクをリソグラフィ的にパターニングすることによって前記少なくとも１つの開口を形成することを備える請求項１の方法。
【請求項８】
前記少なくとも１つの開口はコンピュータ可読媒体に記憶される命令を用いて形成される請求項１の方法。
【請求項９】
半導体チップ（１５）を回路板（２０）に結合する方法であって、
前記回路板（２０）の面（１７）に半田マスク（９０）を適用することと、
前記半田マスク（９０）内に前記面（１７）まで通じる複数の開口（１０５，１３５）を形成することと、
間隙（４７）を残すように前記回路板（２０）の前記面（１７）に前記半導体チップ（１５）を結合することと、
前記間隙（４７）内にアンダーフィル（２５）をその一部（１００，１２０）が前記開口（１０５，１３５）の各々内へと突出するように配置することと、を備える方法。
【請求項１０】
前記アンダーフィルを硬化させて前記一部を硬化させる請求項９の方法。
【請求項１１】
前記半導体チップと前記回路板の間に複数の半田接合（５０，５５）を結合することを備える請求項９の方法。
【請求項１２】
前記半田接合の少なくとも１つは前記複数の開口の少なくとも幾つかによって横方向に包囲される請求項１１の方法。
【請求項１３】
前記半田マスクをリソグラフィ的にパターニングすることによって前記複数の開口を形成することを備える請求項９の方法。
【請求項１４】
前記複数の開口はコンピュータ可読媒体に記憶される命令を用いて形成される請求項９の方法。
【請求項１５】
面（１７）を含む回路板（２０）と、
前記面（１７）まで通じる少なくとも１つの開口（１０５）を含む前記面（１７）上の半田マスク（９０）と、
前記少なくとも１つの開口（１０５）内へと突出する部分（１００）を含む前記半田マスク（９０）上のアンダーフィル（２５）と、を備える装置。
【請求項１６】
前記半田マスクは前記面まで通じる複数の開口を備え、前記アンダーフィルは前記複数の開口の各々内へと突出する部分を備える請求項１５の装置。
【請求項１７】
前記回路板の前記面に結合される半田構造（５０）を備える請求項１６の装置。
【請求項１８】
前記半田構造は前記複数の開口の少なくとも幾つかによって横方向に包囲される請求項１７の装置。
【請求項１９】
前記回路板は半導体チップパッケージ基板を備える請求項１６の装置。
【請求項２０】
前記回路板の前記面に結合される半導体チップ（１５）を備える請求項１５の装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１３−５２１６６９（Ｐ２０１３−５２１６６９Ａ）
【公表日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１２−５５６３５３（Ｐ２０１２−５５６３５３）
【出願日】平成２３年３月９日（２０１１．３．９）
【国際出願番号】ＰＣＴ／ＣＡ２０１１／０００２５２
【国際公開番号】ＷＯ２０１１／１０９８９６
【国際公開日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（５０８３０１０８７）エーティーアイ・テクノロジーズ・ユーエルシー (68)
【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ
【住所又は居所原語表記】Ｏｎｅ Ｃｏｍｍｅｒｃｅ Ｖａｌｌｅｙ Ｄｒｉｖｅ Ｅａｓｔ， Ｍａｒｋｈａｍ， Ｏｎｔａｒｉｏ， Ｌ３Ｔ ７Ｘ６ Ｃａｎａｄａ
【Ｆターム（参考）】
【公表日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年３月９日（２０１１．３．９）
【国際出願番号】ＰＣＴ／ＣＡ２０１１／０００２５２
【国際公開番号】ＷＯ２０１１／１０９８９６
【国際公開日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（５０８３０１０８７）エーティーアイ・テクノロジーズ・ユーエルシー (68)
【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ
【住所又は居所原語表記】Ｏｎｅ Ｃｏｍｍｅｒｃｅ Ｖａｌｌｅｙ Ｄｒｉｖｅ Ｅａｓｔ， Ｍａｒｋｈａｍ， Ｏｎｔａｒｉｏ， Ｌ３Ｔ ７Ｘ６ Ｃａｎａｄａ
【Ｆターム（参考）】
[ Back to top ]