時間デジタル変換装置
【課題】時間デジタル変換装置のダイナミックレンジを広くする。
【解決手段】第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み、第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する。
【解決手段】第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み、第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換装置に関する。
【背景技術】
【０００２】
時間デジタル変換装置(Time-to-Digital Converter、以下、ＴＤＣと呼ぶ)は、入力信号の時間差をデジタル信号に変換する装置である。このような時間デジタル変換装置としては、種々のタイプが提案されている。
【０００３】
例えば、複数の遅延回路が縦列接続された一対の遅延線を有し、この一対の遅延線の伝搬遅延の差を利用して入力信号の時間差を検出する時間デジタル変換装置が提案されている。他の時間デジタル変換装置としては、例えば、並列に接続された多数の遅延フリップフロップを有し、各遅延フリップフロップの応答のばらつきを利用して入力信号の時間差を検出するStochastic型ＴＤＣが提案されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Hashimoto, H. Yamazaki, A. Muramatsu, T. Sato and A. Inoue, "Time-to-Digital Converter with Vernier Delay Mismatch Compensation for High Resolution On-Die Clock Jitter Measurement", Symposium on VLSI Circuits Digest of Technical Papers, pp. 166-167, 2008.
【非特許文献２】S. Pellerano, P. Madoglio, and Y. Palaskas, "A 4.75-GHz Fractional Frequency Divider-by-1.25 With TDC-Based All-Digital Spur Calibration in 45-nm CMOS,” IEEE Journal of Solid-State Circuits, Vol. 44, No. 12, pp. 3422-3433, Dec. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
時間デジタル変換装置が検出する時間差の領域は、測定方法により大きく異なる。例えば、一対の遅延線を用いる時間デジタル変換装置は、ピコ秒領域の時間差を測定する。一方、遅延フリップフロップを用いるStochastic型時間ＴＤＣは、フェムト秒領域の時間差を測定する。
【０００６】
これら従来の時間デジタル変換装置には、ダイナミックレンジ（測定値の最大値と最小値の比）が高々３桁程度であるという問題がある。そこで、本発明の課題は、このような問題を解決することである。
【課題を解決するための手段】
【０００７】
上記の問題を解決するために、本装置の一観点によれば、第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み、第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する時間デジタル変換装置が提供される。
【発明の効果】
【０００８】
本装置によれば、時間デジタル変換装置のダイナミックレンジを広くすることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１の時間デジタル変換装置の構成図である。
【図２】実施の形態１のＴＤＣの動作を説明するフローチャートである。
【図３】第１のパルスのカウント数に基づく時間差の測定手順を説明するフローチャ―トである。
【図４】第１のパルスのカウント数に基づく時間差の測定手順を説明するタイムチャ―トである。
【図５】第１の誤差の検出手順を説明するフローチャートである。
【図６】第１の誤差の検出手順を説明するタイムチャ―トである（その１）。
【図７】第１の誤差の検出手順を説明するタイムチャ―トである（その２）。
【図８】第１の誤差の検出手順を説明するタイムチャ―トである（その３）。
【図９】立ち下がりエッジが誤差測定用の隣接パルスとして検出される場合を説明するタイムチャートである。
【図１０】第２の誤差の検出手順を説明するフローチャートである。
【図１１】第２の誤差の検出手順を説明するタイムチャ―トである。
【図１２】最近接エッジを説明するタイムチャートである。
【図１３】実施の形態２のＴＤＣの構成図である。
【図１４】第１および第２の遅延回路の一例を説明する回路図である。
【図１５】第１の遅延回路ユニットの初段の可変遅延回路の一例を説明する回路図である。
【図１６】第１および第２の反転遅延回路の一例を説明する回路図である。
【図１７】ＳＴＤＣの構造を説明する図である。
【図１８】ＳＴＤＣの動作を説明する図である。
【図１９】ＳＴＤＣの特性を説明する図である。
【図２０】実施の形態２における第１の誤差の検出手順を説明するフローチャートである。
【図２１】隣接エッジの検出手順を説明するタイムチャートである。
【図２２】誤差検出用の隣接エッジの検出に用いられるルックアップテーブルである。
【図２３】実施の形態２における第２の誤差の検出手順を説明するフローチャートである。
【図２４】実施の形態２における第２の誤差の検出手順を説明するタイムチャートである。
【図２５】実施の形態２における第３の誤差の検出手順を説明するフローチャ―トである。
【図２６】実施の形態３のＴＤＣの構成図である。
【図２７】実施の形態３の第１の遅延回路（可変遅延回路を除く）の一例を説明する回路図である。
【図２８】実施の形態３の第１の反転遅延回路が有する正転遅延部の一例を説明する回路図である。
【図２９】実施の形態３の時間デジタル変換装置の構成図である。
【図３０】実施の形態３のＴＤＣの動作を説明するフローチャートである。
【図３１】第４の誤差検出手順を説明するタイムチャートである。
【図３２】実施の形態５のＴＤＣの構成図である。
【図３３】実施の形態５における誤差検出ステップを説明するタイムチャートである。
【発明を実施するための形態】
【００１０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。
【００１１】
（実施の形態１）
図１は、本実施の形態の時間デジタル変換装置（ＴＤＣ）２の構成図である。ＴＤＣ２は、図１に示すように、第１のパルス列生成部４と、第２のパルス列生成部６と、カウンタ回路８と、誤差検出部１０とを有している。
【００１２】
第１のパルス列生成部４は、第１の信号に応答して、所定の周期Ｔ（例えば、１０〜１０,０００ｐｓ）で繰り返される第１のパルスの生成を開始する装置である。更に、第１のパルス列生成部４は、第１のパルスと共に、第１のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成する装置である。第２のパルス列生成部６は、第２の信号に応答して、上記所定の周期Ｔ（例えば、１０〜１０,０００ｐｓ）で繰り返される第２のパルスの生成を開始する装置である。カウンタ回路８は、第１の信号に応答して、第１のパルスのカウントを開始する装置である。誤差検出部１０は、第２の信号が入力する時のカウンタ回路８のカウント数に基づく時間を第１の信号と第２の信号の時間差として検出し、算出した時間差と実際の時間差との誤差を検出する装置である。
【００１３】
図２は、本実施の形態のＴＤＣ２の動作を説明するフローチャートである。図３は、第１のパルスのカウント数に基づく時間差の測定手順（Ｓ２）を説明するフローチャートである。図４は、第１のパルスのカウント数に基づく時間差測定の手順（Ｓ２）を説明するタイムチャ―トである。図４には、第１の信号１２および第２の信号１４のレベル変化と、第１のパルス１６および第２のパルス２６のレベル変化と、カウンタ回路８の出力変化（カウント数の変化）１８が示されている。尚、第１のパルス１６および第２のパルス２６の左側には、それぞれのパルスが出力される信号線の符号が示されている。
【００１４】
―第１のパルスのカウント数に基づく時間差測定―
第１の信号１２が第１の入力端子２０に入力すると、第１のパルス列生成部４は、図４に示すように、第１の信号１２の立ち上がるエッジＲＥ１２に応答して、所定の周期Ｔで繰り返される第１のパルス１６の生成を開始する（図３のＳ１２）。生成された第１のパルス１６は、第１の信号線ＶＳ０に出力される。この時、第１の信号１２の先頭部分Ｈ１２は、最初に生成される第１のパルス１６ａの先頭部分Ｈ１６として出力される。カウンタ回路８は、この第１の信号１２の先頭部分Ｈ１２に応答して、第１のパルス１６のカウント１８を開始する（Ｓ１４）。尚、カウンタ回路８は、第１のパルス１６の立ち上がりエッジをカウントする。
【００１５】
第２の信号１４が第２の入力端子２２に入力すると、第２のパルス列生成部６は、第２の信号１４の立ち上がりエッジＲＥ１４に応答して、第１のパルス１６の周期と実質的に同じ周期Ｔで繰り返される第２のパルス２６の生成を開始する。生成された第２のパルス２６は、第５の信号線Ｖｒに出力される（Ｓ１８）。第２の信号１４の先頭部分Ｈ１４は、最初に生成される第２のパルス２６ａの先頭部分Ｈ２６として出力される。カウンタ回路８は、この第２の信号１４の先頭部分Ｈ１４に応答して、第１のパルス１６のカウントを停止する（Ｓ１６）。カウンタ回路８は、この時のカウント数Ｎ０（第２の信号１４が入力する時のカウント数）を保持する。
【００１６】
次に、ＴＤＣ２は、カウンタ回路８に保持されているカウント数Ｎ０に基づく第１の時間ｔ０（＝（Ｎ０−１）×Ｔ）を、第１のパルス１２と第２のパルス１４の時間差として算出する（Ｓ２０）。例えば、カウンタ回路８のカウント数Ｎ０が３で第１のパルス１６の周期Ｔが２００ｐｓの場合、ＴＤＣ２は、第１のパルス１２と第２のパルス１４の時間差として、４００ｐｓ（＝（３−１）×２００ ｐｓ）を算出する。
【００１７】
第１の時間ｔ０は、誤算検出部１０が有する演算機能を用いて算出される。但し、誤算検出部１０とは別に演算機能を有する演算部を設けて、第１の時間ｔ０を算出してもよい。後述する他の演算処理についても同様である。尚、信号（または、パルス）の時間差とは、それぞれの信号の立ち上がりエッジ内の所定の時点（例えば、信号が５０％立ち上がる中間点）の時間差のことである。また、第２の信号１４は、図４に示すように、第１の信号１２の後に立ち上がる信号である。
【００１８】
以上の例では、第１のパルス１２のカウント数は一桁である。しかし、カウンタ回路８は、容易に数桁（例えば、４桁以上）のパルスをカウントすることができる。従って、本実施の形態によれば、第１のパルス１２と第２のパルス１４との時間差のダイナミックレンジを、容易に広くすることができる。
【００１９】
ところで、図４に示すように、第１のパルス１２と第２のパルス１４の時間差Δと第１の時間ｔ０は、第１の残余時間ｔｏｖｅｒ１分異なっている（Δ＝ｔ０＋ｔｏｖｅｒ１）。次に、誤差検出部１０は、この第１の残余時間ｔｏｖｅｒ１に略等しい時間を、第１の誤差として検出する。
【００２０】
―第１の誤差の検出―
図５は、第１の誤差の検出手順（図２のＳ４）を説明するフローチャートである。図６乃至８は、第１の誤差の検出手順（Ｓ４）を説明するタイムチャ―トである。図６には、第１の信号１２、第２の信号１４、第１のパルス１６、および第２のパルス２６が示されている。
【００２１】
上述したように、第１のパルス列生成部４は、第１の信号１２の立ち上がりエッジＲＥ１４に応答して、所定の周期Ｔで繰り返される第１のパルス１６の生成を開始する（図３のＳ１２）。同様に、第２のパルス列生成部６は、第２の信号１４の立ち上がりエッジＲＥ１４に応答して、第１のパルス１６と実質的に同じ周期Ｔで繰り返される第２のパルス２６の生成を開始する（図３のＳ１８）。従って、第１のパルス１６と第２のパルス２６の時間差ｔ’ｏｖｅｒ１は、第２の信号１４が立ち上がる直前に生成が開始される第１のパルス１６ｂと第２の信号１４の時間差である第１の残余時間ｔｏｖｅｒ１と実質的に同じである。誤差検出部１０は、この時間差ｔ’ｏｖｅｒ１を利用して、第１の誤差を検出する。
【００２２】
第１のパルス列生成部４は、図７に示すように、第１のパルス１６と共に、第１のパルス１６より所定の遅延時間ｔｄずつ遅れて立ち上がる複数の遅延パルス２８ａ〜２８ｃを繰り返し生成する。生成された第１〜第３の遅延パルス２８ａ,２８ｂ,２８ｃは、それぞれ第２〜第４の信号線ＶＳ１,ＶＳ２,ＶＳ３に出力される（図１参照）。尚、図７の各パルス列の左端には、それぞれが出力される信号線が示されている。
【００２３】
図８は、図７の破線で囲われた領域を拡大した図である。誤差検出部１０は、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃの立ち上りエッジＲＥ０〜ＲＥ３および立下りエッジＦＥ０〜ＦＥ３の中で、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する隣接エッジを検出する（Ｓ２２）。ここで、第１のエッジに第２のエッジが隣接するとは、一方のエッジが発生してから他方エッジが発生するまでの間に第３のエッジが発生しないことをいう。図８に示す例では、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接するエッジは、第２の遅延パルス２８ｂの立ち上がりエッジＲＥ２と第３の遅延パルス２８ｃの立ち上がりエッジＲＥ３である。
【００２４】
誤差検出部１０は、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する一対の隣接エッジＲＥ２,ＲＥ３のうち先に立ち上がる隣接エッジＲＥ２を、誤差測定用の隣接エッジＮＥとして検出する（図５のＳ２２）。
【００２５】
誤差検出部１０は、検出した隣接エッジＮＥと第１のパルス１６の立ち上がるエッジＲＥ０との時間差ｔ１を、第１の誤差として検出する（Ｓ２４）。例えば、隣接エッジＮＥが立ち上がりエッジの場合、誤差検出部１０は、立ち上りエッジＲＥ０〜ＲＥ3の中で隣接エッジＮＥが立ち上がる順番Ｎｆ１に基づいて、第１のパルス１６と隣接エッジＮＥの時間差ｔ１（＝（Ｎｆ１−１）×ｔｄ）を算出する。図８の例では、隣接エッジＮＥが立ち上がる順番は３番目である。従って、遅延時間ｔｄが５０ｐｓの場合、第１の誤差ｔ１は１００ｐｓ（＝（３−１）×５０ｐｓ）である。
【００２６】
図９は、立ち下がりエッジＦＥ０〜ＦＥ３が誤差測定用の隣接パルスＮＥとして検出される場合を説明するタイムチャートである。図９の例では、第２のパルス２６の立ち上がりエッジＲＥ２６に、第１の遅延パルス２８ａの立ち下がりエッジＦＥ１と第２の遅延パルス２８ｂの立ち下がりエッジＦＥ２が隣接している。誤差検出部１０は、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する一対のエッジＦＥ１,ＦＥ２のうち先に立ち下がる隣接エッジＦＥ１を、誤差測定用の隣接エッジＮＥとして検出する（図５のＳ２２）。誤差検出部１０は、第１のパルス１６の立ち上がりエッジＲＥ０とこの隣接エッジＮＥとの時間差ｔ１を、第１の誤差として算出（検出）する（Ｓ２４）。
【００２７】
ところで、本実施の形態では、先に立ち上がる（または後に立ち下がる）隣接エッジが誤差検出用の隣接エッジＮＥとして検出される。しかし、第２のパルス２６の立ち上りエッジＲＥ２６に隣接する一対の隣接エッジのうち後に立ち上がる（または立ち下がる）隣接エッジを誤差測定用の隣接エッジとしてもよい。この場合、第２の残余時間ｔｏｖｅｒ２は負の値になる。
【００２８】
図８および９に示すように、第１の誤差ｔ１は、第１の残余時間ｔｏｖｅｒ１（＝ｔ’ｏｖｅｒ１）と第２の残余時間ｔｏｖｅｒ２分異なっている（従って、Δ＝ｔ０＋ｔ１＋ｔｏｖｅｒ２）。次に、誤差検出部１０は、この第２の残余時間ｔｏｖｅｒ２に略等しい時間を、第２の誤差として検出する。
【００２９】
―第２の誤差の検出―
図１０は、第２の誤差の検出手順（図２のＳ６）を説明するフローチャートである。図１１は、第２の誤差の検出手順（Ｓ６）を説明するタイムチャ―トである。誤差検出部１０は、第１のパルス列生成部４を制御して、図１１に示すように、誤差検出用の隣接エッジＮＥを有する隣接パルス３０を、第２のパルス２６に向かって所定のシフト時間ｔｆずつシフトさせる（図１０のＳ３２）。誤差検出部１０は、この隣接パルス３０のシフトと並行して、第２のパルス２６の立ち上がりエッジＲＥ２６と隣接エッジＮＥとの時間差を測定する。
【００３０】
次に、誤差検出部１０は、第２のパルス２６の立ち上がりエッジＲＥ２６と隣接エッジＮＥとの時間差の絶対値が所定のシフト時間ｔｆの半分以下になる時の隣接パルス３１のシフト回数Ｎ２に基づく時間ｔ２を第２の誤差として検出する（Ｓ３４）。例えば、図１１の例では、隣接パルス３０のシフト回数Ｎ２は７回である。従って、シフト時間ｔｆが１ｐｓの場合、第２の誤差ｔ２（＝Ｎ２×Ｔｆ）は７ｐｓになる。
【００３１】
図１２は、第２のパルス２６の立ち上がりエッジＲＥ２６との時間差３３ｂの絶対値が所定のシフト時間ｔｆの半分以下になる隣接エッジＮＮＥ（以下、最近接エッジと呼ぶ）を説明するタイムチャートである。図１２には、第２のパルス２６の立ち上がりエッジＲＥ２６を追い越す直前および直後の隣接パルス３０ａ,３０ｂが示されている。ここで、第２のパルス２６を追い越した直後の隣接パルス３０ｂは、追い越す直前の隣接パルス３０ａをシフト時間ｔｆ分シフトさせたパルスである。従って、第２のパルス２６を追い越す直前および直後の一対の隣接パルス３０ａ,３０ｂの一方のエッジと第２のパルス２６の立ち上りエッジＲＥ２６との時間差（例えば、時間差３３ａ）の絶対値は、ｔｆの半分以上になる。一方、他方のエッジと第２のパルス２６の立ち上りエッジＲＥ２６との時間差（例えば、時間差３３ｂ）の絶対値は、ｔｆの半分以下になる。第２の誤差ｔ２は、このような最近接エッジＮＮＥを用いて検出される。
【００３２】
ところで、図１１に示すように、第２の誤差ｔ２は、第２の残余時間ｔｏｖｅｒ２と第３の残余時間ｔｏｖｅｒ３（＜０）分異なっている。誤差検出部１０は、下記第３の誤差検出手順において、この第３の残余時間ｔｏｖｅｒ３を第３の誤差として検出する。
【００３３】
図１１に示した例では、一対の隣接エッジＲＥ２,ＲＥ３のうち先に立ち上がる隣接エッジＲＥ２を有する隣接パルス２８ｂ（図８参照）を、第２のパルス２６に向かってシフトさせている。しかし、後に立ち上がる隣接エッジＲＥ３を有する隣接パルス２８ｃを、第２のパルス２６に向かってシフトされて、第２の誤差ｔ２を検出させてもよい。
【００３４】
或いは、第２のパルス２６の立ち上りエッジＲＥ２６に隣接する立下りエッジＦＥ１,ＦＥ２のうち先に（または後）に立ち下がる隣接エッジＦＥ１(またはＦＥ２)を有する隣接パルスを、第２のパルス２６に向かってシフトさせてもよい（図９参照）。
【００３５】
―第３の誤差の検出―
次に、誤差検出部１０は、第２のパルスの立ち上りエッジＲＥ２６と最近接エッジＮＮＥの時間差ｔｏｖｅｒ３を、第３の誤差として検出する（図２のＳ８）。
【００３６】
第３の誤差ｔ３の検出には、例えば、Stochastic型ＴＤＣ等の極短時間測定器（図示せず）を用いる。この極短時間測定器の測定レンジ（測定可能範囲）の幅は、シフト時間ｔｆが好ましい。但し、極短時間測定器の測定レンジは、シフト時間ｔｆ以上で第１〜第３の遅延パルス２８ａ〜２８ｃの遅延時間ｔｄ以下であってもよい。
【００３７】
―広レンジ時間差の算出―
最後に、誤差検出部１０は、カウンタ回路８のカウント数に基づく第１の時間ｔ０、第１の誤差ｔ１、第２の誤差ｔ２、および第３の誤差ｔ３に基づく時間（＝ｔ０＋ｔ１＋ｔ２＋ｔ３）を、第１の信号１２と第２の信号１４との時間差として算出する（図２のＳ１０）。
【００３８】
例えば、カウンタ回路８のカウント数に対応する時間ｔ０、第１の誤差ｔ１、第２の誤差ｔ２、および第３の誤差ｔ３がそれぞれ４００ｐｓ、１００ｐｓ、７ｐｓ、および２１６ｆｓとすると、誤差検出部１０は、第１の信号１２と第２の信号１４の時間差Δとして５０７.２１６ｐｓを算出する。この場合、時間差測定のダイナミックレンジは１０６である。このダイナミックレンジは、従来のＴＤＣのダイナミックレン（１０３程度）より格段に広い。しかも、カウンタ回路８の最大カウント数を大きくすることで、第１の時間ｔ０の桁数を多くすることは容易である。従って、本ＴＤＣ２のダイナミックレンジを更に広くすることは容易である。
【００３９】
ところで、以上の例では、誤差検出部１０は、全ての測定値（ｔ０、ｔ１、ｔ２、およびｔ３）に基づいて、第１の信号１２と第２の信号１４との時間差Δを算出している。しかし、測定値の一部を用いて、第１の信号１２と第２の信号１４との時間差を算出してもよい。例えば、カウンタ回路８のカウント数に基づく第１の時間ｔ０を、第１の信号と第２の信号の時間差として算出してもよい。この場合、第２のパルス列生成部６は設けずに、第２の信号１４が入力する第２の入力部２２を直接カウンタ回路８に接続してもよい。同様に、第１の時間ｔ０と第１の誤差ｔ１に基づく第２の時間（＝ｔ０＋ｔ１）を、第１の信号と第２の信号の時間差として算出してもよい。更に、第２の時間と第２の誤差に基づく第３の時間（＝ｔ０＋ｔ１＋ｔ２）を、第１の信号と第２の信号の時間差として算出してもよい。以下の実施の形態においても、同様である。
【００４０】
（実施の形態２）
（１）構造
図１３は、本実施の形態のＴＤＣ２ａの構成図である。本ＴＤＣ２ａは、図１３に示すように、第１のパルス生成部４ａ、第２のパルス生成部６ａ、カウンタ回路８、および誤差検出部１０ａを有している。
【００４１】
―第１のパルス生成部―
第１のパルス生成部４ａは、第１の遅延回路ユニット３２ａ、第１の反転遅延回路３４ａ、および第１のゲート回路３６ａを有している。第１の遅延回路ユニット３２ａは、入力信号を所定の時間ｔｃ（例えば、１０〜１００ｐｓ）遅らせて出力する所定数（例えば、１〜１０）の第１の遅延回路３８ａを有している。第１の遅延回路３８ａは縦列に接続され、前段の遅延回路の出力部が次段の遅延回路の入力部に接続されている。初段の遅延回路４４ａは、後述する第１のタイミング制御回路４２ａからの制御信号に応答して入力信号を上記所定の時間ｔｃより長い時間遅らせて出力する可変遅延回路である。
【００４２】
第１の反転遅延回路３４ａは、入力信号を反転すると共に当該入力信号を、第１の遅延回路３８ａの遅延時間に実質的に等しい所定の時間ｔｃ（例えば、１０〜１００ｐｓ）遅らせて出力する反転遅延回路である。第１の反転遅延回路３４ａの入力部には、図１３に示すように、第１の遅延回路ユニット３２ａの最終段の遅延回路４５ａの出力部に接続されている。第１の遅延回路ユニット３２ａの各遅延回路３８ａおよび第１の反転遅延回路３４ａの入力部は、図１３に示すように、それぞれ第１〜第４の信号線ＶＳ０,ＶＳ1,ＶＳ２,ＶＳ３に接続されている。
【００４３】
第１のゲート回路３６ａは、第１のスイッチ回路４０ａと、第１のタイミング制御回路４２ａを有している。第１のスイッチ回路４０ａは、一対の入力部ＳＷＩＮ１,ＳＷＩＮ２と出力部ＳＷＯＵＴとを有し、いずれか一方の入力部を出力部ＳＷＯＵＴに接続する。入力部ＳＷＩＮ１,ＳＷＩＮ２は、それぞれ第１の入力端２０ａと第１の反転遅延回路３４ａの出力部に接続されている。一方、出力部ＳＷＯＵＴは、第１の遅延回路ユニット３２ａの入力部に接続されている。
【００４４】
第１のタイミング制御回路４２ａは、第１の遅延回路３８ａおよび第１の反転遅延回路３４ａの出力信号を監視し、第１のスイッチ回路４０ａ内部のスイッチの開閉を制御する。更に、第１のタイミング制御回路４２ａは、後述する演算制御部５４の命令にしたがって、第１の遅延ユニット３２ａの初段の遅延回路（可変遅延回路）４４ａおよび第３のスイッチ回路４８を制御する。
【００４５】
この第１のタイミング制御回路４２ａは、論理回路である。但し、第１のタイミング制御回路４２ａは、ＣＰＵ（Central Processing Unit）とメモリとを有する回路であってもよい。その場合、そのメモリには、第１のタイミング制御回路４２ａの機能をＣＰＵに実現させるためのプログラムが記録されている。
【００４６】
―第２のパルス生成部―
第２のパルス生成部６ａは、第１のパルス生成部４ａと略同じ構造を有している。但し、第２の遅延回路ユニット３２ｂの初段の遅延回路は、可変遅延回路ではない。
【００４７】
すなわち、第２のパルス生成部６ａは、第２の遅延回路ユニット３２ｂ、第２の反転遅延回路３４ｂ、および第２のゲート回路３６ｂを有している。第２の遅延回路ユニット３２ｂは、第１の遅延回路３８ａの遅延時間に実質的に等しい所定の時間ｔｃ、入力信号を遅らせて出力する所定数の第２の遅延回路３８ｂを有している。第２の遅延回路３８ｂの数は、第１の遅延回路３８ａの数と同じである。第２の遅延回路３８ｂは縦列に接続され、前段の遅延回路３８ｂの出力部が次段の遅延回路３８ｂの入力部に接続されている。
【００４８】
第２の反転遅延回路３４ｂは、入力信号を反転すると共に、第２の遅延回路３８ｂの遅延時間に実質的に等しい所定の時間ｔｃ、入力信号を遅らせて出力する反転遅延回路である。第２の反転遅延回路３４ｂの入力部は、図１３に示すように、第２の遅延回路ユニット３２ｂの最終段の遅延回路４５ｂの出力部に接続されている。第２の遅延回路ユニット３２ｂの初段の遅延回路４４ｂの入力部は、図１３に示すように、第５の信号線Ｖｒに接続されている。
【００４９】
第２のゲート回路３６ｂは、第２のスイッチ回路４０ｂと、第２のタイミング制御回路４２ｂを有している。第２のスイッチ回路４０ｂの一方の入力部には、第２の反転遅延回路３４ｂの出力部が接続されている。第２のスイッチ回路４０ｂの他方の入力部には、ＴＤＣ２ａの第２の入力部２２ｂが接続さている。第２のスイッチ回路４０ｂの構造および機能は、第１のスイッチ回路４０ａと略同じである。
【００５０】
第２のタイミング制御回路４２ｂは、第２の遅延回路３８ｂおよび第２の反転遅延回路３４ｂの出力信号を監視し、第２のスイッチ回路４０ｂ内部のスイッチの開閉を制御する。第２のタイミング制御回路４２ｂの構造は、第１のタイミング制御回路４２ａと略同じである。
【００５１】
―カウンタ回路―
カウンタ回路８の第１の入力部ＣＩＮ１は、第１のスイッチ回路４０ａと第１の遅延回路ユニット３２ａの間に接続された第１の信号線ＶＳ０に接続されている。一方、カウンタ回路８の第２の入力部ＣＩＮ２は、第２のスイッチ回路４０ｂと第２の遅延回路ユニット３２ｂの間に接続された第５の信号線Ｖｒに接続されている。カウンタ回路８は、第１の入力部ＣＩＮ１に入力されるパルスに応答して当該パルスのカウントを開始する。更に、カウンタ回路８は、第２の入力部ＣＩＮ２に入力される信号に応答して、第１の入力部ＣＩＮ１に入力されるパルスのカウントを停止する。
【００５２】
―誤差検出部―
誤差検出部１０ａは、第３のスイッチ回路４８、Stochastic型の時間デジタル変換装置５０（以下、ＳＴＤＣと呼ぶ）と、演算制御部５４を有している。第３のスイッチ回路４８の入力部は、それぞれ信号線ＶＳ０〜ＶＳ３に接続されている。第３のスイッチ回路４８の出力部ＳＯＵＴは、ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続されている。一方、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２には、第２のパルス生成ユニット６ａに接続された第５の信号線Ｖｒが接続されている。
【００５３】
演算制御部５４は、例えばＣＰＵとメモリとを有している。このメモリには、演算制御部５４の機能をＣＰＵに実現させるためのプログラムが記録されている。また、このメモリは、ＣＰＵが行う演算にも用いられる。演算制御部５４は、ＦＰＧＡ(Field Programmable Gate Array)等の論理回路であってもよい。
【００５４】
カウンタ８の出力ＣＯＵＴおよびＳＴＤＣ５０の出力ＳＯＵＴは、演算制御部５４に送信される。演算制御部５４は、第１のタイミング制御回路４２ａ、第２のタイミング制御回路４２ｂを制御信号する。
【００５５】
―遅延回路―
第１および第２の遅延回路３８ａ,３８ｂとして、種々の論理回路を用いることができる。例えば、一対のインバータ回路や排他的論理回路を用いることができる。第１および第２の反転遅延回路３４ａ,３４ｂについても同様である。
【００５６】
図１４は、第１および第２の遅延回路３８ａ,３８ｂ（可変遅延回路４４ａを除く）の一例を説明する回路図である。図１４に示すように、遅延回路３８ａ,３８ｂは、例えば縦列接続された一対のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路５６ａ,５６ｂを有している。この一対のＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間は、実質的に同じである。
【００５７】
入力端子ＤＩＮ１に入力された入力信号は、１段目のインバータ回路５６ａで遅延および反転され、２段目のインバータ回路５６ｂに伝達される。２段目のインバータ回路５６ｂに伝達された入力信号は、更に遅延および反転され、出力端子ＤＯＵＴ１から出力される。従って、遅延回路３８ａ,３８ｂに入力された信号は、ＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間の２倍遅延された後、元のレベル（正転）で出力される。
【００５８】
―可変遅延回路―
図１５は、第１の遅延回路ユニット３２ａの初段の可変遅延回路４４ａの一例を説明する回路図である。図１５に示す遅延回路４４ａは、縦列接続された一対のＣＭＯＳインバータ回路５６ｃ,５６ｄ、キャパシタ５８、およびスイッチ６０を有している。ＣＭＯＳインバータ回路５６ｃ,５６ｄの遅延時間は、第１および第２の遅延回路３８ａ,３８ｂが有するＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間と実質的に同じ所定の時間である。
【００５９】
キャパシタ５８の両端は、それぞれＣＭＯＳインバータ回路５６ａ,５６ｂを接続する配線５７およびスイッチ（トランジスタ）６０に接続されている。演算制御部５４は、第１のタイミング制御回路４２ａを介してこのスイッチ６０のゲート端子６２に制御信号を送信し、スイッチ６０を開閉する。可変遅延回路４４ａは、スイッチ６０が開いている間は、図１４の遅延回路３８ａ,３８ｂと略同じように動作する。一方、スイッチ６０が閉じている間は、可変遅延回路４４ａは、キャパシタ５８を充電または放電する。従って、可変遅延回路４４ａは、スイッチ６０が開いている時より長い時間をかけて、入力端子ＤＩＮ２に入力された信号を出力端子ＤＯＵＴ２から出力する。従って、遅延時間が長くなる。
【００６０】
―反転遅延回路―
図１６は、第１および第２の反転遅延回路３４ａ,３４ｂの一例を説明する回路図である。図１６に示す反転遅延回路３４ａ,３４ｂは、一つのＣＭＯＳインバータ５６ｅと、このＣＭＯＳインバータ５６ｅの出力部に接続されたキャパシタ６４を有している。ＣＭＯＳインバータ５６ｅの遅延時間は、第１および第２の遅延回路３８ａ,３８ｂが有するＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間と実質的に同じである。
【００６１】
入力端子ＤＩＮ３に入力された入力信号は、ＣＭＯＳインバータ５６ｅで遅延および反転され、その後出力端子ＤＯＵＴ３から出力される。入力信号の遅延時間は、ＣＭＯＳインバータ５６ｅの遅延時間とキャパシタ６４の充電時間の和である。キャパシタ６４の充電時間は、ＣＭＯＳインバータ５６ｅの遅延時間と実質的に同じ時間に設定されている。従って、第１および第２の反転遅延回路３４ａ,３４ｂの遅延時間は、第１および第２の遅延回路３８ａ,３８ｂの遅延時間と実質的に同じになる。
【００６２】
―ＳＴＤＣ―
図１７は、ＳＴＤＣ５０の構造を説明する図である。図１８は、ＳＴＤＣ５０の動作を説明する図である。図１７に示すように、ＳＴＤＣ５０は、複数の遅延フリップフロップ（Ｄフリップフロップ）６６と、エンコーダ６８を有している。遅延フリップフロップ６６の入力端子Ｘは互いに接続され、ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続されている。同様に、遅延フリップフロップ６６のクロック端子Ｙは互いに接続され、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２に接続されている。
【００６３】
一方、遅延フリップフロップ６６の複数の出力端子Ｑは、それぞれエンコーダ６８の入力部に接続される。エンコーダ６８は、オン状態の遅延フリップフロップ６６の数をカウントし、そのカウント数を出力部ＳＴＯＵＴから出力する。遅延フリップフロップ６６は、入力端子Ｘがハイレベルの時にクロック端子Ｙがローレベルからハイレベルに変化するとＯＮ状態になり、ハイレベル信号を出力するフリップフロップである。
【００６４】
図１８には、第１の入力部ＳＴＩＮ１に入力される第１の入力信号７０ａおよび第２の入力部ＳＴＩＮ２に入力される第２の入力信号７０ｂが示されている。縦軸は電圧であり、横軸は時間である。横軸の時間は、ｆｓ（フェムト秒）領域の時間である。このような時間領域では、第１の入力信号７０ａおよび第２の入力信号７０ｂの信号レベルは、ローレベルからハイレベルに除々に変化する。ＳＴＤＣ５０は、例えば、第１の入力信号７０ａの立ち上がりエッジ７２ａの中間点７４ａと第２の入力信号７０ｂの立ち上がりエッジ７２ｂの中間点７４ｂの時間差Δｔを検出する。
【００６５】
個々の遅延フリップフロップ６６は、入力信号の時間差を検出する機能は有していない。しかし、図１８に示すように、第１の入力信号７０ａの立ち上がりエッジ７２ａと第２の入力信号７０ｂの立ち上がりエッジ７２ｂが重なると、各遅延フリップフロップ６６の特性のばらつきにより、複数の遅延フリップフロップ６６の一部だけがオン状態になる。この時オン状態になる遅延フリップフロップ６６の数は、第１の入力信号７０ａと第２の入力信号７０ｂの時間差Δｔの増加とともに増加する。ＳＴＤＣ５０は、この性質を利用して、入力信号の時間差Δｔを検出する。
【００６６】
図１９は、ＳＴＤＣ５０の特性を説明する図である。横軸は、第１の入力信号７０ａの入力時刻ｔ１と第２の入力信号７０ｂの入力時刻ｔ２の時間差Δｔ（＝ｔ２−ｔ１）である。縦軸は、ＳＴＤＣ５０の出力Ｄｔｄｃ（オン状態の遅延フリップフロップ６６の数）である。図１９に示すように、０ｆｓを中心とする一定の範囲内７６で、ＳＴＤＣ５０の出力Ｄｔｄｃは時間差Δｔに対して略リニアに変化する。従って、時間差Δｔがこの範囲７６（以下、測定レンジと呼ぶ）内であれば、ＳＴＤＣ５０の出力から時間差Δｔを容易に求めることができる。このようにして得られる入力信号の時間差Δｔは、ｆｓ（フェムト秒）領域の時間である。尚、測定レンジ７６は、時間差Δｔに関する標準偏差をσとすると、−σ以上σ以下の範囲である。
【００６７】
測定レンジ７６の外では、ＳＴＤＣ５０の出力Ｄｔｄｃは、略０または出力の
最大値になる。この特性に基づいて、第２の入力信号７０ｂの立ち上がりエッジにおける第１の入力信号７０ａの信号レベルを検出することができる。例えば、ＳＴＤＣ５０の出力Ｄｔｄｃが略０であれば、第２の入力信号７０ｂの立ち上がりエッジにおける第１の入力信号７０ａの信号レベルはローレベルである。一方、ＳＴＤＣ５０の出力が略最大値（例えば、２５５）であれば、第２の入力信号７０ｂの立ち上がりエッジにおける第１の入力信号７０ａの信号レベルはハイレベルである。
【００６８】
（２）動作
本ＴＤＣ２ａの動作は、図２乃至１２を参照して説明した実施の形態１のＴＤＣ２と略同じである。従って、図２乃至１２および図１３の回路図を参照して、本ＴＤＣ２ａの動作を説明する。
【００６９】
―パルスカウントに基づく時間測定（図２のＳ２）―
第１の信号１２が入力するまでは、ＴＤＣ２ａの第１の入力端子２０ａは、第１のゲート回路３６ａにより、第１の遅延回路ユニット３２ａの入力部に接続されている。一方、第１の遅延回路ユニット３２ａの入力部と第１の反転遅延回路３４ａの出力部は切り離されている。この状態では、第１の遅延回路ユニット３２ａが有する各遅延回路３８ａの出力は全てローレベルであり、第１の反転遅延回路３４ａの出力はハイレベルである。
【００７０】
今、第１の入力端子２０ａに第１の信号１２が入力すると、第１の信号１２は、第１のスイッチ回路４０ａを介して、第１の遅延回路ユニット３２ａに供給される。この時、第１の信号１２の先頭部分Ｈ１２は第１の信号線ＶＳ０に出力され、第１の信号線ＶＳ０をハイレベルにする（図４参照）。これにより、第１の信号線ＶＳ０に出力される第１のパルス１６の最初の生成が開始される。
【００７１】
第１の遅延回路ユニット３２ａに第１の信号１２が供給されると、第１の遅延回路ユニット３２ａの各遅延回路３８ａは、オフ状態からオン状態に順次変化する。この変化にしたがって、第２〜第４の信号線ＶＳ１〜ＶＳ３は、ローレベルからハイレベルに順次変化する（図７参照）。これにより、第１〜第３の遅延パルス２８ａ〜２８ｃの最初の生成が順次開始する。
【００７２】
第１のゲート回路３６ａは、例えば第１の信号線ＶＳ１のレベル変化に応答して、第１の遅延回路ユニット３２ａの入力部を第１の入力端子２０ａから切り離し、第１の反転遅延回路３４ａの出力部に接続する。この時の第１の反転遅延回路３４ａの出力は、ハイレベルである。従って、第１の遅延回路ユニット３２ａの入力部は、第１の入力部２０ａから切り離された後も、第１の反転遅延回路３４ａの出力によりハイレベルに保たれる。
【００７３】
第１の反転遅延回路３４ａは、第１の遅延回路ユニット３２ａの最終段の遅延回路４５ａがオン状態になると、その出力ＶＳ３（ハイレベル）を反転して第１の遅延回路ユニット３２ａの入力部に帰還する。この帰還により、第１の信号線ＶＳ０のレベルはハイレベルからローレベルに変化し、第１のパルス１６の最初の生成が終了する。
【００７４】
第１の遅延回路ユニット３２ａの各遅延回路３８ａは、帰還された反転出力に順次応答して、オン状態からオフ状態に順次変化する。したがって、第２〜第４の信号線ＶＳ１〜ＶＳ３の信号レベルは、ハイレベルからローレベルに順次変化する。これにより、第１〜第３の遅延パルス２８ａ〜２８ｃの最初の生成が順次終了する。
【００７５】
第３の遅延パルス２８ｃの生成が終了し第１の遅延回路ユニット３２ａの最終段の遅延回路４５ａがオフ状態になると、第１の反転遅延回路３４ａは、その出力ＶＳ３（ローレベル）を反転して第１の遅延回路ユニット３２ａの入力部に帰還する。この帰還により、第１の信号線ＶＳ０のレベルはハイレベルに変化し、第１のパルス１６の生成が再開する。以後、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃの生成が繰り返される。
【００７６】
以上の説明から明らかなように、第１のパルス１６のパルス幅ＰＷ（図８参照）は、遅延回路３８ａおよび反転遅延回路３４ａの総数Ｍ（図１３の例では、４）と遅延回路３８ａおよび反転遅延回路３４ａの遅延時間ｔｃの積Ｍ×ｔｃである。また、第１のパルス１６のパルス間隔ＰＤも、Ｍ×ｔｃである。従って、第１のパルス１６の生成が繰り返される周期Ｔは２Ｍ×ｔｃである（本ＴＤＣ２ａでは、８ｔｃ）。
【００７７】
すなわち、本ＴＤＣ２ａは、第１の信号１２の立ち上がりエッジに応答して、所定の周期８ｔｃで繰返される第１のパルス１６の生成を開始する（図３のＳ１２）。以上の説明から明らかなように、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃが順次立ち上がる際の時間間隔（遅延時間ｔｄ）は、遅延回路３８ａおよび反転遅延回路３４ａの遅延時間ｔｃである。
【００７８】
ところで、第１の信号１２が第１の入力端子２０ａに入力すると、第１の信号線ＶＳ０はローレベルからハイレベルに変化する。この変化に応答して、カウンタ回路８は、第１のパルス１６のカウントを開始する（図３のＳ１４）。
【００７９】
一方、第２の入力端子２２ｂに第２の信号１４が入力すると、第２のパルス列生成部６ａは、所定の周期で繰返される第２のパルス２６の生成を開始する（図３のＳ１８）。第２のパルス列生成部６ａが第２のパルス２６を生成する手順は、第１のパルス列生成部６ａが第１のパルス１６を生成する手順と略同じである。従って、第２のパルス２６の生成が繰り返される周期は、第１のパルス１６の生成が繰り返される周期と実質的に等しい。
【００８０】
第２の入力端子２２ｂに第２の信号１４が入力すると、第５の信号線Ｖｒには第２の信号１４の先頭部分が出力され、第５の信号線Ｖｒはローレベルからハイレベルに変化する。この変化に応答して、カウンタ回路８は、第１のパルス１６のカウントを停止する（図３のＳ１６）。
【００８１】
演算制御部５４は、この時のカウンタ回路８のカウント数に基づく時間を、第１の信号１２と第２の信号１４との時間差として算出する（図３のＳ２０）。例えば、カウンタ回路８の出力が４で遅延時間ｔｃが５０ｐｓの場合、算出される時間は、１２００ｐｓ（＝８×（４−１）×５０ｐｓ）である。
【００８２】
―第１の誤差検出（図２のＳ４）―
図２０は、本実施の形態における第１の誤差の検出手順を説明するフローチャートである。演算制御部５４は、まず、第１のタイミング制御回路４２ａを介して第３のスイッチ回路４８を制御し、第１〜第４の信号線ＶＳ０〜ＶＳ３を順次ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続する。一方、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２には、第５の信号線Ｖｒが接続されている。演算制御部５４は、ＳＴＤＣ５０の出力を順次読出し、第５の信号線Ｖｒに出力される信号が立ち上がる時の第１〜第４の信号線ＶＳ０〜ＶＳ３の信号レベルを順次検出し記録する（図２０のＳ４２）。
【００８３】
例えば、演算制御部５４は、検出した信号レベルがローレベルである場合にはレベル値”０”を、信号レベルを検出した信号線の識別子とともに記録する。同様に、検出した信号レベルがハイレベルである場合、演算制御部５４はレベル値”１”を、信号レベルを検出した信号線の識別子とともに記録する。
【００８４】
次に、演算制御部５４は、記録したレベル値からレベル行列Ｖｓ＜Ｎ：０＞を生成する（図２０のＳ４４）。Ｎは、行列の要素数より１小さい整数である。レベル行列Ｖｓ＜Ｎ：０＞の各要素は、それぞれが出力された信号線に対応させて記録した信号レベルである。例えば、図１３に示すＴＤＣ２ａでは、Ｎは３である。第１の要素Ｖｓ＜０＞は、第５の信号線Ｖｒに出力される信号が立ち上がる時の第１の信号線ＶＳ０のレベル値である。第２〜第４の要素Ｖｓ＜１＞〜Ｖｓ＜３＞は、第５の信号線Ｖｒに出力される信号が立ち上がる時の第２〜第４の信号線ＶＳ１〜ＶＳ３のレベル値である。
【００８５】
演算制御部５４は、このレベル行列Ｖｓ＜Ｎ：０＞に基づいて、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃのエッジの中から第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する一対の隣接エッジの一方を検出する（図２０のＳ４６）。
【００８６】
演算制御部５４は、検出した隣接エッジを用いて第１〜第３の誤差を検出する。図２１は、この誤差検出用の隣接エッジの検出手順を説明するタイムチャートである。図２１には、第１〜第５の信号線ＶＳ０〜ＶＳ３,Ｖｒに出力されるパルスが示されている。図２１に示すように、第１〜第４の信号線ＶＳ０〜ＶＳ３には、それぞれ第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃが出力される。一方、第５の信号線Ｖｒには、第２のパルス２６が出力される。従って、レベル行列Ｖｓ＜３：０＞は、第２のパルス２６が立ち上がる時の第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃの信号レベルを示している。
【００８７】
第１のパルス１６の１周期は、図２１の上部に示すように、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃのエッジにより、複数の期間（以後、遅延期間と呼ぶ）７８ａ〜７８ｈに区画することができる。各遅延期間７８ａ〜７８ｈの長さは、第１の遅延回路３８ａおよび第１の反転遅延回路３４ａの遅延時間tcである。図２１の上部には、第２のパルス２６が各遅延期間内で立ち上がる場合に生成されるレベル行列Ｖｓ＜３：０＞が示されている。
【００８８】
例えば、図２１に示すように、第２のパルス２６が３番目の遅延期間７８ｃで立ち上がる場合、第２のパルス２６の立ち上がりエッジＲＥ２６における第１のパルス１６はハイレベルである。同様に、第１の遅延パルス２８ａおよび第２の遅延パルス２８ｂもハイレベルである。一方、第３の遅延パルス２８ｃはローレベルである。従って、レベル行列Ｖｓ＜３：０＞は”０１１１”になる。
【００８９】
図２１に示すように、レベル行列Ｖｓ＜３：０＞と遅延期間７８ａ〜７８ｈは１対１に対応している。従って、レベル行列Ｖｓ＜３：０＞を参照することで、第２のパルス２６が立ち上がる遅延期間７８ａ〜７８ｈを検出することができる。また、図２１に示すように、各遅延期間７８ａ〜７８ｈは、第１のパルス１６または第１〜第３の遅延パルス２８ａ〜２８ｃのエッジにより区切られている。従って、第２のパルス２６が立ち上がる遅延期間７８ａ〜７８ｈから、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する隣接エッジを検出することができる。
【００９０】
例えば、レベル行列”０１１１”には、上述したように３番目の遅延期間７８ｃが対応している。この遅延期間７８ｃを区切るエッジは、第２の遅延パルス２８ｂおよび第３の遅延パルス２８ｃの立ち上がりエッジＲＥ２,ＲＥ３である。従って、これら一対のエッジＲＥ２,ＲＥ３が、第２のパルス２６の隣接エッジである。演算制御部５４は、この一対の隣接エッジの一方を誤差検出用の隣接エッジＮＥとして検出する。隣接エッジの検出には、ルックアップテーブルが用いられる。
【００９１】
図２２は、誤差検出用の隣接エッジの検出に用いられるルックアップテーブル（以下、表１と呼ぶ）である。表１の第１行目には、レベル行列Ｖｓ＜３：０＞が示されている。表１の第３行目には、誤差検出用の隣接エッジＮＥが出力される信号線が示されている。第３行目の"rise"および"fall"は、各セルに示された隣接エッジＮＥが、立ち上がりエッジまたは立ち下がりエッジのいずれであるかを示している。尚、表１に示されている隣接エッジＮＥは、一対の隣接エッジのうち先に立ち上がる前方隣接エッジである。
【００９２】
表１の第２行目は、第１のパルス１６の立ち上がりエッジＲＥ１６と誤差測定用の隣接エッジＮＥの時間差ｔ１を示している。
【００９３】
今、誤差検出部１０ａがエッジ行列”０１１１”を検出したとする。この場合、演算制御回路５４はこのルックアップを参照して、第３の信号線ＶＳ２に出力される第２の遅延パルス２８ｂの立ち上がりエッジＲＥ２を誤差検出用の隣接エッジＮＥとして検出する（図２０のＳ４６）。更に、演算制御回路５４はこのルックアップを参照して、第１のパルス１６の立ち上がりエッジＲＥ１６と検出した隣接エッジＮＥの時間差２ｔｃを、第１の誤差として検出する（Ｓ４８）。実際のルックアップテーブルには、変数２tcではなく実際の時間差が示されている。例えば、遅延時間ｔｃが５０ｐｓの場合、第１の誤差ｔ１は１００ｐｓ（＝２×５０ｐｓ）になる。
【００９４】
尚、本実施の形態のステップＳ４２〜Ｓ４６は、実施の形態１のＳ２２（図５）に対応している。また、本実施の形態のステップＳ４８は、実施の形態１のＳ２４に対応している。
【００９５】
―第２の誤差測定（図２のＳ６）―
図２３は、本実施の形態における第２の誤差の検出手順を説明するフローチャートである。図２４は、本実施の形態における第２の誤差の検出手順を説明するタイムチャートである。
【００９６】
図２４には、誤差検出用の隣接エッジＮＥを有する隣接パルス３０と第２のパルス２６が示されている。隣接パルスとは、隣接エッジを有するパルスのことである。
【００９７】
演算制御部５４は、第３のスイッチ回路４８を制御して、隣接パルス３０が出力される信号線（例えば、ＶＳ２）を、ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続する（Ｓ５２）。尚、第１の入力部ＳＴＩＮ１と第３のスイッチ回路４８の間は、図１３に示すように、信号線Ｖｓにより接続されている。一方、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２には、第２のパルス２６が出力される第５の信号線Ｖｒが接続されている。図２４の各パルス列の左側には、それぞれのパルスが送信される信号線の符号が示されている。
【００９８】
次に、演算制御部５４は、ＳＴＤＣ５０の出力コードＤｔｄｃを読み出す（Ｓ５４）。演算制御部５４は、読み出した出力コードＤｔｄｃに対応する入力信号の時間差Δｔの絶対値が後述する所定のシフト時間ｔｆの半分以下であるか判断する（Ｓ５６）。
【００９９】
図１９に示すように、ＳＴＤＣ５０の出力コードＤｔｄｃは、０ｆｓを中心とする測定レンジ７６内で、入力信号の時間差Δｔに対して略リニアに変化する。図１９に示す例では測定レンジ７６は、−１０００〜１０００ｆｓである。図１９に示すように、出力コードＤｔｄｃが５９以上１３３以下であれば、入力信号の時間差Δｔは−１０００〜０ｆｓである。また、出力コードＤｔｄｃが１３３以上２１２以下であれば、入力信号の時間差Δｔは、０〜１０００ｆｓである。
【０１００】
今、シフト時間ｔｆが、測定レンジの幅と同じ２０００ｆｓであるとする。演算制御回路５４は、ＳＴＤＣ５０の出力コードＤｔｄｃが５９以上１３３以下の場合、入力信号の時間差Δｔの絶対値がシフト時間ｔｆの半分以下と判断する。同様に、演算制御回路５４は、ＳＴＤＣ５０の出力コードＤｔｄｃが１３３以上２１２以下の場合、入力信号の時間差Δｔの絶対値がシフト時間ｔｆの半分以下と判断する。これらの場合、後述するステップＳ６２に進み、隣接パルス３０のシフト回数に基づく時間を第２の誤差として検出する。
【０１０１】
出力コードＤｔｄｃから得られる時間差Δｔの絶対値がｔｆの半分より大きい場合には、演算制御部５４は、第１の遅延回路ユニット３２ａの可変遅延回路４４ａの遅延時間をシフト時間ｔｆ分増加させる（Ｓ５８）。
【０１０２】
このステップ５８により、第１のパルス列生成部３２ａが生成する各パルス（第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃ）はｔｆ分シフトする。従って、図２４に示すように、隣接パルス３０も、第１のシフト期間８０ａにおいて、第２のパルス２６に向かってシフト時間ｔｆ分シフトする。シフト時間ｔｆは、ＳＴＤＣ５０の測定レンジ７６の幅以下の時間（＞０）である。本実施の形態のシフト時間ｔｆは、ＳＴＤＣ５０の測定レンジ７６である。
【０１０３】
次に、演算制御部５４は、可変遅延回路４４ａの遅延時間を元の遅延時間ｔｃに戻し、少なくても次の隣接パルス３０ｂの生成が終了するまで元の遅延時間ｔｃを維持する。（Ｓ６０）。このステップ６０により、図２４に示すように、第１のシフト期間８０ａに続く第１のメモリ期間８２ａの間、隣接パルス３０ｂ,３０ｃは、ｔｆシフトされた状態を維持する。このメモリ期間８２ａにおける隣接パルス３０と第２のパルス２６の時間差は、シフト前の時間差（第２の残余時間ｔｏｖｅｒ２）よりｔｆ分短くなっている。
【０１０４】
演算制御部５４は、ステップＳ５４に戻り第１のメモリ期間８２ａにおいて、ＳＴＤＣ５０の出力コードＤｔｄｃを再度読み出す。演算制御部５４は、読み出した出力コードＤｔｄｃに対応する時間差Δｔの絶対値がシフト時間ｔｆの半分以下であるか再度判断し（Ｓ５６）、時間差Δｔの絶対値がシフト時間ｔｆの半分以下でない場合には再び可変遅延回路４４ａの遅延時間をｔｆ分増加させる（Ｓ５８）。
【０１０５】
演算制御部５４は、以上のステップを繰り返す。従って、図２４に示すように、シフト期間８０とメモリ期間８２が交互に繰り返され、最終的には隣接パルス３０と第２のパルス２６の時間差の絶対値がｔｆの半分以下になる。
【０１０６】
すると、演算制御部５４は、ＳＴＤＣの出力Ｄｔｄｃに対応する時間差Δｔの絶対値がシフト時間ｔｆ（例えば、１ｐｓ）の半分以下になったと判断し、隣接パルス３０のシフト回数Ｎ３（例えば、７回）に対応する時間（＝ｔｆ×Ｎ３、例えば７ｐｓ）を第２の誤差ｔ２として算出する（Ｓ６２）。更に、演算制御部５４は、この時のＳＴＤＣ５０の出力コードＤｔｄｃを、例えば演算制御部５４のメモリに記録する（Ｓ６２）。
【０１０７】
図１１を参照して説明したように、第２の誤差ｔ２は、シフト開始前の隣接パルス３０と第２のパルス２６の時間差（第２の残余時間ｔｏｖｅｒ２）と第３の残余時間ｔｏｖｅｒ３分異なっている。
【０１０８】
以上の例では、可変遅延回路４４ａの遅延時間を長くして一対の隣接パルスのうち先に立ち上がる隣接パルス３０を第２のパルス２６に向かってシフトさせる。しかし、可変遅延回路４４ａの遅延時間を短くして一対の隣接パルスのうち後に立ち上がる隣接パルスをシフトさせてもよい。その場合には、第１および第２の遅延回路３８ａ,３８ｂの遅延時間をキャパシタにより長くしておくことで、可変遅延回路４４ａのスイッチ５８（図１５）を開くことで、可変遅延回路４４ａの遅延時間を第１および第２の遅延回路３８ａ,３８ｂより短くすることができる。
【０１０９】
―第３の誤差測定（図２のＳ８）―
次に、誤差検出部１０は、ＳＴＤＣ５０を用いて、第３の残余時間ｔｏｖｅｒ３を第３の誤差ｔ３として検出する。図２５は、第３の誤差の検出手順を説明するフローチャ―トである。
【０１１０】
演算制御部５４は、まずステップ６２で記録したＳＴＤ５０の出力コードＤｔｄｃをメモリから読み出す（Ｓ７２）。演算制御部５４は、読み出した出力コードＤｔｄｃに対応する時間差Δｔを、第３の誤差ｔ３として算出する（Ｓ７４）。第３の誤差ｔ３は、例えば次式に基づいて算出される。
【０１１１】
【数１】
【０１１２】
ここで、Ｄｘは、演算制御部５４がＳＴＤ５０から読み出す出力コードＤｔｄｃである。この出力コードＤｔｄｃは、ＳＴＤＣ５０の入力信号の時間差Δｔの絶対値がシフト時間ｔｆの半分以下になる時の出力コードである。Ｄ０は、時間差Δｔが０秒の場合の出力コードである。ＤＬは、測定レンジ７６の上限値または下限値に対応する出力コードである。ＭＲは、ＳＴＤＣ５０の測定レンジの幅である。
【０１１３】
図１９に示す例では、Ｄ０は１３３である。測定レンジ７６の上限に対応するＤＬは、２１２である。測定レンジ７６の下限に対応するＤＬは、５９である。測定レンジの幅ＭＲは、２００ｆｓである。ＤｘがＤ０以上の場合には、ＤＬとして測定レンジ７６の上限値を用いる。一方、ＤｘがＤ０以下の場合には、ＤＬとして測定レンジ７６の下限値を用いる。
【０１１４】
今、Ｄｘが７５とすると、第３の誤差は、式（１）により−７８ｆ［＝（７５−１３３）／（５９−１３３）］になる。
【０１１５】
―広レンジ時間差の算出（図２のＳ１０）―
最後に、演算制御部５４は、カウンタ回路８のカウント数に対応する時間ｔ０、第１の誤差ｔ１、第２の誤差ｔ２、および第３の誤差ｔ３に基づいて、第１の信号１２と第２の信号１４との時間差（＝ｔ０＋ｔ１＋ｔ２＋ｔ３）を算出する。
【０１１６】
例えば、ｔ０、ｔ１、ｔ２、およびｔ３が、それぞれ１２００ｐｓ、２００ｐｓ、７ｐｓ、および−７８ｆｓの場合、演算制御部５４は、１４００６.９２２ｆｓを算出する。この値のダイナミックレンジは８桁である。ｔ０＝１２００ｐｓに対応するカウント数は、１桁程度である。カウンタ回路８のカウント数は容易に数桁に及ぶので、ダイナミックレンジは更に広くなる。
【０１１７】
本実施の形態で測定される各時間ｔ０〜ｔ３のダイナミックレンジは、高々３桁程度である。しかし、本実施の形態では、上述したように測定精度を上げながら複数段階の誤差検出を行うことで、８桁以上の広いダイナミックレンジを実現している。
【０１１８】
また、本実施の形態のＴＤＣ２ａは、遅延回路をリング状に接続して入力信号を遅延させる。従って、本実施の形態のＴＤＣ２ａよれば、少数の遅延回路で入力信号を長時間遅延させることができる。故に、本実施の形態によれば、ＴＤＣ装置を容易に小型化することができる。
【０１１９】
ところで、第１のパルス列生成部３２ａと第２のパルス列生成部３２ｂのパルス生成周期Ｔが僅かにずれていても、カウンタ回路８のカウント数が大きい場合、時間差の測定値と実際の時間差のずれが大きくなる。従って、このようなずれが生じないように、時間差の測定開始前に第１および第２の遅延回路３８ａ,３８ｂの遅延時間を調整しておくことが好ましい。遅延回路の遅延時間を調整するには、例えば、遅延回路に微小キャパシタを接続すればよい。第１および第２のパルスの生成周期Ｔのずれを検出するには、例えば、第１の信号および第２の信号を同時にＴＤＣ２に入力し、第１のパルスと第２のパルスが相当数生成された後に、両パルスの時間差をＳＴＤＣ５０等で測定すればよい。
【０１２０】
（実施の形態３）
図２６は、本実施の形態のＴＤＣ２ｂの構成図である。本実施の形態のＴＤＣ２ｂの構造および動作は、実施の形態２のＴＤＣ２ａと略同じである。すなわち、本ＴＤＣ２ｂは、図２６に示すように、第１のパルス生成部４Ａ、第２のパルス生成部６Ａ、カウンタ回路８Ａ、および誤差検出部１０Ａ（以下、第１のパルス生成部４Ａ等と呼ぶ）を有している。尚、ＴＤＣ２ａを示す図１３と図２６では、第１のパルス生成部４Ａと第２のパルス生成部６Ａの位置が入れ替わっている。
【０１２１】
但し、本ＴＤＣ２ｂは、図２６に示すように、第１の信号が入力する第１の入力端子２０Ａに加え第１の信号の反転信号が入力する第１の反転入力端子／２０Ａを有している。また、本ＴＤＣ２ｂは、第２の信号が入力する第２の入力端子２０Ｂに加え第２の信号の反転信号が入力する第２の反転入力端子／２０Ｂを有している。そして、第１のパルス生成部４Ａ等は、正転入力信号および反転入力信号が入力され、正転出力信号および反転出力信号を出力する。これら正転入力信号および反転入力信号は、実質的に同時に入力される。また、正転出力信号と反転出力信号の遅延時間は、実質的に等しい。第１のパルス生成部４Ａ等が有する回路等についても、同様である。
【０１２２】
（１）第１のパルス生成部
第１のパルス生成部４Ａは、実施の形態２の第１のパルス生成部４ａと同様に、第１の遅延回路ユニット３２Ａ、第１の反転遅延回路３４Ａ、および第１のゲート回路３６Ａ（以下、第１の遅延回路ユニット３２Ａ等と呼ぶ）を有している。但し、第１の遅延回路ユニット３２Ａ等は、正転入力信号および反転入力信号が入力され、正転出力信号および反転出力信号を出力する。
【０１２３】
第１の遅延回路ユニット３２Ａ等は、正転入力信号を実施の形態２の第１の遅延回路ユニット３２ａ等と同様に遅延させて、正転出力信号として出力する。更に、第１の遅延回路ユニット３２Ａ等は、反転入力信号（正転入力信号の反転信号）を遅延させて、反転出力信号（正転出力信号の反転信号）として出力する。
【０１２４】
―第１の遅延回路ユニット―
第１の遅延回路ユニット３２Ａは、図２６に示すように、縦列接続された第１の遅延回路３８Ａを備えている。図２７は、第１の遅延回路３８Ａ（可変遅延回路４４Ａを除く）の一例を説明する回路図である。図２７に示すように、遅延回路３８Ａは、正転遅延部８４と反転遅延部８６を有している。正転遅延部８４および反転遅延部８６の構造は、実施の形態２の第１の遅延回路３８ａと略同じである（図１４参照）。
【０１２５】
正転遅延部８４の入力部は、正転入力部８８に接続されている。また、正転遅延部８４の出力部は、正転出力部９０に接続されている。同様に、反転遅延部８６の入力部および出力部は、それぞれ反転入力部９２および反転出力部９４に接続されている。
【０１２６】
第１の遅延回路３８Ａは、実施の形態２の第１の遅延回路３８ａと同様、正転入力部８８に入力される正転入力信号を所定の時間遅らせて、正転遅延部９０から正転出力信号として出力する。同様に、第１の遅延回路３８Ａは、反転入力部９２に入力された反転入力信号を所定の時間遅延させて、反転遅延部９４から、反転出力信号して出力する。正転遅延部８４と反転遅延部８６の遅延時間は、実質的に等しい。
【０１２７】
第１のパルス列発生部６Ａの初段の可変遅延回路４４Ａは、他の遅延回路３８Ａと同様、正転遅延部と反転遅延部を有している。可変遅延回路４４Ａの正転遅延部および反転遅延部は、図１５参照を参照して説明した実施の形態２の可変遅延回路４４ａと略同じ構造を有している。従って、可変遅延回路４４Ａは、正転入力信号および反転入力信号を所定の時間遅延させて出力する。また、可変遅延回路４４Ａは、第１のタイミング制御回路４Ａの制御信号にしたがって、正転入力信号および反転入力信号を上記所定の時間より長い時間遅らせて出力する。
【０１２８】
―第１の反転遅延回路―
第１の反転遅延回路３４Ａは、図２７の第１の遅延回路３８Ａと略同じ構造を有している。但し、第１の反転遅延回路３４Ａの正転遅延部の出力８４は、反転出力部９４に接続されている。一方、反転遅延部８６の出力は、正転出力部９０に接続されている。従って、第１の反転遅延回路３４Ａは、入力信号を反転して出力する反転遅延回路として機能する。更に、第１の反転遅延回路３４Ａの正転遅延部および反転遅延部は、電源とグランドの間にスイッチを有している。
【０１２９】
図２８は、第１の反転遅延回路３４Ａの正転遅延部８４ａ一例を説明する回路図である。図２８に示すように、正転遅延部８４ａは、第１の遅延回路３８Ａの正転遅延部８４と略同じ構造の本体部分９６を有している。更に、正転遅延部８４ａは、正転遅延部９６を電源ＶＤＤおよびグランドＧから切り離す一対のスイッチ９８ａ,９８ｂを有している。これら一対のスイッチ９８ａ, ９８ｂが開閉することで、入力部８８ａと出力部９０ａの間が接続または遮断される。スイッチ９８ａ,９８ｂは、第１のタイミング制御回路４２Ａの制御信号にしたがって開閉する。第１の反転遅延回路３４Ａの反転遅延部も、正転遅延部と略同じ構造および機能を有している。従って、第１の反転遅延回路３４Ａは、第１の反転遅延回路３４Ａの出力をＯＮ／ＯＦＦするスイッチ回路としても機能する。
【０１３０】
―第１のゲート回路―
第１のゲート回路３６Ａは、第１のスイッチ回路４０Ａと、第１のタイミング制御回路４２Ａを有している。第１のタイミング制御回路４２Ａの構造および機能は、実施の形態２の第１のタイミング制御回路４２ａと略同じである。
【０１３１】
第１のスイッチ回路４０Ａは、図２８を参照して説明した第１の反転遅延回路３８Ａと略同じ構造を有している。但し、正転遅延部の出力は正転出力部に接続され、反転遅延部の出力は反転出力部に接続されている。従って、第１のスイッチ回路４０Ａは、ＴＤＣ２ｂの入力部２０Ｂ,／２０Ｂと第１のパルス列生成部６Ａを接続または遮断するスイッチ回路として機能する。
【０１３２】
（２）第２のパルス生成部
第２のパルス生成部６Ａは、第１のパルス生成部４Ａと略同じ構造および機能を有している。但し、第２の遅延回路ユニット３２Ｂの初段の遅延回路４４Ｂは可変遅延回路ではなく、他の遅延回路３８Ｂと略構造および遅延時間を有している。
【０１３３】
（３）スイッチ回路４８Ａ等
スイッチ回路４８Ａ、カウンタ回路８Ａ、およびＳＴＤＣ５０Ａの構造および機能は、実施の形態２の各回路等と略同じである。但し、これらの装置は、第１のパルス列発生部４Ａおよび第２のパルス列発生部６Ａから供給される正転信号および反転信号を処理する。
【０１３４】
以上の構造により、ＴＤＣ２ｂは、実施の形態２のＴＤＣ２ａと同様に、第１の入力端子２０Ａに入力される第１の信号と第２の入力端子２０Ｂに入力される第２の信号の時間差を測定する。本実施の形態によれば、略ＣＭＯＳインバータ回路だけで第１および第２のパルス列生成部４Ａ,６Ａ（第１および第２のタイミング制御部を除く）を形成することができるので、各回路の遅延時間のばらつきが小さくなる。
【０１３５】
（実施の形態４）
図２９は、本実施の形態のＴＤＣ２ｃの構成図である。本ＴＤＣ２ｃは、図２９に示すように、第１のパルス列生成部４ａと、第２のパルス列生成部６ａと、カウンタ回路８と、誤差検出部１０ｃを有している。
【０１３６】
第１のパルス列生成部４ａの構造および動作は、実施の形態２の第１のパルス列生成部４ａと略同じである。また、第２のパルス列生成部６ａ及びカウンタ回路８の構造および動作も、実施の形態２の第２のパルス列生成部６ａおよびカウンタ回路８と略同じである。
【０１３７】
誤差検出部１０ｃは、実施の形態２と同様、ＳＴＤＣ５０と演算制御部５４ｃを有している（図１３参照）。但し、誤差検出部１０ｃは、スイッチ回路４８を有していない。ＳＴＤＣ５０の構造および動作は、実施の形態２のＳＴＤＣ５０と略同じである。また、演算制御部５４ｃの構造は、実施の形態２の演算制御部５４と略同じである。演算制御部５４ｃの動作は、以下に説明する通りである。
【０１３８】
図３０は、ＴＤＣ２ｃの動作を説明するフローチャートである。第１のパルス列生成部４ａは、図４に示すように、第１の信号１２に応答して所定の周期Ｔで繰返される第１のパルス１６の生成を開始する。また、カウンタ回路８は、第１の信号１２に応答して、第１のパルスのカウントを開始する。
【０１３９】
演算制御部５４ｃは、実施の形態２の演算制御部５４と同様、第２の信号１４が入力する時のカウンタ回路８のカウント数に基づく時間ｔ０を、第１の信号１２と第２の信号１４の時間差として算出する（Ｓ８２）。
【０１４０】
カウンタ回路８のカウント数に基づく時間ｔ０は、第１の信号１２と第２の信号１４の時間差Δと第１の残余時間ｔｏｖｅｒ１分異なっている（図４参照）。誤差検出部１０ｃは、この第１の残余時間ｔｏｖｅｒ１に略等しい時間を、第４の誤差として検出する。図３１は、第４の誤差検出手順（Ｓ８４）を説明するタイムチャートである。
【０１４１】
図６を参照して説明したように、第１の残余時間ｔｏｖｅｒ１は、第１のパルス１６と第２のパルス２６の時間差ｔ'ｏｖｅｒ１に等しい。
【０１４２】
演算制御部５４ｃは、第１のパルス列生成部４ａの初段の可変遅延回路４４ａの遅延時間を増加させることにより、第１のパルス１６を所定のシフト時間ｔｆずつシフトさせる（図３１参照）。演算制御部５４ｃは、第１のパルス１６をシフトさせるたびに、第１のパルスの立ち上がりエッジＲＥ１６と第２のパルス２６の立ち上がりエッジＲＥ２６との時間差１００に対応するＳＴＤ５０の出力コードＤｔｄｃを読み出す。演算制御部５４ｃは、読み出した出力コードＤｔｄｃに基づき、時間差１００の絶対値がシフト時間ｔｆの半分以下であるか判断する。
【０１４３】
演算制御部５４ｃは、時間差１００の絶対値がシフト時間ｔｆの半分以下になったと判断すると、その時の第１のパルス１６のシフト回数Ｎ４およびＳＴＤＣ５０の出力コードＤｔｄｃを記録する。演算制御部５４ｃは、第１のパルス１６のシフトの回数Ｎ４に対応する時間（＝ｔｆ×Ｎ４）を、第４の誤差ｔ４として算出する（Ｓ８４）。以上の手順（Ｓ８４）は、図２３及び２４を参照して説明した、隣接パルス３０をシフトさせて第２の誤差を検出する実施の形態２の手順と略同じである。
【０１４４】
更に、演算制御部５４ｃは、実施の形態２の第３の誤差検出手順（図２５）と同様に、メモリに記録した出力コードＤｔｄｃを読み出して時間差１００を、第５の誤差ｔ５と算出する（Ｓ８６）。
【０１４５】
最後に、演算制御部５４ｃは、カウント数に基づく時間ｔ０、第４の誤差ｔ４、および第５の誤差ｔ５に基づいて、第１の信号１２と第２の信号１４の時間差Δ（＝ｔ０＋ｔ４＋ｔ５）を算出する（Ｓ８８）。
【０１４６】
図２９に示すように、本実施の形態のＴＤＣ２ｃは、スイッチ回路４８（図１３参照）を有していない。従って、本実施の形態によれば、時間デジタル変換装置を小型化することができる。
【０１４７】
尚、図２９に示す例では、第１のパルス列生成部４ａは、反転遅延回路３４ａを一つだけ有している。しかし、第１のパルス列生成部４ａは、複数の反転遅延回路（可変遅延回路４４ａを含む）を有してもよい。例えば、第１のパルス列生成部４ａは、反転遅延回路だけを有していてもよい。このような場合には、パルスが繰り返し生成されるように、第１のパルス列生成部４ａが有する反転遅延回路の数を奇数にする。第２のパルス列生成部２６についても、同様である。
【０１４８】
本実施の形態では、第１の可変遅延回路４４ａをシフト時間ｔｆ分長くして、第４の誤差ｔ４を算出している。しかし、可変遅延回路４４ａの遅延時間ｔｃをシフト時間ｔｆ分短くして、第４の誤差ｔ４を算出してもよい。この場合、第１のパルスの周期をＴとすると、第１の信号１２と第２の信号１４の時間差Δはｔ０＋T-ｔ４＋ｔ５になる。
【０１４９】
（実施の形態５）
図３２は、本実施の形態のＴＤＣ２ｄの構成図である。図３２に示すように、ＴＤＣ２ｄの構造は、実施の形態のＴＤＣ２ｃと略同じである。但し、第１のパルス列生成部４ｄが有する第３の遅延回路ユニット３２ｃの初段の遅延回路４４ｃは可変遅延回路ではなく、他の第１の遅延回路３８ａと実質的に等しい一つの遅延時間ｔｃを有している。また、第２のパルス列生成部６ｄが有する第４の遅延回路ユニット３２ｄの初段の遅延回路４４ｄは、他の第２の遅延回路３８ｂの遅延時間ｔｃよりシフト時間ｔｆ分短い遅延時間を有している。
【０１５０】
ＴＤＣ２ｄの動作は、図３０を参照して説明した実施の形態４のＴＤＣ２ｃと略同じである。但し、パルスシフトに基づく第４の誤差検出手順（ステップ８４）が、実施の形態４のＴＤＣ２ｃの動作とは異なっている。
【０１５１】
図３３は、本実施の形態における第４の誤差検出手順を説明するタイムチャートである。上述したように、第２のパルス列生成部６ｄの初段の遅延回路４４ｄの遅延時間は、第１および第２の遅延回路ユニット４ｄ,６ｄの他の遅延回路の遅延時間よりシフト時間ｔｆ分短い。従って、第２のパルス２６は、第１のパルス１６に向かってこのシフト時間ｔｆずつシフトする。演算制御部５４ｃは、第１のパルス１６の立ち上がりエッジＲＥ１６と第２のパルス２６の立ち上がりエッジＲＥ２６との時間差の絶対値が所定のシフト時間ｔｆの半分以下になる時のシフト回数Ｎ５に対応する時間（＝ｔｆ×Ｎ５）を第４の誤差ｔ４として算出する。本実施の形態では、この第４の誤差ｔ４を用いて、第１のパルス１２と第２のパルス１４の時間差Δを検出する。
【０１５２】
図３２に示すように、本実施の形態のＴＤＣ２ｄは、スイッチ回路４８（図１３参照）を有していない。従って、本実施の形態によれば、時間デジタル変換装置を小型化することができる。
【０１５３】
図３２の例では、第１および第２のパルス列生成部４ｄ,６ｄが有する反転遅延回路の数は一つである。しかし、実施の形態４と同様に、第１および第２のパルス列生成部４ｄ,６ｄは奇数個の反転遅延回路を有していてもよい。
【０１５４】
ところで、実施の形態１〜４では、第１のパルス生成部が有する遅延回路ユニットの初段の可変遅延回路の遅延時間を長くすることで、隣接パルス（または、第１のパルス）に向かって第２のパルスをシフトさせている。しかし、本実施の形態のように、第２のパルス生成部が有する遅延回路ユニットの初段の遅延回路の遅延時間を短くすることで、隣接パルス（または、第１のパルス）に第２のパルスを向かってシフトさせてもよい。このような手順によっても、第２の誤差ｔ２（または、第４の誤差ｔ４）を検出することができる。
【０１５５】
以上の実施の形態では隣接パルス（または、第１のパルス）および第２のパルスのいずれか一方を他方に向かってシフトさせて、第２の誤差（または、第４の誤差）を検出している。しかし、隣接パルス（または、第１のパルス）および第２のパルスの双方を他方に向かってシフトさせて、２の誤差（または、第４の誤差）を検出してもよい。この場合、双方のパルスのシフト回数の総数に基づいて、第２の誤差ｔ２（または、第４の誤差ｔ４）を検出することができる。
【０１５６】
以上の実施の形態に関し、更に以下の付記を開示する。
【０１５７】
（付記１）
第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、
前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、
入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み
第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する
時間デジタル変換装置。
【０１５８】
（付記２）
付記１に記載の時間デジタル変換装置において、
前記第１のパルス列生成部は、それぞれが前記第１のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、
更に、第２の信号に応答して、前記所定の周期で繰り返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記遅延パルスのエッジの中で前記第２のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第１のパルスの立ち上がりエッジとの時間差を、第１の誤差として検出する誤差検出部を有し、
前記第１の時間と前記第１の誤差に基づく第２の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１５９】
（付記３）
付記２に記載の時間デジタル変換装置において、
前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第２のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第２のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第２のパルスのシフト回数に基づく第２の時間を第２の誤差として検出し、
前記第２の時間および前記第２の誤差に基づく第３の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１６０】
（付記４）
付記３に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第２のパルスの立ち上りエッジとの時間差を第３の誤差として検出し、
前記第３の時間と前記第３の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１６１】
（付記５）
付記１乃至４のいずれか１項に記載の時間デジタル変換装置において、
前記第１のパルス列生成部は、
入力信号を前記所定の時間遅らせて出力する所定数の第１の遅延回路を有し、前記第１の遅延回路が縦列に接続された第１の遅延回路ユニットと、
前記第１の遅延回路ユニットの最終段の前記第１の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第１の反転遅延回路と、
前記第１の遅延回路ユニットの初段の前記第１の遅延回路の入力部に前記第１の信号を供給し、その後前記第１の遅延回路ユニットの初段の前記第１の遅延回路の入力部に前記第１の反転遅延回路の出力部を接続する第１のゲート回路とを有することを
特徴とする時間デジタル変換装置。
【０１６２】
（付記６）
付記２乃至５のいずれか１項に記載の時間デジタル変換装置において、
前記第２のパルス列生成部は、
入力信号を前記所定の時間遅らせて出力する前記所定数の第２の遅延回路を有し、前記所定数の第２の遅延回路が縦列に接続された第２の遅延回路ユニットと、
前記第２の遅延回路ユニットの最終段の前記第２の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第２の反転遅延回路と、
前記第２の遅延回路ユニットの初段の前記第２の遅延回路の入力部に前記第２の信号を供給し、その後前記第２の遅延回路ユニットの初段の前記第２の遅延回路の入力部に前記第２の反転遅延回路の出力部を接続する第２のゲート回路とを有することを
特徴とする時間デジタル変換装置。
【０１６３】
（付記７）
付記４に記載の時間デジタル変換装置において、
前記ストキャスティック型時間デジタル装置は、前記絶対値が前記シフト時間以下になった前記隣接エッジの一方と前記第２のパルスの立ち上りエッジとの時間差を測定することを
特徴とする時間デジタル変換装置。
【０１６４】
（付記８）
付記１に記載の時間デジタル変換装置において、
更に、前記第２の信号に応答して、前記所定の周期で繰返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記第２のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第１のパルスおよび第２のパルスのシフト回数に基づく時間を第４の誤差として検出する誤差検出部とを有し、
前記カウント数および前記第４の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１６５】
（付記９）
付記８に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上りエッジとの時間差を第５の誤差として検出し、
前記カウント数、前記第４の誤差、および前記第５の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【符号の説明】
【０１６６】
２・・・ＴＤＣ
４・・・第１のパルス列生成部
６・・・第２のパルス列生成部
８・・・カウンタ回路
１０・・・誤差検出部
【技術分野】
【０００１】
本発明は、時間デジタル変換装置に関する。
【背景技術】
【０００２】
時間デジタル変換装置(Time-to-Digital Converter、以下、ＴＤＣと呼ぶ)は、入力信号の時間差をデジタル信号に変換する装置である。このような時間デジタル変換装置としては、種々のタイプが提案されている。
【０００３】
例えば、複数の遅延回路が縦列接続された一対の遅延線を有し、この一対の遅延線の伝搬遅延の差を利用して入力信号の時間差を検出する時間デジタル変換装置が提案されている。他の時間デジタル変換装置としては、例えば、並列に接続された多数の遅延フリップフロップを有し、各遅延フリップフロップの応答のばらつきを利用して入力信号の時間差を検出するStochastic型ＴＤＣが提案されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Hashimoto, H. Yamazaki, A. Muramatsu, T. Sato and A. Inoue, "Time-to-Digital Converter with Vernier Delay Mismatch Compensation for High Resolution On-Die Clock Jitter Measurement", Symposium on VLSI Circuits Digest of Technical Papers, pp. 166-167, 2008.
【非特許文献２】S. Pellerano, P. Madoglio, and Y. Palaskas, "A 4.75-GHz Fractional Frequency Divider-by-1.25 With TDC-Based All-Digital Spur Calibration in 45-nm CMOS,” IEEE Journal of Solid-State Circuits, Vol. 44, No. 12, pp. 3422-3433, Dec. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
時間デジタル変換装置が検出する時間差の領域は、測定方法により大きく異なる。例えば、一対の遅延線を用いる時間デジタル変換装置は、ピコ秒領域の時間差を測定する。一方、遅延フリップフロップを用いるStochastic型時間ＴＤＣは、フェムト秒領域の時間差を測定する。
【０００６】
これら従来の時間デジタル変換装置には、ダイナミックレンジ（測定値の最大値と最小値の比）が高々３桁程度であるという問題がある。そこで、本発明の課題は、このような問題を解決することである。
【課題を解決するための手段】
【０００７】
上記の問題を解決するために、本装置の一観点によれば、第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、と、入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み、第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する時間デジタル変換装置が提供される。
【発明の効果】
【０００８】
本装置によれば、時間デジタル変換装置のダイナミックレンジを広くすることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１の時間デジタル変換装置の構成図である。
【図２】実施の形態１のＴＤＣの動作を説明するフローチャートである。
【図３】第１のパルスのカウント数に基づく時間差の測定手順を説明するフローチャ―トである。
【図４】第１のパルスのカウント数に基づく時間差の測定手順を説明するタイムチャ―トである。
【図５】第１の誤差の検出手順を説明するフローチャートである。
【図６】第１の誤差の検出手順を説明するタイムチャ―トである（その１）。
【図７】第１の誤差の検出手順を説明するタイムチャ―トである（その２）。
【図８】第１の誤差の検出手順を説明するタイムチャ―トである（その３）。
【図９】立ち下がりエッジが誤差測定用の隣接パルスとして検出される場合を説明するタイムチャートである。
【図１０】第２の誤差の検出手順を説明するフローチャートである。
【図１１】第２の誤差の検出手順を説明するタイムチャ―トである。
【図１２】最近接エッジを説明するタイムチャートである。
【図１３】実施の形態２のＴＤＣの構成図である。
【図１４】第１および第２の遅延回路の一例を説明する回路図である。
【図１５】第１の遅延回路ユニットの初段の可変遅延回路の一例を説明する回路図である。
【図１６】第１および第２の反転遅延回路の一例を説明する回路図である。
【図１７】ＳＴＤＣの構造を説明する図である。
【図１８】ＳＴＤＣの動作を説明する図である。
【図１９】ＳＴＤＣの特性を説明する図である。
【図２０】実施の形態２における第１の誤差の検出手順を説明するフローチャートである。
【図２１】隣接エッジの検出手順を説明するタイムチャートである。
【図２２】誤差検出用の隣接エッジの検出に用いられるルックアップテーブルである。
【図２３】実施の形態２における第２の誤差の検出手順を説明するフローチャートである。
【図２４】実施の形態２における第２の誤差の検出手順を説明するタイムチャートである。
【図２５】実施の形態２における第３の誤差の検出手順を説明するフローチャ―トである。
【図２６】実施の形態３のＴＤＣの構成図である。
【図２７】実施の形態３の第１の遅延回路（可変遅延回路を除く）の一例を説明する回路図である。
【図２８】実施の形態３の第１の反転遅延回路が有する正転遅延部の一例を説明する回路図である。
【図２９】実施の形態３の時間デジタル変換装置の構成図である。
【図３０】実施の形態３のＴＤＣの動作を説明するフローチャートである。
【図３１】第４の誤差検出手順を説明するタイムチャートである。
【図３２】実施の形態５のＴＤＣの構成図である。
【図３３】実施の形態５における誤差検出ステップを説明するタイムチャートである。
【発明を実施するための形態】
【００１０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。
【００１１】
（実施の形態１）
図１は、本実施の形態の時間デジタル変換装置（ＴＤＣ）２の構成図である。ＴＤＣ２は、図１に示すように、第１のパルス列生成部４と、第２のパルス列生成部６と、カウンタ回路８と、誤差検出部１０とを有している。
【００１２】
第１のパルス列生成部４は、第１の信号に応答して、所定の周期Ｔ（例えば、１０〜１０,０００ｐｓ）で繰り返される第１のパルスの生成を開始する装置である。更に、第１のパルス列生成部４は、第１のパルスと共に、第１のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成する装置である。第２のパルス列生成部６は、第２の信号に応答して、上記所定の周期Ｔ（例えば、１０〜１０,０００ｐｓ）で繰り返される第２のパルスの生成を開始する装置である。カウンタ回路８は、第１の信号に応答して、第１のパルスのカウントを開始する装置である。誤差検出部１０は、第２の信号が入力する時のカウンタ回路８のカウント数に基づく時間を第１の信号と第２の信号の時間差として検出し、算出した時間差と実際の時間差との誤差を検出する装置である。
【００１３】
図２は、本実施の形態のＴＤＣ２の動作を説明するフローチャートである。図３は、第１のパルスのカウント数に基づく時間差の測定手順（Ｓ２）を説明するフローチャートである。図４は、第１のパルスのカウント数に基づく時間差測定の手順（Ｓ２）を説明するタイムチャ―トである。図４には、第１の信号１２および第２の信号１４のレベル変化と、第１のパルス１６および第２のパルス２６のレベル変化と、カウンタ回路８の出力変化（カウント数の変化）１８が示されている。尚、第１のパルス１６および第２のパルス２６の左側には、それぞれのパルスが出力される信号線の符号が示されている。
【００１４】
―第１のパルスのカウント数に基づく時間差測定―
第１の信号１２が第１の入力端子２０に入力すると、第１のパルス列生成部４は、図４に示すように、第１の信号１２の立ち上がるエッジＲＥ１２に応答して、所定の周期Ｔで繰り返される第１のパルス１６の生成を開始する（図３のＳ１２）。生成された第１のパルス１６は、第１の信号線ＶＳ０に出力される。この時、第１の信号１２の先頭部分Ｈ１２は、最初に生成される第１のパルス１６ａの先頭部分Ｈ１６として出力される。カウンタ回路８は、この第１の信号１２の先頭部分Ｈ１２に応答して、第１のパルス１６のカウント１８を開始する（Ｓ１４）。尚、カウンタ回路８は、第１のパルス１６の立ち上がりエッジをカウントする。
【００１５】
第２の信号１４が第２の入力端子２２に入力すると、第２のパルス列生成部６は、第２の信号１４の立ち上がりエッジＲＥ１４に応答して、第１のパルス１６の周期と実質的に同じ周期Ｔで繰り返される第２のパルス２６の生成を開始する。生成された第２のパルス２６は、第５の信号線Ｖｒに出力される（Ｓ１８）。第２の信号１４の先頭部分Ｈ１４は、最初に生成される第２のパルス２６ａの先頭部分Ｈ２６として出力される。カウンタ回路８は、この第２の信号１４の先頭部分Ｈ１４に応答して、第１のパルス１６のカウントを停止する（Ｓ１６）。カウンタ回路８は、この時のカウント数Ｎ０（第２の信号１４が入力する時のカウント数）を保持する。
【００１６】
次に、ＴＤＣ２は、カウンタ回路８に保持されているカウント数Ｎ０に基づく第１の時間ｔ０（＝（Ｎ０−１）×Ｔ）を、第１のパルス１２と第２のパルス１４の時間差として算出する（Ｓ２０）。例えば、カウンタ回路８のカウント数Ｎ０が３で第１のパルス１６の周期Ｔが２００ｐｓの場合、ＴＤＣ２は、第１のパルス１２と第２のパルス１４の時間差として、４００ｐｓ（＝（３−１）×２００ ｐｓ）を算出する。
【００１７】
第１の時間ｔ０は、誤算検出部１０が有する演算機能を用いて算出される。但し、誤算検出部１０とは別に演算機能を有する演算部を設けて、第１の時間ｔ０を算出してもよい。後述する他の演算処理についても同様である。尚、信号（または、パルス）の時間差とは、それぞれの信号の立ち上がりエッジ内の所定の時点（例えば、信号が５０％立ち上がる中間点）の時間差のことである。また、第２の信号１４は、図４に示すように、第１の信号１２の後に立ち上がる信号である。
【００１８】
以上の例では、第１のパルス１２のカウント数は一桁である。しかし、カウンタ回路８は、容易に数桁（例えば、４桁以上）のパルスをカウントすることができる。従って、本実施の形態によれば、第１のパルス１２と第２のパルス１４との時間差のダイナミックレンジを、容易に広くすることができる。
【００１９】
ところで、図４に示すように、第１のパルス１２と第２のパルス１４の時間差Δと第１の時間ｔ０は、第１の残余時間ｔｏｖｅｒ１分異なっている（Δ＝ｔ０＋ｔｏｖｅｒ１）。次に、誤差検出部１０は、この第１の残余時間ｔｏｖｅｒ１に略等しい時間を、第１の誤差として検出する。
【００２０】
―第１の誤差の検出―
図５は、第１の誤差の検出手順（図２のＳ４）を説明するフローチャートである。図６乃至８は、第１の誤差の検出手順（Ｓ４）を説明するタイムチャ―トである。図６には、第１の信号１２、第２の信号１４、第１のパルス１６、および第２のパルス２６が示されている。
【００２１】
上述したように、第１のパルス列生成部４は、第１の信号１２の立ち上がりエッジＲＥ１４に応答して、所定の周期Ｔで繰り返される第１のパルス１６の生成を開始する（図３のＳ１２）。同様に、第２のパルス列生成部６は、第２の信号１４の立ち上がりエッジＲＥ１４に応答して、第１のパルス１６と実質的に同じ周期Ｔで繰り返される第２のパルス２６の生成を開始する（図３のＳ１８）。従って、第１のパルス１６と第２のパルス２６の時間差ｔ’ｏｖｅｒ１は、第２の信号１４が立ち上がる直前に生成が開始される第１のパルス１６ｂと第２の信号１４の時間差である第１の残余時間ｔｏｖｅｒ１と実質的に同じである。誤差検出部１０は、この時間差ｔ’ｏｖｅｒ１を利用して、第１の誤差を検出する。
【００２２】
第１のパルス列生成部４は、図７に示すように、第１のパルス１６と共に、第１のパルス１６より所定の遅延時間ｔｄずつ遅れて立ち上がる複数の遅延パルス２８ａ〜２８ｃを繰り返し生成する。生成された第１〜第３の遅延パルス２８ａ,２８ｂ,２８ｃは、それぞれ第２〜第４の信号線ＶＳ１,ＶＳ２,ＶＳ３に出力される（図１参照）。尚、図７の各パルス列の左端には、それぞれが出力される信号線が示されている。
【００２３】
図８は、図７の破線で囲われた領域を拡大した図である。誤差検出部１０は、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃの立ち上りエッジＲＥ０〜ＲＥ３および立下りエッジＦＥ０〜ＦＥ３の中で、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する隣接エッジを検出する（Ｓ２２）。ここで、第１のエッジに第２のエッジが隣接するとは、一方のエッジが発生してから他方エッジが発生するまでの間に第３のエッジが発生しないことをいう。図８に示す例では、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接するエッジは、第２の遅延パルス２８ｂの立ち上がりエッジＲＥ２と第３の遅延パルス２８ｃの立ち上がりエッジＲＥ３である。
【００２４】
誤差検出部１０は、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する一対の隣接エッジＲＥ２,ＲＥ３のうち先に立ち上がる隣接エッジＲＥ２を、誤差測定用の隣接エッジＮＥとして検出する（図５のＳ２２）。
【００２５】
誤差検出部１０は、検出した隣接エッジＮＥと第１のパルス１６の立ち上がるエッジＲＥ０との時間差ｔ１を、第１の誤差として検出する（Ｓ２４）。例えば、隣接エッジＮＥが立ち上がりエッジの場合、誤差検出部１０は、立ち上りエッジＲＥ０〜ＲＥ3の中で隣接エッジＮＥが立ち上がる順番Ｎｆ１に基づいて、第１のパルス１６と隣接エッジＮＥの時間差ｔ１（＝（Ｎｆ１−１）×ｔｄ）を算出する。図８の例では、隣接エッジＮＥが立ち上がる順番は３番目である。従って、遅延時間ｔｄが５０ｐｓの場合、第１の誤差ｔ１は１００ｐｓ（＝（３−１）×５０ｐｓ）である。
【００２６】
図９は、立ち下がりエッジＦＥ０〜ＦＥ３が誤差測定用の隣接パルスＮＥとして検出される場合を説明するタイムチャートである。図９の例では、第２のパルス２６の立ち上がりエッジＲＥ２６に、第１の遅延パルス２８ａの立ち下がりエッジＦＥ１と第２の遅延パルス２８ｂの立ち下がりエッジＦＥ２が隣接している。誤差検出部１０は、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する一対のエッジＦＥ１,ＦＥ２のうち先に立ち下がる隣接エッジＦＥ１を、誤差測定用の隣接エッジＮＥとして検出する（図５のＳ２２）。誤差検出部１０は、第１のパルス１６の立ち上がりエッジＲＥ０とこの隣接エッジＮＥとの時間差ｔ１を、第１の誤差として算出（検出）する（Ｓ２４）。
【００２７】
ところで、本実施の形態では、先に立ち上がる（または後に立ち下がる）隣接エッジが誤差検出用の隣接エッジＮＥとして検出される。しかし、第２のパルス２６の立ち上りエッジＲＥ２６に隣接する一対の隣接エッジのうち後に立ち上がる（または立ち下がる）隣接エッジを誤差測定用の隣接エッジとしてもよい。この場合、第２の残余時間ｔｏｖｅｒ２は負の値になる。
【００２８】
図８および９に示すように、第１の誤差ｔ１は、第１の残余時間ｔｏｖｅｒ１（＝ｔ’ｏｖｅｒ１）と第２の残余時間ｔｏｖｅｒ２分異なっている（従って、Δ＝ｔ０＋ｔ１＋ｔｏｖｅｒ２）。次に、誤差検出部１０は、この第２の残余時間ｔｏｖｅｒ２に略等しい時間を、第２の誤差として検出する。
【００２９】
―第２の誤差の検出―
図１０は、第２の誤差の検出手順（図２のＳ６）を説明するフローチャートである。図１１は、第２の誤差の検出手順（Ｓ６）を説明するタイムチャ―トである。誤差検出部１０は、第１のパルス列生成部４を制御して、図１１に示すように、誤差検出用の隣接エッジＮＥを有する隣接パルス３０を、第２のパルス２６に向かって所定のシフト時間ｔｆずつシフトさせる（図１０のＳ３２）。誤差検出部１０は、この隣接パルス３０のシフトと並行して、第２のパルス２６の立ち上がりエッジＲＥ２６と隣接エッジＮＥとの時間差を測定する。
【００３０】
次に、誤差検出部１０は、第２のパルス２６の立ち上がりエッジＲＥ２６と隣接エッジＮＥとの時間差の絶対値が所定のシフト時間ｔｆの半分以下になる時の隣接パルス３１のシフト回数Ｎ２に基づく時間ｔ２を第２の誤差として検出する（Ｓ３４）。例えば、図１１の例では、隣接パルス３０のシフト回数Ｎ２は７回である。従って、シフト時間ｔｆが１ｐｓの場合、第２の誤差ｔ２（＝Ｎ２×Ｔｆ）は７ｐｓになる。
【００３１】
図１２は、第２のパルス２６の立ち上がりエッジＲＥ２６との時間差３３ｂの絶対値が所定のシフト時間ｔｆの半分以下になる隣接エッジＮＮＥ（以下、最近接エッジと呼ぶ）を説明するタイムチャートである。図１２には、第２のパルス２６の立ち上がりエッジＲＥ２６を追い越す直前および直後の隣接パルス３０ａ,３０ｂが示されている。ここで、第２のパルス２６を追い越した直後の隣接パルス３０ｂは、追い越す直前の隣接パルス３０ａをシフト時間ｔｆ分シフトさせたパルスである。従って、第２のパルス２６を追い越す直前および直後の一対の隣接パルス３０ａ,３０ｂの一方のエッジと第２のパルス２６の立ち上りエッジＲＥ２６との時間差（例えば、時間差３３ａ）の絶対値は、ｔｆの半分以上になる。一方、他方のエッジと第２のパルス２６の立ち上りエッジＲＥ２６との時間差（例えば、時間差３３ｂ）の絶対値は、ｔｆの半分以下になる。第２の誤差ｔ２は、このような最近接エッジＮＮＥを用いて検出される。
【００３２】
ところで、図１１に示すように、第２の誤差ｔ２は、第２の残余時間ｔｏｖｅｒ２と第３の残余時間ｔｏｖｅｒ３（＜０）分異なっている。誤差検出部１０は、下記第３の誤差検出手順において、この第３の残余時間ｔｏｖｅｒ３を第３の誤差として検出する。
【００３３】
図１１に示した例では、一対の隣接エッジＲＥ２,ＲＥ３のうち先に立ち上がる隣接エッジＲＥ２を有する隣接パルス２８ｂ（図８参照）を、第２のパルス２６に向かってシフトさせている。しかし、後に立ち上がる隣接エッジＲＥ３を有する隣接パルス２８ｃを、第２のパルス２６に向かってシフトされて、第２の誤差ｔ２を検出させてもよい。
【００３４】
或いは、第２のパルス２６の立ち上りエッジＲＥ２６に隣接する立下りエッジＦＥ１,ＦＥ２のうち先に（または後）に立ち下がる隣接エッジＦＥ１(またはＦＥ２)を有する隣接パルスを、第２のパルス２６に向かってシフトさせてもよい（図９参照）。
【００３５】
―第３の誤差の検出―
次に、誤差検出部１０は、第２のパルスの立ち上りエッジＲＥ２６と最近接エッジＮＮＥの時間差ｔｏｖｅｒ３を、第３の誤差として検出する（図２のＳ８）。
【００３６】
第３の誤差ｔ３の検出には、例えば、Stochastic型ＴＤＣ等の極短時間測定器（図示せず）を用いる。この極短時間測定器の測定レンジ（測定可能範囲）の幅は、シフト時間ｔｆが好ましい。但し、極短時間測定器の測定レンジは、シフト時間ｔｆ以上で第１〜第３の遅延パルス２８ａ〜２８ｃの遅延時間ｔｄ以下であってもよい。
【００３７】
―広レンジ時間差の算出―
最後に、誤差検出部１０は、カウンタ回路８のカウント数に基づく第１の時間ｔ０、第１の誤差ｔ１、第２の誤差ｔ２、および第３の誤差ｔ３に基づく時間（＝ｔ０＋ｔ１＋ｔ２＋ｔ３）を、第１の信号１２と第２の信号１４との時間差として算出する（図２のＳ１０）。
【００３８】
例えば、カウンタ回路８のカウント数に対応する時間ｔ０、第１の誤差ｔ１、第２の誤差ｔ２、および第３の誤差ｔ３がそれぞれ４００ｐｓ、１００ｐｓ、７ｐｓ、および２１６ｆｓとすると、誤差検出部１０は、第１の信号１２と第２の信号１４の時間差Δとして５０７.２１６ｐｓを算出する。この場合、時間差測定のダイナミックレンジは１０６である。このダイナミックレンジは、従来のＴＤＣのダイナミックレン（１０３程度）より格段に広い。しかも、カウンタ回路８の最大カウント数を大きくすることで、第１の時間ｔ０の桁数を多くすることは容易である。従って、本ＴＤＣ２のダイナミックレンジを更に広くすることは容易である。
【００３９】
ところで、以上の例では、誤差検出部１０は、全ての測定値（ｔ０、ｔ１、ｔ２、およびｔ３）に基づいて、第１の信号１２と第２の信号１４との時間差Δを算出している。しかし、測定値の一部を用いて、第１の信号１２と第２の信号１４との時間差を算出してもよい。例えば、カウンタ回路８のカウント数に基づく第１の時間ｔ０を、第１の信号と第２の信号の時間差として算出してもよい。この場合、第２のパルス列生成部６は設けずに、第２の信号１４が入力する第２の入力部２２を直接カウンタ回路８に接続してもよい。同様に、第１の時間ｔ０と第１の誤差ｔ１に基づく第２の時間（＝ｔ０＋ｔ１）を、第１の信号と第２の信号の時間差として算出してもよい。更に、第２の時間と第２の誤差に基づく第３の時間（＝ｔ０＋ｔ１＋ｔ２）を、第１の信号と第２の信号の時間差として算出してもよい。以下の実施の形態においても、同様である。
【００４０】
（実施の形態２）
（１）構造
図１３は、本実施の形態のＴＤＣ２ａの構成図である。本ＴＤＣ２ａは、図１３に示すように、第１のパルス生成部４ａ、第２のパルス生成部６ａ、カウンタ回路８、および誤差検出部１０ａを有している。
【００４１】
―第１のパルス生成部―
第１のパルス生成部４ａは、第１の遅延回路ユニット３２ａ、第１の反転遅延回路３４ａ、および第１のゲート回路３６ａを有している。第１の遅延回路ユニット３２ａは、入力信号を所定の時間ｔｃ（例えば、１０〜１００ｐｓ）遅らせて出力する所定数（例えば、１〜１０）の第１の遅延回路３８ａを有している。第１の遅延回路３８ａは縦列に接続され、前段の遅延回路の出力部が次段の遅延回路の入力部に接続されている。初段の遅延回路４４ａは、後述する第１のタイミング制御回路４２ａからの制御信号に応答して入力信号を上記所定の時間ｔｃより長い時間遅らせて出力する可変遅延回路である。
【００４２】
第１の反転遅延回路３４ａは、入力信号を反転すると共に当該入力信号を、第１の遅延回路３８ａの遅延時間に実質的に等しい所定の時間ｔｃ（例えば、１０〜１００ｐｓ）遅らせて出力する反転遅延回路である。第１の反転遅延回路３４ａの入力部には、図１３に示すように、第１の遅延回路ユニット３２ａの最終段の遅延回路４５ａの出力部に接続されている。第１の遅延回路ユニット３２ａの各遅延回路３８ａおよび第１の反転遅延回路３４ａの入力部は、図１３に示すように、それぞれ第１〜第４の信号線ＶＳ０,ＶＳ1,ＶＳ２,ＶＳ３に接続されている。
【００４３】
第１のゲート回路３６ａは、第１のスイッチ回路４０ａと、第１のタイミング制御回路４２ａを有している。第１のスイッチ回路４０ａは、一対の入力部ＳＷＩＮ１,ＳＷＩＮ２と出力部ＳＷＯＵＴとを有し、いずれか一方の入力部を出力部ＳＷＯＵＴに接続する。入力部ＳＷＩＮ１,ＳＷＩＮ２は、それぞれ第１の入力端２０ａと第１の反転遅延回路３４ａの出力部に接続されている。一方、出力部ＳＷＯＵＴは、第１の遅延回路ユニット３２ａの入力部に接続されている。
【００４４】
第１のタイミング制御回路４２ａは、第１の遅延回路３８ａおよび第１の反転遅延回路３４ａの出力信号を監視し、第１のスイッチ回路４０ａ内部のスイッチの開閉を制御する。更に、第１のタイミング制御回路４２ａは、後述する演算制御部５４の命令にしたがって、第１の遅延ユニット３２ａの初段の遅延回路（可変遅延回路）４４ａおよび第３のスイッチ回路４８を制御する。
【００４５】
この第１のタイミング制御回路４２ａは、論理回路である。但し、第１のタイミング制御回路４２ａは、ＣＰＵ（Central Processing Unit）とメモリとを有する回路であってもよい。その場合、そのメモリには、第１のタイミング制御回路４２ａの機能をＣＰＵに実現させるためのプログラムが記録されている。
【００４６】
―第２のパルス生成部―
第２のパルス生成部６ａは、第１のパルス生成部４ａと略同じ構造を有している。但し、第２の遅延回路ユニット３２ｂの初段の遅延回路は、可変遅延回路ではない。
【００４７】
すなわち、第２のパルス生成部６ａは、第２の遅延回路ユニット３２ｂ、第２の反転遅延回路３４ｂ、および第２のゲート回路３６ｂを有している。第２の遅延回路ユニット３２ｂは、第１の遅延回路３８ａの遅延時間に実質的に等しい所定の時間ｔｃ、入力信号を遅らせて出力する所定数の第２の遅延回路３８ｂを有している。第２の遅延回路３８ｂの数は、第１の遅延回路３８ａの数と同じである。第２の遅延回路３８ｂは縦列に接続され、前段の遅延回路３８ｂの出力部が次段の遅延回路３８ｂの入力部に接続されている。
【００４８】
第２の反転遅延回路３４ｂは、入力信号を反転すると共に、第２の遅延回路３８ｂの遅延時間に実質的に等しい所定の時間ｔｃ、入力信号を遅らせて出力する反転遅延回路である。第２の反転遅延回路３４ｂの入力部は、図１３に示すように、第２の遅延回路ユニット３２ｂの最終段の遅延回路４５ｂの出力部に接続されている。第２の遅延回路ユニット３２ｂの初段の遅延回路４４ｂの入力部は、図１３に示すように、第５の信号線Ｖｒに接続されている。
【００４９】
第２のゲート回路３６ｂは、第２のスイッチ回路４０ｂと、第２のタイミング制御回路４２ｂを有している。第２のスイッチ回路４０ｂの一方の入力部には、第２の反転遅延回路３４ｂの出力部が接続されている。第２のスイッチ回路４０ｂの他方の入力部には、ＴＤＣ２ａの第２の入力部２２ｂが接続さている。第２のスイッチ回路４０ｂの構造および機能は、第１のスイッチ回路４０ａと略同じである。
【００５０】
第２のタイミング制御回路４２ｂは、第２の遅延回路３８ｂおよび第２の反転遅延回路３４ｂの出力信号を監視し、第２のスイッチ回路４０ｂ内部のスイッチの開閉を制御する。第２のタイミング制御回路４２ｂの構造は、第１のタイミング制御回路４２ａと略同じである。
【００５１】
―カウンタ回路―
カウンタ回路８の第１の入力部ＣＩＮ１は、第１のスイッチ回路４０ａと第１の遅延回路ユニット３２ａの間に接続された第１の信号線ＶＳ０に接続されている。一方、カウンタ回路８の第２の入力部ＣＩＮ２は、第２のスイッチ回路４０ｂと第２の遅延回路ユニット３２ｂの間に接続された第５の信号線Ｖｒに接続されている。カウンタ回路８は、第１の入力部ＣＩＮ１に入力されるパルスに応答して当該パルスのカウントを開始する。更に、カウンタ回路８は、第２の入力部ＣＩＮ２に入力される信号に応答して、第１の入力部ＣＩＮ１に入力されるパルスのカウントを停止する。
【００５２】
―誤差検出部―
誤差検出部１０ａは、第３のスイッチ回路４８、Stochastic型の時間デジタル変換装置５０（以下、ＳＴＤＣと呼ぶ）と、演算制御部５４を有している。第３のスイッチ回路４８の入力部は、それぞれ信号線ＶＳ０〜ＶＳ３に接続されている。第３のスイッチ回路４８の出力部ＳＯＵＴは、ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続されている。一方、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２には、第２のパルス生成ユニット６ａに接続された第５の信号線Ｖｒが接続されている。
【００５３】
演算制御部５４は、例えばＣＰＵとメモリとを有している。このメモリには、演算制御部５４の機能をＣＰＵに実現させるためのプログラムが記録されている。また、このメモリは、ＣＰＵが行う演算にも用いられる。演算制御部５４は、ＦＰＧＡ(Field Programmable Gate Array)等の論理回路であってもよい。
【００５４】
カウンタ８の出力ＣＯＵＴおよびＳＴＤＣ５０の出力ＳＯＵＴは、演算制御部５４に送信される。演算制御部５４は、第１のタイミング制御回路４２ａ、第２のタイミング制御回路４２ｂを制御信号する。
【００５５】
―遅延回路―
第１および第２の遅延回路３８ａ,３８ｂとして、種々の論理回路を用いることができる。例えば、一対のインバータ回路や排他的論理回路を用いることができる。第１および第２の反転遅延回路３４ａ,３４ｂについても同様である。
【００５６】
図１４は、第１および第２の遅延回路３８ａ,３８ｂ（可変遅延回路４４ａを除く）の一例を説明する回路図である。図１４に示すように、遅延回路３８ａ,３８ｂは、例えば縦列接続された一対のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路５６ａ,５６ｂを有している。この一対のＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間は、実質的に同じである。
【００５７】
入力端子ＤＩＮ１に入力された入力信号は、１段目のインバータ回路５６ａで遅延および反転され、２段目のインバータ回路５６ｂに伝達される。２段目のインバータ回路５６ｂに伝達された入力信号は、更に遅延および反転され、出力端子ＤＯＵＴ１から出力される。従って、遅延回路３８ａ,３８ｂに入力された信号は、ＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間の２倍遅延された後、元のレベル（正転）で出力される。
【００５８】
―可変遅延回路―
図１５は、第１の遅延回路ユニット３２ａの初段の可変遅延回路４４ａの一例を説明する回路図である。図１５に示す遅延回路４４ａは、縦列接続された一対のＣＭＯＳインバータ回路５６ｃ,５６ｄ、キャパシタ５８、およびスイッチ６０を有している。ＣＭＯＳインバータ回路５６ｃ,５６ｄの遅延時間は、第１および第２の遅延回路３８ａ,３８ｂが有するＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間と実質的に同じ所定の時間である。
【００５９】
キャパシタ５８の両端は、それぞれＣＭＯＳインバータ回路５６ａ,５６ｂを接続する配線５７およびスイッチ（トランジスタ）６０に接続されている。演算制御部５４は、第１のタイミング制御回路４２ａを介してこのスイッチ６０のゲート端子６２に制御信号を送信し、スイッチ６０を開閉する。可変遅延回路４４ａは、スイッチ６０が開いている間は、図１４の遅延回路３８ａ,３８ｂと略同じように動作する。一方、スイッチ６０が閉じている間は、可変遅延回路４４ａは、キャパシタ５８を充電または放電する。従って、可変遅延回路４４ａは、スイッチ６０が開いている時より長い時間をかけて、入力端子ＤＩＮ２に入力された信号を出力端子ＤＯＵＴ２から出力する。従って、遅延時間が長くなる。
【００６０】
―反転遅延回路―
図１６は、第１および第２の反転遅延回路３４ａ,３４ｂの一例を説明する回路図である。図１６に示す反転遅延回路３４ａ,３４ｂは、一つのＣＭＯＳインバータ５６ｅと、このＣＭＯＳインバータ５６ｅの出力部に接続されたキャパシタ６４を有している。ＣＭＯＳインバータ５６ｅの遅延時間は、第１および第２の遅延回路３８ａ,３８ｂが有するＣＭＯＳインバータ回路５６ａ,５６ｂの遅延時間と実質的に同じである。
【００６１】
入力端子ＤＩＮ３に入力された入力信号は、ＣＭＯＳインバータ５６ｅで遅延および反転され、その後出力端子ＤＯＵＴ３から出力される。入力信号の遅延時間は、ＣＭＯＳインバータ５６ｅの遅延時間とキャパシタ６４の充電時間の和である。キャパシタ６４の充電時間は、ＣＭＯＳインバータ５６ｅの遅延時間と実質的に同じ時間に設定されている。従って、第１および第２の反転遅延回路３４ａ,３４ｂの遅延時間は、第１および第２の遅延回路３８ａ,３８ｂの遅延時間と実質的に同じになる。
【００６２】
―ＳＴＤＣ―
図１７は、ＳＴＤＣ５０の構造を説明する図である。図１８は、ＳＴＤＣ５０の動作を説明する図である。図１７に示すように、ＳＴＤＣ５０は、複数の遅延フリップフロップ（Ｄフリップフロップ）６６と、エンコーダ６８を有している。遅延フリップフロップ６６の入力端子Ｘは互いに接続され、ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続されている。同様に、遅延フリップフロップ６６のクロック端子Ｙは互いに接続され、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２に接続されている。
【００６３】
一方、遅延フリップフロップ６６の複数の出力端子Ｑは、それぞれエンコーダ６８の入力部に接続される。エンコーダ６８は、オン状態の遅延フリップフロップ６６の数をカウントし、そのカウント数を出力部ＳＴＯＵＴから出力する。遅延フリップフロップ６６は、入力端子Ｘがハイレベルの時にクロック端子Ｙがローレベルからハイレベルに変化するとＯＮ状態になり、ハイレベル信号を出力するフリップフロップである。
【００６４】
図１８には、第１の入力部ＳＴＩＮ１に入力される第１の入力信号７０ａおよび第２の入力部ＳＴＩＮ２に入力される第２の入力信号７０ｂが示されている。縦軸は電圧であり、横軸は時間である。横軸の時間は、ｆｓ（フェムト秒）領域の時間である。このような時間領域では、第１の入力信号７０ａおよび第２の入力信号７０ｂの信号レベルは、ローレベルからハイレベルに除々に変化する。ＳＴＤＣ５０は、例えば、第１の入力信号７０ａの立ち上がりエッジ７２ａの中間点７４ａと第２の入力信号７０ｂの立ち上がりエッジ７２ｂの中間点７４ｂの時間差Δｔを検出する。
【００６５】
個々の遅延フリップフロップ６６は、入力信号の時間差を検出する機能は有していない。しかし、図１８に示すように、第１の入力信号７０ａの立ち上がりエッジ７２ａと第２の入力信号７０ｂの立ち上がりエッジ７２ｂが重なると、各遅延フリップフロップ６６の特性のばらつきにより、複数の遅延フリップフロップ６６の一部だけがオン状態になる。この時オン状態になる遅延フリップフロップ６６の数は、第１の入力信号７０ａと第２の入力信号７０ｂの時間差Δｔの増加とともに増加する。ＳＴＤＣ５０は、この性質を利用して、入力信号の時間差Δｔを検出する。
【００６６】
図１９は、ＳＴＤＣ５０の特性を説明する図である。横軸は、第１の入力信号７０ａの入力時刻ｔ１と第２の入力信号７０ｂの入力時刻ｔ２の時間差Δｔ（＝ｔ２−ｔ１）である。縦軸は、ＳＴＤＣ５０の出力Ｄｔｄｃ（オン状態の遅延フリップフロップ６６の数）である。図１９に示すように、０ｆｓを中心とする一定の範囲内７６で、ＳＴＤＣ５０の出力Ｄｔｄｃは時間差Δｔに対して略リニアに変化する。従って、時間差Δｔがこの範囲７６（以下、測定レンジと呼ぶ）内であれば、ＳＴＤＣ５０の出力から時間差Δｔを容易に求めることができる。このようにして得られる入力信号の時間差Δｔは、ｆｓ（フェムト秒）領域の時間である。尚、測定レンジ７６は、時間差Δｔに関する標準偏差をσとすると、−σ以上σ以下の範囲である。
【００６７】
測定レンジ７６の外では、ＳＴＤＣ５０の出力Ｄｔｄｃは、略０または出力の
最大値になる。この特性に基づいて、第２の入力信号７０ｂの立ち上がりエッジにおける第１の入力信号７０ａの信号レベルを検出することができる。例えば、ＳＴＤＣ５０の出力Ｄｔｄｃが略０であれば、第２の入力信号７０ｂの立ち上がりエッジにおける第１の入力信号７０ａの信号レベルはローレベルである。一方、ＳＴＤＣ５０の出力が略最大値（例えば、２５５）であれば、第２の入力信号７０ｂの立ち上がりエッジにおける第１の入力信号７０ａの信号レベルはハイレベルである。
【００６８】
（２）動作
本ＴＤＣ２ａの動作は、図２乃至１２を参照して説明した実施の形態１のＴＤＣ２と略同じである。従って、図２乃至１２および図１３の回路図を参照して、本ＴＤＣ２ａの動作を説明する。
【００６９】
―パルスカウントに基づく時間測定（図２のＳ２）―
第１の信号１２が入力するまでは、ＴＤＣ２ａの第１の入力端子２０ａは、第１のゲート回路３６ａにより、第１の遅延回路ユニット３２ａの入力部に接続されている。一方、第１の遅延回路ユニット３２ａの入力部と第１の反転遅延回路３４ａの出力部は切り離されている。この状態では、第１の遅延回路ユニット３２ａが有する各遅延回路３８ａの出力は全てローレベルであり、第１の反転遅延回路３４ａの出力はハイレベルである。
【００７０】
今、第１の入力端子２０ａに第１の信号１２が入力すると、第１の信号１２は、第１のスイッチ回路４０ａを介して、第１の遅延回路ユニット３２ａに供給される。この時、第１の信号１２の先頭部分Ｈ１２は第１の信号線ＶＳ０に出力され、第１の信号線ＶＳ０をハイレベルにする（図４参照）。これにより、第１の信号線ＶＳ０に出力される第１のパルス１６の最初の生成が開始される。
【００７１】
第１の遅延回路ユニット３２ａに第１の信号１２が供給されると、第１の遅延回路ユニット３２ａの各遅延回路３８ａは、オフ状態からオン状態に順次変化する。この変化にしたがって、第２〜第４の信号線ＶＳ１〜ＶＳ３は、ローレベルからハイレベルに順次変化する（図７参照）。これにより、第１〜第３の遅延パルス２８ａ〜２８ｃの最初の生成が順次開始する。
【００７２】
第１のゲート回路３６ａは、例えば第１の信号線ＶＳ１のレベル変化に応答して、第１の遅延回路ユニット３２ａの入力部を第１の入力端子２０ａから切り離し、第１の反転遅延回路３４ａの出力部に接続する。この時の第１の反転遅延回路３４ａの出力は、ハイレベルである。従って、第１の遅延回路ユニット３２ａの入力部は、第１の入力部２０ａから切り離された後も、第１の反転遅延回路３４ａの出力によりハイレベルに保たれる。
【００７３】
第１の反転遅延回路３４ａは、第１の遅延回路ユニット３２ａの最終段の遅延回路４５ａがオン状態になると、その出力ＶＳ３（ハイレベル）を反転して第１の遅延回路ユニット３２ａの入力部に帰還する。この帰還により、第１の信号線ＶＳ０のレベルはハイレベルからローレベルに変化し、第１のパルス１６の最初の生成が終了する。
【００７４】
第１の遅延回路ユニット３２ａの各遅延回路３８ａは、帰還された反転出力に順次応答して、オン状態からオフ状態に順次変化する。したがって、第２〜第４の信号線ＶＳ１〜ＶＳ３の信号レベルは、ハイレベルからローレベルに順次変化する。これにより、第１〜第３の遅延パルス２８ａ〜２８ｃの最初の生成が順次終了する。
【００７５】
第３の遅延パルス２８ｃの生成が終了し第１の遅延回路ユニット３２ａの最終段の遅延回路４５ａがオフ状態になると、第１の反転遅延回路３４ａは、その出力ＶＳ３（ローレベル）を反転して第１の遅延回路ユニット３２ａの入力部に帰還する。この帰還により、第１の信号線ＶＳ０のレベルはハイレベルに変化し、第１のパルス１６の生成が再開する。以後、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃの生成が繰り返される。
【００７６】
以上の説明から明らかなように、第１のパルス１６のパルス幅ＰＷ（図８参照）は、遅延回路３８ａおよび反転遅延回路３４ａの総数Ｍ（図１３の例では、４）と遅延回路３８ａおよび反転遅延回路３４ａの遅延時間ｔｃの積Ｍ×ｔｃである。また、第１のパルス１６のパルス間隔ＰＤも、Ｍ×ｔｃである。従って、第１のパルス１６の生成が繰り返される周期Ｔは２Ｍ×ｔｃである（本ＴＤＣ２ａでは、８ｔｃ）。
【００７７】
すなわち、本ＴＤＣ２ａは、第１の信号１２の立ち上がりエッジに応答して、所定の周期８ｔｃで繰返される第１のパルス１６の生成を開始する（図３のＳ１２）。以上の説明から明らかなように、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃが順次立ち上がる際の時間間隔（遅延時間ｔｄ）は、遅延回路３８ａおよび反転遅延回路３４ａの遅延時間ｔｃである。
【００７８】
ところで、第１の信号１２が第１の入力端子２０ａに入力すると、第１の信号線ＶＳ０はローレベルからハイレベルに変化する。この変化に応答して、カウンタ回路８は、第１のパルス１６のカウントを開始する（図３のＳ１４）。
【００７９】
一方、第２の入力端子２２ｂに第２の信号１４が入力すると、第２のパルス列生成部６ａは、所定の周期で繰返される第２のパルス２６の生成を開始する（図３のＳ１８）。第２のパルス列生成部６ａが第２のパルス２６を生成する手順は、第１のパルス列生成部６ａが第１のパルス１６を生成する手順と略同じである。従って、第２のパルス２６の生成が繰り返される周期は、第１のパルス１６の生成が繰り返される周期と実質的に等しい。
【００８０】
第２の入力端子２２ｂに第２の信号１４が入力すると、第５の信号線Ｖｒには第２の信号１４の先頭部分が出力され、第５の信号線Ｖｒはローレベルからハイレベルに変化する。この変化に応答して、カウンタ回路８は、第１のパルス１６のカウントを停止する（図３のＳ１６）。
【００８１】
演算制御部５４は、この時のカウンタ回路８のカウント数に基づく時間を、第１の信号１２と第２の信号１４との時間差として算出する（図３のＳ２０）。例えば、カウンタ回路８の出力が４で遅延時間ｔｃが５０ｐｓの場合、算出される時間は、１２００ｐｓ（＝８×（４−１）×５０ｐｓ）である。
【００８２】
―第１の誤差検出（図２のＳ４）―
図２０は、本実施の形態における第１の誤差の検出手順を説明するフローチャートである。演算制御部５４は、まず、第１のタイミング制御回路４２ａを介して第３のスイッチ回路４８を制御し、第１〜第４の信号線ＶＳ０〜ＶＳ３を順次ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続する。一方、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２には、第５の信号線Ｖｒが接続されている。演算制御部５４は、ＳＴＤＣ５０の出力を順次読出し、第５の信号線Ｖｒに出力される信号が立ち上がる時の第１〜第４の信号線ＶＳ０〜ＶＳ３の信号レベルを順次検出し記録する（図２０のＳ４２）。
【００８３】
例えば、演算制御部５４は、検出した信号レベルがローレベルである場合にはレベル値”０”を、信号レベルを検出した信号線の識別子とともに記録する。同様に、検出した信号レベルがハイレベルである場合、演算制御部５４はレベル値”１”を、信号レベルを検出した信号線の識別子とともに記録する。
【００８４】
次に、演算制御部５４は、記録したレベル値からレベル行列Ｖｓ＜Ｎ：０＞を生成する（図２０のＳ４４）。Ｎは、行列の要素数より１小さい整数である。レベル行列Ｖｓ＜Ｎ：０＞の各要素は、それぞれが出力された信号線に対応させて記録した信号レベルである。例えば、図１３に示すＴＤＣ２ａでは、Ｎは３である。第１の要素Ｖｓ＜０＞は、第５の信号線Ｖｒに出力される信号が立ち上がる時の第１の信号線ＶＳ０のレベル値である。第２〜第４の要素Ｖｓ＜１＞〜Ｖｓ＜３＞は、第５の信号線Ｖｒに出力される信号が立ち上がる時の第２〜第４の信号線ＶＳ１〜ＶＳ３のレベル値である。
【００８５】
演算制御部５４は、このレベル行列Ｖｓ＜Ｎ：０＞に基づいて、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃのエッジの中から第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する一対の隣接エッジの一方を検出する（図２０のＳ４６）。
【００８６】
演算制御部５４は、検出した隣接エッジを用いて第１〜第３の誤差を検出する。図２１は、この誤差検出用の隣接エッジの検出手順を説明するタイムチャートである。図２１には、第１〜第５の信号線ＶＳ０〜ＶＳ３,Ｖｒに出力されるパルスが示されている。図２１に示すように、第１〜第４の信号線ＶＳ０〜ＶＳ３には、それぞれ第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃが出力される。一方、第５の信号線Ｖｒには、第２のパルス２６が出力される。従って、レベル行列Ｖｓ＜３：０＞は、第２のパルス２６が立ち上がる時の第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃの信号レベルを示している。
【００８７】
第１のパルス１６の１周期は、図２１の上部に示すように、第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃのエッジにより、複数の期間（以後、遅延期間と呼ぶ）７８ａ〜７８ｈに区画することができる。各遅延期間７８ａ〜７８ｈの長さは、第１の遅延回路３８ａおよび第１の反転遅延回路３４ａの遅延時間tcである。図２１の上部には、第２のパルス２６が各遅延期間内で立ち上がる場合に生成されるレベル行列Ｖｓ＜３：０＞が示されている。
【００８８】
例えば、図２１に示すように、第２のパルス２６が３番目の遅延期間７８ｃで立ち上がる場合、第２のパルス２６の立ち上がりエッジＲＥ２６における第１のパルス１６はハイレベルである。同様に、第１の遅延パルス２８ａおよび第２の遅延パルス２８ｂもハイレベルである。一方、第３の遅延パルス２８ｃはローレベルである。従って、レベル行列Ｖｓ＜３：０＞は”０１１１”になる。
【００８９】
図２１に示すように、レベル行列Ｖｓ＜３：０＞と遅延期間７８ａ〜７８ｈは１対１に対応している。従って、レベル行列Ｖｓ＜３：０＞を参照することで、第２のパルス２６が立ち上がる遅延期間７８ａ〜７８ｈを検出することができる。また、図２１に示すように、各遅延期間７８ａ〜７８ｈは、第１のパルス１６または第１〜第３の遅延パルス２８ａ〜２８ｃのエッジにより区切られている。従って、第２のパルス２６が立ち上がる遅延期間７８ａ〜７８ｈから、第２のパルス２６の立ち上がりエッジＲＥ２６に隣接する隣接エッジを検出することができる。
【００９０】
例えば、レベル行列”０１１１”には、上述したように３番目の遅延期間７８ｃが対応している。この遅延期間７８ｃを区切るエッジは、第２の遅延パルス２８ｂおよび第３の遅延パルス２８ｃの立ち上がりエッジＲＥ２,ＲＥ３である。従って、これら一対のエッジＲＥ２,ＲＥ３が、第２のパルス２６の隣接エッジである。演算制御部５４は、この一対の隣接エッジの一方を誤差検出用の隣接エッジＮＥとして検出する。隣接エッジの検出には、ルックアップテーブルが用いられる。
【００９１】
図２２は、誤差検出用の隣接エッジの検出に用いられるルックアップテーブル（以下、表１と呼ぶ）である。表１の第１行目には、レベル行列Ｖｓ＜３：０＞が示されている。表１の第３行目には、誤差検出用の隣接エッジＮＥが出力される信号線が示されている。第３行目の"rise"および"fall"は、各セルに示された隣接エッジＮＥが、立ち上がりエッジまたは立ち下がりエッジのいずれであるかを示している。尚、表１に示されている隣接エッジＮＥは、一対の隣接エッジのうち先に立ち上がる前方隣接エッジである。
【００９２】
表１の第２行目は、第１のパルス１６の立ち上がりエッジＲＥ１６と誤差測定用の隣接エッジＮＥの時間差ｔ１を示している。
【００９３】
今、誤差検出部１０ａがエッジ行列”０１１１”を検出したとする。この場合、演算制御回路５４はこのルックアップを参照して、第３の信号線ＶＳ２に出力される第２の遅延パルス２８ｂの立ち上がりエッジＲＥ２を誤差検出用の隣接エッジＮＥとして検出する（図２０のＳ４６）。更に、演算制御回路５４はこのルックアップを参照して、第１のパルス１６の立ち上がりエッジＲＥ１６と検出した隣接エッジＮＥの時間差２ｔｃを、第１の誤差として検出する（Ｓ４８）。実際のルックアップテーブルには、変数２tcではなく実際の時間差が示されている。例えば、遅延時間ｔｃが５０ｐｓの場合、第１の誤差ｔ１は１００ｐｓ（＝２×５０ｐｓ）になる。
【００９４】
尚、本実施の形態のステップＳ４２〜Ｓ４６は、実施の形態１のＳ２２（図５）に対応している。また、本実施の形態のステップＳ４８は、実施の形態１のＳ２４に対応している。
【００９５】
―第２の誤差測定（図２のＳ６）―
図２３は、本実施の形態における第２の誤差の検出手順を説明するフローチャートである。図２４は、本実施の形態における第２の誤差の検出手順を説明するタイムチャートである。
【００９６】
図２４には、誤差検出用の隣接エッジＮＥを有する隣接パルス３０と第２のパルス２６が示されている。隣接パルスとは、隣接エッジを有するパルスのことである。
【００９７】
演算制御部５４は、第３のスイッチ回路４８を制御して、隣接パルス３０が出力される信号線（例えば、ＶＳ２）を、ＳＴＤＣ５０の第１の入力部ＳＴＩＮ１に接続する（Ｓ５２）。尚、第１の入力部ＳＴＩＮ１と第３のスイッチ回路４８の間は、図１３に示すように、信号線Ｖｓにより接続されている。一方、ＳＴＤＣ５０の第２の入力部ＳＴＩＮ２には、第２のパルス２６が出力される第５の信号線Ｖｒが接続されている。図２４の各パルス列の左側には、それぞれのパルスが送信される信号線の符号が示されている。
【００９８】
次に、演算制御部５４は、ＳＴＤＣ５０の出力コードＤｔｄｃを読み出す（Ｓ５４）。演算制御部５４は、読み出した出力コードＤｔｄｃに対応する入力信号の時間差Δｔの絶対値が後述する所定のシフト時間ｔｆの半分以下であるか判断する（Ｓ５６）。
【００９９】
図１９に示すように、ＳＴＤＣ５０の出力コードＤｔｄｃは、０ｆｓを中心とする測定レンジ７６内で、入力信号の時間差Δｔに対して略リニアに変化する。図１９に示す例では測定レンジ７６は、−１０００〜１０００ｆｓである。図１９に示すように、出力コードＤｔｄｃが５９以上１３３以下であれば、入力信号の時間差Δｔは−１０００〜０ｆｓである。また、出力コードＤｔｄｃが１３３以上２１２以下であれば、入力信号の時間差Δｔは、０〜１０００ｆｓである。
【０１００】
今、シフト時間ｔｆが、測定レンジの幅と同じ２０００ｆｓであるとする。演算制御回路５４は、ＳＴＤＣ５０の出力コードＤｔｄｃが５９以上１３３以下の場合、入力信号の時間差Δｔの絶対値がシフト時間ｔｆの半分以下と判断する。同様に、演算制御回路５４は、ＳＴＤＣ５０の出力コードＤｔｄｃが１３３以上２１２以下の場合、入力信号の時間差Δｔの絶対値がシフト時間ｔｆの半分以下と判断する。これらの場合、後述するステップＳ６２に進み、隣接パルス３０のシフト回数に基づく時間を第２の誤差として検出する。
【０１０１】
出力コードＤｔｄｃから得られる時間差Δｔの絶対値がｔｆの半分より大きい場合には、演算制御部５４は、第１の遅延回路ユニット３２ａの可変遅延回路４４ａの遅延時間をシフト時間ｔｆ分増加させる（Ｓ５８）。
【０１０２】
このステップ５８により、第１のパルス列生成部３２ａが生成する各パルス（第１のパルス１６および第１〜第３の遅延パルス２８ａ〜２８ｃ）はｔｆ分シフトする。従って、図２４に示すように、隣接パルス３０も、第１のシフト期間８０ａにおいて、第２のパルス２６に向かってシフト時間ｔｆ分シフトする。シフト時間ｔｆは、ＳＴＤＣ５０の測定レンジ７６の幅以下の時間（＞０）である。本実施の形態のシフト時間ｔｆは、ＳＴＤＣ５０の測定レンジ７６である。
【０１０３】
次に、演算制御部５４は、可変遅延回路４４ａの遅延時間を元の遅延時間ｔｃに戻し、少なくても次の隣接パルス３０ｂの生成が終了するまで元の遅延時間ｔｃを維持する。（Ｓ６０）。このステップ６０により、図２４に示すように、第１のシフト期間８０ａに続く第１のメモリ期間８２ａの間、隣接パルス３０ｂ,３０ｃは、ｔｆシフトされた状態を維持する。このメモリ期間８２ａにおける隣接パルス３０と第２のパルス２６の時間差は、シフト前の時間差（第２の残余時間ｔｏｖｅｒ２）よりｔｆ分短くなっている。
【０１０４】
演算制御部５４は、ステップＳ５４に戻り第１のメモリ期間８２ａにおいて、ＳＴＤＣ５０の出力コードＤｔｄｃを再度読み出す。演算制御部５４は、読み出した出力コードＤｔｄｃに対応する時間差Δｔの絶対値がシフト時間ｔｆの半分以下であるか再度判断し（Ｓ５６）、時間差Δｔの絶対値がシフト時間ｔｆの半分以下でない場合には再び可変遅延回路４４ａの遅延時間をｔｆ分増加させる（Ｓ５８）。
【０１０５】
演算制御部５４は、以上のステップを繰り返す。従って、図２４に示すように、シフト期間８０とメモリ期間８２が交互に繰り返され、最終的には隣接パルス３０と第２のパルス２６の時間差の絶対値がｔｆの半分以下になる。
【０１０６】
すると、演算制御部５４は、ＳＴＤＣの出力Ｄｔｄｃに対応する時間差Δｔの絶対値がシフト時間ｔｆ（例えば、１ｐｓ）の半分以下になったと判断し、隣接パルス３０のシフト回数Ｎ３（例えば、７回）に対応する時間（＝ｔｆ×Ｎ３、例えば７ｐｓ）を第２の誤差ｔ２として算出する（Ｓ６２）。更に、演算制御部５４は、この時のＳＴＤＣ５０の出力コードＤｔｄｃを、例えば演算制御部５４のメモリに記録する（Ｓ６２）。
【０１０７】
図１１を参照して説明したように、第２の誤差ｔ２は、シフト開始前の隣接パルス３０と第２のパルス２６の時間差（第２の残余時間ｔｏｖｅｒ２）と第３の残余時間ｔｏｖｅｒ３分異なっている。
【０１０８】
以上の例では、可変遅延回路４４ａの遅延時間を長くして一対の隣接パルスのうち先に立ち上がる隣接パルス３０を第２のパルス２６に向かってシフトさせる。しかし、可変遅延回路４４ａの遅延時間を短くして一対の隣接パルスのうち後に立ち上がる隣接パルスをシフトさせてもよい。その場合には、第１および第２の遅延回路３８ａ,３８ｂの遅延時間をキャパシタにより長くしておくことで、可変遅延回路４４ａのスイッチ５８（図１５）を開くことで、可変遅延回路４４ａの遅延時間を第１および第２の遅延回路３８ａ,３８ｂより短くすることができる。
【０１０９】
―第３の誤差測定（図２のＳ８）―
次に、誤差検出部１０は、ＳＴＤＣ５０を用いて、第３の残余時間ｔｏｖｅｒ３を第３の誤差ｔ３として検出する。図２５は、第３の誤差の検出手順を説明するフローチャ―トである。
【０１１０】
演算制御部５４は、まずステップ６２で記録したＳＴＤ５０の出力コードＤｔｄｃをメモリから読み出す（Ｓ７２）。演算制御部５４は、読み出した出力コードＤｔｄｃに対応する時間差Δｔを、第３の誤差ｔ３として算出する（Ｓ７４）。第３の誤差ｔ３は、例えば次式に基づいて算出される。
【０１１１】
【数１】
【０１１２】
ここで、Ｄｘは、演算制御部５４がＳＴＤ５０から読み出す出力コードＤｔｄｃである。この出力コードＤｔｄｃは、ＳＴＤＣ５０の入力信号の時間差Δｔの絶対値がシフト時間ｔｆの半分以下になる時の出力コードである。Ｄ０は、時間差Δｔが０秒の場合の出力コードである。ＤＬは、測定レンジ７６の上限値または下限値に対応する出力コードである。ＭＲは、ＳＴＤＣ５０の測定レンジの幅である。
【０１１３】
図１９に示す例では、Ｄ０は１３３である。測定レンジ７６の上限に対応するＤＬは、２１２である。測定レンジ７６の下限に対応するＤＬは、５９である。測定レンジの幅ＭＲは、２００ｆｓである。ＤｘがＤ０以上の場合には、ＤＬとして測定レンジ７６の上限値を用いる。一方、ＤｘがＤ０以下の場合には、ＤＬとして測定レンジ７６の下限値を用いる。
【０１１４】
今、Ｄｘが７５とすると、第３の誤差は、式（１）により−７８ｆ［＝（７５−１３３）／（５９−１３３）］になる。
【０１１５】
―広レンジ時間差の算出（図２のＳ１０）―
最後に、演算制御部５４は、カウンタ回路８のカウント数に対応する時間ｔ０、第１の誤差ｔ１、第２の誤差ｔ２、および第３の誤差ｔ３に基づいて、第１の信号１２と第２の信号１４との時間差（＝ｔ０＋ｔ１＋ｔ２＋ｔ３）を算出する。
【０１１６】
例えば、ｔ０、ｔ１、ｔ２、およびｔ３が、それぞれ１２００ｐｓ、２００ｐｓ、７ｐｓ、および−７８ｆｓの場合、演算制御部５４は、１４００６.９２２ｆｓを算出する。この値のダイナミックレンジは８桁である。ｔ０＝１２００ｐｓに対応するカウント数は、１桁程度である。カウンタ回路８のカウント数は容易に数桁に及ぶので、ダイナミックレンジは更に広くなる。
【０１１７】
本実施の形態で測定される各時間ｔ０〜ｔ３のダイナミックレンジは、高々３桁程度である。しかし、本実施の形態では、上述したように測定精度を上げながら複数段階の誤差検出を行うことで、８桁以上の広いダイナミックレンジを実現している。
【０１１８】
また、本実施の形態のＴＤＣ２ａは、遅延回路をリング状に接続して入力信号を遅延させる。従って、本実施の形態のＴＤＣ２ａよれば、少数の遅延回路で入力信号を長時間遅延させることができる。故に、本実施の形態によれば、ＴＤＣ装置を容易に小型化することができる。
【０１１９】
ところで、第１のパルス列生成部３２ａと第２のパルス列生成部３２ｂのパルス生成周期Ｔが僅かにずれていても、カウンタ回路８のカウント数が大きい場合、時間差の測定値と実際の時間差のずれが大きくなる。従って、このようなずれが生じないように、時間差の測定開始前に第１および第２の遅延回路３８ａ,３８ｂの遅延時間を調整しておくことが好ましい。遅延回路の遅延時間を調整するには、例えば、遅延回路に微小キャパシタを接続すればよい。第１および第２のパルスの生成周期Ｔのずれを検出するには、例えば、第１の信号および第２の信号を同時にＴＤＣ２に入力し、第１のパルスと第２のパルスが相当数生成された後に、両パルスの時間差をＳＴＤＣ５０等で測定すればよい。
【０１２０】
（実施の形態３）
図２６は、本実施の形態のＴＤＣ２ｂの構成図である。本実施の形態のＴＤＣ２ｂの構造および動作は、実施の形態２のＴＤＣ２ａと略同じである。すなわち、本ＴＤＣ２ｂは、図２６に示すように、第１のパルス生成部４Ａ、第２のパルス生成部６Ａ、カウンタ回路８Ａ、および誤差検出部１０Ａ（以下、第１のパルス生成部４Ａ等と呼ぶ）を有している。尚、ＴＤＣ２ａを示す図１３と図２６では、第１のパルス生成部４Ａと第２のパルス生成部６Ａの位置が入れ替わっている。
【０１２１】
但し、本ＴＤＣ２ｂは、図２６に示すように、第１の信号が入力する第１の入力端子２０Ａに加え第１の信号の反転信号が入力する第１の反転入力端子／２０Ａを有している。また、本ＴＤＣ２ｂは、第２の信号が入力する第２の入力端子２０Ｂに加え第２の信号の反転信号が入力する第２の反転入力端子／２０Ｂを有している。そして、第１のパルス生成部４Ａ等は、正転入力信号および反転入力信号が入力され、正転出力信号および反転出力信号を出力する。これら正転入力信号および反転入力信号は、実質的に同時に入力される。また、正転出力信号と反転出力信号の遅延時間は、実質的に等しい。第１のパルス生成部４Ａ等が有する回路等についても、同様である。
【０１２２】
（１）第１のパルス生成部
第１のパルス生成部４Ａは、実施の形態２の第１のパルス生成部４ａと同様に、第１の遅延回路ユニット３２Ａ、第１の反転遅延回路３４Ａ、および第１のゲート回路３６Ａ（以下、第１の遅延回路ユニット３２Ａ等と呼ぶ）を有している。但し、第１の遅延回路ユニット３２Ａ等は、正転入力信号および反転入力信号が入力され、正転出力信号および反転出力信号を出力する。
【０１２３】
第１の遅延回路ユニット３２Ａ等は、正転入力信号を実施の形態２の第１の遅延回路ユニット３２ａ等と同様に遅延させて、正転出力信号として出力する。更に、第１の遅延回路ユニット３２Ａ等は、反転入力信号（正転入力信号の反転信号）を遅延させて、反転出力信号（正転出力信号の反転信号）として出力する。
【０１２４】
―第１の遅延回路ユニット―
第１の遅延回路ユニット３２Ａは、図２６に示すように、縦列接続された第１の遅延回路３８Ａを備えている。図２７は、第１の遅延回路３８Ａ（可変遅延回路４４Ａを除く）の一例を説明する回路図である。図２７に示すように、遅延回路３８Ａは、正転遅延部８４と反転遅延部８６を有している。正転遅延部８４および反転遅延部８６の構造は、実施の形態２の第１の遅延回路３８ａと略同じである（図１４参照）。
【０１２５】
正転遅延部８４の入力部は、正転入力部８８に接続されている。また、正転遅延部８４の出力部は、正転出力部９０に接続されている。同様に、反転遅延部８６の入力部および出力部は、それぞれ反転入力部９２および反転出力部９４に接続されている。
【０１２６】
第１の遅延回路３８Ａは、実施の形態２の第１の遅延回路３８ａと同様、正転入力部８８に入力される正転入力信号を所定の時間遅らせて、正転遅延部９０から正転出力信号として出力する。同様に、第１の遅延回路３８Ａは、反転入力部９２に入力された反転入力信号を所定の時間遅延させて、反転遅延部９４から、反転出力信号して出力する。正転遅延部８４と反転遅延部８６の遅延時間は、実質的に等しい。
【０１２７】
第１のパルス列発生部６Ａの初段の可変遅延回路４４Ａは、他の遅延回路３８Ａと同様、正転遅延部と反転遅延部を有している。可変遅延回路４４Ａの正転遅延部および反転遅延部は、図１５参照を参照して説明した実施の形態２の可変遅延回路４４ａと略同じ構造を有している。従って、可変遅延回路４４Ａは、正転入力信号および反転入力信号を所定の時間遅延させて出力する。また、可変遅延回路４４Ａは、第１のタイミング制御回路４Ａの制御信号にしたがって、正転入力信号および反転入力信号を上記所定の時間より長い時間遅らせて出力する。
【０１２８】
―第１の反転遅延回路―
第１の反転遅延回路３４Ａは、図２７の第１の遅延回路３８Ａと略同じ構造を有している。但し、第１の反転遅延回路３４Ａの正転遅延部の出力８４は、反転出力部９４に接続されている。一方、反転遅延部８６の出力は、正転出力部９０に接続されている。従って、第１の反転遅延回路３４Ａは、入力信号を反転して出力する反転遅延回路として機能する。更に、第１の反転遅延回路３４Ａの正転遅延部および反転遅延部は、電源とグランドの間にスイッチを有している。
【０１２９】
図２８は、第１の反転遅延回路３４Ａの正転遅延部８４ａ一例を説明する回路図である。図２８に示すように、正転遅延部８４ａは、第１の遅延回路３８Ａの正転遅延部８４と略同じ構造の本体部分９６を有している。更に、正転遅延部８４ａは、正転遅延部９６を電源ＶＤＤおよびグランドＧから切り離す一対のスイッチ９８ａ,９８ｂを有している。これら一対のスイッチ９８ａ, ９８ｂが開閉することで、入力部８８ａと出力部９０ａの間が接続または遮断される。スイッチ９８ａ,９８ｂは、第１のタイミング制御回路４２Ａの制御信号にしたがって開閉する。第１の反転遅延回路３４Ａの反転遅延部も、正転遅延部と略同じ構造および機能を有している。従って、第１の反転遅延回路３４Ａは、第１の反転遅延回路３４Ａの出力をＯＮ／ＯＦＦするスイッチ回路としても機能する。
【０１３０】
―第１のゲート回路―
第１のゲート回路３６Ａは、第１のスイッチ回路４０Ａと、第１のタイミング制御回路４２Ａを有している。第１のタイミング制御回路４２Ａの構造および機能は、実施の形態２の第１のタイミング制御回路４２ａと略同じである。
【０１３１】
第１のスイッチ回路４０Ａは、図２８を参照して説明した第１の反転遅延回路３８Ａと略同じ構造を有している。但し、正転遅延部の出力は正転出力部に接続され、反転遅延部の出力は反転出力部に接続されている。従って、第１のスイッチ回路４０Ａは、ＴＤＣ２ｂの入力部２０Ｂ,／２０Ｂと第１のパルス列生成部６Ａを接続または遮断するスイッチ回路として機能する。
【０１３２】
（２）第２のパルス生成部
第２のパルス生成部６Ａは、第１のパルス生成部４Ａと略同じ構造および機能を有している。但し、第２の遅延回路ユニット３２Ｂの初段の遅延回路４４Ｂは可変遅延回路ではなく、他の遅延回路３８Ｂと略構造および遅延時間を有している。
【０１３３】
（３）スイッチ回路４８Ａ等
スイッチ回路４８Ａ、カウンタ回路８Ａ、およびＳＴＤＣ５０Ａの構造および機能は、実施の形態２の各回路等と略同じである。但し、これらの装置は、第１のパルス列発生部４Ａおよび第２のパルス列発生部６Ａから供給される正転信号および反転信号を処理する。
【０１３４】
以上の構造により、ＴＤＣ２ｂは、実施の形態２のＴＤＣ２ａと同様に、第１の入力端子２０Ａに入力される第１の信号と第２の入力端子２０Ｂに入力される第２の信号の時間差を測定する。本実施の形態によれば、略ＣＭＯＳインバータ回路だけで第１および第２のパルス列生成部４Ａ,６Ａ（第１および第２のタイミング制御部を除く）を形成することができるので、各回路の遅延時間のばらつきが小さくなる。
【０１３５】
（実施の形態４）
図２９は、本実施の形態のＴＤＣ２ｃの構成図である。本ＴＤＣ２ｃは、図２９に示すように、第１のパルス列生成部４ａと、第２のパルス列生成部６ａと、カウンタ回路８と、誤差検出部１０ｃを有している。
【０１３６】
第１のパルス列生成部４ａの構造および動作は、実施の形態２の第１のパルス列生成部４ａと略同じである。また、第２のパルス列生成部６ａ及びカウンタ回路８の構造および動作も、実施の形態２の第２のパルス列生成部６ａおよびカウンタ回路８と略同じである。
【０１３７】
誤差検出部１０ｃは、実施の形態２と同様、ＳＴＤＣ５０と演算制御部５４ｃを有している（図１３参照）。但し、誤差検出部１０ｃは、スイッチ回路４８を有していない。ＳＴＤＣ５０の構造および動作は、実施の形態２のＳＴＤＣ５０と略同じである。また、演算制御部５４ｃの構造は、実施の形態２の演算制御部５４と略同じである。演算制御部５４ｃの動作は、以下に説明する通りである。
【０１３８】
図３０は、ＴＤＣ２ｃの動作を説明するフローチャートである。第１のパルス列生成部４ａは、図４に示すように、第１の信号１２に応答して所定の周期Ｔで繰返される第１のパルス１６の生成を開始する。また、カウンタ回路８は、第１の信号１２に応答して、第１のパルスのカウントを開始する。
【０１３９】
演算制御部５４ｃは、実施の形態２の演算制御部５４と同様、第２の信号１４が入力する時のカウンタ回路８のカウント数に基づく時間ｔ０を、第１の信号１２と第２の信号１４の時間差として算出する（Ｓ８２）。
【０１４０】
カウンタ回路８のカウント数に基づく時間ｔ０は、第１の信号１２と第２の信号１４の時間差Δと第１の残余時間ｔｏｖｅｒ１分異なっている（図４参照）。誤差検出部１０ｃは、この第１の残余時間ｔｏｖｅｒ１に略等しい時間を、第４の誤差として検出する。図３１は、第４の誤差検出手順（Ｓ８４）を説明するタイムチャートである。
【０１４１】
図６を参照して説明したように、第１の残余時間ｔｏｖｅｒ１は、第１のパルス１６と第２のパルス２６の時間差ｔ'ｏｖｅｒ１に等しい。
【０１４２】
演算制御部５４ｃは、第１のパルス列生成部４ａの初段の可変遅延回路４４ａの遅延時間を増加させることにより、第１のパルス１６を所定のシフト時間ｔｆずつシフトさせる（図３１参照）。演算制御部５４ｃは、第１のパルス１６をシフトさせるたびに、第１のパルスの立ち上がりエッジＲＥ１６と第２のパルス２６の立ち上がりエッジＲＥ２６との時間差１００に対応するＳＴＤ５０の出力コードＤｔｄｃを読み出す。演算制御部５４ｃは、読み出した出力コードＤｔｄｃに基づき、時間差１００の絶対値がシフト時間ｔｆの半分以下であるか判断する。
【０１４３】
演算制御部５４ｃは、時間差１００の絶対値がシフト時間ｔｆの半分以下になったと判断すると、その時の第１のパルス１６のシフト回数Ｎ４およびＳＴＤＣ５０の出力コードＤｔｄｃを記録する。演算制御部５４ｃは、第１のパルス１６のシフトの回数Ｎ４に対応する時間（＝ｔｆ×Ｎ４）を、第４の誤差ｔ４として算出する（Ｓ８４）。以上の手順（Ｓ８４）は、図２３及び２４を参照して説明した、隣接パルス３０をシフトさせて第２の誤差を検出する実施の形態２の手順と略同じである。
【０１４４】
更に、演算制御部５４ｃは、実施の形態２の第３の誤差検出手順（図２５）と同様に、メモリに記録した出力コードＤｔｄｃを読み出して時間差１００を、第５の誤差ｔ５と算出する（Ｓ８６）。
【０１４５】
最後に、演算制御部５４ｃは、カウント数に基づく時間ｔ０、第４の誤差ｔ４、および第５の誤差ｔ５に基づいて、第１の信号１２と第２の信号１４の時間差Δ（＝ｔ０＋ｔ４＋ｔ５）を算出する（Ｓ８８）。
【０１４６】
図２９に示すように、本実施の形態のＴＤＣ２ｃは、スイッチ回路４８（図１３参照）を有していない。従って、本実施の形態によれば、時間デジタル変換装置を小型化することができる。
【０１４７】
尚、図２９に示す例では、第１のパルス列生成部４ａは、反転遅延回路３４ａを一つだけ有している。しかし、第１のパルス列生成部４ａは、複数の反転遅延回路（可変遅延回路４４ａを含む）を有してもよい。例えば、第１のパルス列生成部４ａは、反転遅延回路だけを有していてもよい。このような場合には、パルスが繰り返し生成されるように、第１のパルス列生成部４ａが有する反転遅延回路の数を奇数にする。第２のパルス列生成部２６についても、同様である。
【０１４８】
本実施の形態では、第１の可変遅延回路４４ａをシフト時間ｔｆ分長くして、第４の誤差ｔ４を算出している。しかし、可変遅延回路４４ａの遅延時間ｔｃをシフト時間ｔｆ分短くして、第４の誤差ｔ４を算出してもよい。この場合、第１のパルスの周期をＴとすると、第１の信号１２と第２の信号１４の時間差Δはｔ０＋T-ｔ４＋ｔ５になる。
【０１４９】
（実施の形態５）
図３２は、本実施の形態のＴＤＣ２ｄの構成図である。図３２に示すように、ＴＤＣ２ｄの構造は、実施の形態のＴＤＣ２ｃと略同じである。但し、第１のパルス列生成部４ｄが有する第３の遅延回路ユニット３２ｃの初段の遅延回路４４ｃは可変遅延回路ではなく、他の第１の遅延回路３８ａと実質的に等しい一つの遅延時間ｔｃを有している。また、第２のパルス列生成部６ｄが有する第４の遅延回路ユニット３２ｄの初段の遅延回路４４ｄは、他の第２の遅延回路３８ｂの遅延時間ｔｃよりシフト時間ｔｆ分短い遅延時間を有している。
【０１５０】
ＴＤＣ２ｄの動作は、図３０を参照して説明した実施の形態４のＴＤＣ２ｃと略同じである。但し、パルスシフトに基づく第４の誤差検出手順（ステップ８４）が、実施の形態４のＴＤＣ２ｃの動作とは異なっている。
【０１５１】
図３３は、本実施の形態における第４の誤差検出手順を説明するタイムチャートである。上述したように、第２のパルス列生成部６ｄの初段の遅延回路４４ｄの遅延時間は、第１および第２の遅延回路ユニット４ｄ,６ｄの他の遅延回路の遅延時間よりシフト時間ｔｆ分短い。従って、第２のパルス２６は、第１のパルス１６に向かってこのシフト時間ｔｆずつシフトする。演算制御部５４ｃは、第１のパルス１６の立ち上がりエッジＲＥ１６と第２のパルス２６の立ち上がりエッジＲＥ２６との時間差の絶対値が所定のシフト時間ｔｆの半分以下になる時のシフト回数Ｎ５に対応する時間（＝ｔｆ×Ｎ５）を第４の誤差ｔ４として算出する。本実施の形態では、この第４の誤差ｔ４を用いて、第１のパルス１２と第２のパルス１４の時間差Δを検出する。
【０１５２】
図３２に示すように、本実施の形態のＴＤＣ２ｄは、スイッチ回路４８（図１３参照）を有していない。従って、本実施の形態によれば、時間デジタル変換装置を小型化することができる。
【０１５３】
図３２の例では、第１および第２のパルス列生成部４ｄ,６ｄが有する反転遅延回路の数は一つである。しかし、実施の形態４と同様に、第１および第２のパルス列生成部４ｄ,６ｄは奇数個の反転遅延回路を有していてもよい。
【０１５４】
ところで、実施の形態１〜４では、第１のパルス生成部が有する遅延回路ユニットの初段の可変遅延回路の遅延時間を長くすることで、隣接パルス（または、第１のパルス）に向かって第２のパルスをシフトさせている。しかし、本実施の形態のように、第２のパルス生成部が有する遅延回路ユニットの初段の遅延回路の遅延時間を短くすることで、隣接パルス（または、第１のパルス）に第２のパルスを向かってシフトさせてもよい。このような手順によっても、第２の誤差ｔ２（または、第４の誤差ｔ４）を検出することができる。
【０１５５】
以上の実施の形態では隣接パルス（または、第１のパルス）および第２のパルスのいずれか一方を他方に向かってシフトさせて、第２の誤差（または、第４の誤差）を検出している。しかし、隣接パルス（または、第１のパルス）および第２のパルスの双方を他方に向かってシフトさせて、２の誤差（または、第４の誤差）を検出してもよい。この場合、双方のパルスのシフト回数の総数に基づいて、第２の誤差ｔ２（または、第４の誤差ｔ４）を検出することができる。
【０１５６】
以上の実施の形態に関し、更に以下の付記を開示する。
【０１５７】
（付記１）
第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、
前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、
入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック型時間デジタル変換装置とを含み
第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する
時間デジタル変換装置。
【０１５８】
（付記２）
付記１に記載の時間デジタル変換装置において、
前記第１のパルス列生成部は、それぞれが前記第１のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、
更に、第２の信号に応答して、前記所定の周期で繰り返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記遅延パルスのエッジの中で前記第２のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第１のパルスの立ち上がりエッジとの時間差を、第１の誤差として検出する誤差検出部を有し、
前記第１の時間と前記第１の誤差に基づく第２の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１５９】
（付記３）
付記２に記載の時間デジタル変換装置において、
前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第２のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第２のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第２のパルスのシフト回数に基づく第２の時間を第２の誤差として検出し、
前記第２の時間および前記第２の誤差に基づく第３の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１６０】
（付記４）
付記３に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第２のパルスの立ち上りエッジとの時間差を第３の誤差として検出し、
前記第３の時間と前記第３の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１６１】
（付記５）
付記１乃至４のいずれか１項に記載の時間デジタル変換装置において、
前記第１のパルス列生成部は、
入力信号を前記所定の時間遅らせて出力する所定数の第１の遅延回路を有し、前記第１の遅延回路が縦列に接続された第１の遅延回路ユニットと、
前記第１の遅延回路ユニットの最終段の前記第１の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第１の反転遅延回路と、
前記第１の遅延回路ユニットの初段の前記第１の遅延回路の入力部に前記第１の信号を供給し、その後前記第１の遅延回路ユニットの初段の前記第１の遅延回路の入力部に前記第１の反転遅延回路の出力部を接続する第１のゲート回路とを有することを
特徴とする時間デジタル変換装置。
【０１６２】
（付記６）
付記２乃至５のいずれか１項に記載の時間デジタル変換装置において、
前記第２のパルス列生成部は、
入力信号を前記所定の時間遅らせて出力する前記所定数の第２の遅延回路を有し、前記所定数の第２の遅延回路が縦列に接続された第２の遅延回路ユニットと、
前記第２の遅延回路ユニットの最終段の前記第２の遅延回路の出力部に入力部が接続され、入力信号を反転するとともに当該入力信号を前記所定の遅延時間遅らせて出力する第２の反転遅延回路と、
前記第２の遅延回路ユニットの初段の前記第２の遅延回路の入力部に前記第２の信号を供給し、その後前記第２の遅延回路ユニットの初段の前記第２の遅延回路の入力部に前記第２の反転遅延回路の出力部を接続する第２のゲート回路とを有することを
特徴とする時間デジタル変換装置。
【０１６３】
（付記７）
付記４に記載の時間デジタル変換装置において、
前記ストキャスティック型時間デジタル装置は、前記絶対値が前記シフト時間以下になった前記隣接エッジの一方と前記第２のパルスの立ち上りエッジとの時間差を測定することを
特徴とする時間デジタル変換装置。
【０１６４】
（付記８）
付記１に記載の時間デジタル変換装置において、
更に、前記第２の信号に応答して、前記所定の周期で繰返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記第２のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第１のパルスおよび第２のパルスのシフト回数に基づく時間を第４の誤差として検出する誤差検出部とを有し、
前記カウント数および前記第４の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【０１６５】
（付記９）
付記８に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上りエッジとの時間差を第５の誤差として検出し、
前記カウント数、前記第４の誤差、および前記第５の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【符号の説明】
【０１６６】
２・・・ＴＤＣ
４・・・第１のパルス列生成部
６・・・第２のパルス列生成部
８・・・カウンタ回路
１０・・・誤差検出部
【特許請求の範囲】
【請求項１】
第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、
前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、
入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック時間デジタル変換装置とを含み
第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する
時間デジタル変換装置。
【請求項２】
請求項１に記載の時間デジタル変換装置において、
前記第１のパルス列生成部は、それぞれが前記第１のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、
更に、第２の信号に応答して、前記所定の周期で繰り返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記遅延パルスのエッジの中で前記第２のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第１のパルスの立ち上がりエッジとの時間差を、第１の誤差として検出する誤差検出部を有し、
前記第１の時間と前記第１の誤差に基づく第２の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【請求項３】
請求項２に記載の時間デジタル変換装置において、
前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第２のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第２のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第２のパルスのシフト回数に基づく第２の時間を第２の誤差として検出し、
前記第２の時間および前記第２の誤差に基づく第３の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【請求項４】
請求項３に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第２のパルスの立ち上りエッジとの時間差を第３の誤差として検出し、
前記第３の時間と前記第３の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置
【請求項５】
請求項１に記載の時間デジタル変換装置において、
更に、前記第２の信号に応答して、前記所定の周期で繰返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記第２のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第１のパルスおよび第２のパルスのシフト回数に基づく時間を第４の誤差として検出する誤差検出部とを有し、
前記カウント数および前記第４の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【請求項６】
請求項５に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上りエッジとの時間差を第５の誤差として検出し、
前記カウント数、前記第４の誤差、および前記第５の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【請求項１】
第１の信号に応答して、所定の周期で繰返される第１のパルスの生成を開始する第１のパルス列生成部と、
前記第１の信号に応答して、前記第１のパルスのカウントを開始するカウンタ回路と、
入力端子が互いに接続され更にクロック端子が互いに接続される複数の遅延フリップフロップを有するストキャスティック時間デジタル変換装置とを含み
第２の信号が入力する時の前記カウンタ回路のカウント数に基づく第１の時間を、前記第１の信号と前記第２の信号の時間差として検出する
時間デジタル変換装置。
【請求項２】
請求項１に記載の時間デジタル変換装置において、
前記第１のパルス列生成部は、それぞれが前記第１のパルスより所定の遅延時間ずつ遅れて立ち上がる複数の遅延パルスを繰り返し生成し、
更に、第２の信号に応答して、前記所定の周期で繰り返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記遅延パルスのエッジの中で前記第２のパルスの立ち上がりエッジに隣接する一対の隣接エッジの一方と前記第１のパルスの立ち上がりエッジとの時間差を、第１の誤差として検出する誤差検出部を有し、
前記第１の時間と前記第１の誤差に基づく第２の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【請求項３】
請求項２に記載の時間デジタル変換装置において、
前記誤差検出部は、前記隣接エッジの一方を有する隣接パルスおよび前記第２のパルスのいずれか一方または双方を他方に向かって所定のシフト時間ずつシフトさせ、前記第２のパルスの立ち上がりエッジと前記隣接エッジの一方との時間差の絶対値が前記所定のシフト時間の半分以下になる時における前記隣接パルスおよび前記第２のパルスのシフト回数に基づく第２の時間を第２の誤差として検出し、
前記第２の時間および前記第２の誤差に基づく第３の時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【請求項４】
請求項３に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になる時の前記隣接エッジの一方と前記第２のパルスの立ち上りエッジとの時間差を第３の誤差として検出し、
前記第３の時間と前記第３の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置
【請求項５】
請求項１に記載の時間デジタル変換装置において、
更に、前記第２の信号に応答して、前記所定の周期で繰返される第２のパルスの生成を開始する第２のパルス列生成部と、
前記第１のパルスおよび前記第２のパルスのいずれか一方または双方を所定のシフト時間ずつシフトさせ、前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上がりエッジとの時間差の絶対値が前記所定のシフト時間の半分以下になる時の前記第１のパルスおよび第２のパルスのシフト回数に基づく時間を第４の誤差として検出する誤差検出部とを有し、
前記カウント数および前記第４の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【請求項６】
請求項５に記載の時間デジタル変換装置において、
前記誤差検出部は、更に前記絶対値が前記シフト時間の半分以下になった時の前記第１のパルスの立ち上がりエッジと前記第２のパルスの立ち上りエッジとの時間差を第５の誤差として検出し、
前記カウント数、前記第４の誤差、および前記第５の誤差に基づく時間を、前記第１の信号と前記第２の信号の時間差として検出することを
特徴とする時間デジタル変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２０１２−１７５５９８（Ｐ２０１２−１７５５９８Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３７９０２（Ｐ２０１１−３７９０２）
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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