液晶表示装置
【課題】ソースフォロワ用トランジスタの基板効果を無くしてリニアリティを改善する。
【解決手段】ソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４は、ソースがバックゲートに接続されている。ＰＭＯＳトランジスタＴｒ８は、画素部の同一列方向の各画素に共通に接続されている。このＴｒ８は、各画素内のソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４のソースとバックゲートに共通に接続された定電流用トランジスタである。トランジスタＴｒ３、Ｔｒ５、Ｔｒ４、Ｔｒ６、Ｔｒ７及びＴｒ８は、保持容量Ｃ１に保持された正極性の画素値と、保持容量Ｃ２に保持された負極性の画素値とを、垂直走査周期より短い周期で交互に画素電極ＰＥへ読み出す読み出し部を構成している。ソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４の閾値電圧Ｖth3、Ｖth4は、信号レベル（ゲート電圧）により変動しない（基板効果がない）状態となり固定の電圧となる。
【解決手段】ソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４は、ソースがバックゲートに接続されている。ＰＭＯＳトランジスタＴｒ８は、画素部の同一列方向の各画素に共通に接続されている。このＴｒ８は、各画素内のソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４のソースとバックゲートに共通に接続された定電流用トランジスタである。トランジスタＴｒ３、Ｔｒ５、Ｔｒ４、Ｔｒ６、Ｔｒ７及びＴｒ８は、保持容量Ｃ１に保持された正極性の画素値と、保持容量Ｃ２に保持された負極性の画素値とを、垂直走査周期より短い周期で交互に画素電極ＰＥへ読み出す読み出し部を構成している。ソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４の閾値電圧Ｖth3、Ｖth4は、信号レベル（ゲート電圧）により変動しない（基板効果がない）状態となり固定の電圧となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ型液晶表示装置の表示方式には、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶表示素子の液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation）した映像信号を液晶表示素子の画素電極に印加して、液晶表示素子の液晶の配向を時間的に切り替えて駆動する方式などがある。その中でアナログ映像信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。
【０００３】
その問題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００４】
この液晶表示装置は、画素電極に印加する電圧を各画素内の２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。
【０００５】
また、この液晶表示装置は、デジタル映像信号を黒レベルから白レベルまで１水平走査期間（１Ｈ）周期で単調的に変化する、正極性及び負極性の２つのランプ信号を１ラインの画素数に対応した数の各ビデオスイッチに共通に供給する。そして、そのビデオスイッチを水平走査期間開始毎に全てオンにした後、ランプ信号に同期したクロックをカウンタによりカウントして得た階調を示すカウンタ値とデジタル映像信号の画素値とを１ライン上の各画素単位で比較するコンパレータから、両者が一致した時に一致パルスを出力して、その画素に対応して設けられたビデオスイッチをオフとし、このときの２つのランプ信号の電圧をオフとされたビデオスイッチに一組２本のデータ線を介して接続された画素内の２つの保持容量にそれぞれ保持することでアナログ映像信号へのＤＡ変換が行われる。この液晶表示装置では、上記のＤＡ変換を行うＤＡ変換部をチップ内に取り込みデジタル映像信号を入力することで、従来のアナログ映像信号を直接入力する方式に比べて使用し易く、外部回路の削減でもメリットがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の液晶表示装置では以下のような課題がある。
【０００８】
第１の課題は、画素回路が２つの保持容量に別々に保持された正極性映像信号と負極性映像信号（具体的には正極性ランプ信号と負極性ランプ信号）の保持電圧を、ソースフォロワを用いた回路構成で液晶表示素子の画素電極に交互に印加する構成の場合、ＣＭＯＳソースフォロワ特有の問題でリニアリティが悪化し、ゲインの低下も含め、液晶駆動電圧のダイナミックレンジを下げて、明るさや焼き付きに影響が出てしまう。
【０００９】
上記のソースフォロワのリニアリティの悪化について更に図６と共に説明する。図６は、特許文献１に記載の液晶表示装置の一画素の等価回路図を示す。図６において、ソースフォロワ用トランジスタＴｒ３、Ｔｒ４は、ゲートが保持容量Ｃ１、Ｃ２と画素選択用トランジスタＴｒ１、Ｔｒ２のドレインとの接続点に接続され、ソースがスイッチング用トランジスタＴｒ２１、Ｔｒ２２のドレイン・ソースを通して定電流用トランジスタＴｒ２３のドレインに接続されている。トランジスタＴｒ２１、Ｔｒ２２及びＴｒ２３の各接続点は画素電極ＰＥに接続されている。トランジスタＴｒ２１、Ｔｒ２２はスイッチング信号２ｋ、２ｋｂにより交互にオンとされ、保持容量Ｃ１、Ｃ２に保持されている正極性保持電圧と負極性保持電圧とをソースフォロワ用トランジスタＴｒ３、Ｔｒ４を通して交互に画素電極ＰＥに印加する。
【００１０】
ここで、以下の式で表わされる上記のソースフォロワ用トランジスタＴｒ３、Ｔｒ４の閾値電圧Ｖthが基板効果の影響で、Ｔｒ３、Ｔｒ４のソース電圧により変化する。
【００１１】
Ｖth＝Ｖth0＋γ［√（２×φf＋Ｖsb）−√（２×φf）］ （１）
Ｖth0 ： Ｖsb＝０の時のＶth Ｖsb:トランジスタの基板電圧
φf ：フェルミ準位 ２×φf≒0.6Ｖ
γ：基板効果定数
ＮチャネルＭＯＳ型電界効果トランジスタであるＴｒ１、Ｔｒ２のＶth基板効果により、ソースフォロワ用トランジスタＴｒ３、Ｔｒ４の入力電圧はＶＤＤからＴｒ１、Ｔｒ２のＶthだけ低い電圧までしか保持容量Ｃ1、Ｃ2に保持できない。従って、以下の式が成立する。
【００１２】
Ｖc1＝ＶＤＤ−Ｖth1 （２）
Ｖc1：Ｃ1に保持できる最大電圧
Ｖth1：Ｔr1のソース電圧がＶc1の時のＴr１のＶth
Ｖc2＝ＶＤＤ−Ｖth2 （３）
Ｖc2：Ｃ２に保持できる最大電圧
Ｖth2：Ｔr２のソース電圧がＶc2の時のＴr１のＶth
また、ＰチャネルＭＯＳ型電界効果トランジスタであるＴｒ２１、Ｔｒ２２の基板効果も含むＶthにより画素電極ＰＥに出力される電圧は電圧を下げてもＶth分下がらなくなる。つまり、次式が成立する。
【００１３】
Ｖbl＝Ｖth3m （４）
Ｖbml＝Ｖth4m （５）
Ｖbl：正極性側の最小出力電圧
Ｖbml：負極性側の最小出力電圧
Ｖth3m：Ｔｒ３のソース電圧がＶblの場合のＶth
Ｖth4m：Ｔｒ４のソース電圧がＶbmlの場合のＶth
以上の結果から画素部の液晶層にかかる電圧Ｖbはリニアリティが悪く、直線からはずれ曲線となる。特に基板効果の影響でゲインも約０.８程度になり、入力電圧範囲が０Ｖ〜５Ｖで傾きの変化が５０ｍV程度となる。
【００１４】
第２の課題は、画素ピッチの問題で１画素に入れることができるトランジスタの数に制限があるため、回路構成を変更することが難しく、リニアリティの改善に限界がある。
【００１５】
本発明は以上の点に鑑みなされたもので、ソースフォロワ用トランジスタの基板効果を無くして、リニアリティを改善し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、それぞれソースがバックゲートに接続された第１及び第２のソースフォロワ用トランジスタと、第１及び第２のソースフォロワ用トランジスタのドレインに別々に接続されており、第１の保持容量に保持された正極性映像信号電圧を第１のソースフォロワ用トランジスタのソースから出力させ、第２の保持容量に保持された負極性映像信号電圧を第２のソースフォロワ用トランジスタのソースから出力させる動作を、垂直走査周期より短い所定の周期で交互に切り替える第１及び第２のスイッチング用トランジスタと、第１及び第２のソースフォロワ用トランジスタの各ソースにドレインとバックゲートとが共通接続され、かつ、画素電極にソースが接続されており、第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、第１のソースフォロワ用トランジスタを通して入力される第１の保持容量に保持された正極性映像信号電圧と、第２のソースフォロワ用トランジスタを通して入力される第２の保持容量に保持された負極性映像信号電圧とを画素電極に印加する第３のスイッチング用トランジスタと、を備え、
複数の画素のうち列方向の各画素毎に、画素内の第１及び第２のソースフォロワ用トランジスタと第３のスイッチング用トランジスタとの共通接続点にドレインが共通に接続された定電流用トランジスタを有することを特徴とする。
【００１７】
また、上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量に保持された正極性映像信号電圧を差動増幅して出力するゲイン１の第１の差動アンプと、第２の保持容量に保持された負極性映像信号電圧を差動増幅して出力するゲイン１の第２の差動アンプと、第１及び第２の差動アンプを垂直走査周期より短い所定の周期で交互に選択し、選択された差動アンプから正極性映像信号電圧又は負極性映像信号電圧を出力させる第１及び第２のスイッチング用トランジスタと、第１及び第２の差動アンプの出力端子にドレインが共通接続され、第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、第１の差動アンプを通して入力される第１の保持容量に保持された正極性映像信号電圧と、第２の差動アンプを通して入力される第２の保持容量に保持された負極性映像信号電圧とを画素電極に印加する第３のスイッチング用トランジスタと、を備え、
複数の画素のうち列方向の各画素毎に、画素内の第１及び第２のスイッチング用トランジスタの各ドレインにドレインが共通に接続された定電流用トランジスタを有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ソースフォロワ用トランジスタの基板効果を無くすようにしたため、リニアリティを改善することができ、ゲインがほぼ１の理想的な回路により保持電圧を液晶層に印加することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の液晶表示装置の一実施の形態のブロック図である。
【図２】本発明の液晶表示装置における一画素の第１の実施の形態の等価回路図である。
【図３】図２の動作説明用タイミングチャートである。
【図４】本発明の液晶表示装置における一画素の第２の実施の形態の等価回路図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】特許文献１に記載の液晶表示装置の一画素の等価回路図である。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して説明する。
【００２１】
図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図に示すように、本実施の形態の液晶表示装置１００は、シフトレジスタ及びコンパレータ１０１と、ビデオスイッチ等からなる水平駆動回路１０２と、水平駆動回路１０２に接続された２本一組で全部でｎ組（ｎは２以上の自然数）のデータ線（列信号線）Ｄi+、Ｄi-（ｉ＝1,2,3,・・・,n）と、全部でｍ本（ｍは２以上の自然数）のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に配置された全部でｍ×ｎ個の画素１０３11〜１０３mnと、各列のｍ個の画素毎に共通に接続されたｎ個の定電流用トランジスタ１０４１〜１０４nと、垂直駆動回路１０５及び１０６とから構成される。
【００２２】
シフトレジスタ及びコンパレータ１０１は、入力されるデジタル映像信号（画像データ）の１ライン分をシフトレジスタにより展開し、かつ、一時保持してコンパレータに供給する。シフトレジスタ及びコンパレータ１０１のコンパレータは、ｎ組のデータ線（列信号線）に対応して各列毎にｎ個設けられている。ｎ個のコンパレータは、複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化するカウンタ（図示せず）からの基準階調データが共通に供給される一方、上記のシフトレジスタにより保持された画像データが１ラインのｎ画素の各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１０２に供給する。
【００２３】
水平駆動回路１０２は、２本一組のデータ線（列信号線）Ｄi+、Ｄi-の一方のデータ線Ｄi+に接続された正極性用ビデオスイッチと、他方のデータ線Ｄi-に接続された負極性用ビデオスイッチとが各組のデータ線（列信号線）単位で全部でｎ組設けられると共に、前述したシフトレジスタ及びコンパレータ１０１内のｎ個のコンパレータのうち対応して設けられたコンパレータから一致パルスがバッファアンプを通して供給される構成である。以上の構成は前述した特許文献１記載の液晶表示装置の構成と同様である。
【００２４】
垂直駆動回路１０５及び１０６は、ゲート線Ｇ1〜Ｇmに対して行選択信号を１水平走査期間（１Ｈ）周期で順次に供給し、また同じゲート線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路１０５及び１０６によりドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。
【００２５】
全体として画素部を構成しているマトリクス状に配置された画素１０３11〜１０３mnは、それぞれ前述した特許文献１記載の液晶表示装置の画素とは異なる本発明特有の構成であり、各列の画素単位で定電流用トランジスタ１０４１〜１０４nに接続されている。
【００２６】
図２は、本発明になる液晶表示装置における一画素の第１の実施の形態の等価回路図を示す。同図中、図６と同一構成部分には同一符号を付してある。図２の等価回路に示す画素１０３Ａは、図１中の画素１０３11〜１０３mnのうち任意の一つの第１の実施の形態の画素で、画素選択用ＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）Ｔｒ１及びＴｒ２と、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のソースにゲートが接続されたソースフォロワ用のＰチャネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔｒ３、Ｔｒ４と、スイッチング用のＮＭＯＳトランジスタＴｒ５及びＴｒ６と、ＰＭＯＳトランジスタＴｒ３及びＴｒ４の各ソースと各バックゲートに、ドレインとバックゲートがそれぞれ共通接続されたＰＭＯＳトランジスタＴｒ７と、２つの保持容量Ｃ１及びＣ２と、トランジスタＴｒ７のソースに画素電極ＰＥが接続されている液晶表示素子とから構成されている。この液晶表示素子は、図示を省略したが、上記の画素電極ＰＥと図示しない共通電極との間に液晶層が挟持された公知の構成である。
【００２７】
また、ＰＭＯＳトランジスタＴｒ８は、ドレインがＰＭＯＳトランジスタＴｒ３、Ｔｒ４及びＴｒ７の共通接続点であるＢ点に接続され、ソースとバックゲートが電源電圧ＶＤＤの電源ラインに接続され、ゲートが制御信号ｃｕｒの配線に接続されている。このＰＭＯＳトランジスタＴｒ８は、ｉ列目の各画素内の上記Ｂ点に共通接続された図１に示した定電流用トランジスタ１０４iに相当する。
【００２８】
画素選択用ＮＭＯＳトランジスタＴｒ１及びＴｒ２は、各ドレインがｉ列目の一組のデータ線（列信号線）Ｄi+、Ｄi-に接続され、各ゲートが同じｊ行目のゲート線Ｇjに接続されて行選択信号ＳＷ１が供給されて同時にスイッチング制御される。保持容量Ｃ１は、ＮＭＯＳトランジスタＴｒ１のソースとＰＭＯＳトランジスタＴｒ３のゲートとの接続点Ｃに一端が接続され、他端が接地されている。一方、保持容量Ｃ２は、ＮＭＯＳトランジスタＴｒ２のソースとＰＭＯＳトランジスタＴｒ４のゲートとの接続点Ａに一端が接続され、他端が接地されている。ソースフォロワ用ＰＭＯＳトランジスタＴｒ３と定電流用ＰＭＯＳトランジスタＴｒ８とはスイッチング用ＮＭＯＳトランジスタＴｒ５を駆動する第１のソースフォロワ回路を構成している。また、ソースフォロワ用ＰＭＯＳトランジスタＴｒ４と定電流用ＰＭＯＳトランジスタＴｒ８とはスイッチング用ＮＭＯＳトランジスタＴｒ６を駆動する第２のソースフォロワ回路を構成している。
【００２９】
ＰＭＯＳトランジスタＴｒ５のゲートには第１のスイッチング信号２ｋｐが印加され、ＰＭＯＳトランジスタＴｒ６のゲートには第２のスイッチング信号２ｋｍが印加される。また、ＰＭＯＳトランジスタＴｒ７のゲートには制御信号２ｋが印加される。トランジスタＴｒ３、Ｔｒ５、Ｔｒ４、Ｔｒ６、Ｔｒ７及びＴｒ８は、保持容量Ｃ１に保持された正極性の画素値と、保持容量Ｃ２に保持された負極性の画素値とを、垂直走査周期より短い周期で交互に画素電極ＰＥへ読み出す読み出し部を構成している。
【００３０】
ここで、本実施の形態では、ソースフォロワ用ＰＭＯＳトランジスタＴｒ３及びＴｒ４は、それぞれソースがバックゲートに接続されている。また、スイッチング用のＰＭＯＳトランジスタＴｒ７もドレインとバックゲートがトランジスタＴｒ３及びＴｒ４のソース及びバックゲートに共通接続されている。また、ＰＭＯＳトランジスタＴｒ８のバックゲートには電源電位ＶＤＤが印加される構成とされている。ＰＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ７、Ｔｒ８の各バックゲートは基板に形成された同じＮウェルの端子であるため、そのＮウェル電位がＶＤＤとされていることになる。なお、本実施の形態では、各列の画素毎に１個の定電流用ＰＭＯＳトランジスタＴｒ８が追加された構成であるが、画素１０３Ａのトランジスタ数は特許文献１記載の液晶表示装置の画素のトランジスタ数と同じであるので、画素ピッチの変更は不要である。
【００３１】
次に、画素１０３Ａの動作について図３のフローチャートを併せ参照して説明する。
【００３２】
画素１０３Ａの書き込み期間では、スイッチング信号２ｋｐ及び２ｋｍがそれぞれ図３（Ｆ）、（Ｇ）に示すようにハイレベルとされてＰＭＯＳトランジスタＴｒ５及びＴｒ６がオフ状態とされる。また、制御信号ｃｕｒが図３（Ｅ）に示すようにハイレベルとされてＰＭＯＳトランジスタＴｒ８もオフ状態とされる。この状態で図３（Ｃ）に示すように、行選択信号ＳＷ１が時刻ｔ１から時刻ｔ２まで、１垂直走査期間（１Ｖ）よりもかなり短い期間、ハイレベルになると、このゲート線Ｇjに接続されている同一行方向の各画素が選択され、ＮＭＯＳトランジスタＴｒ１及びＴｒ２が同時にオン状態とされる。
【００３３】
これにより、水平駆動回路１０２からデータ線（列信号線）Ｄi+を通して入力される画像データの正極性ＤＡ変換画素値がＮＭＯＳトランジスタＴｒ１によりサンプリングされて保持容量Ｃ１に保持される。また、これと同時に、水平駆動回路１０２からデータ線（列信号線）Ｄi-を通して入力される画像データの負極性ＤＡ変換画素値がＮＭＯＳトランジスタＴｒ２によりサンプリングされて保持容量Ｃ２に保持される。ここで、保持容量Ｃ１に保持されてＰＭＯＳトランジスタＴｒ３のゲートに印加されるＣ点の電圧ＶＣと、保持容量Ｃ２に保持されてＰＭＯＳトランジスタＴｒ４のゲートに印加されるＡ点の電圧ＶＡとは、それぞれ以下のように設定されているものとする。
【００３４】
ＶＣ＝Ｖp−Ｖon1 （６）
Ｖon1:Ｔｒ１のオン電圧 ＶpがＴｒ１の閾値電圧Ｖth1よりも大きい範囲
Ｖp :Ｄi+から入力される信号電圧
ＶＡ＝Ｖm−Ｖon2 （７）
Ｖon2:Ｔｒ2のオン電圧 ＶmがＴｒ２の閾値電圧Ｖth2よりも大きい範囲
Ｖm :Ｄi-から入力される信号電圧
時刻ｔ１から時刻ｔ２までの行選択信号ＳＷ１がハイレベルの期間は、上記の電圧ＶＣ、ＶＡはそれぞれ図３（Ａ）、（Ｂ）に示すように変化する。
【００３５】
次に、画素１０３Ａの読み出し期間では、行選択信号ＳＷ１が図３（Ｃ）に示すように時刻ｔ２以降ローレベルとされてＮＭＯＳトランジスタＴｒ１及びＴｒ２がオフ状態とされる。この状態で、保持容量Ｃ１の正極性の保持電圧を読み出す場合は、図３（Ｈ）に示すように時刻ｔ３でスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ７をオン状態とした後、スイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６のうちＴｒ５のみを図３（Ｆ）に示すように時刻ｔ４でスイッチング信号２ｋｐをハイレベルとすることでオンとし、更に制御信号ｃｕｒを図３（Ｅ）に示すように時刻ｔ５でローレベルとすることで定電流用トランジスタＴｒ８をオンとして定電流を流す。これにより、保持容量Ｃ１の正極性の保持電圧がソースフォロワ用ＰＭＯＳトランジスタＴｒ３のソースからＰＭＯＳトランジスタＴｒ７のドレイン・ソースを通して画素電極ＰＥに印加される。この時の正極性の保持電圧のＢ点での読み出し電圧ＶＢpは次式で表わされる。
【００３６】
ＶＢp＝Ｖp−Ｖon1＋Ｖth3 （８）
ただし、（８）式中、Ｖth3は基板効果のないトランジスタＴｒ３の閾値電圧であり、素子特有の電圧で固定値である。図３（Ｄ）はＢ点の読み出し電圧ＶＢを示し、制御信号ｃｕｒがハイレベルになる時刻ｔ６後に（２）式で表わされる電圧ＶＢpになる。
【００３７】
次に、保持容量Ｃ２の負極性の保持電圧を読み出す場合は、図３（Ｈ）に示すようにスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ７をオン状態とした状態で、スイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６のうちＴｒ６のみを図３（Ｇ）に示すように時刻ｔ７でスイッチング信号２ｋｍをハイレベルとすることでオンとし、更に制御信号ｃｕｒを図３（Ｅ）に示すように時刻ｔ８でローレベルとすることで定電流用トランジスタＴｒ８をオンとして定電流を流す。これにより、保持容量Ｃ２の負極性の保持電圧がソースフォロワ用ＰＭＯＳトランジスタＴｒ４のソースからＰＭＯＳトランジスタＴｒ７のドレイン・ソースを通して画素電極ＰＥに印加される。この時の負極性の保持電圧のＢ点での読み出し電圧ＶＢmは次式で表わされる。
【００３８】
ＶＢm＝Ｖm−Ｖon2＋Ｖth4 （９）
ただし、（９）式中、Ｖth4は基板効果のないトランジスタＴｒ４の閾値電圧であり、素子特有の電圧で固定値である。Ｂ点の読み出し電圧は、図３（Ｄ）に示すように制御信号ｃｕｒがハイレベルになる時刻ｔ９後に（４）式で表わされる電圧ＶＢmになる。
【００３９】
液晶層に印加される電圧は、Ｂ点の電圧にＰＭＯＳトランジスタＴｒ７のオン電圧Ｖon7が加算される。このため、正極性の保持電圧読み出し時の液晶層に印加される電圧Ｖopと、負極性の保持電圧読み出し時の液晶層に印加される電圧Ｖomとは、それぞれ次式で表わされる。
【００４０】
Ｖop＝ＶＢp＋Ｖon7 （１０）
Ｖom＝ＶＢm＋Ｖon7 （１１）
この場合、（１０）式、（１１）式は、ＶＢp又はＶＢmがＰＭＯＳトランジスタＴｒ７の閾値電圧Ｖthより高い電圧以上で有効となる。下限はＶthにより制限される。
【００４１】
結果的にＶon1、Ｖon2、Ｖon7が０Ｖとなっている範囲で、上記の電圧Ｖop、Ｖomは（８）式〜（１１）式から次式で表わされる。
【００４２】
Ｖop＝Ｖp＋Ｖth3 （１２）
Ｖom＝Ｖm＋Ｖth4 （１３）
上記（１２）式及び（１３）式中のソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４の閾値電圧Ｖth3、Ｖth4は、信号レベル（ゲート電圧）により変動しない（基板効果がない）状態となり固定の電圧となるため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４によるゲイン１の理想的なソースフォロワ回路により保持電圧を液晶層に印加することができる。以下、ＮＭＯＳトランジスタＴｒ５及びＴｒ６は、垂直走査周期よりも短い所定の周期で交互に切り替えられ、上記と同様の動作が行われる。
【００４３】
このように、本実施の形態では、画素内のトランジスタ数を増やす事が難しいという第１の制約と、Ｎウェルを用いてＰＭＯＳトランジスタのソースと基板（Ｎウェル）とを同電位にすることは可能であるが、１画素内にはプロセスルール上１種類の電位のＮウェルのみ配置可能であるという第２の制約とをクリアして図２に示すような画素１０３Ａの回路を構成しており、結果的に以下のような効果が得られる。
【００４４】
（ａ）基板効果を無くしているため、リニアリティはほぼ直線となり、ゲイン１の理想的なソースフォロワ回路により保持電圧を液晶層に印加することができる。
【００４５】
（ｂ）回路構成上、画素部の１列（１カラム)に１個の定電流用ＰＭＯＳトランジスタＴｒ８を設けたため、画素１０３Ａからの信号読出しは必ず１水平ラインとなるため、読み出しの時間はかかるが、消費電力は低減される。
【００４６】
（ｃ）電流源が定電流用ＰＭＯＳトランジスタＴｒ８の１個のため、同じ列の画素毎の電流変動による出力電圧のバラツキは減る。
【００４７】
次に、本発明になる液晶表示装置における画素の第２の実施の形態について説明する。
【００４８】
図４は、本発明になる液晶表示装置における一画素の第２の実施の形態の等価回路図を示す。同図中、図２及び図６と同一構成部分には同一符号を付してある。図４の等価回路に示す画素１０３Ｂは、図１中の画素１０３11〜１０３mnのうち任意の一つの第２の実施の形態の画素で、ＰＭＯＳトランジスタＴｒ１１、ＮＭＯＳトランジスタＴｒ１２、Ｔｒ１３、ＰＭＯＳトランジスタＴｒ１４からなるゲイン１の第１の差動アンプと、ＰＭＯＳトランジスタＴｒ１１、ＮＭＯＳトランジスタＴｒ１２、Ｔｒ１３、ＰＭＯＳトランジスタＴｒ１６からなるゲイン１の第２の差動アンプとを切り替える構成である。なお、ＰＭＯＳトランジスタＴｒ１５は第１の差動アンプを動作又は非動作とする第１のスイッチング用トランジスタである。また、ＰＭＯＳトランジスタＴｒ１７は第２の差動アンプを動作又は非動作とする第２のスイッチング用トランジスタである。
【００４９】
ＮＭＯＳトランジスタＴｒ１のソースと保持容量Ｃ１との接続点Ｃは、ＰＭＯＳトランジスタＴｒ１４のゲートに接続されている。また、ＮＭＯＳトランジスタＴｒ２のソースと保持容量Ｃ２との接続点Ａは、ＰＭＯＳトランジスタＴｒ１６のゲートに接続されている。ＰＭＯＳトランジスタＴｒ１４及びＴｒ１６の各ソースは、ＮＭＯＳトランジスタＴｒ１２及びＴｒ１３のゲートに共通接続されている。また、ＰＭＯＳトランジスタＴｒ１４、Ｔｒ１６の各ドレインは、ＰＭＯＳトランジスタＴｒ１５、Ｔｒ１７を介してＰＭＯＳトランジスタＴｒ１１のドレインに接続されている。
【００５０】
ＰＭＯＳトランジスタＴｒ１８は、ゲートがスイッチング信号２ｋの配線に接続され、ドレインがＰＭＯＳトランジスタＴｒ１１のゲートとＮＭＯＳトランジスタＴｒ１２のドレインとの接続点に接続され、ソースが画素電極ＰＥに接続された第３のスイッチング用トランジスタである。ＰＭＯＳトランジスタＴｒ１１、Ｔｒ１５、Ｔｒ１７の共通接続点であるＢ点は、同じ列の複数の画素に共通に設けられた１個の定電流用ＰＭＯＳトランジスタＴｒ８のドレインに接続されている。また、画素内のすべてのＰＭＯＳトランジスタＴｒ１１、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７と定電流用のＰＭＯＳトランジスタＴｒ８の各バックゲート（Ｎウェル端子）はすべて電源電圧ＶＤＤが印加される構成とされている。
【００５１】
次に、本実施の形態の画素１０３Ｂの特有の動作について図５のタイミングチャートを参照して説明する。図５（Ａ）、（Ｂ）は図４中の接続点Ｃ、Ａの電圧ＶＣ、ＶＡを示し、同図（Ｃ）に示す行選択信号ＳＷ１によりゲート線Ｇjに接続された１ラインの複数の画素内のトランジスタＴｒ１、Ｔｒ２がオンとされるとトランジスタＴｒ１、Ｔｒ２によりサンプリングされたデータ線Ｄi+、Ｄi-よりの正極性映像信号Ｖp、負極性映像信号Ｖmが保持容量Ｃ１、Ｃ２に保持される。図５（Ａ）、（Ｂ）のＶp−Ｖon1、Ｖm−Ｖon2は、（６）式、（７）式に示した保持容量Ｃ１、Ｃ２の保持電圧を示す。
【００５２】
その後、保持容量Ｃ１の正極性の保持電圧を読み出す場合は、図５（Ｈ）に示すように時刻ｔ１１でスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ１８をオン状態とした後、時刻ｔ１２でスイッチング信号２ｋｐを図５（Ｆ）に示すようにローレベルとしてＰＭＯＳトランジスタＴｒ１５をオンとし、更に制御信号ｃｕｒを図５（Ｅ）に示すように時刻ｔ１３でローレベルとすることで定電流用トランジスタＴｒ８をオンとする。このときは、スイッチング信号２ｋｍは図５（Ｇ）に示すようにハイレベルであるため、ＰＭＯＳトランジスタＴｒ１７はオフである。
【００５３】
ＰＭＯＳトランジスタＴｒ１５のオンにより、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４からなるゲイン１の第１の差動アンプが動作し、ＰＭＯＳトランジスタＴｒ１４のゲートに印加される保持容量Ｃ１の正極性の保持電圧が第１の差動アンプを通してＰＭＯＳトランジスタＴｒ１８のドレインに印加され、更にそのＴｒ１８を通して画素電極ＰＥに印加される。このときの接続点Ｂの電圧は図５（Ｄ）に示すように（Ｖp−Ｖon1）であるため、画素電極ＰＥに印加される正極性の保持電圧Ｖopは次式で表わされる。
【００５４】
Ｖop＝Ｖp−Ｖon1＋Ｖon18 （１４）
ただし、（１４）式中、Ｖon1はトランジスタＴｒ１のオン電圧、Ｖon18はトランジスタＴｒ１８のオン電圧である。
【００５５】
その後、保持容量Ｃ２の負極性の保持電圧を読み出す場合は、図５（Ｈ）に示すように時刻ｔ１４でスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ１８をオン状態とした後、時刻ｔ１５でスイッチング信号２ｋｍを図５（Ｇ）に示すようにローレベルとしてＰＭＯＳトランジスタＴｒ１７をオンとし、更に制御信号ｃｕｒを図５（Ｅ）に示すように時刻ｔ１６でローレベルとすることで定電流用トランジスタＴｒ８をオンとする。このときは、スイッチング信号２ｋｐは図５（Ｆ）に示すようにハイレベルであるため、ＰＭＯＳトランジスタＴｒ１５はオフである。
【００５６】
ＰＭＯＳトランジスタＴｒ１７のオンにより、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１６からなるゲイン１の第２の差動アンプが動作し、ＰＭＯＳトランジスタＴｒ１６のゲートに印加される保持容量Ｃ２の負極性の保持電圧が第２の差動アンプを通してＰＭＯＳトランジスタＴｒ１８のドレインに印加され、更にそのＴｒ１８を通して画素電極ＰＥに印加される。このときの接続点Ｂの電圧は図５（Ｄ）に示すように（Ｖm−Ｖon2）であるため、画素電極ＰＥに印加される負極性の保持電圧Ｖomは次式で表わされる。
【００５７】
Ｖom＝Ｖm−Ｖon2＋Ｖon18 （１５）
ただし、（１５）式中、Ｖon2はトランジスタＴｒ２のオン電圧、Ｖon18はトランジスタＴｒ１８のオン電圧である。以下、ＰＭＯＳトランジスタＴｒ１５及びＴｒ１７は、垂直走査周期よりも短い所定の周期で交互に切り替えられ、上記と同様の動作が行われる。
【００５８】
このように、本実施の形態によれば、画素内のトランジスタ数は従来よりも若干増加するものの、１画素内にはプロセスルール上１種類の電位のＮウェルのみ配置可能であるという制約をクリアして図４に示す画素１０３Ｂを構成している。これにより、本実施の形態によれば、ソースフォロワトランジスタの基板効果を無くしているため、リニアリティはほぼ直線となり、ゲイン１の理想的な差動アンプにより保持電圧を液晶層に印加することができる。また、本実施の形態も図２の実施の形態と同様に、画素部の１列（１カラム)に１個の定電流用ＰＭＯＳトランジスタＴｒ８を設けたため、消費電力を低減でき、また同じ列の画素毎の電流変動による出力電圧のバラツキも低減することができる。
【符号の説明】
【００５９】
１００ 液晶表示装置
１０１ シフトレジスタ及びコンパレータ
１０２ 水平駆動回路
１０３11〜１０３mn、１０３Ａ、１０３Ｂ 画素
１０４1〜１０４n 定電流用トランジスタ
１０５、１０６ 垂直駆動回路
Ｄ1+〜Ｄn+、Ｄi+ 正極性側ゲート線（列信号線）
Ｄ1-〜Ｄn-、Ｄi- 負極性側ゲート線（列信号線）
Ｇ1〜Ｇm、Ｇj ゲート線（行走査線）
Ｔｒ１、Ｔｒ２ 画素選択用ＮＭＯＳトランジスタ
Ｔｒ３、Ｔｒ４ ソースフォロワ用ＰＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ１８ スイッチング用ＰＭＯＳトランジスタ
Ｔｒ８ 定電流用ＰＭＯＳトランジスタ
Ｔｒ１１〜Ｔｒ１７ 差動アンプ用トランジスタ
Ｃ１、Ｃ２ 保持容量
ＰＥ 画素電極
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ型液晶表示装置の表示方式には、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶表示素子の液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation）した映像信号を液晶表示素子の画素電極に印加して、液晶表示素子の液晶の配向を時間的に切り替えて駆動する方式などがある。その中でアナログ映像信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。
【０００３】
その問題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００４】
この液晶表示装置は、画素電極に印加する電圧を各画素内の２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。
【０００５】
また、この液晶表示装置は、デジタル映像信号を黒レベルから白レベルまで１水平走査期間（１Ｈ）周期で単調的に変化する、正極性及び負極性の２つのランプ信号を１ラインの画素数に対応した数の各ビデオスイッチに共通に供給する。そして、そのビデオスイッチを水平走査期間開始毎に全てオンにした後、ランプ信号に同期したクロックをカウンタによりカウントして得た階調を示すカウンタ値とデジタル映像信号の画素値とを１ライン上の各画素単位で比較するコンパレータから、両者が一致した時に一致パルスを出力して、その画素に対応して設けられたビデオスイッチをオフとし、このときの２つのランプ信号の電圧をオフとされたビデオスイッチに一組２本のデータ線を介して接続された画素内の２つの保持容量にそれぞれ保持することでアナログ映像信号へのＤＡ変換が行われる。この液晶表示装置では、上記のＤＡ変換を行うＤＡ変換部をチップ内に取り込みデジタル映像信号を入力することで、従来のアナログ映像信号を直接入力する方式に比べて使用し易く、外部回路の削減でもメリットがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の液晶表示装置では以下のような課題がある。
【０００８】
第１の課題は、画素回路が２つの保持容量に別々に保持された正極性映像信号と負極性映像信号（具体的には正極性ランプ信号と負極性ランプ信号）の保持電圧を、ソースフォロワを用いた回路構成で液晶表示素子の画素電極に交互に印加する構成の場合、ＣＭＯＳソースフォロワ特有の問題でリニアリティが悪化し、ゲインの低下も含め、液晶駆動電圧のダイナミックレンジを下げて、明るさや焼き付きに影響が出てしまう。
【０００９】
上記のソースフォロワのリニアリティの悪化について更に図６と共に説明する。図６は、特許文献１に記載の液晶表示装置の一画素の等価回路図を示す。図６において、ソースフォロワ用トランジスタＴｒ３、Ｔｒ４は、ゲートが保持容量Ｃ１、Ｃ２と画素選択用トランジスタＴｒ１、Ｔｒ２のドレインとの接続点に接続され、ソースがスイッチング用トランジスタＴｒ２１、Ｔｒ２２のドレイン・ソースを通して定電流用トランジスタＴｒ２３のドレインに接続されている。トランジスタＴｒ２１、Ｔｒ２２及びＴｒ２３の各接続点は画素電極ＰＥに接続されている。トランジスタＴｒ２１、Ｔｒ２２はスイッチング信号２ｋ、２ｋｂにより交互にオンとされ、保持容量Ｃ１、Ｃ２に保持されている正極性保持電圧と負極性保持電圧とをソースフォロワ用トランジスタＴｒ３、Ｔｒ４を通して交互に画素電極ＰＥに印加する。
【００１０】
ここで、以下の式で表わされる上記のソースフォロワ用トランジスタＴｒ３、Ｔｒ４の閾値電圧Ｖthが基板効果の影響で、Ｔｒ３、Ｔｒ４のソース電圧により変化する。
【００１１】
Ｖth＝Ｖth0＋γ［√（２×φf＋Ｖsb）−√（２×φf）］ （１）
Ｖth0 ： Ｖsb＝０の時のＶth Ｖsb:トランジスタの基板電圧
φf ：フェルミ準位 ２×φf≒0.6Ｖ
γ：基板効果定数
ＮチャネルＭＯＳ型電界効果トランジスタであるＴｒ１、Ｔｒ２のＶth基板効果により、ソースフォロワ用トランジスタＴｒ３、Ｔｒ４の入力電圧はＶＤＤからＴｒ１、Ｔｒ２のＶthだけ低い電圧までしか保持容量Ｃ1、Ｃ2に保持できない。従って、以下の式が成立する。
【００１２】
Ｖc1＝ＶＤＤ−Ｖth1 （２）
Ｖc1：Ｃ1に保持できる最大電圧
Ｖth1：Ｔr1のソース電圧がＶc1の時のＴr１のＶth
Ｖc2＝ＶＤＤ−Ｖth2 （３）
Ｖc2：Ｃ２に保持できる最大電圧
Ｖth2：Ｔr２のソース電圧がＶc2の時のＴr１のＶth
また、ＰチャネルＭＯＳ型電界効果トランジスタであるＴｒ２１、Ｔｒ２２の基板効果も含むＶthにより画素電極ＰＥに出力される電圧は電圧を下げてもＶth分下がらなくなる。つまり、次式が成立する。
【００１３】
Ｖbl＝Ｖth3m （４）
Ｖbml＝Ｖth4m （５）
Ｖbl：正極性側の最小出力電圧
Ｖbml：負極性側の最小出力電圧
Ｖth3m：Ｔｒ３のソース電圧がＶblの場合のＶth
Ｖth4m：Ｔｒ４のソース電圧がＶbmlの場合のＶth
以上の結果から画素部の液晶層にかかる電圧Ｖbはリニアリティが悪く、直線からはずれ曲線となる。特に基板効果の影響でゲインも約０.８程度になり、入力電圧範囲が０Ｖ〜５Ｖで傾きの変化が５０ｍV程度となる。
【００１４】
第２の課題は、画素ピッチの問題で１画素に入れることができるトランジスタの数に制限があるため、回路構成を変更することが難しく、リニアリティの改善に限界がある。
【００１５】
本発明は以上の点に鑑みなされたもので、ソースフォロワ用トランジスタの基板効果を無くして、リニアリティを改善し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、それぞれソースがバックゲートに接続された第１及び第２のソースフォロワ用トランジスタと、第１及び第２のソースフォロワ用トランジスタのドレインに別々に接続されており、第１の保持容量に保持された正極性映像信号電圧を第１のソースフォロワ用トランジスタのソースから出力させ、第２の保持容量に保持された負極性映像信号電圧を第２のソースフォロワ用トランジスタのソースから出力させる動作を、垂直走査周期より短い所定の周期で交互に切り替える第１及び第２のスイッチング用トランジスタと、第１及び第２のソースフォロワ用トランジスタの各ソースにドレインとバックゲートとが共通接続され、かつ、画素電極にソースが接続されており、第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、第１のソースフォロワ用トランジスタを通して入力される第１の保持容量に保持された正極性映像信号電圧と、第２のソースフォロワ用トランジスタを通して入力される第２の保持容量に保持された負極性映像信号電圧とを画素電極に印加する第３のスイッチング用トランジスタと、を備え、
複数の画素のうち列方向の各画素毎に、画素内の第１及び第２のソースフォロワ用トランジスタと第３のスイッチング用トランジスタとの共通接続点にドレインが共通に接続された定電流用トランジスタを有することを特徴とする。
【００１７】
また、上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量に保持された正極性映像信号電圧を差動増幅して出力するゲイン１の第１の差動アンプと、第２の保持容量に保持された負極性映像信号電圧を差動増幅して出力するゲイン１の第２の差動アンプと、第１及び第２の差動アンプを垂直走査周期より短い所定の周期で交互に選択し、選択された差動アンプから正極性映像信号電圧又は負極性映像信号電圧を出力させる第１及び第２のスイッチング用トランジスタと、第１及び第２の差動アンプの出力端子にドレインが共通接続され、第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、第１の差動アンプを通して入力される第１の保持容量に保持された正極性映像信号電圧と、第２の差動アンプを通して入力される第２の保持容量に保持された負極性映像信号電圧とを画素電極に印加する第３のスイッチング用トランジスタと、を備え、
複数の画素のうち列方向の各画素毎に、画素内の第１及び第２のスイッチング用トランジスタの各ドレインにドレインが共通に接続された定電流用トランジスタを有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ソースフォロワ用トランジスタの基板効果を無くすようにしたため、リニアリティを改善することができ、ゲインがほぼ１の理想的な回路により保持電圧を液晶層に印加することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の液晶表示装置の一実施の形態のブロック図である。
【図２】本発明の液晶表示装置における一画素の第１の実施の形態の等価回路図である。
【図３】図２の動作説明用タイミングチャートである。
【図４】本発明の液晶表示装置における一画素の第２の実施の形態の等価回路図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】特許文献１に記載の液晶表示装置の一画素の等価回路図である。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して説明する。
【００２１】
図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図に示すように、本実施の形態の液晶表示装置１００は、シフトレジスタ及びコンパレータ１０１と、ビデオスイッチ等からなる水平駆動回路１０２と、水平駆動回路１０２に接続された２本一組で全部でｎ組（ｎは２以上の自然数）のデータ線（列信号線）Ｄi+、Ｄi-（ｉ＝1,2,3,・・・,n）と、全部でｍ本（ｍは２以上の自然数）のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に配置された全部でｍ×ｎ個の画素１０３11〜１０３mnと、各列のｍ個の画素毎に共通に接続されたｎ個の定電流用トランジスタ１０４１〜１０４nと、垂直駆動回路１０５及び１０６とから構成される。
【００２２】
シフトレジスタ及びコンパレータ１０１は、入力されるデジタル映像信号（画像データ）の１ライン分をシフトレジスタにより展開し、かつ、一時保持してコンパレータに供給する。シフトレジスタ及びコンパレータ１０１のコンパレータは、ｎ組のデータ線（列信号線）に対応して各列毎にｎ個設けられている。ｎ個のコンパレータは、複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化するカウンタ（図示せず）からの基準階調データが共通に供給される一方、上記のシフトレジスタにより保持された画像データが１ラインのｎ画素の各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１０２に供給する。
【００２３】
水平駆動回路１０２は、２本一組のデータ線（列信号線）Ｄi+、Ｄi-の一方のデータ線Ｄi+に接続された正極性用ビデオスイッチと、他方のデータ線Ｄi-に接続された負極性用ビデオスイッチとが各組のデータ線（列信号線）単位で全部でｎ組設けられると共に、前述したシフトレジスタ及びコンパレータ１０１内のｎ個のコンパレータのうち対応して設けられたコンパレータから一致パルスがバッファアンプを通して供給される構成である。以上の構成は前述した特許文献１記載の液晶表示装置の構成と同様である。
【００２４】
垂直駆動回路１０５及び１０６は、ゲート線Ｇ1〜Ｇmに対して行選択信号を１水平走査期間（１Ｈ）周期で順次に供給し、また同じゲート線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路１０５及び１０６によりドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。
【００２５】
全体として画素部を構成しているマトリクス状に配置された画素１０３11〜１０３mnは、それぞれ前述した特許文献１記載の液晶表示装置の画素とは異なる本発明特有の構成であり、各列の画素単位で定電流用トランジスタ１０４１〜１０４nに接続されている。
【００２６】
図２は、本発明になる液晶表示装置における一画素の第１の実施の形態の等価回路図を示す。同図中、図６と同一構成部分には同一符号を付してある。図２の等価回路に示す画素１０３Ａは、図１中の画素１０３11〜１０３mnのうち任意の一つの第１の実施の形態の画素で、画素選択用ＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）Ｔｒ１及びＴｒ２と、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のソースにゲートが接続されたソースフォロワ用のＰチャネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔｒ３、Ｔｒ４と、スイッチング用のＮＭＯＳトランジスタＴｒ５及びＴｒ６と、ＰＭＯＳトランジスタＴｒ３及びＴｒ４の各ソースと各バックゲートに、ドレインとバックゲートがそれぞれ共通接続されたＰＭＯＳトランジスタＴｒ７と、２つの保持容量Ｃ１及びＣ２と、トランジスタＴｒ７のソースに画素電極ＰＥが接続されている液晶表示素子とから構成されている。この液晶表示素子は、図示を省略したが、上記の画素電極ＰＥと図示しない共通電極との間に液晶層が挟持された公知の構成である。
【００２７】
また、ＰＭＯＳトランジスタＴｒ８は、ドレインがＰＭＯＳトランジスタＴｒ３、Ｔｒ４及びＴｒ７の共通接続点であるＢ点に接続され、ソースとバックゲートが電源電圧ＶＤＤの電源ラインに接続され、ゲートが制御信号ｃｕｒの配線に接続されている。このＰＭＯＳトランジスタＴｒ８は、ｉ列目の各画素内の上記Ｂ点に共通接続された図１に示した定電流用トランジスタ１０４iに相当する。
【００２８】
画素選択用ＮＭＯＳトランジスタＴｒ１及びＴｒ２は、各ドレインがｉ列目の一組のデータ線（列信号線）Ｄi+、Ｄi-に接続され、各ゲートが同じｊ行目のゲート線Ｇjに接続されて行選択信号ＳＷ１が供給されて同時にスイッチング制御される。保持容量Ｃ１は、ＮＭＯＳトランジスタＴｒ１のソースとＰＭＯＳトランジスタＴｒ３のゲートとの接続点Ｃに一端が接続され、他端が接地されている。一方、保持容量Ｃ２は、ＮＭＯＳトランジスタＴｒ２のソースとＰＭＯＳトランジスタＴｒ４のゲートとの接続点Ａに一端が接続され、他端が接地されている。ソースフォロワ用ＰＭＯＳトランジスタＴｒ３と定電流用ＰＭＯＳトランジスタＴｒ８とはスイッチング用ＮＭＯＳトランジスタＴｒ５を駆動する第１のソースフォロワ回路を構成している。また、ソースフォロワ用ＰＭＯＳトランジスタＴｒ４と定電流用ＰＭＯＳトランジスタＴｒ８とはスイッチング用ＮＭＯＳトランジスタＴｒ６を駆動する第２のソースフォロワ回路を構成している。
【００２９】
ＰＭＯＳトランジスタＴｒ５のゲートには第１のスイッチング信号２ｋｐが印加され、ＰＭＯＳトランジスタＴｒ６のゲートには第２のスイッチング信号２ｋｍが印加される。また、ＰＭＯＳトランジスタＴｒ７のゲートには制御信号２ｋが印加される。トランジスタＴｒ３、Ｔｒ５、Ｔｒ４、Ｔｒ６、Ｔｒ７及びＴｒ８は、保持容量Ｃ１に保持された正極性の画素値と、保持容量Ｃ２に保持された負極性の画素値とを、垂直走査周期より短い周期で交互に画素電極ＰＥへ読み出す読み出し部を構成している。
【００３０】
ここで、本実施の形態では、ソースフォロワ用ＰＭＯＳトランジスタＴｒ３及びＴｒ４は、それぞれソースがバックゲートに接続されている。また、スイッチング用のＰＭＯＳトランジスタＴｒ７もドレインとバックゲートがトランジスタＴｒ３及びＴｒ４のソース及びバックゲートに共通接続されている。また、ＰＭＯＳトランジスタＴｒ８のバックゲートには電源電位ＶＤＤが印加される構成とされている。ＰＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ７、Ｔｒ８の各バックゲートは基板に形成された同じＮウェルの端子であるため、そのＮウェル電位がＶＤＤとされていることになる。なお、本実施の形態では、各列の画素毎に１個の定電流用ＰＭＯＳトランジスタＴｒ８が追加された構成であるが、画素１０３Ａのトランジスタ数は特許文献１記載の液晶表示装置の画素のトランジスタ数と同じであるので、画素ピッチの変更は不要である。
【００３１】
次に、画素１０３Ａの動作について図３のフローチャートを併せ参照して説明する。
【００３２】
画素１０３Ａの書き込み期間では、スイッチング信号２ｋｐ及び２ｋｍがそれぞれ図３（Ｆ）、（Ｇ）に示すようにハイレベルとされてＰＭＯＳトランジスタＴｒ５及びＴｒ６がオフ状態とされる。また、制御信号ｃｕｒが図３（Ｅ）に示すようにハイレベルとされてＰＭＯＳトランジスタＴｒ８もオフ状態とされる。この状態で図３（Ｃ）に示すように、行選択信号ＳＷ１が時刻ｔ１から時刻ｔ２まで、１垂直走査期間（１Ｖ）よりもかなり短い期間、ハイレベルになると、このゲート線Ｇjに接続されている同一行方向の各画素が選択され、ＮＭＯＳトランジスタＴｒ１及びＴｒ２が同時にオン状態とされる。
【００３３】
これにより、水平駆動回路１０２からデータ線（列信号線）Ｄi+を通して入力される画像データの正極性ＤＡ変換画素値がＮＭＯＳトランジスタＴｒ１によりサンプリングされて保持容量Ｃ１に保持される。また、これと同時に、水平駆動回路１０２からデータ線（列信号線）Ｄi-を通して入力される画像データの負極性ＤＡ変換画素値がＮＭＯＳトランジスタＴｒ２によりサンプリングされて保持容量Ｃ２に保持される。ここで、保持容量Ｃ１に保持されてＰＭＯＳトランジスタＴｒ３のゲートに印加されるＣ点の電圧ＶＣと、保持容量Ｃ２に保持されてＰＭＯＳトランジスタＴｒ４のゲートに印加されるＡ点の電圧ＶＡとは、それぞれ以下のように設定されているものとする。
【００３４】
ＶＣ＝Ｖp−Ｖon1 （６）
Ｖon1:Ｔｒ１のオン電圧 ＶpがＴｒ１の閾値電圧Ｖth1よりも大きい範囲
Ｖp :Ｄi+から入力される信号電圧
ＶＡ＝Ｖm−Ｖon2 （７）
Ｖon2:Ｔｒ2のオン電圧 ＶmがＴｒ２の閾値電圧Ｖth2よりも大きい範囲
Ｖm :Ｄi-から入力される信号電圧
時刻ｔ１から時刻ｔ２までの行選択信号ＳＷ１がハイレベルの期間は、上記の電圧ＶＣ、ＶＡはそれぞれ図３（Ａ）、（Ｂ）に示すように変化する。
【００３５】
次に、画素１０３Ａの読み出し期間では、行選択信号ＳＷ１が図３（Ｃ）に示すように時刻ｔ２以降ローレベルとされてＮＭＯＳトランジスタＴｒ１及びＴｒ２がオフ状態とされる。この状態で、保持容量Ｃ１の正極性の保持電圧を読み出す場合は、図３（Ｈ）に示すように時刻ｔ３でスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ７をオン状態とした後、スイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６のうちＴｒ５のみを図３（Ｆ）に示すように時刻ｔ４でスイッチング信号２ｋｐをハイレベルとすることでオンとし、更に制御信号ｃｕｒを図３（Ｅ）に示すように時刻ｔ５でローレベルとすることで定電流用トランジスタＴｒ８をオンとして定電流を流す。これにより、保持容量Ｃ１の正極性の保持電圧がソースフォロワ用ＰＭＯＳトランジスタＴｒ３のソースからＰＭＯＳトランジスタＴｒ７のドレイン・ソースを通して画素電極ＰＥに印加される。この時の正極性の保持電圧のＢ点での読み出し電圧ＶＢpは次式で表わされる。
【００３６】
ＶＢp＝Ｖp−Ｖon1＋Ｖth3 （８）
ただし、（８）式中、Ｖth3は基板効果のないトランジスタＴｒ３の閾値電圧であり、素子特有の電圧で固定値である。図３（Ｄ）はＢ点の読み出し電圧ＶＢを示し、制御信号ｃｕｒがハイレベルになる時刻ｔ６後に（２）式で表わされる電圧ＶＢpになる。
【００３７】
次に、保持容量Ｃ２の負極性の保持電圧を読み出す場合は、図３（Ｈ）に示すようにスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ７をオン状態とした状態で、スイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６のうちＴｒ６のみを図３（Ｇ）に示すように時刻ｔ７でスイッチング信号２ｋｍをハイレベルとすることでオンとし、更に制御信号ｃｕｒを図３（Ｅ）に示すように時刻ｔ８でローレベルとすることで定電流用トランジスタＴｒ８をオンとして定電流を流す。これにより、保持容量Ｃ２の負極性の保持電圧がソースフォロワ用ＰＭＯＳトランジスタＴｒ４のソースからＰＭＯＳトランジスタＴｒ７のドレイン・ソースを通して画素電極ＰＥに印加される。この時の負極性の保持電圧のＢ点での読み出し電圧ＶＢmは次式で表わされる。
【００３８】
ＶＢm＝Ｖm−Ｖon2＋Ｖth4 （９）
ただし、（９）式中、Ｖth4は基板効果のないトランジスタＴｒ４の閾値電圧であり、素子特有の電圧で固定値である。Ｂ点の読み出し電圧は、図３（Ｄ）に示すように制御信号ｃｕｒがハイレベルになる時刻ｔ９後に（４）式で表わされる電圧ＶＢmになる。
【００３９】
液晶層に印加される電圧は、Ｂ点の電圧にＰＭＯＳトランジスタＴｒ７のオン電圧Ｖon7が加算される。このため、正極性の保持電圧読み出し時の液晶層に印加される電圧Ｖopと、負極性の保持電圧読み出し時の液晶層に印加される電圧Ｖomとは、それぞれ次式で表わされる。
【００４０】
Ｖop＝ＶＢp＋Ｖon7 （１０）
Ｖom＝ＶＢm＋Ｖon7 （１１）
この場合、（１０）式、（１１）式は、ＶＢp又はＶＢmがＰＭＯＳトランジスタＴｒ７の閾値電圧Ｖthより高い電圧以上で有効となる。下限はＶthにより制限される。
【００４１】
結果的にＶon1、Ｖon2、Ｖon7が０Ｖとなっている範囲で、上記の電圧Ｖop、Ｖomは（８）式〜（１１）式から次式で表わされる。
【００４２】
Ｖop＝Ｖp＋Ｖth3 （１２）
Ｖom＝Ｖm＋Ｖth4 （１３）
上記（１２）式及び（１３）式中のソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４の閾値電圧Ｖth3、Ｖth4は、信号レベル（ゲート電圧）により変動しない（基板効果がない）状態となり固定の電圧となるため、ソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４によるゲイン１の理想的なソースフォロワ回路により保持電圧を液晶層に印加することができる。以下、ＮＭＯＳトランジスタＴｒ５及びＴｒ６は、垂直走査周期よりも短い所定の周期で交互に切り替えられ、上記と同様の動作が行われる。
【００４３】
このように、本実施の形態では、画素内のトランジスタ数を増やす事が難しいという第１の制約と、Ｎウェルを用いてＰＭＯＳトランジスタのソースと基板（Ｎウェル）とを同電位にすることは可能であるが、１画素内にはプロセスルール上１種類の電位のＮウェルのみ配置可能であるという第２の制約とをクリアして図２に示すような画素１０３Ａの回路を構成しており、結果的に以下のような効果が得られる。
【００４４】
（ａ）基板効果を無くしているため、リニアリティはほぼ直線となり、ゲイン１の理想的なソースフォロワ回路により保持電圧を液晶層に印加することができる。
【００４５】
（ｂ）回路構成上、画素部の１列（１カラム)に１個の定電流用ＰＭＯＳトランジスタＴｒ８を設けたため、画素１０３Ａからの信号読出しは必ず１水平ラインとなるため、読み出しの時間はかかるが、消費電力は低減される。
【００４６】
（ｃ）電流源が定電流用ＰＭＯＳトランジスタＴｒ８の１個のため、同じ列の画素毎の電流変動による出力電圧のバラツキは減る。
【００４７】
次に、本発明になる液晶表示装置における画素の第２の実施の形態について説明する。
【００４８】
図４は、本発明になる液晶表示装置における一画素の第２の実施の形態の等価回路図を示す。同図中、図２及び図６と同一構成部分には同一符号を付してある。図４の等価回路に示す画素１０３Ｂは、図１中の画素１０３11〜１０３mnのうち任意の一つの第２の実施の形態の画素で、ＰＭＯＳトランジスタＴｒ１１、ＮＭＯＳトランジスタＴｒ１２、Ｔｒ１３、ＰＭＯＳトランジスタＴｒ１４からなるゲイン１の第１の差動アンプと、ＰＭＯＳトランジスタＴｒ１１、ＮＭＯＳトランジスタＴｒ１２、Ｔｒ１３、ＰＭＯＳトランジスタＴｒ１６からなるゲイン１の第２の差動アンプとを切り替える構成である。なお、ＰＭＯＳトランジスタＴｒ１５は第１の差動アンプを動作又は非動作とする第１のスイッチング用トランジスタである。また、ＰＭＯＳトランジスタＴｒ１７は第２の差動アンプを動作又は非動作とする第２のスイッチング用トランジスタである。
【００４９】
ＮＭＯＳトランジスタＴｒ１のソースと保持容量Ｃ１との接続点Ｃは、ＰＭＯＳトランジスタＴｒ１４のゲートに接続されている。また、ＮＭＯＳトランジスタＴｒ２のソースと保持容量Ｃ２との接続点Ａは、ＰＭＯＳトランジスタＴｒ１６のゲートに接続されている。ＰＭＯＳトランジスタＴｒ１４及びＴｒ１６の各ソースは、ＮＭＯＳトランジスタＴｒ１２及びＴｒ１３のゲートに共通接続されている。また、ＰＭＯＳトランジスタＴｒ１４、Ｔｒ１６の各ドレインは、ＰＭＯＳトランジスタＴｒ１５、Ｔｒ１７を介してＰＭＯＳトランジスタＴｒ１１のドレインに接続されている。
【００５０】
ＰＭＯＳトランジスタＴｒ１８は、ゲートがスイッチング信号２ｋの配線に接続され、ドレインがＰＭＯＳトランジスタＴｒ１１のゲートとＮＭＯＳトランジスタＴｒ１２のドレインとの接続点に接続され、ソースが画素電極ＰＥに接続された第３のスイッチング用トランジスタである。ＰＭＯＳトランジスタＴｒ１１、Ｔｒ１５、Ｔｒ１７の共通接続点であるＢ点は、同じ列の複数の画素に共通に設けられた１個の定電流用ＰＭＯＳトランジスタＴｒ８のドレインに接続されている。また、画素内のすべてのＰＭＯＳトランジスタＴｒ１１、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７と定電流用のＰＭＯＳトランジスタＴｒ８の各バックゲート（Ｎウェル端子）はすべて電源電圧ＶＤＤが印加される構成とされている。
【００５１】
次に、本実施の形態の画素１０３Ｂの特有の動作について図５のタイミングチャートを参照して説明する。図５（Ａ）、（Ｂ）は図４中の接続点Ｃ、Ａの電圧ＶＣ、ＶＡを示し、同図（Ｃ）に示す行選択信号ＳＷ１によりゲート線Ｇjに接続された１ラインの複数の画素内のトランジスタＴｒ１、Ｔｒ２がオンとされるとトランジスタＴｒ１、Ｔｒ２によりサンプリングされたデータ線Ｄi+、Ｄi-よりの正極性映像信号Ｖp、負極性映像信号Ｖmが保持容量Ｃ１、Ｃ２に保持される。図５（Ａ）、（Ｂ）のＶp−Ｖon1、Ｖm−Ｖon2は、（６）式、（７）式に示した保持容量Ｃ１、Ｃ２の保持電圧を示す。
【００５２】
その後、保持容量Ｃ１の正極性の保持電圧を読み出す場合は、図５（Ｈ）に示すように時刻ｔ１１でスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ１８をオン状態とした後、時刻ｔ１２でスイッチング信号２ｋｐを図５（Ｆ）に示すようにローレベルとしてＰＭＯＳトランジスタＴｒ１５をオンとし、更に制御信号ｃｕｒを図５（Ｅ）に示すように時刻ｔ１３でローレベルとすることで定電流用トランジスタＴｒ８をオンとする。このときは、スイッチング信号２ｋｍは図５（Ｇ）に示すようにハイレベルであるため、ＰＭＯＳトランジスタＴｒ１７はオフである。
【００５３】
ＰＭＯＳトランジスタＴｒ１５のオンにより、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４からなるゲイン１の第１の差動アンプが動作し、ＰＭＯＳトランジスタＴｒ１４のゲートに印加される保持容量Ｃ１の正極性の保持電圧が第１の差動アンプを通してＰＭＯＳトランジスタＴｒ１８のドレインに印加され、更にそのＴｒ１８を通して画素電極ＰＥに印加される。このときの接続点Ｂの電圧は図５（Ｄ）に示すように（Ｖp−Ｖon1）であるため、画素電極ＰＥに印加される正極性の保持電圧Ｖopは次式で表わされる。
【００５４】
Ｖop＝Ｖp−Ｖon1＋Ｖon18 （１４）
ただし、（１４）式中、Ｖon1はトランジスタＴｒ１のオン電圧、Ｖon18はトランジスタＴｒ１８のオン電圧である。
【００５５】
その後、保持容量Ｃ２の負極性の保持電圧を読み出す場合は、図５（Ｈ）に示すように時刻ｔ１４でスイッチング信号２ｋをローレベルとしてＰＭＯＳトランジスタＴｒ１８をオン状態とした後、時刻ｔ１５でスイッチング信号２ｋｍを図５（Ｇ）に示すようにローレベルとしてＰＭＯＳトランジスタＴｒ１７をオンとし、更に制御信号ｃｕｒを図５（Ｅ）に示すように時刻ｔ１６でローレベルとすることで定電流用トランジスタＴｒ８をオンとする。このときは、スイッチング信号２ｋｐは図５（Ｆ）に示すようにハイレベルであるため、ＰＭＯＳトランジスタＴｒ１５はオフである。
【００５６】
ＰＭＯＳトランジスタＴｒ１７のオンにより、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１６からなるゲイン１の第２の差動アンプが動作し、ＰＭＯＳトランジスタＴｒ１６のゲートに印加される保持容量Ｃ２の負極性の保持電圧が第２の差動アンプを通してＰＭＯＳトランジスタＴｒ１８のドレインに印加され、更にそのＴｒ１８を通して画素電極ＰＥに印加される。このときの接続点Ｂの電圧は図５（Ｄ）に示すように（Ｖm−Ｖon2）であるため、画素電極ＰＥに印加される負極性の保持電圧Ｖomは次式で表わされる。
【００５７】
Ｖom＝Ｖm−Ｖon2＋Ｖon18 （１５）
ただし、（１５）式中、Ｖon2はトランジスタＴｒ２のオン電圧、Ｖon18はトランジスタＴｒ１８のオン電圧である。以下、ＰＭＯＳトランジスタＴｒ１５及びＴｒ１７は、垂直走査周期よりも短い所定の周期で交互に切り替えられ、上記と同様の動作が行われる。
【００５８】
このように、本実施の形態によれば、画素内のトランジスタ数は従来よりも若干増加するものの、１画素内にはプロセスルール上１種類の電位のＮウェルのみ配置可能であるという制約をクリアして図４に示す画素１０３Ｂを構成している。これにより、本実施の形態によれば、ソースフォロワトランジスタの基板効果を無くしているため、リニアリティはほぼ直線となり、ゲイン１の理想的な差動アンプにより保持電圧を液晶層に印加することができる。また、本実施の形態も図２の実施の形態と同様に、画素部の１列（１カラム)に１個の定電流用ＰＭＯＳトランジスタＴｒ８を設けたため、消費電力を低減でき、また同じ列の画素毎の電流変動による出力電圧のバラツキも低減することができる。
【符号の説明】
【００５９】
１００ 液晶表示装置
１０１ シフトレジスタ及びコンパレータ
１０２ 水平駆動回路
１０３11〜１０３mn、１０３Ａ、１０３Ｂ 画素
１０４1〜１０４n 定電流用トランジスタ
１０５、１０６ 垂直駆動回路
Ｄ1+〜Ｄn+、Ｄi+ 正極性側ゲート線（列信号線）
Ｄ1-〜Ｄn-、Ｄi- 負極性側ゲート線（列信号線）
Ｇ1〜Ｇm、Ｇj ゲート線（行走査線）
Ｔｒ１、Ｔｒ２ 画素選択用ＮＭＯＳトランジスタ
Ｔｒ３、Ｔｒ４ ソースフォロワ用ＰＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ１８ スイッチング用ＰＭＯＳトランジスタ
Ｔｒ８ 定電流用ＰＭＯＳトランジスタ
Ｔｒ１１〜Ｔｒ１７ 差動アンプ用トランジスタ
Ｃ１、Ｃ２ 保持容量
ＰＥ 画素電極
【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
それぞれソースがバックゲートに接続された第１及び第２のソースフォロワ用トランジスタと、
前記第１及び第２のソースフォロワ用トランジスタのドレインに別々に接続されており、前記第１の保持容量に保持された正極性映像信号電圧を前記第１のソースフォロワ用トランジスタのソースから出力させ、前記第２の保持容量に保持された負極性映像信号電圧を前記第２のソースフォロワ用トランジスタのソースから出力させる動作を、垂直走査周期より短い所定の周期で交互に切り替える第１及び第２のスイッチング用トランジスタと、
前記第１及び第２のソースフォロワ用トランジスタの各ソースにドレインとバックゲートとが共通接続され、かつ、前記画素電極にソースが接続されており、前記第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、前記第１のソースフォロワ用トランジスタを通して入力される前記第１の保持容量に保持された正極性映像信号電圧と、前記第２のソースフォロワ用トランジスタを通して入力される前記第２の保持容量に保持された負極性映像信号電圧とを前記画素電極に印加する第３のスイッチング用トランジスタと、
を備え、前記複数の画素のうち列方向の各画素毎に、前記画素内の前記第１及び第２のソースフォロワ用トランジスタと前記第３のスイッチング用トランジスタとの共通接続点にドレインが共通に接続された定電流用トランジスタを有することを特徴とする液晶表示装置。
【請求項２】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
前記第１の保持容量に保持された正極性映像信号電圧を差動増幅して出力するゲイン１の第１の差動アンプと、
前記第２の保持容量に保持された負極性映像信号電圧を差動増幅して出力するゲイン１の第２の差動アンプと、
前記第１及び第２の差動アンプを垂直走査周期より短い所定の周期で交互に選択し、選択された前記差動アンプから前記正極性映像信号電圧又は前記負極性映像信号電圧を出力させる第１及び第２のスイッチング用トランジスタと、
前記第１及び第２の差動アンプの出力端子にドレインが共通接続され、前記第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、前記第１の差動アンプを通して入力される前記第１の保持容量に保持された正極性映像信号電圧と、前記第２の差動アンプを通して入力される前記第２の保持容量に保持された負極性映像信号電圧とを前記画素電極に印加する第３のスイッチング用トランジスタと、
を備え、前記複数の画素のうち列方向の各画素毎に、前記画素内の前記第１及び第２のスイッチング用トランジスタの各ドレインにドレインが共通に接続された定電流用トランジスタを有することを特徴とする液晶表示装置。
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
それぞれソースがバックゲートに接続された第１及び第２のソースフォロワ用トランジスタと、
前記第１及び第２のソースフォロワ用トランジスタのドレインに別々に接続されており、前記第１の保持容量に保持された正極性映像信号電圧を前記第１のソースフォロワ用トランジスタのソースから出力させ、前記第２の保持容量に保持された負極性映像信号電圧を前記第２のソースフォロワ用トランジスタのソースから出力させる動作を、垂直走査周期より短い所定の周期で交互に切り替える第１及び第２のスイッチング用トランジスタと、
前記第１及び第２のソースフォロワ用トランジスタの各ソースにドレインとバックゲートとが共通接続され、かつ、前記画素電極にソースが接続されており、前記第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、前記第１のソースフォロワ用トランジスタを通して入力される前記第１の保持容量に保持された正極性映像信号電圧と、前記第２のソースフォロワ用トランジスタを通して入力される前記第２の保持容量に保持された負極性映像信号電圧とを前記画素電極に印加する第３のスイッチング用トランジスタと、
を備え、前記複数の画素のうち列方向の各画素毎に、前記画素内の前記第１及び第２のソースフォロワ用トランジスタと前記第３のスイッチング用トランジスタとの共通接続点にドレインが共通に接続された定電流用トランジスタを有することを特徴とする液晶表示装置。
【請求項２】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
前記第１の保持容量に保持された正極性映像信号電圧を差動増幅して出力するゲイン１の第１の差動アンプと、
前記第２の保持容量に保持された負極性映像信号電圧を差動増幅して出力するゲイン１の第２の差動アンプと、
前記第１及び第２の差動アンプを垂直走査周期より短い所定の周期で交互に選択し、選択された前記差動アンプから前記正極性映像信号電圧又は前記負極性映像信号電圧を出力させる第１及び第２のスイッチング用トランジスタと、
前記第１及び第２の差動アンプの出力端子にドレインが共通接続され、前記第１及び第２のスイッチング用トランジスタの切り替えに同期して切り替わり、前記第１の差動アンプを通して入力される前記第１の保持容量に保持された正極性映像信号電圧と、前記第２の差動アンプを通して入力される前記第２の保持容量に保持された負極性映像信号電圧とを前記画素電極に印加する第３のスイッチング用トランジスタと、
を備え、前記複数の画素のうち列方向の各画素毎に、前記画素内の前記第１及び第２のスイッチング用トランジスタの各ドレインにドレインが共通に接続された定電流用トランジスタを有することを特徴とする液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１３７７０８（Ｐ２０１２−１３７７０８Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２９１６０４（Ｐ２０１０−２９１６０４）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
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