液晶表示装置
【課題】製造歩留まりを改善可能な液晶表示装置を提供する。
【解決手段】アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッドＴ１、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッドＴ２、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドＴ３と、を備えた第１基板と、前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置。
【解決手段】アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッドＴ１、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッドＴ２、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドＴ３と、を備えた第１基板と、前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８２０４７号公報
【特許文献２】特開２００９−１９２８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、製造歩留まりを改善することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、アクティブエリアにおいて前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記給電パッドと前記共通電極とを電気的に接続する第１導電部材と、前記除電パッドと前記シールド電極とを電気的に接続する第２導電部材と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
アクティブエリアに配置された画素電極及び前記画素電極から離間した第１共通電極と、アクティブエリア外に配置され前記第１共通電極と電気的に接続された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記除電パッドと前記シールド電極とを電気的に接続する導電部材と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した電極パッドＴ１及び電極パッドＴ２を含む領域を拡大した平面図である。
【図３】図３は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図４】図４は、図３に示した液晶表示パネルをＡ−Ａ線で切断したときの画素の断面構造、アクティブエリア外の給電パッドの断面構造、及び、除電パッドの断面構造を概略的に示す断面図である。
【図５】図５は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１１】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１２】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１３】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１５】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１６】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１７】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥ及び共通電極ＣＥがともにアレイ基板ＡＲに形成された構成、例えば、ＩＰＳモードやＦＦＳモードに対応する構成であっても良いし、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であっても良い。
【００１８】
以下の説明では、共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成を例に説明する。このような構成では、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１９】
アレイ基板ＡＲは、給電パッドＴＡ、及び、給電パッドから離間した除電パッドＴＢを備えている。これらの給電パッドＴＡ及び除電パッドＴＢは、ともにアクティブエリアＡＣＴの外側に配置されている。図示した例では、給電パッドＴＡは駆動ＩＣチップ２の一方の側（図中の左側）に配置され、除電パッドＴＢは駆動ＩＣチップ２の他方の側（図中の右側）に配置されている。給電パッドＴＡは、アレイ基板ＡＲにおいて対向基板ＣＴと対向する位置（つまり、対向基板ＣＴの端部ＣＴＥよりもアクティブエリアＡＣＴ側）に配置されている。この給電パッドＴＡには、図示しない導電部材を介して、対向基板ＣＴに形成された共通電極ＣＥが電気的に接続されている。除電パッドＴＢは、対向基板ＣＴの端部ＣＴＥよりも外側に延出したアレイ基板ＡＲの延出部ＡＲＥに配置されている。この除電パッドＴＢには、図示しない導電部材を介して、後述するシールド電極が電気的に接続されている。
【００２０】
アレイ基板ＡＲは、延出部ＡＲＥにおいて、フレキシブル配線基板などの信号源と電気的に接続される複数の電極パッドＴを備えている。これらの複数の電極パッドＴは、アレイ基板ＡＲの端部付近において、第１方向Ｘに沿って並んで配置されている。複数の電極パッドＴのうち、例えば、電極パッドＴ１は、除電パッドＴＢと電気的に接続されている。電極パッドＴ２は、給電パッドＴＡと電気的に接続されている。また、電極パッドＴ２２も、給電パッドＴＡと電気的に接続されている。
【００２１】
図示した例では、電極パッドＴ１は、駆動ＩＣチップ２の他方の側（図中の右側）に配置され、除電パッドＴＢから延出部ＡＲＥに引き出された接続配線Ｗ１に接続されている。この電極パッドＴ１は、例えば、接地電位（ＧＮＤ）に設定されている。このような構成により、シールド電極は、除電パッドＴＢを介して、除電される。
【００２２】
また、図示した例では、電極パッドＴ２は、駆動ＩＣチップ２の他方の側（図中の右側）に配置され、給電パッドＴＡから対向基板ＣＴと対向する領域のアレイ基板ＡＲの端部に沿って延出した接続配線（最外周配線）Ｗ２に接続されている。また、電極パッドＴ２２は、駆動ＩＣチップ２の一方の側（図中の左側）に配置され、給電パッドＴＡから延出部ＡＲＥに引き出された接続配線Ｗ２２に接続されている。接続配線Ｗ２の一部は、除電パッドＴＢの近傍を通り、接続配線Ｗ１に隣接して配置されている。換言すると、除電パッドＴＢ及び接続配線Ｗ１の略全体は、接続配線Ｗ２の一部に近接して配置されている。電極パッドＴ２及び電極パッドＴ２２は、コモン電位に設定されている。このような構成により、共通電極ＣＥには、コモン電位が供給される。
【００２３】
図２は、図１に示した電極パッドＴ１及び電極パッドＴ２を含む領域を拡大した平面図である。
【００２４】
すなわち、電極パッドＴ１、電極パッドＴ２、及び、電極パッドＴ３は、この順に並んで配置されている。電極パッドＴ２は、電極パッドＴ１（の一方の側）に隣接して第１パッド間隔ＧＰ１で配置されている。電極パッドＴ３は、電極パッドＴ２に隣接して第１パッド間隔ＧＰ１よりも大きな第２パッド間隔ＧＰ２で配置されている。つまり、電極パッドＴ１と電極パッドＴ３との間に位置する電極パッドＴ２は、電極パッドＴ３の側よりも電極パッドＴ１の側に近接するように偏在している。電極パッドＴ３は、例えば、アクティブエリア内のソース配線やゲート配線に印加される電圧を制御するための回路などに接続されている。
【００２５】
また、図示した例では、電極パッドＴ４は、電極パッドＴ２との間で電極パッドＴ１を挟むように配置されている。この電極パッドＴ４は、電極パッドＴ１（の他方の側）に隣接して第１パッド間隔ＧＰ１よりも大きな第３パッド間隔ＧＰ３で配置されている。つまり、電極パッドＴ２と電極パッドＴ４との間に位置する電極パッドＴ１は、電極パッドＴ４の側よりも電極パッドＴ２の側に近接するように偏在している。電極パッドＴ４は、電気的にフローティング状態のダミーパターンなどである。
【００２６】
これらの電極パッドＴ１〜Ｔ４は、それぞれ略同等のパッド幅ＰＷを有している。第１パッド間隔ＧＰ１は電極パッド１個分のパット幅ＰＷよりも短い長さであるのに対して、第２パッド間隔ＧＰ２は、電極パッド１個分のパット幅ＰＷ以上の長さである。同様に、第３パッド間隔ＧＰ３についても、電極パッド１個分のパット幅ＰＷ以上の長さである。一例として、第１パッド間隔ＧＰ１は約４０μｍ〜５０μｍであり、第２パッド間隔ＧＰ２及び第３パッド間隔ＧＰ３は約１８０μｍ〜２００μｍである。このように、互いに近接して配置された電極パッドＴ１及び電極パッドＴ２の両側には、電極パッド１個分以上の間隔をおいて他の電極パッドが配置されている。
【００２７】
電極パッドＴ２に接続された接続配線Ｗ２は、電極パッドＴ１に接続された接続配線Ｗ１に隣接して第１配線間隔ＧＰ１１で配置されている。電極パッドＴ３に接続された接続配線Ｗ３は、接続配線Ｗ２に隣接して第１配線間隔ＧＰ１１よりも大きな第２配線間隔ＧＰ１２で配置されている。
【００２８】
なお、図示しない電極パッドＴ２２についても、隣接する電極パッドとの間隔は電極パッド１個分のパッド幅以上の長さに設定されており、電極パッドＴ２２に接続された接続配線Ｗ２２と隣接する接続配線との間隔も他の接続配線間での配線間隔よりも大きく設定されている。
【００２９】
このような構成によれば、除電パッドＴＢ及び接続配線Ｗ１の略全体は接続配線Ｗ２に近接して配置され、電極パッドＴ１は電極パッドＴ２に近接して配置されているため、アレイ基板ＡＲの製造過程などにおいて、除電パッドＴＢに静電気が侵入したとしても、接続配線Ｗ１を介して電極パッドＴ１に至る経路の途中で、接続配線Ｗ２や電極パッドＴ２への放電を誘導することが可能となる。このような除電パッドＴＢあるいは接続配線Ｗ１から接続配線Ｗ２への放電、また、電極パッドＴ１から電極パッドＴ２への放電により、侵入した静電気のエネルギーが消費され、不所望な帯電を抑制することが可能となる。
【００３０】
また、除電パッドＴＢに静電気が侵入したとしても、接続配線Ｗ２や電極パッドＴ２以外の他の配線やパッドへの放電を抑制することが可能となる。さらに、電極パッドＴ１から電極パッドＴ２への放電が生じた後の電極パッドＴ２から電極パッドＴ３への２次的な放電、あるいは、接続配線Ｗ１から接続配線Ｗ２への放電が生じた後の接続配線Ｗ２から接続配線Ｗ３への２次的な放電も抑制することが可能となる。このため、電極パッドＴ３及び接続配線Ｗ３に接続された回路の静電気放電による破損を防止することが可能となる。
【００３１】
また、給電パッドＴＡに静電気が侵入したとしても同様の効果が得られる。すなわち、給電パッドＴＡに接続された接続配線Ｗ２の一部は接続配線Ｗ１及び除電パッドＴＡに近接して配置され、電極パッドＴ１は電極パッドＴ２に近接して配置されているため、アレイ基板ＡＲの製造過程などにおいて、給電パッドＴＡに静電気が侵入したとしても、接続配線Ｗ２を介して電極パッドＴ２に至る経路の途中で、除電パッドＴＢや接続配線Ｗ１や電極パッドＴ１への放電を誘導することが可能となる。このような接続配線Ｗ２から除電パッドＴＢや接続配線Ｗ１への放電、また、電極パッドＴ２から電極パッドＴ１への放電により、侵入した静電気のエネルギーが消費され、不所望な帯電を抑制することが可能となる。また、給電パッドＴＡに静電気が侵入したとしても、除電パッドＴＢや接続配線Ｗ１や電極パッドＴ１以外の他の配線やパッドへの放電を抑制することが可能となる。
【００３２】
なお、上記の例では、電極パッドＴ１には除電パッドＴＢが接続され、電極パッドＴ２には給電パッドＴＡが接続される場合について説明したが、電極パッドＴ２に除電パッドＴＢが接続され、電極パッドＴ１に給電パッドＴＡが接続されていても良い。
【００３３】
図３は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００３４】
図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００３５】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素の略中央部に配置されている。
【００３６】
画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及び副画素電極ＰＢを備えている。主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＢは、主画素電極ＰＡよりも幅広に形成されている。画素電極ＰＥは、例えば、副画素電極ＰＢにおいてスイッチング素子と電気的に接続されている。
【００３７】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡの延出方向と略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。これらの主共通電極ＣＡは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００３８】
主画素電極ＰＡと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも主画素電極ＰＡとは重ならない。
【００３９】
図４は、図３に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの画素の断面構造、アクティブエリア外の給電パッドＴＡの断面構造、及び、除電パッドＴＢの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００４０】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００４１】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ソース配線Ｓ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。ソース配線Ｓは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と第１層間絶縁膜１１との間に配置されている。主画素電極ＰＡを含む画素電極ＰＥは、第２層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。
【００４２】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４３】
また、アレイ基板ＡＲは、アクティブエリアＡＣＴの外側において、給電パッドＴＡ及び除電パッドＴＢを備えている。給電パッドＴＡ及び除電パッドＴＢは、例えば、シール材ＳＢの外側において、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２及び第１配向膜ＡＬ１から露出している。このような給電パッドＴＡ及び除電パッドＴＢは、ソース配線Ｓや画素電極ＰＥなどと同一材料を用いて形成されている。
【００４４】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。アレイ基板ＡＲに備えられた共通電極ＣＥについては、その一部がアクティブエリアＡＣＴの外側に延在し、給電パッドＴＡと電気的に接続される。
【００４５】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。また、対向基板ＣＴは、シールド電極ＳＥを備えている。
【００４６】
図示した例では、シールド電極ＳＥは、第２絶縁基板２０の外面２０Ｂの全体に亘って配置され、アクティブエリアＡＣＴに対応して配置されるとともに、アクティブエリアＡＣＴの外側にも延在している。このようなシールド電極ＳＥは、ＩＴＯやＩＺＯなどの略透明な導電材料によって形成されている。このようなシールド電極ＳＥは、外部から液晶層ＬＱへの不所望な電界の侵入を抑制するものである。このため、表示面となる対向基板ＣＴの側に上記したような帯状の主共通電極ＣＡが配置されるような構成、あるいは、対向基板ＣＴに共通電極が形成されていないＩＰＳモードやＦＦＳモードに対応した構成においては、シールド電極ＳＥを設置することが望ましい。シールド電極ＳＥを設置することにより、不所望な電界の侵入に起因して液晶分子の配向が乱されるなど表示上の不具合の発生を抑制することが可能となる。
【００４７】
なお、このシールド電極ＳＥは、第２絶縁基板２０の内面２０Ａに配置されても良い。
【００４８】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。また、このブラックマトリクスＢＭは、アクティブエリアＡＣＴの外側にも延在している。
【００４９】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。詳述しないが、赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００５０】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。また、このオーバーコート層ＯＣは、アクティブエリアＡＣＴの外側にも延在し、ブラックマトリクスＢＭに積層されている。
【００５１】
主共通電極ＣＡを含む共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。図示した例では、主共通電極ＣＡは、ブラックマトリクスＢＭの直下に位置するとともに、ソース配線Ｓの直上に位置している。また、共通電極ＣＥは、アクティブエリアＡＣＴの外側に延在し、給電パッドＴＡに対向している。
【００５２】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５３】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図３に示したように、第２方向Ｙと略平行であって、同じ向きである。
【００５４】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００５５】
液晶層ＬＱは、シール材ＳＢによって囲まれた内側であって、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００５６】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。
【００５７】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。
【００５８】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。
【００５９】
図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００６０】
また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００６１】
アレイ基板ＡＲ側の給電パッドＴＡと対向基板ＣＴ側の共通電極ＣＥとは、導電部材ＣＤＡによって電気的に接続されている。また、アレイ基板ＡＲ側の除電パッドＴＢと対向基板ＣＴ側のシールド電極ＳＥとは、導電部材ＣＤＢによって電気的に接続されている。このような導電部材ＣＤＡ及び導電部材ＣＤＢは、例えば、銀やカーボンなどの導電粒子を含む導電性ペーストなどによって形成されている。
【００６２】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図３及び図４を参照しながら説明する。
【００６３】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６４】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００６５】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。
【００６６】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００６７】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６８】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００６９】
図３に示した例では、画素電極ＰＥとソース配線Ｓ１上の主共通電極ＣＡとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥとソース配線Ｓ２上の主共通電極ＣＡとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００７０】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００７１】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００７２】
このような本実施形態によれば、対向基板ＣＴは、シールド電極ＳＥを備えている。このため、たとえ対向基板ＣＴが帯電したり、表示面側から液晶層ＬＱに向かって外部電界が侵入しようとしたりしても、シールド電極ＳＥによって電荷が拡散され、導電部材ＣＤＢ及び除電パッドＴＢを介して接地電位の電極パッドＴ１まで電荷を逃がすことが可能となる。したがって、液晶層ＬＱが不所望な電界の影響を受けにくくなり、液晶層ＬＱには、画素電極ＰＥと共通電極ＣＥとの間に形成される所望の電界を印加することが可能となる。
【００７３】
特に、共通電極ＣＥが形成されていない領域、すなわち、開口部ＡＰが形成されている領域において、帯電の影響による不所望な電界によって液晶分子が動作することに起因した液晶分子の配向不良を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００７４】
また、除電パッドＴＢや接続配線Ｗ１や電極パッドＴ１に逃げた電荷は、近接する接続配線Ｗ２や電極パッドＴ２に放電しやすく、電荷の蓄積を抑制することが可能となる。
【００７５】
また、本実施形態によれば、画素電極と共通電極との間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極と主共通電極との間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（例えば、主画素電極に対して主共通電極の配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００７６】
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下する。これは、ソース配線の直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７７】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極を挟んだ両側の共通電極との水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７８】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００７９】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、不透明な導電材料を用いて形成しても良い。
【００８０】
本実施形態において、画素ＰＸの構造は、図２に示した例に限定されるものではない。
【００８１】
図５は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００８２】
この構造例は、アレイ基板ＡＲが画素電極ＰＥ及び共通電極ＣＥ１を備えた構成に相当する。主画素電極ＰＡ及び副画素電極ＰＢを含む画素電極ＰＥは、図３に示した構造例と同一構成であり、画素ＰＸの略中央に配置されている。共通電極ＣＥ１は、一画素ＰＸを取り囲むように格子状に形成されている。
【００８３】
すなわち、共通電極ＣＥ１は、互いに電気的に接続された主共通電極ＣＡ１及び副共通電極ＣＢ１を備えている。主共通電極ＣＡ１は、図３に示した構造例の主共通電極ＣＡと同様に、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って直線的に延出している。この主共通電極ＣＡ１は、ソース配線Ｓ１及びソース配線Ｓ２と対向している。副共通電極ＣＢ１は、第１方向Ｘに沿って延出している。この副共通電極ＣＢ１は、ゲート配線Ｇ１及びゲート配線Ｇ２と対向している。これらの主共通電極ＣＡ１及び副共通電極ＣＢ１は、一体的あるいは連続的に形成されている。このような構成の共通電極ＣＥ１は、アクティブエリアの外側において、給電パッドＴＡと電気的に接続されている。
【００８４】
このような構成のアレイ基板ＡＲに対して、図３及び図４に示した対向基板ＣＴを組み合わせて液晶表示パネルを構成することが可能である。この場合、対向基板ＣＴの主共通電極ＣＡは、アレイ基板ＡＲの主共通電極ＣＡ１と対向する。アレイ基板ＡＲの共通電極ＣＥ１は、対向基板ＣＴの共通電極ＣＥと電気的に接続されており、同電位である。
【００８５】
このような構造例においても、対向基板ＣＴにシールド電極ＳＥを設置することが望ましく、このシールド電極ＳＥを接地するための除電パッドＴＡや第１接続配線Ｗ１や電極パッドＴ１が必要となる。また、共通電極に対してコモン電位を供給するための給電パッドＴＢや第２接続配線Ｗ２や電極パッドＴ２も必要となる。このとき、除電パッドＴＢから電極パッドＴ１までのレイアウト及び給電パッドＴＡから電極パッドＴ２までのレイアウトは、上記の例と同様にすることで、同様の効果が得られる。
【００８６】
また、この構造例においては、主共通電極ＣＡ１を設けたことにより、ソース配線Ｓからの不所望な電界をシールドすることが可能となる。また、副共通電極ＣＢ１を設けたことにより、ゲート配線Ｇからの不所望な電界をシールドすることが可能である。これにより、表示品位の劣化を抑制することが可能となる。
【００８７】
なお、図５に示した構造例のアレイ基板ＡＲは、画素電極ＰＥ及び共通電極ＣＥを備えている点で、ＩＰＳモードやＦＦＳモードの構成と共通している。このようなＩＰＳモードやＦＦＳモードでは、上記の通り、対向基板側には共通電極が配置されていないため、表示面となる対向基板側にシールド電極を設置することが望ましく、また、このシールド電極を接地するための除電パッドＴＡや第１接続配線Ｗ１や電極パッドＴ１が必要となる。また、アレイ基板に備えられた共通電極に対してコモン電位を供給するための給電パッドＴＢや第２接続配線Ｗ２や電極パッドＴ２も必要となる。このとき、除電パッドＴＢから電極パッドＴ１までのレイアウト及び給電パッドＴＡから電極パッドＴ２までのレイアウトは、上記の例と同様にすることで、同様の効果が得られる。
【００８８】
本実施形態において、画素ＰＸの構造は、図３及び図５に示した例に限定されるものではない。
【００８９】
上記の例では、副画素電極ＰＢの直下に補助容量線が配置された構成について説明したが、副画素電極ＰＢの直下には、ゲート配線が配置されても良い。また、補助容量線の配置位置は画素の略中央でなくても良いし、ゲート配線の配置位置は画素の上側端部あるいは下側端部でなくてもよい。
【００９０】
上記の例では、画素電極ＰＥが主画素電極ＰＡ及び副画素電極ＰＢを備えた場合について説明したが、画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続可能であれば、副画素電極ＰＢを備えていなくても良い。
【００９１】
上記の例では、主画素電極ＰＡの延出方向が第２方向Ｙである場合について説明したが、主画素電極ＰＡは第１方向Ｘに沿って延出していても良い。この場合には、主共通電極ＣＡの延出方向は第１方向Ｘとなる。また、この場合、上記の例と同様に第１方向Ｘに沿った第１配線がゲート配線Ｇであれば、主共通電極ＣＡはゲート配線Ｇと対向するが、第１方向Ｘに沿った第１配線がソース配線Ｓであり第２方向Ｙに沿った第２配線がゲート配線Ｇであれば、主共通電極ＣＡはソース配線Ｓと対向する。
【００９２】
上記の例では、主画素電極ＰＡを含む画素電極ＰＥに対して、この主画素電極ＰＡの両側に位置する主共通電極ＣＡを含む共通電極ＣＥを設けた場合について説明したが、主共通電極ＣＡを含む共通電極ＣＥに対して、この主共通電極ＣＡの両側に位置する主画素電極ＰＡを含む画素電極ＰＥを設けても良い。
【００９３】
上記の例では、共通電極ＣＥは対向基板に主共通電極ＣＡを備えた構成について説明したが、この例に限らない。例えば、共通電極ＣＥは、上記の主共通電極ＣＡに加えて、対向基板ＣＴに備えられゲート配線Ｇや補助容量線Ｃと対向する副共通電極を備えていても良い。この副共通電極は、第１方向Ｘに沿って延出し、主共通電極ＣＡと一体的あるいは連続的に形成される。
【００９４】
以上説明したように、本実施形態によれば、製造歩留まりを改善することが可能な液晶表示装置を提供することが可能となる。
【００９５】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＣＥ…共通電極
ＳＥ…シールド電極
ＴＡ…給電パッド ＴＢ…除電パッド
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ１１…電極パッド
ＣＤＡ、ＣＤＢ…導電部材
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１８２０４７号公報
【特許文献２】特開２００９−１９２８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、製造歩留まりを改善することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、アクティブエリアにおいて前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記給電パッドと前記共通電極とを電気的に接続する第１導電部材と、前記除電パッドと前記シールド電極とを電気的に接続する第２導電部材と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
アクティブエリアに配置された画素電極及び前記画素電極から離間した第１共通電極と、アクティブエリア外に配置され前記第１共通電極と電気的に接続された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、前記除電パッドと前記シールド電極とを電気的に接続する導電部材と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した電極パッドＴ１及び電極パッドＴ２を含む領域を拡大した平面図である。
【図３】図３は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図４】図４は、図３に示した液晶表示パネルをＡ−Ａ線で切断したときの画素の断面構造、アクティブエリア外の給電パッドの断面構造、及び、除電パッドの断面構造を概略的に示す断面図である。
【図５】図５は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１１】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１２】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１３】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１５】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１６】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１７】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥ及び共通電極ＣＥがともにアレイ基板ＡＲに形成された構成、例えば、ＩＰＳモードやＦＦＳモードに対応する構成であっても良いし、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であっても良い。
【００１８】
以下の説明では、共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成を例に説明する。このような構成では、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１９】
アレイ基板ＡＲは、給電パッドＴＡ、及び、給電パッドから離間した除電パッドＴＢを備えている。これらの給電パッドＴＡ及び除電パッドＴＢは、ともにアクティブエリアＡＣＴの外側に配置されている。図示した例では、給電パッドＴＡは駆動ＩＣチップ２の一方の側（図中の左側）に配置され、除電パッドＴＢは駆動ＩＣチップ２の他方の側（図中の右側）に配置されている。給電パッドＴＡは、アレイ基板ＡＲにおいて対向基板ＣＴと対向する位置（つまり、対向基板ＣＴの端部ＣＴＥよりもアクティブエリアＡＣＴ側）に配置されている。この給電パッドＴＡには、図示しない導電部材を介して、対向基板ＣＴに形成された共通電極ＣＥが電気的に接続されている。除電パッドＴＢは、対向基板ＣＴの端部ＣＴＥよりも外側に延出したアレイ基板ＡＲの延出部ＡＲＥに配置されている。この除電パッドＴＢには、図示しない導電部材を介して、後述するシールド電極が電気的に接続されている。
【００２０】
アレイ基板ＡＲは、延出部ＡＲＥにおいて、フレキシブル配線基板などの信号源と電気的に接続される複数の電極パッドＴを備えている。これらの複数の電極パッドＴは、アレイ基板ＡＲの端部付近において、第１方向Ｘに沿って並んで配置されている。複数の電極パッドＴのうち、例えば、電極パッドＴ１は、除電パッドＴＢと電気的に接続されている。電極パッドＴ２は、給電パッドＴＡと電気的に接続されている。また、電極パッドＴ２２も、給電パッドＴＡと電気的に接続されている。
【００２１】
図示した例では、電極パッドＴ１は、駆動ＩＣチップ２の他方の側（図中の右側）に配置され、除電パッドＴＢから延出部ＡＲＥに引き出された接続配線Ｗ１に接続されている。この電極パッドＴ１は、例えば、接地電位（ＧＮＤ）に設定されている。このような構成により、シールド電極は、除電パッドＴＢを介して、除電される。
【００２２】
また、図示した例では、電極パッドＴ２は、駆動ＩＣチップ２の他方の側（図中の右側）に配置され、給電パッドＴＡから対向基板ＣＴと対向する領域のアレイ基板ＡＲの端部に沿って延出した接続配線（最外周配線）Ｗ２に接続されている。また、電極パッドＴ２２は、駆動ＩＣチップ２の一方の側（図中の左側）に配置され、給電パッドＴＡから延出部ＡＲＥに引き出された接続配線Ｗ２２に接続されている。接続配線Ｗ２の一部は、除電パッドＴＢの近傍を通り、接続配線Ｗ１に隣接して配置されている。換言すると、除電パッドＴＢ及び接続配線Ｗ１の略全体は、接続配線Ｗ２の一部に近接して配置されている。電極パッドＴ２及び電極パッドＴ２２は、コモン電位に設定されている。このような構成により、共通電極ＣＥには、コモン電位が供給される。
【００２３】
図２は、図１に示した電極パッドＴ１及び電極パッドＴ２を含む領域を拡大した平面図である。
【００２４】
すなわち、電極パッドＴ１、電極パッドＴ２、及び、電極パッドＴ３は、この順に並んで配置されている。電極パッドＴ２は、電極パッドＴ１（の一方の側）に隣接して第１パッド間隔ＧＰ１で配置されている。電極パッドＴ３は、電極パッドＴ２に隣接して第１パッド間隔ＧＰ１よりも大きな第２パッド間隔ＧＰ２で配置されている。つまり、電極パッドＴ１と電極パッドＴ３との間に位置する電極パッドＴ２は、電極パッドＴ３の側よりも電極パッドＴ１の側に近接するように偏在している。電極パッドＴ３は、例えば、アクティブエリア内のソース配線やゲート配線に印加される電圧を制御するための回路などに接続されている。
【００２５】
また、図示した例では、電極パッドＴ４は、電極パッドＴ２との間で電極パッドＴ１を挟むように配置されている。この電極パッドＴ４は、電極パッドＴ１（の他方の側）に隣接して第１パッド間隔ＧＰ１よりも大きな第３パッド間隔ＧＰ３で配置されている。つまり、電極パッドＴ２と電極パッドＴ４との間に位置する電極パッドＴ１は、電極パッドＴ４の側よりも電極パッドＴ２の側に近接するように偏在している。電極パッドＴ４は、電気的にフローティング状態のダミーパターンなどである。
【００２６】
これらの電極パッドＴ１〜Ｔ４は、それぞれ略同等のパッド幅ＰＷを有している。第１パッド間隔ＧＰ１は電極パッド１個分のパット幅ＰＷよりも短い長さであるのに対して、第２パッド間隔ＧＰ２は、電極パッド１個分のパット幅ＰＷ以上の長さである。同様に、第３パッド間隔ＧＰ３についても、電極パッド１個分のパット幅ＰＷ以上の長さである。一例として、第１パッド間隔ＧＰ１は約４０μｍ〜５０μｍであり、第２パッド間隔ＧＰ２及び第３パッド間隔ＧＰ３は約１８０μｍ〜２００μｍである。このように、互いに近接して配置された電極パッドＴ１及び電極パッドＴ２の両側には、電極パッド１個分以上の間隔をおいて他の電極パッドが配置されている。
【００２７】
電極パッドＴ２に接続された接続配線Ｗ２は、電極パッドＴ１に接続された接続配線Ｗ１に隣接して第１配線間隔ＧＰ１１で配置されている。電極パッドＴ３に接続された接続配線Ｗ３は、接続配線Ｗ２に隣接して第１配線間隔ＧＰ１１よりも大きな第２配線間隔ＧＰ１２で配置されている。
【００２８】
なお、図示しない電極パッドＴ２２についても、隣接する電極パッドとの間隔は電極パッド１個分のパッド幅以上の長さに設定されており、電極パッドＴ２２に接続された接続配線Ｗ２２と隣接する接続配線との間隔も他の接続配線間での配線間隔よりも大きく設定されている。
【００２９】
このような構成によれば、除電パッドＴＢ及び接続配線Ｗ１の略全体は接続配線Ｗ２に近接して配置され、電極パッドＴ１は電極パッドＴ２に近接して配置されているため、アレイ基板ＡＲの製造過程などにおいて、除電パッドＴＢに静電気が侵入したとしても、接続配線Ｗ１を介して電極パッドＴ１に至る経路の途中で、接続配線Ｗ２や電極パッドＴ２への放電を誘導することが可能となる。このような除電パッドＴＢあるいは接続配線Ｗ１から接続配線Ｗ２への放電、また、電極パッドＴ１から電極パッドＴ２への放電により、侵入した静電気のエネルギーが消費され、不所望な帯電を抑制することが可能となる。
【００３０】
また、除電パッドＴＢに静電気が侵入したとしても、接続配線Ｗ２や電極パッドＴ２以外の他の配線やパッドへの放電を抑制することが可能となる。さらに、電極パッドＴ１から電極パッドＴ２への放電が生じた後の電極パッドＴ２から電極パッドＴ３への２次的な放電、あるいは、接続配線Ｗ１から接続配線Ｗ２への放電が生じた後の接続配線Ｗ２から接続配線Ｗ３への２次的な放電も抑制することが可能となる。このため、電極パッドＴ３及び接続配線Ｗ３に接続された回路の静電気放電による破損を防止することが可能となる。
【００３１】
また、給電パッドＴＡに静電気が侵入したとしても同様の効果が得られる。すなわち、給電パッドＴＡに接続された接続配線Ｗ２の一部は接続配線Ｗ１及び除電パッドＴＡに近接して配置され、電極パッドＴ１は電極パッドＴ２に近接して配置されているため、アレイ基板ＡＲの製造過程などにおいて、給電パッドＴＡに静電気が侵入したとしても、接続配線Ｗ２を介して電極パッドＴ２に至る経路の途中で、除電パッドＴＢや接続配線Ｗ１や電極パッドＴ１への放電を誘導することが可能となる。このような接続配線Ｗ２から除電パッドＴＢや接続配線Ｗ１への放電、また、電極パッドＴ２から電極パッドＴ１への放電により、侵入した静電気のエネルギーが消費され、不所望な帯電を抑制することが可能となる。また、給電パッドＴＡに静電気が侵入したとしても、除電パッドＴＢや接続配線Ｗ１や電極パッドＴ１以外の他の配線やパッドへの放電を抑制することが可能となる。
【００３２】
なお、上記の例では、電極パッドＴ１には除電パッドＴＢが接続され、電極パッドＴ２には給電パッドＴＡが接続される場合について説明したが、電極パッドＴ２に除電パッドＴＢが接続され、電極パッドＴ１に給電パッドＴＡが接続されていても良い。
【００３３】
図３は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００３４】
図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００３５】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素の略中央部に配置されている。
【００３６】
画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及び副画素電極ＰＢを備えている。主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＢは、主画素電極ＰＡよりも幅広に形成されている。画素電極ＰＥは、例えば、副画素電極ＰＢにおいてスイッチング素子と電気的に接続されている。
【００３７】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡの延出方向と略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。これらの主共通電極ＣＡは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００３８】
主画素電極ＰＡと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも主画素電極ＰＡとは重ならない。
【００３９】
図４は、図３に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの画素の断面構造、アクティブエリア外の給電パッドＴＡの断面構造、及び、除電パッドＴＢの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００４０】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００４１】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ソース配線Ｓ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。ソース配線Ｓは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と第１層間絶縁膜１１との間に配置されている。主画素電極ＰＡを含む画素電極ＰＥは、第２層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。
【００４２】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４３】
また、アレイ基板ＡＲは、アクティブエリアＡＣＴの外側において、給電パッドＴＡ及び除電パッドＴＢを備えている。給電パッドＴＡ及び除電パッドＴＢは、例えば、シール材ＳＢの外側において、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２及び第１配向膜ＡＬ１から露出している。このような給電パッドＴＡ及び除電パッドＴＢは、ソース配線Ｓや画素電極ＰＥなどと同一材料を用いて形成されている。
【００４４】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。アレイ基板ＡＲに備えられた共通電極ＣＥについては、その一部がアクティブエリアＡＣＴの外側に延在し、給電パッドＴＡと電気的に接続される。
【００４５】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。また、対向基板ＣＴは、シールド電極ＳＥを備えている。
【００４６】
図示した例では、シールド電極ＳＥは、第２絶縁基板２０の外面２０Ｂの全体に亘って配置され、アクティブエリアＡＣＴに対応して配置されるとともに、アクティブエリアＡＣＴの外側にも延在している。このようなシールド電極ＳＥは、ＩＴＯやＩＺＯなどの略透明な導電材料によって形成されている。このようなシールド電極ＳＥは、外部から液晶層ＬＱへの不所望な電界の侵入を抑制するものである。このため、表示面となる対向基板ＣＴの側に上記したような帯状の主共通電極ＣＡが配置されるような構成、あるいは、対向基板ＣＴに共通電極が形成されていないＩＰＳモードやＦＦＳモードに対応した構成においては、シールド電極ＳＥを設置することが望ましい。シールド電極ＳＥを設置することにより、不所望な電界の侵入に起因して液晶分子の配向が乱されるなど表示上の不具合の発生を抑制することが可能となる。
【００４７】
なお、このシールド電極ＳＥは、第２絶縁基板２０の内面２０Ａに配置されても良い。
【００４８】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。また、このブラックマトリクスＢＭは、アクティブエリアＡＣＴの外側にも延在している。
【００４９】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。詳述しないが、赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００５０】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。また、このオーバーコート層ＯＣは、アクティブエリアＡＣＴの外側にも延在し、ブラックマトリクスＢＭに積層されている。
【００５１】
主共通電極ＣＡを含む共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。図示した例では、主共通電極ＣＡは、ブラックマトリクスＢＭの直下に位置するとともに、ソース配線Ｓの直上に位置している。また、共通電極ＣＥは、アクティブエリアＡＣＴの外側に延在し、給電パッドＴＡに対向している。
【００５２】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５３】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図３に示したように、第２方向Ｙと略平行であって、同じ向きである。
【００５４】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００５５】
液晶層ＬＱは、シール材ＳＢによって囲まれた内側であって、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００５６】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。
【００５７】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。
【００５８】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。
【００５９】
図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００６０】
また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００６１】
アレイ基板ＡＲ側の給電パッドＴＡと対向基板ＣＴ側の共通電極ＣＥとは、導電部材ＣＤＡによって電気的に接続されている。また、アレイ基板ＡＲ側の除電パッドＴＢと対向基板ＣＴ側のシールド電極ＳＥとは、導電部材ＣＤＢによって電気的に接続されている。このような導電部材ＣＤＡ及び導電部材ＣＤＢは、例えば、銀やカーボンなどの導電粒子を含む導電性ペーストなどによって形成されている。
【００６２】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図３及び図４を参照しながら説明する。
【００６３】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６４】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００６５】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。
【００６６】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００６７】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６８】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００６９】
図３に示した例では、画素電極ＰＥとソース配線Ｓ１上の主共通電極ＣＡとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥとソース配線Ｓ２上の主共通電極ＣＡとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００７０】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００７１】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００７２】
このような本実施形態によれば、対向基板ＣＴは、シールド電極ＳＥを備えている。このため、たとえ対向基板ＣＴが帯電したり、表示面側から液晶層ＬＱに向かって外部電界が侵入しようとしたりしても、シールド電極ＳＥによって電荷が拡散され、導電部材ＣＤＢ及び除電パッドＴＢを介して接地電位の電極パッドＴ１まで電荷を逃がすことが可能となる。したがって、液晶層ＬＱが不所望な電界の影響を受けにくくなり、液晶層ＬＱには、画素電極ＰＥと共通電極ＣＥとの間に形成される所望の電界を印加することが可能となる。
【００７３】
特に、共通電極ＣＥが形成されていない領域、すなわち、開口部ＡＰが形成されている領域において、帯電の影響による不所望な電界によって液晶分子が動作することに起因した液晶分子の配向不良を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００７４】
また、除電パッドＴＢや接続配線Ｗ１や電極パッドＴ１に逃げた電荷は、近接する接続配線Ｗ２や電極パッドＴ２に放電しやすく、電荷の蓄積を抑制することが可能となる。
【００７５】
また、本実施形態によれば、画素電極と共通電極との間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極と主共通電極との間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（例えば、主画素電極に対して主共通電極の配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００７６】
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下する。これは、ソース配線の直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７７】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極を挟んだ両側の共通電極との水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７８】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００７９】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、不透明な導電材料を用いて形成しても良い。
【００８０】
本実施形態において、画素ＰＸの構造は、図２に示した例に限定されるものではない。
【００８１】
図５は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００８２】
この構造例は、アレイ基板ＡＲが画素電極ＰＥ及び共通電極ＣＥ１を備えた構成に相当する。主画素電極ＰＡ及び副画素電極ＰＢを含む画素電極ＰＥは、図３に示した構造例と同一構成であり、画素ＰＸの略中央に配置されている。共通電極ＣＥ１は、一画素ＰＸを取り囲むように格子状に形成されている。
【００８３】
すなわち、共通電極ＣＥ１は、互いに電気的に接続された主共通電極ＣＡ１及び副共通電極ＣＢ１を備えている。主共通電極ＣＡ１は、図３に示した構造例の主共通電極ＣＡと同様に、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って直線的に延出している。この主共通電極ＣＡ１は、ソース配線Ｓ１及びソース配線Ｓ２と対向している。副共通電極ＣＢ１は、第１方向Ｘに沿って延出している。この副共通電極ＣＢ１は、ゲート配線Ｇ１及びゲート配線Ｇ２と対向している。これらの主共通電極ＣＡ１及び副共通電極ＣＢ１は、一体的あるいは連続的に形成されている。このような構成の共通電極ＣＥ１は、アクティブエリアの外側において、給電パッドＴＡと電気的に接続されている。
【００８４】
このような構成のアレイ基板ＡＲに対して、図３及び図４に示した対向基板ＣＴを組み合わせて液晶表示パネルを構成することが可能である。この場合、対向基板ＣＴの主共通電極ＣＡは、アレイ基板ＡＲの主共通電極ＣＡ１と対向する。アレイ基板ＡＲの共通電極ＣＥ１は、対向基板ＣＴの共通電極ＣＥと電気的に接続されており、同電位である。
【００８５】
このような構造例においても、対向基板ＣＴにシールド電極ＳＥを設置することが望ましく、このシールド電極ＳＥを接地するための除電パッドＴＡや第１接続配線Ｗ１や電極パッドＴ１が必要となる。また、共通電極に対してコモン電位を供給するための給電パッドＴＢや第２接続配線Ｗ２や電極パッドＴ２も必要となる。このとき、除電パッドＴＢから電極パッドＴ１までのレイアウト及び給電パッドＴＡから電極パッドＴ２までのレイアウトは、上記の例と同様にすることで、同様の効果が得られる。
【００８６】
また、この構造例においては、主共通電極ＣＡ１を設けたことにより、ソース配線Ｓからの不所望な電界をシールドすることが可能となる。また、副共通電極ＣＢ１を設けたことにより、ゲート配線Ｇからの不所望な電界をシールドすることが可能である。これにより、表示品位の劣化を抑制することが可能となる。
【００８７】
なお、図５に示した構造例のアレイ基板ＡＲは、画素電極ＰＥ及び共通電極ＣＥを備えている点で、ＩＰＳモードやＦＦＳモードの構成と共通している。このようなＩＰＳモードやＦＦＳモードでは、上記の通り、対向基板側には共通電極が配置されていないため、表示面となる対向基板側にシールド電極を設置することが望ましく、また、このシールド電極を接地するための除電パッドＴＡや第１接続配線Ｗ１や電極パッドＴ１が必要となる。また、アレイ基板に備えられた共通電極に対してコモン電位を供給するための給電パッドＴＢや第２接続配線Ｗ２や電極パッドＴ２も必要となる。このとき、除電パッドＴＢから電極パッドＴ１までのレイアウト及び給電パッドＴＡから電極パッドＴ２までのレイアウトは、上記の例と同様にすることで、同様の効果が得られる。
【００８８】
本実施形態において、画素ＰＸの構造は、図３及び図５に示した例に限定されるものではない。
【００８９】
上記の例では、副画素電極ＰＢの直下に補助容量線が配置された構成について説明したが、副画素電極ＰＢの直下には、ゲート配線が配置されても良い。また、補助容量線の配置位置は画素の略中央でなくても良いし、ゲート配線の配置位置は画素の上側端部あるいは下側端部でなくてもよい。
【００９０】
上記の例では、画素電極ＰＥが主画素電極ＰＡ及び副画素電極ＰＢを備えた場合について説明したが、画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続可能であれば、副画素電極ＰＢを備えていなくても良い。
【００９１】
上記の例では、主画素電極ＰＡの延出方向が第２方向Ｙである場合について説明したが、主画素電極ＰＡは第１方向Ｘに沿って延出していても良い。この場合には、主共通電極ＣＡの延出方向は第１方向Ｘとなる。また、この場合、上記の例と同様に第１方向Ｘに沿った第１配線がゲート配線Ｇであれば、主共通電極ＣＡはゲート配線Ｇと対向するが、第１方向Ｘに沿った第１配線がソース配線Ｓであり第２方向Ｙに沿った第２配線がゲート配線Ｇであれば、主共通電極ＣＡはソース配線Ｓと対向する。
【００９２】
上記の例では、主画素電極ＰＡを含む画素電極ＰＥに対して、この主画素電極ＰＡの両側に位置する主共通電極ＣＡを含む共通電極ＣＥを設けた場合について説明したが、主共通電極ＣＡを含む共通電極ＣＥに対して、この主共通電極ＣＡの両側に位置する主画素電極ＰＡを含む画素電極ＰＥを設けても良い。
【００９３】
上記の例では、共通電極ＣＥは対向基板に主共通電極ＣＡを備えた構成について説明したが、この例に限らない。例えば、共通電極ＣＥは、上記の主共通電極ＣＡに加えて、対向基板ＣＴに備えられゲート配線Ｇや補助容量線Ｃと対向する副共通電極を備えていても良い。この副共通電極は、第１方向Ｘに沿って延出し、主共通電極ＣＡと一体的あるいは連続的に形成される。
【００９４】
以上説明したように、本実施形態によれば、製造歩留まりを改善することが可能な液晶表示装置を提供することが可能となる。
【００９５】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＣＥ…共通電極
ＳＥ…シールド電極
ＴＡ…給電パッド ＴＢ…除電パッド
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ１１…電極パッド
ＣＤＡ、ＣＤＢ…導電部材
【特許請求の範囲】
【請求項１】
アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、
アクティブエリアにおいて前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
前記給電パッドと前記共通電極とを電気的に接続する第１導電部材と、
前記除電パッドと前記シールド電極とを電気的に接続する第２導電部材と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記第１パッド、前記第２パッド、及び、前記第３パッドは、それぞれ略同等のパッド幅を有し、
前記第２パッド間隔は、前記パッド幅以上の長さであることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１基板は、さらに、前記第１パッドに接続された第１接続配線と、前記第１接続配線に隣接して第１配線間隔で配置され前記第２パッドに接続された第２接続配線と、前記第２接続配線に隣接して第１配線間隔よりも大きな第２配線間隔で配置され前記第３パッドに接続された第３接続配線と、を備えたことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１基板は、さらに、前記第２パッドとの間で前記第１パッドを挟むように第１パッド間隔よりも大きな第３パッド間隔で配置された第４パッドを備えたことを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記シールド電極は、アクティブエリアの略全体に亘って配置されたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
アクティブエリアに配置された画素電極及び前記画素電極から離間した第１共通電極と、アクティブエリア外に配置され前記第１共通電極と電気的に接続された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、
アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
前記除電パッドと前記シールド電極とを電気的に接続する導電部材と、
を備えたことを特徴とする液晶表示装置。
【請求項７】
前記第２基板は、さらに、帯状の前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともに前記第１共通電極と電気的に接続された第２共通電極を備えたことを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記第１基板は、さらに、ゲート配線及びソース配線を備え、
前記第１共通電極は、前記ゲート配線及び前記ソース配線と対向することを特徴とする請求項７に記載の液晶表示装置。
【請求項１】
アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、
アクティブエリアにおいて前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
前記給電パッドと前記共通電極とを電気的に接続する第１導電部材と、
前記除電パッドと前記シールド電極とを電気的に接続する第２導電部材と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記第１パッド、前記第２パッド、及び、前記第３パッドは、それぞれ略同等のパッド幅を有し、
前記第２パッド間隔は、前記パッド幅以上の長さであることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１基板は、さらに、前記第１パッドに接続された第１接続配線と、前記第１接続配線に隣接して第１配線間隔で配置され前記第２パッドに接続された第２接続配線と、前記第２接続配線に隣接して第１配線間隔よりも大きな第２配線間隔で配置され前記第３パッドに接続された第３接続配線と、を備えたことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１基板は、さらに、前記第２パッドとの間で前記第１パッドを挟むように第１パッド間隔よりも大きな第３パッド間隔で配置された第４パッドを備えたことを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記シールド電極は、アクティブエリアの略全体に亘って配置されたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
アクティブエリアに配置された画素電極及び前記画素電極から離間した第１共通電極と、アクティブエリア外に配置され前記第１共通電極と電気的に接続された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第１パッド、前記第１パッドに隣接して第１パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第２パッド、及び、前記第２パッドに隣接して第１パッド間隔よりも大きな第２パッド間隔で配置された第３パッドと、を備えた第１基板と、
アクティブエリアに対応して配置されたシールド電極と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
前記除電パッドと前記シールド電極とを電気的に接続する導電部材と、
を備えたことを特徴とする液晶表示装置。
【請求項７】
前記第２基板は、さらに、帯状の前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともに前記第１共通電極と電気的に接続された第２共通電極を備えたことを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記第１基板は、さらに、ゲート配線及びソース配線を備え、
前記第１共通電極は、前記ゲート配線及び前記ソース配線と対向することを特徴とする請求項７に記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−４４８７６（Ｐ２０１３−４４８７６Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８１５８９（Ｐ２０１１−１８１５８９）
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２３日（２０１１．８．２３）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
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