画像センサおよびその画像読み出し方法
【課題】特定の画素領域の読み出し方向に依存せず、同一の画素数であれば特定の画素領域の形状や向き等にかかわらず同一の読み出し時間を確保することが可能であると共に、完全な非破壊読み出しを可能とする画像センサを提供する。
【解決手段】本発明に係る画像センサは、受光素子を有する複数の画素が面状に配列された画像センサにおいて、複数の画素から出力される画素信号を画素毎にＡ／Ｄ変換する前記複数の画素と同数のＡ／Ｄ変換器と、Ａ／Ｄ変換器によって変換されたデジタル画素信号を画素毎に記憶する前記複数の画素と同数のメモリとを備え、面状の配列の座標を任意に指定しメモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする。
【解決手段】本発明に係る画像センサは、受光素子を有する複数の画素が面状に配列された画像センサにおいて、複数の画素から出力される画素信号を画素毎にＡ／Ｄ変換する前記複数の画素と同数のＡ／Ｄ変換器と、Ａ／Ｄ変換器によって変換されたデジタル画素信号を画素毎に記憶する前記複数の画素と同数のメモリとを備え、面状の配列の座標を任意に指定しメモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像センサおよびその画像読み出し方法に係り、特に、画素単位にランダムアクセス可能な画像センサおよびその画像読み出し方法に関する。
【背景技術】
【０００２】
今日、画像センサを用いた撮像装置やカメラは、民生用、産業用を問わず多種多様な形態でその応用分野を広めつつある。
【０００３】
固体画像センサには、画像センサに用いられている固体撮像素子としてＣＣＤを用いたＣＣＤ画像センサとＣＭＯＳを用いたＣＭＯＳ画像センサがある。
【０００４】
ＣＣＤ画像センサは、フォトダイオード等の受光素子に蓄積された電荷をバケツリレーのように順次読み出していく構成であり、雑音の発生が少なく高画質が得られるといった観点から今日でもデジタルカメラ等に広く用いられている。
【０００５】
一方、ＣＭＯＳ画像センサは、当初ＣＣＤ画像センサに比べて雑音の発生が多く、画質の点でＣＣＤ画像センサに比べてやや劣るとされていた。このため、一般的な応用分野においてはＣＣＤ画像センサに比べて普及が遅れていた。
【０００６】
しかしながら、ＣＭＯＳ画像センサの低雑音化技術の進捗に伴って、ＣＣＤ画像センサの画質と同等或いはＣＣＤ画像センサを凌駕するものも出現するに至ってきている。このため、ＣＭＯＳ画像センサが有する画質以外の種々の利点が注目されてきている。
【０００７】
第１の利点は、ＣＭＯＳ画像センサはＣＣＤ画像センサに比べて消費電力が少ない点にある。このため、バッテリを用いた携帯用の機器に応用する場合に有利となる。
【０００８】
第２の利点は、ＣＭＯＳ画像センサの製造に係るプロセス技術が、ＣＭＯＳメモリ等の需要の大きな素子のプロセス技術と共通しており汎用性の高い技術である点にある。このため、開発・設計の共通化や製造設備の共用化が可能であり、低コスト化が期待できる。
【０００９】
第３の利点は、全画素領域の内、特定の部分画素領域や特定の画素単体をランダムアクセス可能な点である。ＣＣＤ画像センサの場合は受光素子に蓄積した電荷を順次バケツリレーのように読み出す方式であるため、特定の部分画素領域や特定の画素単体に対してランダムアクセスすることは原理的に困難である。これに対して、ＣＭＯＳ画像センサは、二次元配列のＸ座標とＹ座標をそれぞれ独立に指定し、指定された座標に相当する画素単体の受光量を読み出す方式である。このため、全画素領域の内、特定の部分画素領域や特定の画素単体を読み出すことが原理的に可能である。
【００１０】
民生用のデジタルカメラ等の応用分野においては、予め表示画面の大きさは定型化されており所定の同一の画素領域を順次読み出して画像を生成する方式であるため、各画素に対してランダムアクセスが必要となる場合はほとんどない。
【００１１】
一方、産業用の撮像装置等においては、例えば超高速・高解像度を実現するためや、特殊な画像処理のために画素に対するランダムアクセス機能が必要となってくる場合がしばしばある。
【００１２】
例えば、特許文献１は、画像の特徴量を表示する撮像カメラ装置において、高空間解像度と高速リアルタイム性を両立させる技術について開示しており、この中では画像のフレーム毎にランダムアクセス可能なＣＭＯＳ画像センサを用いている（特許文献１の段落［００２１］等参照）。
【００１３】
また、特許文献２には、撮像素子の各画素に１対１に対応したメモリ回路を備え、このメモリ回路に記憶された２値データに基づいて撮像素子の画素データの読み出しを制御する技術が開示されている。メモリ回路のデータが例えば「１」の時には画素データを読み出し「０」の時には画素データを読み出さないようにすることによって全体として読み出し時間を短縮できるとしている。また、メモリ回路に記憶される２値データ（「１」又は「０」）を任意の２次元面で予め書き込んでおくことによって、「１」に対応する画素データにランダムアクセスして読み出すことが可能としている。
【特許文献１】特開２００３−３１９２６２号公報
【特許文献２】特開平１１−２７５４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、ＣＭＯＳ画像センサは上述したように原理的にはランダムアクセスが可能なデバイスであるが、Ｘ方向（横方向）に列を更新する更新時間とＹ方向（縦方向）に行を更新する更新時間とでは大きく異なることが一般に知られている。
【００１５】
このため、全画素領域（例えば、１０２４素子×１０２４素子の約１００万画素数を備えた正方形領域）の中からランダムアクセス機能によって所定の部分画素領域（例えば、合計１０２４素子の長方形部分画素領域）の画素データを読み出そうとした場合に、横長の長方形領域（Ｘ方向：６４素子、Ｙ方向：１６素子）の画像データと、縦長の長方形領域（Ｘ方向：１６素子、Ｙ方向：６４素子）の画像データとでは同一画素数であっても読み出し時間に大きな差異を生じることになる。
【００１６】
この理由を図８を用いて説明する。図８は、従来のＣＭＯＳ画像センサ４（Ｎ行Ｍ列）の構成を模式的に示したものである。
【００１７】
ＣＭＯＳ画像センサ４の各画素は、光を電荷（画素信号）に変換する受光素子４１、受光素子４１に蓄積された電荷をリセットするためのスイッチ用トランジスタ４２、受光素子４１に生じた画素信号を増幅する増幅用トランジスタ４３、および増幅された画素信号を選択するためのセルスイッチ４４を備えて構成される。
【００１８】
ＣＭＯＳ画像センサ４の特定の画素、例えば画素Ｐｎ，ｍの画素信号を読み出す場合には、まずＹ座標を指定する行選択信号Ｓｒ，ｎに所定の電圧を印可する。この結果、第ｎ行にある画素Ｐｎ，ｍ（ｍ＝１〜Ｍ）の総てのセルスイッチ４４がオンとなり、各画素信号は列読み出し線Ｌｍ（ｍ＝１〜Ｍ）に出力される。
【００１９】
次に、Ｘ座標を指定する列選択信号Ｓｃ，ｍに所定の電圧を印可する。この結果、第ｍ列の列スイッチ４６のみがオンとなり、特定の単独画素Ｐｎ，ｍの画素信号が出力線Ｌｏｕｔに出力されることになる。
【００２０】
ＣＭＯＳ画像センサ４の所定の部分領域の画素信号を読み出す場合には、列選択信号および行選択信号に順次所定の電圧を印加していくことで所定の形状をなす部分領域の画素信号を連続的に読み出すことができる。
【００２１】
例えばＹ座標として第ｎ１行から第ｎ２行まで、Ｘ座標として第ｍ１列から第ｍ２列までの矩形状部分領域の画素信号を読み出す場合には、行選択信号Ｓｒ，ｎ１に電圧を印加した状態で、列選択信号Ｓｃ，ｍ１から列選択信号Ｓｃ，ｍ２まで順次切り換えて電圧を印可していく。この結果、第ｎ１行の画素信号が第ｍ１列から第ｍ２列まで行方向に読み出される。第ｎ１行の画素信号の読み出しが終了すると第ｎ１＋１行方向の画素信号を読み出していく。以下同様にして第ｎ２行まで順次画素信号を読み出すことで所定の部分領域の画素信号を読み出すことができる。
【００２２】
ところで、ＣＭＯＳ画像センサ４内に設けられる列読み出し線Ｌｍ（ｍ＝１〜Ｍ）や出力線Ｌｏｕｔは一定の伝送抵抗や伝送容量を有している。このため、これらの伝送線を介して信号を伝達する際には、抵抗成分や容量成分に起因する遅延時間を考慮する必要がある。
【００２３】
特に、列読み出し線Ｌｍ（ｍ＝１〜Ｍ）は、セルスイッチ４４を介して各画素に直接接続されており、これらの伝送線を駆動する駆動電流が小さいため、画素信号を正確に伝達させるためには遅延時間を十分考慮してセルスイッチ４４の切換時間を設定する必要がある。このため、行選択信号を用いてセルスイッチ４４を切り換え、画素を列方向（Ｙ方向）に切り換える更新時間（アクセススピード）は比較的長く設定せざるをえない。
【００２４】
例えば、画素数が１０２４×１０２４のＣＭＯＳ画像センサ４の従来例では、Ｙ方向の更新時間（アクセススピード）は、約４００ｎｓｅｃ程度となる。
【００２５】
一方、図８に示したようにＣＭＯＳ画像センサ４は、列読み出し線Ｌｍ（ｍ＝１〜Ｍ）と出力線Ｌｏｕｔとの間に、列スイッチ４６と共に高速駆動用増幅器４５を設けた構成となっている。このため、高速駆動用増幅器４５によって出力線Ｌｏｕｔを駆動する駆動電流を十分確保することが可能となり、列スイッチ４６の切り換え時間は短く設定することができる。この結果、列選択信号を用いて列スイッチ４６を切り換え、画素を行方向（Ｘ方向）に切り換える更新時間（アクセススピード）は短く設定することが可能となる。
【００２６】
例えば、画素数が１０２４×１０２４のＣＭＯＳ画像センサ４の従来例では、Ｘ方向の更新時間（アクセススピード）は、約２０ｎｓ程度となる。
【００２７】
この結果、図９（ａ）に示したように、例えば１０２４×１０２４のＣＭＯＳ画像センサ４から横長の長方形部分領域（Ｘ方向：６４素子、Ｙ方向：１６素子、画素数１０２４）の画素信号をＸ方向に走査して読み出す場合の読み出し時間は、１行当たりのＸ方向の読み出し時間（約２０ｎ×６４）とＹ方向の更新時間（約４００ｎｓ）との合計値に行数（１６）を乗じた値、即ち約２６．９μｓとなる。
【００２８】
これに対して、同じＣＭＯＳ画像センサ４から図９（ｂ）に図示した縦長の長方形部分領域（Ｘ方向：１６素子、Ｙ方向：６４素子、画素数１０２４）の画素信号をＸ方向に走査して読み出す場合の読み出し時間は、１行当たりのＸ方向の読み出し時間（約２０ｎ×１６）とＹ方向の更新時間（約４００ｎｓ）との合計値に行数（６４）を乗じた値、即ち約４６．１μｓとなる。
【００２９】
また、同じ縦長の長方形部分領域（Ｘ方向：１６素子、Ｙ方向：６４素子、画素数１０２４）の画素信号を読み出す場合であっても図９（ｃ）に示したようにＹ方向に走査して読み出す場合には読み出し時間が大きく異なってくる。Ｙ方向に走査して読み出す場合の読み出し時間は、１列当たりのＹ方向の読み出し時間（約４００ｎｓ×６４）とＸ方向の更新時間（約２０ｎｓ）との合計値に列数（１６）を乗じた値、即ち約４０９．９μｓとなる。
【００３０】
このように、従来のＣＭＯＳ画像センサにおいては、同一画素数であっても、読み出す部分画素領域の形状又は向き、或いは読み出しの走査方向によって読み出し時間に大きな差異が生じることになる。
【００３１】
この結果、特許文献１が開示する撮像カメラ装置のように、全画素領域の中から特定の部分画素領域の大きさや回転角をフレーム毎に変更しながら抽出するシステム（特許文献１の図４参照。）においては、フレーム毎に画像データの読み出し時間が異なることになり、システムタイミング設計上大きな制約となる他、システム性能（高速リアルタイム性）を損なう結果ともなる。
【００３２】
特許文献２が開示する技術は、座標の指定に要する時間を短縮することは可能であるものの、前述したＸ方向とＹ方向の更新時間の差異を均一化するものではない。
【００３３】
また、特許文献１が開示する撮像カメラ装置においては、同一フレーム内において、同一画素に複数回アクセスする場合があるが、この際にはＣＭＯＳ画像センサの非破壊読み出し性が求められる。従来のＣＭＯＳ画像センサは、フォトダイオードのような受光素子の周辺回路はアナログ回路で構成されているため、受光素子に蓄積された電荷は時間と共に徐々に変化し完全な非破壊性を実現することは困難である。
【００３４】
本発明は、上記事情に鑑みてなされたもので、特定の画素領域の読み出し方向に依存せず、同一の画素数であれば特定の画素領域の形状や向き等にかかわらず同一の読み出し時間を確保することが可能であると共に、完全な非破壊読み出しを可能とする画像センサおよびその画像読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明に係る画像センサは、上記課題を解決するため、請求項１に記載したように、受光素子を有する複数の画素が面状に配列された画像センサにおいて、複数の画素から出力される画素信号を画素毎にＡ／Ｄ変換する前記複数の画素と同数のＡ／Ｄ変換器と、Ａ／Ｄ変換器によって変換されたデジタル画素信号を画素毎に記憶する前記複数の画素と同数のメモリとを備え、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする。
【００３６】
また、本発明に係る画像センサは、上記課題を解決するため、請求項５に記載したように、受光素子を有する複数の画素が面状に配列された画像センサにおいて、複数の画素を所定数のグループに分割し、グループ内の複数の画素から順次出力される画素信号を前記グループ毎に順次Ａ／Ｄ変換する前記グループの数と同数のＡ／Ｄ変換器と、Ａ／Ｄ変換器によって変換されたデジタル画素信号を前記グループ毎に分割して記憶する前記グループの数と同数のメモリとを備え、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする。
【００３７】
また、本発明に係る画像センサの画像読み出し方法は、上記課題を解決するため、請求項１１に記載したように、受光素子を有する複数の画素が面状に配列された画像センサの画像読み出し方法において、複数の画素から出力される画素信号を画素毎に並列にＡ／Ｄ変換し、Ａ／Ｄ変換された前記デジタル画素信号を画素毎に並列にメモリに記憶し、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする。
【００３８】
また、本発明に係る画像センサの画像読み出し方法は、上記課題を解決するため、請求項１２に記載したように、受光素子を有する複数の画素が所定数のグループに分割されて面状に配列された画像センサの画像読み出し方法において、グループ内の複数の画素から画素信号を順次出力し、グループから順次出力される画素信号をグループ毎に並列にＡ／Ｄ変換し、Ａ／Ｄ変換された前記デジタル画素信号を前記グループ毎に並列にメモリに分割して記憶し、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする。
【発明の効果】
【００３９】
本発明に係る画像センサおよびその画像読み出し方法によれば、画素領域の読み出し方向に依存せず、同一の画素数であれば特定の画素領域の形状や向き等にかかわらず同一の読み出し時間を確保することが可能であると共に、完全な非破壊読み出しを可能とする。
【発明を実施するための最良の形態】
【００４０】
本発明に係る画像センサおよびその画像読み出し方法の実施形態について添付図面を参照して説明する。
【００４１】
（１）第１の実施形態
図１は、本発明に係る画像センサ１の第１の実施形態における構成例を示した図である。
【００４２】
画像センサ１は、画素ユニットＰがＸ方向にＭ列、Ｙ方向にＮ行面状に配列されて構成され、合計ＭＮ個の画素ユニットＰ（Ｐ(n,m)、ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）を備えている。
【００４３】
図１では、説明の便宜上、ＭＮ個の画素ユニットＰのうち、第ｎ行第ｍ列の画素ユニットＰ(n,m)、第ｎ行第ｍ＋１列の画素ユニットＰ(n,m+1)、第ｎ＋１行第ｍ列の画素ユニットＰ(n+1,m)、および第ｎ＋１行第ｍ＋１列の画素ユニットＰ(n+1,m+1)の４個の画素ユニットＰだけを図示している。
【００４４】
各画素ユニットＰは、光を画素信号に変換する画素１１と、画素１１から出力されるアナログ信号の画素信号をデジタル信号に変換するＡ／Ｄ変換器１２と、デジタル信号に変換された画素信号を記憶するメモリ１３とを備えて構成される。
【００４５】
Ａ／Ｄ変換器１２とメモリ１３は、画素１１と１対１に対応しており、画像センサ１全体ではそれぞれ画素１１と同数のＭＮ個を備えて構成される。
【００４６】
また、Ａ／Ｄ変換器１２とメモリ１３は、物理的に画素１１に隣接して配置される。
【００４７】
画素１１は、フォトダイオード等で構成され光を電気信号に変換する受光素子１４と、受光素子１４に蓄積される電荷を例えばフレームタイム（画像更新周期）毎にリセットするためのスイッチ用トランジスタ１５と、受光素子１４の電気信号を増幅しアナログ信号の画素信号として出力する増幅用トランジスタ１６とを備えている。
【００４８】
各画素ユニットＰのメモリ１３の出力は、同一の列を貫く列バスＢｍ（ｍ＝１〜Ｍ）に接続され、各列バスＢｍ（ｍ＝１〜Ｍ）は、列スイッチ１７を介して出力バスＢoutに接続される。画像センサ１の画素信号は、出力バスＢoutを介して外部に取り出される。
【００４９】
他方、画像センサ１は、各画素ユニットＰに対する制御信号を生成する制御部１０を備えている。制御部１０で生成する制御信号には、受光素子１４をリセットするためのピクセルリセット信号、画素信号をＡ／Ｄ変換しメモリ１３に記憶させるための書込信号、座標を指定しメモリ１３に記憶された画素信号を読み出すための行読出信号および列読出信号等が含まれる。
【００５０】
これらの制御信号のうち、ピクセルリセット信号および書込信号は、制御部１０から総ての画素ユニットＰに共通の信号を分配して接続され、各画素ユニットＰ内では、ピクセルリセット信号はスイッチ用トランジスタ１５のゲートに、また書込信号はＡ／Ｄ変換器１２とメモリ１３とに接続される。
【００５１】
一方、行読出信号は、行毎に独立した行読出信号Ｒr,n（ｎ＝１〜Ｎ）として、それぞれ対応する行の画素ユニットＰのメモリ１３に接続される。
【００５２】
また、列読出信号は、列毎に独立した列読出信号Ｒc,m（ｍ＝１〜Ｍ）として、それぞれ対応する列の列スイッチ１７に接続される。
【００５３】
上記のように構成された画像センサ１の動作について説明する。
【００５４】
図２は、画像センサ１のタイミングチャートを示したものである。ピクセルリセット信号は、フレームタイムＴｆ毎に周期的に制御部１０で生成される。このピクセルリセット信号は総ての画素ユニットＰに共通に配信され、各画素ユニットＰ内の受光素子１４に蓄積された電荷が一斉にリセットされる。ピクセルリセット信号によってフレームタイムＴｆ毎に画像が更新されることになる。
【００５５】
ピクセルリセット信号によってリセットされた後に、各画素ユニットＰ内の受光素子１４には新たな画素信号が蓄積（露光）される。所定の露光時間Ｔｅが経過した後、制御部１０から書込信号が総ての画素ユニットＰに共通に配信される。各画素ユニットＰ内のＡ／Ｄ変換器１２は、画素１１から出力されるアナログ量の画素信号を書込信号に基づいてデジタル量に変換する。
【００５６】
さらに、各画素ユニットＰ内のメモリ１３は、デジタル量に変換された画素信号を書込信号に基づいて記憶する。この結果、メモリ１３には各画素ユニットＰ毎に、画素信号が書込信号に基づいて一斉に記憶される。
【００５７】
次に、制御部１０は、行読出信号および列読出信号を用いて画素ユニットＰの行と列、即ち座標を指定して該当する座標の画素ユニットＰの画素信号を読み出す。例えば、画素ユニットＰ(n,m)の画素信号を読み出す場合には、行読出信号Ｒr,nと列読出信号Ｒc,mとをオンとすることで、画素ユニットＰ(n,m)の画素信号が列バスＢｍを介して出力バスＢoutに出力される。
【００５８】
引き続き画素ユニットＰ(n+1,m)の画素信号を読み出す場合には、行読出信号Ｒr,n+1と列読出信号Ｒc,mをオンとすることで、画素ユニットＰ(n+1,m)の画素信号が列バスＢｍを介して出力バスＢoutに出力される。
【００５９】
このように、読み出し時間Ｔｒの間に、行読出信号および列読出信号を順次更新することによって画像センサ１内の任意の画素ユニットＰの画素信号を順次読み出すことができる。
【００６０】
メモリ１３は種々の形態で構成することが可能であるが、ＳＲＡＭ（Static Random Access Memory）で構成することが好ましい。この理由は、ＳＲＡＭは例えばＤＲＡＭに比べて高速な書込読み出しが可能である他、Ｘ座標とＹ座標とでアクセスタイムが均一であり、複数の画素信号を読み出す際に読み出し順序に依存せず、同一の画素数であれば常に一定の読み出し時間で読み出すことが可能であるためである。
【００６１】
従来の画像センサにおいては、図８に示したように、画素信号を列読み出し線Ｌｍおよび出力線Ｌoutを介してアナログ信号の形態で出力する形態であった。このため、アナログ信号の波形を維持するためには伝達線の遅延時間や送信元の駆動能力を考慮して読み出し時間を設定する必要があり、読み出し時間の短縮には一定の限界があった。
【００６２】
さらに、一般的には、列読み出し線Ｌｍを介して画素信号を各画素から列方向（Ｙ方向）に駆動する能力は低く、行方向（Ｘ方向）では列読み出し線Ｌｍの端部に設けられた高速駆動用増幅器４５の効果によって駆動能力は高い。このため、画素をＹ方向に更新する更新時間は長くなり、Ｘ方向に更新する場合とでは更新時間に大きな差が生じることとなり、同一の画素数であっても、読み出す画素領域の形状や向き、或いは読み出し方向によって読み出し時間が大きく異なっていた。
【００６３】
これに対して、第１の実施形態に係る画像センサ１によれば、画素ユニットＰ毎に画素信号をデジタル信号に変換し、さらに画素ユニットＰ毎にメモリ１３に記憶する形態としている。そしてメモリ１３に記憶されたデジタル信号を列バスＢｍおよび出力バスＢoutを介して読み出す形態としている。
【００６４】
このため、従来の画像センサのようにアナログ信号の波形の維持を考慮する必要がなく、高速で「０」、「１」のデジタル信号を転送することが可能となる。さらに、メモリ１３としてＳＲＡＭを用いれば、Ｘ方向の更新時間とＹ方向の更新時間は同一に設定できるため、同一画素数であれば、読み出す画素領域の形状や向き、或いは読み出し方向に関わらず常に一定の読み出し時間を実現することが可能となる。
【００６５】
換言すれば、第１の実施形態に係る画像センサ１は、画素信号の読み出しに関して一般的なＳＲＡＭと全く同様な完全ランダムアクセスが可能となる。
【００６６】
さらに、第１の実施形態に係る画像センサ１によれば、完全な非破壊読み出しが実現できる。従来の画像センサ４では受光素子１４の周辺回路はアナログ回路で形成されているため、例えば、同一フレームタイムＴｆ内で同一の画素に複数回アクセスするような場合、アクセス毎の完全な同一性は確保できず、若干の変動を許容せざるを得なかった。
【００６７】
これに対して、第１の実施形態に係る画像センサ１によれば、一旦メモリ１３に画素信号が記憶された後には画素信号が書き換えられない限り何度でも全く同一の画素信号を読み出すことが可能であり、完全な非破壊読み出しが実現できる。
【００６８】
図３は、第１の実施形態に係る画像センサ１を用いて、全くランダムな位置にある画素ユニットＰにアクセスする際のタイミングチャートを示したものである。
【００６９】
第１の実施形態に係る画像センサ１によれば、画素ユニットＰの座標が、ＰＡ、ＰＢ、ＰＣのようにＹ座標が同一でＸ座標が連続的に更新される場合であっても、また、ＰＣからＰＤ或いはＰＥからＰＦのようにＸ座標、Ｙ座標ともに離散的にランダムに変化する場合であっても、一定の処理遅れＴｄを維持して読み出しクロック信号の周期に同期して画素信号が読み出され、完全なランダムアクセス性が実現できる。
【００７０】
図４は、全画素領域（Ｍ×Ｎ）の中から、長方形の部分画素領域（ｍ×ｎ）の画素信号をフレーム毎に向きを回転させながら読み出す状況を示したものである。
【００７１】
産業用等の特殊な画像カメラにおいては、高解像度を維持しつつ超高速撮影を可能とする画像センサが求められる場合がある。このような場合、例えば全画素数を１０２４×１０２４の高解像度とし、全画素をフレームタイム１ｍｓ（毎秒１０００回の更新周期）程度の超高速で更新することは画像データの伝送速度や画像処理速度の点から近い将来の技術をもってしても容易ではない。
【００７２】
そこで、通常の速度での撮影、例えばフレームタイム３３ｍｓ（毎秒約３０回の更新周期）で撮影する場合には全画素数（１０２４×１０２４）を更新させ、超高速で撮影する場合には部分画素領域（例えば１２８×２５６）の画素のみを読み出して超高速で更新するといった手法が考えられる。
【００７３】
この際、産業用カメラ等では、回転、移動、拡大、縮小（以下回転等と呼ぶ）するような対象物を常に一定の向き、大きさで撮像する要望がある。
【００７４】
特許文献１が開示する技術は、このような要望に答えるもので、回転等する対象物の特徴量を抽出し、フィードバック技術に基づくトラッキングによって対象物を含む部分画素領域のみを一定の位置、向き、大きさに変換しつつ読み出すことを可能としている。即ち、一定の位置、向き、大きさを有する部分画素領域の画素信号を読み出した後に対象物に対して回転等の変換を施すのではなく、画素信号の読み出しの座標自体を予め逆アフィン変換等によって算出しておき、この算出された座標によって部分画素領域の画素信号を読み出すことにより、読み出した時点で回転等の変換が施された画像が得られることになる。このため、画像処理時間が全体として短縮され、超高速撮影に大きな効果が期待される。
【００７５】
特許文献１が開示する技術では、図４に示したように、フレームタイム毎に異なる形状や向きの部分画素領域を読み出す必要がある（図４は、向きのみが変化する例を示している）。この際、部分画素領域の形状や向きによって画素信号の読み出し時間がフレームタイム毎に異なると画像センサの出力を適切な処理タイミングで画像処理することが困難となる。また、フレームタイム毎に画素信号の読み出し時間が異なる場合には、結局は読み出し時間が最も長くなる場合を想定してシステムタイミングを構築せざるを得なくなり、せっかくの超高速カメラの実力を発揮できないことになる。
【００７６】
第１の実施形態に係る画像センサ１によれば、部分画素領域の形状、向き、或いは読み出し方向が異なったとしても、画素数が変化しない限り常に同一の読み出し時間で画素信号を読み出すことが可能であるため、特許文献１が開示する技術に好適な画像センサ１を提供することができる。
【００７７】
図１に示した画素１１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いて形成することができるが、Ａ／Ｄ変換器１２、メモリ１３、列スイッチ１７、制御部１０を構成するロジック回路等も同様にＣＭＯＳを用いて形成することが可能である。このため、画像センサ１全体を１つのＣＭＯＳチップ上に形成することが可能となり、小型高集積、低消費電力の画像センサ１を低コストで実現することが可能となる。
【００７８】
また、ＣＭＯＳを用いたプロセス技術は各種ロジック回路やメモリ回路として広く普及しており、新たに特殊なプロセス技術を開発することなく既存のプロセス技術を利用することができるため、開発リスクが少なく低コスト化に寄与する。
【００７９】
なお、図１に示した画像センサ１では制御部１０を含めた構成としているが、実装上の効率等の観点から、制御部１０を分離し画像センサ１の外部に設ける形態としてもよい。
【００８０】
（２）第２の実施形態
図５は、本発明に係る画像センサ２の第２の実施形態における構成例を示したものである。
【００８１】
第２の実施形態に係る画像センサ２と第１の実施形態に係る画像センサ１との主な相違点は、第１の実施形態に係る画像センサ１が画素ユニットＰ毎にＡ／Ｄ変換器１２およびメモリ１３を設ける構成としているのに対して、第２の実施形態に係る画像センサ２においては、画素ユニットＰを列毎にグループ化し、グループ毎にＡ／Ｄ変換器２２およびメモリ２３を設ける構成としている点である。
【００８２】
グループ化は行毎に行っても良い。いずれのグループ化であっても基本的な構成や動作は異なることはない。本説明では列毎にグループ化した実施形態で説明する。
【００８３】
第１の実施形態に係る画像センサ１は、画素１１に隣接してＡ／Ｄ変換器１２およびメモリ２３を配設する構成としている。このため、画素１１の受光面積を従来のＣＭＯＳ画像センサと同様に維持するためには集積度の高いＣＭＯＳプロセスが必要となる。しかしながら、近年のＣＭＯＳ微細プロセス技術の進歩は著しく、近い将来には十分実現可能な範囲である。
【００８４】
他方、現状のＣＭＯＳプロセスを利用する場合には、画素１１に隣接してＡ／Ｄ変換器１２およびメモリ１３を配設する構成にすると、画素１１の受光面積を縮小せざるを得なくなる可能性がある。この結果、画素１１の受光量が減少する。また、画素１１の受光面積を維持した場合にはＣＭＯＳチップの面積（画素アレイ領域２ａの面積）を大きくせざるを得ず、この場合にはレンズ系等の光学系の大型化等が別途必要となる。
【００８５】
第２の実施形態に係る画像センサ２では、画素２１とＡ／Ｄ変換器２２およびメモリ２３とを物理的に分離して配置する構成としている。この結果、現状のＣＭＯＳプロセス技術を用いたとしても画素２１の受光面積の減少や画素アレイ領域２ａの面積の拡大をすることなく画像センサ２を実現することが可能となる。
【００８６】
第２の実施形態に係る画像センサ２の構成と動作について、第１の実施形態に係る画像センサ１と異なっている点を中心に説明する。
【００８７】
第２の実施形態に係る画素２１では、受光素子２４と増幅用トランジスタ２６のゲートとの間に、電荷転送用スイッチ２７と電荷保持用キャパシタ２８を備えた構成としている。また、電荷保持用キャパシタ２８には、キャパシタリセット用スイッチ２８ａが接続されている。
【００８８】
増幅用トランジスタ２６の出力は、セルスイッチ２９を介して列読み出し線Ｌｍ（ｍ＝１〜Ｍ）に接続される。
【００８９】
各列読み出し線Ｌｍ（ｍ＝１〜Ｍ）は、画素アレイ領域２ａの一端において、Ａ／Ｄ変換器２２に接続される。各Ａ／Ｄ変換器２２は列毎に設けられており、実装上は、例えば画素アレイ領域２ａの外周部のＡ／Ｄ変換器領域２ｂに配列される。
【００９０】
メモリ２３もＡ／Ｄ変換器２２と同様に列毎に設けられ、メモリ２３にはＡ／Ｄ変換器２２の出力が接続される。各メモリ２３は、実装上は、例えばＡ／Ｄ変換器領域２ｂに隣接したメモリ領域２ｃに配列される。
【００９１】
画像センサ２に設けられる制御部２０では、各種制御信号を生成する。これらの制御信号のうち、ピクセルリセット信号およびピクセル転送信号は制御部２０から総ての画素ユニットＰ（Ｐ(n,m)、ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）に共通の信号を分配して接続され、各画素ユニットＰ内では、ピクセルリセット信号はスイッチ用トランジスタ２５のゲートに、また、ピクセル転送信号は電荷転送用スイッチ２７に接続される。
【００９２】
一方、行選択信号は、行毎に独立した行選択信号Ｒn（ｎ＝１〜Ｎ）として、それぞれ対応する行の画素ユニットＰのセルスイッチ２９に接続される。
【００９３】
また、書込信号は列毎に設けられたＡ／Ｄ変換器２２およびメモリ２３にそれぞれ分配して接続される。
【００９４】
この他、制御部２０からはＳＲＡＭ読み出しアドレス信号やＳＲＡＭ制御信号が各メモリ２３に対して接続され、さらに各メモリ２３の出力は出力バスＢoutに接続される。
【００９５】
上記のように構成された画像センサ２の動作について説明する。
【００９６】
図６は、画像センサ２のタイミングチャートを示したものである。
【００９７】
ピクセルリセット信号は、第１の実施形態に係る画像センサ１と同様に、フレームタイムＴｆ毎に制御部２０で周期的に生成され、各画素ユニットＰ内の受光素子２４に蓄積された電荷が一斉にリセットされる。ピクセルリセット信号によってフレームタイムＴｆ毎に画像が更新されることになる。
【００９８】
ピクセルリセット信号によってリセットされた後に、各画素ユニットＰ内の受光素子２４には新たな画素信号が蓄積（露光）される。所定の露光時間Ｔｅが経過する直前に、制御部２０からキャパシタリセット用信号が総ての画素ユニットＰに共通に配信され、キャパシタリセット用スイッチ２８ａがオンになることによって電荷保持用キャパシタ２８がリセットされる。これによって、電荷保持用キャパシタ２８に蓄積されていた１つ前のフレームの画素情報が消去される。その後、制御部２０からピクセル転送信号が総ての画素ユニットＰに共通に配信される。ピクセル転送信号によって電荷転送用スイッチ２７がオンとなり、新たなフレームの画素信号は電荷保持用キャパシタ２８に一斉に転送される。
【００９９】
さらにこの後、制御部２０から行選択信号が第１行から第Ｎ行まで順次出力される。この結果、電荷保持用キャパシタ２８に蓄積されている画素信号は、第１行から第Ｎ行まで順次各列読み出し線Ｌｍ（ｍ＝１〜Ｍ）に出力されることになる。
【０１００】
他方、制御部２０からは、行選択信号に同期してＡ／Ｄ変換器２２およびメモリ２３に対して書込信号が出力され、列読み出し線Ｌｍ（ｍ＝１〜Ｍ）から出力される画素信号は順次Ａ／Ｄ変換され、メモリ２３に記憶される。
【０１０１】
行選択信号が第Ｎ行を選択した時点で、対応する列の総ての行の画素信号がデジタル化されてメモリ２３に記憶される。メモリ２３は各列毎に設けられているため、画像センサ２の総ての画素信号が列毎にグループ化されてメモリ２３に記憶されることになる。メモリ２３への書込は列毎に並列に行われるため、短時間での書込が可能となる。
【０１０２】
続いて、制御部２０から各メモリ２３に対してアドレス（座標）を指定するＳＲＡＭ読み出しアドレス信号とＳＲＡＭ制御信号が出力され、指定されたアドレスの画素信号が出力バスＢoutを介して外部に出力される。
【０１０３】
メモリ２３には、総ての画素信号が列毎にグループ化されて記憶されているが、読み出しに際しては総ての画素信号を読み出す必要はない。
【０１０４】
また、メモリ２３をＳＲＡＭで構成することにより、Ｘ方向、Ｙ方向の読み出し更新時間は均一にすることが可能である。
【０１０５】
従って、画素信号の読み出しに関しては、第１の実施形態に係る画像センサ１と全く同様に図３に例示した完全なランダムアクセス性が実現できる。また、部分画素領域を読み出す場合においては、図４に例示したように、画素数が同一である限り部分画素領域の形状、向き、或いは読み出し方向の如何に関わらず、常に一定の読み出し時間で部分画素領域の画素信号を読み出すことが可能となる。
【０１０６】
また、画像センサ２の総ての構成品、即ち、制御部２０，画素ユニットＰ、Ａ／Ｄ変換器２２およびメモリ２３は、第１の実施形態に係る画像センサ１と同様に、汎用のＣＭＯＳプロセス技術を用いて単一のＣＭＯＳチップ上に形成することが可能であり、小型高集積、低消費電力、低コストといった第１の実施形態と同様の効果を得ることができる。
【０１０７】
なお、第１の実施形態と同様に、制御部２０を画像センサ２の外部に設ける形態であっても良い。
【０１０８】
第２の実施形態に係る画像センサ２によれば、Ａ／Ｄ変換器２２およびメモリ２３を画素アレイ領域２ａの外部に隣接して設ける形態としているため、第１の実施形態の効果に加えて、現状のＣＭＯＳプロセス技術を利用したとしても各画素ユニットＰの受光面積の減少や、画素アレイ面積の拡大をすることがない。また、ＣＭＯＳプロセスの微細化技術の進捗した場合には、同一画素アレイ面積を維持しつつも更なる高解像度化（画素数の増大）が実現できる。
【０１０９】
（３）第３の実施形態
図７は、本発明に係る画像センサ３の第３の実施形態の構成例を示したものである。
【０１１０】
第３の実施形態に係る画像センサ３と第２の実施形態に係る画像センサ２とでは、Ａ／Ｄ変換器２２とメモリ２３の物理的な配置が相違しているものの、基本的な構成や動作については異なるところはない。
【０１１１】
第３の実施形態に係る画像センサ３は、奇数列の画素ユニットＰを担当するＡ／Ｄ変換器２２およびメモリ２３と、偶数列の画素ユニットＰを担当するＡ／Ｄ変換器２２およびメモリ２３とを異なる領域に配置する構成としたものである。
【０１１２】
図７に示した例では、奇数列を担当するＡ／Ｄ変換器２２およびメモリ２３をそれぞれ画素アレイ領域３ａの一端側のＡ／Ｄ変換器領域３ｂ、メモリ領域３ｃに配置し、偶数列を担当するＡ／Ｄ変換器２２およびメモリ２３をそれぞれ画素アレイ領域３ａの他端側のＡ／Ｄ変換器領域３ｄ、メモリ領域３ｅに配置している。
【０１１３】
このように奇数列と偶数列を担当するＡ／Ｄ変換器２２およびメモリ２３を２つに分離して配置することで、列単位のＡ／Ｄ変換器２２およびメモリ２３の実装可能面積を余裕を持って確保することができる。このため、Ａ／Ｄ変換のビット数が多い場合などに特に有効である。
【０１１４】
メモリ２３から画素信号を読み出す際のアドレッシングの方法は特に限定するものではないが、例えば、行アドレス、ブロックアドレス、およびチップセレクト（ＣＳ）信号を用いてメモリ２３のアドレスを指定することができる。
【０１１５】
図７に示した例では、１０２４×１０２４素子の面上の画素アレイを１０２４列のグループに分割し、１６列をひとつのブロックとして全部で６４ブロックをもって構成している。各ブロック内の奇数列或いは偶数列を担当するメモリ２３（ＳＲＡＭ＃１〜＃１６）は、それぞれ１０２４行分の画素信号を記憶している。Ａ／Ｄ変換のビット数を１０ビットとすれば、各メモリ２３（ＳＲＡＭ＃１〜＃１６）には、それぞれ１０２４×１０ビットのデータが記憶されることになる。
【０１１６】
ブロック内のメモリ２３（ＳＲＡＭ＃１〜＃１６）の選択は、チップセレクト信号（ＣＳ１〜ＣＳ１６）を用いて選択することができる。
【０１１７】
上記のようなアドレス構成によって、制御部３０から行アドレス、ブロックアドレス、およびチップセレクト信号を用いてアドレス指定することにより、指定されたアドレスの画素単位の画素信号を出力バスＢoutに出力することができる。
【０１１８】
上記のアドレッシング方法は、第２の実施形態に係る画像センサ２に対しても適用可能なものである。
【０１１９】
なお、本発明は上記の各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【０１２０】
【図１】本発明に係る画像センサの第１の実施形態における構成例を示す図。
【図２】本発明に係る画像センサの第１の実施形態の動作例を示すタイミングチャート。
【図３】本発明に係る画像センサの第１の実施形態の動作を説明する第１の図。
【図４】本発明に係る画像センサの第１の実施形態の動作を説明する第２の図。
【図５】本発明に係る画像センサの第２の実施形態における構成例を示す図。
【図６】本発明に係る画像センサの第２の実施形態の動作例を示すタイミングチャート。
【図７】本発明に係る画像センサの第３の実施形態における構成例を示す図。
【図８】従来のＣＭＯＳ画像センサの構成例を示す図。
【図９】従来のＣＭＯＳ画像センサの読み出し時間を説明する図。
【符号の説明】
【０１２１】
１、２、３ 画像センサ
１ａ、２ａ、３ａ 画素アレイ領域
２ｂ、３ｂ、３ｄ Ａ／Ｄ変換器領域
２ｃ、３ｃ、３ｅ メモリ領域
４ 従来のＣＭＯＳ画像センサ
１０、２０、３０ 制御部
１１、２１ 画素
１２、２２ Ａ／Ｄ変換器
１３、２３ メモリ
１４、２４ 受光素子
１５、２５ スイッチ用トランジスタ
１６、２６ 増幅用トランジスタ
Ｂｍ（ｍ＝１〜Ｍ） 列バス
Ｂout 出力バス
Ｌｍ（ｍ＝１〜Ｍ） 列読み出し線
Ｐ（n,m）（ｎ＝１〜Ｎ、ｍ＝１〜Ｍ） 画素ユニット
【技術分野】
【０００１】
本発明は画像センサおよびその画像読み出し方法に係り、特に、画素単位にランダムアクセス可能な画像センサおよびその画像読み出し方法に関する。
【背景技術】
【０００２】
今日、画像センサを用いた撮像装置やカメラは、民生用、産業用を問わず多種多様な形態でその応用分野を広めつつある。
【０００３】
固体画像センサには、画像センサに用いられている固体撮像素子としてＣＣＤを用いたＣＣＤ画像センサとＣＭＯＳを用いたＣＭＯＳ画像センサがある。
【０００４】
ＣＣＤ画像センサは、フォトダイオード等の受光素子に蓄積された電荷をバケツリレーのように順次読み出していく構成であり、雑音の発生が少なく高画質が得られるといった観点から今日でもデジタルカメラ等に広く用いられている。
【０００５】
一方、ＣＭＯＳ画像センサは、当初ＣＣＤ画像センサに比べて雑音の発生が多く、画質の点でＣＣＤ画像センサに比べてやや劣るとされていた。このため、一般的な応用分野においてはＣＣＤ画像センサに比べて普及が遅れていた。
【０００６】
しかしながら、ＣＭＯＳ画像センサの低雑音化技術の進捗に伴って、ＣＣＤ画像センサの画質と同等或いはＣＣＤ画像センサを凌駕するものも出現するに至ってきている。このため、ＣＭＯＳ画像センサが有する画質以外の種々の利点が注目されてきている。
【０００７】
第１の利点は、ＣＭＯＳ画像センサはＣＣＤ画像センサに比べて消費電力が少ない点にある。このため、バッテリを用いた携帯用の機器に応用する場合に有利となる。
【０００８】
第２の利点は、ＣＭＯＳ画像センサの製造に係るプロセス技術が、ＣＭＯＳメモリ等の需要の大きな素子のプロセス技術と共通しており汎用性の高い技術である点にある。このため、開発・設計の共通化や製造設備の共用化が可能であり、低コスト化が期待できる。
【０００９】
第３の利点は、全画素領域の内、特定の部分画素領域や特定の画素単体をランダムアクセス可能な点である。ＣＣＤ画像センサの場合は受光素子に蓄積した電荷を順次バケツリレーのように読み出す方式であるため、特定の部分画素領域や特定の画素単体に対してランダムアクセスすることは原理的に困難である。これに対して、ＣＭＯＳ画像センサは、二次元配列のＸ座標とＹ座標をそれぞれ独立に指定し、指定された座標に相当する画素単体の受光量を読み出す方式である。このため、全画素領域の内、特定の部分画素領域や特定の画素単体を読み出すことが原理的に可能である。
【００１０】
民生用のデジタルカメラ等の応用分野においては、予め表示画面の大きさは定型化されており所定の同一の画素領域を順次読み出して画像を生成する方式であるため、各画素に対してランダムアクセスが必要となる場合はほとんどない。
【００１１】
一方、産業用の撮像装置等においては、例えば超高速・高解像度を実現するためや、特殊な画像処理のために画素に対するランダムアクセス機能が必要となってくる場合がしばしばある。
【００１２】
例えば、特許文献１は、画像の特徴量を表示する撮像カメラ装置において、高空間解像度と高速リアルタイム性を両立させる技術について開示しており、この中では画像のフレーム毎にランダムアクセス可能なＣＭＯＳ画像センサを用いている（特許文献１の段落［００２１］等参照）。
【００１３】
また、特許文献２には、撮像素子の各画素に１対１に対応したメモリ回路を備え、このメモリ回路に記憶された２値データに基づいて撮像素子の画素データの読み出しを制御する技術が開示されている。メモリ回路のデータが例えば「１」の時には画素データを読み出し「０」の時には画素データを読み出さないようにすることによって全体として読み出し時間を短縮できるとしている。また、メモリ回路に記憶される２値データ（「１」又は「０」）を任意の２次元面で予め書き込んでおくことによって、「１」に対応する画素データにランダムアクセスして読み出すことが可能としている。
【特許文献１】特開２００３−３１９２６２号公報
【特許文献２】特開平１１−２７５４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、ＣＭＯＳ画像センサは上述したように原理的にはランダムアクセスが可能なデバイスであるが、Ｘ方向（横方向）に列を更新する更新時間とＹ方向（縦方向）に行を更新する更新時間とでは大きく異なることが一般に知られている。
【００１５】
このため、全画素領域（例えば、１０２４素子×１０２４素子の約１００万画素数を備えた正方形領域）の中からランダムアクセス機能によって所定の部分画素領域（例えば、合計１０２４素子の長方形部分画素領域）の画素データを読み出そうとした場合に、横長の長方形領域（Ｘ方向：６４素子、Ｙ方向：１６素子）の画像データと、縦長の長方形領域（Ｘ方向：１６素子、Ｙ方向：６４素子）の画像データとでは同一画素数であっても読み出し時間に大きな差異を生じることになる。
【００１６】
この理由を図８を用いて説明する。図８は、従来のＣＭＯＳ画像センサ４（Ｎ行Ｍ列）の構成を模式的に示したものである。
【００１７】
ＣＭＯＳ画像センサ４の各画素は、光を電荷（画素信号）に変換する受光素子４１、受光素子４１に蓄積された電荷をリセットするためのスイッチ用トランジスタ４２、受光素子４１に生じた画素信号を増幅する増幅用トランジスタ４３、および増幅された画素信号を選択するためのセルスイッチ４４を備えて構成される。
【００１８】
ＣＭＯＳ画像センサ４の特定の画素、例えば画素Ｐｎ，ｍの画素信号を読み出す場合には、まずＹ座標を指定する行選択信号Ｓｒ，ｎに所定の電圧を印可する。この結果、第ｎ行にある画素Ｐｎ，ｍ（ｍ＝１〜Ｍ）の総てのセルスイッチ４４がオンとなり、各画素信号は列読み出し線Ｌｍ（ｍ＝１〜Ｍ）に出力される。
【００１９】
次に、Ｘ座標を指定する列選択信号Ｓｃ，ｍに所定の電圧を印可する。この結果、第ｍ列の列スイッチ４６のみがオンとなり、特定の単独画素Ｐｎ，ｍの画素信号が出力線Ｌｏｕｔに出力されることになる。
【００２０】
ＣＭＯＳ画像センサ４の所定の部分領域の画素信号を読み出す場合には、列選択信号および行選択信号に順次所定の電圧を印加していくことで所定の形状をなす部分領域の画素信号を連続的に読み出すことができる。
【００２１】
例えばＹ座標として第ｎ１行から第ｎ２行まで、Ｘ座標として第ｍ１列から第ｍ２列までの矩形状部分領域の画素信号を読み出す場合には、行選択信号Ｓｒ，ｎ１に電圧を印加した状態で、列選択信号Ｓｃ，ｍ１から列選択信号Ｓｃ，ｍ２まで順次切り換えて電圧を印可していく。この結果、第ｎ１行の画素信号が第ｍ１列から第ｍ２列まで行方向に読み出される。第ｎ１行の画素信号の読み出しが終了すると第ｎ１＋１行方向の画素信号を読み出していく。以下同様にして第ｎ２行まで順次画素信号を読み出すことで所定の部分領域の画素信号を読み出すことができる。
【００２２】
ところで、ＣＭＯＳ画像センサ４内に設けられる列読み出し線Ｌｍ（ｍ＝１〜Ｍ）や出力線Ｌｏｕｔは一定の伝送抵抗や伝送容量を有している。このため、これらの伝送線を介して信号を伝達する際には、抵抗成分や容量成分に起因する遅延時間を考慮する必要がある。
【００２３】
特に、列読み出し線Ｌｍ（ｍ＝１〜Ｍ）は、セルスイッチ４４を介して各画素に直接接続されており、これらの伝送線を駆動する駆動電流が小さいため、画素信号を正確に伝達させるためには遅延時間を十分考慮してセルスイッチ４４の切換時間を設定する必要がある。このため、行選択信号を用いてセルスイッチ４４を切り換え、画素を列方向（Ｙ方向）に切り換える更新時間（アクセススピード）は比較的長く設定せざるをえない。
【００２４】
例えば、画素数が１０２４×１０２４のＣＭＯＳ画像センサ４の従来例では、Ｙ方向の更新時間（アクセススピード）は、約４００ｎｓｅｃ程度となる。
【００２５】
一方、図８に示したようにＣＭＯＳ画像センサ４は、列読み出し線Ｌｍ（ｍ＝１〜Ｍ）と出力線Ｌｏｕｔとの間に、列スイッチ４６と共に高速駆動用増幅器４５を設けた構成となっている。このため、高速駆動用増幅器４５によって出力線Ｌｏｕｔを駆動する駆動電流を十分確保することが可能となり、列スイッチ４６の切り換え時間は短く設定することができる。この結果、列選択信号を用いて列スイッチ４６を切り換え、画素を行方向（Ｘ方向）に切り換える更新時間（アクセススピード）は短く設定することが可能となる。
【００２６】
例えば、画素数が１０２４×１０２４のＣＭＯＳ画像センサ４の従来例では、Ｘ方向の更新時間（アクセススピード）は、約２０ｎｓ程度となる。
【００２７】
この結果、図９（ａ）に示したように、例えば１０２４×１０２４のＣＭＯＳ画像センサ４から横長の長方形部分領域（Ｘ方向：６４素子、Ｙ方向：１６素子、画素数１０２４）の画素信号をＸ方向に走査して読み出す場合の読み出し時間は、１行当たりのＸ方向の読み出し時間（約２０ｎ×６４）とＹ方向の更新時間（約４００ｎｓ）との合計値に行数（１６）を乗じた値、即ち約２６．９μｓとなる。
【００２８】
これに対して、同じＣＭＯＳ画像センサ４から図９（ｂ）に図示した縦長の長方形部分領域（Ｘ方向：１６素子、Ｙ方向：６４素子、画素数１０２４）の画素信号をＸ方向に走査して読み出す場合の読み出し時間は、１行当たりのＸ方向の読み出し時間（約２０ｎ×１６）とＹ方向の更新時間（約４００ｎｓ）との合計値に行数（６４）を乗じた値、即ち約４６．１μｓとなる。
【００２９】
また、同じ縦長の長方形部分領域（Ｘ方向：１６素子、Ｙ方向：６４素子、画素数１０２４）の画素信号を読み出す場合であっても図９（ｃ）に示したようにＹ方向に走査して読み出す場合には読み出し時間が大きく異なってくる。Ｙ方向に走査して読み出す場合の読み出し時間は、１列当たりのＹ方向の読み出し時間（約４００ｎｓ×６４）とＸ方向の更新時間（約２０ｎｓ）との合計値に列数（１６）を乗じた値、即ち約４０９．９μｓとなる。
【００３０】
このように、従来のＣＭＯＳ画像センサにおいては、同一画素数であっても、読み出す部分画素領域の形状又は向き、或いは読み出しの走査方向によって読み出し時間に大きな差異が生じることになる。
【００３１】
この結果、特許文献１が開示する撮像カメラ装置のように、全画素領域の中から特定の部分画素領域の大きさや回転角をフレーム毎に変更しながら抽出するシステム（特許文献１の図４参照。）においては、フレーム毎に画像データの読み出し時間が異なることになり、システムタイミング設計上大きな制約となる他、システム性能（高速リアルタイム性）を損なう結果ともなる。
【００３２】
特許文献２が開示する技術は、座標の指定に要する時間を短縮することは可能であるものの、前述したＸ方向とＹ方向の更新時間の差異を均一化するものではない。
【００３３】
また、特許文献１が開示する撮像カメラ装置においては、同一フレーム内において、同一画素に複数回アクセスする場合があるが、この際にはＣＭＯＳ画像センサの非破壊読み出し性が求められる。従来のＣＭＯＳ画像センサは、フォトダイオードのような受光素子の周辺回路はアナログ回路で構成されているため、受光素子に蓄積された電荷は時間と共に徐々に変化し完全な非破壊性を実現することは困難である。
【００３４】
本発明は、上記事情に鑑みてなされたもので、特定の画素領域の読み出し方向に依存せず、同一の画素数であれば特定の画素領域の形状や向き等にかかわらず同一の読み出し時間を確保することが可能であると共に、完全な非破壊読み出しを可能とする画像センサおよびその画像読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明に係る画像センサは、上記課題を解決するため、請求項１に記載したように、受光素子を有する複数の画素が面状に配列された画像センサにおいて、複数の画素から出力される画素信号を画素毎にＡ／Ｄ変換する前記複数の画素と同数のＡ／Ｄ変換器と、Ａ／Ｄ変換器によって変換されたデジタル画素信号を画素毎に記憶する前記複数の画素と同数のメモリとを備え、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする。
【００３６】
また、本発明に係る画像センサは、上記課題を解決するため、請求項５に記載したように、受光素子を有する複数の画素が面状に配列された画像センサにおいて、複数の画素を所定数のグループに分割し、グループ内の複数の画素から順次出力される画素信号を前記グループ毎に順次Ａ／Ｄ変換する前記グループの数と同数のＡ／Ｄ変換器と、Ａ／Ｄ変換器によって変換されたデジタル画素信号を前記グループ毎に分割して記憶する前記グループの数と同数のメモリとを備え、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする。
【００３７】
また、本発明に係る画像センサの画像読み出し方法は、上記課題を解決するため、請求項１１に記載したように、受光素子を有する複数の画素が面状に配列された画像センサの画像読み出し方法において、複数の画素から出力される画素信号を画素毎に並列にＡ／Ｄ変換し、Ａ／Ｄ変換された前記デジタル画素信号を画素毎に並列にメモリに記憶し、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする。
【００３８】
また、本発明に係る画像センサの画像読み出し方法は、上記課題を解決するため、請求項１２に記載したように、受光素子を有する複数の画素が所定数のグループに分割されて面状に配列された画像センサの画像読み出し方法において、グループ内の複数の画素から画素信号を順次出力し、グループから順次出力される画素信号をグループ毎に並列にＡ／Ｄ変換し、Ａ／Ｄ変換された前記デジタル画素信号を前記グループ毎に並列にメモリに分割して記憶し、面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする。
【発明の効果】
【００３９】
本発明に係る画像センサおよびその画像読み出し方法によれば、画素領域の読み出し方向に依存せず、同一の画素数であれば特定の画素領域の形状や向き等にかかわらず同一の読み出し時間を確保することが可能であると共に、完全な非破壊読み出しを可能とする。
【発明を実施するための最良の形態】
【００４０】
本発明に係る画像センサおよびその画像読み出し方法の実施形態について添付図面を参照して説明する。
【００４１】
（１）第１の実施形態
図１は、本発明に係る画像センサ１の第１の実施形態における構成例を示した図である。
【００４２】
画像センサ１は、画素ユニットＰがＸ方向にＭ列、Ｙ方向にＮ行面状に配列されて構成され、合計ＭＮ個の画素ユニットＰ（Ｐ(n,m)、ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）を備えている。
【００４３】
図１では、説明の便宜上、ＭＮ個の画素ユニットＰのうち、第ｎ行第ｍ列の画素ユニットＰ(n,m)、第ｎ行第ｍ＋１列の画素ユニットＰ(n,m+1)、第ｎ＋１行第ｍ列の画素ユニットＰ(n+1,m)、および第ｎ＋１行第ｍ＋１列の画素ユニットＰ(n+1,m+1)の４個の画素ユニットＰだけを図示している。
【００４４】
各画素ユニットＰは、光を画素信号に変換する画素１１と、画素１１から出力されるアナログ信号の画素信号をデジタル信号に変換するＡ／Ｄ変換器１２と、デジタル信号に変換された画素信号を記憶するメモリ１３とを備えて構成される。
【００４５】
Ａ／Ｄ変換器１２とメモリ１３は、画素１１と１対１に対応しており、画像センサ１全体ではそれぞれ画素１１と同数のＭＮ個を備えて構成される。
【００４６】
また、Ａ／Ｄ変換器１２とメモリ１３は、物理的に画素１１に隣接して配置される。
【００４７】
画素１１は、フォトダイオード等で構成され光を電気信号に変換する受光素子１４と、受光素子１４に蓄積される電荷を例えばフレームタイム（画像更新周期）毎にリセットするためのスイッチ用トランジスタ１５と、受光素子１４の電気信号を増幅しアナログ信号の画素信号として出力する増幅用トランジスタ１６とを備えている。
【００４８】
各画素ユニットＰのメモリ１３の出力は、同一の列を貫く列バスＢｍ（ｍ＝１〜Ｍ）に接続され、各列バスＢｍ（ｍ＝１〜Ｍ）は、列スイッチ１７を介して出力バスＢoutに接続される。画像センサ１の画素信号は、出力バスＢoutを介して外部に取り出される。
【００４９】
他方、画像センサ１は、各画素ユニットＰに対する制御信号を生成する制御部１０を備えている。制御部１０で生成する制御信号には、受光素子１４をリセットするためのピクセルリセット信号、画素信号をＡ／Ｄ変換しメモリ１３に記憶させるための書込信号、座標を指定しメモリ１３に記憶された画素信号を読み出すための行読出信号および列読出信号等が含まれる。
【００５０】
これらの制御信号のうち、ピクセルリセット信号および書込信号は、制御部１０から総ての画素ユニットＰに共通の信号を分配して接続され、各画素ユニットＰ内では、ピクセルリセット信号はスイッチ用トランジスタ１５のゲートに、また書込信号はＡ／Ｄ変換器１２とメモリ１３とに接続される。
【００５１】
一方、行読出信号は、行毎に独立した行読出信号Ｒr,n（ｎ＝１〜Ｎ）として、それぞれ対応する行の画素ユニットＰのメモリ１３に接続される。
【００５２】
また、列読出信号は、列毎に独立した列読出信号Ｒc,m（ｍ＝１〜Ｍ）として、それぞれ対応する列の列スイッチ１７に接続される。
【００５３】
上記のように構成された画像センサ１の動作について説明する。
【００５４】
図２は、画像センサ１のタイミングチャートを示したものである。ピクセルリセット信号は、フレームタイムＴｆ毎に周期的に制御部１０で生成される。このピクセルリセット信号は総ての画素ユニットＰに共通に配信され、各画素ユニットＰ内の受光素子１４に蓄積された電荷が一斉にリセットされる。ピクセルリセット信号によってフレームタイムＴｆ毎に画像が更新されることになる。
【００５５】
ピクセルリセット信号によってリセットされた後に、各画素ユニットＰ内の受光素子１４には新たな画素信号が蓄積（露光）される。所定の露光時間Ｔｅが経過した後、制御部１０から書込信号が総ての画素ユニットＰに共通に配信される。各画素ユニットＰ内のＡ／Ｄ変換器１２は、画素１１から出力されるアナログ量の画素信号を書込信号に基づいてデジタル量に変換する。
【００５６】
さらに、各画素ユニットＰ内のメモリ１３は、デジタル量に変換された画素信号を書込信号に基づいて記憶する。この結果、メモリ１３には各画素ユニットＰ毎に、画素信号が書込信号に基づいて一斉に記憶される。
【００５７】
次に、制御部１０は、行読出信号および列読出信号を用いて画素ユニットＰの行と列、即ち座標を指定して該当する座標の画素ユニットＰの画素信号を読み出す。例えば、画素ユニットＰ(n,m)の画素信号を読み出す場合には、行読出信号Ｒr,nと列読出信号Ｒc,mとをオンとすることで、画素ユニットＰ(n,m)の画素信号が列バスＢｍを介して出力バスＢoutに出力される。
【００５８】
引き続き画素ユニットＰ(n+1,m)の画素信号を読み出す場合には、行読出信号Ｒr,n+1と列読出信号Ｒc,mをオンとすることで、画素ユニットＰ(n+1,m)の画素信号が列バスＢｍを介して出力バスＢoutに出力される。
【００５９】
このように、読み出し時間Ｔｒの間に、行読出信号および列読出信号を順次更新することによって画像センサ１内の任意の画素ユニットＰの画素信号を順次読み出すことができる。
【００６０】
メモリ１３は種々の形態で構成することが可能であるが、ＳＲＡＭ（Static Random Access Memory）で構成することが好ましい。この理由は、ＳＲＡＭは例えばＤＲＡＭに比べて高速な書込読み出しが可能である他、Ｘ座標とＹ座標とでアクセスタイムが均一であり、複数の画素信号を読み出す際に読み出し順序に依存せず、同一の画素数であれば常に一定の読み出し時間で読み出すことが可能であるためである。
【００６１】
従来の画像センサにおいては、図８に示したように、画素信号を列読み出し線Ｌｍおよび出力線Ｌoutを介してアナログ信号の形態で出力する形態であった。このため、アナログ信号の波形を維持するためには伝達線の遅延時間や送信元の駆動能力を考慮して読み出し時間を設定する必要があり、読み出し時間の短縮には一定の限界があった。
【００６２】
さらに、一般的には、列読み出し線Ｌｍを介して画素信号を各画素から列方向（Ｙ方向）に駆動する能力は低く、行方向（Ｘ方向）では列読み出し線Ｌｍの端部に設けられた高速駆動用増幅器４５の効果によって駆動能力は高い。このため、画素をＹ方向に更新する更新時間は長くなり、Ｘ方向に更新する場合とでは更新時間に大きな差が生じることとなり、同一の画素数であっても、読み出す画素領域の形状や向き、或いは読み出し方向によって読み出し時間が大きく異なっていた。
【００６３】
これに対して、第１の実施形態に係る画像センサ１によれば、画素ユニットＰ毎に画素信号をデジタル信号に変換し、さらに画素ユニットＰ毎にメモリ１３に記憶する形態としている。そしてメモリ１３に記憶されたデジタル信号を列バスＢｍおよび出力バスＢoutを介して読み出す形態としている。
【００６４】
このため、従来の画像センサのようにアナログ信号の波形の維持を考慮する必要がなく、高速で「０」、「１」のデジタル信号を転送することが可能となる。さらに、メモリ１３としてＳＲＡＭを用いれば、Ｘ方向の更新時間とＹ方向の更新時間は同一に設定できるため、同一画素数であれば、読み出す画素領域の形状や向き、或いは読み出し方向に関わらず常に一定の読み出し時間を実現することが可能となる。
【００６５】
換言すれば、第１の実施形態に係る画像センサ１は、画素信号の読み出しに関して一般的なＳＲＡＭと全く同様な完全ランダムアクセスが可能となる。
【００６６】
さらに、第１の実施形態に係る画像センサ１によれば、完全な非破壊読み出しが実現できる。従来の画像センサ４では受光素子１４の周辺回路はアナログ回路で形成されているため、例えば、同一フレームタイムＴｆ内で同一の画素に複数回アクセスするような場合、アクセス毎の完全な同一性は確保できず、若干の変動を許容せざるを得なかった。
【００６７】
これに対して、第１の実施形態に係る画像センサ１によれば、一旦メモリ１３に画素信号が記憶された後には画素信号が書き換えられない限り何度でも全く同一の画素信号を読み出すことが可能であり、完全な非破壊読み出しが実現できる。
【００６８】
図３は、第１の実施形態に係る画像センサ１を用いて、全くランダムな位置にある画素ユニットＰにアクセスする際のタイミングチャートを示したものである。
【００６９】
第１の実施形態に係る画像センサ１によれば、画素ユニットＰの座標が、ＰＡ、ＰＢ、ＰＣのようにＹ座標が同一でＸ座標が連続的に更新される場合であっても、また、ＰＣからＰＤ或いはＰＥからＰＦのようにＸ座標、Ｙ座標ともに離散的にランダムに変化する場合であっても、一定の処理遅れＴｄを維持して読み出しクロック信号の周期に同期して画素信号が読み出され、完全なランダムアクセス性が実現できる。
【００７０】
図４は、全画素領域（Ｍ×Ｎ）の中から、長方形の部分画素領域（ｍ×ｎ）の画素信号をフレーム毎に向きを回転させながら読み出す状況を示したものである。
【００７１】
産業用等の特殊な画像カメラにおいては、高解像度を維持しつつ超高速撮影を可能とする画像センサが求められる場合がある。このような場合、例えば全画素数を１０２４×１０２４の高解像度とし、全画素をフレームタイム１ｍｓ（毎秒１０００回の更新周期）程度の超高速で更新することは画像データの伝送速度や画像処理速度の点から近い将来の技術をもってしても容易ではない。
【００７２】
そこで、通常の速度での撮影、例えばフレームタイム３３ｍｓ（毎秒約３０回の更新周期）で撮影する場合には全画素数（１０２４×１０２４）を更新させ、超高速で撮影する場合には部分画素領域（例えば１２８×２５６）の画素のみを読み出して超高速で更新するといった手法が考えられる。
【００７３】
この際、産業用カメラ等では、回転、移動、拡大、縮小（以下回転等と呼ぶ）するような対象物を常に一定の向き、大きさで撮像する要望がある。
【００７４】
特許文献１が開示する技術は、このような要望に答えるもので、回転等する対象物の特徴量を抽出し、フィードバック技術に基づくトラッキングによって対象物を含む部分画素領域のみを一定の位置、向き、大きさに変換しつつ読み出すことを可能としている。即ち、一定の位置、向き、大きさを有する部分画素領域の画素信号を読み出した後に対象物に対して回転等の変換を施すのではなく、画素信号の読み出しの座標自体を予め逆アフィン変換等によって算出しておき、この算出された座標によって部分画素領域の画素信号を読み出すことにより、読み出した時点で回転等の変換が施された画像が得られることになる。このため、画像処理時間が全体として短縮され、超高速撮影に大きな効果が期待される。
【００７５】
特許文献１が開示する技術では、図４に示したように、フレームタイム毎に異なる形状や向きの部分画素領域を読み出す必要がある（図４は、向きのみが変化する例を示している）。この際、部分画素領域の形状や向きによって画素信号の読み出し時間がフレームタイム毎に異なると画像センサの出力を適切な処理タイミングで画像処理することが困難となる。また、フレームタイム毎に画素信号の読み出し時間が異なる場合には、結局は読み出し時間が最も長くなる場合を想定してシステムタイミングを構築せざるを得なくなり、せっかくの超高速カメラの実力を発揮できないことになる。
【００７６】
第１の実施形態に係る画像センサ１によれば、部分画素領域の形状、向き、或いは読み出し方向が異なったとしても、画素数が変化しない限り常に同一の読み出し時間で画素信号を読み出すことが可能であるため、特許文献１が開示する技術に好適な画像センサ１を提供することができる。
【００７７】
図１に示した画素１１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いて形成することができるが、Ａ／Ｄ変換器１２、メモリ１３、列スイッチ１７、制御部１０を構成するロジック回路等も同様にＣＭＯＳを用いて形成することが可能である。このため、画像センサ１全体を１つのＣＭＯＳチップ上に形成することが可能となり、小型高集積、低消費電力の画像センサ１を低コストで実現することが可能となる。
【００７８】
また、ＣＭＯＳを用いたプロセス技術は各種ロジック回路やメモリ回路として広く普及しており、新たに特殊なプロセス技術を開発することなく既存のプロセス技術を利用することができるため、開発リスクが少なく低コスト化に寄与する。
【００７９】
なお、図１に示した画像センサ１では制御部１０を含めた構成としているが、実装上の効率等の観点から、制御部１０を分離し画像センサ１の外部に設ける形態としてもよい。
【００８０】
（２）第２の実施形態
図５は、本発明に係る画像センサ２の第２の実施形態における構成例を示したものである。
【００８１】
第２の実施形態に係る画像センサ２と第１の実施形態に係る画像センサ１との主な相違点は、第１の実施形態に係る画像センサ１が画素ユニットＰ毎にＡ／Ｄ変換器１２およびメモリ１３を設ける構成としているのに対して、第２の実施形態に係る画像センサ２においては、画素ユニットＰを列毎にグループ化し、グループ毎にＡ／Ｄ変換器２２およびメモリ２３を設ける構成としている点である。
【００８２】
グループ化は行毎に行っても良い。いずれのグループ化であっても基本的な構成や動作は異なることはない。本説明では列毎にグループ化した実施形態で説明する。
【００８３】
第１の実施形態に係る画像センサ１は、画素１１に隣接してＡ／Ｄ変換器１２およびメモリ２３を配設する構成としている。このため、画素１１の受光面積を従来のＣＭＯＳ画像センサと同様に維持するためには集積度の高いＣＭＯＳプロセスが必要となる。しかしながら、近年のＣＭＯＳ微細プロセス技術の進歩は著しく、近い将来には十分実現可能な範囲である。
【００８４】
他方、現状のＣＭＯＳプロセスを利用する場合には、画素１１に隣接してＡ／Ｄ変換器１２およびメモリ１３を配設する構成にすると、画素１１の受光面積を縮小せざるを得なくなる可能性がある。この結果、画素１１の受光量が減少する。また、画素１１の受光面積を維持した場合にはＣＭＯＳチップの面積（画素アレイ領域２ａの面積）を大きくせざるを得ず、この場合にはレンズ系等の光学系の大型化等が別途必要となる。
【００８５】
第２の実施形態に係る画像センサ２では、画素２１とＡ／Ｄ変換器２２およびメモリ２３とを物理的に分離して配置する構成としている。この結果、現状のＣＭＯＳプロセス技術を用いたとしても画素２１の受光面積の減少や画素アレイ領域２ａの面積の拡大をすることなく画像センサ２を実現することが可能となる。
【００８６】
第２の実施形態に係る画像センサ２の構成と動作について、第１の実施形態に係る画像センサ１と異なっている点を中心に説明する。
【００８７】
第２の実施形態に係る画素２１では、受光素子２４と増幅用トランジスタ２６のゲートとの間に、電荷転送用スイッチ２７と電荷保持用キャパシタ２８を備えた構成としている。また、電荷保持用キャパシタ２８には、キャパシタリセット用スイッチ２８ａが接続されている。
【００８８】
増幅用トランジスタ２６の出力は、セルスイッチ２９を介して列読み出し線Ｌｍ（ｍ＝１〜Ｍ）に接続される。
【００８９】
各列読み出し線Ｌｍ（ｍ＝１〜Ｍ）は、画素アレイ領域２ａの一端において、Ａ／Ｄ変換器２２に接続される。各Ａ／Ｄ変換器２２は列毎に設けられており、実装上は、例えば画素アレイ領域２ａの外周部のＡ／Ｄ変換器領域２ｂに配列される。
【００９０】
メモリ２３もＡ／Ｄ変換器２２と同様に列毎に設けられ、メモリ２３にはＡ／Ｄ変換器２２の出力が接続される。各メモリ２３は、実装上は、例えばＡ／Ｄ変換器領域２ｂに隣接したメモリ領域２ｃに配列される。
【００９１】
画像センサ２に設けられる制御部２０では、各種制御信号を生成する。これらの制御信号のうち、ピクセルリセット信号およびピクセル転送信号は制御部２０から総ての画素ユニットＰ（Ｐ(n,m)、ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）に共通の信号を分配して接続され、各画素ユニットＰ内では、ピクセルリセット信号はスイッチ用トランジスタ２５のゲートに、また、ピクセル転送信号は電荷転送用スイッチ２７に接続される。
【００９２】
一方、行選択信号は、行毎に独立した行選択信号Ｒn（ｎ＝１〜Ｎ）として、それぞれ対応する行の画素ユニットＰのセルスイッチ２９に接続される。
【００９３】
また、書込信号は列毎に設けられたＡ／Ｄ変換器２２およびメモリ２３にそれぞれ分配して接続される。
【００９４】
この他、制御部２０からはＳＲＡＭ読み出しアドレス信号やＳＲＡＭ制御信号が各メモリ２３に対して接続され、さらに各メモリ２３の出力は出力バスＢoutに接続される。
【００９５】
上記のように構成された画像センサ２の動作について説明する。
【００９６】
図６は、画像センサ２のタイミングチャートを示したものである。
【００９７】
ピクセルリセット信号は、第１の実施形態に係る画像センサ１と同様に、フレームタイムＴｆ毎に制御部２０で周期的に生成され、各画素ユニットＰ内の受光素子２４に蓄積された電荷が一斉にリセットされる。ピクセルリセット信号によってフレームタイムＴｆ毎に画像が更新されることになる。
【００９８】
ピクセルリセット信号によってリセットされた後に、各画素ユニットＰ内の受光素子２４には新たな画素信号が蓄積（露光）される。所定の露光時間Ｔｅが経過する直前に、制御部２０からキャパシタリセット用信号が総ての画素ユニットＰに共通に配信され、キャパシタリセット用スイッチ２８ａがオンになることによって電荷保持用キャパシタ２８がリセットされる。これによって、電荷保持用キャパシタ２８に蓄積されていた１つ前のフレームの画素情報が消去される。その後、制御部２０からピクセル転送信号が総ての画素ユニットＰに共通に配信される。ピクセル転送信号によって電荷転送用スイッチ２７がオンとなり、新たなフレームの画素信号は電荷保持用キャパシタ２８に一斉に転送される。
【００９９】
さらにこの後、制御部２０から行選択信号が第１行から第Ｎ行まで順次出力される。この結果、電荷保持用キャパシタ２８に蓄積されている画素信号は、第１行から第Ｎ行まで順次各列読み出し線Ｌｍ（ｍ＝１〜Ｍ）に出力されることになる。
【０１００】
他方、制御部２０からは、行選択信号に同期してＡ／Ｄ変換器２２およびメモリ２３に対して書込信号が出力され、列読み出し線Ｌｍ（ｍ＝１〜Ｍ）から出力される画素信号は順次Ａ／Ｄ変換され、メモリ２３に記憶される。
【０１０１】
行選択信号が第Ｎ行を選択した時点で、対応する列の総ての行の画素信号がデジタル化されてメモリ２３に記憶される。メモリ２３は各列毎に設けられているため、画像センサ２の総ての画素信号が列毎にグループ化されてメモリ２３に記憶されることになる。メモリ２３への書込は列毎に並列に行われるため、短時間での書込が可能となる。
【０１０２】
続いて、制御部２０から各メモリ２３に対してアドレス（座標）を指定するＳＲＡＭ読み出しアドレス信号とＳＲＡＭ制御信号が出力され、指定されたアドレスの画素信号が出力バスＢoutを介して外部に出力される。
【０１０３】
メモリ２３には、総ての画素信号が列毎にグループ化されて記憶されているが、読み出しに際しては総ての画素信号を読み出す必要はない。
【０１０４】
また、メモリ２３をＳＲＡＭで構成することにより、Ｘ方向、Ｙ方向の読み出し更新時間は均一にすることが可能である。
【０１０５】
従って、画素信号の読み出しに関しては、第１の実施形態に係る画像センサ１と全く同様に図３に例示した完全なランダムアクセス性が実現できる。また、部分画素領域を読み出す場合においては、図４に例示したように、画素数が同一である限り部分画素領域の形状、向き、或いは読み出し方向の如何に関わらず、常に一定の読み出し時間で部分画素領域の画素信号を読み出すことが可能となる。
【０１０６】
また、画像センサ２の総ての構成品、即ち、制御部２０，画素ユニットＰ、Ａ／Ｄ変換器２２およびメモリ２３は、第１の実施形態に係る画像センサ１と同様に、汎用のＣＭＯＳプロセス技術を用いて単一のＣＭＯＳチップ上に形成することが可能であり、小型高集積、低消費電力、低コストといった第１の実施形態と同様の効果を得ることができる。
【０１０７】
なお、第１の実施形態と同様に、制御部２０を画像センサ２の外部に設ける形態であっても良い。
【０１０８】
第２の実施形態に係る画像センサ２によれば、Ａ／Ｄ変換器２２およびメモリ２３を画素アレイ領域２ａの外部に隣接して設ける形態としているため、第１の実施形態の効果に加えて、現状のＣＭＯＳプロセス技術を利用したとしても各画素ユニットＰの受光面積の減少や、画素アレイ面積の拡大をすることがない。また、ＣＭＯＳプロセスの微細化技術の進捗した場合には、同一画素アレイ面積を維持しつつも更なる高解像度化（画素数の増大）が実現できる。
【０１０９】
（３）第３の実施形態
図７は、本発明に係る画像センサ３の第３の実施形態の構成例を示したものである。
【０１１０】
第３の実施形態に係る画像センサ３と第２の実施形態に係る画像センサ２とでは、Ａ／Ｄ変換器２２とメモリ２３の物理的な配置が相違しているものの、基本的な構成や動作については異なるところはない。
【０１１１】
第３の実施形態に係る画像センサ３は、奇数列の画素ユニットＰを担当するＡ／Ｄ変換器２２およびメモリ２３と、偶数列の画素ユニットＰを担当するＡ／Ｄ変換器２２およびメモリ２３とを異なる領域に配置する構成としたものである。
【０１１２】
図７に示した例では、奇数列を担当するＡ／Ｄ変換器２２およびメモリ２３をそれぞれ画素アレイ領域３ａの一端側のＡ／Ｄ変換器領域３ｂ、メモリ領域３ｃに配置し、偶数列を担当するＡ／Ｄ変換器２２およびメモリ２３をそれぞれ画素アレイ領域３ａの他端側のＡ／Ｄ変換器領域３ｄ、メモリ領域３ｅに配置している。
【０１１３】
このように奇数列と偶数列を担当するＡ／Ｄ変換器２２およびメモリ２３を２つに分離して配置することで、列単位のＡ／Ｄ変換器２２およびメモリ２３の実装可能面積を余裕を持って確保することができる。このため、Ａ／Ｄ変換のビット数が多い場合などに特に有効である。
【０１１４】
メモリ２３から画素信号を読み出す際のアドレッシングの方法は特に限定するものではないが、例えば、行アドレス、ブロックアドレス、およびチップセレクト（ＣＳ）信号を用いてメモリ２３のアドレスを指定することができる。
【０１１５】
図７に示した例では、１０２４×１０２４素子の面上の画素アレイを１０２４列のグループに分割し、１６列をひとつのブロックとして全部で６４ブロックをもって構成している。各ブロック内の奇数列或いは偶数列を担当するメモリ２３（ＳＲＡＭ＃１〜＃１６）は、それぞれ１０２４行分の画素信号を記憶している。Ａ／Ｄ変換のビット数を１０ビットとすれば、各メモリ２３（ＳＲＡＭ＃１〜＃１６）には、それぞれ１０２４×１０ビットのデータが記憶されることになる。
【０１１６】
ブロック内のメモリ２３（ＳＲＡＭ＃１〜＃１６）の選択は、チップセレクト信号（ＣＳ１〜ＣＳ１６）を用いて選択することができる。
【０１１７】
上記のようなアドレス構成によって、制御部３０から行アドレス、ブロックアドレス、およびチップセレクト信号を用いてアドレス指定することにより、指定されたアドレスの画素単位の画素信号を出力バスＢoutに出力することができる。
【０１１８】
上記のアドレッシング方法は、第２の実施形態に係る画像センサ２に対しても適用可能なものである。
【０１１９】
なお、本発明は上記の各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【０１２０】
【図１】本発明に係る画像センサの第１の実施形態における構成例を示す図。
【図２】本発明に係る画像センサの第１の実施形態の動作例を示すタイミングチャート。
【図３】本発明に係る画像センサの第１の実施形態の動作を説明する第１の図。
【図４】本発明に係る画像センサの第１の実施形態の動作を説明する第２の図。
【図５】本発明に係る画像センサの第２の実施形態における構成例を示す図。
【図６】本発明に係る画像センサの第２の実施形態の動作例を示すタイミングチャート。
【図７】本発明に係る画像センサの第３の実施形態における構成例を示す図。
【図８】従来のＣＭＯＳ画像センサの構成例を示す図。
【図９】従来のＣＭＯＳ画像センサの読み出し時間を説明する図。
【符号の説明】
【０１２１】
１、２、３ 画像センサ
１ａ、２ａ、３ａ 画素アレイ領域
２ｂ、３ｂ、３ｄ Ａ／Ｄ変換器領域
２ｃ、３ｃ、３ｅ メモリ領域
４ 従来のＣＭＯＳ画像センサ
１０、２０、３０ 制御部
１１、２１ 画素
１２、２２ Ａ／Ｄ変換器
１３、２３ メモリ
１４、２４ 受光素子
１５、２５ スイッチ用トランジスタ
１６、２６ 増幅用トランジスタ
Ｂｍ（ｍ＝１〜Ｍ） 列バス
Ｂout 出力バス
Ｌｍ（ｍ＝１〜Ｍ） 列読み出し線
Ｐ（n,m）（ｎ＝１〜Ｎ、ｍ＝１〜Ｍ） 画素ユニット
【特許請求の範囲】
【請求項１】
受光素子を有する複数の画素が面状に配列された画像センサにおいて、
前記複数の画素から出力される画素信号を画素毎にＡ／Ｄ変換する前記複数の画素と同数のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器によって変換されたデジタル画素信号を画素毎に記憶する前記複数の画素と同数のメモリとを備え、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする画像センサ。
【請求項２】
前記メモリはＳＲＡＭ（Static Random Access Memory）で構成されたことを特徴とする請求項１に記載の画像センサ。
【請求項３】
前記Ａ／Ｄ変換器および前記メモリは、画素毎に前記画素に隣接して設けられたことを特徴とする請求項１に記載の画像センサ。
【請求項４】
前記画素、前記Ａ／Ｄ変換器および前記メモリは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）で１つのチップ上に形成されたことを特徴とする請求項１に記載の画像センサ。
【請求項５】
受光素子を有する複数の画素が面状に配列された画像センサにおいて、
前記複数の画素を所定数のグループに分割し、前記グループ内の複数の画素から順次出力される画素信号を前記グループ毎に順次Ａ／Ｄ変換する前記グループの数と同数のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器によって変換されたデジタル画素信号を前記グループ毎に分割して記憶する前記グループの数と同数のメモリとを備え、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする画像センサ。
【請求項６】
前記複数の画素は、Ｘ方向の行およびＹ方向の列に面状に配列され、
前記グループは、Ｙ方向の列毎或いはＸ方向の行毎にグループ化されたことを特徴とする請求項５に記載の画像センサ。
【請求項７】
前記メモリはＳＲＡＭ（Static Random Access Memory）で構成されたことを特徴とする請求項５に記載の画像センサ。
【請求項８】
前記Ａ／Ｄ変換器および前記メモリは、前記画素が配列された面状の領域に隣接して設けられたことを特徴とする請求項５に記載の画像センサ。
【請求項９】
前記画素、前記Ａ／Ｄ変換器および前記メモリは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）で１つのチップ上に形成されたことを特徴とする請求項５に記載の画像センサ。
【請求項１０】
前記列毎或いは行毎のグループは、奇数番目の列毎或いは行毎の第１のグループと、偶数番目の列毎或いは行毎の第２のグループとに分類され、前記第１のグループに対応するＡ／Ｄ変換器およびメモリと、前記第２のグループに対応するＡ／Ｄ変換器およびメモリとは、前記画素の配列された面状の領域外の対向する領域に配設されたことを特徴とする請求項６に記載の画像センサ。
【請求項１１】
受光素子を有する複数の画素が面状に配列された画像センサの画像読み出し方法において、
前記複数の画素から出力される画素信号を画素毎に並列にＡ／Ｄ変換し、
Ａ／Ｄ変換された前記デジタル画素信号を画素毎に並列にメモリに記憶し、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする画像読み出し方法。
【請求項１２】
受光素子を有する複数の画素が所定数のグループに分割されて面状に配列された画像センサの画像読み出し方法において、
前記グループ内の複数の画素から画素信号を順次出力し、
前記グループから順次出力される画素信号をグループ毎に並列にＡ／Ｄ変換し、
Ａ／Ｄ変換された前記デジタル画素信号を前記グループ毎に並列にメモリに分割して記憶し、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする画像読み出し方法。
【請求項１】
受光素子を有する複数の画素が面状に配列された画像センサにおいて、
前記複数の画素から出力される画素信号を画素毎にＡ／Ｄ変換する前記複数の画素と同数のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器によって変換されたデジタル画素信号を画素毎に記憶する前記複数の画素と同数のメモリとを備え、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする画像センサ。
【請求項２】
前記メモリはＳＲＡＭ（Static Random Access Memory）で構成されたことを特徴とする請求項１に記載の画像センサ。
【請求項３】
前記Ａ／Ｄ変換器および前記メモリは、画素毎に前記画素に隣接して設けられたことを特徴とする請求項１に記載の画像センサ。
【請求項４】
前記画素、前記Ａ／Ｄ変換器および前記メモリは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）で１つのチップ上に形成されたことを特徴とする請求項１に記載の画像センサ。
【請求項５】
受光素子を有する複数の画素が面状に配列された画像センサにおいて、
前記複数の画素を所定数のグループに分割し、前記グループ内の複数の画素から順次出力される画素信号を前記グループ毎に順次Ａ／Ｄ変換する前記グループの数と同数のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器によって変換されたデジタル画素信号を前記グループ毎に分割して記憶する前記グループの数と同数のメモリとを備え、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出し可能に構成されたことを特徴とする画像センサ。
【請求項６】
前記複数の画素は、Ｘ方向の行およびＹ方向の列に面状に配列され、
前記グループは、Ｙ方向の列毎或いはＸ方向の行毎にグループ化されたことを特徴とする請求項５に記載の画像センサ。
【請求項７】
前記メモリはＳＲＡＭ（Static Random Access Memory）で構成されたことを特徴とする請求項５に記載の画像センサ。
【請求項８】
前記Ａ／Ｄ変換器および前記メモリは、前記画素が配列された面状の領域に隣接して設けられたことを特徴とする請求項５に記載の画像センサ。
【請求項９】
前記画素、前記Ａ／Ｄ変換器および前記メモリは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）で１つのチップ上に形成されたことを特徴とする請求項５に記載の画像センサ。
【請求項１０】
前記列毎或いは行毎のグループは、奇数番目の列毎或いは行毎の第１のグループと、偶数番目の列毎或いは行毎の第２のグループとに分類され、前記第１のグループに対応するＡ／Ｄ変換器およびメモリと、前記第２のグループに対応するＡ／Ｄ変換器およびメモリとは、前記画素の配列された面状の領域外の対向する領域に配設されたことを特徴とする請求項６に記載の画像センサ。
【請求項１１】
受光素子を有する複数の画素が面状に配列された画像センサの画像読み出し方法において、
前記複数の画素から出力される画素信号を画素毎に並列にＡ／Ｄ変換し、
Ａ／Ｄ変換された前記デジタル画素信号を画素毎に並列にメモリに記憶し、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする画像読み出し方法。
【請求項１２】
受光素子を有する複数の画素が所定数のグループに分割されて面状に配列された画像センサの画像読み出し方法において、
前記グループ内の複数の画素から画素信号を順次出力し、
前記グループから順次出力される画素信号をグループ毎に並列にＡ／Ｄ変換し、
Ａ／Ｄ変換された前記デジタル画素信号を前記グループ毎に並列にメモリに分割して記憶し、
前記面状の配列の座標を任意に指定し前記メモリに記憶された画素毎のデジタル画素信号を読み出すことができることを特徴とする画像読み出し方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−２０３７３６（Ｐ２００６−２０３７３６Ａ）
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願番号】特願２００５−１５１２９（Ｐ２００５−１５１２９）
【出願日】平成１７年１月２４日（２００５．１．２４）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り
【出願人】（３９０００５１６４）株式会社フォトロン (18)
【出願人】（５０４１３６５６８）国立大学法人広島大学 (924)
【Ｆターム（参考）】
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願日】平成１７年１月２４日（２００５．１．２４）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り
【出願人】（３９０００５１６４）株式会社フォトロン (18)
【出願人】（５０４１３６５６８）国立大学法人広島大学 (924)
【Ｆターム（参考）】
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