画像形成装置
【課題】ＰＬＬ回路に供給する電源の電源変動（電源リップル）を抑圧し、書込みクロックジッタを減少させる。
【解決手段】ＬＤ変調装置１０にて画像信号を変調し、その出力信号によりレーザビーム発生装置（ＬＤ）１１を制御して光ビームを発生し、この光ビームにより感光体を走査して、該感光体上に静電潜像を形成する。書込クロック発生手段２３により画像信号に同期した書込クロックを発生するが、この書込みクロック発生手段２３にはＰＬＬ回路３０が設けられている。電源調節手段４２は、このＰＬＬ回路３０に加えられる電源の電源変動を抑圧する。電源調節手段４２を通してＰＬＬ回路３０のＶＣＯに電源を供給することで、ＰＬＬ回路のＶＣＯに供給する電源の電源変動を抑圧でき、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、画像品質の向上を図ることができる。
【解決手段】ＬＤ変調装置１０にて画像信号を変調し、その出力信号によりレーザビーム発生装置（ＬＤ）１１を制御して光ビームを発生し、この光ビームにより感光体を走査して、該感光体上に静電潜像を形成する。書込クロック発生手段２３により画像信号に同期した書込クロックを発生するが、この書込みクロック発生手段２３にはＰＬＬ回路３０が設けられている。電源調節手段４２は、このＰＬＬ回路３０に加えられる電源の電源変動を抑圧する。電源調節手段４２を通してＰＬＬ回路３０のＶＣＯに電源を供給することで、ＰＬＬ回路のＶＣＯに供給する電源の電源変動を抑圧でき、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、画像品質の向上を図ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリンタ、複写機、ファクシミリ等の、特に、レーザー書込み光学系を用いた画像形成装置に係わり、画像信号に同期したクロックの発生源としてＰＬＬ回路を用いた画像形成装置において、ＰＬＬ回路（より詳細には、ＰＬＬ回路のＶＣＯ（電圧制御発振器））に供給する電源の電源変動を低減し、書込クロックのジッタを小さくして画像品質の向上を図ったものである。
【背景技術】
【０００２】
図１１は、レーザビーム走査装置を有する画像形成装置の一例を説明するための要部構成図で、図中、１１は、画像信号に合わせて点灯するレーザビーム（光ビーム）発生手段としてのレーザダイオード（以下ＬＤという）ユニット内のＬＤで、該ＬＤ１１から出射されたレーザビーム（光ビーム）１２は、図示されていないコリメートレンズにより平行光束化されてシリンダレンズを通り、偏向手段としてのポリゴンミラー（回転多面鏡）１３によって偏向され、ｆθレンズ１４及び図示されていないＢＴＬ（バレル・トロイダルレンズ）を通って、像担持体としての感光体１５上を走査する。なお、ポリゴンミラー１３は、図示されていない駆動手段としてのポリゴンモータにより感光体１５の軸と直角の軸まわりに矢印Ａ方向に回転される（感光体１５に対して、図１２に示す関係で回転される）。
【０００３】
感光体１５としては、ドラム状感光体（図示例）やベルト状感光体などが用いられる。そして、ｆθレンズ１４は、主にポリゴンミラー（回転多面鏡）１３により等角速度で走査しているレーザビーム１２を感光体１５上で軸方向（主走査方向）に等速度走査するように速度変換を行い、ＢＴＬ（バレル・トロイダルレンズ）は、主に副走査方向（矢印Ｂ方向）のピント合わせ（集光機能と副走査方向の位置補正（面倒れ等））を行う。
【０００４】
感光体１５の周りには、帯電手段としての帯電器１、現像手段としての現像装置２、転写手段としての転写器３、定着手段としての定着装置４、クリーニング手段としてのクリーニング装置５、除電手段としての除電器６等が配置されており、通常の電子写真プロセスにより、転写材としての記録紙７上に画像が形成される。すなわち、感光体１５は、図示されていない駆動機構により矢印Ｂ方向に回転駆動され、帯電器１によりその表面が一様に帯電された後に、レーザビーム走査装置からのレーザビーム１２により走査されることで露光され、静電潜像が形成される。このようにして形成された感光体１５上の静電潜像は、現像装置２により現像されて（顕像化されて）トナー像となり、転写器３により、給紙装置から供給される記録紙７に転写され、転写されたトナー像は定着装置４により記録紙７に定着されて外部へ排出される。感光体１５は、トナー像転写後にクリーニング装置５によりクリーニングされて残留トナーが除去され、除電器６により除電され、次の電子写真プロセスに備える。
【０００５】
図１２は、画像書込部としてのレーザビーム走査装置周辺の制御系を説明するための図で、図１１に示したように、レーザビーム１２には感光体１５上を矢印Ｃ方向に主走査されるが、感光体ドラム１５の両端部にはレーザビーム１２（光ビーム）を検知する光ビーム検出手段としてのセンサ１６、１７が備えられており、ｆθレンズ１４を透過したレーザビーム１２がセンサ１６、１７に入射され、レーザビーム１２の走査開始点及び走査終了点が検知されるような構成となっている。なお、図１２においては、複数あるレンズの代表としてｆθレンズ１４のみを示している。また、センサ１６は、同期検知信号となるレーザビーム走査同期信号の検知を行うための同期検知センサの役割も果たしている。
【０００６】
レーザビーム１２が、矢印Ｃにて示す方向に感光体１５上を主走査することにより、センサ１６、１７がそれぞれレーザビーム１２を検知してレーザビーム検知信号ＤＥＴＰ１、ＤＥＴＰ２を出力し、これらレーザビーム検知信号ＤＥＴＰ１、ＤＥＴＰ２が、時間差計測部２１へ送られる。
【０００７】
時間差計測部２１は、センサ１６の出力信号ＤＥＴＰ１とセンサ１７の出力信号ＤＥＴＰ２との時間差を測定し、平均化するなどの算術機能を有し、制御装置（ＣＰＵ）２４からの設定タイミングに応じて測定及び演算を行い、その測定及び算術結果を、倍率補正制御部２２へ送る。
【０００８】
倍率補正制御部２２は、制御装置（ＣＰＵ）２４から設定された書込クロック周波数及び位相調整値の初期設定値又は／及び現在の設定値を記憶する記憶部を有し、書込クロックの周波数によって主走査方向の画像倍率が変わることを利用して、また、書込クロック調整単位では、調整することが出来ない微少時間における位相をシフトすることにより画像倍率が変わることを利用して、前記時間差計及び算術結果をもとに、最適な書込クロック周波数及び位相調整値を算出し又は／及び書込クロック周波数を固定して、最適な位相調整値を算出する機能を有し、前記位相調整値と制御装置（ＣＰＵ）２４から設定された基準値とを比較する機能を有し、ＣＰＵ２４の設定により、書込クロック設定及び位相調整を実施する制御信号を書込クロック生成部２３へ送る。
【０００９】
書込クロック生成部２３は、周波数変調部２３ａ及び位相制御部２３ｂから構成され、周波数変調部２３ａは、図示されていない発振器からのクロックを受けて、書込クロックＰＣＬＫのｎ倍のクロックを生成し、位相制御部２３ｂは、同期検知信号としての前記ＤＥＴＰ１（レーザビーム検知信号）に同期してＰＬＬ発信クロックをｎ分周し、ＤＥＴＰ１に同期した書込クロックＰＣＬＫを生成する機能、及び、前記ＰＬＬ発信クロック半周期の整数倍量を書込クロックの特定周期に加減することで、１画素単位で書込クロック周期をシフトする機能を有する。つまり、書込クロック生成部２３は、制御装置（ＣＰＵ）２４、さらに、倍率補正制御部２２の制御を受けて、書込クロックの生成、及び、位相調整を実行する。
【００１０】
書込クロック生成部２３で周波数可変及び位相可変による主走査の画像倍率補正がなされた書込クロックＰＣＬＫは、光ビーム発生手段駆動部としてのＬＤ変調装置１０へ送られる。ＬＤ変調装置１０は、ＬＤドライバ６０を通して、レーザビーム走査装置におけるＬＤユニット内のＬＤ１１の点灯を書込クロック生成部２３からの書込クロックＰＣＬＫに同期させた画像信号に応じて制御する。これによって、ＬＤユニット内のＬＤ１１から画像信号に応じて変調されたレーザビーム１２が出射され、このレーザビーム１２が、前述のようにポリゴンミラー１３により偏向されｆθレンズ１４を介して感光体１５上を走査する。
【００１１】
図１３は、ＰＬＬ回路とその周辺回路を示した図で、ＰＬＬ回路３０は、入力信号の位相に同期した新たな信号を生成するための回路で、基本的には、位相比較器３０１、ループ・フィルタ３０２、ＶＣＯ（電圧制御発振器）３０３から構成され、周辺回路として、水晶発振器３１、１／Ｍ分周器３２、１／Ｎ分周器３３、電源３５等があり、電源３５よりＰＬＬ回路３０、及び、ＶＣＯ（電圧制御発振器）３０３に電源を供給するようにしている。
【００１２】
図１３に示した回路においては、ＶＣＯ（電圧制御発振器）３０３の出力である書込クロック（ｆｏｕｔ）を分周器３３を用いて１／Ｎに分周し、この分周器３３からの信号と水晶発振器３１から発振された基準クロック（ｆｉｎ）を分周器３２を用いて１／Ｍに分周した信号とを、位相比較器３０１にて比較し、ループフィルタ３０２を通してＶＣＯ（電圧制御発振器）３０３に供給し、このＶＣＯ３０３より書込クロック（ｆｏｕｔ）を出力する。なお、ＰＬＬ回路３０の出力信号である書き込みクロック（ｆｏｕｔ）と水晶発振器３１の出力信号である基準クロック（ｆｉｎ）、分周比Ｎ、Ｍの間には、ｆｏｕｔ＝ｆｉｎ×Ｎ／Ｍの関係が成立する。
【００１３】
図１４は、書込クロック生成部２３の概略図であり、ＰＬＬ回路３０が、書込クロック生成部２３に配置されている構成を示したもので、図１４では、ＰＬＬ回路３０は、書込クロック生成部２３を構成する位相制御部２３ｂ内に配置されている。なお、ＰＬＬ回路３０は、位相制御部２３ｂの外に配置される場合もありうる。
【００１４】
図１５は、従来技術におけるＰＬＬ回路３０とロジック回路（ＬＤ変調装置）１０の関係を示す構成図で、ＰＬＬ回路３０、ロジック回路（ＬＤ変調装置）１０は、図示のように配置され、ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、ロジック回路（ＬＤ変調装置）１０へ送出され、ロジック回路１０は、該書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、前述のように、ＬＤドライバ６０を通して、ＬＤ（光ビーム発生装置）１１へ送出する。
【００１５】
この場合、従来技術においては、電源３５は、ＰＬＬ回路３０、ロジック回路（ＬＤ変調装置）１０に直接供給されるようになっているが、特許文献１記載のカラー画像形成装置では、図１５に示したように、各ＰＬＬ回路３０と電源３５の間に、フェライトビーズインダクタＬを入れて高周波ノイズが他のＰＬＬ回路の電源に入りにくくして、ＰＬＬ間の電源の干渉を小さくしてクロックジッタを減少させ、更に、各ＰＬＬ回路にコンデンサＣを入れて各ＰＬＬ回路の電源電圧を安定化させている。
【特許文献１】特開２００３−１１８１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路のＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）への電源変動（電源リップル）は、ＰＬＬの安定出力に悪影響を及ぼすため、従来から、電源変動を抑えるため、フィルタ（ＲＣフィルタ、ＬＣフィルタ等）を介した構成が知られている。しかし、フィルタの特性によっては電源変動を抑圧しきれない場合があった。あるいは、場合によっては、更に大きな電源変動がＰＬＬに与えられてしまうこともあった。その結果、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）が大きくなり、画像品質が落ちることがあった。
【００１７】
本発明の第１の目的は、ＰＬＬ回路に供給する電源の電源変動（電源リップル）を抑圧し、書込みクロックジッタを減少させることであり、そのため、電源調節装置を通してＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給するようにして、電源変動がＰＬＬ回路に及ばないようにした。
【００１８】
本発明の第２の目的は、複数のＰＬＬ回路を使用して、書込みクロックを生成するときに生じる問題を解決することである。つまり、複数のＰＬＬ回路で複数色分の画像信号に同期させる書込みクロックを生成するとき、複数色の書込みクロックを生成するＰＬＬの発振周波数は同程度（±１％以内）になりやすい。そして、このような構成でＰＬＬを発振させると、発振周波数が同程度（±１％以内）になりやすいために、各ＰＬＬ回路が干渉し、発振周波数の差が大きいときに比べてＰＬＬ出力周波数の揺らぎ、すなわち、クロックジッタが１０倍以上も大きくなることがあるという問題がある。そのため、ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ電源調節装置を通して電源を供給するようにして、クロックジッタによる画像品質の低下が目立つ色のＰＬＬ回路に供給する電源の電源変動（電源リップル）を抑圧し、クロックジッタを減少させるようにした。
【００１９】
本発明の第３の目的は、クロックジッタを減少させる必要のあるＰＬＬ回路にのみ電源調節装置を通して電源を供給することである。複数のＰＬＬ回路で複数色分の画像信号に同期させる書込みクロックを生成するとき、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）が非常に大きくなりそうな条件であっても、ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ供給される電源が非常に安定していれば発振周波数の揺らぎは非常に小さくなる。そこで、前記の条件で成り立つような電源調節装置とＰＬＬ回路を組む必要がある。そのため、電源調節装置を通して電源を供給しなければならないＰＬＬ回路にのみ電源調節装置を通して電源を供給し、電源調節装置を通して電源を供給する必要のないＰＬＬ回路には電源調節装置を通さず電源を供給するようにした。
【００２０】
本発明の第４の目的は、複数のＰＬＬ回路で複数色分の画像信号に同期させる書込みクロックを生成するとき、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）が非常に大きくなる場合の問題を解決することである。そこで、各ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ一対一で電源調節装置から生成した電源を供給するようにして、確実に電源変動を抑制し、クロックジッタを低減するようにした。
【００２１】
本発明の第５の目的は、複数個のＰＬＬ回路が１つのパッケージに封入されている構成の場合に発生する問題を解決することである。つまり、パッケージを構成する場合には、さらに電源変動を抑圧させ、クロックジッタを低減させなければならない。そこで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）に一対一で電源調節装置を通して電源を供給するようにした。
【００２２】
本発明の第６の目的は、電源調節装置のコストを抑えることである。そこで、電源調節装置として、レギュレータ（例えば、シリーズレギュレータ、三端子レギュレータ）を使用した。なぜなら、レギュレータはコストが低く（小型のセラミックコンデンサーを用いて低コストでレギュレータ回路を組めるようになっため）、高信頼性で、ノイズが少ないからである。
なお、ＣＲ回路、ＣＬ回路には下記のような問題がある。つまり、ＣＲ回路には、電源ラインに抵抗を挿入するため電圧降下を引き起こし所望の電圧をＶＣＯ（電圧制御発振器）に供給することが困難であるという問題がある。また、ＣＬ回路には、対象としている電源変動が数ｋＨｚ帯なので比較的大きな容量のコイルとコンデンサーが必要となり（例、Ｌ：１００ｕＨ、Ｃ：４７０ｕＦ）、かつ、電源ラインにコイルを挿入するのでインピーダンスの低いものを選ばなければならないため、大きなコイルを選ばなければならず、高コストとなり、発振しやすいという問題である。
【課題を解決するための手段】
【００２３】
請求項１の発明は、画像信号に応じて変調された光ビームにより感光体を走査する画像形成装置において、画像信号に同期した書込クロックを発生する書込クロック発生手段と、該書込みクロック発生手段に対応して設けられたＰＬＬ回路に電源調節手段を有し、前記ＰＬＬ回路の電源変動を抑圧するようにしたことを特徴とする。
【００２４】
請求項２の発明は、画像信号に応じて変調された複数の光ビームにより１あるいは複数の感光体を走査する画像形成装置において、前記複数の光ビームのそれぞれについて画像信号に同期した書込クロックを発生する書込クロック発生手段を有するとともに、各書込みクロック発生手段にＰＬＬ回路を有し、該複数のＰＬＬ回路のうち少なくとも１のＰＬＬ回路に電源調節手段を有することを特徴とする。
【００２５】
請求項３の発明は、請求項２の発明において、前記複数のＰＬＬ回路のうち少なくとも２のＰＬＬ回路に電源調節手段を有することを特徴とする。
【００２６】
請求項４の発明は、請求項２の発明において、前記複数のすべてのＰＬＬ回路に対して一対一で電源調節手段を有することを特徴とする。
【００２７】
請求項５の発明は、請求項２ないし請求項４のいずれかの発明において、複数のＰＬＬ回路が１つのパッケージに封入されていることを特徴とする。
【００２８】
請求項６の発明は、請求項１ないし請求項５のいずれかの発明において、電源調節手段としてレギュレータを用いることを特徴とする。
【発明の効果】
【００２９】
電源調節装置を通してＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給することで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）に供給する電源の電源変動（電源リップル）を抑圧でき、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、画像品質の向上を図ることができる。
【００３０】
また、画像品質の低下が目立つ色の画像信号に同期させる書込クロックを生成するＰＬＬ回路のＶＣＯ（電圧制御発振器）へ電源調節装置を通して電源を供給することで、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、全体的な画像品質の向上を図ることができる。
【００３１】
また、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）が非常に大きくなりそうな条件であっても、電源調節装置を通してＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給することで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ供給する電源をより安定させたので、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）は非常に小さくなり、画像品質の向上を図ることができる。
【００３２】
また、各ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ一対一で電源調節装置を通して電源を供給したので、高い信頼性で電源変動を抑制し書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を低減でき、画像品質の向上を図ることができる。
【００３３】
また、複数のＰＬＬ回路が１つのパッケージに封入されていても電源調節装置を通して該ＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給することで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）に供給する電源の電源変動（電源リップル）を抑圧したため、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくでき、画像品質の向上を図ることができる。
【００３４】
また、電源調節装置としてレギュレータを用いることで、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）を低減させるためのコストが低く抑えられ、高い信頼性で、ＰＬＬ回路を用いることができた。そして、電源調節装置としてレギュレータを用いることでノイズが少なくなるため、電源変動を抑制しクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を低減でき、画像品質の向上を図ることができる。
【発明を実施するための最良の形態】
【００３５】
図１は、本発明による画像形成装置４０の要部概略構成図で、図中、４１は、ＰＳＵ（電源供給装置）で、該ＰＳＵ４１は、ＰＬＬ回路３０、ロジック回路（ＬＤ変調装置）１０に供給する電源を生成する。このＰＳＵ４１からの電源は、ＬＤ変調装置（ロジック回路）１０にはそのまま供給され、ＰＬＬ回路３０内の図示されていないＶＣＯ（電圧制御発振器）へは電源調節装置４２（レギュレータ）を通して供給される。なお、図示されていないがＰＬＬ回路３０にもＰＳＵ４１からの電源が直接供給されるようになっている。ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、前述のように、ロジック回路（ＬＤ変調装置）１０へ送られ、ロジック回路（ＬＤ変調装置）１０は、該書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、ＬＤドライバ６０を通して、ＬＤ（光ビーム発生装置）１１へ送出する。
【００３６】
図２は、電源調節装置４２（レギュレータ）とＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）３０３との接続関係、並びに、ＰＬＬ回路３０の周辺回路（水晶発振器３１、分周器３２、分周器３３）を示した構成図で、ＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）３０３にのみ電源調節装置４２（レギュレータ）を通して電源３５を供給している。
【実施例１】
【００３７】
図３は、図１に示した実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図３には、書込クロックＰＣＬＫを生成するＰＬＬ回路３０、書込クロックジッタを減少させる電源調節装置４２、ＬＤ（光ビーム発生装置）１１へ供給するデータ信号を生成するロジック回路（ＬＤ変調装置）１０が、配置されている。ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、ロジック回路（ＬＤ変調装置）１０へ送られ、該ロジック回路１０は、書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、ＬＤドライバ６０を通して、ＬＤ（光ビーム発生装置）１１へ送出する。また、ＰＬＬ回路３０内の図示されていないＶＣＯ（電圧制御発振器）には、電源３５が電源調節装置４２を通して供給され、ロジック回路（ＬＤ変調装置）１０には電源調節装置４２を通さず直接供給されるようになっている。なお、図示されていないがＰＬＬ回路３０にも電源３５が電源調節装置４２を通さず直接供給されるようになっている。
【００３８】
図４は、図３におけるＰＬＬ回路３０内の構成、並びに、周辺回路を明らかにした機能ブロック図で、図４において、電源調節装置４２は、シリーズレギュレータであり、ＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）３０３にのみ電源調節装置４２を通して電源３５が供給されている。ＶＣＯ（電圧制御発振器）３０３は、電源変動に非常に弱く、５００ＭＨｚ程度の発振周波数だと１０〜２０ｍＶの電源変動で数ＭＨｚ周波数が変動してしまう。そして、前記変動による影響は、画像揺らぎとなって直接画像に現れてくる。そのため、電源調節装置４２（レギュレータ）を用いて、特にＶＣＯ（電圧制御発振器）３０３の電源変動を抑制する必要がある。
【実施例２】
【００３９】
図５は、本発明の第２の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図５には、書込クロックＰＣＬＫを生成するＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）、書込みクロックジッタを減少させる電源調節装置４２（４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙ）、及び、Ｋ（ブラック）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｙ（イエロー）の４色の画像を重ね合わせたカラー画像を形成するために、４色用のデータ信号を生成するロジック回路１０（１０Ｋ、１０Ｍ、１０Ｃ、１０Ｙ）が、配置されている。
【００４０】
ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、ロジック回路（ＬＤ変調装置）１０へ送出され、４つのロジック回路（ＬＤ変調装置）１０（１０Ｋ、１０Ｍ、１０Ｃ、１０Ｙ）は、書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、ＬＤドライバ６０（６０Ｋ、６０Ｍ、６０Ｃ、６０Ｙ）を通して、ＬＤ（光ビーム発生装置）１１（１１Ｋ、１１Ｍ、１１Ｃ、１１Ｙ）へ送出する。ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ）内の図示されていないＶＣＯ（電圧制御発振器）には、電源調節装置４２を通して電源を供給しているが、本実施例では、３つの電源調節装置４２（４２Ｋ、４２Ｍ、４２Ｃ）が、３つのＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ）内のＶＣＯ（電圧制御発振器）に一対一に対応して駆動するようにしている。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ）へは、電源調節装置４２を通さず直接電源を供給している。イエロー（Ｙ）のＰＬＬ回路に対しては電源調節装置を設けていない。これは、イエロー（Ｙ）は、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）による画質低下が目立ちにくい色で、電源調節装置が無くてもクロックジッタによる影響を十分許容できるため、イエロー（Ｙ）のロジック回路１０Ｙに対応して設けられているＰＬＬ回路３０Ｙ及びＰＬＬ回路３０Ｙ内のＶＣＯ（電圧制御発振器）には電源調節装置を通すことなく電源を供給するようにしている。
【実施例３】
【００４１】
図６は、第３の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図６では、書込クロックＰＣＬＫを生成する４つのＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）内の図示されていないＶＣＯ（電圧制御発振器）に対して、２つの電源調節装置４２（４２Ｋ、４２Ｃ）が設けられている。すなわち、本実施例では、１つの電源調節装置４２で２つのＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）に電源を供給するようにしている。つまり図示例の場合、１つの電源調節装置４２Ｋが、２つのＰＬＬ回路３０Ｋ、３０Ｍ内のＶＣＯ（電圧制御発振器）を駆動し、さらに、もう１つの電源調節装置４２Ｃが、他の２つのＰＬＬ回路３０Ｃ、３０Ｙ内のＶＣＯ（電圧制御発振器）を駆動している。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、電源調節装置４２を通さず直接電源を供給している。
【実施例４】
【００４２】
図７は、本発明の第４の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図７には、書込クロックＰＣＬＫを生成するＰＬＬ回路３０の全て３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ内の図示されていないＶＣＯ（電圧制御発振器）に対して、書込みクロックジッタを減少させる電源調節装置４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙが一対一で対応し、４つのＰＬＬ回路３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ内の図示されていないＶＣＯ（電圧制御発振器）に対してそれぞれ電源調節装置４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙが設けられている。このようにすることにより高い信頼性で電源変動を抑圧し、クロックジッタを低減でき画像品質の向上を図ることができる。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、電源調節装置４２を通さず直接電源を供給している。
【実施例５】
【００４３】
図８は、本発明の第５の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図中、５０は、ＩＣパッケージで、該ＩＣパッケージ５０には、複数のＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）が封入されている。このように、複数のＰＬＬ回路が１つのパッケージに封入されていても、電源調節装置を用いてＰＬＬ回路のＶＣOに供給する電源の電源変動（電源リップル）を抑圧したため、書込みジッタを小さくでき、画像品質の向上を図ることができる。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、電源調節装置４２を通さず直接電源を供給している。
【実施例６】
【００４４】
図９は、本発明の第６の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、本実施例では、書込みクロックジッタを減少させる電源調節回路（電源調節装置）としてレギュレータ５１（５１Ｋ、５１Ｍ、５１Ｃ、５１Ｙ）を用いている。レギュレータとしては、シリーズレギュレータ、三端子レギュレータ等が用いられる。なお、図９では各ＰＬＬ回路３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ内の図示されていないＶＣＯ（電圧制御発振器）に対して、レギュレータ５１Ｋ、５１Ｍ、５１Ｃ、５１Ｙが設けられているが、ＰＬＬ回路３０Ｋと３０Ｍとは１つのパッケージ５０１に、ＰＬＬ回路３０Ｃと３０Ｙが他のパッケージ５０２に封入されている。つまり、２つのＰＬＬ回路を１つのパッケージに封入した２つのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）５０１、５０２が配置されている。一方のＡＳＩＣ５０１は、Ｋ（ブラック）、Ｍ（マゼンタ）用のデータ信号を生成し、他方のＡＳＩＣ５０２は、Ｃ（シアン）、Ｙ（イエロー）用のデータ信号を生成して、ＬＤ（光ビーム発生装置）１１へ送出する。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、レギュレータ５１を通さず直接電源を供給している。
【００４５】
ここで、レギュレータの構成について説明する。
図１０は、本実施例におけるレギュレータ５１の構成図であり、図中、レギュレータ５１は、パス・トランジスタ部５２、誤差増幅器５３、基準電圧部５４、検出部５５より構成されている。図１０において、非安定な入力電圧Ｖｉは、パス・トランジスタ部５２を通って負荷の電子回路に出力されるが、出力電圧Ｖｏは、検出部５５で抵抗分割された後に誤差増幅器５３において基準電圧部５４の基準電圧と比較される。この時、基準電圧部５４側の基準電圧が大きい場合はパス・トランジスタ部５２の出力電流Ｉｏを増加して出力電圧を高くする方向に働き、検出部５５側の出力電圧が大きい場合はパス・トランジスタ部５２の出力電流Ｉｏを抑制して出力電圧を低くする方向に働き電源変動を抑圧する。
【００４６】
このように、電源調節装置としてレギュレータを用いることでコストが低く抑えられ、高い信頼性で用いることができ、また、ノイズが少ないため、電源変動を抑制しクロックジッタを低減でき、画像品質の向上が図ることができる。さらに、レギュレータは、ＣＬ回路よりも電源が安定し（電源変動が少ない）、ＣＬ回路に比して発振しにくい。
【図面の簡単な説明】
【００４７】
【図１】本発明による画像形成装置の一実施例を説明するための要部概略構成図である。
【図２】電源調節装置と電圧制御発振器との接続関係を示した構成図である。
【図３】本発明の第１の実施例を説明するための要部構成図である。
【図４】第１の実施例におけるＰＬＬ回路内の構成を明らかにした図である。
【図５】本発明の第２の実施例を説明するための要部構成図である。
【図６】本発明の第３の実施例を説明するための要部構成図である。
【図７】本発明の第４の実施例を説明するための要部構成図である。
【図８】本発明の第５の実施例を説明するための要部構成図である。
【図９】本発明の第６の実施例を説明するための要部構成図である。
【図１０】レギュレータの構成図である。
【図１１】レーザビーム走査装置を有する画像形成装置の一例を説明するための要部構成図である。
【図１２】画像書込部としてのレーザビーム走査装置、および、レーザビーム走査装置周辺の制御を示した図である。
【図１３】ＰＬＬ回路とその周辺回路を示した図である。
【図１４】書込クロック生成部の概略図である。
【図１５】従来技術におけるＰＬＬ回路、ロジック回路の構成図である。
【符号の説明】
【００４８】
１…帯電器、２…現像装置、３…転写器、４…定着装置、５…クリーニング装置、６…除電器、７…記録紙、１０…ＬＤ変調装置、１０（１０Ｋ、１０Ｍ、１０Ｃ、１０Ｙ）…ロジック回路、１１（１１Ｋ、１１Ｍ、１１Ｃ、１１Ｙ）…ＬＤ（レーザダイオード）、１２…レーザビーム、１３…ポリゴンミラー、１４…ｆθレンズ、１５…感光体、１６、１７…センサ、２１…時間差計測部、２２…倍率補正制御部、２３…書込クロック生成部、２３ａ…周波数変調部、２３ｂ…位相制御部、２４…ＣＰＵ、３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）…ＰＬＬ回路、３０１…位相比較器、３０２…ループ・フィルタ、３０３…ＶＣＯ（電圧制御発振器）、３１…水晶発振器、３２、３３…分周器、３５…電源、４０…画像形成装置、４１…ＰＳＵ（電源供給装置）、４２、４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙ…電源調節装置、５０…ＩＣパッケージ、５０１、５０１…ＡＳＩＣ（ＩＣパッケージ）、５１（５１Ｋ、５１Ｍ、５１Ｃ、５１Ｙ）…レギュレータ、５２…パス・トランジスタ部、５３…誤差増幅器、５４…基準電圧部、５５…検出部、６０（６０Ｋ、６０Ｍ、６０Ｃ、６０Ｙ）…ＬＤドライバ。
【技術分野】
【０００１】
本発明は、プリンタ、複写機、ファクシミリ等の、特に、レーザー書込み光学系を用いた画像形成装置に係わり、画像信号に同期したクロックの発生源としてＰＬＬ回路を用いた画像形成装置において、ＰＬＬ回路（より詳細には、ＰＬＬ回路のＶＣＯ（電圧制御発振器））に供給する電源の電源変動を低減し、書込クロックのジッタを小さくして画像品質の向上を図ったものである。
【背景技術】
【０００２】
図１１は、レーザビーム走査装置を有する画像形成装置の一例を説明するための要部構成図で、図中、１１は、画像信号に合わせて点灯するレーザビーム（光ビーム）発生手段としてのレーザダイオード（以下ＬＤという）ユニット内のＬＤで、該ＬＤ１１から出射されたレーザビーム（光ビーム）１２は、図示されていないコリメートレンズにより平行光束化されてシリンダレンズを通り、偏向手段としてのポリゴンミラー（回転多面鏡）１３によって偏向され、ｆθレンズ１４及び図示されていないＢＴＬ（バレル・トロイダルレンズ）を通って、像担持体としての感光体１５上を走査する。なお、ポリゴンミラー１３は、図示されていない駆動手段としてのポリゴンモータにより感光体１５の軸と直角の軸まわりに矢印Ａ方向に回転される（感光体１５に対して、図１２に示す関係で回転される）。
【０００３】
感光体１５としては、ドラム状感光体（図示例）やベルト状感光体などが用いられる。そして、ｆθレンズ１４は、主にポリゴンミラー（回転多面鏡）１３により等角速度で走査しているレーザビーム１２を感光体１５上で軸方向（主走査方向）に等速度走査するように速度変換を行い、ＢＴＬ（バレル・トロイダルレンズ）は、主に副走査方向（矢印Ｂ方向）のピント合わせ（集光機能と副走査方向の位置補正（面倒れ等））を行う。
【０００４】
感光体１５の周りには、帯電手段としての帯電器１、現像手段としての現像装置２、転写手段としての転写器３、定着手段としての定着装置４、クリーニング手段としてのクリーニング装置５、除電手段としての除電器６等が配置されており、通常の電子写真プロセスにより、転写材としての記録紙７上に画像が形成される。すなわち、感光体１５は、図示されていない駆動機構により矢印Ｂ方向に回転駆動され、帯電器１によりその表面が一様に帯電された後に、レーザビーム走査装置からのレーザビーム１２により走査されることで露光され、静電潜像が形成される。このようにして形成された感光体１５上の静電潜像は、現像装置２により現像されて（顕像化されて）トナー像となり、転写器３により、給紙装置から供給される記録紙７に転写され、転写されたトナー像は定着装置４により記録紙７に定着されて外部へ排出される。感光体１５は、トナー像転写後にクリーニング装置５によりクリーニングされて残留トナーが除去され、除電器６により除電され、次の電子写真プロセスに備える。
【０００５】
図１２は、画像書込部としてのレーザビーム走査装置周辺の制御系を説明するための図で、図１１に示したように、レーザビーム１２には感光体１５上を矢印Ｃ方向に主走査されるが、感光体ドラム１５の両端部にはレーザビーム１２（光ビーム）を検知する光ビーム検出手段としてのセンサ１６、１７が備えられており、ｆθレンズ１４を透過したレーザビーム１２がセンサ１６、１７に入射され、レーザビーム１２の走査開始点及び走査終了点が検知されるような構成となっている。なお、図１２においては、複数あるレンズの代表としてｆθレンズ１４のみを示している。また、センサ１６は、同期検知信号となるレーザビーム走査同期信号の検知を行うための同期検知センサの役割も果たしている。
【０００６】
レーザビーム１２が、矢印Ｃにて示す方向に感光体１５上を主走査することにより、センサ１６、１７がそれぞれレーザビーム１２を検知してレーザビーム検知信号ＤＥＴＰ１、ＤＥＴＰ２を出力し、これらレーザビーム検知信号ＤＥＴＰ１、ＤＥＴＰ２が、時間差計測部２１へ送られる。
【０００７】
時間差計測部２１は、センサ１６の出力信号ＤＥＴＰ１とセンサ１７の出力信号ＤＥＴＰ２との時間差を測定し、平均化するなどの算術機能を有し、制御装置（ＣＰＵ）２４からの設定タイミングに応じて測定及び演算を行い、その測定及び算術結果を、倍率補正制御部２２へ送る。
【０００８】
倍率補正制御部２２は、制御装置（ＣＰＵ）２４から設定された書込クロック周波数及び位相調整値の初期設定値又は／及び現在の設定値を記憶する記憶部を有し、書込クロックの周波数によって主走査方向の画像倍率が変わることを利用して、また、書込クロック調整単位では、調整することが出来ない微少時間における位相をシフトすることにより画像倍率が変わることを利用して、前記時間差計及び算術結果をもとに、最適な書込クロック周波数及び位相調整値を算出し又は／及び書込クロック周波数を固定して、最適な位相調整値を算出する機能を有し、前記位相調整値と制御装置（ＣＰＵ）２４から設定された基準値とを比較する機能を有し、ＣＰＵ２４の設定により、書込クロック設定及び位相調整を実施する制御信号を書込クロック生成部２３へ送る。
【０００９】
書込クロック生成部２３は、周波数変調部２３ａ及び位相制御部２３ｂから構成され、周波数変調部２３ａは、図示されていない発振器からのクロックを受けて、書込クロックＰＣＬＫのｎ倍のクロックを生成し、位相制御部２３ｂは、同期検知信号としての前記ＤＥＴＰ１（レーザビーム検知信号）に同期してＰＬＬ発信クロックをｎ分周し、ＤＥＴＰ１に同期した書込クロックＰＣＬＫを生成する機能、及び、前記ＰＬＬ発信クロック半周期の整数倍量を書込クロックの特定周期に加減することで、１画素単位で書込クロック周期をシフトする機能を有する。つまり、書込クロック生成部２３は、制御装置（ＣＰＵ）２４、さらに、倍率補正制御部２２の制御を受けて、書込クロックの生成、及び、位相調整を実行する。
【００１０】
書込クロック生成部２３で周波数可変及び位相可変による主走査の画像倍率補正がなされた書込クロックＰＣＬＫは、光ビーム発生手段駆動部としてのＬＤ変調装置１０へ送られる。ＬＤ変調装置１０は、ＬＤドライバ６０を通して、レーザビーム走査装置におけるＬＤユニット内のＬＤ１１の点灯を書込クロック生成部２３からの書込クロックＰＣＬＫに同期させた画像信号に応じて制御する。これによって、ＬＤユニット内のＬＤ１１から画像信号に応じて変調されたレーザビーム１２が出射され、このレーザビーム１２が、前述のようにポリゴンミラー１３により偏向されｆθレンズ１４を介して感光体１５上を走査する。
【００１１】
図１３は、ＰＬＬ回路とその周辺回路を示した図で、ＰＬＬ回路３０は、入力信号の位相に同期した新たな信号を生成するための回路で、基本的には、位相比較器３０１、ループ・フィルタ３０２、ＶＣＯ（電圧制御発振器）３０３から構成され、周辺回路として、水晶発振器３１、１／Ｍ分周器３２、１／Ｎ分周器３３、電源３５等があり、電源３５よりＰＬＬ回路３０、及び、ＶＣＯ（電圧制御発振器）３０３に電源を供給するようにしている。
【００１２】
図１３に示した回路においては、ＶＣＯ（電圧制御発振器）３０３の出力である書込クロック（ｆｏｕｔ）を分周器３３を用いて１／Ｎに分周し、この分周器３３からの信号と水晶発振器３１から発振された基準クロック（ｆｉｎ）を分周器３２を用いて１／Ｍに分周した信号とを、位相比較器３０１にて比較し、ループフィルタ３０２を通してＶＣＯ（電圧制御発振器）３０３に供給し、このＶＣＯ３０３より書込クロック（ｆｏｕｔ）を出力する。なお、ＰＬＬ回路３０の出力信号である書き込みクロック（ｆｏｕｔ）と水晶発振器３１の出力信号である基準クロック（ｆｉｎ）、分周比Ｎ、Ｍの間には、ｆｏｕｔ＝ｆｉｎ×Ｎ／Ｍの関係が成立する。
【００１３】
図１４は、書込クロック生成部２３の概略図であり、ＰＬＬ回路３０が、書込クロック生成部２３に配置されている構成を示したもので、図１４では、ＰＬＬ回路３０は、書込クロック生成部２３を構成する位相制御部２３ｂ内に配置されている。なお、ＰＬＬ回路３０は、位相制御部２３ｂの外に配置される場合もありうる。
【００１４】
図１５は、従来技術におけるＰＬＬ回路３０とロジック回路（ＬＤ変調装置）１０の関係を示す構成図で、ＰＬＬ回路３０、ロジック回路（ＬＤ変調装置）１０は、図示のように配置され、ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、ロジック回路（ＬＤ変調装置）１０へ送出され、ロジック回路１０は、該書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、前述のように、ＬＤドライバ６０を通して、ＬＤ（光ビーム発生装置）１１へ送出する。
【００１５】
この場合、従来技術においては、電源３５は、ＰＬＬ回路３０、ロジック回路（ＬＤ変調装置）１０に直接供給されるようになっているが、特許文献１記載のカラー画像形成装置では、図１５に示したように、各ＰＬＬ回路３０と電源３５の間に、フェライトビーズインダクタＬを入れて高周波ノイズが他のＰＬＬ回路の電源に入りにくくして、ＰＬＬ間の電源の干渉を小さくしてクロックジッタを減少させ、更に、各ＰＬＬ回路にコンデンサＣを入れて各ＰＬＬ回路の電源電圧を安定化させている。
【特許文献１】特開２００３−１１８１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路のＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）への電源変動（電源リップル）は、ＰＬＬの安定出力に悪影響を及ぼすため、従来から、電源変動を抑えるため、フィルタ（ＲＣフィルタ、ＬＣフィルタ等）を介した構成が知られている。しかし、フィルタの特性によっては電源変動を抑圧しきれない場合があった。あるいは、場合によっては、更に大きな電源変動がＰＬＬに与えられてしまうこともあった。その結果、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）が大きくなり、画像品質が落ちることがあった。
【００１７】
本発明の第１の目的は、ＰＬＬ回路に供給する電源の電源変動（電源リップル）を抑圧し、書込みクロックジッタを減少させることであり、そのため、電源調節装置を通してＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給するようにして、電源変動がＰＬＬ回路に及ばないようにした。
【００１８】
本発明の第２の目的は、複数のＰＬＬ回路を使用して、書込みクロックを生成するときに生じる問題を解決することである。つまり、複数のＰＬＬ回路で複数色分の画像信号に同期させる書込みクロックを生成するとき、複数色の書込みクロックを生成するＰＬＬの発振周波数は同程度（±１％以内）になりやすい。そして、このような構成でＰＬＬを発振させると、発振周波数が同程度（±１％以内）になりやすいために、各ＰＬＬ回路が干渉し、発振周波数の差が大きいときに比べてＰＬＬ出力周波数の揺らぎ、すなわち、クロックジッタが１０倍以上も大きくなることがあるという問題がある。そのため、ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ電源調節装置を通して電源を供給するようにして、クロックジッタによる画像品質の低下が目立つ色のＰＬＬ回路に供給する電源の電源変動（電源リップル）を抑圧し、クロックジッタを減少させるようにした。
【００１９】
本発明の第３の目的は、クロックジッタを減少させる必要のあるＰＬＬ回路にのみ電源調節装置を通して電源を供給することである。複数のＰＬＬ回路で複数色分の画像信号に同期させる書込みクロックを生成するとき、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）が非常に大きくなりそうな条件であっても、ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ供給される電源が非常に安定していれば発振周波数の揺らぎは非常に小さくなる。そこで、前記の条件で成り立つような電源調節装置とＰＬＬ回路を組む必要がある。そのため、電源調節装置を通して電源を供給しなければならないＰＬＬ回路にのみ電源調節装置を通して電源を供給し、電源調節装置を通して電源を供給する必要のないＰＬＬ回路には電源調節装置を通さず電源を供給するようにした。
【００２０】
本発明の第４の目的は、複数のＰＬＬ回路で複数色分の画像信号に同期させる書込みクロックを生成するとき、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）が非常に大きくなる場合の問題を解決することである。そこで、各ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ一対一で電源調節装置から生成した電源を供給するようにして、確実に電源変動を抑制し、クロックジッタを低減するようにした。
【００２１】
本発明の第５の目的は、複数個のＰＬＬ回路が１つのパッケージに封入されている構成の場合に発生する問題を解決することである。つまり、パッケージを構成する場合には、さらに電源変動を抑圧させ、クロックジッタを低減させなければならない。そこで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）に一対一で電源調節装置を通して電源を供給するようにした。
【００２２】
本発明の第６の目的は、電源調節装置のコストを抑えることである。そこで、電源調節装置として、レギュレータ（例えば、シリーズレギュレータ、三端子レギュレータ）を使用した。なぜなら、レギュレータはコストが低く（小型のセラミックコンデンサーを用いて低コストでレギュレータ回路を組めるようになっため）、高信頼性で、ノイズが少ないからである。
なお、ＣＲ回路、ＣＬ回路には下記のような問題がある。つまり、ＣＲ回路には、電源ラインに抵抗を挿入するため電圧降下を引き起こし所望の電圧をＶＣＯ（電圧制御発振器）に供給することが困難であるという問題がある。また、ＣＬ回路には、対象としている電源変動が数ｋＨｚ帯なので比較的大きな容量のコイルとコンデンサーが必要となり（例、Ｌ：１００ｕＨ、Ｃ：４７０ｕＦ）、かつ、電源ラインにコイルを挿入するのでインピーダンスの低いものを選ばなければならないため、大きなコイルを選ばなければならず、高コストとなり、発振しやすいという問題である。
【課題を解決するための手段】
【００２３】
請求項１の発明は、画像信号に応じて変調された光ビームにより感光体を走査する画像形成装置において、画像信号に同期した書込クロックを発生する書込クロック発生手段と、該書込みクロック発生手段に対応して設けられたＰＬＬ回路に電源調節手段を有し、前記ＰＬＬ回路の電源変動を抑圧するようにしたことを特徴とする。
【００２４】
請求項２の発明は、画像信号に応じて変調された複数の光ビームにより１あるいは複数の感光体を走査する画像形成装置において、前記複数の光ビームのそれぞれについて画像信号に同期した書込クロックを発生する書込クロック発生手段を有するとともに、各書込みクロック発生手段にＰＬＬ回路を有し、該複数のＰＬＬ回路のうち少なくとも１のＰＬＬ回路に電源調節手段を有することを特徴とする。
【００２５】
請求項３の発明は、請求項２の発明において、前記複数のＰＬＬ回路のうち少なくとも２のＰＬＬ回路に電源調節手段を有することを特徴とする。
【００２６】
請求項４の発明は、請求項２の発明において、前記複数のすべてのＰＬＬ回路に対して一対一で電源調節手段を有することを特徴とする。
【００２７】
請求項５の発明は、請求項２ないし請求項４のいずれかの発明において、複数のＰＬＬ回路が１つのパッケージに封入されていることを特徴とする。
【００２８】
請求項６の発明は、請求項１ないし請求項５のいずれかの発明において、電源調節手段としてレギュレータを用いることを特徴とする。
【発明の効果】
【００２９】
電源調節装置を通してＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給することで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）に供給する電源の電源変動（電源リップル）を抑圧でき、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、画像品質の向上を図ることができる。
【００３０】
また、画像品質の低下が目立つ色の画像信号に同期させる書込クロックを生成するＰＬＬ回路のＶＣＯ（電圧制御発振器）へ電源調節装置を通して電源を供給することで、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、全体的な画像品質の向上を図ることができる。
【００３１】
また、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）が非常に大きくなりそうな条件であっても、電源調節装置を通してＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給することで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ供給する電源をより安定させたので、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）は非常に小さくなり、画像品質の向上を図ることができる。
【００３２】
また、各ＰＬＬ回路のＶＣＯ（電圧制御発振器）へ一対一で電源調節装置を通して電源を供給したので、高い信頼性で電源変動を抑制し書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を低減でき、画像品質の向上を図ることができる。
【００３３】
また、複数のＰＬＬ回路が１つのパッケージに封入されていても電源調節装置を通して該ＰＬＬ回路のＶＣＯ（電圧制御発振器）に電源を供給することで、ＰＬＬ回路のＶＣＯ（電圧制御発振器）に供給する電源の電源変動（電源リップル）を抑圧したため、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくでき、画像品質の向上を図ることができる。
【００３４】
また、電源調節装置としてレギュレータを用いることで、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）を低減させるためのコストが低く抑えられ、高い信頼性で、ＰＬＬ回路を用いることができた。そして、電源調節装置としてレギュレータを用いることでノイズが少なくなるため、電源変動を抑制しクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を低減でき、画像品質の向上を図ることができる。
【発明を実施するための最良の形態】
【００３５】
図１は、本発明による画像形成装置４０の要部概略構成図で、図中、４１は、ＰＳＵ（電源供給装置）で、該ＰＳＵ４１は、ＰＬＬ回路３０、ロジック回路（ＬＤ変調装置）１０に供給する電源を生成する。このＰＳＵ４１からの電源は、ＬＤ変調装置（ロジック回路）１０にはそのまま供給され、ＰＬＬ回路３０内の図示されていないＶＣＯ（電圧制御発振器）へは電源調節装置４２（レギュレータ）を通して供給される。なお、図示されていないがＰＬＬ回路３０にもＰＳＵ４１からの電源が直接供給されるようになっている。ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、前述のように、ロジック回路（ＬＤ変調装置）１０へ送られ、ロジック回路（ＬＤ変調装置）１０は、該書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、ＬＤドライバ６０を通して、ＬＤ（光ビーム発生装置）１１へ送出する。
【００３６】
図２は、電源調節装置４２（レギュレータ）とＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）３０３との接続関係、並びに、ＰＬＬ回路３０の周辺回路（水晶発振器３１、分周器３２、分周器３３）を示した構成図で、ＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）３０３にのみ電源調節装置４２（レギュレータ）を通して電源３５を供給している。
【実施例１】
【００３７】
図３は、図１に示した実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図３には、書込クロックＰＣＬＫを生成するＰＬＬ回路３０、書込クロックジッタを減少させる電源調節装置４２、ＬＤ（光ビーム発生装置）１１へ供給するデータ信号を生成するロジック回路（ＬＤ変調装置）１０が、配置されている。ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、ロジック回路（ＬＤ変調装置）１０へ送られ、該ロジック回路１０は、書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、ＬＤドライバ６０を通して、ＬＤ（光ビーム発生装置）１１へ送出する。また、ＰＬＬ回路３０内の図示されていないＶＣＯ（電圧制御発振器）には、電源３５が電源調節装置４２を通して供給され、ロジック回路（ＬＤ変調装置）１０には電源調節装置４２を通さず直接供給されるようになっている。なお、図示されていないがＰＬＬ回路３０にも電源３５が電源調節装置４２を通さず直接供給されるようになっている。
【００３８】
図４は、図３におけるＰＬＬ回路３０内の構成、並びに、周辺回路を明らかにした機能ブロック図で、図４において、電源調節装置４２は、シリーズレギュレータであり、ＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）３０３にのみ電源調節装置４２を通して電源３５が供給されている。ＶＣＯ（電圧制御発振器）３０３は、電源変動に非常に弱く、５００ＭＨｚ程度の発振周波数だと１０〜２０ｍＶの電源変動で数ＭＨｚ周波数が変動してしまう。そして、前記変動による影響は、画像揺らぎとなって直接画像に現れてくる。そのため、電源調節装置４２（レギュレータ）を用いて、特にＶＣＯ（電圧制御発振器）３０３の電源変動を抑制する必要がある。
【実施例２】
【００３９】
図５は、本発明の第２の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図５には、書込クロックＰＣＬＫを生成するＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）、書込みクロックジッタを減少させる電源調節装置４２（４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙ）、及び、Ｋ（ブラック）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｙ（イエロー）の４色の画像を重ね合わせたカラー画像を形成するために、４色用のデータ信号を生成するロジック回路１０（１０Ｋ、１０Ｍ、１０Ｃ、１０Ｙ）が、配置されている。
【００４０】
ＰＬＬ回路３０が生成した書込クロックＰＣＬＫは、ロジック回路（ＬＤ変調装置）１０へ送出され、４つのロジック回路（ＬＤ変調装置）１０（１０Ｋ、１０Ｍ、１０Ｃ、１０Ｙ）は、書込クロックＰＣＬＫに同期させた画像信号からデータ信号を生成し、ＬＤドライバ６０（６０Ｋ、６０Ｍ、６０Ｃ、６０Ｙ）を通して、ＬＤ（光ビーム発生装置）１１（１１Ｋ、１１Ｍ、１１Ｃ、１１Ｙ）へ送出する。ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ）内の図示されていないＶＣＯ（電圧制御発振器）には、電源調節装置４２を通して電源を供給しているが、本実施例では、３つの電源調節装置４２（４２Ｋ、４２Ｍ、４２Ｃ）が、３つのＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ）内のＶＣＯ（電圧制御発振器）に一対一に対応して駆動するようにしている。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ）へは、電源調節装置４２を通さず直接電源を供給している。イエロー（Ｙ）のＰＬＬ回路に対しては電源調節装置を設けていない。これは、イエロー（Ｙ）は、クロックジッタ（ＰＬＬの発振周波数の揺らぎ）による画質低下が目立ちにくい色で、電源調節装置が無くてもクロックジッタによる影響を十分許容できるため、イエロー（Ｙ）のロジック回路１０Ｙに対応して設けられているＰＬＬ回路３０Ｙ及びＰＬＬ回路３０Ｙ内のＶＣＯ（電圧制御発振器）には電源調節装置を通すことなく電源を供給するようにしている。
【実施例３】
【００４１】
図６は、第３の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図６では、書込クロックＰＣＬＫを生成する４つのＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）内の図示されていないＶＣＯ（電圧制御発振器）に対して、２つの電源調節装置４２（４２Ｋ、４２Ｃ）が設けられている。すなわち、本実施例では、１つの電源調節装置４２で２つのＰＬＬ回路３０内のＶＣＯ（電圧制御発振器）に電源を供給するようにしている。つまり図示例の場合、１つの電源調節装置４２Ｋが、２つのＰＬＬ回路３０Ｋ、３０Ｍ内のＶＣＯ（電圧制御発振器）を駆動し、さらに、もう１つの電源調節装置４２Ｃが、他の２つのＰＬＬ回路３０Ｃ、３０Ｙ内のＶＣＯ（電圧制御発振器）を駆動している。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、電源調節装置４２を通さず直接電源を供給している。
【実施例４】
【００４２】
図７は、本発明の第４の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図７には、書込クロックＰＣＬＫを生成するＰＬＬ回路３０の全て３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ内の図示されていないＶＣＯ（電圧制御発振器）に対して、書込みクロックジッタを減少させる電源調節装置４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙが一対一で対応し、４つのＰＬＬ回路３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ内の図示されていないＶＣＯ（電圧制御発振器）に対してそれぞれ電源調節装置４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙが設けられている。このようにすることにより高い信頼性で電源変動を抑圧し、クロックジッタを低減でき画像品質の向上を図ることができる。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、電源調節装置４２を通さず直接電源を供給している。
【実施例５】
【００４３】
図８は、本発明の第５の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、図中、５０は、ＩＣパッケージで、該ＩＣパッケージ５０には、複数のＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）が封入されている。このように、複数のＰＬＬ回路が１つのパッケージに封入されていても、電源調節装置を用いてＰＬＬ回路のＶＣOに供給する電源の電源変動（電源リップル）を抑圧したため、書込みジッタを小さくでき、画像品質の向上を図ることができる。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、電源調節装置４２を通さず直接電源を供給している。
【実施例６】
【００４４】
図９は、本発明の第６の実施例における電源調節装置、並びに、該電源調節装置における周辺回路の機能ブロック図で、本実施例では、書込みクロックジッタを減少させる電源調節回路（電源調節装置）としてレギュレータ５１（５１Ｋ、５１Ｍ、５１Ｃ、５１Ｙ）を用いている。レギュレータとしては、シリーズレギュレータ、三端子レギュレータ等が用いられる。なお、図９では各ＰＬＬ回路３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ内の図示されていないＶＣＯ（電圧制御発振器）に対して、レギュレータ５１Ｋ、５１Ｍ、５１Ｃ、５１Ｙが設けられているが、ＰＬＬ回路３０Ｋと３０Ｍとは１つのパッケージ５０１に、ＰＬＬ回路３０Ｃと３０Ｙが他のパッケージ５０２に封入されている。つまり、２つのＰＬＬ回路を１つのパッケージに封入した２つのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）５０１、５０２が配置されている。一方のＡＳＩＣ５０１は、Ｋ（ブラック）、Ｍ（マゼンタ）用のデータ信号を生成し、他方のＡＳＩＣ５０２は、Ｃ（シアン）、Ｙ（イエロー）用のデータ信号を生成して、ＬＤ（光ビーム発生装置）１１へ送出する。なお、図示してはいないが、ＰＬＬ回路３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）へは、レギュレータ５１を通さず直接電源を供給している。
【００４５】
ここで、レギュレータの構成について説明する。
図１０は、本実施例におけるレギュレータ５１の構成図であり、図中、レギュレータ５１は、パス・トランジスタ部５２、誤差増幅器５３、基準電圧部５４、検出部５５より構成されている。図１０において、非安定な入力電圧Ｖｉは、パス・トランジスタ部５２を通って負荷の電子回路に出力されるが、出力電圧Ｖｏは、検出部５５で抵抗分割された後に誤差増幅器５３において基準電圧部５４の基準電圧と比較される。この時、基準電圧部５４側の基準電圧が大きい場合はパス・トランジスタ部５２の出力電流Ｉｏを増加して出力電圧を高くする方向に働き、検出部５５側の出力電圧が大きい場合はパス・トランジスタ部５２の出力電流Ｉｏを抑制して出力電圧を低くする方向に働き電源変動を抑圧する。
【００４６】
このように、電源調節装置としてレギュレータを用いることでコストが低く抑えられ、高い信頼性で用いることができ、また、ノイズが少ないため、電源変動を抑制しクロックジッタを低減でき、画像品質の向上が図ることができる。さらに、レギュレータは、ＣＬ回路よりも電源が安定し（電源変動が少ない）、ＣＬ回路に比して発振しにくい。
【図面の簡単な説明】
【００４７】
【図１】本発明による画像形成装置の一実施例を説明するための要部概略構成図である。
【図２】電源調節装置と電圧制御発振器との接続関係を示した構成図である。
【図３】本発明の第１の実施例を説明するための要部構成図である。
【図４】第１の実施例におけるＰＬＬ回路内の構成を明らかにした図である。
【図５】本発明の第２の実施例を説明するための要部構成図である。
【図６】本発明の第３の実施例を説明するための要部構成図である。
【図７】本発明の第４の実施例を説明するための要部構成図である。
【図８】本発明の第５の実施例を説明するための要部構成図である。
【図９】本発明の第６の実施例を説明するための要部構成図である。
【図１０】レギュレータの構成図である。
【図１１】レーザビーム走査装置を有する画像形成装置の一例を説明するための要部構成図である。
【図１２】画像書込部としてのレーザビーム走査装置、および、レーザビーム走査装置周辺の制御を示した図である。
【図１３】ＰＬＬ回路とその周辺回路を示した図である。
【図１４】書込クロック生成部の概略図である。
【図１５】従来技術におけるＰＬＬ回路、ロジック回路の構成図である。
【符号の説明】
【００４８】
１…帯電器、２…現像装置、３…転写器、４…定着装置、５…クリーニング装置、６…除電器、７…記録紙、１０…ＬＤ変調装置、１０（１０Ｋ、１０Ｍ、１０Ｃ、１０Ｙ）…ロジック回路、１１（１１Ｋ、１１Ｍ、１１Ｃ、１１Ｙ）…ＬＤ（レーザダイオード）、１２…レーザビーム、１３…ポリゴンミラー、１４…ｆθレンズ、１５…感光体、１６、１７…センサ、２１…時間差計測部、２２…倍率補正制御部、２３…書込クロック生成部、２３ａ…周波数変調部、２３ｂ…位相制御部、２４…ＣＰＵ、３０（３０Ｋ、３０Ｍ、３０Ｃ、３０Ｙ）…ＰＬＬ回路、３０１…位相比較器、３０２…ループ・フィルタ、３０３…ＶＣＯ（電圧制御発振器）、３１…水晶発振器、３２、３３…分周器、３５…電源、４０…画像形成装置、４１…ＰＳＵ（電源供給装置）、４２、４２Ｋ、４２Ｍ、４２Ｃ、４２Ｙ…電源調節装置、５０…ＩＣパッケージ、５０１、５０１…ＡＳＩＣ（ＩＣパッケージ）、５１（５１Ｋ、５１Ｍ、５１Ｃ、５１Ｙ）…レギュレータ、５２…パス・トランジスタ部、５３…誤差増幅器、５４…基準電圧部、５５…検出部、６０（６０Ｋ、６０Ｍ、６０Ｃ、６０Ｙ）…ＬＤドライバ。
【特許請求の範囲】
【請求項１】
画像信号に応じて変調された光ビームにより感光体を走査する画像形成装置において、画像信号に同期した書込クロックを発生する書込クロック発生手段と、該書込みクロック発生手段に対応して設けられたＰＬＬ回路に電源調節手段を有し、前記ＰＬＬ回路の電源変動を抑圧するようにしたことを特徴とする画像形成装置。
【請求項２】
画像信号に応じて変調された複数の光ビームにより１あるいは複数の感光体を走査する画像形成装置において、前記複数の光ビームのそれぞれについて画像信号に同期した書込クロックを発生する書込クロック発生手段を有するとともに、各書込みクロック発生手段にＰＬＬ回路を有し、該複数のＰＬＬ回路のうち少なくとも１のＰＬＬ回路に電源調節手段を有することを特徴とする画像形成装置。
【請求項３】
前記複数のＰＬＬ回路のうち少なくとも２のＰＬＬ回路に電源調節手段を有することを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記複数のすべてのＰＬＬ回路に対して一対一で電源調節手段を有することを特徴とする請求項２に記載の画像形成装置。
【請求項５】
複数のＰＬＬ回路が１つのパッケージに封入されていることを特徴とする請求項２ないし請求項４のいずれかに記載の画像形成装置。
【請求項６】
電源調節手段としてレギュレータを用いることを特徴とする請求項１ないし請求項５のいずれかに記載の画像形成装置。
【請求項１】
画像信号に応じて変調された光ビームにより感光体を走査する画像形成装置において、画像信号に同期した書込クロックを発生する書込クロック発生手段と、該書込みクロック発生手段に対応して設けられたＰＬＬ回路に電源調節手段を有し、前記ＰＬＬ回路の電源変動を抑圧するようにしたことを特徴とする画像形成装置。
【請求項２】
画像信号に応じて変調された複数の光ビームにより１あるいは複数の感光体を走査する画像形成装置において、前記複数の光ビームのそれぞれについて画像信号に同期した書込クロックを発生する書込クロック発生手段を有するとともに、各書込みクロック発生手段にＰＬＬ回路を有し、該複数のＰＬＬ回路のうち少なくとも１のＰＬＬ回路に電源調節手段を有することを特徴とする画像形成装置。
【請求項３】
前記複数のＰＬＬ回路のうち少なくとも２のＰＬＬ回路に電源調節手段を有することを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記複数のすべてのＰＬＬ回路に対して一対一で電源調節手段を有することを特徴とする請求項２に記載の画像形成装置。
【請求項５】
複数のＰＬＬ回路が１つのパッケージに封入されていることを特徴とする請求項２ないし請求項４のいずれかに記載の画像形成装置。
【請求項６】
電源調節手段としてレギュレータを用いることを特徴とする請求項１ないし請求項５のいずれかに記載の画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−１８０４００（Ｐ２００６−１８０４００Ａ）
【公開日】平成１８年７月６日（２００６．７．６）
【国際特許分類】
【出願番号】特願２００４−３７３９１１（Ｐ２００４−３７３９１１）
【出願日】平成１６年１２月２４日（２００４．１２．２４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成１８年７月６日（２００６．７．６）
【国際特許分類】
【出願日】平成１６年１２月２４日（２００４．１２．２４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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