画像表示装置
【課題】コントラストを向上させることができる画像表示装置を提供すること。
【解決手段】発光素子と、該発光素子の一端に電気的に接続される駆動トランジスタ１２と、該駆動トランジスタ１２に接続される容量素子１５と、を有する画素を複数備えた画像表示装置であって、１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタ１２の面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする画像表示装置を提供する。
【解決手段】発光素子と、該発光素子の一端に電気的に接続される駆動トランジスタ１２と、該駆動トランジスタ１２に接続される容量素子１５と、を有する画素を複数備えた画像表示装置であって、１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタ１２の面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする画像表示装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に関するものであり、特に、コントラストを向上させることができる画像表示装置に関する。
【背景技術】
【０００２】
従来より、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する有機ＥＬ（Electronic Luminescent）素子を用いた画像表示装置が提案されている。
【０００３】
かかる画像表示装置は、例えば、行列状に配置された複数の画素回路と、複数の画素回路に対して、複数の信号線を介して後述する輝度信号を供給する信号線駆動回路と、画素回路に対して、複数の走査線を介して輝度信号を供給する画素回路を選択するための走査信号を供給する走査線駆動回路とを備える。
【０００４】
また、上記画素回路（１画素分）は、電流注入によって発光する機能を有し、上述した有機ＥＬ素子である発光素子と、発光素子に流れる電流を制御するためドライバ素子と、２つまたは３つのスイッチング素子とを備えている。これらのドライバ素子およびスイッチング素子は、薄膜トランジスタ（ＴＦＴ）である。従って、従来の画像表示装置は、１つの画素回路あたり、３つ（１つのドライバ素子＋２つのスイッチング素子）または４つ（１つのドライバ素子＋３つのスイッチング素子）の薄膜トランジスタを有する３ＴＦＴ構成または４ＴＦＴ構成とされている。
【０００５】
図１５−１は、非特許文献１において提案されている画像表示装置の要部（１画素分）の構成を示す図である。同図に示す画像表示装置において、信号線供給回路１０２は、信号線１０１を介して輝度信号を供給する機能を備える。走査線駆動回路１０４は、走査線１０３を介して輝度電位を供給する画素回路を選択するための走査信号を供給する機能を備える。電源供給回路１０５は、静電容量１１２の一方の電極およびスイッチング素子１０８の電極へハイレベル電位を供給する機能を備える。リセット制御回路１１４は、リセット線１１５を介してスイッチング素子１０９へリセット電位を供給する。駆動制御回路１１６は、駆動制御線１１７を介して、スイッチング素子１１８へ制御信号を供給する。
【０００６】
また、画像表示装置においては、発光素子１０７、スイッチング素子１０８、スイッチング素子１０９、静電容量１１２、スイッチング素子１１８、静電容量１１９およびスイッチング素子１２２が１画素分の画素回路を構成している。発光素子１０７は、電流注入によって発光する機構を有し、上述した有機ＥＬ素子によって形成される。スイッチング素子１０８は、発光素子１０７に流れる電流を制御するための機能を有する。
【０００７】
ここで、発光素子１０７は、図１６−１に示すように、閾値電圧Ｖth,i-v以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子１０７は、図１６−２に示すように、閾値電圧Ｖth,L-v以上の電位差（アノード−カソード間電位差）が生じることにより、発光（輝度＞０）するという輝度−電圧特性を有している。
【０００８】
また、閾値電圧Ｖth,i-vは、閾値電圧Ｖth,L-vよりも低い値とされている。従って、発光素子１０７のアノード−カソード間の電位差が、閾値電圧Ｖth,L-v以上である場合には、発光素子１０７に電流が流れるとともに、発光するという状態とされる。なお、発光素子１０７のアノード−カソード間の電位差が、閾値電圧Ｖth,i-v以上閾値電圧Ｖth,L-v未満である場合には、発光素子１０７に電流が流れるが、発光しないという状態とされる。
【０００９】
具体的には、ドライバ素子１０８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子１０７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子１０７に対して電流を流し続ける機能を有する。ドライバ素子１０８は、ｐ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子１０７の発光輝度を制御している。
【００１０】
上記構成において、リセット工程、閾値電圧検出工程、データ書き込み工程、発光工程という４つの工程が繰り返し実行される。以下では、最初のリセット工程について説明する。
【００１１】
最初の工程として、過去の発光の際にドライバ素子１０８のゲート電極に印加された電位をリセットするリセット工程が行われる。このリセット工程においては、図１５−２に示すように、信号線１０１がハイレベル電位とされ、リセット線１１５がローレベル電位とされ、駆動制御線１１７がローレベル電位とされ、走査線１０３がローレベル電位とされる。
【００１２】
ここで、発光素子１０７のアノード−カソード間の電位差は、スイッチング素子１１８がオン状態で、Ｖａと０電位（発光素子１０７のカソードの電位）との差である。
【００１３】
図１７は、リセット工程における過渡応答特性を示す図である。すなわち、同図には、図１５−１に示した電位Ｖａと、電位Ｖｂと、発光素子１０７を流れる電流ｉd_OLEDとの過渡応答特性が図示されている。
【００１４】
この図からわかるように、Time=0.00でリセット工程が実行されると、ドライバ素子１０８のソース電極の電位がハイレベル電位であるため、電位Ｖｂが急激に低下するとともに、電位Ｖａが上昇し、発光素子１０７のアノード−ソース間の電位差が急激に高くなり、図１６−２に示す閾値電圧Ｖth,L-v以上となる。これにより、発光素子１０７を電流ｉd_OLEDが流れるとともに、発光する。なお、リセット工程における発光は、後述するように、本来、不要なものである。
【００１５】
そして、リセット工程が終了すると、上述した閾値電圧検出工程、データ書き込み工程を経て、発光工程で発光素子１０７が発光される。
【００１６】
画像表示装置においては、１つの画素回路あたりの薄膜トランジスタの数が多いほど、精細度が低くなることが知られている。従って、３ＴＦＴ構成または４ＴＦＴ構成よりも２ＴＦＴ構成のほうが精細度が高くなる。
【００１７】
図１８−１は、非特許文献２において提案されている２ＴＦＴ構成の画像表示装置の要部（１画素分）の構成を示す図である。また、図１８−２は、その動作を説明するタイムチャートを示す図である。図１８−１に示した画像表示装置は、スイッチング素子Ｔ１、ドライバ素子Ｔ２、静電容量ＣＣｓおよび発光素子ＯＬＥＤが図示のように接続されており、２ＴＦＴ構成（スイッチング素子Ｔ１およびドライバ素子Ｔ２）とされている。スイッチング素子Ｔ１およびドライバ素子Ｔ２は、薄膜トランジスタである。
【００１８】
上記構成において、図１８−２の期間ｔ1および図１９−１に示すように、準備工程で、走査線Ｓｅｌｅｃｔの電位がＶgLであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位がＶGGであると、スイッチング素子Ｔ１がオフ状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａがＶGG＋ＶOLED（発光素子ＯＬＥＤの電圧降下分）＋Ｖdata'（データ電圧）＋Ｖt（ドライバ素子Ｔ２の閾値電圧）となり、発光素子ＯＬＥＤのアノードの電位ｂは、ＶGG＋ＶOLEDとなる。これにより、電流ｉが流れ、電位ａがＶGG＋ＶOLED＋Ｖdata'＋ＶtからＶdata'＋Ｖtとなり、電位ｂがＶGG＋ＶOLEDから０電位となる。
【００１９】
つぎに、図１８−２の期間ｔ2および図１９−２に示すように、閾値電圧検出工程で、走査線Ｓｅｌｅｃｔの電位がＶgHであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位が０であると、スイッチング素子Ｔ１がオン状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａが０となり、電位ｂが０電位から−α（Ｖdata'＋Ｖt）−（１−α）ＶGGとなる。そして、電流ｉが流れ、電位ｂが−α（Ｖdata'＋Ｖt）−（１−α）ＶGGから−Ｖtとなる。ここで、αは、ＣＣs／（ＣＣs＋ＣOLED）である。ＣＣsは、静電容量ＣＣsの値である。ＣOLEDは、発光素子ＯＬＥＤの静電容量の値である。
【００２０】
つぎに、図１８−２の期間ｔ3および図１９−３に示すように、データ書き込み工程で、走査線Ｓｅｌｅｃｔの電位がＶgHであり、データ線Ｄａｔａの電位がデータ電位Ｖdataであり、コモン線ＣＯＭの電位が０であると、スイッチング素子Ｔ１がオン状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａが０からＶdataとなり、電位ｂが−ＶtからαＶdata−Ｖtとなる。そして、電流ｉが流れる。ここで、電位ｂは、ＶdataがＶt未満である場合、−ＶtからＶdata−Ｖtとなる。一方、ＶdataがＶtよりも大きい場合、電位ｂは、０電位となる。
【００２１】
つぎに、図１８−２の期間ｔ4および図１９−４に示すように、発光工程で、走査線Ｓｅｌｅｃｔの電位がＶgLであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位が−ＶEEであると、スイッチング素子Ｔ１がオフ状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａがＶt＋ＶOLED＋ＶEEまたはＶdata＋ＶOLED＋ＶEEとなる。
【００２２】
ここで、電位ａがＶt＋ＶOLED＋ＶEEの場合は、図１９−３に示した電位ｂがＶdata−Ｖt（Ｖdata＜Ｖt）に対応している。この場合、発光素子ＯＬＥＤには、電流ｉd（＝０）が流れない（ｉd＝０）一方、電位ａがＶdata＋ＶOLED＋ＶEEの場合は、図１９−３に示した電位ｂが０（Ｖdata＞Ｖt）に対応している。この場合には、発光素子ＯＬＥＤに電流ｉd（＝（β／２）（Ｖdata−Ｖt）2）が流れる。すなわち、発光素子ＯＬＥＤは、ＶdataとＶtとの大小関係により、電流ｉdが流れたり、流れなかったりするため、発光したり、しなかったりする。すなわち、発光素子ＯＬＥＤの発光状態は、ドライバ素子Ｔ２の閾値電圧Ｖtに依存する。
【００２３】
【非特許文献１】Dawson他、「ポリシリコンを用いたアクティブマトリクス型有機ＬＥＤディスプレイのための新しい画素回路デザイン（Design of an Improved Pixel for Polysilicon Active-Matrix Organic LED Display）」、ソサイエティ・オブ・インフォメーション・ディスプレイ １９９８ ダイジェスト(Society of Information Display 1998 Digest)、１９９８年、ｐ．１１−１４
【非特許文献２】J.L.Sanford et al.，Proc. of IDRC 03 p.38
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、非特許文献１で提案されているような画像表示装置では、図１５−１に示したドライバ素子１０８のソース電極の電位がハイレベル電位であるため、リセット工程で発光素子１０７のアノード−カソード間の電位差が図１６−２に示す閾値電圧Ｖth,L-v以上となるため、リセット工程で発光素子１０７が発光してしまい、本来黒画素が望ましいにもかかわらず白画素となり、コントラストが低下するという問題があった。
【００２５】
また、上記した画像表示装置は、リセット工程においてドライバ素子がオン状態となっていることから、リセット工程で発光素子に流れる電流量が大きくなる。それ故、リセット工程における発光素子の発光量が大きくなり、コントラストが更に低下するという問題があった。
【００２６】
従来の画像表示装置として、精細度を高めるために、図１８−２および図１９−１〜図１９−４を参照して説明した２ＴＦＴ構成のものが提案されているが、図１９−３および図１９−４を参照して説明したように、ＶdataとＶtとの大小関係により、発光素子ＯＬＥＤに電流ｉdが流れる場合と流れない場合があり、発光素子ＯＬＥＤの発光状態が不安定となる。すなわち、かかる２ＴＦＴ構成の画像表示装置は、実用に供さないのである。
【００２７】
従って、従来の画像表示装置は、実用段階では依然として３ＴＦＴ構成または４ＴＦＴ構成であり、精細度を高めることが難しいという問題があった。
【００２８】
本発明は、上記に鑑みてなされたものであって、コントラストを向上させることができる画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上述した課題を解決し、目的を達成するために、本発明にかかる画像表示装置は、発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタの面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする。
【００３０】
また、本発明にかかる画像表示装置は、発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続され、該駆動トランジスタと平面的に異なる領域に配置される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める容量素子の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする。
【発明の効果】
【００３１】
本発明によれば、リセット工程において、発光素子に電流が流れ、かつ発光素子を非発光とする所定の電位を供給するようにしたことから、発光素子を介して駆動トランジスタのゲート電極の電位をリセットしても、発光素子が無駄に発光する時間を低減することができ、従来と比較してコントラストを向上させることができるという効果を奏する。
【００３２】
また、本発明によれば、１画素あたりのトランジスタ数を２つ、あるいは３つまで低減しても、駆動トランジスタの駆動閾値を検出・補償することができ、精細度を高めることができるという効果を奏する。
【００３３】
また本発明によれば、１画素あたりの駆動トランジスタに占める面積、あるいは、１画素あたりの容量素子の面積を５％以上に大きくすることができる。従って、駆動トランジスタの抵抗を小さくして画像表示装置の消費電力を小さくすることができる。また１画素の面積が７０００μｍ2〜５００００μｍ2と小さい場合であっても、容量素子の容量を適切な大きさに確保しやすくなる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明にかかる画像表示装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。
【００３５】
図１は、本発明の実施形態１にかかる画像表示装置の全体構成を示す図である。図１に示す画像表示装置は、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路１と、複数の画素回路１に対して、複数の信号線２を介して後述する輝度信号を供給する信号線駆動回路３と、輝度信号を供給する画素回路１を選択するための走査信号を複数の走査線４を介して画素回路１に供給する走査線駆動回路５とを備える。
【００３６】
また、画像表示装置は、画素回路１内に備わる発光素子１０（後述）のアノードに対して一定のオン電位を供給する定電位供給回路６と、画素回路１内に備わる第２スイッチング素子１１（後述）の駆動を制御線９を介して制御する駆動制御回路７と、ドライバ素子１２のソース電極に、リセット工程でオン電位、その他の工程で０電位を供給する電源供給回路８とを備える。
【００３７】
画素回路１は、アノードが定電位供給回路６と電気的に接続された発光素子１０と、発光素子１０のカソードに一方の電極が接続された第２スイッチング素子１１と、ｎ型の薄膜トランジスタによって形成され、ドレイン電極が第１スイッチング素子１３の他方の電極に接続され、ソース電極が電源供給回路８と電気的に接続されたドライバ素子１２と、ドライバ素子１２を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御する第１スイッチング素子１３によって形成された閾値電位検出部１４とを備える。
【００３８】
発光素子１０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。
【００３９】
第２スイッチング素子１１は、発光素子１０とドライバ素子１２との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレイン電極とソース電極とがそれぞれ発光素子１０、ドライバ素子１２に接続される一方で、ゲート電極が駆動制御回路７と電気的に接続された構成を有し、駆動制御回路７から供給される電位に基づいて、発光素子１０とドライバ素子１２との間の導通状態を制御している。
【００４０】
ドライバ素子１２は、発光素子１０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子１２は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子１０に流れる電流を制御する機能を有する。本実施形態１では、ドライバ素子１２は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子１０の発光輝度を制御している。
【００４１】
静電容量１５は、信号線駆動回路３と組合わさることによって輝度電位／基準電位供給部１６を形成する。この輝度電位／基準電位供給部１６は、輝度電位供給手段として、ドライバ素子１２の駆動閾値に対応した電位差（以下、「閾値電圧」と称する）を検出する機能と、基準電位を供給する機能を有する。
【００４２】
閾値電位検出部１４は、ドライバ素子１２の閾値電圧を検出するためのものである。本実施形態１では、閾値電位検出部１４は、ｎ型の薄膜トランジスタたる第１スイッチング素子１３によって形成されている。すなわち、第１スイッチング素子１３は、薄膜トランジスタの一方のソース／ドレイン電極が、ドライバ素子１２のドレイン電極に接続され、他方のソース／ドレイン電極が、ドライバ素子１２のゲート電極に接続され、薄膜トランジスタのゲート電極が走査線駆動回路５に電気的に接続された構成を有する。従って、閾値電位検出部１４は、走査線駆動回路５から供給される電位に基づいて第１スイッチング素子１３を構成する薄膜トランジスタのゲート・ドレイン間を導通させる機能を有し、ゲート・ドレイン間を導通させた際に閾値電圧を検出する機能を有する。
【００４３】
図２は、動作時における本実施形態１にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図２において、走査線（ｎ−１）は、前段に位置する画素回路１に対応した走査線および制御線のタイムチャートを参考のために示したものである。図３−１〜図３−４は、図２に示す期間ｔ1〜期間ｔ4に対応した画素回路１の状態を示した図である。
【００４４】
まず、過去の発光の際にドライバ素子１２のゲート電極に印加された電位をリセットするリセット工程が行われる。具体的には、図２の期間ｔ1および図３−１に示すように、電源供給回路８、駆動制御回路７および走査線４（走査線駆動回路５）の電位がオン電位に変化する。なお、定電位供給回路６の電位は、常時、一定のオン電位とされている。一方、信号線２の電位は、ＶDLとされている。
【００４５】
すなわち、図３−１に示すように、第２スイッチング素子１１および第１スイッチング素子１３は、オン状態となっている。一方、ドライバ素子１２は、電源供給回路８の電位がオン電位であるため、オフ状態となっている。従って、静電容量１５を形成する第１電極１７の電位は、定電位供給回路６から発光素子１０のアノード側に供給される電位から、発光素子１０内における電圧降下分を差し引いた値となる。一般に定電位供給回路６から供給されるオン電位は十分高い値を有することから第１電極１７の電位（すなわち、ドライバ素子１２のゲート電極の電位）は、閾値電圧Ｖthよりも高い値であるＶrに保持されることとなる。
【００４６】
一方で、図２に示すように信号線２の電位がＶDLとなっていることから、静電容量１５を形成する他方の電極である第２電極１８の電位は、ＶDLとなる。従って、図２の期間ｔ1および図３−１に示す工程において、第１電極１７に対してはＶr（＞Ｖth）の電位が供給され、第２電極１８に対しては電位ＶDLが供給される。
【００４７】
図４は、図３−１に示す第１スイッチング素子１３がオン状態（ドライバ素子１２：オフ状態）とされてからの過渡応答特性を示す図である。すなわち、同図には、発光素子１０のカソードの電位Ｖａ'と、ドライバ素子１２のゲート電極（第１電極１７）の電位Ｖr（＞Ｖth）と、発光素子１０を流れる電流ｉd_OLED'との過渡応答特性が図示されている。
【００４８】
この図からわかるように、Time=0.00で第１スイッチング素子１３がオン状態（ドライバ素子１２がオフ状態）とされると、電位Ｖrが上昇するとともに、電位Ｖａ'がわずかに低下した後、上昇する。
【００４９】
ここで、実施形態１においては、電位Ｖａ'がわずかに低下した場合における発光素子１０のアノード−カソード間の電位差（定電位供給回路６からのオン電位と電位Ｖａ'との差）が、前述した閾値電圧Ｖth,i-v（図１４−１）以上であって、閾値電圧Ｖth,L-v（図１４−２）未満となるように、つぎの（１）式のパラメータＣsおよびＣOLEDが設定されている。パラメータＣsは、静電容量１５の値である。パラメータＣOLEDは、発光素子１０の静電容量成分である。
Ｖth,L-v＞（Ｃs／（Ｃs＋ＣOLED））・Ｖth,i-v （１）
従って、実施形態１においては、リセット工程で発光素子１０のアノード−カソード間の電位差が閾値電圧Ｖth,i-v（図１４−１）以上であって、閾値電圧Ｖth,L-v未満であるため、図４に示したようにわずかに電流ｉd_OLED'が流れるが、発光しない。
【００５０】
つぎに、図２の期間ｔ2および図３−２に示すように、電源供給回路８の電位がオン電位から０電位にされる。また、駆動制御回路７の電位がオン電位からオフ電位にされて第２スイッチング素子１１がオフ状態とされる。また、走査線４の電位がオン電位に維持されて第１スイッチング素子１３がオン状態を維持する。さらに、信号線２の電位が０電位に維持される。
【００５１】
まず、第１電極１７の電位の変化について説明する。上述のようにドライバ素子１２がオン状態に変化することから、ドライバ素子１２においてゲート電極とドレイン電極とが電気的に接続されることとなる。一方で、既に述べたように前工程までにドライバ素子１２のゲート電極には閾値電圧Ｖthよりも高い値であるＶrが保持されており、ソース電極には電源供給回路８によって電位ＶDLが供給されることから、ゲート・ソース間電位差はＶrとなり、ドライバ素子１２はオン状態となっている。
【００５２】
従って、ドライバ素子１２に関して、ゲート電極から第１スイッチング素子１３を介してドレイン電極、ソース電極のそれぞれが導通した状態となり、ゲート電極に保持された電荷に基づいて電流ｉが流れることとなる。かかる電流ｉは、ドライバ素子１２がオフ状態になるまで流れることとなるため、最終的には、ドライバ素子１２におけるゲート・ソース間電位差は閾値電圧Ｖthと等しい値となり、ソース電極は０電位を維持することからドライバ素子１２のゲート電極の電位、すなわち第１電極１７の電位はＶthとなる。一方、第２電極１８の電位は、信号線２を介して供給されるＶDLとされる。なお、期間ｔ2は例えばアモルファスシリコンによる薄膜トランジスタのような移動度の低い素子をドライバ素子として利用する場合に設置することが望ましく、ポリシリコンのように移動度の高いものは、この期間ｔ2を設置しなくても動作させることが可能である。
【００５３】
つぎに、図２の期間ｔ3および図３−３に示すように、信号線駆動回路３から信号線２を介して輝度電位Ｖdataが供給される。この際にゲート電極の電位は再びＶthより高くなり、第１スイッチング素子１３およびドライバ素子１２を介して電流が流れ、再びドライバ素子１２のゲート電極の電位は、Ｖthとなる。最後に、発光工程において、図２の期間ｔ4および図３−４に示すように、信号線駆動回路３から信号線２を介して基準電位ＶDHが供給されることにより、第１電極１７の電位がＶth−Ｖdata＋ＶDHとされ、発光素子１０に電流ｉd（＝（β／２）（ＶDH−Ｖdata）2）が流れ、発光素子１０が発光する。なお、βは、ドライバ素子１２のキャリアの移動度に比例する値であり、その画素のドライバ素子１２に固有の値である。
【００５４】
以上説明したように、実施形態１によれば、過去の発光の際にドライバ素子１２の第１端子（ゲート電極）に印加された電位をリセットするリセット工程において、発光素子１０に電流が流れかつ発光しない所定範囲内の電位差を生じさせる電位を各部に供給することとしたので、リセット工程で発光せず、コントラストを向上させることができる。
【００５５】
図５は、実施形態１の画像表示装置の拡大平面図である。特に図５は、発光素子１０の下部電極（非表示）から下の層のレイアウトを示している。１つの画素内に３つのＴＦＴ（ドライバ素子１２、第１スイッチング素子１３、第２スイッチング素子１１）と、静電容量１５とが示されている。各素子を構成する層は、下層から順に、下部電極層（図中、ドットパターンで塗られた領域）と、絶縁層（図中、黒で塗りつぶされた部分以外の領域）と、活性層（図中、斜線で塗られた領域）と、上部電極層（図中、実線で囲まれ且つ塗りつぶしのない領域）とから構成されている。なお、図中の端子ＬＴには、発光素子１０の一端が接続される。
【００５６】
下部電極層は、基板上に形成され、ドライバ素子１２のゲート電極と、第１スイッチング素子１３のゲート電極（走査線４）と、第２スイッチング素子１１のゲート電極（制御線９）と、電源供給回路８に接続される電源線ＧＬと、静電容量１５の第１電極１７とを含んでいる。絶縁層は、下部電極層の上の２つの開口（図中、黒で塗りつぶされた部分）を除いた全面に形成されている。この絶縁層は、３つのＴＦＴにとってはゲート絶縁膜として機能し、静電容量１５にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、３つのＴＦＴの活性層を含んでいる。上部電極層は、活性層の上に形成され、３つのＴＦＴのソース／ドレイン電極と、静電容量１５の第２電極１８と、信号線２とを含んでいる。
【００５７】
また前記絶縁層は、電源供給回路８に接続される電源線ＧＬとドライバ素子１２のソース電極とを接続する開口と、静電容量１５の第１電極１７およびドライバ素子１２のゲート電極と第１スイッチング素子のドレイン電極と接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。
【００５８】
なお、各層の構成材料として、下部電極層と上部電極層はアルミニウム又はその合金等を使用し、絶縁膜層はシリコン窒化膜、シリコン酸化膜、又はそれらの混合物等を使用し、活性層はアモルファスシリコン、多結晶シリコン等を使用することができる。
【００５９】
同図を見てわかるように、本実施形態１においては、閾値電圧Ｖthの補償を３ＴＦＴによって実現できるため、その分１画素のレイアウトに余裕ができ、ドライバ素子１２や静電容量１５の面積が大きくなっている。従って、ドライバ素子１２の抵抗を小さくして画層表示装置の消費電力を小さくすることができる。特にドライバ素子１２が、抵抗の大きいアモルファスシリコントランジスタにより形成されている場合、その効果が大きい。また本実施形態１によれば、１画素あたりの大きさが７０００μｍ2〜５００００μｍ2と非常に小さい場合であっても、静電容量１５の容量を適度な大きさに確保することができる。
【００６０】
なお、１画素の面積Ｓ1に対する１画素あたりに占めるドライバ素子１２の面積Ｓ2の割合（Ｓ2／Ｓ1）、および／または１画素の面積Ｓ1に対する１画素あたりに占める静電容量１５の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上（好ましくは０．０７以上、より好ましくは０．１以上である。）に設定するのが望ましい。本実施形態１においては１画素あたりの大きさ５１μｍ×１５３μｍにおいて、Ｓ2／Ｓ1を０．１、Ｓ3／Ｓ1を０．１２程度確保している。
【００６１】
またＳ2／Ｓ1およびＳ3／Ｓ1は０．２５以下であることが好ましい。Ｓ2やＳ3が大きすぎると、他の回路が占有できる面積が小さくなり、回路配置が煩雑になるからである。
【００６２】
またドライバ素子１２には第１および第２スイッチング素子１３，１１よりも大電流が流れるため、各第１および第２スイッチング素子１３，１１の面積Ｓ4に対するドライバ素子の面積Ｓ2の割合（Ｓ2／Ｓ4）を２〜１０（より好ましくは５〜１０）に設定することが望ましい。
【００６３】
なお、面積Ｓ1とは、各画素を等しい面積で区分する境界線によって囲まれる面積をいう。また面積Ｓ2とは、ドライバ素子１２のソース電極およびドレイン電極と、ソース電極およびドレイン電極に挟まれた活性層との総和の面積をいう。なお、ソース電極およびドレイン電極とは、これらの電極を構成する電極層のうち、活性層と接する領域をいう。さらに面積Ｓ3とは、静電容量１５の第１電極１７と第２電極１８が対向する領域の面積をいう。また面積Ｓ4とは各スイッチング素子１１，１３のソース電極およびドレイン電極と、ソース電極およびドレイン電極とに挟まれた活性層の総和の面積をいう。
【００６４】
さて、前述した実施形態１では、図１に示すように、画素回路１に３つの薄膜トランジスタ（第２スイッチング素子１１、ドライバ素子１２および第１スイッチング素子１３）を有する３ＴＦＴ構成のリセット工程で発光を防止する機能を適用した例について説明したが、１つの画素回路に２つの薄膜トランジスタを有する２ＴＦＴ構成にかかる機能を適用してもよい。以下では、この例を実施形態２として説明する。
【００６５】
図６は、本発明の実施形態２にかかる画像表示装置の全体構成を示す図である。図６に示す画像表示装置は、図１に示した画像表示装置と同様にして、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路２０と、複数の画素回路２０に対して、複数の信号線２１を介して後述する輝度信号を供給する信号線駆動回路２２と、画素回路２０に対して、複数の走査線２３を介して輝度信号を供給する画素回路２０を選択するための走査信号を供給する走査線駆動回路２４とを備える。この画像表示装置は、２ＴＦＴ構成とされている。
【００６６】
また、画像表示装置は、画素回路２０内に備わる発光素子２７（後述）のアノードに対して、リセット時にオン電位を供給する第１電源供給回路２５と、ドライバ素子２８のソース電極に、リセット工程でオン電位、その他の工程で０電位もしくは負電位を供給する第２電源供給回路２６とを備える。
【００６７】
画素回路２０は、アノード側が第１電源供給回路２５と電気的に接続された発光素子２７と、ソース電極が第２電源供給回路２６と電気的に接続されたドライバ素子２８と、ドライバ素子２８を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するスイッチング素子２９によって形成された閾値電位検出部３０とを備える。
【００６８】
発光素子２７は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。ドライバ素子２８は、発光素子２７に流れる電流を制御するための機能を有する。具体的には、ドライバ素子２８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子２７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子２７に対して電流を流し続ける機能を有する。本実施形態２では、ドライバ素子２８は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子２７を制御している。
【００６９】
静電容量３１は、信号線駆動回路２２と組合わさることによって輝度電位／基準電位供給部３２を形成する。この輝度電位／基準電位供給部３２は、輝度電位供給手段として、発光素子２７の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。
【００７０】
図７は、動作時における本実施形態２にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図７において、走査線（ｎ−１）は、前段に位置する画素回路２０に対応した走査線および制御線のタイムチャートを参考のために示したものである。図８−１は、図７に示す期間ｔ1〜ｔ6のうち期間ｔ1、すなわちリセット工程に対応した画素回路２０の状態を示した図である。
【００７１】
まず、過去の発光の際にドライバ素子２８のゲート電極に印加された電位をリセットする第１リセット工程が行われる。具体的には、図７の期間ｔ1および図８−１に示すように、第１電源供給回路２５および第２電源供給回路２６の電位がＶDDとされ、走査線２３（走査線駆動回路２４）の電位がオン電位とされる。
【００７２】
すなわち、図８−１に示すように、スイッチング素子２９は、オン状態となっている。一方、ドライバ素子２８は、第２電源供給回路２６の電位がＶDDであるため、オフ状態となっている。従って、静電容量３１を形成する第１電極３３の電位は、第１電源供給回路２５から発光素子２７のアノードに供給される電位ＶDDから、発光素子２７内における電圧降下分ＶOLEDを差し引いた値となる。一般に第１電源供給回路２５から供給される電位ＶDDは十分高い値を有することから第１電極３３の電位（すなわち、ドライバ素子２８のゲート電極の電位）は、閾値電圧Ｖthよりも高い値である（ＶDD−ＶOLED）に保持されることとなる。
【００７３】
一方で、図７に示すように信号線２１の電位がＶDLとなっていることから、静電容量３１を形成する他方の電極である第２電極３４の電位は、ＶDLとなる。従って、図７の期間ｔ1および図８−１に示す工程において、第１電極３３に対しては電位（ＶDD−ＶOLED）が供給され、第２電極３４に対しては電位ＶDLが供給される。
【００７４】
図８−１においては、スイッチング素子２９がオン状態（ドライバ素子２８がオフ状態）とされると、電位（ＶDD−ＶOLED）が上昇するとともに、発光素子２７のカソードの電位である電位Ｖａがわずかに低下した後、上昇する。
【００７５】
ここで、発光素子２７は、図１６−１に示したように、閾値電圧Ｖth,i-v以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子２７は、図１６−２に示したように、閾値電圧Ｖth,L-v以上の電位差（アノード−カソード間電位差）が生じることにより、発光（輝度＞０）するという輝度−電圧特性を有している。
【００７６】
また、閾値電圧Ｖth,i-vは、閾値電圧Ｖth,L-vよりも低い値とされている。従って、発光素子２７のアノード−カソード間の電位差が、閾値電圧Ｖth,L-v以上である場合には、発光素子２７に電流が流れるとともに、発光するという状態とされる。なお、発光素子２７のアノード−カソード間の電位差が、閾値電圧Ｖth,i-v以上閾値電圧Ｖth,L-v未満である場合には、発光素子２７に電流が流れるが、発光しないという状態とされる。
【００７７】
図８−１の場合、電位Ｖａがわずかに低下した場合における発光素子２７のアノード−カソード間の電位差（第１電源供給回路２５からの電位ＶDDと電位Ｖａとの差）が、前述した閾値電圧Ｖth,i-v（図１６−１）以上であって、閾値電圧Ｖth,L-v（図１６−２）未満となるように、上記した（１）式のパラメータＣsおよびＣOLEDが設定されている。本実施形態２の場合、パラメータＣsは、静電容量３１の値である。パラメータＣOLEDは、発光素子２７の静電容量成分である。
【００７８】
従って、図８−１においては、第１リセット工程で発光素子２７のアノード−カソード間の電位差が閾値電圧Ｖth,i-v（図１６−１）以上であって、閾値電圧Ｖth,L-v未満であるため、電流ｉd_OLEDが流れるが、発光しないため、コントラストが向上する。
【００７９】
つぎに、図７の期間ｔ2および図８−２に示すように、準備工程で、第１電源供給回路２５の電位が−ＶE（＜Ｖth）であり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位がＶDDであり、走査線２３の電位がオフ電位であると、ドライバ素子２８のゲート電極の電位は、ＶDD−ＶOLED（発光素子２７の電圧降下分）＋ＶDH−ＶDLとなり、ドライバ素子２８の閾値電圧Ｖthよりも高くなる。また、スイッチング素子２９は、オフ状態である。これにより、ドライバ素子２８がオン状態となり、電流ｉが流れる。
【００８０】
つぎに、図７の期間ｔ3および図８−３に示すように、閾値電圧検出工程で、第１電源供給回路２５の電位が０電位であり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオン電位であると、スイッチング素子２９がオン状態とされる。これにより、スイッチング素子２９およびドライバ素子２８を介して電流ｉが流れる。
【００８１】
つぎに、図７の期間ｔ4および図８−４に示すように、データ書き込み工程で、第１電源供給回路２５の電位が０電位であり、信号線２１から輝度電位ＶDATAが供給され、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオン電位であると、スイッチング素子２９がオン状態とされる。これにより、ドライバ素子２８のゲート電極の電位は、α（ＶDATA−ＶDH）＋Ｖthとされる。なお、αは、Ｃs／（Ｃs＋ＣOLED）である。
【００８２】
ここで、発光素子２７のカソード電極の電位は、スイッチング素子２９がオン状態とされているため、ドライバ素子２８のゲート電極の電位と同電位である。
【００８３】
つぎに、図７の期間ｔ5および図８−５に示すように、第２リセット工程で、第１電源供給回路２５の電位が−ＶEであり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が−ＶEであり、走査線２３の電位がオフ電位であると、スイッチング素子２９がオフ状態とされる。これにより、ドライバ素子２８のゲート電極の電位は、（１−α）（ＶDH−ＶDATA）＋Ｖthとされる。この期間ｔ5によって、発光素子２７のカソードの電位は、−ＶEとなり、リセットされる。
【００８４】
つぎに、図７の期間ｔ6および図８−６に示すように、発光工程で、第１電源供給回路２５の電位がＶDDであり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオフ電位であると、発光素子２７に電流ｉd（＝（β／２）（（１−α）（ＶDH−Ｖdata））2）が流れ、発光素子２７が発光する。ここで、電流ｉdは、閾値電圧Ｖthに依存しない。
【００８５】
以上説明したように、実施形態２によれば、第１端子と第２端子との間に印加される、所定の閾値電圧Ｖthよりも高い電位差に応じて発光素子２７を制御するドライバ素子２８と、第１端子と第２端子との間における閾値電圧Ｖthに対応した電位差を検出するスイッチング素子２９とを有し、発光素子２７を発光させる発光工程前に、発光工程よりも前の工程で行われる閾値電圧の検出時における閾値電圧Ｖthよりも低い電位として−ＶE（図７および図８−５参照）をドライバ素子２８および発光素子２７へ供給し、発光工程（図８−６参照）で、閾値電圧Ｖthに依存しない電流ｉdを流すための電位を供給することとしたので、ドライバ素子２８およびスイッチング素子２９という２ＴＦＴ構成により、精細度を高めることができる。
【００８６】
図９は実施形態２の画像表示装置の拡大平面図である。図中には、発光素子２７の下部電極（非表示）から下の層のレイアウトを示している。１つの画素内に２つのＴＦＴ（ドライバ素子２８、スイッチング素子２９）と、静電容量３１とが示されている。各素子を構成する層は、下層から順に、下部電極層（図中、ドットパターンで塗られた領域）と、絶縁層（図中、黒で塗りつぶされた部分以外の領域）、活性層（図中、斜線で塗られた領域）と、上部電極層（図中、実線で囲まれ且つ塗りつぶしのない領域）とから構成されている。なお、図中の端子ＬＴには、発光素子２７の一端が接続される。
【００８７】
下部電極層は、基板上に形成され、ドライバ素子２７のゲート電極と、スイッチング素子２９のゲート電極（走査線２３）と、第２電源供給回路２６に接続される電源線ＧＬと、静電容量３１の第１電極３３とを含んでいる。絶縁層は、下部電極層の上に形成され、２つの開口を除いた全面に形成されている。この絶縁膜は、２つのＴＦＴにとってはゲート絶縁膜として機能し、静電容量３１にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、２つのＴＦＴの活性層を含んでいる。上部電極層は、活性層の上に形成され、２つのＴＦＴのソース／ドレイン電極と、静電容量３１の第２電極３４と、信号線２１とを含んでいる。
【００８８】
また絶縁層は、第２電源供給回路２６に接続される電源線とドライバ素子１２のソース電極とを接続する開口と、静電容量３１の第１電極３３およびドライバ素子２８のゲート電極とスイッチング素子２９のドレイン電極とを接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。なお、各層の構成材料は、実施形態１と同様である。
【００８９】
同図を見てわかるように、本実施形態２においては、閾値電圧Ｖthの補償を２ＴＦＴによって実現できるため、本実施形態１の場合よりもドライバ素子２８や静電容量３１の面積を大きくすることができる。なお、本実施形態２においては１画素あたりの大きさ５１μｍ×１５３μｍにおいて、Ｓ2／Ｓ1を０．１５、Ｓ3／Ｓ1を０．１４程度確保している。
【００９０】
図１０は、本発明の実施形態３にかかる画像表示装置の全体構成を示す図である。図１０に示す画像表示装置は、行列状に複数配置された複数の画素回路５０と、複数の画素回路５０に対して、複数の信号線５１を介して後述する輝度信号を供給する信号線駆動回路５２と、輝度信号を供給する画素回路５０を選択するための走査信号を複数の走査線５３を介して画素回路５０に供給する走査線駆動回路５４とを備える。この画像表示装置は、２ＴＦＴ構成とされている。
【００９１】
また、画像表示装置は、画素回路５０内に備わるドライバ素子５８（後述）のドレインに対して電位を供給する第１電源供給回路５５と、発光素子５７のカソードに電位を供給する第２電源供給回路５６とを備える。
【００９２】
画素回路５０は、カソード側が第２電源供給回路５６と電気的に接続された発光素子５７と、ドレイン電極が第１電源供給回路５５と電気的に接続されたドライバ素子５８と、ドライバ素子５８を形成する薄膜トランジスタのゲート・ソース間の導通状態を制御するスイッチング素子５９によって形成された閾値電位検出部６０とを備える。
【００９３】
発光素子５７は、電流注入によって発光する機構を有し、前述した有機ＥＬ素子によって形成される。ドライバ素子５８は、発光素子５７に流れる電流を制御するための機能を有する。具体的には、ドライバ素子５８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子５７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子５７に対して電流を流し続ける機能を有する。本実施形態３では、ドライバ素子５８は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子５７を制御している。
【００９４】
静電容量６１は、信号線駆動回路５２と組合わさることによって輝度電位／基準電位供給部６４を形成する。この輝度電位／基準電位供給部６４は、輝度電位供給手段として、ドライバ素子５８の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。
【００９５】
図１１は、動作時における本実施形態３にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図１１において、走査線（ｎ−１）は、前段に位置する画素回路５０に対応した走査線および制御線のタイムチャートを参考のために示したものである。図１２−１は、図１１に示す期間ｔ1〜ｔ4のうち期間ｔ1、すなわち、閾値電圧検出工程に対応している。
【００９６】
すなわち、図１１の期間ｔ1および図１２−１に示すように、閾値電圧検出工程で、第１電源供給回路５５の電位が０電位であり、信号線５１の電位が電位ＶDHであり、第２電源供給回路５６の電位が電位ＶE2であり、走査線５３の電位がオン電位であると、スイッチング素子５９がオン状態とされる。これにより、スイッチング素子５９およびドライバ素子５８を介して電流ｉが流れる。
【００９７】
つぎに、図１１の期間ｔ2および図１２−２に示すように、データ書き込み工程で、第１電源供給回路５５の電位が０電位であり、信号線５１から輝度電位ＶDATAが供給され、第２電源供給回路５６の電位がＶE2であり、走査線５３の電位がオン電位であると、スイッチング素子５９がオン状態とされる。これにより、ドライバ素子５８のゲート電極の電位は、α（ＶDATA−ＶDH）＋Ｖthとされる。なお、αは、Ｃs／（Ｃs＋ＣOLED）である。
【００９８】
つぎに、図１１の期間ｔ3および図１２−３に示すように、リセット工程で、第１電源供給回路５５の電位が−ＶE1（＜−Ｖth）であり、信号線５１の電位がＶDHであり、第２電源供給回路５６の電位がＶE2であり、走査線５３の電位がオフ電位であると、スイッチング素子５９がオフ状態とされる。これにより、ドライバ素子５８のゲート電極の電位は、（１−α）（ＶDH−ＶDATA）＋Ｖthとされる。この期間ｔ3によって、発光素子５７のアノードの電位は、−ＶE1となり、リセットされる。
【００９９】
つぎに、図１１の期間ｔ4および図１２−４に示すように、発光工程で、第１電源供給回路５５の電位が０電位であり、信号線５１の電位がＶDHであり、第２電源供給回路５６の電位が−ＶEEであり、走査線５３の電位がオフ電位であると、発光素子５７に電流ｉd（＝（β／２）（（１−α）（ＶDH−ＶDATA）−（ＶEE＋ＶOLED））2）が流れ、発光素子５７が発光する。ここで、電流ｉdは、閾値電圧Ｖthに依存しない。
【０１００】
なお、図１３−１や図１４−１に示した構成の画像表示装置についても、リセット工程で発光を防止する機能を適用してもよい。図１３−１に示した画像表示装置（実施形態４）は、スイッチング素子Ｔ１、スイッチング素子Ｔ２、スイッチング素子Ｔ３、ドライバ素子Ｔ４、静電容量Ｃ１、静電容量Ｃ２および発光素子ＯＬＥＤが図示のように接続されてなり、図１３−２に示したタイミングチャートに従って動作する。
【０１０１】
スイッチング素子Ｔ１〜Ｔ３およびドライバ素子Ｔ４は、ｐ型の薄膜トランジスタである。リセット工程では、Power（オフ電位）がドライバ素子Ｔ４に供給される。この場合、発光素子ＯＬＥＤのカソードが接地されており、オフ電位とされていることから、ドライバ素子Ｔ４がオフ状態となり、スイッチング素子Ｔ２がオン状態とされる。この場合、実施形態１と同様にして、発光素子ＯＬＥＤは、電流が流れるが発光しない。
【０１０２】
また、図１４−１に示した画像表示装置（実施形態５）は、スイッチング素子Ｔ１'、スイッチング素子Ｔ２'、スイッチング素子Ｔ３'、ドライバ素子Ｔ４'、静電容量Ｃ１'、静電容量Ｃ２'および発光素子ＯＬＥＤ'が図示のように接続されてなり、図１４−２に示したタイミングチャートに従って動作する。
【０１０３】
スイッチング素子Ｔ１'〜Ｔ３'およびドライバ素子Ｔ４'は、ｎ型の薄膜トランジスタである。リセット工程では、Power（オン電位）がドライバ素子Ｔ４'に供給される。この場合、発光素子ＯＬＥＤのカソードにオン電位ＶDDが供給されていることから、ドライバ素子Ｔ４'がオフ状態となり、スイッチング素子Ｔ２'がオン状態とされる。この場合、実施形態１と同様にして、発光素子ＯＬＥＤ'は、電流が流れるが発光しない。
【０１０４】
以上説明したように、実施形態４および５によれば、実施形態１と同様の効果を奏する。なお、上述の実施形態１〜５においては、上述の式（１）を満足している場合について説明したが、上述の実施形態１〜５において式（１）を満足していない場合であっても、リセット工程においてドライバ素子がオフ状態であるため、発光素子を通過する電流量が従来と比較して小さくなり、発光素子の発光量を小さくすることができ、コントラストを従来よりも高めることが可能である。
【０１０５】
さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、以上のように表わしかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付のクレームおよびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。
【０１０６】
例えば、本実施形態１〜２においては、リセット工程において、駆動トランジスタのゲート電極に駆動閾値Ｖthよりも高い電位Ｖrを供給するようにしたが、この電位Ｖrは必ずしも駆動閾値Ｖthよりも高い必要はなく、駆動閾値Ｖthより高い方が好ましい。電位Ｖrが駆動閾値Ｖthより低い場合には、閾値電圧検出工程の初期の駆動トランジスタのソース電位や信号線電位等を調整することで、閾値電圧検出工程の初期の駆動トランジスタのゲート・ソース間電位差を、駆動閾値Ｖthより大きくする。
【産業上の利用可能性】
【０１０７】
以上のように、本発明にかかる画像表示装置は、有機ＥＬ素子を用いた表示装置として有用であり、特に、高精細表示が要求される画像表示に適している。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施形態１にかかる画像表示装置の全体構成を示す図である。
【図２】実施形態１にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。
【図３−１】実施形態１にかかる画像表示装置のリセット工程を示す図である。
【図３−２】実施形態１にかかる画像表示装置の閾値電圧検出工程を示す図である。
【図３−３】実施形態１にかかる画像表示装置のデータ書き込み工程を示す図である。
【図３−４】実施形態１にかかる画像表示装置の発光工程を示す図である。
【図４】図３−１に示した第１スイッチング素子１３がオン状態とされてからの過渡応答特性を示す図である。
【図５】図１の画像表示装置の拡大平面図である。
【図６】本発明の実施形態２にかかる画像表示装置の全体構成を示す図である。
【図７】実施形態２にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。
【図８−１】実施形態２にかかる画像表示装置の第１リセット工程を示す図である。
【図８−２】実施形態２にかかる画像表示装置の準備工程を示す図である。
【図８−３】実施形態２にかかる画像表示装置の閾値電圧検出工程を示す図である。
【図８−４】実施形態２にかかる画像表示装置のデータ書き込み工程を示す図である。
【図８−５】実施形態２にかかる画像表示装置の第２リセット工程を示す図である。
【図８−６】実施形態２にかかる画像表示装置の発光工程を示す図である。
【図９】図６の画像表示装置の拡大平面図である。
【図１０】本発明の実施形態３にかかる画像表示装置の全体構成を示す図である。
【図１１】実施形態３にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。
【図１２−１】実施形態３にかかる画像表示装置の閾値電圧検出工程を示す図である。
【図１２−２】実施形態３にかかる画像表示装置のデータ書き込み工程を示す図である。
【図１２−３】実施形態３にかかる画像表示装置のリセット工程を示す図である。
【図１２−４】実施形態３にかかる画像表示装置の発光工程を示す図である。
【図１３−１】実施形態４にかかる画像表示装置の要部の構成を示す図である。
【図１３−２】実施形態４にかかる画像表示装置の動作を説明するタイムチャートである。
【図１４−１】実施形態５にかかる画像表示装置の要部の構成を示す図である。
【図１４−２】実施形態５にかかる画像表示装置の動作を説明するタイムチャートである。
【図１５−１】従来の画像表示装置の要部（１画素分）の構成を示す図である。
【図１５−２】従来の画像表示装置の動作を説明するタイムチャートである。
【図１６−１】発光素子（有機ＥＬ素子）における電流−電圧特性を示す図である。
【図１６−２】発光素子（有機ＥＬ素子）における輝度−電圧特性を示す図である。
【図１７】図１５−１に示したスイッチング素子１０９およびドライバ素子１０８がオン状態とされてからの過渡応答特性を示す図である。
【図１８−１】従来の２ＴＦＴ構成の画像表示装置の要部（１画素分）の構成を示す図である。
【図１８−２】従来の２ＴＦＴ構成の画像表示装置の動作を説明するタイムチャートである。
【図１９−１】図１８−１に示した画像表示装置の準備工程を示す図である。
【図１９−２】図１８−１に示した画像表示装置の閾値電圧検出工程を示す図である。
【図１９−３】図１８−１に示した画像表示装置のデータ書き込み工程を示す図である。
【図１９−４】図１８−１に示した画像表示装置の発光工程を示す図である。
【符号の説明】
【０１０９】
１，２０，５０ 画素回路
６ 定電位供給回路
８ 電源供給回路
１０，２７，５７ 発光素子
１１ 第２スイッチング素子
１２，２８，５８ ドライバ素子
１３ 第１スイッチング素子
２５，５５ 第１電源供給回路
２６，５６ 第２電源供給回路
２９，５９ スイッチング素子
【技術分野】
【０００１】
本発明は、画像表示装置に関するものであり、特に、コントラストを向上させることができる画像表示装置に関する。
【背景技術】
【０００２】
従来より、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する有機ＥＬ（Electronic Luminescent）素子を用いた画像表示装置が提案されている。
【０００３】
かかる画像表示装置は、例えば、行列状に配置された複数の画素回路と、複数の画素回路に対して、複数の信号線を介して後述する輝度信号を供給する信号線駆動回路と、画素回路に対して、複数の走査線を介して輝度信号を供給する画素回路を選択するための走査信号を供給する走査線駆動回路とを備える。
【０００４】
また、上記画素回路（１画素分）は、電流注入によって発光する機能を有し、上述した有機ＥＬ素子である発光素子と、発光素子に流れる電流を制御するためドライバ素子と、２つまたは３つのスイッチング素子とを備えている。これらのドライバ素子およびスイッチング素子は、薄膜トランジスタ（ＴＦＴ）である。従って、従来の画像表示装置は、１つの画素回路あたり、３つ（１つのドライバ素子＋２つのスイッチング素子）または４つ（１つのドライバ素子＋３つのスイッチング素子）の薄膜トランジスタを有する３ＴＦＴ構成または４ＴＦＴ構成とされている。
【０００５】
図１５−１は、非特許文献１において提案されている画像表示装置の要部（１画素分）の構成を示す図である。同図に示す画像表示装置において、信号線供給回路１０２は、信号線１０１を介して輝度信号を供給する機能を備える。走査線駆動回路１０４は、走査線１０３を介して輝度電位を供給する画素回路を選択するための走査信号を供給する機能を備える。電源供給回路１０５は、静電容量１１２の一方の電極およびスイッチング素子１０８の電極へハイレベル電位を供給する機能を備える。リセット制御回路１１４は、リセット線１１５を介してスイッチング素子１０９へリセット電位を供給する。駆動制御回路１１６は、駆動制御線１１７を介して、スイッチング素子１１８へ制御信号を供給する。
【０００６】
また、画像表示装置においては、発光素子１０７、スイッチング素子１０８、スイッチング素子１０９、静電容量１１２、スイッチング素子１１８、静電容量１１９およびスイッチング素子１２２が１画素分の画素回路を構成している。発光素子１０７は、電流注入によって発光する機構を有し、上述した有機ＥＬ素子によって形成される。スイッチング素子１０８は、発光素子１０７に流れる電流を制御するための機能を有する。
【０００７】
ここで、発光素子１０７は、図１６−１に示すように、閾値電圧Ｖth,i-v以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子１０７は、図１６−２に示すように、閾値電圧Ｖth,L-v以上の電位差（アノード−カソード間電位差）が生じることにより、発光（輝度＞０）するという輝度−電圧特性を有している。
【０００８】
また、閾値電圧Ｖth,i-vは、閾値電圧Ｖth,L-vよりも低い値とされている。従って、発光素子１０７のアノード−カソード間の電位差が、閾値電圧Ｖth,L-v以上である場合には、発光素子１０７に電流が流れるとともに、発光するという状態とされる。なお、発光素子１０７のアノード−カソード間の電位差が、閾値電圧Ｖth,i-v以上閾値電圧Ｖth,L-v未満である場合には、発光素子１０７に電流が流れるが、発光しないという状態とされる。
【０００９】
具体的には、ドライバ素子１０８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子１０７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子１０７に対して電流を流し続ける機能を有する。ドライバ素子１０８は、ｐ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子１０７の発光輝度を制御している。
【００１０】
上記構成において、リセット工程、閾値電圧検出工程、データ書き込み工程、発光工程という４つの工程が繰り返し実行される。以下では、最初のリセット工程について説明する。
【００１１】
最初の工程として、過去の発光の際にドライバ素子１０８のゲート電極に印加された電位をリセットするリセット工程が行われる。このリセット工程においては、図１５−２に示すように、信号線１０１がハイレベル電位とされ、リセット線１１５がローレベル電位とされ、駆動制御線１１７がローレベル電位とされ、走査線１０３がローレベル電位とされる。
【００１２】
ここで、発光素子１０７のアノード−カソード間の電位差は、スイッチング素子１１８がオン状態で、Ｖａと０電位（発光素子１０７のカソードの電位）との差である。
【００１３】
図１７は、リセット工程における過渡応答特性を示す図である。すなわち、同図には、図１５−１に示した電位Ｖａと、電位Ｖｂと、発光素子１０７を流れる電流ｉd_OLEDとの過渡応答特性が図示されている。
【００１４】
この図からわかるように、Time=0.00でリセット工程が実行されると、ドライバ素子１０８のソース電極の電位がハイレベル電位であるため、電位Ｖｂが急激に低下するとともに、電位Ｖａが上昇し、発光素子１０７のアノード−ソース間の電位差が急激に高くなり、図１６−２に示す閾値電圧Ｖth,L-v以上となる。これにより、発光素子１０７を電流ｉd_OLEDが流れるとともに、発光する。なお、リセット工程における発光は、後述するように、本来、不要なものである。
【００１５】
そして、リセット工程が終了すると、上述した閾値電圧検出工程、データ書き込み工程を経て、発光工程で発光素子１０７が発光される。
【００１６】
画像表示装置においては、１つの画素回路あたりの薄膜トランジスタの数が多いほど、精細度が低くなることが知られている。従って、３ＴＦＴ構成または４ＴＦＴ構成よりも２ＴＦＴ構成のほうが精細度が高くなる。
【００１７】
図１８−１は、非特許文献２において提案されている２ＴＦＴ構成の画像表示装置の要部（１画素分）の構成を示す図である。また、図１８−２は、その動作を説明するタイムチャートを示す図である。図１８−１に示した画像表示装置は、スイッチング素子Ｔ１、ドライバ素子Ｔ２、静電容量ＣＣｓおよび発光素子ＯＬＥＤが図示のように接続されており、２ＴＦＴ構成（スイッチング素子Ｔ１およびドライバ素子Ｔ２）とされている。スイッチング素子Ｔ１およびドライバ素子Ｔ２は、薄膜トランジスタである。
【００１８】
上記構成において、図１８−２の期間ｔ1および図１９−１に示すように、準備工程で、走査線Ｓｅｌｅｃｔの電位がＶgLであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位がＶGGであると、スイッチング素子Ｔ１がオフ状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａがＶGG＋ＶOLED（発光素子ＯＬＥＤの電圧降下分）＋Ｖdata'（データ電圧）＋Ｖt（ドライバ素子Ｔ２の閾値電圧）となり、発光素子ＯＬＥＤのアノードの電位ｂは、ＶGG＋ＶOLEDとなる。これにより、電流ｉが流れ、電位ａがＶGG＋ＶOLED＋Ｖdata'＋ＶtからＶdata'＋Ｖtとなり、電位ｂがＶGG＋ＶOLEDから０電位となる。
【００１９】
つぎに、図１８−２の期間ｔ2および図１９−２に示すように、閾値電圧検出工程で、走査線Ｓｅｌｅｃｔの電位がＶgHであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位が０であると、スイッチング素子Ｔ１がオン状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａが０となり、電位ｂが０電位から−α（Ｖdata'＋Ｖt）−（１−α）ＶGGとなる。そして、電流ｉが流れ、電位ｂが−α（Ｖdata'＋Ｖt）−（１−α）ＶGGから−Ｖtとなる。ここで、αは、ＣＣs／（ＣＣs＋ＣOLED）である。ＣＣsは、静電容量ＣＣsの値である。ＣOLEDは、発光素子ＯＬＥＤの静電容量の値である。
【００２０】
つぎに、図１８−２の期間ｔ3および図１９−３に示すように、データ書き込み工程で、走査線Ｓｅｌｅｃｔの電位がＶgHであり、データ線Ｄａｔａの電位がデータ電位Ｖdataであり、コモン線ＣＯＭの電位が０であると、スイッチング素子Ｔ１がオン状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａが０からＶdataとなり、電位ｂが−ＶtからαＶdata−Ｖtとなる。そして、電流ｉが流れる。ここで、電位ｂは、ＶdataがＶt未満である場合、−ＶtからＶdata−Ｖtとなる。一方、ＶdataがＶtよりも大きい場合、電位ｂは、０電位となる。
【００２１】
つぎに、図１８−２の期間ｔ4および図１９−４に示すように、発光工程で、走査線Ｓｅｌｅｃｔの電位がＶgLであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位が−ＶEEであると、スイッチング素子Ｔ１がオフ状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａがＶt＋ＶOLED＋ＶEEまたはＶdata＋ＶOLED＋ＶEEとなる。
【００２２】
ここで、電位ａがＶt＋ＶOLED＋ＶEEの場合は、図１９−３に示した電位ｂがＶdata−Ｖt（Ｖdata＜Ｖt）に対応している。この場合、発光素子ＯＬＥＤには、電流ｉd（＝０）が流れない（ｉd＝０）一方、電位ａがＶdata＋ＶOLED＋ＶEEの場合は、図１９−３に示した電位ｂが０（Ｖdata＞Ｖt）に対応している。この場合には、発光素子ＯＬＥＤに電流ｉd（＝（β／２）（Ｖdata−Ｖt）2）が流れる。すなわち、発光素子ＯＬＥＤは、ＶdataとＶtとの大小関係により、電流ｉdが流れたり、流れなかったりするため、発光したり、しなかったりする。すなわち、発光素子ＯＬＥＤの発光状態は、ドライバ素子Ｔ２の閾値電圧Ｖtに依存する。
【００２３】
【非特許文献１】Dawson他、「ポリシリコンを用いたアクティブマトリクス型有機ＬＥＤディスプレイのための新しい画素回路デザイン（Design of an Improved Pixel for Polysilicon Active-Matrix Organic LED Display）」、ソサイエティ・オブ・インフォメーション・ディスプレイ １９９８ ダイジェスト(Society of Information Display 1998 Digest)、１９９８年、ｐ．１１−１４
【非特許文献２】J.L.Sanford et al.，Proc. of IDRC 03 p.38
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、非特許文献１で提案されているような画像表示装置では、図１５−１に示したドライバ素子１０８のソース電極の電位がハイレベル電位であるため、リセット工程で発光素子１０７のアノード−カソード間の電位差が図１６−２に示す閾値電圧Ｖth,L-v以上となるため、リセット工程で発光素子１０７が発光してしまい、本来黒画素が望ましいにもかかわらず白画素となり、コントラストが低下するという問題があった。
【００２５】
また、上記した画像表示装置は、リセット工程においてドライバ素子がオン状態となっていることから、リセット工程で発光素子に流れる電流量が大きくなる。それ故、リセット工程における発光素子の発光量が大きくなり、コントラストが更に低下するという問題があった。
【００２６】
従来の画像表示装置として、精細度を高めるために、図１８−２および図１９−１〜図１９−４を参照して説明した２ＴＦＴ構成のものが提案されているが、図１９−３および図１９−４を参照して説明したように、ＶdataとＶtとの大小関係により、発光素子ＯＬＥＤに電流ｉdが流れる場合と流れない場合があり、発光素子ＯＬＥＤの発光状態が不安定となる。すなわち、かかる２ＴＦＴ構成の画像表示装置は、実用に供さないのである。
【００２７】
従って、従来の画像表示装置は、実用段階では依然として３ＴＦＴ構成または４ＴＦＴ構成であり、精細度を高めることが難しいという問題があった。
【００２８】
本発明は、上記に鑑みてなされたものであって、コントラストを向上させることができる画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上述した課題を解決し、目的を達成するために、本発明にかかる画像表示装置は、発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタの面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする。
【００３０】
また、本発明にかかる画像表示装置は、発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続され、該駆動トランジスタと平面的に異なる領域に配置される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める容量素子の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする。
【発明の効果】
【００３１】
本発明によれば、リセット工程において、発光素子に電流が流れ、かつ発光素子を非発光とする所定の電位を供給するようにしたことから、発光素子を介して駆動トランジスタのゲート電極の電位をリセットしても、発光素子が無駄に発光する時間を低減することができ、従来と比較してコントラストを向上させることができるという効果を奏する。
【００３２】
また、本発明によれば、１画素あたりのトランジスタ数を２つ、あるいは３つまで低減しても、駆動トランジスタの駆動閾値を検出・補償することができ、精細度を高めることができるという効果を奏する。
【００３３】
また本発明によれば、１画素あたりの駆動トランジスタに占める面積、あるいは、１画素あたりの容量素子の面積を５％以上に大きくすることができる。従って、駆動トランジスタの抵抗を小さくして画像表示装置の消費電力を小さくすることができる。また１画素の面積が７０００μｍ2〜５００００μｍ2と小さい場合であっても、容量素子の容量を適切な大きさに確保しやすくなる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明にかかる画像表示装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。
【００３５】
図１は、本発明の実施形態１にかかる画像表示装置の全体構成を示す図である。図１に示す画像表示装置は、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路１と、複数の画素回路１に対して、複数の信号線２を介して後述する輝度信号を供給する信号線駆動回路３と、輝度信号を供給する画素回路１を選択するための走査信号を複数の走査線４を介して画素回路１に供給する走査線駆動回路５とを備える。
【００３６】
また、画像表示装置は、画素回路１内に備わる発光素子１０（後述）のアノードに対して一定のオン電位を供給する定電位供給回路６と、画素回路１内に備わる第２スイッチング素子１１（後述）の駆動を制御線９を介して制御する駆動制御回路７と、ドライバ素子１２のソース電極に、リセット工程でオン電位、その他の工程で０電位を供給する電源供給回路８とを備える。
【００３７】
画素回路１は、アノードが定電位供給回路６と電気的に接続された発光素子１０と、発光素子１０のカソードに一方の電極が接続された第２スイッチング素子１１と、ｎ型の薄膜トランジスタによって形成され、ドレイン電極が第１スイッチング素子１３の他方の電極に接続され、ソース電極が電源供給回路８と電気的に接続されたドライバ素子１２と、ドライバ素子１２を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御する第１スイッチング素子１３によって形成された閾値電位検出部１４とを備える。
【００３８】
発光素子１０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。
【００３９】
第２スイッチング素子１１は、発光素子１０とドライバ素子１２との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレイン電極とソース電極とがそれぞれ発光素子１０、ドライバ素子１２に接続される一方で、ゲート電極が駆動制御回路７と電気的に接続された構成を有し、駆動制御回路７から供給される電位に基づいて、発光素子１０とドライバ素子１２との間の導通状態を制御している。
【００４０】
ドライバ素子１２は、発光素子１０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子１２は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子１０に流れる電流を制御する機能を有する。本実施形態１では、ドライバ素子１２は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子１０の発光輝度を制御している。
【００４１】
静電容量１５は、信号線駆動回路３と組合わさることによって輝度電位／基準電位供給部１６を形成する。この輝度電位／基準電位供給部１６は、輝度電位供給手段として、ドライバ素子１２の駆動閾値に対応した電位差（以下、「閾値電圧」と称する）を検出する機能と、基準電位を供給する機能を有する。
【００４２】
閾値電位検出部１４は、ドライバ素子１２の閾値電圧を検出するためのものである。本実施形態１では、閾値電位検出部１４は、ｎ型の薄膜トランジスタたる第１スイッチング素子１３によって形成されている。すなわち、第１スイッチング素子１３は、薄膜トランジスタの一方のソース／ドレイン電極が、ドライバ素子１２のドレイン電極に接続され、他方のソース／ドレイン電極が、ドライバ素子１２のゲート電極に接続され、薄膜トランジスタのゲート電極が走査線駆動回路５に電気的に接続された構成を有する。従って、閾値電位検出部１４は、走査線駆動回路５から供給される電位に基づいて第１スイッチング素子１３を構成する薄膜トランジスタのゲート・ドレイン間を導通させる機能を有し、ゲート・ドレイン間を導通させた際に閾値電圧を検出する機能を有する。
【００４３】
図２は、動作時における本実施形態１にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図２において、走査線（ｎ−１）は、前段に位置する画素回路１に対応した走査線および制御線のタイムチャートを参考のために示したものである。図３−１〜図３−４は、図２に示す期間ｔ1〜期間ｔ4に対応した画素回路１の状態を示した図である。
【００４４】
まず、過去の発光の際にドライバ素子１２のゲート電極に印加された電位をリセットするリセット工程が行われる。具体的には、図２の期間ｔ1および図３−１に示すように、電源供給回路８、駆動制御回路７および走査線４（走査線駆動回路５）の電位がオン電位に変化する。なお、定電位供給回路６の電位は、常時、一定のオン電位とされている。一方、信号線２の電位は、ＶDLとされている。
【００４５】
すなわち、図３−１に示すように、第２スイッチング素子１１および第１スイッチング素子１３は、オン状態となっている。一方、ドライバ素子１２は、電源供給回路８の電位がオン電位であるため、オフ状態となっている。従って、静電容量１５を形成する第１電極１７の電位は、定電位供給回路６から発光素子１０のアノード側に供給される電位から、発光素子１０内における電圧降下分を差し引いた値となる。一般に定電位供給回路６から供給されるオン電位は十分高い値を有することから第１電極１７の電位（すなわち、ドライバ素子１２のゲート電極の電位）は、閾値電圧Ｖthよりも高い値であるＶrに保持されることとなる。
【００４６】
一方で、図２に示すように信号線２の電位がＶDLとなっていることから、静電容量１５を形成する他方の電極である第２電極１８の電位は、ＶDLとなる。従って、図２の期間ｔ1および図３−１に示す工程において、第１電極１７に対してはＶr（＞Ｖth）の電位が供給され、第２電極１８に対しては電位ＶDLが供給される。
【００４７】
図４は、図３−１に示す第１スイッチング素子１３がオン状態（ドライバ素子１２：オフ状態）とされてからの過渡応答特性を示す図である。すなわち、同図には、発光素子１０のカソードの電位Ｖａ'と、ドライバ素子１２のゲート電極（第１電極１７）の電位Ｖr（＞Ｖth）と、発光素子１０を流れる電流ｉd_OLED'との過渡応答特性が図示されている。
【００４８】
この図からわかるように、Time=0.00で第１スイッチング素子１３がオン状態（ドライバ素子１２がオフ状態）とされると、電位Ｖrが上昇するとともに、電位Ｖａ'がわずかに低下した後、上昇する。
【００４９】
ここで、実施形態１においては、電位Ｖａ'がわずかに低下した場合における発光素子１０のアノード−カソード間の電位差（定電位供給回路６からのオン電位と電位Ｖａ'との差）が、前述した閾値電圧Ｖth,i-v（図１４−１）以上であって、閾値電圧Ｖth,L-v（図１４−２）未満となるように、つぎの（１）式のパラメータＣsおよびＣOLEDが設定されている。パラメータＣsは、静電容量１５の値である。パラメータＣOLEDは、発光素子１０の静電容量成分である。
Ｖth,L-v＞（Ｃs／（Ｃs＋ＣOLED））・Ｖth,i-v （１）
従って、実施形態１においては、リセット工程で発光素子１０のアノード−カソード間の電位差が閾値電圧Ｖth,i-v（図１４−１）以上であって、閾値電圧Ｖth,L-v未満であるため、図４に示したようにわずかに電流ｉd_OLED'が流れるが、発光しない。
【００５０】
つぎに、図２の期間ｔ2および図３−２に示すように、電源供給回路８の電位がオン電位から０電位にされる。また、駆動制御回路７の電位がオン電位からオフ電位にされて第２スイッチング素子１１がオフ状態とされる。また、走査線４の電位がオン電位に維持されて第１スイッチング素子１３がオン状態を維持する。さらに、信号線２の電位が０電位に維持される。
【００５１】
まず、第１電極１７の電位の変化について説明する。上述のようにドライバ素子１２がオン状態に変化することから、ドライバ素子１２においてゲート電極とドレイン電極とが電気的に接続されることとなる。一方で、既に述べたように前工程までにドライバ素子１２のゲート電極には閾値電圧Ｖthよりも高い値であるＶrが保持されており、ソース電極には電源供給回路８によって電位ＶDLが供給されることから、ゲート・ソース間電位差はＶrとなり、ドライバ素子１２はオン状態となっている。
【００５２】
従って、ドライバ素子１２に関して、ゲート電極から第１スイッチング素子１３を介してドレイン電極、ソース電極のそれぞれが導通した状態となり、ゲート電極に保持された電荷に基づいて電流ｉが流れることとなる。かかる電流ｉは、ドライバ素子１２がオフ状態になるまで流れることとなるため、最終的には、ドライバ素子１２におけるゲート・ソース間電位差は閾値電圧Ｖthと等しい値となり、ソース電極は０電位を維持することからドライバ素子１２のゲート電極の電位、すなわち第１電極１７の電位はＶthとなる。一方、第２電極１８の電位は、信号線２を介して供給されるＶDLとされる。なお、期間ｔ2は例えばアモルファスシリコンによる薄膜トランジスタのような移動度の低い素子をドライバ素子として利用する場合に設置することが望ましく、ポリシリコンのように移動度の高いものは、この期間ｔ2を設置しなくても動作させることが可能である。
【００５３】
つぎに、図２の期間ｔ3および図３−３に示すように、信号線駆動回路３から信号線２を介して輝度電位Ｖdataが供給される。この際にゲート電極の電位は再びＶthより高くなり、第１スイッチング素子１３およびドライバ素子１２を介して電流が流れ、再びドライバ素子１２のゲート電極の電位は、Ｖthとなる。最後に、発光工程において、図２の期間ｔ4および図３−４に示すように、信号線駆動回路３から信号線２を介して基準電位ＶDHが供給されることにより、第１電極１７の電位がＶth−Ｖdata＋ＶDHとされ、発光素子１０に電流ｉd（＝（β／２）（ＶDH−Ｖdata）2）が流れ、発光素子１０が発光する。なお、βは、ドライバ素子１２のキャリアの移動度に比例する値であり、その画素のドライバ素子１２に固有の値である。
【００５４】
以上説明したように、実施形態１によれば、過去の発光の際にドライバ素子１２の第１端子（ゲート電極）に印加された電位をリセットするリセット工程において、発光素子１０に電流が流れかつ発光しない所定範囲内の電位差を生じさせる電位を各部に供給することとしたので、リセット工程で発光せず、コントラストを向上させることができる。
【００５５】
図５は、実施形態１の画像表示装置の拡大平面図である。特に図５は、発光素子１０の下部電極（非表示）から下の層のレイアウトを示している。１つの画素内に３つのＴＦＴ（ドライバ素子１２、第１スイッチング素子１３、第２スイッチング素子１１）と、静電容量１５とが示されている。各素子を構成する層は、下層から順に、下部電極層（図中、ドットパターンで塗られた領域）と、絶縁層（図中、黒で塗りつぶされた部分以外の領域）と、活性層（図中、斜線で塗られた領域）と、上部電極層（図中、実線で囲まれ且つ塗りつぶしのない領域）とから構成されている。なお、図中の端子ＬＴには、発光素子１０の一端が接続される。
【００５６】
下部電極層は、基板上に形成され、ドライバ素子１２のゲート電極と、第１スイッチング素子１３のゲート電極（走査線４）と、第２スイッチング素子１１のゲート電極（制御線９）と、電源供給回路８に接続される電源線ＧＬと、静電容量１５の第１電極１７とを含んでいる。絶縁層は、下部電極層の上の２つの開口（図中、黒で塗りつぶされた部分）を除いた全面に形成されている。この絶縁層は、３つのＴＦＴにとってはゲート絶縁膜として機能し、静電容量１５にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、３つのＴＦＴの活性層を含んでいる。上部電極層は、活性層の上に形成され、３つのＴＦＴのソース／ドレイン電極と、静電容量１５の第２電極１８と、信号線２とを含んでいる。
【００５７】
また前記絶縁層は、電源供給回路８に接続される電源線ＧＬとドライバ素子１２のソース電極とを接続する開口と、静電容量１５の第１電極１７およびドライバ素子１２のゲート電極と第１スイッチング素子のドレイン電極と接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。
【００５８】
なお、各層の構成材料として、下部電極層と上部電極層はアルミニウム又はその合金等を使用し、絶縁膜層はシリコン窒化膜、シリコン酸化膜、又はそれらの混合物等を使用し、活性層はアモルファスシリコン、多結晶シリコン等を使用することができる。
【００５９】
同図を見てわかるように、本実施形態１においては、閾値電圧Ｖthの補償を３ＴＦＴによって実現できるため、その分１画素のレイアウトに余裕ができ、ドライバ素子１２や静電容量１５の面積が大きくなっている。従って、ドライバ素子１２の抵抗を小さくして画層表示装置の消費電力を小さくすることができる。特にドライバ素子１２が、抵抗の大きいアモルファスシリコントランジスタにより形成されている場合、その効果が大きい。また本実施形態１によれば、１画素あたりの大きさが７０００μｍ2〜５００００μｍ2と非常に小さい場合であっても、静電容量１５の容量を適度な大きさに確保することができる。
【００６０】
なお、１画素の面積Ｓ1に対する１画素あたりに占めるドライバ素子１２の面積Ｓ2の割合（Ｓ2／Ｓ1）、および／または１画素の面積Ｓ1に対する１画素あたりに占める静電容量１５の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上（好ましくは０．０７以上、より好ましくは０．１以上である。）に設定するのが望ましい。本実施形態１においては１画素あたりの大きさ５１μｍ×１５３μｍにおいて、Ｓ2／Ｓ1を０．１、Ｓ3／Ｓ1を０．１２程度確保している。
【００６１】
またＳ2／Ｓ1およびＳ3／Ｓ1は０．２５以下であることが好ましい。Ｓ2やＳ3が大きすぎると、他の回路が占有できる面積が小さくなり、回路配置が煩雑になるからである。
【００６２】
またドライバ素子１２には第１および第２スイッチング素子１３，１１よりも大電流が流れるため、各第１および第２スイッチング素子１３，１１の面積Ｓ4に対するドライバ素子の面積Ｓ2の割合（Ｓ2／Ｓ4）を２〜１０（より好ましくは５〜１０）に設定することが望ましい。
【００６３】
なお、面積Ｓ1とは、各画素を等しい面積で区分する境界線によって囲まれる面積をいう。また面積Ｓ2とは、ドライバ素子１２のソース電極およびドレイン電極と、ソース電極およびドレイン電極に挟まれた活性層との総和の面積をいう。なお、ソース電極およびドレイン電極とは、これらの電極を構成する電極層のうち、活性層と接する領域をいう。さらに面積Ｓ3とは、静電容量１５の第１電極１７と第２電極１８が対向する領域の面積をいう。また面積Ｓ4とは各スイッチング素子１１，１３のソース電極およびドレイン電極と、ソース電極およびドレイン電極とに挟まれた活性層の総和の面積をいう。
【００６４】
さて、前述した実施形態１では、図１に示すように、画素回路１に３つの薄膜トランジスタ（第２スイッチング素子１１、ドライバ素子１２および第１スイッチング素子１３）を有する３ＴＦＴ構成のリセット工程で発光を防止する機能を適用した例について説明したが、１つの画素回路に２つの薄膜トランジスタを有する２ＴＦＴ構成にかかる機能を適用してもよい。以下では、この例を実施形態２として説明する。
【００６５】
図６は、本発明の実施形態２にかかる画像表示装置の全体構成を示す図である。図６に示す画像表示装置は、図１に示した画像表示装置と同様にして、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路２０と、複数の画素回路２０に対して、複数の信号線２１を介して後述する輝度信号を供給する信号線駆動回路２２と、画素回路２０に対して、複数の走査線２３を介して輝度信号を供給する画素回路２０を選択するための走査信号を供給する走査線駆動回路２４とを備える。この画像表示装置は、２ＴＦＴ構成とされている。
【００６６】
また、画像表示装置は、画素回路２０内に備わる発光素子２７（後述）のアノードに対して、リセット時にオン電位を供給する第１電源供給回路２５と、ドライバ素子２８のソース電極に、リセット工程でオン電位、その他の工程で０電位もしくは負電位を供給する第２電源供給回路２６とを備える。
【００６７】
画素回路２０は、アノード側が第１電源供給回路２５と電気的に接続された発光素子２７と、ソース電極が第２電源供給回路２６と電気的に接続されたドライバ素子２８と、ドライバ素子２８を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するスイッチング素子２９によって形成された閾値電位検出部３０とを備える。
【００６８】
発光素子２７は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。ドライバ素子２８は、発光素子２７に流れる電流を制御するための機能を有する。具体的には、ドライバ素子２８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子２７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子２７に対して電流を流し続ける機能を有する。本実施形態２では、ドライバ素子２８は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子２７を制御している。
【００６９】
静電容量３１は、信号線駆動回路２２と組合わさることによって輝度電位／基準電位供給部３２を形成する。この輝度電位／基準電位供給部３２は、輝度電位供給手段として、発光素子２７の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。
【００７０】
図７は、動作時における本実施形態２にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図７において、走査線（ｎ−１）は、前段に位置する画素回路２０に対応した走査線および制御線のタイムチャートを参考のために示したものである。図８−１は、図７に示す期間ｔ1〜ｔ6のうち期間ｔ1、すなわちリセット工程に対応した画素回路２０の状態を示した図である。
【００７１】
まず、過去の発光の際にドライバ素子２８のゲート電極に印加された電位をリセットする第１リセット工程が行われる。具体的には、図７の期間ｔ1および図８−１に示すように、第１電源供給回路２５および第２電源供給回路２６の電位がＶDDとされ、走査線２３（走査線駆動回路２４）の電位がオン電位とされる。
【００７２】
すなわち、図８−１に示すように、スイッチング素子２９は、オン状態となっている。一方、ドライバ素子２８は、第２電源供給回路２６の電位がＶDDであるため、オフ状態となっている。従って、静電容量３１を形成する第１電極３３の電位は、第１電源供給回路２５から発光素子２７のアノードに供給される電位ＶDDから、発光素子２７内における電圧降下分ＶOLEDを差し引いた値となる。一般に第１電源供給回路２５から供給される電位ＶDDは十分高い値を有することから第１電極３３の電位（すなわち、ドライバ素子２８のゲート電極の電位）は、閾値電圧Ｖthよりも高い値である（ＶDD−ＶOLED）に保持されることとなる。
【００７３】
一方で、図７に示すように信号線２１の電位がＶDLとなっていることから、静電容量３１を形成する他方の電極である第２電極３４の電位は、ＶDLとなる。従って、図７の期間ｔ1および図８−１に示す工程において、第１電極３３に対しては電位（ＶDD−ＶOLED）が供給され、第２電極３４に対しては電位ＶDLが供給される。
【００７４】
図８−１においては、スイッチング素子２９がオン状態（ドライバ素子２８がオフ状態）とされると、電位（ＶDD−ＶOLED）が上昇するとともに、発光素子２７のカソードの電位である電位Ｖａがわずかに低下した後、上昇する。
【００７５】
ここで、発光素子２７は、図１６−１に示したように、閾値電圧Ｖth,i-v以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子２７は、図１６−２に示したように、閾値電圧Ｖth,L-v以上の電位差（アノード−カソード間電位差）が生じることにより、発光（輝度＞０）するという輝度−電圧特性を有している。
【００７６】
また、閾値電圧Ｖth,i-vは、閾値電圧Ｖth,L-vよりも低い値とされている。従って、発光素子２７のアノード−カソード間の電位差が、閾値電圧Ｖth,L-v以上である場合には、発光素子２７に電流が流れるとともに、発光するという状態とされる。なお、発光素子２７のアノード−カソード間の電位差が、閾値電圧Ｖth,i-v以上閾値電圧Ｖth,L-v未満である場合には、発光素子２７に電流が流れるが、発光しないという状態とされる。
【００７７】
図８−１の場合、電位Ｖａがわずかに低下した場合における発光素子２７のアノード−カソード間の電位差（第１電源供給回路２５からの電位ＶDDと電位Ｖａとの差）が、前述した閾値電圧Ｖth,i-v（図１６−１）以上であって、閾値電圧Ｖth,L-v（図１６−２）未満となるように、上記した（１）式のパラメータＣsおよびＣOLEDが設定されている。本実施形態２の場合、パラメータＣsは、静電容量３１の値である。パラメータＣOLEDは、発光素子２７の静電容量成分である。
【００７８】
従って、図８−１においては、第１リセット工程で発光素子２７のアノード−カソード間の電位差が閾値電圧Ｖth,i-v（図１６−１）以上であって、閾値電圧Ｖth,L-v未満であるため、電流ｉd_OLEDが流れるが、発光しないため、コントラストが向上する。
【００７９】
つぎに、図７の期間ｔ2および図８−２に示すように、準備工程で、第１電源供給回路２５の電位が−ＶE（＜Ｖth）であり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位がＶDDであり、走査線２３の電位がオフ電位であると、ドライバ素子２８のゲート電極の電位は、ＶDD−ＶOLED（発光素子２７の電圧降下分）＋ＶDH−ＶDLとなり、ドライバ素子２８の閾値電圧Ｖthよりも高くなる。また、スイッチング素子２９は、オフ状態である。これにより、ドライバ素子２８がオン状態となり、電流ｉが流れる。
【００８０】
つぎに、図７の期間ｔ3および図８−３に示すように、閾値電圧検出工程で、第１電源供給回路２５の電位が０電位であり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオン電位であると、スイッチング素子２９がオン状態とされる。これにより、スイッチング素子２９およびドライバ素子２８を介して電流ｉが流れる。
【００８１】
つぎに、図７の期間ｔ4および図８−４に示すように、データ書き込み工程で、第１電源供給回路２５の電位が０電位であり、信号線２１から輝度電位ＶDATAが供給され、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオン電位であると、スイッチング素子２９がオン状態とされる。これにより、ドライバ素子２８のゲート電極の電位は、α（ＶDATA−ＶDH）＋Ｖthとされる。なお、αは、Ｃs／（Ｃs＋ＣOLED）である。
【００８２】
ここで、発光素子２７のカソード電極の電位は、スイッチング素子２９がオン状態とされているため、ドライバ素子２８のゲート電極の電位と同電位である。
【００８３】
つぎに、図７の期間ｔ5および図８−５に示すように、第２リセット工程で、第１電源供給回路２５の電位が−ＶEであり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が−ＶEであり、走査線２３の電位がオフ電位であると、スイッチング素子２９がオフ状態とされる。これにより、ドライバ素子２８のゲート電極の電位は、（１−α）（ＶDH−ＶDATA）＋Ｖthとされる。この期間ｔ5によって、発光素子２７のカソードの電位は、−ＶEとなり、リセットされる。
【００８４】
つぎに、図７の期間ｔ6および図８−６に示すように、発光工程で、第１電源供給回路２５の電位がＶDDであり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオフ電位であると、発光素子２７に電流ｉd（＝（β／２）（（１−α）（ＶDH−Ｖdata））2）が流れ、発光素子２７が発光する。ここで、電流ｉdは、閾値電圧Ｖthに依存しない。
【００８５】
以上説明したように、実施形態２によれば、第１端子と第２端子との間に印加される、所定の閾値電圧Ｖthよりも高い電位差に応じて発光素子２７を制御するドライバ素子２８と、第１端子と第２端子との間における閾値電圧Ｖthに対応した電位差を検出するスイッチング素子２９とを有し、発光素子２７を発光させる発光工程前に、発光工程よりも前の工程で行われる閾値電圧の検出時における閾値電圧Ｖthよりも低い電位として−ＶE（図７および図８−５参照）をドライバ素子２８および発光素子２７へ供給し、発光工程（図８−６参照）で、閾値電圧Ｖthに依存しない電流ｉdを流すための電位を供給することとしたので、ドライバ素子２８およびスイッチング素子２９という２ＴＦＴ構成により、精細度を高めることができる。
【００８６】
図９は実施形態２の画像表示装置の拡大平面図である。図中には、発光素子２７の下部電極（非表示）から下の層のレイアウトを示している。１つの画素内に２つのＴＦＴ（ドライバ素子２８、スイッチング素子２９）と、静電容量３１とが示されている。各素子を構成する層は、下層から順に、下部電極層（図中、ドットパターンで塗られた領域）と、絶縁層（図中、黒で塗りつぶされた部分以外の領域）、活性層（図中、斜線で塗られた領域）と、上部電極層（図中、実線で囲まれ且つ塗りつぶしのない領域）とから構成されている。なお、図中の端子ＬＴには、発光素子２７の一端が接続される。
【００８７】
下部電極層は、基板上に形成され、ドライバ素子２７のゲート電極と、スイッチング素子２９のゲート電極（走査線２３）と、第２電源供給回路２６に接続される電源線ＧＬと、静電容量３１の第１電極３３とを含んでいる。絶縁層は、下部電極層の上に形成され、２つの開口を除いた全面に形成されている。この絶縁膜は、２つのＴＦＴにとってはゲート絶縁膜として機能し、静電容量３１にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、２つのＴＦＴの活性層を含んでいる。上部電極層は、活性層の上に形成され、２つのＴＦＴのソース／ドレイン電極と、静電容量３１の第２電極３４と、信号線２１とを含んでいる。
【００８８】
また絶縁層は、第２電源供給回路２６に接続される電源線とドライバ素子１２のソース電極とを接続する開口と、静電容量３１の第１電極３３およびドライバ素子２８のゲート電極とスイッチング素子２９のドレイン電極とを接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。なお、各層の構成材料は、実施形態１と同様である。
【００８９】
同図を見てわかるように、本実施形態２においては、閾値電圧Ｖthの補償を２ＴＦＴによって実現できるため、本実施形態１の場合よりもドライバ素子２８や静電容量３１の面積を大きくすることができる。なお、本実施形態２においては１画素あたりの大きさ５１μｍ×１５３μｍにおいて、Ｓ2／Ｓ1を０．１５、Ｓ3／Ｓ1を０．１４程度確保している。
【００９０】
図１０は、本発明の実施形態３にかかる画像表示装置の全体構成を示す図である。図１０に示す画像表示装置は、行列状に複数配置された複数の画素回路５０と、複数の画素回路５０に対して、複数の信号線５１を介して後述する輝度信号を供給する信号線駆動回路５２と、輝度信号を供給する画素回路５０を選択するための走査信号を複数の走査線５３を介して画素回路５０に供給する走査線駆動回路５４とを備える。この画像表示装置は、２ＴＦＴ構成とされている。
【００９１】
また、画像表示装置は、画素回路５０内に備わるドライバ素子５８（後述）のドレインに対して電位を供給する第１電源供給回路５５と、発光素子５７のカソードに電位を供給する第２電源供給回路５６とを備える。
【００９２】
画素回路５０は、カソード側が第２電源供給回路５６と電気的に接続された発光素子５７と、ドレイン電極が第１電源供給回路５５と電気的に接続されたドライバ素子５８と、ドライバ素子５８を形成する薄膜トランジスタのゲート・ソース間の導通状態を制御するスイッチング素子５９によって形成された閾値電位検出部６０とを備える。
【００９３】
発光素子５７は、電流注入によって発光する機構を有し、前述した有機ＥＬ素子によって形成される。ドライバ素子５８は、発光素子５７に流れる電流を制御するための機能を有する。具体的には、ドライバ素子５８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子５７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子５７に対して電流を流し続ける機能を有する。本実施形態３では、ドライバ素子５８は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子５７を制御している。
【００９４】
静電容量６１は、信号線駆動回路５２と組合わさることによって輝度電位／基準電位供給部６４を形成する。この輝度電位／基準電位供給部６４は、輝度電位供給手段として、ドライバ素子５８の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。
【００９５】
図１１は、動作時における本実施形態３にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図１１において、走査線（ｎ−１）は、前段に位置する画素回路５０に対応した走査線および制御線のタイムチャートを参考のために示したものである。図１２−１は、図１１に示す期間ｔ1〜ｔ4のうち期間ｔ1、すなわち、閾値電圧検出工程に対応している。
【００９６】
すなわち、図１１の期間ｔ1および図１２−１に示すように、閾値電圧検出工程で、第１電源供給回路５５の電位が０電位であり、信号線５１の電位が電位ＶDHであり、第２電源供給回路５６の電位が電位ＶE2であり、走査線５３の電位がオン電位であると、スイッチング素子５９がオン状態とされる。これにより、スイッチング素子５９およびドライバ素子５８を介して電流ｉが流れる。
【００９７】
つぎに、図１１の期間ｔ2および図１２−２に示すように、データ書き込み工程で、第１電源供給回路５５の電位が０電位であり、信号線５１から輝度電位ＶDATAが供給され、第２電源供給回路５６の電位がＶE2であり、走査線５３の電位がオン電位であると、スイッチング素子５９がオン状態とされる。これにより、ドライバ素子５８のゲート電極の電位は、α（ＶDATA−ＶDH）＋Ｖthとされる。なお、αは、Ｃs／（Ｃs＋ＣOLED）である。
【００９８】
つぎに、図１１の期間ｔ3および図１２−３に示すように、リセット工程で、第１電源供給回路５５の電位が−ＶE1（＜−Ｖth）であり、信号線５１の電位がＶDHであり、第２電源供給回路５６の電位がＶE2であり、走査線５３の電位がオフ電位であると、スイッチング素子５９がオフ状態とされる。これにより、ドライバ素子５８のゲート電極の電位は、（１−α）（ＶDH−ＶDATA）＋Ｖthとされる。この期間ｔ3によって、発光素子５７のアノードの電位は、−ＶE1となり、リセットされる。
【００９９】
つぎに、図１１の期間ｔ4および図１２−４に示すように、発光工程で、第１電源供給回路５５の電位が０電位であり、信号線５１の電位がＶDHであり、第２電源供給回路５６の電位が−ＶEEであり、走査線５３の電位がオフ電位であると、発光素子５７に電流ｉd（＝（β／２）（（１−α）（ＶDH−ＶDATA）−（ＶEE＋ＶOLED））2）が流れ、発光素子５７が発光する。ここで、電流ｉdは、閾値電圧Ｖthに依存しない。
【０１００】
なお、図１３−１や図１４−１に示した構成の画像表示装置についても、リセット工程で発光を防止する機能を適用してもよい。図１３−１に示した画像表示装置（実施形態４）は、スイッチング素子Ｔ１、スイッチング素子Ｔ２、スイッチング素子Ｔ３、ドライバ素子Ｔ４、静電容量Ｃ１、静電容量Ｃ２および発光素子ＯＬＥＤが図示のように接続されてなり、図１３−２に示したタイミングチャートに従って動作する。
【０１０１】
スイッチング素子Ｔ１〜Ｔ３およびドライバ素子Ｔ４は、ｐ型の薄膜トランジスタである。リセット工程では、Power（オフ電位）がドライバ素子Ｔ４に供給される。この場合、発光素子ＯＬＥＤのカソードが接地されており、オフ電位とされていることから、ドライバ素子Ｔ４がオフ状態となり、スイッチング素子Ｔ２がオン状態とされる。この場合、実施形態１と同様にして、発光素子ＯＬＥＤは、電流が流れるが発光しない。
【０１０２】
また、図１４−１に示した画像表示装置（実施形態５）は、スイッチング素子Ｔ１'、スイッチング素子Ｔ２'、スイッチング素子Ｔ３'、ドライバ素子Ｔ４'、静電容量Ｃ１'、静電容量Ｃ２'および発光素子ＯＬＥＤ'が図示のように接続されてなり、図１４−２に示したタイミングチャートに従って動作する。
【０１０３】
スイッチング素子Ｔ１'〜Ｔ３'およびドライバ素子Ｔ４'は、ｎ型の薄膜トランジスタである。リセット工程では、Power（オン電位）がドライバ素子Ｔ４'に供給される。この場合、発光素子ＯＬＥＤのカソードにオン電位ＶDDが供給されていることから、ドライバ素子Ｔ４'がオフ状態となり、スイッチング素子Ｔ２'がオン状態とされる。この場合、実施形態１と同様にして、発光素子ＯＬＥＤ'は、電流が流れるが発光しない。
【０１０４】
以上説明したように、実施形態４および５によれば、実施形態１と同様の効果を奏する。なお、上述の実施形態１〜５においては、上述の式（１）を満足している場合について説明したが、上述の実施形態１〜５において式（１）を満足していない場合であっても、リセット工程においてドライバ素子がオフ状態であるため、発光素子を通過する電流量が従来と比較して小さくなり、発光素子の発光量を小さくすることができ、コントラストを従来よりも高めることが可能である。
【０１０５】
さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、以上のように表わしかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付のクレームおよびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。
【０１０６】
例えば、本実施形態１〜２においては、リセット工程において、駆動トランジスタのゲート電極に駆動閾値Ｖthよりも高い電位Ｖrを供給するようにしたが、この電位Ｖrは必ずしも駆動閾値Ｖthよりも高い必要はなく、駆動閾値Ｖthより高い方が好ましい。電位Ｖrが駆動閾値Ｖthより低い場合には、閾値電圧検出工程の初期の駆動トランジスタのソース電位や信号線電位等を調整することで、閾値電圧検出工程の初期の駆動トランジスタのゲート・ソース間電位差を、駆動閾値Ｖthより大きくする。
【産業上の利用可能性】
【０１０７】
以上のように、本発明にかかる画像表示装置は、有機ＥＬ素子を用いた表示装置として有用であり、特に、高精細表示が要求される画像表示に適している。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施形態１にかかる画像表示装置の全体構成を示す図である。
【図２】実施形態１にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。
【図３−１】実施形態１にかかる画像表示装置のリセット工程を示す図である。
【図３−２】実施形態１にかかる画像表示装置の閾値電圧検出工程を示す図である。
【図３−３】実施形態１にかかる画像表示装置のデータ書き込み工程を示す図である。
【図３−４】実施形態１にかかる画像表示装置の発光工程を示す図である。
【図４】図３−１に示した第１スイッチング素子１３がオン状態とされてからの過渡応答特性を示す図である。
【図５】図１の画像表示装置の拡大平面図である。
【図６】本発明の実施形態２にかかる画像表示装置の全体構成を示す図である。
【図７】実施形態２にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。
【図８−１】実施形態２にかかる画像表示装置の第１リセット工程を示す図である。
【図８−２】実施形態２にかかる画像表示装置の準備工程を示す図である。
【図８−３】実施形態２にかかる画像表示装置の閾値電圧検出工程を示す図である。
【図８−４】実施形態２にかかる画像表示装置のデータ書き込み工程を示す図である。
【図８−５】実施形態２にかかる画像表示装置の第２リセット工程を示す図である。
【図８−６】実施形態２にかかる画像表示装置の発光工程を示す図である。
【図９】図６の画像表示装置の拡大平面図である。
【図１０】本発明の実施形態３にかかる画像表示装置の全体構成を示す図である。
【図１１】実施形態３にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。
【図１２−１】実施形態３にかかる画像表示装置の閾値電圧検出工程を示す図である。
【図１２−２】実施形態３にかかる画像表示装置のデータ書き込み工程を示す図である。
【図１２−３】実施形態３にかかる画像表示装置のリセット工程を示す図である。
【図１２−４】実施形態３にかかる画像表示装置の発光工程を示す図である。
【図１３−１】実施形態４にかかる画像表示装置の要部の構成を示す図である。
【図１３−２】実施形態４にかかる画像表示装置の動作を説明するタイムチャートである。
【図１４−１】実施形態５にかかる画像表示装置の要部の構成を示す図である。
【図１４−２】実施形態５にかかる画像表示装置の動作を説明するタイムチャートである。
【図１５−１】従来の画像表示装置の要部（１画素分）の構成を示す図である。
【図１５−２】従来の画像表示装置の動作を説明するタイムチャートである。
【図１６−１】発光素子（有機ＥＬ素子）における電流−電圧特性を示す図である。
【図１６−２】発光素子（有機ＥＬ素子）における輝度−電圧特性を示す図である。
【図１７】図１５−１に示したスイッチング素子１０９およびドライバ素子１０８がオン状態とされてからの過渡応答特性を示す図である。
【図１８−１】従来の２ＴＦＴ構成の画像表示装置の要部（１画素分）の構成を示す図である。
【図１８−２】従来の２ＴＦＴ構成の画像表示装置の動作を説明するタイムチャートである。
【図１９−１】図１８−１に示した画像表示装置の準備工程を示す図である。
【図１９−２】図１８−１に示した画像表示装置の閾値電圧検出工程を示す図である。
【図１９−３】図１８−１に示した画像表示装置のデータ書き込み工程を示す図である。
【図１９−４】図１８−１に示した画像表示装置の発光工程を示す図である。
【符号の説明】
【０１０９】
１，２０，５０ 画素回路
６ 定電位供給回路
８ 電源供給回路
１０，２７，５７ 発光素子
１１ 第２スイッチング素子
１２，２８，５８ ドライバ素子
１３ 第１スイッチング素子
２５，５５ 第１電源供給回路
２６，５６ 第２電源供給回路
２９，５９ スイッチング素子
【特許請求の範囲】
【請求項１】
発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタの面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする画像表示装置。
【請求項２】
前記割合（Ｓ2／Ｓ1）が０．２５以下であることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記複数の画素は前記駆動トランジスタ以外の他のトランジスタを更に備え、該他のトランジスタの１個あたりの面積Ｓ4に対する前記駆動トランジスタの面積Ｓ2の割合（Ｓ2／Ｓ4）が２〜１０であることを特徴とする請求項１または請求項２に記載の画像表示装置。
【請求項４】
１画素の面積Ｓ1に対する１画素あたりに占める前記容量素子の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする請求項１乃至請求項３のいずれかに記載の画像表示装置。
【請求項５】
前記割合（Ｓ3／Ｓ1）が０．２５以下であることを特徴とする請求項４に記載の画像表示装置。
【請求項６】
発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続され、該駆動トランジスタと平面的に異なる領域に配置される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める容量素子の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする画像表示装置。
【請求項７】
前記割合（Ｓ3／Ｓ1）が０．２５以下であることを特徴とする請求項６に記載の画像表示装置。
【請求項８】
前記駆動トランジスタと前記容量素子とは略同一平面上に配置されていることを特徴とする請求項６または請求項７に記載の画像表示装置。
【請求項９】
前記駆動トランジスタはアモルファスシリコントランジスタであることを特徴とする請求項１乃至請求項８のいずれかに記載の画像表示装置。
【請求項１０】
前記１画素の面積は、７０００μｍ2〜５００００μｍ2であることを特徴とする請求項１乃至請求項９のいずれかに記載の画像表示装置。
【請求項１１】
前記発光素子は、有機ＥＬ素子であることを特徴とする請求項１乃至請求項１０のいずれかに記載の画像表示装置。
【請求項１２】
前記複数の画素のそれぞれは、トランジスタの数が３個であることを特徴とする請求項１乃至請求項１１に記載の画像表示装置。
【請求項１】
発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタの面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする画像表示装置。
【請求項２】
前記割合（Ｓ2／Ｓ1）が０．２５以下であることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記複数の画素は前記駆動トランジスタ以外の他のトランジスタを更に備え、該他のトランジスタの１個あたりの面積Ｓ4に対する前記駆動トランジスタの面積Ｓ2の割合（Ｓ2／Ｓ4）が２〜１０であることを特徴とする請求項１または請求項２に記載の画像表示装置。
【請求項４】
１画素の面積Ｓ1に対する１画素あたりに占める前記容量素子の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする請求項１乃至請求項３のいずれかに記載の画像表示装置。
【請求項５】
前記割合（Ｓ3／Ｓ1）が０．２５以下であることを特徴とする請求項４に記載の画像表示装置。
【請求項６】
発光素子と、該発光素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続され、該駆動トランジスタと平面的に異なる領域に配置される容量素子と、を有する画素を複数備え、１画素の面積Ｓ1に対する１画素あたりに占める容量素子の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする画像表示装置。
【請求項７】
前記割合（Ｓ3／Ｓ1）が０．２５以下であることを特徴とする請求項６に記載の画像表示装置。
【請求項８】
前記駆動トランジスタと前記容量素子とは略同一平面上に配置されていることを特徴とする請求項６または請求項７に記載の画像表示装置。
【請求項９】
前記駆動トランジスタはアモルファスシリコントランジスタであることを特徴とする請求項１乃至請求項８のいずれかに記載の画像表示装置。
【請求項１０】
前記１画素の面積は、７０００μｍ2〜５００００μｍ2であることを特徴とする請求項１乃至請求項９のいずれかに記載の画像表示装置。
【請求項１１】
前記発光素子は、有機ＥＬ素子であることを特徴とする請求項１乃至請求項１０のいずれかに記載の画像表示装置。
【請求項１２】
前記複数の画素のそれぞれは、トランジスタの数が３個であることを特徴とする請求項１乃至請求項１１に記載の画像表示装置。
【図１】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図４】
【図５】
【図６】
【図７】
【図８−１】
【図８−２】
【図８−３】
【図８−４】
【図８−５】
【図８−６】
【図９】
【図１０】
【図１１】
【図１２−１】
【図１２−２】
【図１２−３】
【図１２−４】
【図１３−１】
【図１３−２】
【図１４−１】
【図１４−２】
【図１５−１】
【図１５−２】
【図１６−１】
【図１６−２】
【図１７】
【図１８−１】
【図１８−２】
【図１９−１】
【図１９−２】
【図１９−３】
【図１９−４】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図４】
【図５】
【図６】
【図７】
【図８−１】
【図８−２】
【図８−３】
【図８−４】
【図８−５】
【図８−６】
【図９】
【図１０】
【図１１】
【図１２−１】
【図１２−２】
【図１２−３】
【図１２−４】
【図１３−１】
【図１３−２】
【図１４−１】
【図１４−２】
【図１５−１】
【図１５−２】
【図１６−１】
【図１６−２】
【図１７】
【図１８−１】
【図１８−２】
【図１９−１】
【図１９−２】
【図１９−３】
【図１９−４】
【公開番号】特開２００６−３１３３６８（Ｐ２００６−３１３３６８Ａ）
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願番号】特願２００６−１６６４７１（Ｐ２００６−１６６４７１）
【出願日】平成１８年６月１５日（２００６．６．１５）
【分割の表示】特願２００６−５１９５５９（Ｐ２００６−５１９５５９）の分割
【原出願日】平成１７年５月２０日（２００５．５．２０）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願日】平成１８年６月１５日（２００６．６．１５）
【分割の表示】特願２００６−５１９５５９（Ｐ２００６−５１９５５９）の分割
【原出願日】平成１７年５月２０日（２００５．５．２０）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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