発光装置、及び電子機器
【課題】アクティブマトリクス型のＥＬ表示装置において、ソース信号線の充放電に要する消費電力を低減する。
【解決手段】バイポーラトランジスタ（Ｂｉ１）は、ベース端子Ｂがオペアンプ（ＯＰ１）の出力端子ｃ１に、コレクタ端子Ｃが低電源電位（ＧＮＤ）に、エミッタ端子Ｅが抵抗Ｒ２に接続されている。また、４つの抵抗Ｒ１〜Ｒ４が設けられている。高電源電位（ＶＢＨ）は発光素子の高電源電位に同期する電位である、オペアンプ（ＯＰ１）の出力端子ｃ１の電位は、バッファの低電源電位（ＶＢＬ）として出力される。この低電源電位（ＶＢＬ）は高電源電位（ＶＢＨ）と高電源電位（Ｖ１）の差分になる。よって、低電源電位（ＶＢＬ）は高電源電位（ＶＢＨ）、すなわち発光素子の高電源電位に追従させることができる。
【解決手段】バイポーラトランジスタ（Ｂｉ１）は、ベース端子Ｂがオペアンプ（ＯＰ１）の出力端子ｃ１に、コレクタ端子Ｃが低電源電位（ＧＮＤ）に、エミッタ端子Ｅが抵抗Ｒ２に接続されている。また、４つの抵抗Ｒ１〜Ｒ４が設けられている。高電源電位（ＶＢＨ）は発光素子の高電源電位に同期する電位である、オペアンプ（ＯＰ１）の出力端子ｃ１の電位は、バッファの低電源電位（ＶＢＬ）として出力される。この低電源電位（ＶＢＬ）は高電源電位（ＶＢＨ）と高電源電位（Ｖ１）の差分になる。よって、低電源電位（ＶＢＬ）は高電源電位（ＶＢＨ）、すなわち発光素子の高電源電位に追従させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を備えた発光装置に関する。
【背景技術】
【０００２】
自発光型の発光素子を有したアクティブマトリクス型の発光装置の研究が活発化している。このような自発光型の発光装置の代表例として、ＥＬ表示装置があげられる。
【０００３】
また、近年、中、大型のディスプレイ装置のみならず、携帯情報端末の表示部にも広く用いられるようになったフラットパネル型の表示装置は、その高精細化に伴って、画素数が増加している。画素数の増加に対応するため、各画素毎に薄膜トランジスタ（ＴＦＴ）を設け画像データを保持することができるアクティブマトリクス構造の画素が採用されている。
【０００４】
アクティブマトリクス構造のＥＬ表示装置の階調方式には大きく分けてアナログ階調方式とデジタル階調方式の２つがある。このうちデジタル階調方式には時分割階調方式と、面積階調方式と、時分割階調方式と面積階調方式の混合した方式等がある。時分割階調方式、面積階調方式のいずれのデジタル階調方式においても、各画素あるいはサブ画素をｏｎ状態あるいはｏｆｆ状態の２値で駆動する。
【０００５】
このため画素に配された薄膜トランジスタ（ＴＦＴ）のしきい値電圧Ｖｔｈのばらつきによる画質の劣化をアナログ階調方式に比べて低減させることができる利点がある。時分割方式でデジタル階調表示を行うことが、特許文献１に開示されている。
【０００６】
また、多数の画素に迅速に映像信号を各画素に書き込むために、１行ごと同時にデータ入力をする線順次方式を採用することが望まれる。図９を用いて、アクティブマトリクス型のＥＬ表示装置を線順次方式のデジタル階調表示により駆動することを説明する。
【０００７】
図９は、アクティブマトリクス構造の画素に２値のデータを入力するデジタル階調方式型の表示装置の構成を示している。画素部５０１には、ＥＬ素子に代表される発光素子、発光素子の発光を制御するためのＴＦＴが設けられる。画素部５０１の周辺部には、シフトレジスタ５０４と、第１のラッチ回路５０５と、第２のラッチ回路５０６と、レベルシフタ５０７とバッファ群回路５０８を有するソース信号線駆動回路５０２と、シフトレジスタ５０９と、レベルシフタ５１０と、バッファ群回路５１１を有するゲート信号線駆動回路５０３が配置されている。図１０はバッファ群回路５０８の等価回路を示している。
【０００８】
図１０（Ａ）に示すようにバッファ群回路５０８は、各列に設けられた複数のバッファ６０１でなる。そして、図１０（Ｂ）はバッファ６０１の等価回路図であり、２つのインバータでなる。入力はレベルシフタ５０７に接続され、出力は画素部５０１に接続されている。また、信号線６０２によりバッファ高電源電位（ＶＢＨ）が与えられ、信号線６０３によりバッファ低電源電位（ＶＢＬ）が与えられている。
【０００９】
図９のアクティブマトリクス型表示装置を線順次方式によりデジタル階調表示で駆動する方法を説明する。まず、シフトレジスタ５０９は、クロック信号（ＧＣＫ）、スタートパルス（ＧＳＰ）にしたがって、１段目から順次選択パルスを出力する。その後、レベルシフタ５１０によって振幅変換をし、バッファ群回路５１１により１行目から順次ゲート線が選択される。
【００１０】
ゲートが選択される行において、シフトレジスタ５０４は、クロック信号（ＳＣＫ）、スタートパルスにしたがって、１段目から順次サンプリングパルスを出力する。第１のラッチ回路５０５は、サンプリングパルスが入力されるタイミングで、映像信号（Ｖｉｄｅｏ）の取り込みを行い、各段で取り込まれた映像信号は第１のラッチ回路５０５において保持される。
【００１１】
１行分の映像信号の取り込みが完了した後、ラッチパルス（ＬＡＴ）が入力されると、第１のラッチ回路５０５において保持されていた映像信号は、一斉に第２のラッチ回路５０６へと転送され、全てのソース信号が一斉に充放電される。
【００１２】
このとき、ソース信号線を充放電するバッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と同期し、低電源電位（ＶＢＬ）は固定である。本明細書において発光素子高電源電位（ＡＮＯＤＥ）とは、発光素子の陽極（アノード）に与えられる電位をいう。
【００１３】
以上の動作が１行目から最終行まで繰り返され、全画素への書き込みが完了する。１フレーム分の映像が表示される。同様の動作を繰り返し、映像の表示を行う。
【特許文献１】特開２００１−５４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
アナログ階調方式では１フレームに最低１回のソース信号線へのデータ書込みを行えば階調表現が可能である。
【００１５】
これに対して、各画素をｏｎ状態あるいはｏｆｆ状態の２値で駆動する時間階調方式や面積階調方式や時間階調方式と面積階調方式を複合化した方式等、デジタル階調方式においては、階調表現をするためには１フレームに複数回のソース信号線へのデータ書込みが必要となる。
【００１６】
ＥＬ表示装置においてソース信号線は、画素部に設けられた複数のＴＦＴや寄生容量により、バッファに対する負荷になっている。デジタル階調方式において、ソース信号線へ書き込まれるデータがＬｏｗ電位からＨｉｇｈ電位に変化するときには、高電源電位（ＶＢＨ）を与える外部の高電位電源は前記バッファ６０１のＰチャネル型ＴＦＴを通じてＬｏｗ電位からＨｉｇｈ電位まで、ソース信号線による負荷容量に電荷を充電する。逆に、ソース信号線へ書き込まれるデータがＨｉｇｈ電位からＬｏｗ電位に変化するときには低電源電位（ＶＢＬ）を与える外部の低電位電源は前記バッファ６０１のＮチャネル型ＴＦＴを通じてＨｉｇｈ電位からＬｏｗ電位までソース信号線による負荷容量から電荷を放電する。
【００１７】
これらの電力はソース信号線の電圧の変化時に消費されるので、ソース信号線の出力の変化がたびたび起これば、外部電源の電力消費は大きくなる。このためデジタル階調方式においては、自然画のように多くの階調数が必要な画像や１ｄｏｔチェッカ（ここでは、マトリクス状に並べられた画素において、点灯、非点灯が交互に並んだ表示画素のことを意味する）のように１行ごとに論理が頻繁に逆転するような画像では、ソース信号線の電位の変化が多くなるため、外部電源の消費電力が増大してしまう。
【００１８】
また、画素部の発光素子に流れる電流の大きさは、温度によっても左右される。特に発光素子に有機化合物を用いた場合、温度特性の問題が顕著になる。ＥＬ素子の電極間にかかる電圧が同じであっても、ＥＬ素子が有する温度特性によって、温度が高くなれば高くなるほど、ＥＬ素子を流れる電流は大きくなる。よってＥＬ素子の温度が高ければ高いほど、表示装置の消費電力が大きくなり、発光素子の輝度も上昇してしまう。
【００１９】
カラー表示の場合、発光素子高電源電位（ＡＮＯＤＥ）は、発光材料によって、ＥＬ素子ごとに異なる電位が設定されている。発光材料が、赤（Ｒ）で発光するＥＬ素子、緑（Ｇ）で発光するＥＬ素子、青（Ｂ）で発光するＥＬ素子では、経時劣化や温度による特性の変化が異なる。
【００２０】
また、例えば、ユーザーが好んで赤表示をした場合、ＲのＥＬ素子だけが他のＥＬ素子に比べ先行して劣化することも想定される。したがって、様々な発光素子高電源電位（ＡＮＯＤＥ）の電位変化に対応できる表示装置が求められている。
【００２１】
バッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と等しいかそれ以上の電位である必要がある。バッファの高電源電位（ＶＢＨ）は、ソース信号線の充電の役割を担っているため、充電する電位が小さいほど、バッファの高電源電位（ＶＢＨ）が必要とする電力が少なくなる。従って、バッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と等しいことが望ましい。
【００２２】
また、前述の通り、発光素子高電源電位（ＡＮＯＤＥ）は、経時劣化や温度変化、ユーザーの使用状況などにより変化する。このため、バッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）に追従する必要があり、任意の発光素子高電源電位（ＡＮＯＤＥ）で充電に要する電力を低減させるためには、発光素子高電源電位（ＡＮＯＤＥ）と同期させる必要がある。
【００２３】
このため、従来の表示装置では、ソース信号線を充放電するバッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と同期し、低電源電位（ＶＢＬ）は固定であった。
【００２４】
その結果、上述したように、従来のバッファー回路では消費電力が大きくなり易いため、バッファの温度が上昇しやすい。そしてバッファの発熱に伴い、その結果、画素部に温度分布が生じるため、輝度のバラツキが生じてしまう。
【００２５】
あるいは、ＥＬ素子の経時劣化や温度上昇により、発光素子高電源電位（ＡＮＯＤＥ）が上昇してしまうため、その結果ソース信号線を充放電する電位差、すなわち高電源電位（ＶＢＨ）と低電源電位（ＶＢＬ）との差分が大きくなるため、ソース信号線を充放電するバッファ６０１による消費電力が大きくなり、バッファ６０１を発熱させしまい、その結果、画素部の輝度のバラツキを生じさせてしまうという問題点もある。
【００２６】
このためデジタル階調方式において、ソース信号線へデータの書き込みに要する消費電力は、低消費電力を必要とする携帯端末向けの小型表示装置には大きな問題となっている。また、テレビ等の表示装置においても大型化に伴うソース信号線の寄生容量の増加は避けることは困難であり、小型表示装置同様、消費電力の減少が課題となっている。
【００２７】
本発明は、以上のような課題に鑑みてなされたものであり、インバータを用いたバッファなどの回路の省電力化を目的とする。また、発光素子を用いたアクティブマトリクス型表示装置のソース信号線の充放電に要する消費電力を低減することを目的とする。
【課題を解決するための手段】
【００２８】
本発明では、ソース信号線の充放電を行うバッファ（インバータ）の低電源電位（ＶＢＬ）を高電源電位（ＶＢＨ）に追従させる。特に、発光装置においては、この低電源電位（ＶＢＬ）を発光素子高電源電位（ＡＮＯＤＥ）に追従させることを特徴とする。
【００２９】
本発明はに係る発光装置は、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、バッファを有する駆動回路とを有し、オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子は、オペアンプの出力端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、第２の抵抗の他方の端子の電位は、バッファの低電源電位と等しく、第２の高電源電位は、バッファの高電源電位と等しいことを特徴とする。
【００３０】
本発明はに係る発光装置は、ベース端子、コレクタ端子、及びエミッタ端子を有するバイポーラトランジスタと、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、バッファを有する駆動回路とを有し、オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、バイポーラトランジスタのベース端子はオペアンプの出力端子と電気的に接続され、バイポーラトランジスタのコレクタ端子は低電源電位と電気的に接続され、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子がバイポーラトランジスタのエミッタ端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、バイポーラトランジスタのエミッタ端子及び第２の抵抗の他方の端子からの電位は、駆動回路のバッファの低電源電位と等しく、第２の高電源電位は、バッファの高電源電位と等しいことを特徴とする。
【００３１】
本発明に係る他の発光装置は、発光素子、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子は、オペアンプの出力端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、第２の抵抗の他方の端子の電位がバッファの低電源電位として供給され、第２の高電源電位がバッファの高電源電位として供給されることを特徴とする。
【００３２】
本発明はに係る発光装置は、発光素子、バイポーラトランジスタ、オペアンプ、駆動回路、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、バイポーラトランジスタは、ベース端子がオペアンプの出力端子に接続され、コレクタ端子が低電源電位に接続され、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子がバイポーラトランジスタのエミッタ端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、バイポーラトランジスタのエミッタ端子及び第２の抵抗の他方の端子からの電位が、駆動回路のバッファの低電源電位として供給され、第２の高電源電位がバッファの高電源電位として供給されることを特徴とする。
【００３３】
本発明において、発光装置の発光素子は画素に配置される。また発光素子としてＥＬ素子が用いられる。ＥＬ素子は一対の電極（陽極と陰極）間に、電場を加えることでルミネッセンスが発生する層（以下、ＥＬ層と記す）が挟まれた構造となっている。ＥＬ層として、有機化合物が使用されるが、ＥＬ層は通常、積層構造となっている。代表的には、「正孔輸送層、発光層、電子輸送層」という積層構造が挙げられる。
【００３４】
また、ＥＬ層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちのいずれか一方の発光を用いても良いし、または両方の発光を用いても良い。
【００３５】
また他にも、陽極上に正孔注入層、正孔輸送層、発光層、電子輸送層の順に積層する構造、または正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【００３６】
本明細書において陰極と陽極の間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全てＥＬ層に含まれる。
【００３７】
また、本発明の発光装置は、半導体基板上に設けられていてもよいし、ガラス基板上に設けられていてもよい。また、可撓性基板上に設けられていてもよいし、ＳＯＩ基板上に設けたれていても良い。
【００３８】
なお、発光装置は薄膜トランジスタを含んで構成されていてもよい。
【００３９】
また、上記構成の発明の発光装置は、電子機器等に用いることができる。
【発明の効果】
【００４０】
本発明では、高電源電位（ＶＢＨ又はＡＮＯＤＥ）の上昇が生じても、バッファの低電源電位が高電源電位に追従して上昇するため、バッファー（インバータ）に供給されている高電源電位と低電源電位との電位差の上昇を小さくすることができる。その結果、少ない電力でソース信号線のデータ書き換えが可能になる。それに伴い、バッファの発熱も抑えられ、発熱による画素部の輝度のバラツキが低減される。
【００４１】
よって、本発明は、線順次方式のデジタル階調駆動を行うＥＬ表示装置のような発光装置に非常に好適である。
【発明を実施するための最良の形態】
【００４２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００４３】
（実施の形態１）
図１及び図２を用いて、本実施形態を説明する。
【００４４】
図１は、本実施形態の電位発生回路の回路図である。図１に示すように、電位発生回路は、抵抗Ｒ１〜Ｒ４、オペアンプ（ＯＰ１）１００２、及びバイポーラトランジスタ（Ｂｉ１）１００７で構成される。
【００４５】
オペアンプ（ＯＰ１）の２つの電源接続端子には、それぞれ高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が入力される。また、オペアンプ（ＯＰ１）の出力端子ｃ１に、バイポーラトランジスタ（Ｂｉ１）のベース端子Ｂが接続されている。バイポーラトランジスタ（Ｂｉ１）は、ベース端子Ｂがオペアンプ（ＯＰ１）の出力端子ｃ１に、コレクタ端子Ｃが低電源電位（ＧＮＤ）に接続されている。
【００４６】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）に接続され、他方の端子がオペアンプ（ＯＰ１）の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）の入力端子ａ１に、他方の端子がバイポーラトランジスタ（Ｂｉ１）のエミッタ端子Ｅに接続されている。抵抗Ｒ３は、一方の端子が高電源電位（ＶＢＨ）に、他方の端子がオペアンプ（ＯＰ１）の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）の入力端子ｂ１に、他方の端子が低電源電位（ＧＮＤ）に接続されている。バイポーラトランジスタ（Ｂｉ１）のエミッタ端子Ｅ及び抵抗Ｒ２の他方の端子の電位が低電源電位（ＶＢＬ）として取り出される。この低電源電位（ＶＢＬ）は、高電源電位（ＶＢＨ）と高電源電位Ｖ１との差分になる。
【００４７】
図２（Ａ）に、図１の回路が用いられた発光装置を示す。図２（Ａ）において図９と同じ符号は同じ構成要素を示す。
【００４８】
図２（Ａ）において、画素部５０１には、発光素子、代表的にはＥＬ素子、発光素子の発光を制御するためのＴＦＴが設けられ、アクティブマトリクス構造の画素となっている。画素部５０１の周辺部には、画素部５０１と同一基板５００上に、ＴＦＴを用いて構成されたソース信号線駆動回路５０２及びゲート信号線駆動回路５０３が配置されている。
【００４９】
ソース信号線駆動回路５０２はシフトレジスタ５０４と、第１のラッチ回路５０５と、第２のラッチ回路５０６と、レベルシフタ５０７とバッファ群回路５０８を有する。ゲート信号線駆動回路５０３はシフトレジスタ５０９と、レベルシフタ５１０と、バッファ群回路５１１を有する。
【００５０】
図２（Ａ）においても、バッファ群回路５０８は図１０（Ａ）に示すように、列ごとにバッファ６０１が配置されている。バッファ６０１の等価回路は図１０（Ｂ）に示されている。バッファ群回路５０８には、バッファ高電源電位（ＶＢＨ）を供給する信号線（電源線）１００３及びバッファ低電源電位（ＶＢＬ）を供給する信号線（電源線）１００４が接続されている。さらに、信号線１００３はバッファ群回路５０８のバッファ高電源電位（ＶＢＨ）を供給する信号線６０２に接続され、信号線１００４は、バッファの低電源電位（ＶＢＬ）を供給する信号線６０３に接続されている（図１０（Ｂ）参照）。その結果、バッファ群回路５０８には、信号線１００３によりバッファの高電源電位（ＶＢＨ）が供給され、信号線１００４によりバッファ低電源電位（ＶＢＬ）が供給される。
【００５１】
また、画素部には、発光素子の陽極に電源を供給する電源供給線が設けられており、この電源供給線は、バッファ高電源電位（ＶＢＨ）を与えている外部電源に接続される。したがって、バッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しくなる。なお、バッファ高電源電位（ＶＢＨ）と発光素子高電源電位（ＡＮＯＤＥ）が同じであっても、異なる外部電源を設けてもよい。電源を共通にすることにより、電源の削減、接続部の削減につながる。
【００５２】
本実施形態では、信号線１００４には図１に示す電位発生回路が接続されている。この電位発生回路は、抵抗Ｒ１〜Ｒ４、オペアンプ（ＯＰ１）１００２によって構成された回路１００１、及びバイポーラトランジスタ（Ｂｉ１）１００７で構成される。本実施形態の発光装置のおいて、バイポーラトランジスタ（Ｂｉ１）１００７以外は、同一基板５００上に、画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３と共に、ＴＦＴを用いて形成することを特徴とする。バイポーラトランジスタ（Ｂｉ１）１００７は、ＩＣチップを用いて形成され、例えばＣＯＧ法により基板５００上に実装される。
【００５３】
図２（Ｂ）に回路１００１の回路図を示す。オペアンプ（ＯＰ１）１００２の２つの電源接続端子には、それぞれ高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が入力される。また、オペアンプ（ＯＰ１）１００２の出力端子ｃ１に、バイポーラトランジスタ（Ｂｉ１）１００７のベース端子Ｂが接続されている。
【００５４】
バイポーラトランジスタ（Ｂｉ１）１００７は、ベース端子Ｂがオペアンプ（ＯＰ１）１００２の出力端子ｃ１に、コレクタ端子Ｃが低電源電位（ＧＮＤ）に、エミッタ端子Ｅが抵抗Ｒ２及び低電源電位（ＶＢＬ）を供給する信号線１００４に接続されている。
【００５５】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）を供給する信号線（電源線）１００５に接続され、他方の端子がオペアンプ（ＯＰ１）１００２の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）１００２の入力端子ａ１に、他方の端子がバイポーラトランジスタ（Ｂｉ１）１００７のエミッタ端子Ｅに接続されている。抵抗Ｒ３は、一方の端子がバッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）を供給する信号線１００３に、他方の端子がオペアンプ（ＯＰ１）１００２の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）１００２の入力端子ｂ１に、他方の端子が低電源電位（ＧＮＤ）に接続されている。
【００５６】
高電源電位（Ｖ１）は、バッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）よりも、電位が低いものとする。また、本実施形態ではバッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しいものとしたが、バッファ高電源電位（ＶＢＨ）の方を大きくしてもよい。この場合は、発光素子高電源電位（ＡＮＯＤＥ）とバッファ高電源電位（ＶＢＨ）に対応して、異なる外部電源が用意される。
【００５７】
本実施形態では、オペアンプ（ＯＰ１）１００２の増幅比を１とし、抵抗Ｒ１〜Ｒ４の抵抗値は等しくなるようにする。なお、バッファ高電源電位（ＶＢＨ）、発光素子高電源電位（ＡＮＯＤＥ）、バッファの低電源電位（ＶＢＬ）、高電源電位（Ｖ１）を設計者が要求する値にするため、抵抗Ｒ１〜Ｒ４の抵抗値を必要に応じて変更できることはいうまでもない。また、オペアンプ（ＯＰ１）１００２は、消費電力の小さなものを設計するのが好ましい。
【００５８】
本実施形態のオペアンプ（ＯＰ１）１００２等でなる電位発生回路により、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）から高電源電位（Ｖ１）を減算したものとなる。
【００５９】
よって、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）に追従して上昇することになり、バッファの消費電力の増加を抑えることができる。
【００６０】
本実施形態の電位発生回路は、バイポーラトランジスタ（Ｂｉ１）の以外の回路１００１を同一基板上に、画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３と共に形成しているため、外付けの部品点数を減らすことが可能となる。なお、図１に示す電位発生回路を全てＩＣで形成し、例えばＣＯＧ法などにより基板５００上に実装しても良い。
【００６１】
また、本実施形態では、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３を画素部５０１と共にＴＦＴで形成したが、それぞれの回路の一部又は全てをＩＣで形成し、ＣＯＧ法やＴＡＢ法により実装しても良い。
【００６２】
（実施の形態２）
図３は、本実施形態の電位発生回路の回路図である。図３に示すように、電位発生回路は、抵抗Ｒ１〜Ｒ４、オペアンプ（ＯＰ１）で構成される。
【００６３】
オペアンプ（ＯＰ１）の２つの電源接続端子には、それぞれ高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が入力される。
【００６４】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）に接続され、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に、他方の端子がオペアンプ（ＯＰ１）１１０２の出力端子ｃ１に接続されている。抵抗Ｒ３は、一方の端子が高電源電位（ＶＢＨ）に、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に、他方の端子が低電源電位（ＧＮＤ）に接続されている。オペアンプ（ＯＰ１）１１０２の出力端子ｃ１の電位が低電源電位（ＶＢＬ）として取り出される。この低電源電位（ＶＢＬ）は、高電源電位（ＶＢＨ）と高電源電位（Ｖ１）との差分になる。
【００６５】
図４（Ａ）に、図３の電位発生回路を用いた発光装置を示す。なお、図４において、図９及び図２と同じ符号は同じ構成要素を示す。また、本実施形態の発光装置は電位発生回路１１０１の他は、実施形態１の図２と同様である。
【００６６】
本実施形態の電位発生回路１１０１は全て同一基板５００上に、画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３と共に、ＴＦＴを用いて形成することを特徴とする。
【００６７】
図４（Ｂ）に示すように、電位発生回路１１０１において、オペアンプ（ＯＰ１）１１０２の２つの電源接続端子に、それぞれ、高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が接続されている。また、オペアンプ（ＯＰ１）１１０２の出力端子ｃ１に、抵抗Ｒ２の一方の端子、及びバッファ群回路５０８に低電源電位（ＶＢＬ）を供給する信号線（電源線）１１０４が接続されている。
【００６８】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）を供給する信号線（電源線）１１０５に接続され、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に、他方の端子がオペアンプ（ＯＰ１）１１０２の出力端子ｃ１に接続されている。抵抗Ｒ３は、一方の端子がバッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）を供給する信号線（電源線）１１０３に接続され、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に接続され、他方の端子が低電源電位（ＧＮＤ）に接続されている。
【００６９】
ここでは、オペアンプ（ＯＰ１）１１０２の増幅比を１とし、抵抗Ｒ１〜Ｒ４の抵抗値を等しくする。もちろん、バッファ高電源電位（ＶＢＨ）、発光素子高電源電位（ＡＮＯＤＥ）、バッファの低電源電位（ＶＢＬ）、高電源電位（Ｖ１）を設計者が要求する値にするため、抵抗Ｒ１〜Ｒ４の抵抗値を必要に応じて変更できることはいうまでもない。また、オペアンプ（ＯＰ１）１１０２は、消費電力の小さなものを設計するのが好ましい。
【００７０】
バッファ群回路５０８には、信号線１１０３及び１１０４が接続され、信号線１１０３はバッファ群回路５０８のバッファ高電源電位（ＶＢＨ）を供給する信号線６０２に接続され、信号線１００４はバッファの低電源電位（ＶＢＬ）を供給する信号線６０３に接続されている（図１０（Ｂ）参照）。その結果、信号線１１０４により、バッファの高電源電位（ＶＢＨ）が供給され、信号線１１０４により、バッファ低電源電位（ＶＢＬ）が供給される。
【００７１】
また、画素部５０１には、発光素子の陽極に電源を供給する電源供給線が設けられており、この電源供給線はバッファ高電源電位（ＶＢＨ）を与えている外部電源に接続される。したがって、本実施形態では、バッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しくなる。なお、バッファ高電源電位（ＶＢＨ）と発光素子高電源電位（ＡＮＯＤＥ）が同じであっても、異なる外部電源を設けてもよい。電源を共通にすることにより、電源の削減、接続部の削減につながる。
【００７２】
高電源電位（Ｖ１）は、バッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）よりも、電位が低いものとする。また、ここではバッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しくしたが、もしくは発光素子高電源電位（ＡＮＯＤＥ）よりも大きい電位とすることができる。
【００７３】
電位発生回路１１０１により、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）から高電源電位（Ｖ１）を減算したものとなる。したがって、発光素子高電源電位（ＡＮＯＤＥ）が上昇しても、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）に追従して上昇させることができる。
【００７４】
本実施の形態では、電位発生回路１１０１を同一基板５００上に、画素部５０１、ソース信号線駆動回路５０２、及びゲート信号線駆動回路５０３と共に形成することにより、外付けの部品点数を減らすことが可能となる。なお、電位発生回路１１０１を全てＩＣで形成し、例えばＣＯＧ法などにより基板５００上に実装しても良いことはいうまでもない。
【００７５】
また、本実施形態では、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３を画素部５０１と共にＴＦＴで形成しているが、それぞれの回路の一部又は全てをＩＣで形成し、ＣＯＧ法でやＴＡＢ法により実装しても良い。
【００７６】
また、実施形態１及び２において、赤（Ｒ）で発光するＥＬ素子、緑（Ｇ）で発光するＥＬ素子、青（Ｂ）で発光するＥＬ素子など、ＥＬ材料が異なる複数種類の発光素子を画素部５０１に設ける場合は、Ｒ，Ｇ，Ｂなど発光素子の種類ごとに、発光素子高電源電位（ＡＮＯＤＥ）の値を異ならせることが好ましい。そのため、発光素子高電源電位（ＡＮＯＤＥ）とバッファの低電源電位（ＶＢＬ）が、発光素子の種類ごとに設けるとよい。
【００７７】
（実施の形態３）
実施形態１、２で説明したように、本発明は、画素の高精細化に伴う、ＥＬ表示装置の消費電力を抑え、かつ画素部の輝度のバラツキをおさえることができるため、高精細な表示部が必要とされる電子機器に好適である。例えば、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図１１を参照して説明する。
【００７８】
例えば、図１１（Ａ）の携帯情報端末、図１１（Ｂ）のデジタルビデオカメラ、図１１（Ｃ）の携帯電話、図１１（Ｄ）に示す携帯型のテレビジョン装置、図１１（Ｅ）に示すノート型のコンピュータ、図１１（Ｆ）に示すテレビジョン装置である。それぞれの表示部２００１〜２００６に、本発明を用いた発光装置が用いられる。
【００７９】
本発明により、図１１（Ａ）〜（Ｅ）に示すようなバッテリーを用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができる。
【００８０】
また、図１１（Ｆ）にテレビジョン装置のような大型の表示部であっても、ソース信号線駆動回路の発熱が抑えられるため、長時間使用しても発熱による輝度のバラツキが生じにくい。
【実施例１】
【００８１】
実施例１に、図２に示す実施形態１の発光装置を作製した例を示す。なお、実施形態１と異なり、図１の回路には全てＩＣを使用した。本実施例の画素部の等価回路構成を図５に示す。なお、本発明の画素構造は、図５の回路に限定されないことはいうまでもない。
【００８２】
図５に示すように、ソース信号線１１２は、Ｎチャネル型ＴＦＴ１２０のソース端子に接続されており、Ｎチャネル型ＴＦＴ１２０のドレイン端子は、Ｎチャネル型ＴＦＴ１１７のソース端子と接続されている。Ｎチャネル型ＴＦＴ１２０とＮチャネル型ＴＦＴ１１７のゲート端子は、ゲート信号線１１４に接続されている。なお、Ｎチャネル型ＴＦＴ１２０とＮチャネル型ＴＦＴ１１７は、直列に接続された２つのＴＦＴとして記されているが、作製するときは、チャネルが設けられる半導体層を共有するダブルゲートＴＦＴとして、２つのＮチャネル型ＴＦＴ１１７、１２０とを１つのＴＦＴで作製されている。
【００８３】
画素容量Ｃｐ１１６は、一方の端子が発光素子高電源電位（ＡＮＯＤＥ）を与える信号線（電源線）１１３に接続され、他方の端子がＮチャネル型ＴＦＴ１１７のドレイン端子及びＰチャネル型ＴＦＴ１１８のゲート端子に接続されている。
【００８４】
Ｐチャネル型ＴＦＴ１１８は、ソース端子が発光素子高電源電位（ＡＮＯＤＥ）を与える信号線１１３と接続されており、ドレイン端子が発光素子１１９の陽極に接続されている。
【００８５】
発光素子１１９は、ＥＬ素子でなり、陽極がＰチャネル型ＴＦＴ１１８のドレイン端子と接続されており、陰極には、発光素子低電源電位（ＣＡＴＨＯＤＥ）に接続されている。
【００８６】
図６、図７に本実施例の効果を示す測定データを示す。図６、図７とも、バッファの高電源電位（ＶＢＨ）を発光素子高電源電位（ＡＮＯＤＥ）と等しくなるように同期させたときのデータである。
【００８７】
図６には、発光素子高電源電位（ＡＮＯＤＥ）の変化に対する、バッファの低電源電位（ＶＢＬ）の変化を示す。図７には、発光素子高電源電位（ＡＮＯＤＥ）の変化に対する、バッファの低電源電位（ＶＢＬ）を供給する信号線１００４に流れる電流の変化を示す。それぞれ、オペアンプ（ＯＰ１）の高電源電位（ＶＤＤ１）＝１５Ｖ、低電源電位（ＧＮＤ）＝０Ｖとし、発光素子高電源電位（ＡＮＯＤＥ）を５Ｖから１２Ｖまで変化させ、高電源電位（Ｖ１）を３Ｖ、４Ｖ、５Ｖとし、発光装置を線順次方式のデジタル階調駆動した。
【００８８】
図６においてバッファの低電源電位（ＶＢＬ）＝０Ｖに固定されているデータは、図１の回路を備えていない比較例の発光装置のデータに該当する。図７、図８の比較例についても同様である。
【００８９】
図６に示すように、従来の構成では、バッファの低電源電位（ＶＢＬ）が０Ｖに固定されているため、発光素子高電源電位（ＡＮＯＤＥ）が上昇すると、バッファのインバータに供給される高電源電位（ＶＢＨ）と低電源電位（ＶＢＬ）の電位差が大きくなっていることがわかる。
【００９０】
一方、本実施例では、発光素子高電源電位（ＡＮＯＤＥ）の上昇に追従してバッファの低電源電位（ＶＢＬ）が上昇することで、比較例に比べて、高電源電位（ＶＢＨ）と低電源電位（ＶＢＬ）の電位差が小さくなることが、図６によって確認できる。
【００９１】
図７から、比較例の表示装置では、バッファの低電源電位（ＶＢＬ）が固定されている場合、電流値が発光素子高電源電位（ＡＮＯＤＥ）と比例関係であり、発光素子高電源電位（ＡＮＯＤＥ）が上昇すると、電流値が大きくなっていたことがわかる。
【００９２】
一方、本実施例では、発光素子高電源電位（ＡＮＯＤＥ）の上昇に比例することなく、発光素子高電源電位（ＡＮＯＤＥ）が７Ｖ以上では、バッファの低電源電位（ＶＢＬ）が３Ｖのときは約５．６ｍＡ、４Ｖのときは約７ｍＡ、５Ｖのときは約９ｍＡとなり、電流値がほぼ一定にとなっていることが確認できる。
【００９３】
すなわち、本実施例により、経時変化や温度によって、発光素子高電源電位（ＡＮＯＤＥ）が上昇しても、消費電力の上昇が抑えられ、またソース信号線回路の発熱をおさえることができることが理解できる。
【００９４】
また、実施例の効果をさらに確認するため発光装置を１時間駆動後に測定した、ソース信号線駆動回路の温度、及び画素部の輝度を測定した。図８（Ａ）、（Ｂ）は、それぞれ、実施例、比較例のソース信号線の温度であり、図８（Ｃ）、（Ｄ）は、それぞれ、実施例、比較例の発光素子の輝度を示す。実施例の発光装置は、発光素子高電源電位（ＡＮＯＤＥ）＝１０Ｖ、高電源電位（Ｖ１）＝４Ｖにて固定して、駆動させた。また、比較例の発光装置は発光素子高電源電位（ＡＮＯＤＥ）＝１０Ｖにて固定し、測定を行った。
【００９５】
図８（Ａ）、（Ｂ）から、ソース信号線駆動回路の温度は、本実施例の発光装置が比較例よりも低くなっていることがわかる。図から（Ａ）の実施例は（Ｂ）の比較例より平均温度が約５℃低くなる。環境温度によるの輝度の劣化は２〜３℃で影響を受けるため、本発明による５℃の低下は大きな影響と考えられる。すなわち、本実施例により発熱が抑えられ、発熱による輝度のバラツキが抑えられたことがわかる。
【００９６】
また、図８（Ｃ）に示す実施例では、ソース信号線駆動回路の発熱が抑えられているため、画素部のソース信号線駆動回路付近と中央付近とで、輝度はほぼ等しくなっているのに対し、図８（Ｄ）から、比較例は、ソース信号線駆動回路の発熱の影響を受け、ソース信号線駆動回路側の部分の輝度が高くなり、輝度のバラツキが生じていることがわかる。すなわち、本実施例により、発熱による画素部の輝度のバラツキが抑えられていることがわかる。
【００９７】
なお、本実施例では、実施形態１の回路の効果を実証したが、実施形態２の回路も同様の効果が得られることは、以上の実験結果から容易に推測される。
【図面の簡単な説明】
【００９８】
【図１】実施形態１を説明する図である。
【図２】実施の形態１を説明する図である。
【図３】実施の形態２を説明する図である。
【図４】実施の形態２を説明する図である。
【図５】実施例１の画素部を説明する図である。
【図６】発光素子高電源電位（ＡＮＯＤＥ）に対する、バッファの低電源電位（ＶＢＬ）である。
【図７】発光素子高電源電位（ＡＮＯＤＥ）に対する、バッファの低電源電位（ＶＢＬ）を供給する信号線に流れる電流である。
【図８】実施例１、比較例のソース信号線駆動回路の温度分布、及び画素部の輝度分布である。
【図９】デジタル階調方式型のＥＬ表示装置である。
【図１０】バッファの等価回路である。
【図１１】電子機器の説明である。
【技術分野】
【０００１】
本発明は、発光素子を備えた発光装置に関する。
【背景技術】
【０００２】
自発光型の発光素子を有したアクティブマトリクス型の発光装置の研究が活発化している。このような自発光型の発光装置の代表例として、ＥＬ表示装置があげられる。
【０００３】
また、近年、中、大型のディスプレイ装置のみならず、携帯情報端末の表示部にも広く用いられるようになったフラットパネル型の表示装置は、その高精細化に伴って、画素数が増加している。画素数の増加に対応するため、各画素毎に薄膜トランジスタ（ＴＦＴ）を設け画像データを保持することができるアクティブマトリクス構造の画素が採用されている。
【０００４】
アクティブマトリクス構造のＥＬ表示装置の階調方式には大きく分けてアナログ階調方式とデジタル階調方式の２つがある。このうちデジタル階調方式には時分割階調方式と、面積階調方式と、時分割階調方式と面積階調方式の混合した方式等がある。時分割階調方式、面積階調方式のいずれのデジタル階調方式においても、各画素あるいはサブ画素をｏｎ状態あるいはｏｆｆ状態の２値で駆動する。
【０００５】
このため画素に配された薄膜トランジスタ（ＴＦＴ）のしきい値電圧Ｖｔｈのばらつきによる画質の劣化をアナログ階調方式に比べて低減させることができる利点がある。時分割方式でデジタル階調表示を行うことが、特許文献１に開示されている。
【０００６】
また、多数の画素に迅速に映像信号を各画素に書き込むために、１行ごと同時にデータ入力をする線順次方式を採用することが望まれる。図９を用いて、アクティブマトリクス型のＥＬ表示装置を線順次方式のデジタル階調表示により駆動することを説明する。
【０００７】
図９は、アクティブマトリクス構造の画素に２値のデータを入力するデジタル階調方式型の表示装置の構成を示している。画素部５０１には、ＥＬ素子に代表される発光素子、発光素子の発光を制御するためのＴＦＴが設けられる。画素部５０１の周辺部には、シフトレジスタ５０４と、第１のラッチ回路５０５と、第２のラッチ回路５０６と、レベルシフタ５０７とバッファ群回路５０８を有するソース信号線駆動回路５０２と、シフトレジスタ５０９と、レベルシフタ５１０と、バッファ群回路５１１を有するゲート信号線駆動回路５０３が配置されている。図１０はバッファ群回路５０８の等価回路を示している。
【０００８】
図１０（Ａ）に示すようにバッファ群回路５０８は、各列に設けられた複数のバッファ６０１でなる。そして、図１０（Ｂ）はバッファ６０１の等価回路図であり、２つのインバータでなる。入力はレベルシフタ５０７に接続され、出力は画素部５０１に接続されている。また、信号線６０２によりバッファ高電源電位（ＶＢＨ）が与えられ、信号線６０３によりバッファ低電源電位（ＶＢＬ）が与えられている。
【０００９】
図９のアクティブマトリクス型表示装置を線順次方式によりデジタル階調表示で駆動する方法を説明する。まず、シフトレジスタ５０９は、クロック信号（ＧＣＫ）、スタートパルス（ＧＳＰ）にしたがって、１段目から順次選択パルスを出力する。その後、レベルシフタ５１０によって振幅変換をし、バッファ群回路５１１により１行目から順次ゲート線が選択される。
【００１０】
ゲートが選択される行において、シフトレジスタ５０４は、クロック信号（ＳＣＫ）、スタートパルスにしたがって、１段目から順次サンプリングパルスを出力する。第１のラッチ回路５０５は、サンプリングパルスが入力されるタイミングで、映像信号（Ｖｉｄｅｏ）の取り込みを行い、各段で取り込まれた映像信号は第１のラッチ回路５０５において保持される。
【００１１】
１行分の映像信号の取り込みが完了した後、ラッチパルス（ＬＡＴ）が入力されると、第１のラッチ回路５０５において保持されていた映像信号は、一斉に第２のラッチ回路５０６へと転送され、全てのソース信号が一斉に充放電される。
【００１２】
このとき、ソース信号線を充放電するバッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と同期し、低電源電位（ＶＢＬ）は固定である。本明細書において発光素子高電源電位（ＡＮＯＤＥ）とは、発光素子の陽極（アノード）に与えられる電位をいう。
【００１３】
以上の動作が１行目から最終行まで繰り返され、全画素への書き込みが完了する。１フレーム分の映像が表示される。同様の動作を繰り返し、映像の表示を行う。
【特許文献１】特開２００１−５４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
アナログ階調方式では１フレームに最低１回のソース信号線へのデータ書込みを行えば階調表現が可能である。
【００１５】
これに対して、各画素をｏｎ状態あるいはｏｆｆ状態の２値で駆動する時間階調方式や面積階調方式や時間階調方式と面積階調方式を複合化した方式等、デジタル階調方式においては、階調表現をするためには１フレームに複数回のソース信号線へのデータ書込みが必要となる。
【００１６】
ＥＬ表示装置においてソース信号線は、画素部に設けられた複数のＴＦＴや寄生容量により、バッファに対する負荷になっている。デジタル階調方式において、ソース信号線へ書き込まれるデータがＬｏｗ電位からＨｉｇｈ電位に変化するときには、高電源電位（ＶＢＨ）を与える外部の高電位電源は前記バッファ６０１のＰチャネル型ＴＦＴを通じてＬｏｗ電位からＨｉｇｈ電位まで、ソース信号線による負荷容量に電荷を充電する。逆に、ソース信号線へ書き込まれるデータがＨｉｇｈ電位からＬｏｗ電位に変化するときには低電源電位（ＶＢＬ）を与える外部の低電位電源は前記バッファ６０１のＮチャネル型ＴＦＴを通じてＨｉｇｈ電位からＬｏｗ電位までソース信号線による負荷容量から電荷を放電する。
【００１７】
これらの電力はソース信号線の電圧の変化時に消費されるので、ソース信号線の出力の変化がたびたび起これば、外部電源の電力消費は大きくなる。このためデジタル階調方式においては、自然画のように多くの階調数が必要な画像や１ｄｏｔチェッカ（ここでは、マトリクス状に並べられた画素において、点灯、非点灯が交互に並んだ表示画素のことを意味する）のように１行ごとに論理が頻繁に逆転するような画像では、ソース信号線の電位の変化が多くなるため、外部電源の消費電力が増大してしまう。
【００１８】
また、画素部の発光素子に流れる電流の大きさは、温度によっても左右される。特に発光素子に有機化合物を用いた場合、温度特性の問題が顕著になる。ＥＬ素子の電極間にかかる電圧が同じであっても、ＥＬ素子が有する温度特性によって、温度が高くなれば高くなるほど、ＥＬ素子を流れる電流は大きくなる。よってＥＬ素子の温度が高ければ高いほど、表示装置の消費電力が大きくなり、発光素子の輝度も上昇してしまう。
【００１９】
カラー表示の場合、発光素子高電源電位（ＡＮＯＤＥ）は、発光材料によって、ＥＬ素子ごとに異なる電位が設定されている。発光材料が、赤（Ｒ）で発光するＥＬ素子、緑（Ｇ）で発光するＥＬ素子、青（Ｂ）で発光するＥＬ素子では、経時劣化や温度による特性の変化が異なる。
【００２０】
また、例えば、ユーザーが好んで赤表示をした場合、ＲのＥＬ素子だけが他のＥＬ素子に比べ先行して劣化することも想定される。したがって、様々な発光素子高電源電位（ＡＮＯＤＥ）の電位変化に対応できる表示装置が求められている。
【００２１】
バッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と等しいかそれ以上の電位である必要がある。バッファの高電源電位（ＶＢＨ）は、ソース信号線の充電の役割を担っているため、充電する電位が小さいほど、バッファの高電源電位（ＶＢＨ）が必要とする電力が少なくなる。従って、バッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と等しいことが望ましい。
【００２２】
また、前述の通り、発光素子高電源電位（ＡＮＯＤＥ）は、経時劣化や温度変化、ユーザーの使用状況などにより変化する。このため、バッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）に追従する必要があり、任意の発光素子高電源電位（ＡＮＯＤＥ）で充電に要する電力を低減させるためには、発光素子高電源電位（ＡＮＯＤＥ）と同期させる必要がある。
【００２３】
このため、従来の表示装置では、ソース信号線を充放電するバッファの高電源電位（ＶＢＨ）は、発光素子高電源電位（ＡＮＯＤＥ）と同期し、低電源電位（ＶＢＬ）は固定であった。
【００２４】
その結果、上述したように、従来のバッファー回路では消費電力が大きくなり易いため、バッファの温度が上昇しやすい。そしてバッファの発熱に伴い、その結果、画素部に温度分布が生じるため、輝度のバラツキが生じてしまう。
【００２５】
あるいは、ＥＬ素子の経時劣化や温度上昇により、発光素子高電源電位（ＡＮＯＤＥ）が上昇してしまうため、その結果ソース信号線を充放電する電位差、すなわち高電源電位（ＶＢＨ）と低電源電位（ＶＢＬ）との差分が大きくなるため、ソース信号線を充放電するバッファ６０１による消費電力が大きくなり、バッファ６０１を発熱させしまい、その結果、画素部の輝度のバラツキを生じさせてしまうという問題点もある。
【００２６】
このためデジタル階調方式において、ソース信号線へデータの書き込みに要する消費電力は、低消費電力を必要とする携帯端末向けの小型表示装置には大きな問題となっている。また、テレビ等の表示装置においても大型化に伴うソース信号線の寄生容量の増加は避けることは困難であり、小型表示装置同様、消費電力の減少が課題となっている。
【００２７】
本発明は、以上のような課題に鑑みてなされたものであり、インバータを用いたバッファなどの回路の省電力化を目的とする。また、発光素子を用いたアクティブマトリクス型表示装置のソース信号線の充放電に要する消費電力を低減することを目的とする。
【課題を解決するための手段】
【００２８】
本発明では、ソース信号線の充放電を行うバッファ（インバータ）の低電源電位（ＶＢＬ）を高電源電位（ＶＢＨ）に追従させる。特に、発光装置においては、この低電源電位（ＶＢＬ）を発光素子高電源電位（ＡＮＯＤＥ）に追従させることを特徴とする。
【００２９】
本発明はに係る発光装置は、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、バッファを有する駆動回路とを有し、オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子は、オペアンプの出力端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、第２の抵抗の他方の端子の電位は、バッファの低電源電位と等しく、第２の高電源電位は、バッファの高電源電位と等しいことを特徴とする。
【００３０】
本発明はに係る発光装置は、ベース端子、コレクタ端子、及びエミッタ端子を有するバイポーラトランジスタと、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、バッファを有する駆動回路とを有し、オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、バイポーラトランジスタのベース端子はオペアンプの出力端子と電気的に接続され、バイポーラトランジスタのコレクタ端子は低電源電位と電気的に接続され、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子がバイポーラトランジスタのエミッタ端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、バイポーラトランジスタのエミッタ端子及び第２の抵抗の他方の端子からの電位は、駆動回路のバッファの低電源電位と等しく、第２の高電源電位は、バッファの高電源電位と等しいことを特徴とする。
【００３１】
本発明に係る他の発光装置は、発光素子、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子は、オペアンプの出力端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、第２の抵抗の他方の端子の電位がバッファの低電源電位として供給され、第２の高電源電位がバッファの高電源電位として供給されることを特徴とする。
【００３２】
本発明はに係る発光装置は、発光素子、バイポーラトランジスタ、オペアンプ、駆動回路、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、バイポーラトランジスタは、ベース端子がオペアンプの出力端子に接続され、コレクタ端子が低電源電位に接続され、第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子がオペアンプの第１の入力端子に接続され、第２の抵抗は、一方の端子がオペアンプの第１の入力端子に接続され、他方の端子がバイポーラトランジスタのエミッタ端子に接続され、第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子がオペアンプの第２の入力端子に接続され、第４の抵抗は、一方の端子がオペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、バイポーラトランジスタのエミッタ端子及び第２の抵抗の他方の端子からの電位が、駆動回路のバッファの低電源電位として供給され、第２の高電源電位がバッファの高電源電位として供給されることを特徴とする。
【００３３】
本発明において、発光装置の発光素子は画素に配置される。また発光素子としてＥＬ素子が用いられる。ＥＬ素子は一対の電極（陽極と陰極）間に、電場を加えることでルミネッセンスが発生する層（以下、ＥＬ層と記す）が挟まれた構造となっている。ＥＬ層として、有機化合物が使用されるが、ＥＬ層は通常、積層構造となっている。代表的には、「正孔輸送層、発光層、電子輸送層」という積層構造が挙げられる。
【００３４】
また、ＥＬ層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちのいずれか一方の発光を用いても良いし、または両方の発光を用いても良い。
【００３５】
また他にも、陽極上に正孔注入層、正孔輸送層、発光層、電子輸送層の順に積層する構造、または正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【００３６】
本明細書において陰極と陽極の間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全てＥＬ層に含まれる。
【００３７】
また、本発明の発光装置は、半導体基板上に設けられていてもよいし、ガラス基板上に設けられていてもよい。また、可撓性基板上に設けられていてもよいし、ＳＯＩ基板上に設けたれていても良い。
【００３８】
なお、発光装置は薄膜トランジスタを含んで構成されていてもよい。
【００３９】
また、上記構成の発明の発光装置は、電子機器等に用いることができる。
【発明の効果】
【００４０】
本発明では、高電源電位（ＶＢＨ又はＡＮＯＤＥ）の上昇が生じても、バッファの低電源電位が高電源電位に追従して上昇するため、バッファー（インバータ）に供給されている高電源電位と低電源電位との電位差の上昇を小さくすることができる。その結果、少ない電力でソース信号線のデータ書き換えが可能になる。それに伴い、バッファの発熱も抑えられ、発熱による画素部の輝度のバラツキが低減される。
【００４１】
よって、本発明は、線順次方式のデジタル階調駆動を行うＥＬ表示装置のような発光装置に非常に好適である。
【発明を実施するための最良の形態】
【００４２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００４３】
（実施の形態１）
図１及び図２を用いて、本実施形態を説明する。
【００４４】
図１は、本実施形態の電位発生回路の回路図である。図１に示すように、電位発生回路は、抵抗Ｒ１〜Ｒ４、オペアンプ（ＯＰ１）１００２、及びバイポーラトランジスタ（Ｂｉ１）１００７で構成される。
【００４５】
オペアンプ（ＯＰ１）の２つの電源接続端子には、それぞれ高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が入力される。また、オペアンプ（ＯＰ１）の出力端子ｃ１に、バイポーラトランジスタ（Ｂｉ１）のベース端子Ｂが接続されている。バイポーラトランジスタ（Ｂｉ１）は、ベース端子Ｂがオペアンプ（ＯＰ１）の出力端子ｃ１に、コレクタ端子Ｃが低電源電位（ＧＮＤ）に接続されている。
【００４６】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）に接続され、他方の端子がオペアンプ（ＯＰ１）の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）の入力端子ａ１に、他方の端子がバイポーラトランジスタ（Ｂｉ１）のエミッタ端子Ｅに接続されている。抵抗Ｒ３は、一方の端子が高電源電位（ＶＢＨ）に、他方の端子がオペアンプ（ＯＰ１）の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）の入力端子ｂ１に、他方の端子が低電源電位（ＧＮＤ）に接続されている。バイポーラトランジスタ（Ｂｉ１）のエミッタ端子Ｅ及び抵抗Ｒ２の他方の端子の電位が低電源電位（ＶＢＬ）として取り出される。この低電源電位（ＶＢＬ）は、高電源電位（ＶＢＨ）と高電源電位Ｖ１との差分になる。
【００４７】
図２（Ａ）に、図１の回路が用いられた発光装置を示す。図２（Ａ）において図９と同じ符号は同じ構成要素を示す。
【００４８】
図２（Ａ）において、画素部５０１には、発光素子、代表的にはＥＬ素子、発光素子の発光を制御するためのＴＦＴが設けられ、アクティブマトリクス構造の画素となっている。画素部５０１の周辺部には、画素部５０１と同一基板５００上に、ＴＦＴを用いて構成されたソース信号線駆動回路５０２及びゲート信号線駆動回路５０３が配置されている。
【００４９】
ソース信号線駆動回路５０２はシフトレジスタ５０４と、第１のラッチ回路５０５と、第２のラッチ回路５０６と、レベルシフタ５０７とバッファ群回路５０８を有する。ゲート信号線駆動回路５０３はシフトレジスタ５０９と、レベルシフタ５１０と、バッファ群回路５１１を有する。
【００５０】
図２（Ａ）においても、バッファ群回路５０８は図１０（Ａ）に示すように、列ごとにバッファ６０１が配置されている。バッファ６０１の等価回路は図１０（Ｂ）に示されている。バッファ群回路５０８には、バッファ高電源電位（ＶＢＨ）を供給する信号線（電源線）１００３及びバッファ低電源電位（ＶＢＬ）を供給する信号線（電源線）１００４が接続されている。さらに、信号線１００３はバッファ群回路５０８のバッファ高電源電位（ＶＢＨ）を供給する信号線６０２に接続され、信号線１００４は、バッファの低電源電位（ＶＢＬ）を供給する信号線６０３に接続されている（図１０（Ｂ）参照）。その結果、バッファ群回路５０８には、信号線１００３によりバッファの高電源電位（ＶＢＨ）が供給され、信号線１００４によりバッファ低電源電位（ＶＢＬ）が供給される。
【００５１】
また、画素部には、発光素子の陽極に電源を供給する電源供給線が設けられており、この電源供給線は、バッファ高電源電位（ＶＢＨ）を与えている外部電源に接続される。したがって、バッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しくなる。なお、バッファ高電源電位（ＶＢＨ）と発光素子高電源電位（ＡＮＯＤＥ）が同じであっても、異なる外部電源を設けてもよい。電源を共通にすることにより、電源の削減、接続部の削減につながる。
【００５２】
本実施形態では、信号線１００４には図１に示す電位発生回路が接続されている。この電位発生回路は、抵抗Ｒ１〜Ｒ４、オペアンプ（ＯＰ１）１００２によって構成された回路１００１、及びバイポーラトランジスタ（Ｂｉ１）１００７で構成される。本実施形態の発光装置のおいて、バイポーラトランジスタ（Ｂｉ１）１００７以外は、同一基板５００上に、画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３と共に、ＴＦＴを用いて形成することを特徴とする。バイポーラトランジスタ（Ｂｉ１）１００７は、ＩＣチップを用いて形成され、例えばＣＯＧ法により基板５００上に実装される。
【００５３】
図２（Ｂ）に回路１００１の回路図を示す。オペアンプ（ＯＰ１）１００２の２つの電源接続端子には、それぞれ高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が入力される。また、オペアンプ（ＯＰ１）１００２の出力端子ｃ１に、バイポーラトランジスタ（Ｂｉ１）１００７のベース端子Ｂが接続されている。
【００５４】
バイポーラトランジスタ（Ｂｉ１）１００７は、ベース端子Ｂがオペアンプ（ＯＰ１）１００２の出力端子ｃ１に、コレクタ端子Ｃが低電源電位（ＧＮＤ）に、エミッタ端子Ｅが抵抗Ｒ２及び低電源電位（ＶＢＬ）を供給する信号線１００４に接続されている。
【００５５】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）を供給する信号線（電源線）１００５に接続され、他方の端子がオペアンプ（ＯＰ１）１００２の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）１００２の入力端子ａ１に、他方の端子がバイポーラトランジスタ（Ｂｉ１）１００７のエミッタ端子Ｅに接続されている。抵抗Ｒ３は、一方の端子がバッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）を供給する信号線１００３に、他方の端子がオペアンプ（ＯＰ１）１００２の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）１００２の入力端子ｂ１に、他方の端子が低電源電位（ＧＮＤ）に接続されている。
【００５６】
高電源電位（Ｖ１）は、バッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）よりも、電位が低いものとする。また、本実施形態ではバッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しいものとしたが、バッファ高電源電位（ＶＢＨ）の方を大きくしてもよい。この場合は、発光素子高電源電位（ＡＮＯＤＥ）とバッファ高電源電位（ＶＢＨ）に対応して、異なる外部電源が用意される。
【００５７】
本実施形態では、オペアンプ（ＯＰ１）１００２の増幅比を１とし、抵抗Ｒ１〜Ｒ４の抵抗値は等しくなるようにする。なお、バッファ高電源電位（ＶＢＨ）、発光素子高電源電位（ＡＮＯＤＥ）、バッファの低電源電位（ＶＢＬ）、高電源電位（Ｖ１）を設計者が要求する値にするため、抵抗Ｒ１〜Ｒ４の抵抗値を必要に応じて変更できることはいうまでもない。また、オペアンプ（ＯＰ１）１００２は、消費電力の小さなものを設計するのが好ましい。
【００５８】
本実施形態のオペアンプ（ＯＰ１）１００２等でなる電位発生回路により、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）から高電源電位（Ｖ１）を減算したものとなる。
【００５９】
よって、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）に追従して上昇することになり、バッファの消費電力の増加を抑えることができる。
【００６０】
本実施形態の電位発生回路は、バイポーラトランジスタ（Ｂｉ１）の以外の回路１００１を同一基板上に、画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３と共に形成しているため、外付けの部品点数を減らすことが可能となる。なお、図１に示す電位発生回路を全てＩＣで形成し、例えばＣＯＧ法などにより基板５００上に実装しても良い。
【００６１】
また、本実施形態では、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３を画素部５０１と共にＴＦＴで形成したが、それぞれの回路の一部又は全てをＩＣで形成し、ＣＯＧ法やＴＡＢ法により実装しても良い。
【００６２】
（実施の形態２）
図３は、本実施形態の電位発生回路の回路図である。図３に示すように、電位発生回路は、抵抗Ｒ１〜Ｒ４、オペアンプ（ＯＰ１）で構成される。
【００６３】
オペアンプ（ＯＰ１）の２つの電源接続端子には、それぞれ高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が入力される。
【００６４】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）に接続され、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に、他方の端子がオペアンプ（ＯＰ１）１１０２の出力端子ｃ１に接続されている。抵抗Ｒ３は、一方の端子が高電源電位（ＶＢＨ）に、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に、他方の端子が低電源電位（ＧＮＤ）に接続されている。オペアンプ（ＯＰ１）１１０２の出力端子ｃ１の電位が低電源電位（ＶＢＬ）として取り出される。この低電源電位（ＶＢＬ）は、高電源電位（ＶＢＨ）と高電源電位（Ｖ１）との差分になる。
【００６５】
図４（Ａ）に、図３の電位発生回路を用いた発光装置を示す。なお、図４において、図９及び図２と同じ符号は同じ構成要素を示す。また、本実施形態の発光装置は電位発生回路１１０１の他は、実施形態１の図２と同様である。
【００６６】
本実施形態の電位発生回路１１０１は全て同一基板５００上に、画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３と共に、ＴＦＴを用いて形成することを特徴とする。
【００６７】
図４（Ｂ）に示すように、電位発生回路１１０１において、オペアンプ（ＯＰ１）１１０２の２つの電源接続端子に、それぞれ、高電源電位（ＶＤＤ１）、低電源電位（ＧＮＤ）が接続されている。また、オペアンプ（ＯＰ１）１１０２の出力端子ｃ１に、抵抗Ｒ２の一方の端子、及びバッファ群回路５０８に低電源電位（ＶＢＬ）を供給する信号線（電源線）１１０４が接続されている。
【００６８】
抵抗Ｒ１は、一方の端子が高電源電位（Ｖ１）を供給する信号線（電源線）１１０５に接続され、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に接続されている。抵抗Ｒ２は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ａ１に、他方の端子がオペアンプ（ＯＰ１）１１０２の出力端子ｃ１に接続されている。抵抗Ｒ３は、一方の端子がバッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）を供給する信号線（電源線）１１０３に接続され、他方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に接続されている。抵抗Ｒ４は、一方の端子がオペアンプ（ＯＰ１）１１０２の入力端子ｂ１に接続され、他方の端子が低電源電位（ＧＮＤ）に接続されている。
【００６９】
ここでは、オペアンプ（ＯＰ１）１１０２の増幅比を１とし、抵抗Ｒ１〜Ｒ４の抵抗値を等しくする。もちろん、バッファ高電源電位（ＶＢＨ）、発光素子高電源電位（ＡＮＯＤＥ）、バッファの低電源電位（ＶＢＬ）、高電源電位（Ｖ１）を設計者が要求する値にするため、抵抗Ｒ１〜Ｒ４の抵抗値を必要に応じて変更できることはいうまでもない。また、オペアンプ（ＯＰ１）１１０２は、消費電力の小さなものを設計するのが好ましい。
【００７０】
バッファ群回路５０８には、信号線１１０３及び１１０４が接続され、信号線１１０３はバッファ群回路５０８のバッファ高電源電位（ＶＢＨ）を供給する信号線６０２に接続され、信号線１００４はバッファの低電源電位（ＶＢＬ）を供給する信号線６０３に接続されている（図１０（Ｂ）参照）。その結果、信号線１１０４により、バッファの高電源電位（ＶＢＨ）が供給され、信号線１１０４により、バッファ低電源電位（ＶＢＬ）が供給される。
【００７１】
また、画素部５０１には、発光素子の陽極に電源を供給する電源供給線が設けられており、この電源供給線はバッファ高電源電位（ＶＢＨ）を与えている外部電源に接続される。したがって、本実施形態では、バッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しくなる。なお、バッファ高電源電位（ＶＢＨ）と発光素子高電源電位（ＡＮＯＤＥ）が同じであっても、異なる外部電源を設けてもよい。電源を共通にすることにより、電源の削減、接続部の削減につながる。
【００７２】
高電源電位（Ｖ１）は、バッファ高電源電位（ＶＢＨ）及び発光素子高電源電位（ＡＮＯＤＥ）よりも、電位が低いものとする。また、ここではバッファ高電源電位（ＶＢＨ）は発光素子高電源電位（ＡＮＯＤＥ）と等しくしたが、もしくは発光素子高電源電位（ＡＮＯＤＥ）よりも大きい電位とすることができる。
【００７３】
電位発生回路１１０１により、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）から高電源電位（Ｖ１）を減算したものとなる。したがって、発光素子高電源電位（ＡＮＯＤＥ）が上昇しても、バッファの低電源電位（ＶＢＬ）は、発光素子高電源電位（ＡＮＯＤＥ）に追従して上昇させることができる。
【００７４】
本実施の形態では、電位発生回路１１０１を同一基板５００上に、画素部５０１、ソース信号線駆動回路５０２、及びゲート信号線駆動回路５０３と共に形成することにより、外付けの部品点数を減らすことが可能となる。なお、電位発生回路１１０１を全てＩＣで形成し、例えばＣＯＧ法などにより基板５００上に実装しても良いことはいうまでもない。
【００７５】
また、本実施形態では、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３を画素部５０１と共にＴＦＴで形成しているが、それぞれの回路の一部又は全てをＩＣで形成し、ＣＯＧ法でやＴＡＢ法により実装しても良い。
【００７６】
また、実施形態１及び２において、赤（Ｒ）で発光するＥＬ素子、緑（Ｇ）で発光するＥＬ素子、青（Ｂ）で発光するＥＬ素子など、ＥＬ材料が異なる複数種類の発光素子を画素部５０１に設ける場合は、Ｒ，Ｇ，Ｂなど発光素子の種類ごとに、発光素子高電源電位（ＡＮＯＤＥ）の値を異ならせることが好ましい。そのため、発光素子高電源電位（ＡＮＯＤＥ）とバッファの低電源電位（ＶＢＬ）が、発光素子の種類ごとに設けるとよい。
【００７７】
（実施の形態３）
実施形態１、２で説明したように、本発明は、画素の高精細化に伴う、ＥＬ表示装置の消費電力を抑え、かつ画素部の輝度のバラツキをおさえることができるため、高精細な表示部が必要とされる電子機器に好適である。例えば、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図１１を参照して説明する。
【００７８】
例えば、図１１（Ａ）の携帯情報端末、図１１（Ｂ）のデジタルビデオカメラ、図１１（Ｃ）の携帯電話、図１１（Ｄ）に示す携帯型のテレビジョン装置、図１１（Ｅ）に示すノート型のコンピュータ、図１１（Ｆ）に示すテレビジョン装置である。それぞれの表示部２００１〜２００６に、本発明を用いた発光装置が用いられる。
【００７９】
本発明により、図１１（Ａ）〜（Ｅ）に示すようなバッテリーを用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができる。
【００８０】
また、図１１（Ｆ）にテレビジョン装置のような大型の表示部であっても、ソース信号線駆動回路の発熱が抑えられるため、長時間使用しても発熱による輝度のバラツキが生じにくい。
【実施例１】
【００８１】
実施例１に、図２に示す実施形態１の発光装置を作製した例を示す。なお、実施形態１と異なり、図１の回路には全てＩＣを使用した。本実施例の画素部の等価回路構成を図５に示す。なお、本発明の画素構造は、図５の回路に限定されないことはいうまでもない。
【００８２】
図５に示すように、ソース信号線１１２は、Ｎチャネル型ＴＦＴ１２０のソース端子に接続されており、Ｎチャネル型ＴＦＴ１２０のドレイン端子は、Ｎチャネル型ＴＦＴ１１７のソース端子と接続されている。Ｎチャネル型ＴＦＴ１２０とＮチャネル型ＴＦＴ１１７のゲート端子は、ゲート信号線１１４に接続されている。なお、Ｎチャネル型ＴＦＴ１２０とＮチャネル型ＴＦＴ１１７は、直列に接続された２つのＴＦＴとして記されているが、作製するときは、チャネルが設けられる半導体層を共有するダブルゲートＴＦＴとして、２つのＮチャネル型ＴＦＴ１１７、１２０とを１つのＴＦＴで作製されている。
【００８３】
画素容量Ｃｐ１１６は、一方の端子が発光素子高電源電位（ＡＮＯＤＥ）を与える信号線（電源線）１１３に接続され、他方の端子がＮチャネル型ＴＦＴ１１７のドレイン端子及びＰチャネル型ＴＦＴ１１８のゲート端子に接続されている。
【００８４】
Ｐチャネル型ＴＦＴ１１８は、ソース端子が発光素子高電源電位（ＡＮＯＤＥ）を与える信号線１１３と接続されており、ドレイン端子が発光素子１１９の陽極に接続されている。
【００８５】
発光素子１１９は、ＥＬ素子でなり、陽極がＰチャネル型ＴＦＴ１１８のドレイン端子と接続されており、陰極には、発光素子低電源電位（ＣＡＴＨＯＤＥ）に接続されている。
【００８６】
図６、図７に本実施例の効果を示す測定データを示す。図６、図７とも、バッファの高電源電位（ＶＢＨ）を発光素子高電源電位（ＡＮＯＤＥ）と等しくなるように同期させたときのデータである。
【００８７】
図６には、発光素子高電源電位（ＡＮＯＤＥ）の変化に対する、バッファの低電源電位（ＶＢＬ）の変化を示す。図７には、発光素子高電源電位（ＡＮＯＤＥ）の変化に対する、バッファの低電源電位（ＶＢＬ）を供給する信号線１００４に流れる電流の変化を示す。それぞれ、オペアンプ（ＯＰ１）の高電源電位（ＶＤＤ１）＝１５Ｖ、低電源電位（ＧＮＤ）＝０Ｖとし、発光素子高電源電位（ＡＮＯＤＥ）を５Ｖから１２Ｖまで変化させ、高電源電位（Ｖ１）を３Ｖ、４Ｖ、５Ｖとし、発光装置を線順次方式のデジタル階調駆動した。
【００８８】
図６においてバッファの低電源電位（ＶＢＬ）＝０Ｖに固定されているデータは、図１の回路を備えていない比較例の発光装置のデータに該当する。図７、図８の比較例についても同様である。
【００８９】
図６に示すように、従来の構成では、バッファの低電源電位（ＶＢＬ）が０Ｖに固定されているため、発光素子高電源電位（ＡＮＯＤＥ）が上昇すると、バッファのインバータに供給される高電源電位（ＶＢＨ）と低電源電位（ＶＢＬ）の電位差が大きくなっていることがわかる。
【００９０】
一方、本実施例では、発光素子高電源電位（ＡＮＯＤＥ）の上昇に追従してバッファの低電源電位（ＶＢＬ）が上昇することで、比較例に比べて、高電源電位（ＶＢＨ）と低電源電位（ＶＢＬ）の電位差が小さくなることが、図６によって確認できる。
【００９１】
図７から、比較例の表示装置では、バッファの低電源電位（ＶＢＬ）が固定されている場合、電流値が発光素子高電源電位（ＡＮＯＤＥ）と比例関係であり、発光素子高電源電位（ＡＮＯＤＥ）が上昇すると、電流値が大きくなっていたことがわかる。
【００９２】
一方、本実施例では、発光素子高電源電位（ＡＮＯＤＥ）の上昇に比例することなく、発光素子高電源電位（ＡＮＯＤＥ）が７Ｖ以上では、バッファの低電源電位（ＶＢＬ）が３Ｖのときは約５．６ｍＡ、４Ｖのときは約７ｍＡ、５Ｖのときは約９ｍＡとなり、電流値がほぼ一定にとなっていることが確認できる。
【００９３】
すなわち、本実施例により、経時変化や温度によって、発光素子高電源電位（ＡＮＯＤＥ）が上昇しても、消費電力の上昇が抑えられ、またソース信号線回路の発熱をおさえることができることが理解できる。
【００９４】
また、実施例の効果をさらに確認するため発光装置を１時間駆動後に測定した、ソース信号線駆動回路の温度、及び画素部の輝度を測定した。図８（Ａ）、（Ｂ）は、それぞれ、実施例、比較例のソース信号線の温度であり、図８（Ｃ）、（Ｄ）は、それぞれ、実施例、比較例の発光素子の輝度を示す。実施例の発光装置は、発光素子高電源電位（ＡＮＯＤＥ）＝１０Ｖ、高電源電位（Ｖ１）＝４Ｖにて固定して、駆動させた。また、比較例の発光装置は発光素子高電源電位（ＡＮＯＤＥ）＝１０Ｖにて固定し、測定を行った。
【００９５】
図８（Ａ）、（Ｂ）から、ソース信号線駆動回路の温度は、本実施例の発光装置が比較例よりも低くなっていることがわかる。図から（Ａ）の実施例は（Ｂ）の比較例より平均温度が約５℃低くなる。環境温度によるの輝度の劣化は２〜３℃で影響を受けるため、本発明による５℃の低下は大きな影響と考えられる。すなわち、本実施例により発熱が抑えられ、発熱による輝度のバラツキが抑えられたことがわかる。
【００９６】
また、図８（Ｃ）に示す実施例では、ソース信号線駆動回路の発熱が抑えられているため、画素部のソース信号線駆動回路付近と中央付近とで、輝度はほぼ等しくなっているのに対し、図８（Ｄ）から、比較例は、ソース信号線駆動回路の発熱の影響を受け、ソース信号線駆動回路側の部分の輝度が高くなり、輝度のバラツキが生じていることがわかる。すなわち、本実施例により、発熱による画素部の輝度のバラツキが抑えられていることがわかる。
【００９７】
なお、本実施例では、実施形態１の回路の効果を実証したが、実施形態２の回路も同様の効果が得られることは、以上の実験結果から容易に推測される。
【図面の簡単な説明】
【００９８】
【図１】実施形態１を説明する図である。
【図２】実施の形態１を説明する図である。
【図３】実施の形態２を説明する図である。
【図４】実施の形態２を説明する図である。
【図５】実施例１の画素部を説明する図である。
【図６】発光素子高電源電位（ＡＮＯＤＥ）に対する、バッファの低電源電位（ＶＢＬ）である。
【図７】発光素子高電源電位（ＡＮＯＤＥ）に対する、バッファの低電源電位（ＶＢＬ）を供給する信号線に流れる電流である。
【図８】実施例１、比較例のソース信号線駆動回路の温度分布、及び画素部の輝度分布である。
【図９】デジタル階調方式型のＥＬ表示装置である。
【図１０】バッファの等価回路である。
【図１１】電子機器の説明である。
【特許請求の範囲】
【請求項１】
オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、
バッファを有する駆動回路とを有し、
前記オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの前記第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの前記第１の入力端子に接続され、他方の端子は、前記オペアンプの前記出力端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの前記第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの前記第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記第２の抵抗の他方の端子の電位は、前記バッファの低電源電位と等しく、
前記第２の高電源電位は、前記バッファの高電源電位と等しいことを特徴とする発光装置。
【請求項２】
ベース端子、コレクタ端子、及びエミッタ端子を有するバイポーラトランジスタと、
オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、
バッファを有する駆動回路とを有し、
前記オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、
前記バイポーラトランジスタの前記ベース端子は前記オペアンプの前記出力端子と電気的に接続され、前記バイポーラトランジスタの前記コレクタ端子は低電源電位と電気的に接続され、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの前記第１の入力端子に接続され、他方の端子が前記バイポーラトランジスタの前記エミッタ端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの前記第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの前記第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記バイポーラトランジスタのエミッタ端子及び前記第２の抵抗の他方の端子からの電位は、駆動回路の前記バッファの低電源電位と等しく、
前記第２の高電源電位は、前記バッファの高電源電位と等しいことを特徴とする発光装置。
【請求項３】
発光素子、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの第１の入力端子に接続され、他方の端子は、前記オペアンプの出力端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記第２の抵抗の他方の端子の電位がバッファの低電源電位として供給され、
前記第２の高電源電位が前記バッファの高電源電位として供給されることを特徴とする発光装置。
【請求項４】
発光素子、バイポーラトランジスタ、オペアンプ、駆動回路、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、
前記バイポーラトランジスタは、ベース端子が前記オペアンプの出力端子に接続され、コレクタ端子が低電源電位に接続され、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの第１の入力端子に接続され、他方の端子が前記バイポーラトランジスタのエミッタ端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記バイポーラトランジスタのエミッタ端子及び前記第２の抵抗の他方の端子からの電位が、駆動回路のバッファの低電源電位として供給され、
前記第２の高電源電位が前記バッファの高電源電位として供給されることを特徴とする発光装置。
【請求項５】
請求項３又は請求項４において、前記発光素子はＥＬ素子であることを特徴とする発光装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記発光装置は、半導体基板上に設けられることを特徴とする発光装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記発光装置は、ガラス基板上に設けられることを特徴とする発光装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記発光装置は、可撓性基板上に設けられることを特徴とする発光装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記発光装置は、ＳＯＩ基板上に設けられることを特徴とする発光装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記発光装置は、薄膜トランジスタを含むことを特徴とする発光装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項に記載された発光装置を備えた電子機器。
【請求項１】
オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、
バッファを有する駆動回路とを有し、
前記オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの前記第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの前記第１の入力端子に接続され、他方の端子は、前記オペアンプの前記出力端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの前記第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの前記第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記第２の抵抗の他方の端子の電位は、前記バッファの低電源電位と等しく、
前記第２の高電源電位は、前記バッファの高電源電位と等しいことを特徴とする発光装置。
【請求項２】
ベース端子、コレクタ端子、及びエミッタ端子を有するバイポーラトランジスタと、
オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有する回路と、
バッファを有する駆動回路とを有し、
前記オペアンプは、出力端子、第１の入力端子、及び第２の入力端子を有し、
前記バイポーラトランジスタの前記ベース端子は前記オペアンプの前記出力端子と電気的に接続され、前記バイポーラトランジスタの前記コレクタ端子は低電源電位と電気的に接続され、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの前記第１の入力端子に接続され、他方の端子が前記バイポーラトランジスタの前記エミッタ端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの前記第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの前記第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記バイポーラトランジスタのエミッタ端子及び前記第２の抵抗の他方の端子からの電位は、駆動回路の前記バッファの低電源電位と等しく、
前記第２の高電源電位は、前記バッファの高電源電位と等しいことを特徴とする発光装置。
【請求項３】
発光素子、オペアンプ、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの第１の入力端子に接続され、他方の端子は、前記オペアンプの出力端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記第２の抵抗の他方の端子の電位がバッファの低電源電位として供給され、
前記第２の高電源電位が前記バッファの高電源電位として供給されることを特徴とする発光装置。
【請求項４】
発光素子、バイポーラトランジスタ、オペアンプ、駆動回路、第１の抵抗、第２の抵抗、第３の抵抗、及び第４の抵抗を有し、
前記バイポーラトランジスタは、ベース端子が前記オペアンプの出力端子に接続され、コレクタ端子が低電源電位に接続され、
前記第１の抵抗は、一方の端子が第１の高電源電位に接続され、他方の端子が前記オペアンプの第１の入力端子に接続され、
前記第２の抵抗は、一方の端子が前記オペアンプの第１の入力端子に接続され、他方の端子が前記バイポーラトランジスタのエミッタ端子に接続され、
前記第３の抵抗は、一方の端子が第２の高電源電位に接続され、他方の端子が前記オペアンプの第２の入力端子に接続され、
前記第４の抵抗は、一方の端子が前記オペアンプの第２の入力端子に接続され、他方の端子が低電源電位に接続され、
前記バイポーラトランジスタのエミッタ端子及び前記第２の抵抗の他方の端子からの電位が、駆動回路のバッファの低電源電位として供給され、
前記第２の高電源電位が前記バッファの高電源電位として供給されることを特徴とする発光装置。
【請求項５】
請求項３又は請求項４において、前記発光素子はＥＬ素子であることを特徴とする発光装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記発光装置は、半導体基板上に設けられることを特徴とする発光装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記発光装置は、ガラス基板上に設けられることを特徴とする発光装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記発光装置は、可撓性基板上に設けられることを特徴とする発光装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記発光装置は、ＳＯＩ基板上に設けられることを特徴とする発光装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記発光装置は、薄膜トランジスタを含むことを特徴とする発光装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項に記載された発光装置を備えた電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−１７８４２９（Ｐ２００６−１７８４２９Ａ）
【公開日】平成１８年７月６日（２００６．７．６）
【国際特許分類】
【出願番号】特願２００５−３３５１９５（Ｐ２００５−３３５１９５）
【出願日】平成１７年１１月２１日（２００５．１１．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１８年７月６日（２００６．７．６）
【国際特許分類】
【出願日】平成１７年１１月２１日（２００５．１１．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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