発振回路
【課題】発振子に供給する信号の振幅レベルを正しく測定することができる発振回路の提供を図る。
【解決手段】発振子３に第１発振信号を供給する第１ノードＢと、該発振子から第２発振信号を受け取る第２ノードＡと、前記第２発振信号を増幅し、前記第１発振信号を生成する発振部６と、前記第１発振信号の振幅レベルを検出するために、観測ノードＢにおける観測信号の振幅レベルを検出する検出器８と、を有する。
【解決手段】発振子３に第１発振信号を供給する第１ノードＢと、該発振子から第２発振信号を受け取る第２ノードＡと、前記第２発振信号を増幅し、前記第１発振信号を生成する発振部６と、前記第１発振信号の振幅レベルを検出するために、観測ノードＢにおける観測信号の振幅レベルを検出する検出器８と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、発振回路に関する。
【背景技術】
【０００２】
近年、家電製品から携帯機器やコンピュータに至るまで、例えば、水晶発振子により基準クロックを発生する発振回路（水晶発振回路）が設けられている。
【０００３】
そして、発振回路の発信周波数は、実際に使用するクロック周波数の上昇、或いは、実際に使用するクロックまでの逓倍数の低減等を行うために、例えば、数十ＭＨｚを超えるまで高くなってきている。
【０００４】
ところで、従来、発振回路の出力信号として、適切に発信した信号を安定して出力するための様々な技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５１７９０５号公報
【特許文献２】特開２００５−２０７７４４号公報
【特許文献３】特開２００９−０４４６０６号公報
【特許文献４】特開２００４−１８７００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発振回路の出力信号の発振領域を測定するためには、例えば、発振回路の所定のノード（端子）に測定器のプローブを接触させて行っている。
【０００７】
このように、発振回路のノードに測定器のプローブを接触させると、その接触により容量変化が生じて発振回路の信号の振幅レベル，或いは，発振領域を正しく測定することが困難になる。
【０００８】
そして、発振回路の発信周波数が高くなると、プローブの接触による容量変化の影響が大きくなり、安定した発振信号を得ることのできる発振回路の提供が難しくなってきている。
【課題を解決するための手段】
【０００９】
一実施形態によれば、発振子に第１発振信号を供給する第１ノードと、該発振子から第２発振信号を受け取る第２ノードと、前記第２発振信号を増幅し、前記第１発振信号を生成する発振部と、検出器と、を有する発振回路が提供される。
【００１０】
前記検出器は、前記第１発振信号の振幅レベルを検出するために、観測ノードにおける観測信号の振幅レベルを検出する。
【発明の効果】
【００１１】
開示の発振回路は、発振子に供給する信号の振幅レベルを正しく測定することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】発振回路の一例を示すブロック図である。
【図２】第１実施例の発振回路を示すブロック図である。
【図３】図２に示す発振回路における検出器の一例を示す回路図である。
【図４】図２に示す発振回路における検出器の他の例を示す回路図である。
【図５】図４に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図である。
【図６】図５に示す自動処理回路におけるラッチの一例を示す回路図である。
【図７】図２に示す発振回路における検出器のさらに他の例を示す回路図である。
【図８】図７に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図である。
【図９】第２実施例の発振回路を示すブロック図である。
【図１０】図９に示す発振回路における検出信号処理部の一例を示すブロック図である。
【図１１】第３実施例の発振回路を示すブロック図である。
【図１２】第４実施例の発振回路を示すブロック図である。
【図１３】図１２に示す発振回路における比較部の一例を説明するための図である。
【図１４】図１２に示す発振回路における発振部の一例を示す回路図である。
【図１５】第５実施例の発振回路を示すブロック図である。
【図１６】図１５に示す発振回路における検出器の一例を説明するための図である。
【図１７】図１６に示す検出器におけるカウンタの一例を説明するための図である。
【図１８】図１７に示すカウンタにおけるカウント部の一例を示す回路図である。
【図１９】第６実施例の発振回路を示すブロック図である。
【図２０】図１９に示す発振回路における検出器の一例を説明するための図である。
【図２１】第７実施例の発振回路を示すブロック図である。
【発明を実施するための形態】
【００１３】
まず、本実施例の発振回路を詳述する前に、図１を参照して発振回路およびその問題点を説明する。
【００１４】
図１は、発振回路（水晶発振回路）の一例を示すブロック図である。図１において、参照符号１０１，１０２はキャパシタ、１０３は水晶発振子、１０４は帰還抵抗、１０５はダンピング抵抗、１０６は発振部、そして、１０７はヒステリシスバッファを示す。
【００１５】
ここで、図１において、発振部１０６およびヒステリシスバッファ１０７が集積回路（ＩＣ：発振回路）内部に設けられ、また、キャパシタ１０１，１０２、水晶発振子１０３および抵抗１０４，１０５がＩＣ外部に外付けされている。なお、帰還抵抗１０４は、ＩＣ内部に内蔵されることもある。
【００１６】
発振部１０６は、入力されたノードＡの信号を増幅してノードＢおよびヒステリシスバッファ１０７の入力に供給する。水晶発振子１０３の両端は、キャパシタ１０１および１０２を介して接地（ＧＮＤ）されている。
【００１７】
すなわち、水晶発振子１０３の一端（入力端）は、抵抗１０５を介してノードＢに接続されると共に容量Ｃｂのキャパシタ１０２を介して接地され、また、その他端（出力端）は、ノードＡに接続されると共に容量Ｃａのキャパシタ１０１を介して接地されている。
【００１８】
さらに、発振部１０６の入力は、ノードＡに接続され、また、その出力は、ノードＢおよびヒステリシスバッファ１０７の入力に接続されている。ノードＡおよびＢ間には、抵抗１０５を介して水晶発振子１０３が接続されると共に、帰還抵抗１０４が接続されている。
【００１９】
ここで、ノードＡの振幅は、発振部１０６の貫通電流に影響を与える。また、ヒステリシスバッファ１０７は、例えば、入力される正弦波の振幅レベル，或いは，中心レベルによって、出力される波形のデューティ比に影響を与える。
【００２０】
そして、水晶振動子１０３にかかる信号の振幅が大きいと、その発振子に悪影響を与えるため（或いは、規格の許容範囲を超えるため）、振幅を絞って適正な発振を行わせるようになっている。
【００２１】
ところで、図１に示す発振回路を数十ＭＨｚで発振させる場合、例えば、帰還抵抗１０４は１ＭΩ程度に設定され、また、キャパシタ１０１および１０２の容量ＣａおよびＣｂは、Ｃａ，Ｃｂ＝〜２０ｐＦ程度に設定される。
【００２２】
このような数十ＭＨｚの発振周波数の発振回路では、例えば、ノードＢ（または、ノードＡ）に周波数測定器のプローブを接触させると、そのプローブの容量により、負荷容量が変化することになる。
【００２３】
その結果、例えば、発振する信号の振幅レベルや発振状況が変化して測定に影響を与えることになる。すなわち、発振周波数が高いと、キャパシタ１０１，１０２の容量Ｃａ，Ｃｂも小さくなるため、例えば、測定器（プローブ）の接触による容量変化の影響は相対的に大きくなり、信号の振幅レベルや発振領域を正しく測定することが困難になる。
【００２４】
以下、発振回路の実施例を、添付図面を参照して詳述する。図２は、第１実施例の発振回路（水晶発振回路）を示すブロック図である。図２において、参照符号１，２はキャパシタ、３は水晶発振子、４は帰還抵抗、５はダンピング抵抗、６は発振部、７はヒステリシスバッファ、そして、８は検出器を示す。
【００２５】
ここで、図２において、発振部６，ヒステリシスバッファ７および検出器８が集積回路（ＩＣ：発振回路）内部に設けられ、また、キャパシタ１，２、水晶発振子３および抵抗４，５がＩＣ外部に外付けされている。なお、帰還抵抗４は、ＩＣ内部に内蔵することもできる。
【００２６】
発振部６は、入力されたノードＡ（第２ノード）の信号を増幅してノードＢ（第１ノード），ヒステリシスバッファ７および検出器８の入力に供給する。水晶発振子３の両端は、キャパシタ１および２を介して接地（ＧＮＤ）されている。
【００２７】
すなわち、水晶発振子３の一端（入力端）は、抵抗５を介してノードＢに接続されると共に、容量Ｃｂのキャパシタ２を介して接地されている。また、水晶発振子３の他端（出力力端）は、ノードＡに接続されると共に、容量Ｃａのキャパシタ１を介して接地されている。
【００２８】
さらに、発振部６の入力は、ノードＡに接続され、また、その出力は、ノードＢに接続されている。ノードＡおよびＢ間には、抵抗５を介して水晶発振子３が接続されると共に、帰還抵抗４が接続されている。
【００２９】
ここで、ノードＡの振幅は、発振部６の貫通電流に影響を与え、また、ヒステリシスバッファ１０７は、例えば、入力される正弦波の振幅レベル或いは中心レベルによって、出力される波形のデューティ比に影響を与える。
【００３０】
検出器８は、ＩＣ内部に設けられ、発振部６の出力信号、すなわち、ノードＢの信号の振幅から発振部６の出力信号が発振（クロッキング）する範囲を検出する。
【００３１】
本実施例の発振回路は、例えば、ノードＢの信号振幅を、測定器を使用することなく、ＩＣ内部に設けた検出器８により検出し、これにより、発振領域を正しく検出して安定した発振を行う出力信号を得ることが可能になる。
【００３２】
なお、後述のように、ノードＢの信号振幅を測定する代わりに、例えば、ノードＡの信号振幅を測定（観測）し、その測定されたノードＡの信号振幅に基づいてノードＢの信号振幅を類推、或いは、制御することもできる。
【００３３】
図３は、図２に示す発振回路における検出器の一例を示す回路図であり、図３（ａ）は検出器８の一例を示し、また、図３（ｂ）はその動作を説明するためのものである。
【００３４】
図３（ａ）に示されるように、検出器８は、電源線ＶＣＣと接地ＧＮＤ間に設けられ、ｐＭＯＳトランジスタ８１〜８４およびｎＭＯＳトランジスタ８５〜８７を含む比較器、並びに、インバータ８８を有する。
【００３５】
比較器は、トランジスタ８５のゲートに供給された発振部６の出力信号（ノードＢの信号）と、トランジスタ８６のゲートに与えられた参照電圧Ｖrefとを比較し、インバータ８８を介して、出力信号ＯＵＴＺを出力する。
【００３６】
ここで、参照電圧Ｖrefは、ノード（端子）Ｃを介して外部から印加され、低電位から高電位に向けてその電圧レベルが変化するようになっている。なお、テスト信号TEST-ENZは、テスト時（信号振幅の検出時）に『高レベル（Ｈ）』になり、トランジスタ８１，８２をオフしてトランジスタ８７をオンし、比較器を活性化するようになっている。
【００３７】
図３（ｂ）に示されるように、外部から印加される参照電圧Ｖrefは、低電位から高電位に向けて変化する。すなわち、領域Ｒ１では、発振部６の出力信号の振幅レベルが参照電圧Ｖrefよりも高いため、トランジスタ８３が強くオンし、インバータ８８を介して出力される信号ＯＵＴＺは『低レベル（Ｌ）』になる。
【００３８】
また、領域Ｒ２では、発振部６の出力信号の振幅レベルが発信周波数に従って参照電圧Ｖrefを超えるため、その参照電圧Ｖrefとの大小により出力信号ＯＵＴＺが変化（クロッキング）する。
【００３９】
すなわち、領域Ｒ２において、トランジスタ８３のオンの度合いの強弱が変化し、出力信号ＯＵＴＺはノードＢの信号に対応したクロッキング出力になる。
【００４０】
さらに、領域Ｒ３では、参照電圧Ｖrefが発振部６の出力信号の振幅レベルよりも常に高くなり、トランジスタ８６は強くオンし、トランジスタ８３は弱くオンするため、インバータ８８を介して出力される信号ＯＵＴＺは『Ｈ』になる。
【００４１】
ここで、参照電圧Ｖrefは、低電位から高電位に向けて変化させずに、高電位から低電位に向けて変化させ、すなわち、図３（ｂ）における参照電圧Ｖrefの矢印が反対向きになるように変化させることもできる。
【００４２】
図４は、図２に示す発振回路における検出器の他の例を示す回路図であり、図４（ａ）は検出器８の一例を示し、また、図４（ｂ）はその動作を説明するためのものである。
【００４３】
図４（ａ）と上述した図３（ａ）との比較から明らかなように、図４の検出器８は、参照電圧Ｖrefを外部から印加するのではなく、ＩＣ内部で生成するようになっている。すなわち、図４（ａ）に示す検出器８は、図３（ａ）に示す検出器に加えて、参照電圧生成部８０を有する。
【００４４】
参照電圧生成部８０は、例えば、電源線ＶＣＣの電圧よりも高い高電位電源線ＶＰＰと接地ＧＮＤ間に設けられた複数の抵抗８２１〜８２４、および、隣接する抵抗の接続ノードに接続された複数のスイッチ８１１〜８１３を有する。
【００４５】
ここで、各スイッチ８１１〜８１３は、例えば、テストコードによりオン／オフ制御され、低電位側のスイッチ８１１から高電位側のスイッチ８１３に向かって順にオンすることで、参照電圧Ｖrefを低電位から高電位に変化させるようになっている。
【００４６】
なお、図４では、説明を簡略化するために、４つの抵抗８２１〜８２４および３つのスイッチ８１１〜８１３のみを描いているが、これらは様々に変更することができるのはいうまでもない。
【００４７】
図５は、図４に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図であり、テスト信号TEST-ENZおよび検出器８の出力信号ＯＵＴＺを受け取り、スイッチ８１１〜８１３のスイッチングを制御する信号ＳＷ１〜ＳＷ３を出力する。
【００４８】
図５に示されるように、自動処理回路（制御部）９は、カウンタ９１、パルスジェネレータ９２、複数のシフトレジスタ９３〜９５、および、ラッチ９６を有する。カウンタ９１は、検出器８（インバータ８８）の出力信号ＯＵＴＺを所定回数（例えば、６４回）カウントし、その所定回数ごとに『Ｈ』→『Ｌ』に変化する信号ＣＯＳを出力する。
【００４９】
パルスジェネレータ９２は、カウンタ９１から出力される出力信号ＣＯＳの『Ｌ』のエッジでパルス信号ＰＳを生成してラッチ９６に供給する。シフトレジスタ９３の入力は高電位電源線ＶＰＰに接続され、シフトレジスタ９４および９５と共にシフト命令ＳＣに従って、順にスイッチング制御信号ＳＷ１〜ＳＷ３を出力する。
【００５０】
ここで、シフト命令ＳＣは、カウンタ９１にも供給され、このシフト命令ＳＣの入力によりカウンタ９１はリセットされる。また、スイッチング制御信号ＳＷ１〜ＳＷ３は、ラッチ９６にも供給され、パルスジェネレータ９２からのパルス信号ＰＳによりラッチしてスイッチ８１１〜８１３のオン／オフ状態がラッチされる。
【００５１】
すなわち、例えば、ノードＢの信号振幅がクロッキング範囲で、そのクロック（発振信号）を所定回数だけカウントして出力されるパルス信号ＰＳにより、そのときのスイッチ８１１〜８１３のオン／オフ状態がラッチされて信号ＳＴ１〜ＳＴ３として出力される。
【００５２】
なお、カウンタ９１、パルスジェネレータ９２、シフトレジスタ９３〜９５およびラッチ９６には、それぞれテスト時（信号振幅の検出時）に『Ｈ』になるテスト信号TEST-ENZが供給され、信号振幅の検出時のみオンするようになっている。
【００５３】
図６は、図５に示す自動処理回路におけるラッチ９６の一例を示す回路図であり、３つのインバータ、３つのナンドゲートおよび１つのトランスファーゲートを有している。
【００５４】
なお、スイッチング制御信号ＳＷ１〜ＳＷ３に対しては、図６の回路が３つ設けられ、パルス信号ＰＳによりトランスファーゲートがオンしたタイミングでＳＷ１〜ＳＷ３のレベルを保持し、状態信号ＳＴ１〜ＳＴ３として出力するようになっている。
【００５５】
図７は、図２に示す発振回路における検出器のさらに他の例を示す回路図である。図７と上述した図４との比較から明らかなように、図７の検出器８は、高電位電源線ＶＰＰ側と接地ＧＮＤ側との両方から参照電圧Ｖrefa，Ｖrefbを変化させるようになっている。
【００５６】
すなわち、高電位電源線ＶＰＰ側に関しては、ｐＭＯＳトランジスタ８１ａ〜８４ａおよびｎＭＯＳトランジスタ８５ａ〜８７ａを含む比較器、並びに、インバータ８８ａを有する。また、接地ＧＮＤ側に関しては、ｐＭＯＳトランジスタ８１ｂ〜８４ｂおよびｎＭＯＳトランジスタ８５ｂ〜８７ｂを含む比較器、並びに、インバータ８８ｂを有する。
【００５７】
参照電圧生成部８０は、スイッチ８１１ａ〜８１３ａ，８１１ｂ〜８１３ｂ、並びに、抵抗８２１ａ〜８２４ａ，８２４ｂ〜８２１ｂを有する。すなわち、高電位電源線ＶＰＰと接地ＧＮＤとの間には、直列接続された抵抗８２１ａ〜８２４ａ、並びに、８２４ｂ〜８２１ｂが設けられている。
【００５８】
そして、スイッチ８１１ａ〜８１３ａは、ＶＰＰ側からの隣接する抵抗の接続ノードに接続され、また、スイッチ８１１ｂ〜８１３ｂは、ＧＮＤ側からの隣接する抵抗の接続ノードに接続されている。
【００５９】
図８は、図７に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図である。ここで、図８は、ＶＰＰ側から変化する参照電圧Ｖrefaを生成するスイッチ８１１ａ〜８１３ａのオン／オフを制御する信号ＳＷＨ１〜ＳＷＨ３の生成する自動処理回路９ａだけを示している。なお、初段のシフトレジスタ９３ａの入力は接地ＧＮＤされている。
【００６０】
なお、ＧＮＤ側から変化する参照電圧Ｖrefbを生成するスイッチ８１１ｂ〜８１３ｂのオン／オフを制御する信号ＳＷＬ１〜ＳＷＬ３の生成回路は、図８と同様のものを適用することができる。ただし、初段のシフトレジスタ（９３ｂ）の入力は高電位電源線ＶＰＰに接続されることになる。
【００６１】
図８に示されるように、自動処理回路９ａは、カウンタ９１ａ、複数のシフトレジスタ９３ａ〜９５ａ、ナンドゲート９７ａ、および、インバータ９８ａを有する。カウンタ９１ａは、検出器８の出力信号ＯＵＴＺを所定回数カウントし、その所定回数になったら、『Ｈ』→『Ｌ』に変化する信号ＣＯＳａを出力する。
【００６２】
ナンドゲート９７ａは、信号ＣＯＳａおよびシフト命令ＳＣを受け取って、両方の信号が『Ｈ』になると、インバータ９８ａで反転した『Ｈ』の信号を各シフトレジスタ９３ａ〜９５ａに出力する。ここで、シフトレジスタ９３ａ〜９５ａは、それぞれスイッチ８１１ａ〜８１３ａのスイッチングを制御する信号ＳＷＨ１〜ＳＷＨ３を出力する。
【００６３】
なお、インバータ９８ａの出力信号は、カウンタ９１ａにも供給され、この信号によりカウンタ９１ａはリセットされる。
【００６４】
すなわち、図８の自動処理回路９ａは、スイッチング制御信号ＳＷＨ１〜ＳＷＨ３により、参照電圧Ｖrefaの電位がＶＰＰ側から下がってくると、検出器８の出力信号ＯＵＴＺＡがクロッキング動作を始める。
【００６５】
そして、カウンタ９１ａがカウントする出力信号ＯＵＴＺＡのクロック数が所定回数（例えば、６４回）を超えると、それ以降のシフト動作が停止され、いずれかのスイッチ制御信号ＳＷＨ１〜ＳＷＨ３が確定する。
【００６６】
なお、実際には、図８の参照電圧Ｖrefaを生成するための自動処理回路９ａと共に、参照電圧Ｖrefbを生成するための自動処理回路（９ｂ）も使用するが、これら自動処理回路９ａ，９ｂは、シリアルに動作させてもよいが、パラレルに動作させることもできる。
【００６７】
すなわち、パラレル動作させた場合には、参照電圧Ｖrefaの電位をＶＰＰ側から下降させるのと同時に、参照電圧Ｖrefbの電位をＧＮＤ側から上昇させることになる。このようにパラレル動作させた場合は、シリアルに動作させる場合よりも処理時間を低減することが可能である。
【００６８】
図９は、第２実施例の発振回路を示すブロック図であり、また、図１０は、図９に示す発振回路における検出信号処理部の一例を示すブロック図である。
【００６９】
図９と前述した図２との比較から明らかなように、本第２実施例の発振回路は、図２の回路に対して検出信号処理部９０、ナンドゲート１１およびインバータ１２を追加している。そして、ヒステリシスバッファ７の出力を、発振部６が所望のレベル（振幅）でクロッキング動作を行っているときのみ出力するようになっている。
【００７０】
図１０に示されるように、検出信号処理部９０は、カウンタ９０１およびインバータ９０２を有し、カウンタ９０１は、検出器８の出力信号ＯＵＴＺを所定回数カウントすると、『Ｈ』→『Ｌ』に変化する信号を出力する。
【００７１】
このカウンタ９０１の出力信号は、インバータ９０２を介して出力され、ナンドゲート１１の一方の入力に供給される。これにより、検出器８の出力信号ＯＵＴＺを所定回数カウントして発振が安定したのを確認した後に、発振回路から出力されるクロックを内部回路に供給するようになっている。
【００７２】
なお、カウンタ９０１には、リセット信号ＲＳＴが供給され、例えば、前述した参照電圧を生成するためのスイッチを切り替えるごとにカウンタ９０１をリセットするようになっている。
【００７３】
このように、本第２実施例によれば、例えば、検出回路８の出力信号ＯＵＴＺを使用することにより、安定した発振を行う発振回路の出力クロックのみを内部回路に供給することが可能になり、また、所望の範囲外での発振の場合は、内部へのCLK供給がされないため、システムが動作しないことになり、所望の範囲を外れていることを外部出力せずに認識することができる。
【００７４】
図１１は、第３実施例の発振回路を示すブロック図であり、検出器８の出力信号ＯＵＴＺを波形成形用の２段のインバータ１３および１４を介して外部に出力するようになっている。
【００７５】
なお、本第３実施例では、ノード（或いは、専用のパッド）Ｄを介して外部に取り出した検出器８の出力信号ＯＵＴＺを使用して、例えば、ダンピング抵抗５の抵抗値を変更し、或いは、キャパシタ１または２の容量ＣａまたはＣｂを変更することもできる。
【００７６】
図１２は、第４実施例の発振回路を示すブロック図である。図１２と上述した図１１との比較から明らかなように、本第４実施例の発振回路は、インバータ１４の出力を比較部２０で処理して発振部６を制御する。なお、比較部２０には、所望振幅情報ラッチ３０の出力が供給されている。
【００７７】
ここで、検出器８は、例えば、スイッチのオン／オフ状態を示す信号群の検出値ＳＷＨ１ｄ〜ＳＷＨ８ｄ，ＳＷＬ１ｄ〜ＳＷＬ８ｄを出力する。また、所望振幅情報ラッチ３０は、所望の振幅レベルの情報（期待値）ＳＷＨ１ｅ〜ＳＷＨ８ｅ，ＳＷＬ１ｅ〜ＳＷＬ８ｅを保持し、比較部２０に対して出力する。
【００７８】
すなわち、本第４実施例の発振回路は、検出器８（インバータ１４）の出力と所望振幅情報ラッチ３０の出力を比較器２０で比較して、発振部６の駆動能力（トランジスタサイズ）をフィードバック制御するようになっている。なお、所望振幅情報ラッチ３０に保持されるスイッチ情報（期待値）は、例えば、内部のヒューズにより設定され、或いは、メモリに書き込まれる。
【００７９】
図１３は、図１２に示す発振回路における比較部の一例を説明するための図であり、図１３（ａ）は、比較部２０を示すブロック図であり、また、図１３（ｂ）は、図１３（ａ）に示す比較部２０の動作の真理値表を示す図である。
【００８０】
図１３（ａ）に示されるように、比較部２０は、排他的論理和（Ｅ−ＯＲ）回路２１１Ｈ〜２１８Ｈおよび２１１Ｌ〜２１８Ｌ、一致確認回路２２、不一致パルス生成回路２３、カウンタ２４、並びに、デコード回路２５を有する。
【００８１】
なお、ここでは、Ｈ側の期待値とＬ側の期待値の両方の一致を確認している例を示しているが、Ｈ側のみ、或いは、Ｌ側のみとそれぞれで一致確認させて選択信号（デコード信号）ＳＥＬＨ１〜３やＳＥＬＬ１〜３を個別に生成させることも可能であることはいうまでもない。
【００８２】
ここで、前述した図７では、検出器８がＶＰＰおよびＧＮＤ側からそれぞれ３つのスイッチ８１１ａ〜８１３ａおよび８１１ｂ〜８１３ｂを有しているが、図１３（ａ）では、ＶＰＰおよびＧＮＤ側からそれぞれ８つのスイッチが設けられている。
【００８３】
また、図１４は、図１２に示す発振回路における発振部の一例を示す回路図である。図１４に示されるように、発振部６は、ｐＭＯＳトランジスタ６１１，６１２、６２１，６２２，６３１，６３２、および、ｎＭＯＳトランジスタ６１３，６１４、６２３，６２４，６３３，６３４を有する。
【００８４】
ここで、トランジスタ６２２，６２３のサイズ（ゲート幅Ｗ）は、トランジスタ６１２，６１３のサイズの２倍とされ、また、トランジスタ６３２，６３３のサイズは、トランジスタ６１２，６１３のサイズの４倍とされている。すなわち、インバータ６１２，６１３：６２２，６２３：６３２，６３３の駆動能力は、１：２：４になっている。
【００８５】
まず、発振部６の駆動能力（トランジスタサイズ）を最大に設定する。すなわち、図１４における選択信号ＳＥＬＨ１，ＳＥＬＨ２，ＳＥＬＨ３を全て『Ｌ』にすると共に、選択信号ＳＥＬＬ１，ＳＥＬＬ２，ＳＥＬＬ３を全て『Ｈ』として、全てのインバータ６１２，６１３、６２２，６２３、６３２，６３３を活性化する。
【００８６】
この状態から、前述した図７と同様に、順にスイッチ位置をずらす。そして、クロッキングしたときに検出されたスイッチ位置情報（検出値：制御コード）ＳＷＨ１ｄ〜ＳＷＨ８ｄと所望の位置（期待値）ＳＷＨ１ｅ〜ＳＷＨ８ｅとが比較される。
【００８７】
すなわち、各Ｅ−ＯＲ回路２１１Ｈ〜２１８Ｈは、参照電圧Ｖrefaを生成するためのスイッチ制御信号の検出値ＳＷＨ１ｄ〜ＳＷＨ８ｄ、および、対応する期待値ＳＷＨ１ｅ〜ＳＷＨ８ｅを受け取って、それらの排他的論理和を一致確認回路２２に出力する。
【００８８】
同様に、各Ｅ−ＯＲ回路２１１Ｌ〜２１８Ｌは、参照電圧Ｖrefbを生成するためのスイッチ制御信号の検出値ＳＷＬ１ｄ〜ＳＷＬ８ｄ、および、対応する期待値ＳＷＬ１ｅ〜ＳＷＬ８ｅを受け取って、それらの排他的論理和を一致確認回路２２に出力する。
【００８９】
一致確認回路２２により、不一致であるとされた場合、不一致パルス生成回路２３は不一致パルスＰdaをカウンタ２４に出力する。この不一致パルスＰdaは、カウンタ２４でカウントされ、デコード回路２５は、そのカウント値（パルス数）に応じた選択信号ＳＥＬＨ１〜ＳＥＬＨ３，ＳＥＬＬ１〜ＳＥＬＬ３を出力する。
【００９０】
具体的に、図１３（ｂ）に示されるように、まず、カウンタ２４の出力（パルス数）は０で、選択信号ＳＥＬＨ１〜ＳＥＬＨ３は『Ｌ』で、ＳＥＬＬ１〜ＳＥＬＬ３は『Ｈ』になって、全てのインバータは活性化される。
【００９１】
すなわち、図１４におけるトランジスタ６１１，６１４、６２１，６２４、６３１，６３４がオンして、インバータ６１２，６１３、６２２，６２３、６３２，６３３が活性化して大きな増幅率（駆動能力）を得る。
【００９２】
次に、パルス数が１になると、選択信号ＳＥＬＨ１のみが『Ｌ』から『Ｈ』になると共に、ＳＥＬＬ１のみが『Ｈ』から『Ｌ』になり、インバータ６１２，６１３だけがオフして増幅率が低下する。
【００９３】
さらに、パルス数が２になると、選択信号ＳＥＬＨ２のみが『Ｌ』から『Ｈ』になると共に、ＳＥＬＬ２のみが『Ｈ』から『Ｌ』になり、インバータ６２２，６２３だけがオフしてさらに増幅率が低下する。
【００９４】
そして、パルス数が４になると、選択信号ＳＥＬＨ３のみが『Ｌ』から『Ｈ』になると共に、ＳＥＬＬ３のみが『Ｈ』から『Ｌ』になり、インバータ６３２，６３３だけがオフしてさらに増幅率が低下する。
【００９５】
このようにして、トランジスタサイズが異なる（１：２：４）インバータ６１２，６１３、６２２，６２３、６３２，６３３を選択信号ＳＥＬＨ１，ＳＥＬＬ１、ＳＥＬＨ２，ＳＥＬＬ２、ＳＥＬＨ３，ＳＥＬＬ３で制御して増幅率を順に低下させる。
【００９６】
以上の処理を、スイッチ位置の検出値ＳＷＨ１ｄ〜ＳＷＨ８ｄと期待値ＳＷＨ１ｅ〜ＳＷＨ８ｅとが一致するまで順に行う。
【００９７】
すなわち、検出値と期待値が一致するまで、トランジスタサイズが異なるインバータ６１２，６１３、６２２，６２３、６３２，６３３を選択信号ＳＥＬＨ１，ＳＥＬＬ１、ＳＥＬＨ２，ＳＥＬＬ２、ＳＥＬＨ３，ＳＥＬＬ３で制御して増幅率を順に低下させる。
【００９８】
これにより、発振部６の駆動能力（増幅率）をフィードバック制御して、例えば、ノードＡの信号電圧（振幅）を所望のレベルに設定することが可能になる。
【００９９】
図１５は、第５実施例の発振回路を示すブロック図であり、また、図１６は、図１５に示す発振回路における検出器の一例を説明するための図であり、さらに、図１７は、図１６に示す検出器におけるカウンタの一例を説明するための図である。
【０１００】
また、図１８は、図１７に示すカウンタにおけるカウント部の一例を示す回路図である。ここで、本第５実施例の発振回路も、上述した第４実施例の発振回路と同様に、検出器８の出力結果により発振部６をフィードバック制御するものである。
【０１０１】
まず、図１５に示されるように、本第５実施例の発振回路は、検出器８の出力を２段のインバータ１３，１４を介して出力し、選択信号ＳＥＬＨ１〜３およびＳＥＬＬ１〜３により発振部６の駆動能力を制御する。
【０１０２】
図１６に示されるように、検出器８は、出力信号ＯＵＴＺＡを受け取って選択信号ＳＥＬＨ１〜３を生成する第１制御部７０Ｈ、および、出力信号ＯＵＴＺＢを受け取って選択信号ＳＥＬＬ１〜３を生成する第２制御部７０Ｌを有する。
【０１０３】
第１制御部７０Ｈは、カウンタ７１Ｈ，７３Ｈ、遅延部７２Ｈおよびデコーダ７４Ｈを有し、同様に、第２制御部７０Ｌは、カウンタ７１Ｌ，７３Ｌ、遅延部７２Ｌおよびデコーダ７４Ｌを有する。
【０１０４】
カウンタ７１Ｈは、信号ＯＵＴＺＡを所定回数カウントすると、『Ｈ』から『Ｌ』に変化する信号ＣＯＳＨを出力し、さらに、カウンタ７３Ｈは、その信号ＣＯＳＨの『Ｌ』をカウントし、デコ−ダ７４Ｈを介して選択信号ＳＥＬＨ１〜３を出力する。
【０１０５】
同様に、カウンタ７１Ｌは、信号ＯＵＴＺＢを所定回数カウントすると、『Ｈ』から『Ｌ』に変化する信号ＣＯＳＬを出力し、さらに、カウンタ７３Ｌは、その信号ＣＯＳＬの『Ｌ』をカウントし、デコ−ダ７４Ｌを介して選択信号ＳＥＬＬ１〜３を出力する。
【０１０６】
これにより、信号ＯＵＴＺＡ（ＯＵＴＺＢ）を所定回数カウントしてクロッキングが安定したのを確認してから、選択信号ＳＥＬＨ１〜３（ＳＥＬＬ１〜３）を出力することができる。
【０１０７】
ここで、カウンタ７１Ｈは、遅延部７２Ｈにより、信号ＣＯＳＨが『Ｌ』に変化して或る遅延時間を経過した後、リセットされる。同様に、カウンタ７１Ｌは、遅延部７２Ｌにより、信号ＣＯＳＬが『Ｌ』に変化して或る遅延時間を経過した後、リセットされる。
【０１０８】
また、カウンタ７１Ｈ，７３Ｈおよび７１Ｌ，７３Ｌには、自動活性化信号Auto-ENZが供給され、それらの動作を制御するようになっている。なお、デコーダ７４Ｈからの選択信号ＳＥＬＨ１〜３およびデコーダ７４Ｌからの選択信号ＳＥＬＬ１〜３は、２段のインバータ１３，１４により波形整形され、発振部６に供給される。
【０１０９】
図１７（ａ）に示されるように、カウンタ７１（７１Ｈ，７１Ｌ）は、縦列接続された３段のカウンタユニット７１１〜７１３を有する。なお、各カウンタユニット７１１〜７１３には、自動活性化信号Auto-ENZが供給され、それらの動作を制御するようになっている。
【０１１０】
図１７（ａ）のカウンタ７１におけるカウンタユニット７１１〜７１３の出力（１）〜（３）のレベルは、自動活性化信号Auto-ENZ（ＥＮＺ）とクロッキング信号（信号）のレベルに従って、図１７（ｂ）のように変化する。すなわち、選択信号ＳＥＬ１〜ＳＥＬ３（ＳＥＬＨ１〜３，ＳＥＬＬ１〜３）を順に変化させることができるようになっている。
【０１１１】
図１８に示されるように、各カウンタユニット７１１（７１２，７１３）は、ナンドゲート５１，５２、インバータ５３〜５６、トランスファーゲート５７，５８およびノアゲート５９を有する。
【０１１２】
なお、図１８に示すカウンタユニット７１１は単なる例であり、様々な回路を適用することができるのはいうまでもない。なお、発振部６は、前述した図１４の回路をそのまま適用することができ、また、選択信号ＳＥＬＨ１〜３およびＳＥＬＬ１〜３のレベルは、前述した図１３（ｂ）と同様に設定することができる。
【０１１３】
図１９は、第６実施例の発振回路を示すブロック図であり、また、図２０は、図１９に示す発振回路における検出器の一例を説明するための図である。
【０１１４】
上述した各実施例では、例えば、検出器８により、ノードＢにおける信号の振幅を全ての範囲に渡って検出していたが、本第６実施例では、信号振幅の半分のみ検出するようになっている。
【０１１５】
すなわち、発振している信号の振幅は、通常、中間レベルに対して対称になっている。具体的に、例えば、ノードＢの信号が、ＶＣＣ（３．３Ｖ）とＶＳＳ（ＧＮＤ：０Ｖ）との間で発振しているとき、その信号振幅の変化は、中間レベル（１．６５Ｖ）よりも高電位側と低電位側で同じように変化する。
【０１１６】
そこで、本第６実施例では、ノードＢの信号を接地ＧＮＤ側から上昇させる参照電圧Ｖref（Ｖrefb）のみを使用して検出する。
【０１１７】
すなわち、図１９および図２０と、前述した図２および図４との比較から明らかなように、本第６実施例の発振回路では、参照電圧ＶrefをＧＮＤからＶＣＣ／２（１．６５Ｖ）程度まで変化させてノードＢの信号との比較を行う。
【０１１８】
ここで、図２０（ａ）におけるスイッチ８１３がオンしたときの参照電圧Ｖrefは、ＶＣＣ／２程度でよいため、例えば、高電位電源線ＶＰＰとしてより低い電圧（ＶＰＰ’）とするか、或いは、抵抗８２４の抵抗値を大きくすることで対処することが可能である。
【０１１９】
なお、図２０（ｂ）における領域Ｒ３の変化を知りたい場合には、ＧＮＧからＶＣＣ／２までの変化を領域Ｒ１，Ｒ２として検出し、ＶＣＣ／２よりも振幅電圧が高くなる領域Ｒ２，Ｒ３を振幅の変化が対称なものとして求めることになる。
【０１２０】
図２１は、第７実施例の発振回路を示すブロック図である。図２１（ａ）に示されるように、本第７実施例の一例の発振回路は、スイッチード３１，３２により、１つの検出器８を切り換えて，例えば、ノードＡまたはＢにおける信号の振幅レベルを検出するようになっている。
【０１２１】
これは、例えば、その発振回路の特性や動作状態等により、ノードＡまたはＢのうちで検出，或いは，処理し易い方のノードの信号を選択することができる。
【０１２２】
或いは、図２１（ｂ）に示されるように、本第７実施例の他の例の発振回路は、例えば、２つの検出器８ａおよび８ｂにより、ノードＡおよびＢにおける信号の振幅レベルを両方とも検出するようになっている。
【０１２３】
なお、検出されたノードＡおよびＢにおける信号の振幅レベルは、例えば、その発振回路の特性や動作状態等による好ましい一方を使用するか、或いは、両方の信号の振幅レベルを処理して検出（測定）精度を向上させることも可能である。
【０１２４】
さらに、複数の検出器により振幅レベルを検出する信号は、ノードＡおよびＢの信号に限定されるものではなく、例えば、水晶発振子３に供給される信号に関連したノードにおける信号であってもよく、また、検出器の数も２つに制限されるものでもない。
【０１２５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
発振子に第１発振信号を供給する第１ノードと、
該発振子から第２発振信号を受け取る第２ノードと、
前記第２発振信号を増幅し、前記第１発振信号を生成する発振部と、
前記第１発振信号の振幅レベルを検出するために、観測ノードにおける観測信号の振幅レベルを検出する検出器と、を有することを特徴とする発振回路。
【０１２６】
（付記２）
付記１に記載の発振回路において、
前記検出器は、前記観測信号の電圧を参照電圧と比較する比較器を有し、
前記参照電圧を変化させて、前記第１発振信号が発振するときの前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【０１２７】
（付記３）
付記２に記載の発振回路において、
前記参照電圧は、第１電圧から該第１電圧よりも高い第２電圧に向けて変化することを特徴とする発振回路。
【０１２８】
（付記４）
付記２に記載の発振回路において、
前記参照電圧は、第２電圧から該第２電圧よりも低い第１電圧に向けて変化することを特徴とする発振回路。
【０１２９】
（付記５）
付記１に記載の発振回路において、
前記検出器は、
前記観測信号の電圧を、第１電圧から該第１電圧よりも高い第２電圧に向けて変化する第１参照電圧と比較する第１比較器と、
前記観測信号の電圧を、第２電圧から該第２電圧よりも低い前記第１電圧に向けて変化する第２参照電圧と比較する第２比較器と、を有し、
前記第１および第２参照電圧を同時に変化させて、前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【０１３０】
（付記６）
付記５に記載の発振回路において、
前記第１参照電圧は、前記第１電圧から、該第１電圧と前記第２電圧のほぼ中間の第３電圧まで変化し、
前記第２参照電圧は、前記第２電圧から前記第３電圧まで変化することを特徴とする発振回路。
【０１３１】
（付記７）
付記２〜６のいずれか１項に記載の発振回路において、
前記参照電圧は、外部から供給されることを特徴とする発振回路。
【０１３２】
（付記８）
付記２〜６のいずれか１項に記載の発振回路において、さらに、
前記参照電圧を生成する参照電圧生成部を有することを特徴とする発振回路。
【０１３３】
（付記９）
付記２〜８のいずれか１項に記載の発振回路において、
前記第１発振信号の振幅レベルを、前記比較器の出力信号がクロッキングする領域により検出することを特徴とする発振回路。
【０１３４】
（付記１０）
付記９に記載の発振回路において、
前記比較器の出力信号を、そのまま外部に出力することを特徴とする発振回路。
【０１３５】
（付記１１）
付記９に記載の発振回路において、さらに、
前記比較器の出力信号をカウントするカウンタを有し、該カウンタにより前記比較器の出力信号を所定回数カウントして該発振回路からのクロックを出力することを特徴とする発振回路。
【０１３６】
（付記１２）
付記８に記載の発振回路において、さらに、
前記比較器の出力信号に応じて生成されて前記参照電圧部に供給される制御コードに従って、前記発振部の駆動能力を制御する制御部を有することを特徴とする発振回路。
【０１３７】
（付記１３）
付記１２に記載の発振回路において、さらに、
前記比較器の出力信号をカウントするカウンタを有し、
前記制御部は、前記カウンタにより前記比較器の出力信号を所定回数カウントして前記制御コードを生成し、該制御コードにより前記発振部の駆動能力を制御することを特徴とする発振回路。
【０１３８】
（付記１４）
付記１２または１３に記載の発振回路において、
前記発振部は、駆動能力の異なる複数のインバータを有し、前記制御部の出力に応じて該複数のインバータを選択して前記観測信号の振幅レベルを所定の大きさに制御することを特徴とする発振回路。
【０１３９】
（付記１５）
付記１〜１４のいずれか１項に記載の発振回路において、さらに、
異なる複数の観測ノードにおける観測信号を選択して前記検出器に供給するセレクタを有することを特徴とする発振回路。
【０１４０】
（付記１６）
付記１〜１４のいずれか１項に記載の発振回路において、
前記検出器は、複数設けられ、該各検出器は、それぞれ異なる観測ノードにおける観測信号の振幅レベルを検出することを特徴とする発振回路。
【０１４１】
（付記１７）
付記１〜１６のいずれか１項に記載の発振回路において、
前記観測信号は、前記第１発振信号または前記第２発振信号であることを特徴とする発振回路。
【０１４２】
（付記１８）
付記１〜１７のいずれか１項に記載の発振回路において、さらに、
前記第１発振信号を受け取ってクロックを生成するヒステリシスバッファを有することを特徴とする発振回路。
【０１４３】
（付記１９）
付記１〜１８のいずれか１項に記載の発振回路は、集積回路であり、
前記発振子は、前記集積回路の外部に設けられ、一端が前記第１ノードにダンピング抵抗を介して接続されると共に他端が第２ノードに接続された水晶発振子であることを特徴とする水晶発振回路。
【０１４４】
（付記２０）
付記１９に記載の水晶発振回路において、さらに、
前記第１ノードと前記第２ノード間に接続された帰還抵抗と、
前記水晶発振子の両端と接地間にそれぞれ設けられた第１および第２容量と、を有することを特徴とする水晶発振回路。
【符号の説明】
【０１４５】
１，２，１０１，１０２ キャパシタ
３，１０３ 水晶発振子
４，１０４ 帰還抵抗
５，１０５ ダンピング抵抗
６，１０６ 発振部
７，１０７ ヒステリシスバッファ
８ 検出器
９ 自動処理回路（制御部）
２０ 比較部
３０ 所望振幅情報ラッチ部
７０Ｈ 第１制御部
７０Ｌ 第２制御部
８０ 参照電圧生成部
９０ 検出信号処理部
【技術分野】
【０００１】
この出願で言及する実施例は、発振回路に関する。
【背景技術】
【０００２】
近年、家電製品から携帯機器やコンピュータに至るまで、例えば、水晶発振子により基準クロックを発生する発振回路（水晶発振回路）が設けられている。
【０００３】
そして、発振回路の発信周波数は、実際に使用するクロック周波数の上昇、或いは、実際に使用するクロックまでの逓倍数の低減等を行うために、例えば、数十ＭＨｚを超えるまで高くなってきている。
【０００４】
ところで、従来、発振回路の出力信号として、適切に発信した信号を安定して出力するための様々な技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５１７９０５号公報
【特許文献２】特開２００５−２０７７４４号公報
【特許文献３】特開２００９−０４４６０６号公報
【特許文献４】特開２００４−１８７００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発振回路の出力信号の発振領域を測定するためには、例えば、発振回路の所定のノード（端子）に測定器のプローブを接触させて行っている。
【０００７】
このように、発振回路のノードに測定器のプローブを接触させると、その接触により容量変化が生じて発振回路の信号の振幅レベル，或いは，発振領域を正しく測定することが困難になる。
【０００８】
そして、発振回路の発信周波数が高くなると、プローブの接触による容量変化の影響が大きくなり、安定した発振信号を得ることのできる発振回路の提供が難しくなってきている。
【課題を解決するための手段】
【０００９】
一実施形態によれば、発振子に第１発振信号を供給する第１ノードと、該発振子から第２発振信号を受け取る第２ノードと、前記第２発振信号を増幅し、前記第１発振信号を生成する発振部と、検出器と、を有する発振回路が提供される。
【００１０】
前記検出器は、前記第１発振信号の振幅レベルを検出するために、観測ノードにおける観測信号の振幅レベルを検出する。
【発明の効果】
【００１１】
開示の発振回路は、発振子に供給する信号の振幅レベルを正しく測定することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】発振回路の一例を示すブロック図である。
【図２】第１実施例の発振回路を示すブロック図である。
【図３】図２に示す発振回路における検出器の一例を示す回路図である。
【図４】図２に示す発振回路における検出器の他の例を示す回路図である。
【図５】図４に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図である。
【図６】図５に示す自動処理回路におけるラッチの一例を示す回路図である。
【図７】図２に示す発振回路における検出器のさらに他の例を示す回路図である。
【図８】図７に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図である。
【図９】第２実施例の発振回路を示すブロック図である。
【図１０】図９に示す発振回路における検出信号処理部の一例を示すブロック図である。
【図１１】第３実施例の発振回路を示すブロック図である。
【図１２】第４実施例の発振回路を示すブロック図である。
【図１３】図１２に示す発振回路における比較部の一例を説明するための図である。
【図１４】図１２に示す発振回路における発振部の一例を示す回路図である。
【図１５】第５実施例の発振回路を示すブロック図である。
【図１６】図１５に示す発振回路における検出器の一例を説明するための図である。
【図１７】図１６に示す検出器におけるカウンタの一例を説明するための図である。
【図１８】図１７に示すカウンタにおけるカウント部の一例を示す回路図である。
【図１９】第６実施例の発振回路を示すブロック図である。
【図２０】図１９に示す発振回路における検出器の一例を説明するための図である。
【図２１】第７実施例の発振回路を示すブロック図である。
【発明を実施するための形態】
【００１３】
まず、本実施例の発振回路を詳述する前に、図１を参照して発振回路およびその問題点を説明する。
【００１４】
図１は、発振回路（水晶発振回路）の一例を示すブロック図である。図１において、参照符号１０１，１０２はキャパシタ、１０３は水晶発振子、１０４は帰還抵抗、１０５はダンピング抵抗、１０６は発振部、そして、１０７はヒステリシスバッファを示す。
【００１５】
ここで、図１において、発振部１０６およびヒステリシスバッファ１０７が集積回路（ＩＣ：発振回路）内部に設けられ、また、キャパシタ１０１，１０２、水晶発振子１０３および抵抗１０４，１０５がＩＣ外部に外付けされている。なお、帰還抵抗１０４は、ＩＣ内部に内蔵されることもある。
【００１６】
発振部１０６は、入力されたノードＡの信号を増幅してノードＢおよびヒステリシスバッファ１０７の入力に供給する。水晶発振子１０３の両端は、キャパシタ１０１および１０２を介して接地（ＧＮＤ）されている。
【００１７】
すなわち、水晶発振子１０３の一端（入力端）は、抵抗１０５を介してノードＢに接続されると共に容量Ｃｂのキャパシタ１０２を介して接地され、また、その他端（出力端）は、ノードＡに接続されると共に容量Ｃａのキャパシタ１０１を介して接地されている。
【００１８】
さらに、発振部１０６の入力は、ノードＡに接続され、また、その出力は、ノードＢおよびヒステリシスバッファ１０７の入力に接続されている。ノードＡおよびＢ間には、抵抗１０５を介して水晶発振子１０３が接続されると共に、帰還抵抗１０４が接続されている。
【００１９】
ここで、ノードＡの振幅は、発振部１０６の貫通電流に影響を与える。また、ヒステリシスバッファ１０７は、例えば、入力される正弦波の振幅レベル，或いは，中心レベルによって、出力される波形のデューティ比に影響を与える。
【００２０】
そして、水晶振動子１０３にかかる信号の振幅が大きいと、その発振子に悪影響を与えるため（或いは、規格の許容範囲を超えるため）、振幅を絞って適正な発振を行わせるようになっている。
【００２１】
ところで、図１に示す発振回路を数十ＭＨｚで発振させる場合、例えば、帰還抵抗１０４は１ＭΩ程度に設定され、また、キャパシタ１０１および１０２の容量ＣａおよびＣｂは、Ｃａ，Ｃｂ＝〜２０ｐＦ程度に設定される。
【００２２】
このような数十ＭＨｚの発振周波数の発振回路では、例えば、ノードＢ（または、ノードＡ）に周波数測定器のプローブを接触させると、そのプローブの容量により、負荷容量が変化することになる。
【００２３】
その結果、例えば、発振する信号の振幅レベルや発振状況が変化して測定に影響を与えることになる。すなわち、発振周波数が高いと、キャパシタ１０１，１０２の容量Ｃａ，Ｃｂも小さくなるため、例えば、測定器（プローブ）の接触による容量変化の影響は相対的に大きくなり、信号の振幅レベルや発振領域を正しく測定することが困難になる。
【００２４】
以下、発振回路の実施例を、添付図面を参照して詳述する。図２は、第１実施例の発振回路（水晶発振回路）を示すブロック図である。図２において、参照符号１，２はキャパシタ、３は水晶発振子、４は帰還抵抗、５はダンピング抵抗、６は発振部、７はヒステリシスバッファ、そして、８は検出器を示す。
【００２５】
ここで、図２において、発振部６，ヒステリシスバッファ７および検出器８が集積回路（ＩＣ：発振回路）内部に設けられ、また、キャパシタ１，２、水晶発振子３および抵抗４，５がＩＣ外部に外付けされている。なお、帰還抵抗４は、ＩＣ内部に内蔵することもできる。
【００２６】
発振部６は、入力されたノードＡ（第２ノード）の信号を増幅してノードＢ（第１ノード），ヒステリシスバッファ７および検出器８の入力に供給する。水晶発振子３の両端は、キャパシタ１および２を介して接地（ＧＮＤ）されている。
【００２７】
すなわち、水晶発振子３の一端（入力端）は、抵抗５を介してノードＢに接続されると共に、容量Ｃｂのキャパシタ２を介して接地されている。また、水晶発振子３の他端（出力力端）は、ノードＡに接続されると共に、容量Ｃａのキャパシタ１を介して接地されている。
【００２８】
さらに、発振部６の入力は、ノードＡに接続され、また、その出力は、ノードＢに接続されている。ノードＡおよびＢ間には、抵抗５を介して水晶発振子３が接続されると共に、帰還抵抗４が接続されている。
【００２９】
ここで、ノードＡの振幅は、発振部６の貫通電流に影響を与え、また、ヒステリシスバッファ１０７は、例えば、入力される正弦波の振幅レベル或いは中心レベルによって、出力される波形のデューティ比に影響を与える。
【００３０】
検出器８は、ＩＣ内部に設けられ、発振部６の出力信号、すなわち、ノードＢの信号の振幅から発振部６の出力信号が発振（クロッキング）する範囲を検出する。
【００３１】
本実施例の発振回路は、例えば、ノードＢの信号振幅を、測定器を使用することなく、ＩＣ内部に設けた検出器８により検出し、これにより、発振領域を正しく検出して安定した発振を行う出力信号を得ることが可能になる。
【００３２】
なお、後述のように、ノードＢの信号振幅を測定する代わりに、例えば、ノードＡの信号振幅を測定（観測）し、その測定されたノードＡの信号振幅に基づいてノードＢの信号振幅を類推、或いは、制御することもできる。
【００３３】
図３は、図２に示す発振回路における検出器の一例を示す回路図であり、図３（ａ）は検出器８の一例を示し、また、図３（ｂ）はその動作を説明するためのものである。
【００３４】
図３（ａ）に示されるように、検出器８は、電源線ＶＣＣと接地ＧＮＤ間に設けられ、ｐＭＯＳトランジスタ８１〜８４およびｎＭＯＳトランジスタ８５〜８７を含む比較器、並びに、インバータ８８を有する。
【００３５】
比較器は、トランジスタ８５のゲートに供給された発振部６の出力信号（ノードＢの信号）と、トランジスタ８６のゲートに与えられた参照電圧Ｖrefとを比較し、インバータ８８を介して、出力信号ＯＵＴＺを出力する。
【００３６】
ここで、参照電圧Ｖrefは、ノード（端子）Ｃを介して外部から印加され、低電位から高電位に向けてその電圧レベルが変化するようになっている。なお、テスト信号TEST-ENZは、テスト時（信号振幅の検出時）に『高レベル（Ｈ）』になり、トランジスタ８１，８２をオフしてトランジスタ８７をオンし、比較器を活性化するようになっている。
【００３７】
図３（ｂ）に示されるように、外部から印加される参照電圧Ｖrefは、低電位から高電位に向けて変化する。すなわち、領域Ｒ１では、発振部６の出力信号の振幅レベルが参照電圧Ｖrefよりも高いため、トランジスタ８３が強くオンし、インバータ８８を介して出力される信号ＯＵＴＺは『低レベル（Ｌ）』になる。
【００３８】
また、領域Ｒ２では、発振部６の出力信号の振幅レベルが発信周波数に従って参照電圧Ｖrefを超えるため、その参照電圧Ｖrefとの大小により出力信号ＯＵＴＺが変化（クロッキング）する。
【００３９】
すなわち、領域Ｒ２において、トランジスタ８３のオンの度合いの強弱が変化し、出力信号ＯＵＴＺはノードＢの信号に対応したクロッキング出力になる。
【００４０】
さらに、領域Ｒ３では、参照電圧Ｖrefが発振部６の出力信号の振幅レベルよりも常に高くなり、トランジスタ８６は強くオンし、トランジスタ８３は弱くオンするため、インバータ８８を介して出力される信号ＯＵＴＺは『Ｈ』になる。
【００４１】
ここで、参照電圧Ｖrefは、低電位から高電位に向けて変化させずに、高電位から低電位に向けて変化させ、すなわち、図３（ｂ）における参照電圧Ｖrefの矢印が反対向きになるように変化させることもできる。
【００４２】
図４は、図２に示す発振回路における検出器の他の例を示す回路図であり、図４（ａ）は検出器８の一例を示し、また、図４（ｂ）はその動作を説明するためのものである。
【００４３】
図４（ａ）と上述した図３（ａ）との比較から明らかなように、図４の検出器８は、参照電圧Ｖrefを外部から印加するのではなく、ＩＣ内部で生成するようになっている。すなわち、図４（ａ）に示す検出器８は、図３（ａ）に示す検出器に加えて、参照電圧生成部８０を有する。
【００４４】
参照電圧生成部８０は、例えば、電源線ＶＣＣの電圧よりも高い高電位電源線ＶＰＰと接地ＧＮＤ間に設けられた複数の抵抗８２１〜８２４、および、隣接する抵抗の接続ノードに接続された複数のスイッチ８１１〜８１３を有する。
【００４５】
ここで、各スイッチ８１１〜８１３は、例えば、テストコードによりオン／オフ制御され、低電位側のスイッチ８１１から高電位側のスイッチ８１３に向かって順にオンすることで、参照電圧Ｖrefを低電位から高電位に変化させるようになっている。
【００４６】
なお、図４では、説明を簡略化するために、４つの抵抗８２１〜８２４および３つのスイッチ８１１〜８１３のみを描いているが、これらは様々に変更することができるのはいうまでもない。
【００４７】
図５は、図４に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図であり、テスト信号TEST-ENZおよび検出器８の出力信号ＯＵＴＺを受け取り、スイッチ８１１〜８１３のスイッチングを制御する信号ＳＷ１〜ＳＷ３を出力する。
【００４８】
図５に示されるように、自動処理回路（制御部）９は、カウンタ９１、パルスジェネレータ９２、複数のシフトレジスタ９３〜９５、および、ラッチ９６を有する。カウンタ９１は、検出器８（インバータ８８）の出力信号ＯＵＴＺを所定回数（例えば、６４回）カウントし、その所定回数ごとに『Ｈ』→『Ｌ』に変化する信号ＣＯＳを出力する。
【００４９】
パルスジェネレータ９２は、カウンタ９１から出力される出力信号ＣＯＳの『Ｌ』のエッジでパルス信号ＰＳを生成してラッチ９６に供給する。シフトレジスタ９３の入力は高電位電源線ＶＰＰに接続され、シフトレジスタ９４および９５と共にシフト命令ＳＣに従って、順にスイッチング制御信号ＳＷ１〜ＳＷ３を出力する。
【００５０】
ここで、シフト命令ＳＣは、カウンタ９１にも供給され、このシフト命令ＳＣの入力によりカウンタ９１はリセットされる。また、スイッチング制御信号ＳＷ１〜ＳＷ３は、ラッチ９６にも供給され、パルスジェネレータ９２からのパルス信号ＰＳによりラッチしてスイッチ８１１〜８１３のオン／オフ状態がラッチされる。
【００５１】
すなわち、例えば、ノードＢの信号振幅がクロッキング範囲で、そのクロック（発振信号）を所定回数だけカウントして出力されるパルス信号ＰＳにより、そのときのスイッチ８１１〜８１３のオン／オフ状態がラッチされて信号ＳＴ１〜ＳＴ３として出力される。
【００５２】
なお、カウンタ９１、パルスジェネレータ９２、シフトレジスタ９３〜９５およびラッチ９６には、それぞれテスト時（信号振幅の検出時）に『Ｈ』になるテスト信号TEST-ENZが供給され、信号振幅の検出時のみオンするようになっている。
【００５３】
図６は、図５に示す自動処理回路におけるラッチ９６の一例を示す回路図であり、３つのインバータ、３つのナンドゲートおよび１つのトランスファーゲートを有している。
【００５４】
なお、スイッチング制御信号ＳＷ１〜ＳＷ３に対しては、図６の回路が３つ設けられ、パルス信号ＰＳによりトランスファーゲートがオンしたタイミングでＳＷ１〜ＳＷ３のレベルを保持し、状態信号ＳＴ１〜ＳＴ３として出力するようになっている。
【００５５】
図７は、図２に示す発振回路における検出器のさらに他の例を示す回路図である。図７と上述した図４との比較から明らかなように、図７の検出器８は、高電位電源線ＶＰＰ側と接地ＧＮＤ側との両方から参照電圧Ｖrefa，Ｖrefbを変化させるようになっている。
【００５６】
すなわち、高電位電源線ＶＰＰ側に関しては、ｐＭＯＳトランジスタ８１ａ〜８４ａおよびｎＭＯＳトランジスタ８５ａ〜８７ａを含む比較器、並びに、インバータ８８ａを有する。また、接地ＧＮＤ側に関しては、ｐＭＯＳトランジスタ８１ｂ〜８４ｂおよびｎＭＯＳトランジスタ８５ｂ〜８７ｂを含む比較器、並びに、インバータ８８ｂを有する。
【００５７】
参照電圧生成部８０は、スイッチ８１１ａ〜８１３ａ，８１１ｂ〜８１３ｂ、並びに、抵抗８２１ａ〜８２４ａ，８２４ｂ〜８２１ｂを有する。すなわち、高電位電源線ＶＰＰと接地ＧＮＤとの間には、直列接続された抵抗８２１ａ〜８２４ａ、並びに、８２４ｂ〜８２１ｂが設けられている。
【００５８】
そして、スイッチ８１１ａ〜８１３ａは、ＶＰＰ側からの隣接する抵抗の接続ノードに接続され、また、スイッチ８１１ｂ〜８１３ｂは、ＧＮＤ側からの隣接する抵抗の接続ノードに接続されている。
【００５９】
図８は、図７に示す検出器により自動検出を実現する自動処理回路の一例を示すブロック図である。ここで、図８は、ＶＰＰ側から変化する参照電圧Ｖrefaを生成するスイッチ８１１ａ〜８１３ａのオン／オフを制御する信号ＳＷＨ１〜ＳＷＨ３の生成する自動処理回路９ａだけを示している。なお、初段のシフトレジスタ９３ａの入力は接地ＧＮＤされている。
【００６０】
なお、ＧＮＤ側から変化する参照電圧Ｖrefbを生成するスイッチ８１１ｂ〜８１３ｂのオン／オフを制御する信号ＳＷＬ１〜ＳＷＬ３の生成回路は、図８と同様のものを適用することができる。ただし、初段のシフトレジスタ（９３ｂ）の入力は高電位電源線ＶＰＰに接続されることになる。
【００６１】
図８に示されるように、自動処理回路９ａは、カウンタ９１ａ、複数のシフトレジスタ９３ａ〜９５ａ、ナンドゲート９７ａ、および、インバータ９８ａを有する。カウンタ９１ａは、検出器８の出力信号ＯＵＴＺを所定回数カウントし、その所定回数になったら、『Ｈ』→『Ｌ』に変化する信号ＣＯＳａを出力する。
【００６２】
ナンドゲート９７ａは、信号ＣＯＳａおよびシフト命令ＳＣを受け取って、両方の信号が『Ｈ』になると、インバータ９８ａで反転した『Ｈ』の信号を各シフトレジスタ９３ａ〜９５ａに出力する。ここで、シフトレジスタ９３ａ〜９５ａは、それぞれスイッチ８１１ａ〜８１３ａのスイッチングを制御する信号ＳＷＨ１〜ＳＷＨ３を出力する。
【００６３】
なお、インバータ９８ａの出力信号は、カウンタ９１ａにも供給され、この信号によりカウンタ９１ａはリセットされる。
【００６４】
すなわち、図８の自動処理回路９ａは、スイッチング制御信号ＳＷＨ１〜ＳＷＨ３により、参照電圧Ｖrefaの電位がＶＰＰ側から下がってくると、検出器８の出力信号ＯＵＴＺＡがクロッキング動作を始める。
【００６５】
そして、カウンタ９１ａがカウントする出力信号ＯＵＴＺＡのクロック数が所定回数（例えば、６４回）を超えると、それ以降のシフト動作が停止され、いずれかのスイッチ制御信号ＳＷＨ１〜ＳＷＨ３が確定する。
【００６６】
なお、実際には、図８の参照電圧Ｖrefaを生成するための自動処理回路９ａと共に、参照電圧Ｖrefbを生成するための自動処理回路（９ｂ）も使用するが、これら自動処理回路９ａ，９ｂは、シリアルに動作させてもよいが、パラレルに動作させることもできる。
【００６７】
すなわち、パラレル動作させた場合には、参照電圧Ｖrefaの電位をＶＰＰ側から下降させるのと同時に、参照電圧Ｖrefbの電位をＧＮＤ側から上昇させることになる。このようにパラレル動作させた場合は、シリアルに動作させる場合よりも処理時間を低減することが可能である。
【００６８】
図９は、第２実施例の発振回路を示すブロック図であり、また、図１０は、図９に示す発振回路における検出信号処理部の一例を示すブロック図である。
【００６９】
図９と前述した図２との比較から明らかなように、本第２実施例の発振回路は、図２の回路に対して検出信号処理部９０、ナンドゲート１１およびインバータ１２を追加している。そして、ヒステリシスバッファ７の出力を、発振部６が所望のレベル（振幅）でクロッキング動作を行っているときのみ出力するようになっている。
【００７０】
図１０に示されるように、検出信号処理部９０は、カウンタ９０１およびインバータ９０２を有し、カウンタ９０１は、検出器８の出力信号ＯＵＴＺを所定回数カウントすると、『Ｈ』→『Ｌ』に変化する信号を出力する。
【００７１】
このカウンタ９０１の出力信号は、インバータ９０２を介して出力され、ナンドゲート１１の一方の入力に供給される。これにより、検出器８の出力信号ＯＵＴＺを所定回数カウントして発振が安定したのを確認した後に、発振回路から出力されるクロックを内部回路に供給するようになっている。
【００７２】
なお、カウンタ９０１には、リセット信号ＲＳＴが供給され、例えば、前述した参照電圧を生成するためのスイッチを切り替えるごとにカウンタ９０１をリセットするようになっている。
【００７３】
このように、本第２実施例によれば、例えば、検出回路８の出力信号ＯＵＴＺを使用することにより、安定した発振を行う発振回路の出力クロックのみを内部回路に供給することが可能になり、また、所望の範囲外での発振の場合は、内部へのCLK供給がされないため、システムが動作しないことになり、所望の範囲を外れていることを外部出力せずに認識することができる。
【００７４】
図１１は、第３実施例の発振回路を示すブロック図であり、検出器８の出力信号ＯＵＴＺを波形成形用の２段のインバータ１３および１４を介して外部に出力するようになっている。
【００７５】
なお、本第３実施例では、ノード（或いは、専用のパッド）Ｄを介して外部に取り出した検出器８の出力信号ＯＵＴＺを使用して、例えば、ダンピング抵抗５の抵抗値を変更し、或いは、キャパシタ１または２の容量ＣａまたはＣｂを変更することもできる。
【００７６】
図１２は、第４実施例の発振回路を示すブロック図である。図１２と上述した図１１との比較から明らかなように、本第４実施例の発振回路は、インバータ１４の出力を比較部２０で処理して発振部６を制御する。なお、比較部２０には、所望振幅情報ラッチ３０の出力が供給されている。
【００７７】
ここで、検出器８は、例えば、スイッチのオン／オフ状態を示す信号群の検出値ＳＷＨ１ｄ〜ＳＷＨ８ｄ，ＳＷＬ１ｄ〜ＳＷＬ８ｄを出力する。また、所望振幅情報ラッチ３０は、所望の振幅レベルの情報（期待値）ＳＷＨ１ｅ〜ＳＷＨ８ｅ，ＳＷＬ１ｅ〜ＳＷＬ８ｅを保持し、比較部２０に対して出力する。
【００７８】
すなわち、本第４実施例の発振回路は、検出器８（インバータ１４）の出力と所望振幅情報ラッチ３０の出力を比較器２０で比較して、発振部６の駆動能力（トランジスタサイズ）をフィードバック制御するようになっている。なお、所望振幅情報ラッチ３０に保持されるスイッチ情報（期待値）は、例えば、内部のヒューズにより設定され、或いは、メモリに書き込まれる。
【００７９】
図１３は、図１２に示す発振回路における比較部の一例を説明するための図であり、図１３（ａ）は、比較部２０を示すブロック図であり、また、図１３（ｂ）は、図１３（ａ）に示す比較部２０の動作の真理値表を示す図である。
【００８０】
図１３（ａ）に示されるように、比較部２０は、排他的論理和（Ｅ−ＯＲ）回路２１１Ｈ〜２１８Ｈおよび２１１Ｌ〜２１８Ｌ、一致確認回路２２、不一致パルス生成回路２３、カウンタ２４、並びに、デコード回路２５を有する。
【００８１】
なお、ここでは、Ｈ側の期待値とＬ側の期待値の両方の一致を確認している例を示しているが、Ｈ側のみ、或いは、Ｌ側のみとそれぞれで一致確認させて選択信号（デコード信号）ＳＥＬＨ１〜３やＳＥＬＬ１〜３を個別に生成させることも可能であることはいうまでもない。
【００８２】
ここで、前述した図７では、検出器８がＶＰＰおよびＧＮＤ側からそれぞれ３つのスイッチ８１１ａ〜８１３ａおよび８１１ｂ〜８１３ｂを有しているが、図１３（ａ）では、ＶＰＰおよびＧＮＤ側からそれぞれ８つのスイッチが設けられている。
【００８３】
また、図１４は、図１２に示す発振回路における発振部の一例を示す回路図である。図１４に示されるように、発振部６は、ｐＭＯＳトランジスタ６１１，６１２、６２１，６２２，６３１，６３２、および、ｎＭＯＳトランジスタ６１３，６１４、６２３，６２４，６３３，６３４を有する。
【００８４】
ここで、トランジスタ６２２，６２３のサイズ（ゲート幅Ｗ）は、トランジスタ６１２，６１３のサイズの２倍とされ、また、トランジスタ６３２，６３３のサイズは、トランジスタ６１２，６１３のサイズの４倍とされている。すなわち、インバータ６１２，６１３：６２２，６２３：６３２，６３３の駆動能力は、１：２：４になっている。
【００８５】
まず、発振部６の駆動能力（トランジスタサイズ）を最大に設定する。すなわち、図１４における選択信号ＳＥＬＨ１，ＳＥＬＨ２，ＳＥＬＨ３を全て『Ｌ』にすると共に、選択信号ＳＥＬＬ１，ＳＥＬＬ２，ＳＥＬＬ３を全て『Ｈ』として、全てのインバータ６１２，６１３、６２２，６２３、６３２，６３３を活性化する。
【００８６】
この状態から、前述した図７と同様に、順にスイッチ位置をずらす。そして、クロッキングしたときに検出されたスイッチ位置情報（検出値：制御コード）ＳＷＨ１ｄ〜ＳＷＨ８ｄと所望の位置（期待値）ＳＷＨ１ｅ〜ＳＷＨ８ｅとが比較される。
【００８７】
すなわち、各Ｅ−ＯＲ回路２１１Ｈ〜２１８Ｈは、参照電圧Ｖrefaを生成するためのスイッチ制御信号の検出値ＳＷＨ１ｄ〜ＳＷＨ８ｄ、および、対応する期待値ＳＷＨ１ｅ〜ＳＷＨ８ｅを受け取って、それらの排他的論理和を一致確認回路２２に出力する。
【００８８】
同様に、各Ｅ−ＯＲ回路２１１Ｌ〜２１８Ｌは、参照電圧Ｖrefbを生成するためのスイッチ制御信号の検出値ＳＷＬ１ｄ〜ＳＷＬ８ｄ、および、対応する期待値ＳＷＬ１ｅ〜ＳＷＬ８ｅを受け取って、それらの排他的論理和を一致確認回路２２に出力する。
【００８９】
一致確認回路２２により、不一致であるとされた場合、不一致パルス生成回路２３は不一致パルスＰdaをカウンタ２４に出力する。この不一致パルスＰdaは、カウンタ２４でカウントされ、デコード回路２５は、そのカウント値（パルス数）に応じた選択信号ＳＥＬＨ１〜ＳＥＬＨ３，ＳＥＬＬ１〜ＳＥＬＬ３を出力する。
【００９０】
具体的に、図１３（ｂ）に示されるように、まず、カウンタ２４の出力（パルス数）は０で、選択信号ＳＥＬＨ１〜ＳＥＬＨ３は『Ｌ』で、ＳＥＬＬ１〜ＳＥＬＬ３は『Ｈ』になって、全てのインバータは活性化される。
【００９１】
すなわち、図１４におけるトランジスタ６１１，６１４、６２１，６２４、６３１，６３４がオンして、インバータ６１２，６１３、６２２，６２３、６３２，６３３が活性化して大きな増幅率（駆動能力）を得る。
【００９２】
次に、パルス数が１になると、選択信号ＳＥＬＨ１のみが『Ｌ』から『Ｈ』になると共に、ＳＥＬＬ１のみが『Ｈ』から『Ｌ』になり、インバータ６１２，６１３だけがオフして増幅率が低下する。
【００９３】
さらに、パルス数が２になると、選択信号ＳＥＬＨ２のみが『Ｌ』から『Ｈ』になると共に、ＳＥＬＬ２のみが『Ｈ』から『Ｌ』になり、インバータ６２２，６２３だけがオフしてさらに増幅率が低下する。
【００９４】
そして、パルス数が４になると、選択信号ＳＥＬＨ３のみが『Ｌ』から『Ｈ』になると共に、ＳＥＬＬ３のみが『Ｈ』から『Ｌ』になり、インバータ６３２，６３３だけがオフしてさらに増幅率が低下する。
【００９５】
このようにして、トランジスタサイズが異なる（１：２：４）インバータ６１２，６１３、６２２，６２３、６３２，６３３を選択信号ＳＥＬＨ１，ＳＥＬＬ１、ＳＥＬＨ２，ＳＥＬＬ２、ＳＥＬＨ３，ＳＥＬＬ３で制御して増幅率を順に低下させる。
【００９６】
以上の処理を、スイッチ位置の検出値ＳＷＨ１ｄ〜ＳＷＨ８ｄと期待値ＳＷＨ１ｅ〜ＳＷＨ８ｅとが一致するまで順に行う。
【００９７】
すなわち、検出値と期待値が一致するまで、トランジスタサイズが異なるインバータ６１２，６１３、６２２，６２３、６３２，６３３を選択信号ＳＥＬＨ１，ＳＥＬＬ１、ＳＥＬＨ２，ＳＥＬＬ２、ＳＥＬＨ３，ＳＥＬＬ３で制御して増幅率を順に低下させる。
【００９８】
これにより、発振部６の駆動能力（増幅率）をフィードバック制御して、例えば、ノードＡの信号電圧（振幅）を所望のレベルに設定することが可能になる。
【００９９】
図１５は、第５実施例の発振回路を示すブロック図であり、また、図１６は、図１５に示す発振回路における検出器の一例を説明するための図であり、さらに、図１７は、図１６に示す検出器におけるカウンタの一例を説明するための図である。
【０１００】
また、図１８は、図１７に示すカウンタにおけるカウント部の一例を示す回路図である。ここで、本第５実施例の発振回路も、上述した第４実施例の発振回路と同様に、検出器８の出力結果により発振部６をフィードバック制御するものである。
【０１０１】
まず、図１５に示されるように、本第５実施例の発振回路は、検出器８の出力を２段のインバータ１３，１４を介して出力し、選択信号ＳＥＬＨ１〜３およびＳＥＬＬ１〜３により発振部６の駆動能力を制御する。
【０１０２】
図１６に示されるように、検出器８は、出力信号ＯＵＴＺＡを受け取って選択信号ＳＥＬＨ１〜３を生成する第１制御部７０Ｈ、および、出力信号ＯＵＴＺＢを受け取って選択信号ＳＥＬＬ１〜３を生成する第２制御部７０Ｌを有する。
【０１０３】
第１制御部７０Ｈは、カウンタ７１Ｈ，７３Ｈ、遅延部７２Ｈおよびデコーダ７４Ｈを有し、同様に、第２制御部７０Ｌは、カウンタ７１Ｌ，７３Ｌ、遅延部７２Ｌおよびデコーダ７４Ｌを有する。
【０１０４】
カウンタ７１Ｈは、信号ＯＵＴＺＡを所定回数カウントすると、『Ｈ』から『Ｌ』に変化する信号ＣＯＳＨを出力し、さらに、カウンタ７３Ｈは、その信号ＣＯＳＨの『Ｌ』をカウントし、デコ−ダ７４Ｈを介して選択信号ＳＥＬＨ１〜３を出力する。
【０１０５】
同様に、カウンタ７１Ｌは、信号ＯＵＴＺＢを所定回数カウントすると、『Ｈ』から『Ｌ』に変化する信号ＣＯＳＬを出力し、さらに、カウンタ７３Ｌは、その信号ＣＯＳＬの『Ｌ』をカウントし、デコ−ダ７４Ｌを介して選択信号ＳＥＬＬ１〜３を出力する。
【０１０６】
これにより、信号ＯＵＴＺＡ（ＯＵＴＺＢ）を所定回数カウントしてクロッキングが安定したのを確認してから、選択信号ＳＥＬＨ１〜３（ＳＥＬＬ１〜３）を出力することができる。
【０１０７】
ここで、カウンタ７１Ｈは、遅延部７２Ｈにより、信号ＣＯＳＨが『Ｌ』に変化して或る遅延時間を経過した後、リセットされる。同様に、カウンタ７１Ｌは、遅延部７２Ｌにより、信号ＣＯＳＬが『Ｌ』に変化して或る遅延時間を経過した後、リセットされる。
【０１０８】
また、カウンタ７１Ｈ，７３Ｈおよび７１Ｌ，７３Ｌには、自動活性化信号Auto-ENZが供給され、それらの動作を制御するようになっている。なお、デコーダ７４Ｈからの選択信号ＳＥＬＨ１〜３およびデコーダ７４Ｌからの選択信号ＳＥＬＬ１〜３は、２段のインバータ１３，１４により波形整形され、発振部６に供給される。
【０１０９】
図１７（ａ）に示されるように、カウンタ７１（７１Ｈ，７１Ｌ）は、縦列接続された３段のカウンタユニット７１１〜７１３を有する。なお、各カウンタユニット７１１〜７１３には、自動活性化信号Auto-ENZが供給され、それらの動作を制御するようになっている。
【０１１０】
図１７（ａ）のカウンタ７１におけるカウンタユニット７１１〜７１３の出力（１）〜（３）のレベルは、自動活性化信号Auto-ENZ（ＥＮＺ）とクロッキング信号（信号）のレベルに従って、図１７（ｂ）のように変化する。すなわち、選択信号ＳＥＬ１〜ＳＥＬ３（ＳＥＬＨ１〜３，ＳＥＬＬ１〜３）を順に変化させることができるようになっている。
【０１１１】
図１８に示されるように、各カウンタユニット７１１（７１２，７１３）は、ナンドゲート５１，５２、インバータ５３〜５６、トランスファーゲート５７，５８およびノアゲート５９を有する。
【０１１２】
なお、図１８に示すカウンタユニット７１１は単なる例であり、様々な回路を適用することができるのはいうまでもない。なお、発振部６は、前述した図１４の回路をそのまま適用することができ、また、選択信号ＳＥＬＨ１〜３およびＳＥＬＬ１〜３のレベルは、前述した図１３（ｂ）と同様に設定することができる。
【０１１３】
図１９は、第６実施例の発振回路を示すブロック図であり、また、図２０は、図１９に示す発振回路における検出器の一例を説明するための図である。
【０１１４】
上述した各実施例では、例えば、検出器８により、ノードＢにおける信号の振幅を全ての範囲に渡って検出していたが、本第６実施例では、信号振幅の半分のみ検出するようになっている。
【０１１５】
すなわち、発振している信号の振幅は、通常、中間レベルに対して対称になっている。具体的に、例えば、ノードＢの信号が、ＶＣＣ（３．３Ｖ）とＶＳＳ（ＧＮＤ：０Ｖ）との間で発振しているとき、その信号振幅の変化は、中間レベル（１．６５Ｖ）よりも高電位側と低電位側で同じように変化する。
【０１１６】
そこで、本第６実施例では、ノードＢの信号を接地ＧＮＤ側から上昇させる参照電圧Ｖref（Ｖrefb）のみを使用して検出する。
【０１１７】
すなわち、図１９および図２０と、前述した図２および図４との比較から明らかなように、本第６実施例の発振回路では、参照電圧ＶrefをＧＮＤからＶＣＣ／２（１．６５Ｖ）程度まで変化させてノードＢの信号との比較を行う。
【０１１８】
ここで、図２０（ａ）におけるスイッチ８１３がオンしたときの参照電圧Ｖrefは、ＶＣＣ／２程度でよいため、例えば、高電位電源線ＶＰＰとしてより低い電圧（ＶＰＰ’）とするか、或いは、抵抗８２４の抵抗値を大きくすることで対処することが可能である。
【０１１９】
なお、図２０（ｂ）における領域Ｒ３の変化を知りたい場合には、ＧＮＧからＶＣＣ／２までの変化を領域Ｒ１，Ｒ２として検出し、ＶＣＣ／２よりも振幅電圧が高くなる領域Ｒ２，Ｒ３を振幅の変化が対称なものとして求めることになる。
【０１２０】
図２１は、第７実施例の発振回路を示すブロック図である。図２１（ａ）に示されるように、本第７実施例の一例の発振回路は、スイッチード３１，３２により、１つの検出器８を切り換えて，例えば、ノードＡまたはＢにおける信号の振幅レベルを検出するようになっている。
【０１２１】
これは、例えば、その発振回路の特性や動作状態等により、ノードＡまたはＢのうちで検出，或いは，処理し易い方のノードの信号を選択することができる。
【０１２２】
或いは、図２１（ｂ）に示されるように、本第７実施例の他の例の発振回路は、例えば、２つの検出器８ａおよび８ｂにより、ノードＡおよびＢにおける信号の振幅レベルを両方とも検出するようになっている。
【０１２３】
なお、検出されたノードＡおよびＢにおける信号の振幅レベルは、例えば、その発振回路の特性や動作状態等による好ましい一方を使用するか、或いは、両方の信号の振幅レベルを処理して検出（測定）精度を向上させることも可能である。
【０１２４】
さらに、複数の検出器により振幅レベルを検出する信号は、ノードＡおよびＢの信号に限定されるものではなく、例えば、水晶発振子３に供給される信号に関連したノードにおける信号であってもよく、また、検出器の数も２つに制限されるものでもない。
【０１２５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
発振子に第１発振信号を供給する第１ノードと、
該発振子から第２発振信号を受け取る第２ノードと、
前記第２発振信号を増幅し、前記第１発振信号を生成する発振部と、
前記第１発振信号の振幅レベルを検出するために、観測ノードにおける観測信号の振幅レベルを検出する検出器と、を有することを特徴とする発振回路。
【０１２６】
（付記２）
付記１に記載の発振回路において、
前記検出器は、前記観測信号の電圧を参照電圧と比較する比較器を有し、
前記参照電圧を変化させて、前記第１発振信号が発振するときの前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【０１２７】
（付記３）
付記２に記載の発振回路において、
前記参照電圧は、第１電圧から該第１電圧よりも高い第２電圧に向けて変化することを特徴とする発振回路。
【０１２８】
（付記４）
付記２に記載の発振回路において、
前記参照電圧は、第２電圧から該第２電圧よりも低い第１電圧に向けて変化することを特徴とする発振回路。
【０１２９】
（付記５）
付記１に記載の発振回路において、
前記検出器は、
前記観測信号の電圧を、第１電圧から該第１電圧よりも高い第２電圧に向けて変化する第１参照電圧と比較する第１比較器と、
前記観測信号の電圧を、第２電圧から該第２電圧よりも低い前記第１電圧に向けて変化する第２参照電圧と比較する第２比較器と、を有し、
前記第１および第２参照電圧を同時に変化させて、前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【０１３０】
（付記６）
付記５に記載の発振回路において、
前記第１参照電圧は、前記第１電圧から、該第１電圧と前記第２電圧のほぼ中間の第３電圧まで変化し、
前記第２参照電圧は、前記第２電圧から前記第３電圧まで変化することを特徴とする発振回路。
【０１３１】
（付記７）
付記２〜６のいずれか１項に記載の発振回路において、
前記参照電圧は、外部から供給されることを特徴とする発振回路。
【０１３２】
（付記８）
付記２〜６のいずれか１項に記載の発振回路において、さらに、
前記参照電圧を生成する参照電圧生成部を有することを特徴とする発振回路。
【０１３３】
（付記９）
付記２〜８のいずれか１項に記載の発振回路において、
前記第１発振信号の振幅レベルを、前記比較器の出力信号がクロッキングする領域により検出することを特徴とする発振回路。
【０１３４】
（付記１０）
付記９に記載の発振回路において、
前記比較器の出力信号を、そのまま外部に出力することを特徴とする発振回路。
【０１３５】
（付記１１）
付記９に記載の発振回路において、さらに、
前記比較器の出力信号をカウントするカウンタを有し、該カウンタにより前記比較器の出力信号を所定回数カウントして該発振回路からのクロックを出力することを特徴とする発振回路。
【０１３６】
（付記１２）
付記８に記載の発振回路において、さらに、
前記比較器の出力信号に応じて生成されて前記参照電圧部に供給される制御コードに従って、前記発振部の駆動能力を制御する制御部を有することを特徴とする発振回路。
【０１３７】
（付記１３）
付記１２に記載の発振回路において、さらに、
前記比較器の出力信号をカウントするカウンタを有し、
前記制御部は、前記カウンタにより前記比較器の出力信号を所定回数カウントして前記制御コードを生成し、該制御コードにより前記発振部の駆動能力を制御することを特徴とする発振回路。
【０１３８】
（付記１４）
付記１２または１３に記載の発振回路において、
前記発振部は、駆動能力の異なる複数のインバータを有し、前記制御部の出力に応じて該複数のインバータを選択して前記観測信号の振幅レベルを所定の大きさに制御することを特徴とする発振回路。
【０１３９】
（付記１５）
付記１〜１４のいずれか１項に記載の発振回路において、さらに、
異なる複数の観測ノードにおける観測信号を選択して前記検出器に供給するセレクタを有することを特徴とする発振回路。
【０１４０】
（付記１６）
付記１〜１４のいずれか１項に記載の発振回路において、
前記検出器は、複数設けられ、該各検出器は、それぞれ異なる観測ノードにおける観測信号の振幅レベルを検出することを特徴とする発振回路。
【０１４１】
（付記１７）
付記１〜１６のいずれか１項に記載の発振回路において、
前記観測信号は、前記第１発振信号または前記第２発振信号であることを特徴とする発振回路。
【０１４２】
（付記１８）
付記１〜１７のいずれか１項に記載の発振回路において、さらに、
前記第１発振信号を受け取ってクロックを生成するヒステリシスバッファを有することを特徴とする発振回路。
【０１４３】
（付記１９）
付記１〜１８のいずれか１項に記載の発振回路は、集積回路であり、
前記発振子は、前記集積回路の外部に設けられ、一端が前記第１ノードにダンピング抵抗を介して接続されると共に他端が第２ノードに接続された水晶発振子であることを特徴とする水晶発振回路。
【０１４４】
（付記２０）
付記１９に記載の水晶発振回路において、さらに、
前記第１ノードと前記第２ノード間に接続された帰還抵抗と、
前記水晶発振子の両端と接地間にそれぞれ設けられた第１および第２容量と、を有することを特徴とする水晶発振回路。
【符号の説明】
【０１４５】
１，２，１０１，１０２ キャパシタ
３，１０３ 水晶発振子
４，１０４ 帰還抵抗
５，１０５ ダンピング抵抗
６，１０６ 発振部
７，１０７ ヒステリシスバッファ
８ 検出器
９ 自動処理回路（制御部）
２０ 比較部
３０ 所望振幅情報ラッチ部
７０Ｈ 第１制御部
７０Ｌ 第２制御部
８０ 参照電圧生成部
９０ 検出信号処理部
【特許請求の範囲】
【請求項１】
発振子に第１発振信号を供給する第１ノードと、
該発振子から第２発振信号を受け取る第２ノードと、
前記第２発振信号を増幅し、前記第１発振信号を生成する発振部と、
前記第１発振信号の振幅レベルを検出するために、観測ノードにおける観測信号の振幅レベルを検出する検出器と、を有することを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路において、
前記検出器は、前記観測信号の電圧を参照電圧と比較する比較器を有し、
前記参照電圧を変化させて、前記第１発振信号が発振するときの前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【請求項３】
請求項１に記載の発振回路において、
前記検出器は、
前記観測信号の電圧を、第１電圧から該第１電圧よりも高い第２電圧に向けて変化する第１参照電圧と比較する第１比較器と、
前記観測信号の電圧を、第２電圧から該第２電圧よりも低い前記第１電圧に向けて変化する第２参照電圧と比較する第２比較器と、を有し、
前記第１および第２参照電圧を同時に変化させて、前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【請求項４】
請求項２または３に記載の発振回路において、さらに、
前記参照電圧を生成する参照電圧生成部を有することを特徴とする発振回路。
【請求項５】
請求項４に記載の発振回路において、さらに、
前記比較器の出力信号に応じて生成されて前記参照電圧部に供給される制御コードに従って、前記発振部の駆動能力を制御する制御部を有することを特徴とする発振回路。
【請求項６】
請求項５に記載の発振回路において、さらに、
前記比較器の出力信号をカウントするカウンタを有し、
前記制御部は、前記カウンタにより前記比較器の出力信号を所定回数カウントして前記制御コードを生成し、該制御コードにより前記発振部の駆動能力を制御することを特徴とする発振回路。
【請求項７】
請求項１〜６のいずれか１項に記載の発振回路において、
前記観測信号は、前記第１発振信号または前記第２発振信号であることを特徴とする発振回路。
【請求項８】
請求項１〜７のいずれか１項に記載の発振回路は、集積回路であり、
前記発振子は、前記集積回路の外部に設けられ、一端が前記第１ノードにダンピング抵抗を介して接続されると共に他端が第２ノードに接続された水晶発振子であることを特徴とする水晶発振回路。
【請求項１】
発振子に第１発振信号を供給する第１ノードと、
該発振子から第２発振信号を受け取る第２ノードと、
前記第２発振信号を増幅し、前記第１発振信号を生成する発振部と、
前記第１発振信号の振幅レベルを検出するために、観測ノードにおける観測信号の振幅レベルを検出する検出器と、を有することを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路において、
前記検出器は、前記観測信号の電圧を参照電圧と比較する比較器を有し、
前記参照電圧を変化させて、前記第１発振信号が発振するときの前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【請求項３】
請求項１に記載の発振回路において、
前記検出器は、
前記観測信号の電圧を、第１電圧から該第１電圧よりも高い第２電圧に向けて変化する第１参照電圧と比較する第１比較器と、
前記観測信号の電圧を、第２電圧から該第２電圧よりも低い前記第１電圧に向けて変化する第２参照電圧と比較する第２比較器と、を有し、
前記第１および第２参照電圧を同時に変化させて、前記観測信号の振幅レベルを検出することを特徴とする発振回路。
【請求項４】
請求項２または３に記載の発振回路において、さらに、
前記参照電圧を生成する参照電圧生成部を有することを特徴とする発振回路。
【請求項５】
請求項４に記載の発振回路において、さらに、
前記比較器の出力信号に応じて生成されて前記参照電圧部に供給される制御コードに従って、前記発振部の駆動能力を制御する制御部を有することを特徴とする発振回路。
【請求項６】
請求項５に記載の発振回路において、さらに、
前記比較器の出力信号をカウントするカウンタを有し、
前記制御部は、前記カウンタにより前記比較器の出力信号を所定回数カウントして前記制御コードを生成し、該制御コードにより前記発振部の駆動能力を制御することを特徴とする発振回路。
【請求項７】
請求項１〜６のいずれか１項に記載の発振回路において、
前記観測信号は、前記第１発振信号または前記第２発振信号であることを特徴とする発振回路。
【請求項８】
請求項１〜７のいずれか１項に記載の発振回路は、集積回路であり、
前記発振子は、前記集積回路の外部に設けられ、一端が前記第１ノードにダンピング抵抗を介して接続されると共に他端が第２ノードに接続された水晶発振子であることを特徴とする水晶発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１２００１３（Ｐ２０１２−１２００１３Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６９０６０（Ｐ２０１０−２６９０６０）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月２日（２０１０．１２．２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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