積層単一チップ構造を備えた無線受信機
全地球測位システム（ＧＰＳ）又はその他の無線周波数（ＲＦ）を適用した装置に使用するのに好適なモノリシック無線受信機（１００）は、ミックスモード集積回路と積層メモリ装置とを含んでいる。ミックスモード集積回路は、共通のダイ上にデジタル部（１０４）とアナログ部（１０６）とを備えている。アナログ部はＲＦ受信回路を実装し、デジタル部はＲＦ受信機と通信する信号処理装置を含んでいる。メモリ装置は集積回路と適切に通信して、信号処理装置のための電子的な指令及びデータを記憶する。モノリシック受信機は、位置検出や他のＲＦ機能を提供すべく、カメラ、携帯情報端末（ＰＤＡ）、携帯電話等に簡単に組み付けることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には全地球測位システム（ＧＰＳ）のような無線システムに関連し、特には積層単一チップ構造を備えた無線受信機に関する。
【背景技術】
【０００２】
携帯電話、携帯情報端末（ＰＤＡ）、カメラ、双方向ページャなどの携帯電子機器がますます広まるにつれて、製造業者はそのような製品に新しい機能を付け加え続けている。特に、携帯電子機器は地理的な移動性に優れているため、カスタマイズされた地図サービス、カスタマイズされた道案内サービス、緊急時位置確認サービスなど、多くの一般的な持ち運び装置では以前は利用できなかった「位置情報」機能を、顧客は現在求めている。
【０００３】
全地球測位システム（ＧＰＳ）は、位置追跡など位置情報サービスを提供するために近年広く利用されている。米国国防総省によって運営されているＧＰＳシステムは、現在静止軌道上に配置された２４機の人工衛星を使い、地上で受信できるように常に時刻及び位置の情報を送信している。複数の衛星から送られてくる時刻及び位置の情報を総合して、ＧＰＳ受信機は地球の表面における的確な位置を正確に求めることができる。ＧＰＳ受信機は、イリノイ州シャウムブルグのモトローラ社を含む複数の業者が供給している。
【発明の開示】
【０００４】
様々なタイプのＧＰＳ構成部品やＧＰＳを可能にする装置を現在使うことができるが、複雑さ、大きさ、費用、及び多くのＧＰＳ受信機が内在するその他の制限のために、これらの部品や装置の多くは実際には携帯電話やＰＤＡ等に埋め込むことが比較的難しい。従って、多くの電話、ＰＤＡ、及びその他の携帯装置では、位置情報機能は現在のところ提供されていない。そのため、単一の小型チップ或いは携帯装置で使用するのに適したその他の部品に実装できるＧＰＳ受信機を開発することが望ましい。それに加えて、最小の技術的なリスク、製品化に要する時間及び設計費用で、携帯製品に搭載することのできる無線受信機を開発することが望ましい。更に、空間と電力消費量に関して効率のよい無線受信機を開発することが望ましい。また更に、本発明の他の望ましい機能や特徴は、添付した図面及び発明の背景とともに、以下の発明の詳細な説明や添付した請求の範囲から明らかになるであろう。
【発明を実施するための最良の形態】
【０００５】
本発明を、図面を参照して以下に説明する。同じ符号は同じ要素を示す。
以下の本発明の詳細な説明は単なる例示であり、本発明あるいは本発明の適用や利用を制限することを意図しない。更に、前述した発明の背景での説明や以下に記載される図面の詳細な説明によって制限されることも意図してない。
【０００６】
本発明における種々の例示した実施形態に従い、無線受信機（或いは送信機やトランシーバ等）は、単一のマイクロチップやその他の部品内に設けられる。内蔵型の受信機は外部処理装置や受信回路等に依存しないため、このような受信機は、電話、ＰＤＡ、カメラ等の携帯製品に容易に搭載することができる。ＧＰＳ受信機の場合、例えば、単一チップ受信機は、携帯装置が位置情報を容易に得ることができるようにし、それによって、その装置のための新規の位置情報機能を実現可能にする。位置情報機能の可能性としては、写真に時刻及び位置のスタンプを入れるカメラや、地図及びリアルタイムナビゲーションを提供するＰＤＡや、装置の位置情報に基づき友人、家族、近所のレストランや店、他の興味ある地点等の位置確認ができるＥ−９１１準拠の携帯電話等がある。他の位置情報サービスとして、対象物の空間における位置を判定し、オプションでその位置を中央サーバや他の受信機に送ることができる、製品ラベリングアプリケーションがある。
【０００７】
ここで用いられているように、「無線装置」という用語は、送信機、受信機、トランシーバ、或いは無線周波数（ＲＦ）信号を送信、受信及び／又は処理することができるその他の装置の何れをも包含することを意図している。ここでの議論では説明を容易にするため「受信機」を使うが、送信機、受信機、トランシーバ、及び／又はその他の無線装置の様々なタイプのものが同様に機能し得る、あるいは同様の回路や部品を含み得ることが理解できるであろう。
【０００８】
本発明の様々な実施形態において、モノリシック無線受信機は、共通のダイ上にアナログ及びデジタルの両回路をサポートするミックスモード(mixed-mode)集積回路を適切に含んでいる。ダイは、共通のダイのデジタル部に実装された処理装置が利用する指令及び／又はデータを記憶するメモリ装置（例えば、スタティックあるいはダイナミック・ランダム・アクセス・メモリ（ＲＡＭ）や、フラッシュメモリ等）と共に積層配置することが可能である。このようにして、ＧＰＳ及び／又は他の無線システムに好適な「チップ上の受信機」を形成するために、ダイ及びメモリは共通のチップ又は他のパッケージ内に設けられることができる。
【０００９】
図１では、積層構造を有する受信機１００は、基板１１０上で互いに重なり合うミックスモードダイ(mixed-mode die)１０２とメモリ１０８とを備えている。ダイ１０２は、受信機１００における信号の受信及び処理機能を実行するデジタル部１０４及びナログ部１０６を有している。メモリ１０８はデータや、ダイ１０２のデジタル部１０４に設けられる１つ以上の処理装置によって実行される命令を保存する。アナログ部１０６及びデジタル部１０４は、一般的な集積回路（ＩＣ）パッケージング技術を利用してメモリ１０８と積層化することのできるダイを共有しているので、受信機１００全体を単一の部品やパッケージに容易に収めることができる。ダイ１０２及びメモリ１０８の積層構造は、電話、ＰＤＡ、あるいはカメラ等に容易に組み込むことのできる新規な集積ＲＦ受信機を形成すべく、メモリスタック及び他の集積回路の製造に一般的に使用される組み立て及びパッケージング技術を適切に利用する。
【００１０】
基板１１０はダイ１０２及び／又はメモリ１０８を機械的に支持することができる基盤部材である。基板１１０は、プラスチック、セラミック、金属又は他の一般的な材料からなる各種の回路基板やパッケージ基板等であればよい。基板１１０は適当な数のアドレスピン又はボール１１８を備え、それらは受信機１００に対する外部インターフェイスを提供している。一実施形態では、基板１１０は、０．８mmのボール中心間距離を有する６４ピン７×７ｍｍのＢＧＡパッケージ等の一般的なボールグリッドアレー(ball grid array)（ＢＧＡ）基板であるが、別のサイズやタイプの基板又はチップ構造（例えば、「フリップチップ」、マルチチップモジュール（ＭＣＭ）、チップオンボード（ＣＯＢ）等）が多彩な異なる実施形態として使用することができる。更に異なる実施形態では、ダイ１０２上のインターフェイス機能によって、ダイ１０２に大きな変更を加えることなく、異なる大きさの基板１１０上に受信機１００の異なるモデルを形成することが可能になる。受信機１００の製品版は６４ピンの基板上に設けることができるが、例えば、類似のダイ１０２を用いた開発版は、プログラミング及び／又はテストの間において追加の機能を与えるべく、１２１ピンのＢＧＡパッケージ（または別の基板）上に設けることができる。ダイ１０２のインターフェイス機能に関する更なる詳細について、以下に記載する。
【００１１】
ダイ１０２は集積回路、チップ、ウエハー等、デジタル及びアナログ機能を搭載した任意のものである。以下により詳しく説明するが、ダイ１０２のデジタル部１０４及びアナログ部１０６は、シングルチップ上のＲＦ受信機として機能するよう適切に相互に作用する。ダイ１０２はシリコン、ガリウムヒ化物又は一般的なＩＣ製造技術を使ったその他の同様の材料等の適切な半導体材料から形成することができる。一実施形態では、ダイ１０２は、ニューヨーク州アーモンクのＩＢＭコーポレーションから得られる０．２５ミクロンのＳｉＧｅ ＢｉＣＭＯＳ技術で設計されている。アナログ部１０６とデジタル部１０４とを実装及び分離する様々な技術が、図２〜図６で説明される。
【００１２】
メモリ１０８は、ダイ１０２上の部品によって使用されるデータ及び／又は命令を格納することのできる、任意のスタティック、ダイナミック、フラッシュ、又は他のデジタルメモリである。例示した実施形態では、メモリ１０８はサムソンコーポレイション、ミクロンインコーポレイテッドや、その他の製造業者から提供されるダイ露出型(bare-die)スタティックランダムアクセスメモリ（ＳＲＡＭ）であるが、別のタイプのメモリ１０８も別の実施形態において利用することができる。メモリ１０８が保存できるデジタル情報量は任意でよいが、一実施形態では、メモリ１０８はサムソンコーポレイションから提供されるダイ露出型の２５６キロバイトのＳＲＡＭである。メモリ１０８をダイ１０２に重ねることにより、受信機パッケージの全体の大きさは大幅に縮小でき、その結果設置面積が小さくなり、携帯装置への組み込みが容易になる。
【００１３】
ダイ１０２とメモリ１０８とは互いに接続され、且つ／又は基板１１０に適当な技術を使って接続されている。様々な部品が接続線(bond wires)１１６，１１２，１１４によって直接繋げられており、例えば受信機１００の様々な部品間における電力の伝達及び信号の通信が可能となる。接続線１１２，１１４，１１６は、電気的又は光学的な導体（例えば、銅、アルミニウム、金、銀、ガラス等）によって形成することができ、一般的なダイボンディング技術を使って、ダイ１０２、メモリ１０８及び／又は基板１１０と結合することができる。
【００１４】
別の実施形態では、図１で示された様々な部品は別の方法で結合又は接続されることもできる。メモリ１０８は、例えばダイ１０２のデジタル部１０４、すなわち、受信機１００の別の場所に装備することも可能である。更に別の実施形態では、ダイ１０２とメモリ１０８とは、基板１１０上のパッケージピン１１８を介して電気的に接続されている。更に、別の部品をダイ１０２及び／又はメモリ１０８に重ねることもできる。そのような実施形態として、マルチメモリ(multiple memories)（例えばＳＲＡＭ及びフラッシュメモリ）、マルチダイ(multiple dies)（例えばＧＰＳ受信機を備えた第１ダイ及びブルートゥース又は他のＲＦ装置を備えた第２ダイ）、又は必要に応じて、他の部品（例えば弾性表面波（ＳＡＷ）フィルタ等のフィルタ、水晶発振子及び／又は類似のもの）をあげることができる。
【００１５】
動作時には、受信機１００は適切な周波数に同調したアンテナ（図２に示した）で無線周波数（ＲＦ）信号を適切に受信する。例示した実施形態では、受信機１００は約１５７５．４２ＭＨｚのＬ１ ＧＰＳ周波数に同調させたＧＰＳ受信機であるが、別の実施形態は、Ｌ２ ＧＰＳ（１２２７．６ＭＨｚ）、ブルートゥース、Ｗｉ−Ｆｉ、無線電話又は他のＲＦ周波数に同調させることができ、又は複数の信号周波数に反応させることができる。アンテナで受信した信号は、ダイ１０２にあるアナログ部１０６のＲＦ受信回路に供給され、同信号は、搬送周波数から、中間周波数（ＩＦ）での抽出信号データに復調される。復調されたＩＦ信号はダイ１０２にあるデジタル部１０４における信号捕捉モジュール(signal acquisition module)（例えばＧＰＳ捕捉モジュール（ＧＡＭ））へ供給されて、更に同信号からＧＰＳ又は他の適切な情報が抽出される。抽出された情報はマイクロ処理装置、コントローラー、又はデジタル部１０４に設けられる他の処理装置で更に処理されて、外部の装置（例えば、ＰＤＡ、電話、カメラ）へ信号ピン１１８を通じて適切な出力情報として供給されてもよい。デジタル部１０４のＲＦ捕捉モジュール(RF acquisition module)、デジタル処理装置及び／又は他の部品によって処理されるデジタル命令及び／又はデジタルデータは、以下でより詳しく説明するように、メモリ１１０に保存することができる。
【００１６】
ここで図２を参照すると、例示した受信機２００は、システムバス２０７を通じて互いに及びメモリ１０８と通信するアナログ受信回路１０６、捕捉モジュール２０４及び処理装置２１６を含んでいる。受信機２００は必要に応じて、割り込み制御装置２１８、起動モジュール２１０、非同期送受信機（ＵＡＲＴ）２１２及び／又はインターフェイスモジュール２１０のような周辺及び／又は入出力（Ｉ／Ｏ）モジュールを幾つか含むことができる。一般的に、受信回路１０６はＲＦ信号をアンテナ２０５から適切に受け取り、シンセサイザー(synthesizer)２０８が生成した基準クロック信号を使って受信信号を復調してＩＦ信号を生成する。そのＩＦ信号は、デジタル制御発振器２０２及びバス２０７を通じて捕捉モジュール２０４に供給される。捕捉モジュール２０４はデータ（例えば、ＧＰＳ位置及び／又は時刻情報）をＩＦ信号から適切に抽出し、抽出したデータを処理装置２１６へバス２０７を通じて供給して、インターフェイスモジュール２１４を通じて外部ホストや外部装置に供給されるデータを抽出する。
【００１７】
図２及びここで記載した様々なモジュールは、説明のみの目的でグループ化されている。多くの現実の実施形態では、ここで説明した様々なモジュール、機能及び特徴は、任意の態様で物理的及び／又は論理的に構成することができる。受信機２００が担う信号処理機能は、例えば、ＤＣＯ２０２、捕捉モジュール２０４及び／又は処理装置２１６間において任意の態様で共有又は分割することができる。従って、別の同等の実施形態では、アナログデジタル変換、ＩＦ信号からのデータの抽出及び／又は抽出データの処理は、ここでの説明とは異なる態様で、１つ以上の処理モジュールに結合することができる。同様にして、ここで説明した様々なＩ／Ｏ及び周辺装置も、任意の態様で削除、変更又は増加することができる。
【００１８】
処理装置２１６は、受信機２００を制御でき、アンテナ２０５で受け取ったデータを処理することができ、且つ／又は処理したデータを電話機やＰＤＡ等の外部装置に送り出すことができる任意の回路、装置及び／又はモジュールである。様々な実施形態において、処理装置２１６はここに記載した様々な機能を実行できる任意のマイクロ処理装置、制御装置、デジタル信号処理装置、プログラムトゲートアレイ(programmed gate array)等である。処理装置２１６は例えばカルフォルニア州サニーベイルのＡＲＭ社によって公表されているＡＲＭ仕様に従って製造されたマイクロ処理回路で実現されてもよい。テキサス州オースティンのモトローラ半導体製造部門から得られるＡＲＭ７ＴＤＭＩ処理装置など、数多のメーカが供給している様々なＡＲＭ処理装置が利用でき、また、別のタイプの処理又は制御回路も多彩な別の実施形態で利用できる。
【００１９】
処理装置２１６はシステムバス２０７とインターフェイスモジュール２１４を通じて適切に結合されている。インターフェイスモジュール２１４は、クロックジェネレータ２３０、外部インターフェイス２３２、１つ以上のインターフェイスレジスタ２３４、アドレスデコーダ２３６及び／又はバスコントローラ２３８を、必要に応じて含んでいる。インターフェイスレジスタ２３４は、一般的な処理技術を使って処理装置２１６とデータ２３３の送受信を適切に行う。同様にして、アドレスデコーダ２３６は、処理装置２１６と、バス２０７に結合された様々なデジタルモジュールとの間でデータを転送できるように、処理装置２１６により生成されたアドレス情報を翻訳する。
【００２０】
クロックジェネレータ２３０は、水晶振動子又は他の発振信号源（示していない）と適切に通信して、受信機２００の１つ以上のデジタル部品に供給されるクロック信号（ｍｃｌｋ)２１５を生成する。クロック信号１２５は、例えばバスシステム２０７の一部として供給されたり、又はそれとは別に供給されたりする。様々な実施形態において、クロックジェネレータ２３０は、受信機２００の動作モードに適切な周波数のクロック信号を生成すべく、処理装置２１６からの状態コマンドに応答し得る。アナログ部１０６が休止状態のとき、例えば、受信機２００がコンピュータとして機能する必要性は比較的小さいので、そのような間はクロック信号２１５は、バッテリ電力を節約するために比較的低い周波数で供給されればよい。同様にして、更なる電力が供給されるとき、又は更なる処理能力が望まれるときには、クロック信号２１５の周波数を増大することができる。クロックジェネレータ２３０のさらなる詳細は、図４と共に以下に説明する。
【００２１】
外部インターフェイスモジュール２１４は、信号ピン１１８（図１）を通じて携帯装置又はその他の外部ホストへのインターフェイスを提供する。インターフェイスモジュール２１４にはタイミング回路及びラッチング回路が含まれており、外部データを取り込む、及び／又は外部デバイスにバスを知らせる。様々な実施形態において、インターフェイスモジュール２１４は、上で簡単に説明したように、複数のパッケージフットプリント(package footprint)と通信できるように、（例えば、ジャンパーピン、ソフトウェア制御等を通じて）設定の変更が可能である。そのような実施形態では、任意の数の信号ピン１１８にインターフェイスパッド(interface pad)等を提供することができ、選択したフットプリントのためのパッドのみが有効化される。このような実施形態では、シングルチップ設計は、パッケージングだけが異なる開発版及び利用版の両方で使われ得る。つまり、利用者用の構成で提供されているものと同じチップを、アドレッシング、プログラミング又はテスト等を行うための更なるインターフェイスピン１１８を必要とする開発版において、最小の変更のみで利用することができる。
【００２２】
バスコントローラ２３８は、必要に応じてシステムバス２０７上のデータの流れを適切に制御及び制限する。システムバス２０７は、デジタル部１０４の様々な部品間のデータ転送を可能にする任意のシリアル、パラレル、又はその他の伝送方式である。例示した実施形態では、システムバス２０７は、データ及びアドレス情報、更には制御信号（例えば、ｍｃｌｋ信号２１５）のための任意の数の伝送路を含む内部バス（ＩＢＵＳ）である。例示した実施形態では、システムバス２０６は１６ビットバスであるが、８ビット、１６ビット、２３ビット又は他のバス構造を別の実施形態で使用することもできる。典型的には、各デジタル部品は、ＦＰＧＡやその他の適切なインターフェイス回路を通じてシステムバス２０７に接続されている。様々な実施形態において、以下で更に詳述するように、各部品は、デジタル部１０４からアナログ部１０６を分離するのに役に立つように、システムバス２０７におけるｍｃｌｋ信号２１５及び／又は制御信号の立ち上がり又は立ち下りエッジに応答し得る。
【００２３】
処理装置２１６はまた、必要に応じて、割り込み制御装置２１８と協調動作する。割り込み制御装置２１８は、必要に応じて、割り込み要求（ＩＲＱ）信号２４０を処理装置２４０に供給して、システムバス２０７を通じて様々なデジタル部品からの割り込みデータを処理する。別の実施形態においては、割り込み制御装置２１８の機能はバスコントローラ２３８の機能に統合されている。
【００２４】
上記したように、捕捉モジュール２０４（図２でＧＰＳ捕捉モジュール（ＧＡＭ）として示される）は、アナログ回路２０６から受信した復調信号からデジタルデータを適切に抽出する。ＧＰＳでの実施形態では、例えば、ＧＡＭ２０４は受信回路１０６から受け取ったＩＦ信号のデジタル表現を適切に受信し、そしてサンプリングされた信号からＧＰＳデータ（例えば、位置及び／又は時刻）を抽出する。様々な捕捉モジュールを、一般的なデジタル信号処理回路及び技術を用いて提供することができる。ＧＰＳ受信機で使用するのに好適な捕捉モジュールの一例が、米国特許第６５８３７５８号明細書に記載されているが、他の捕捉回路やモジュールも別の実施形態において利用可能である。
【００２５】
様々な他の回路及び／又はモジュールが受信機２００のデジタル部に実装できる。図２には、例えば、処理装置２１６に対してそれぞれ起動時間機能(boot-time functionality)及びプログラム可能なインターフェイスを提供する起動回路２１０及び非同期シリアルインターフェイス(asynchronous serial interface)２１２が示されている。起動回路２１０は典型的には論理ゲートアレイを含み、同論理ゲートアレイは、出力増強中（又は受信機２００が「発見モード(discovery mode)」であるとき）に、シリアルインターフェイス及び／又はその他のＩ／Ｏモジュールに問い合わを行って、受信機２００に接続される装置を特定し、それらの装置に対して適切なインターフェイス技術を決定する。同様にして、ＵＡＲＴ２１２は、処理装置２１６に対して、ファームウェア又はその他の実行可能なコードをシリアル又はパラレルデータ接続を通じてメモリ１０８から処理装置２１６及び／又は他の部品に適時ダウンロードさせるインターフェイスを提供する。受信機２００の別の実施形態に設けられ得る別の部品は、タイマ回路、「ワンパルスパーセカンド(one pulse per second)」回路等を含み得る。受信機２００はまた、処理装置２１６及び／又は捕捉モジュール２０４がデータ及び命令の保存及び検索を容易にできるようにするために、システムバス２０７及びメモリ１０８の間に別のバスを含んでもよい。
【００２６】
受信機１００のアナログ部１０６は、アンテナ２０５で受け取ったアナログ信号に対して「フロントエンド」を提供する。すなわち、アナログ部１０６はＲＦ受信回路を含み、同ＲＦ受信回路は、シンセサイザー２０８が供給する基準信号を用いて受信信号を復調して、捕捉モジュール２０４へデジタル化して送られるＩＦ信号を生成する。受信機２００のアナログ部１０６について、図３と共に以下に詳細に説明する。
【００２７】
様々なデジタルモジュール（図１のデジタル部１０４に対応）とアナログ受信回路１０６との間のインターフェイスは、信号のマスキング(masking)／ブランキング(blanking)を提供する自動レベル制御回路（ＡＬＣ）２０６、回路１０６のためのクロック信号を生成する分数シンセサイザー(fractional synthesizer)２０８、及びデジタル制御発振器（ＤＣＯ）２０２等によってもたらされる。ＡＬＣ回路２０６は、範囲外の信号を防止すべくアナログ回路１０６の出力をフィルタリングし得る任意の回路である。ＡＬＣ回路２０６はさらに、アンテナ２０５からのあらゆる不要な信号を「無効化(null out)」又はキャンセルすべく、アナログ回路に対して「ブランキング(blanking)」機能を提供し、それによってアナログ回路１０６を効果的にリセットする。ＡＬＣ回路２０６はシステムバス２０７を通じて処理装置２１８から制御信号を適時受け取る。ＡＬＣ回路の一例及びブランキング技術の一例が、２００３年６月２日に出願された、「ＧＰＳ受信機における周期的な妨害信号の検出及び減少とそのための方法(Detection and Reduction of Periodic Jamming Signals in GPS Receivers and Methods Therefor)」と題された米国特許出願第１０／４５２７５３号明細書に記載されている。分数シンセサイザー２０８はアナログ部１０６のための適切な基準信号を生成できる任意の回路又は装置である。例示した実施形態では、シンセサイザー２０８は、約１２ＭＨｚから約２６ＭＨｚまでの様々なクロック周波数を提供する水晶振動子及び回路を含むが、別の周波数及び回路が異なる実施形態において提供されてもよい。
【００２８】
動作中は、受信機２００はアンテナ２０５で受け取った信号から情報を適切に受信、処理及び抽出する。信号はアナログＲＦ受信回路１０６で復調され、システムバス２０７を通じて獲得モジュール２０４へ送られる。復調した信号から抽出したデータは、システムバス２０７を通じて処理装置２０６へ送られ、その後デジタル出力が携帯装置又は他のホストへインターフェイスモジュール２１４を通じて送られる。それ故、アナログ及びデジタル機能の両方が共通のダイ１０２（図１）に設けられることによって、コンパクトだが完全な機能を備えた受信機２００が得られる。
【００２９】
ホスト装置と提携するマイクロコントローラによって制御されるＧＰＳ受信機の一種が、米国特許第６，３５９，７５３号明細書に示されている。しかし、単一のパッケージ中に統合された無線装置を制作すべくデジタル部１０４の全処理機能をアナログ部１０６に統合することに困難が生じた。実際に、処理装置２１６、捕捉モジュール２０４及び他のデジタルモジュールで生じる何種類もの高周波クロック信号が、ダイのアナログ部で干渉するのがみられた。２つの回路が共通のダイ１０２に設けられるので、アナログ部１０６において不要なデジタル信号によって生じるノイズは、一般に、ＲＦ信号に対する感度の望ましくない減衰をもたらす。しかし、デジタル部１０４によって引き起こされる不要なノイズの量を大幅に減らすいくつかの技術が知られており、よって、デジタル及びアナログ回路を共通のダイに完全に統合することが可能である。これらの技術は、同相除去技術の利用、ブロックイネーブルフィルタリング(block enabled filtering)の利用、及びダイ１０２の機械的な設計の様々な変形を含む。更に、ダイ１０２の物理的なレイアウトは、最も高レベルのノイズを発生するデジタル回路（例えば、Ｉ／Ｏインターフェイス、メモリインターフェイスなど）が、デジタル部１０４の中で極力アナログ部１０６から空間的に離れるように、配置することができる。ノイズの減少及び／又は隔離のための様々な技術を以下に説明する。
【００３０】
図３を参照すると、例示したアナログ部１０６のＲＦ受信回路は、１つ以上の増幅器３０４，３０８，３１４、ミキサー３１０、発振回路３３４、及びアナログデジタル変換器（ＡＤＣ）３１８を含む出力段を備えている。アンテナ２０５から受信された信号は、低ノイズ増幅器３０４によって適切に増幅され、必要な搬送周波数（例えば、１５７５．４２ＭＨｚのＧＰＳ Ｌ１周波数）周辺の周波数帯にある信号を通過させるように調整されたバンドパスフィルタ３０６に供給される。受信したＲＦ信号は微弱（例えば、屋内で受信したＧＰＳ信号）なことがあるので、増幅器３０４は一般的には約２０ｄＢ程度の増幅率を受信信号に与えて、受信回路１０６の感度を増大させている。増幅及びフィルタリングされた回路は、可変利得増幅器３０８、アナログミキサー３１０、１つ以上の周波数整形フィルタ３１４及び／又は増幅器３１２，３１６を含むミキシング段(mixing stage)に供給される。図３に示したように、アナログ信号はアナログ部１０６の一部又は全体を通じて差分の形態で処理される。デジタル部１０４（図１）からの不要なノイズは一般的には差分信号(differential signal)の両側にほぼ均等に入り込むので、差分信号の比較により、一般的な同相除去技術を用いてノイズは適切に相殺される。
【００３１】
フィルタ３０６からの差分信号は、捕捉モジュール２０４（図２）に送られて更に処理されるＩＦ信号を作るために適切に処理される。図３に示される例示した実施形態では、信号は、同信号の増幅率をアナログ部１０６の出力からのフィードバックに基づき調整する可変利得増幅器３０８を用いて、望ましいレベルにまで増幅される。増幅された信号は、搬送波からの受信信号を復調すべく、発振回路３３４からの適切な信号と混合される。発振回路３３４は、ミキサー３１０で適切な復調信号３０９を生成するため及び／或いはＡＤＣ３１８のための適切なクロック信号を生成するために、分数シンセサイザー(fractional synthesizer)２０８からの入力信号を受信して同信号を処理することが可能な任意の回路である。図３で示される実施形態では、発振回路３３４は約１５７０ＭＨｚの発振信号３０９、及び約１６ＭＨｚのＡＤＣ３１８へのクロック信号を適切に生成するが、実際の周波数や様々な周波数を生成するための技術は、実施形態に応じて広範囲に変更し得る。
【００３２】
ミキサー３１０からの変調／混合信号は、適切にフィルタ３１４でフィルタ処理され、且つ増幅器３１２及び／又は３１６で増幅されて、ＩＦ信号を望ましい波形に整形する。ダイ１０２のデジタル部１０４からの不要なノイズの影響を更に減らすために、１つ以上の増幅器３０８，３１２及び／又は３１６は、図３で示したように、増幅器３１６の差分入力(differential input)の１つに結合されているブロックイネイブルトフィルタリング(block enabled filtering)３３０を含むことができる。各ブロックイネイブルトフィルタは、コンデンサ又は増幅器入力から高周波ノイズを除去できる部品を適切に含んでいる。図３では１つのコンデンサのみが示されているが、実際のフィルタは不要な信号をフィルタリング可能な幾つかの並列な(parallel)及び／又は抵抗性、容量性及び／又は誘導性を有する要素を含むことができる。フィルタ３３０は、高周波信号のための短縮された回路を効果的に形成すべく、アナログ増幅器と、処理装置２１６或いはデジタル部１０４上の他の回路に結合されている導電体３３２との間に電気的に設けられており、それによって、アナログ部１０６で高周波信号が増幅されることを防止している。フィルタ３３０は、従って、デジタル部１０６でのクロック信号等及びそれら信号の高調波から不要な信号を除去するように調整される。
【００３３】
処理されたアナログＩＦ信号はＡＤＣ３１８により、デジタルな等価物に変換される。ＡＤＣ３１８は、パイプラインタイプの変換器や、あらゆるレベルの分解能（例えば、４ｂｉｔ，８ｂｉｔ等）を有する類似の装置等の任意のアナログデジタル変換器である。デジタル等価信号(digital equivalent signal)は、一般的には、相又は遅延固定ループ(phase or delay locked loop)等を用いてアナログ部１０６のデジタル出力を同期させるデジタル制御発振器２０２を通じて、捕捉モジュール２０４（図２）に供給される。ＡＤＣ３１８からのデジタル出力はまた、上述したように、ブランキング(blanking)及び／又はレベル制御機能を提供すべく、レベル制御回路２０６によって処理されてもよい。このような実施形態では、ＡＬＣ２０６のデジタル出力は、一般的にはアナログ部１０６にあるアナログデジタル変換器（ＤＡＣ）によってアナログ等価信号(analog equivalent signal)に変換され、アナログに変換された信号は可変利得増幅器３０８への制御入力として用いられる。
【００３４】
従って、アナログ部１０６はアンテナ２０５で受信したアナログ信号を適切に受信、復調及び変換する。デジタル部１０４からの不要なノイズは、差分信号及び／又はブロックイネイブルトフィルタ３３０を使って適切に減少させられる。図３で示した回路は単なる例示であるが、任意の別のＧＰＳ、又は幾つかの別の更なる部品を有するＲＦフロントエンド回路(front end circuit)が多彩な同等の実施形態で用いられ得る。
【００３５】
アナログ部１０６へのデジタルノイズの影響は、信号及び同信号の高調波がアナログ回路１０６によって処理される周波数帯の中に入らないように、デジタル部１０４中を伝えられる様々なクロック信号を調整することによって、更に減らすことができる。例えば、Ｌ１ ＧＰＳ信号を処理する受信機では、受信機２００は、約１５７５．４２ＭＨｚ若しくはそれのプラスマイナス約１０ＭＨｚの周波数を有する入力信号を最初に処理する。この周波数帯は、フィルタ３０６によって、又はアナログ回路１０６の別の部品によって最初に規定される。デジタルベースバンドクロック信号及び同信号の高調波をこの範囲外に外すように設定することにより、クロック信号によって生じる不要なノイズをアナログ回路１０６から効果的にフィルタリングすることができる。クロック信号は様々な技術を通じてデジタル部１０４にて調整することができる。例えば、比較的緩やかなエッジ変化(edge rates)に応答し得る論理ゲートを用いることにより、ノイズを効果的に減少することができる。
【００３６】
同様にして、クロック信号自身を、上述したように、所望のアナログ周波数帯の外に出るように選択することができる。図４を参照すると、様々な周波数のクロック信号２１５を生成する例示された回路４００は、１つ以上の信号分割回路(signal divider circuits)４１０，４１２、１つ以上の同期回路(synchronizing circuit)４０４，４０６、及び同期マルチプレクサ(synchronous multiplexer)４０２を適切に含む。分割回路４１０，４１２は、水晶振動子又は他の基準源（ｒｅｆ＿ｓｒｃ＿ｃｌｋ）から、及び／又は捕捉モジュール２０４（ｇａｍ＿ｓｒｃ＿ｃｌｋ）等から、クロック入力を適切に受信する。これらの信号は、処理装置２１６、捕捉モジュール２０４、クロックジェネレータ２３０、及び／又は分割器４１０，４１２への他の適切なソースから受信した分割器選択(divider select)（ｒｅｆ＿ｃｌｋ＿ｄｉｖ＿ｓｅｌ及びｇａｍ＿ｃｌｋ＿ｄｉｖ＿ｓｅｌ）信号に応答して、分割又は調整し得る。回路４００はまた、内部又は外部から供給される、マルチプレクサ制御装置４０８に与えられる低周波のソースクロック信号（ｌｏｗ＿ｒｅｆ＿ｓｒｃ＿ｃｌｋ）を受信する。例示した実施形態では、低周波のソースクロック信号は、リアルタイムクロック発振器から受信され、約３２．７６８ＫＨｚの周波数を有するが、他のソース及び周波数を他の実施形態において用いても良い。
【００３７】
マルチプレクサ制御装置４０８は、信号又は多重ビット制御信号をマルチプレクサ４０２に供給して、ｍｃｌｋ信号ライン２１５上に適切なクロック信号を流す。制御装置４０８からの１つ以上の出力は、分割器４１２，４１０の出力を（各々）低周波基準クロック信号に同期させる同期回路４０４，４０６に供給されてもよい。例示した実施形態では、同期回路４０４，４０６は一般的なフリップフロップ又はラッチ回路である。同期マルチプレクサ４０２は、低周波ソース信号、分割器４１０，４１２の出力及び同期回路４０４，４０６の出力を適切に選択して、ｍｃｌｋライン２１５上に適切な出力クロック信号を流す。典型的な通常動作モード時には、処理装置２１８は一般的には約１４ＭＨｚの速度で動作し、捕捉モジュール２０４は約７０ＭＨｚのクロック速度で動作するが、他の値を別の実施形態で用いることもできる。更に、システムクロック２１５又は任意の他のクロック信号が、必要に応じて、１つ以上の外部供給信号の機能として生成され得る。そのような機能は、例えば回路４００と共同して生成されてもよいし、或いは、クロックジェネレータやＤＣＯ２０２等（図２）によって提供されてもよい。例示した実施形態では、ＤＣＯ２０２内の１つ以上のスイッチが、様々な外部供給クロック信号の切り替えを行うために用いられる。
【００３８】
回路４００は、通常動作時における高周波クロック信号及び／又は低電力動作用の低周波クロック信号を選択するためにも用いられ得る。低周波基準速度（例えば、約３２．７６８ＫＨｚ）で受信機２００（図２）を動作させることにより、処理装置２１８は比較的低速度で動作し、その結果電力が節約される。処理装置２１８が低基準速度で動作している間、同処理装置２１８を一般的な「スリープモード」にしてもよく、その結果更に電力が節約される。処理装置２１８は、ｍｃｌｋ信号２１５を加速する、処理装置２１８に適切な割り込み信号を送る、又は他の技術を使うことによって、スリープモードから出ることができる。更なる実施形態では、クロック信号が遅かったり停止したりした場合でもデジタル回路に値を保持させる高同期ゲート設計(highly synchronous gate design)を通じて、リセット不能なスリープモードを作るようにしてもよく、その結果スリープモードに入る前にデータを記憶する必要や、スリープモードから出た後にデータを再読み込みする必要がなくなる。
【００３９】
デジタル部１０４の信号がアナログ部１０６においてノイズを発生するのを防止するための別の技術は、ダイ１０２の空間的なレイアウトの改良を必要とする。上で簡単に触れたように、最大のノイズを発生させるデジタル部１０４のモジュールは、ダイ１０２上において、物理的に可能な限りアナログ部１０６から離されて配置され得る。更に、追加の物理的な隔離が、デジタル部１０４の周りのグランドトレンチ(ground trench)及び／又はファラディケージによって提供される。図５を参照すると、例示されたダイ１０２は、デジタル部１０４とアナログ部１０６との間に形成されたトレンチ(trench)５０４を好適に含んでいる。トレンチ５０４は任意の一般的な技術（例えばソーイング(sawing)やエッチング等）を用いて形成することができ、金、銀、アルミニウム、銅等の導電体で充填されることができる。更なる実施形態では、トレンチ５０４はダイ１０２上の電気的接地に結合されて、トレンチ５０４に吸収された不要な信号をさらに減衰させる。可能な限り多くの信号がダイ１０２のアナログ部１０６に入ってくるのを防止するために、トレンチ５０４はダイ１０２の全てではないがほとんどに亘って適切に延びている。図６を参照すると、ファラディケージをデジタル部１０４の少なくとも一部の周りに形成することにより、デジタル部１０４で生じる信号を更に隔離し得る。ファラディゲージは、例えばスパッタリング、デポジッティング(depositing)、又はデジタル部１０４の外面に導体部６０４を形成するその他の方法によって、形成され得る。これらの導体部６０４は、アルミニウム、銅、金、銀、合金又はその他の伝導材料から形成し得る。導体部６０４は図６では「板」として示されているが、別の実施形態では、格子、網目、或いはその他のパターンが必要に応じて用いられ得る。
【００４０】
ここで記載した様々な技術を用いることにより、ＲＦ／ＧＰＳ受信機用のアナログ回路とデジタル回路との両方を、受信機の能力(performance)を犠牲にすることなく、共通のミックスモードダイ(mixed-mode die)１０２に組み込むことができる。ミックスモードダイ１０２をＳＲＡＭ又は他のメモリ１０８に重ねて配置することによって、受信機をさらに小型に形成することができる。それ故、ここで記載した信号隔離技術は、積層シングルチップ構造で完全なＲＦ／ＧＰＳ受信機を形成することを可能にする。コンパクトな設計は、多彩な携帯電子装置及び他の製品に、位置情報サービスなどを含む幾つもの優れた機能を与えることを容易にする。
【００４１】
少なくとも１つの実施形態が本発明の前述した詳細な説明で提示されたが、多くの変更例や均等物が存在することを理解するべきである。例えば、本発明の幾つかの態様がＧＰＳ受信機を参照して説明されたが、ここで開示した概念は、ブルートゥース、Ｗｉ−Ｆｉ或いは無線電話等を含む任意のタイプのＲＦ又は他の無線通信で用いることができる送信機、トランシーバ及び／又は受信機のような、同等の回路や装置にも容易に適用できる。ここに含まれた実施形態は単なる例示に過ぎず、本発明の範囲、適用又は構成をどのようにも制限することを意図していないことを理解すべきである。むしろ、前述した詳細な説明は、本発明の実施形態を実現するために好都合な指針を示している。例示した実施形態で説明した要素の機能や配置が、添付した請求の範囲に記載された発明の範囲及びその適法な均等物から外れることなく、様々に変更可能である。
【図面の簡単な説明】
【００４２】
【図１】積層構造を備えたＲＦ受信機の一例のブロック図。
【図２】無線受信機の一例のブロック図。
【図３】ＲＦ受信回路の一例の回路図。
【図４】クロック信号生成スキームの一例の論理図。
【図５】モノリシック集積回路のダイの一例の側面図。
【図６】モノリシック集積回路のダイの一例の斜視図。
【技術分野】
【０００１】
本発明は、一般的には全地球測位システム（ＧＰＳ）のような無線システムに関連し、特には積層単一チップ構造を備えた無線受信機に関する。
【背景技術】
【０００２】
携帯電話、携帯情報端末（ＰＤＡ）、カメラ、双方向ページャなどの携帯電子機器がますます広まるにつれて、製造業者はそのような製品に新しい機能を付け加え続けている。特に、携帯電子機器は地理的な移動性に優れているため、カスタマイズされた地図サービス、カスタマイズされた道案内サービス、緊急時位置確認サービスなど、多くの一般的な持ち運び装置では以前は利用できなかった「位置情報」機能を、顧客は現在求めている。
【０００３】
全地球測位システム（ＧＰＳ）は、位置追跡など位置情報サービスを提供するために近年広く利用されている。米国国防総省によって運営されているＧＰＳシステムは、現在静止軌道上に配置された２４機の人工衛星を使い、地上で受信できるように常に時刻及び位置の情報を送信している。複数の衛星から送られてくる時刻及び位置の情報を総合して、ＧＰＳ受信機は地球の表面における的確な位置を正確に求めることができる。ＧＰＳ受信機は、イリノイ州シャウムブルグのモトローラ社を含む複数の業者が供給している。
【発明の開示】
【０００４】
様々なタイプのＧＰＳ構成部品やＧＰＳを可能にする装置を現在使うことができるが、複雑さ、大きさ、費用、及び多くのＧＰＳ受信機が内在するその他の制限のために、これらの部品や装置の多くは実際には携帯電話やＰＤＡ等に埋め込むことが比較的難しい。従って、多くの電話、ＰＤＡ、及びその他の携帯装置では、位置情報機能は現在のところ提供されていない。そのため、単一の小型チップ或いは携帯装置で使用するのに適したその他の部品に実装できるＧＰＳ受信機を開発することが望ましい。それに加えて、最小の技術的なリスク、製品化に要する時間及び設計費用で、携帯製品に搭載することのできる無線受信機を開発することが望ましい。更に、空間と電力消費量に関して効率のよい無線受信機を開発することが望ましい。また更に、本発明の他の望ましい機能や特徴は、添付した図面及び発明の背景とともに、以下の発明の詳細な説明や添付した請求の範囲から明らかになるであろう。
【発明を実施するための最良の形態】
【０００５】
本発明を、図面を参照して以下に説明する。同じ符号は同じ要素を示す。
以下の本発明の詳細な説明は単なる例示であり、本発明あるいは本発明の適用や利用を制限することを意図しない。更に、前述した発明の背景での説明や以下に記載される図面の詳細な説明によって制限されることも意図してない。
【０００６】
本発明における種々の例示した実施形態に従い、無線受信機（或いは送信機やトランシーバ等）は、単一のマイクロチップやその他の部品内に設けられる。内蔵型の受信機は外部処理装置や受信回路等に依存しないため、このような受信機は、電話、ＰＤＡ、カメラ等の携帯製品に容易に搭載することができる。ＧＰＳ受信機の場合、例えば、単一チップ受信機は、携帯装置が位置情報を容易に得ることができるようにし、それによって、その装置のための新規の位置情報機能を実現可能にする。位置情報機能の可能性としては、写真に時刻及び位置のスタンプを入れるカメラや、地図及びリアルタイムナビゲーションを提供するＰＤＡや、装置の位置情報に基づき友人、家族、近所のレストランや店、他の興味ある地点等の位置確認ができるＥ−９１１準拠の携帯電話等がある。他の位置情報サービスとして、対象物の空間における位置を判定し、オプションでその位置を中央サーバや他の受信機に送ることができる、製品ラベリングアプリケーションがある。
【０００７】
ここで用いられているように、「無線装置」という用語は、送信機、受信機、トランシーバ、或いは無線周波数（ＲＦ）信号を送信、受信及び／又は処理することができるその他の装置の何れをも包含することを意図している。ここでの議論では説明を容易にするため「受信機」を使うが、送信機、受信機、トランシーバ、及び／又はその他の無線装置の様々なタイプのものが同様に機能し得る、あるいは同様の回路や部品を含み得ることが理解できるであろう。
【０００８】
本発明の様々な実施形態において、モノリシック無線受信機は、共通のダイ上にアナログ及びデジタルの両回路をサポートするミックスモード(mixed-mode)集積回路を適切に含んでいる。ダイは、共通のダイのデジタル部に実装された処理装置が利用する指令及び／又はデータを記憶するメモリ装置（例えば、スタティックあるいはダイナミック・ランダム・アクセス・メモリ（ＲＡＭ）や、フラッシュメモリ等）と共に積層配置することが可能である。このようにして、ＧＰＳ及び／又は他の無線システムに好適な「チップ上の受信機」を形成するために、ダイ及びメモリは共通のチップ又は他のパッケージ内に設けられることができる。
【０００９】
図１では、積層構造を有する受信機１００は、基板１１０上で互いに重なり合うミックスモードダイ(mixed-mode die)１０２とメモリ１０８とを備えている。ダイ１０２は、受信機１００における信号の受信及び処理機能を実行するデジタル部１０４及びナログ部１０６を有している。メモリ１０８はデータや、ダイ１０２のデジタル部１０４に設けられる１つ以上の処理装置によって実行される命令を保存する。アナログ部１０６及びデジタル部１０４は、一般的な集積回路（ＩＣ）パッケージング技術を利用してメモリ１０８と積層化することのできるダイを共有しているので、受信機１００全体を単一の部品やパッケージに容易に収めることができる。ダイ１０２及びメモリ１０８の積層構造は、電話、ＰＤＡ、あるいはカメラ等に容易に組み込むことのできる新規な集積ＲＦ受信機を形成すべく、メモリスタック及び他の集積回路の製造に一般的に使用される組み立て及びパッケージング技術を適切に利用する。
【００１０】
基板１１０はダイ１０２及び／又はメモリ１０８を機械的に支持することができる基盤部材である。基板１１０は、プラスチック、セラミック、金属又は他の一般的な材料からなる各種の回路基板やパッケージ基板等であればよい。基板１１０は適当な数のアドレスピン又はボール１１８を備え、それらは受信機１００に対する外部インターフェイスを提供している。一実施形態では、基板１１０は、０．８mmのボール中心間距離を有する６４ピン７×７ｍｍのＢＧＡパッケージ等の一般的なボールグリッドアレー(ball grid array)（ＢＧＡ）基板であるが、別のサイズやタイプの基板又はチップ構造（例えば、「フリップチップ」、マルチチップモジュール（ＭＣＭ）、チップオンボード（ＣＯＢ）等）が多彩な異なる実施形態として使用することができる。更に異なる実施形態では、ダイ１０２上のインターフェイス機能によって、ダイ１０２に大きな変更を加えることなく、異なる大きさの基板１１０上に受信機１００の異なるモデルを形成することが可能になる。受信機１００の製品版は６４ピンの基板上に設けることができるが、例えば、類似のダイ１０２を用いた開発版は、プログラミング及び／又はテストの間において追加の機能を与えるべく、１２１ピンのＢＧＡパッケージ（または別の基板）上に設けることができる。ダイ１０２のインターフェイス機能に関する更なる詳細について、以下に記載する。
【００１１】
ダイ１０２は集積回路、チップ、ウエハー等、デジタル及びアナログ機能を搭載した任意のものである。以下により詳しく説明するが、ダイ１０２のデジタル部１０４及びアナログ部１０６は、シングルチップ上のＲＦ受信機として機能するよう適切に相互に作用する。ダイ１０２はシリコン、ガリウムヒ化物又は一般的なＩＣ製造技術を使ったその他の同様の材料等の適切な半導体材料から形成することができる。一実施形態では、ダイ１０２は、ニューヨーク州アーモンクのＩＢＭコーポレーションから得られる０．２５ミクロンのＳｉＧｅ ＢｉＣＭＯＳ技術で設計されている。アナログ部１０６とデジタル部１０４とを実装及び分離する様々な技術が、図２〜図６で説明される。
【００１２】
メモリ１０８は、ダイ１０２上の部品によって使用されるデータ及び／又は命令を格納することのできる、任意のスタティック、ダイナミック、フラッシュ、又は他のデジタルメモリである。例示した実施形態では、メモリ１０８はサムソンコーポレイション、ミクロンインコーポレイテッドや、その他の製造業者から提供されるダイ露出型(bare-die)スタティックランダムアクセスメモリ（ＳＲＡＭ）であるが、別のタイプのメモリ１０８も別の実施形態において利用することができる。メモリ１０８が保存できるデジタル情報量は任意でよいが、一実施形態では、メモリ１０８はサムソンコーポレイションから提供されるダイ露出型の２５６キロバイトのＳＲＡＭである。メモリ１０８をダイ１０２に重ねることにより、受信機パッケージの全体の大きさは大幅に縮小でき、その結果設置面積が小さくなり、携帯装置への組み込みが容易になる。
【００１３】
ダイ１０２とメモリ１０８とは互いに接続され、且つ／又は基板１１０に適当な技術を使って接続されている。様々な部品が接続線(bond wires)１１６，１１２，１１４によって直接繋げられており、例えば受信機１００の様々な部品間における電力の伝達及び信号の通信が可能となる。接続線１１２，１１４，１１６は、電気的又は光学的な導体（例えば、銅、アルミニウム、金、銀、ガラス等）によって形成することができ、一般的なダイボンディング技術を使って、ダイ１０２、メモリ１０８及び／又は基板１１０と結合することができる。
【００１４】
別の実施形態では、図１で示された様々な部品は別の方法で結合又は接続されることもできる。メモリ１０８は、例えばダイ１０２のデジタル部１０４、すなわち、受信機１００の別の場所に装備することも可能である。更に別の実施形態では、ダイ１０２とメモリ１０８とは、基板１１０上のパッケージピン１１８を介して電気的に接続されている。更に、別の部品をダイ１０２及び／又はメモリ１０８に重ねることもできる。そのような実施形態として、マルチメモリ(multiple memories)（例えばＳＲＡＭ及びフラッシュメモリ）、マルチダイ(multiple dies)（例えばＧＰＳ受信機を備えた第１ダイ及びブルートゥース又は他のＲＦ装置を備えた第２ダイ）、又は必要に応じて、他の部品（例えば弾性表面波（ＳＡＷ）フィルタ等のフィルタ、水晶発振子及び／又は類似のもの）をあげることができる。
【００１５】
動作時には、受信機１００は適切な周波数に同調したアンテナ（図２に示した）で無線周波数（ＲＦ）信号を適切に受信する。例示した実施形態では、受信機１００は約１５７５．４２ＭＨｚのＬ１ ＧＰＳ周波数に同調させたＧＰＳ受信機であるが、別の実施形態は、Ｌ２ ＧＰＳ（１２２７．６ＭＨｚ）、ブルートゥース、Ｗｉ−Ｆｉ、無線電話又は他のＲＦ周波数に同調させることができ、又は複数の信号周波数に反応させることができる。アンテナで受信した信号は、ダイ１０２にあるアナログ部１０６のＲＦ受信回路に供給され、同信号は、搬送周波数から、中間周波数（ＩＦ）での抽出信号データに復調される。復調されたＩＦ信号はダイ１０２にあるデジタル部１０４における信号捕捉モジュール(signal acquisition module)（例えばＧＰＳ捕捉モジュール（ＧＡＭ））へ供給されて、更に同信号からＧＰＳ又は他の適切な情報が抽出される。抽出された情報はマイクロ処理装置、コントローラー、又はデジタル部１０４に設けられる他の処理装置で更に処理されて、外部の装置（例えば、ＰＤＡ、電話、カメラ）へ信号ピン１１８を通じて適切な出力情報として供給されてもよい。デジタル部１０４のＲＦ捕捉モジュール(RF acquisition module)、デジタル処理装置及び／又は他の部品によって処理されるデジタル命令及び／又はデジタルデータは、以下でより詳しく説明するように、メモリ１１０に保存することができる。
【００１６】
ここで図２を参照すると、例示した受信機２００は、システムバス２０７を通じて互いに及びメモリ１０８と通信するアナログ受信回路１０６、捕捉モジュール２０４及び処理装置２１６を含んでいる。受信機２００は必要に応じて、割り込み制御装置２１８、起動モジュール２１０、非同期送受信機（ＵＡＲＴ）２１２及び／又はインターフェイスモジュール２１０のような周辺及び／又は入出力（Ｉ／Ｏ）モジュールを幾つか含むことができる。一般的に、受信回路１０６はＲＦ信号をアンテナ２０５から適切に受け取り、シンセサイザー(synthesizer)２０８が生成した基準クロック信号を使って受信信号を復調してＩＦ信号を生成する。そのＩＦ信号は、デジタル制御発振器２０２及びバス２０７を通じて捕捉モジュール２０４に供給される。捕捉モジュール２０４はデータ（例えば、ＧＰＳ位置及び／又は時刻情報）をＩＦ信号から適切に抽出し、抽出したデータを処理装置２１６へバス２０７を通じて供給して、インターフェイスモジュール２１４を通じて外部ホストや外部装置に供給されるデータを抽出する。
【００１７】
図２及びここで記載した様々なモジュールは、説明のみの目的でグループ化されている。多くの現実の実施形態では、ここで説明した様々なモジュール、機能及び特徴は、任意の態様で物理的及び／又は論理的に構成することができる。受信機２００が担う信号処理機能は、例えば、ＤＣＯ２０２、捕捉モジュール２０４及び／又は処理装置２１６間において任意の態様で共有又は分割することができる。従って、別の同等の実施形態では、アナログデジタル変換、ＩＦ信号からのデータの抽出及び／又は抽出データの処理は、ここでの説明とは異なる態様で、１つ以上の処理モジュールに結合することができる。同様にして、ここで説明した様々なＩ／Ｏ及び周辺装置も、任意の態様で削除、変更又は増加することができる。
【００１８】
処理装置２１６は、受信機２００を制御でき、アンテナ２０５で受け取ったデータを処理することができ、且つ／又は処理したデータを電話機やＰＤＡ等の外部装置に送り出すことができる任意の回路、装置及び／又はモジュールである。様々な実施形態において、処理装置２１６はここに記載した様々な機能を実行できる任意のマイクロ処理装置、制御装置、デジタル信号処理装置、プログラムトゲートアレイ(programmed gate array)等である。処理装置２１６は例えばカルフォルニア州サニーベイルのＡＲＭ社によって公表されているＡＲＭ仕様に従って製造されたマイクロ処理回路で実現されてもよい。テキサス州オースティンのモトローラ半導体製造部門から得られるＡＲＭ７ＴＤＭＩ処理装置など、数多のメーカが供給している様々なＡＲＭ処理装置が利用でき、また、別のタイプの処理又は制御回路も多彩な別の実施形態で利用できる。
【００１９】
処理装置２１６はシステムバス２０７とインターフェイスモジュール２１４を通じて適切に結合されている。インターフェイスモジュール２１４は、クロックジェネレータ２３０、外部インターフェイス２３２、１つ以上のインターフェイスレジスタ２３４、アドレスデコーダ２３６及び／又はバスコントローラ２３８を、必要に応じて含んでいる。インターフェイスレジスタ２３４は、一般的な処理技術を使って処理装置２１６とデータ２３３の送受信を適切に行う。同様にして、アドレスデコーダ２３６は、処理装置２１６と、バス２０７に結合された様々なデジタルモジュールとの間でデータを転送できるように、処理装置２１６により生成されたアドレス情報を翻訳する。
【００２０】
クロックジェネレータ２３０は、水晶振動子又は他の発振信号源（示していない）と適切に通信して、受信機２００の１つ以上のデジタル部品に供給されるクロック信号（ｍｃｌｋ)２１５を生成する。クロック信号１２５は、例えばバスシステム２０７の一部として供給されたり、又はそれとは別に供給されたりする。様々な実施形態において、クロックジェネレータ２３０は、受信機２００の動作モードに適切な周波数のクロック信号を生成すべく、処理装置２１６からの状態コマンドに応答し得る。アナログ部１０６が休止状態のとき、例えば、受信機２００がコンピュータとして機能する必要性は比較的小さいので、そのような間はクロック信号２１５は、バッテリ電力を節約するために比較的低い周波数で供給されればよい。同様にして、更なる電力が供給されるとき、又は更なる処理能力が望まれるときには、クロック信号２１５の周波数を増大することができる。クロックジェネレータ２３０のさらなる詳細は、図４と共に以下に説明する。
【００２１】
外部インターフェイスモジュール２１４は、信号ピン１１８（図１）を通じて携帯装置又はその他の外部ホストへのインターフェイスを提供する。インターフェイスモジュール２１４にはタイミング回路及びラッチング回路が含まれており、外部データを取り込む、及び／又は外部デバイスにバスを知らせる。様々な実施形態において、インターフェイスモジュール２１４は、上で簡単に説明したように、複数のパッケージフットプリント(package footprint)と通信できるように、（例えば、ジャンパーピン、ソフトウェア制御等を通じて）設定の変更が可能である。そのような実施形態では、任意の数の信号ピン１１８にインターフェイスパッド(interface pad)等を提供することができ、選択したフットプリントのためのパッドのみが有効化される。このような実施形態では、シングルチップ設計は、パッケージングだけが異なる開発版及び利用版の両方で使われ得る。つまり、利用者用の構成で提供されているものと同じチップを、アドレッシング、プログラミング又はテスト等を行うための更なるインターフェイスピン１１８を必要とする開発版において、最小の変更のみで利用することができる。
【００２２】
バスコントローラ２３８は、必要に応じてシステムバス２０７上のデータの流れを適切に制御及び制限する。システムバス２０７は、デジタル部１０４の様々な部品間のデータ転送を可能にする任意のシリアル、パラレル、又はその他の伝送方式である。例示した実施形態では、システムバス２０７は、データ及びアドレス情報、更には制御信号（例えば、ｍｃｌｋ信号２１５）のための任意の数の伝送路を含む内部バス（ＩＢＵＳ）である。例示した実施形態では、システムバス２０６は１６ビットバスであるが、８ビット、１６ビット、２３ビット又は他のバス構造を別の実施形態で使用することもできる。典型的には、各デジタル部品は、ＦＰＧＡやその他の適切なインターフェイス回路を通じてシステムバス２０７に接続されている。様々な実施形態において、以下で更に詳述するように、各部品は、デジタル部１０４からアナログ部１０６を分離するのに役に立つように、システムバス２０７におけるｍｃｌｋ信号２１５及び／又は制御信号の立ち上がり又は立ち下りエッジに応答し得る。
【００２３】
処理装置２１６はまた、必要に応じて、割り込み制御装置２１８と協調動作する。割り込み制御装置２１８は、必要に応じて、割り込み要求（ＩＲＱ）信号２４０を処理装置２４０に供給して、システムバス２０７を通じて様々なデジタル部品からの割り込みデータを処理する。別の実施形態においては、割り込み制御装置２１８の機能はバスコントローラ２３８の機能に統合されている。
【００２４】
上記したように、捕捉モジュール２０４（図２でＧＰＳ捕捉モジュール（ＧＡＭ）として示される）は、アナログ回路２０６から受信した復調信号からデジタルデータを適切に抽出する。ＧＰＳでの実施形態では、例えば、ＧＡＭ２０４は受信回路１０６から受け取ったＩＦ信号のデジタル表現を適切に受信し、そしてサンプリングされた信号からＧＰＳデータ（例えば、位置及び／又は時刻）を抽出する。様々な捕捉モジュールを、一般的なデジタル信号処理回路及び技術を用いて提供することができる。ＧＰＳ受信機で使用するのに好適な捕捉モジュールの一例が、米国特許第６５８３７５８号明細書に記載されているが、他の捕捉回路やモジュールも別の実施形態において利用可能である。
【００２５】
様々な他の回路及び／又はモジュールが受信機２００のデジタル部に実装できる。図２には、例えば、処理装置２１６に対してそれぞれ起動時間機能(boot-time functionality)及びプログラム可能なインターフェイスを提供する起動回路２１０及び非同期シリアルインターフェイス(asynchronous serial interface)２１２が示されている。起動回路２１０は典型的には論理ゲートアレイを含み、同論理ゲートアレイは、出力増強中（又は受信機２００が「発見モード(discovery mode)」であるとき）に、シリアルインターフェイス及び／又はその他のＩ／Ｏモジュールに問い合わを行って、受信機２００に接続される装置を特定し、それらの装置に対して適切なインターフェイス技術を決定する。同様にして、ＵＡＲＴ２１２は、処理装置２１６に対して、ファームウェア又はその他の実行可能なコードをシリアル又はパラレルデータ接続を通じてメモリ１０８から処理装置２１６及び／又は他の部品に適時ダウンロードさせるインターフェイスを提供する。受信機２００の別の実施形態に設けられ得る別の部品は、タイマ回路、「ワンパルスパーセカンド(one pulse per second)」回路等を含み得る。受信機２００はまた、処理装置２１６及び／又は捕捉モジュール２０４がデータ及び命令の保存及び検索を容易にできるようにするために、システムバス２０７及びメモリ１０８の間に別のバスを含んでもよい。
【００２６】
受信機１００のアナログ部１０６は、アンテナ２０５で受け取ったアナログ信号に対して「フロントエンド」を提供する。すなわち、アナログ部１０６はＲＦ受信回路を含み、同ＲＦ受信回路は、シンセサイザー２０８が供給する基準信号を用いて受信信号を復調して、捕捉モジュール２０４へデジタル化して送られるＩＦ信号を生成する。受信機２００のアナログ部１０６について、図３と共に以下に詳細に説明する。
【００２７】
様々なデジタルモジュール（図１のデジタル部１０４に対応）とアナログ受信回路１０６との間のインターフェイスは、信号のマスキング(masking)／ブランキング(blanking)を提供する自動レベル制御回路（ＡＬＣ）２０６、回路１０６のためのクロック信号を生成する分数シンセサイザー(fractional synthesizer)２０８、及びデジタル制御発振器（ＤＣＯ）２０２等によってもたらされる。ＡＬＣ回路２０６は、範囲外の信号を防止すべくアナログ回路１０６の出力をフィルタリングし得る任意の回路である。ＡＬＣ回路２０６はさらに、アンテナ２０５からのあらゆる不要な信号を「無効化(null out)」又はキャンセルすべく、アナログ回路に対して「ブランキング(blanking)」機能を提供し、それによってアナログ回路１０６を効果的にリセットする。ＡＬＣ回路２０６はシステムバス２０７を通じて処理装置２１８から制御信号を適時受け取る。ＡＬＣ回路の一例及びブランキング技術の一例が、２００３年６月２日に出願された、「ＧＰＳ受信機における周期的な妨害信号の検出及び減少とそのための方法(Detection and Reduction of Periodic Jamming Signals in GPS Receivers and Methods Therefor)」と題された米国特許出願第１０／４５２７５３号明細書に記載されている。分数シンセサイザー２０８はアナログ部１０６のための適切な基準信号を生成できる任意の回路又は装置である。例示した実施形態では、シンセサイザー２０８は、約１２ＭＨｚから約２６ＭＨｚまでの様々なクロック周波数を提供する水晶振動子及び回路を含むが、別の周波数及び回路が異なる実施形態において提供されてもよい。
【００２８】
動作中は、受信機２００はアンテナ２０５で受け取った信号から情報を適切に受信、処理及び抽出する。信号はアナログＲＦ受信回路１０６で復調され、システムバス２０７を通じて獲得モジュール２０４へ送られる。復調した信号から抽出したデータは、システムバス２０７を通じて処理装置２０６へ送られ、その後デジタル出力が携帯装置又は他のホストへインターフェイスモジュール２１４を通じて送られる。それ故、アナログ及びデジタル機能の両方が共通のダイ１０２（図１）に設けられることによって、コンパクトだが完全な機能を備えた受信機２００が得られる。
【００２９】
ホスト装置と提携するマイクロコントローラによって制御されるＧＰＳ受信機の一種が、米国特許第６，３５９，７５３号明細書に示されている。しかし、単一のパッケージ中に統合された無線装置を制作すべくデジタル部１０４の全処理機能をアナログ部１０６に統合することに困難が生じた。実際に、処理装置２１６、捕捉モジュール２０４及び他のデジタルモジュールで生じる何種類もの高周波クロック信号が、ダイのアナログ部で干渉するのがみられた。２つの回路が共通のダイ１０２に設けられるので、アナログ部１０６において不要なデジタル信号によって生じるノイズは、一般に、ＲＦ信号に対する感度の望ましくない減衰をもたらす。しかし、デジタル部１０４によって引き起こされる不要なノイズの量を大幅に減らすいくつかの技術が知られており、よって、デジタル及びアナログ回路を共通のダイに完全に統合することが可能である。これらの技術は、同相除去技術の利用、ブロックイネーブルフィルタリング(block enabled filtering)の利用、及びダイ１０２の機械的な設計の様々な変形を含む。更に、ダイ１０２の物理的なレイアウトは、最も高レベルのノイズを発生するデジタル回路（例えば、Ｉ／Ｏインターフェイス、メモリインターフェイスなど）が、デジタル部１０４の中で極力アナログ部１０６から空間的に離れるように、配置することができる。ノイズの減少及び／又は隔離のための様々な技術を以下に説明する。
【００３０】
図３を参照すると、例示したアナログ部１０６のＲＦ受信回路は、１つ以上の増幅器３０４，３０８，３１４、ミキサー３１０、発振回路３３４、及びアナログデジタル変換器（ＡＤＣ）３１８を含む出力段を備えている。アンテナ２０５から受信された信号は、低ノイズ増幅器３０４によって適切に増幅され、必要な搬送周波数（例えば、１５７５．４２ＭＨｚのＧＰＳ Ｌ１周波数）周辺の周波数帯にある信号を通過させるように調整されたバンドパスフィルタ３０６に供給される。受信したＲＦ信号は微弱（例えば、屋内で受信したＧＰＳ信号）なことがあるので、増幅器３０４は一般的には約２０ｄＢ程度の増幅率を受信信号に与えて、受信回路１０６の感度を増大させている。増幅及びフィルタリングされた回路は、可変利得増幅器３０８、アナログミキサー３１０、１つ以上の周波数整形フィルタ３１４及び／又は増幅器３１２，３１６を含むミキシング段(mixing stage)に供給される。図３に示したように、アナログ信号はアナログ部１０６の一部又は全体を通じて差分の形態で処理される。デジタル部１０４（図１）からの不要なノイズは一般的には差分信号(differential signal)の両側にほぼ均等に入り込むので、差分信号の比較により、一般的な同相除去技術を用いてノイズは適切に相殺される。
【００３１】
フィルタ３０６からの差分信号は、捕捉モジュール２０４（図２）に送られて更に処理されるＩＦ信号を作るために適切に処理される。図３に示される例示した実施形態では、信号は、同信号の増幅率をアナログ部１０６の出力からのフィードバックに基づき調整する可変利得増幅器３０８を用いて、望ましいレベルにまで増幅される。増幅された信号は、搬送波からの受信信号を復調すべく、発振回路３３４からの適切な信号と混合される。発振回路３３４は、ミキサー３１０で適切な復調信号３０９を生成するため及び／或いはＡＤＣ３１８のための適切なクロック信号を生成するために、分数シンセサイザー(fractional synthesizer)２０８からの入力信号を受信して同信号を処理することが可能な任意の回路である。図３で示される実施形態では、発振回路３３４は約１５７０ＭＨｚの発振信号３０９、及び約１６ＭＨｚのＡＤＣ３１８へのクロック信号を適切に生成するが、実際の周波数や様々な周波数を生成するための技術は、実施形態に応じて広範囲に変更し得る。
【００３２】
ミキサー３１０からの変調／混合信号は、適切にフィルタ３１４でフィルタ処理され、且つ増幅器３１２及び／又は３１６で増幅されて、ＩＦ信号を望ましい波形に整形する。ダイ１０２のデジタル部１０４からの不要なノイズの影響を更に減らすために、１つ以上の増幅器３０８，３１２及び／又は３１６は、図３で示したように、増幅器３１６の差分入力(differential input)の１つに結合されているブロックイネイブルトフィルタリング(block enabled filtering)３３０を含むことができる。各ブロックイネイブルトフィルタは、コンデンサ又は増幅器入力から高周波ノイズを除去できる部品を適切に含んでいる。図３では１つのコンデンサのみが示されているが、実際のフィルタは不要な信号をフィルタリング可能な幾つかの並列な(parallel)及び／又は抵抗性、容量性及び／又は誘導性を有する要素を含むことができる。フィルタ３３０は、高周波信号のための短縮された回路を効果的に形成すべく、アナログ増幅器と、処理装置２１６或いはデジタル部１０４上の他の回路に結合されている導電体３３２との間に電気的に設けられており、それによって、アナログ部１０６で高周波信号が増幅されることを防止している。フィルタ３３０は、従って、デジタル部１０６でのクロック信号等及びそれら信号の高調波から不要な信号を除去するように調整される。
【００３３】
処理されたアナログＩＦ信号はＡＤＣ３１８により、デジタルな等価物に変換される。ＡＤＣ３１８は、パイプラインタイプの変換器や、あらゆるレベルの分解能（例えば、４ｂｉｔ，８ｂｉｔ等）を有する類似の装置等の任意のアナログデジタル変換器である。デジタル等価信号(digital equivalent signal)は、一般的には、相又は遅延固定ループ(phase or delay locked loop)等を用いてアナログ部１０６のデジタル出力を同期させるデジタル制御発振器２０２を通じて、捕捉モジュール２０４（図２）に供給される。ＡＤＣ３１８からのデジタル出力はまた、上述したように、ブランキング(blanking)及び／又はレベル制御機能を提供すべく、レベル制御回路２０６によって処理されてもよい。このような実施形態では、ＡＬＣ２０６のデジタル出力は、一般的にはアナログ部１０６にあるアナログデジタル変換器（ＤＡＣ）によってアナログ等価信号(analog equivalent signal)に変換され、アナログに変換された信号は可変利得増幅器３０８への制御入力として用いられる。
【００３４】
従って、アナログ部１０６はアンテナ２０５で受信したアナログ信号を適切に受信、復調及び変換する。デジタル部１０４からの不要なノイズは、差分信号及び／又はブロックイネイブルトフィルタ３３０を使って適切に減少させられる。図３で示した回路は単なる例示であるが、任意の別のＧＰＳ、又は幾つかの別の更なる部品を有するＲＦフロントエンド回路(front end circuit)が多彩な同等の実施形態で用いられ得る。
【００３５】
アナログ部１０６へのデジタルノイズの影響は、信号及び同信号の高調波がアナログ回路１０６によって処理される周波数帯の中に入らないように、デジタル部１０４中を伝えられる様々なクロック信号を調整することによって、更に減らすことができる。例えば、Ｌ１ ＧＰＳ信号を処理する受信機では、受信機２００は、約１５７５．４２ＭＨｚ若しくはそれのプラスマイナス約１０ＭＨｚの周波数を有する入力信号を最初に処理する。この周波数帯は、フィルタ３０６によって、又はアナログ回路１０６の別の部品によって最初に規定される。デジタルベースバンドクロック信号及び同信号の高調波をこの範囲外に外すように設定することにより、クロック信号によって生じる不要なノイズをアナログ回路１０６から効果的にフィルタリングすることができる。クロック信号は様々な技術を通じてデジタル部１０４にて調整することができる。例えば、比較的緩やかなエッジ変化(edge rates)に応答し得る論理ゲートを用いることにより、ノイズを効果的に減少することができる。
【００３６】
同様にして、クロック信号自身を、上述したように、所望のアナログ周波数帯の外に出るように選択することができる。図４を参照すると、様々な周波数のクロック信号２１５を生成する例示された回路４００は、１つ以上の信号分割回路(signal divider circuits)４１０，４１２、１つ以上の同期回路(synchronizing circuit)４０４，４０６、及び同期マルチプレクサ(synchronous multiplexer)４０２を適切に含む。分割回路４１０，４１２は、水晶振動子又は他の基準源（ｒｅｆ＿ｓｒｃ＿ｃｌｋ）から、及び／又は捕捉モジュール２０４（ｇａｍ＿ｓｒｃ＿ｃｌｋ）等から、クロック入力を適切に受信する。これらの信号は、処理装置２１６、捕捉モジュール２０４、クロックジェネレータ２３０、及び／又は分割器４１０，４１２への他の適切なソースから受信した分割器選択(divider select)（ｒｅｆ＿ｃｌｋ＿ｄｉｖ＿ｓｅｌ及びｇａｍ＿ｃｌｋ＿ｄｉｖ＿ｓｅｌ）信号に応答して、分割又は調整し得る。回路４００はまた、内部又は外部から供給される、マルチプレクサ制御装置４０８に与えられる低周波のソースクロック信号（ｌｏｗ＿ｒｅｆ＿ｓｒｃ＿ｃｌｋ）を受信する。例示した実施形態では、低周波のソースクロック信号は、リアルタイムクロック発振器から受信され、約３２．７６８ＫＨｚの周波数を有するが、他のソース及び周波数を他の実施形態において用いても良い。
【００３７】
マルチプレクサ制御装置４０８は、信号又は多重ビット制御信号をマルチプレクサ４０２に供給して、ｍｃｌｋ信号ライン２１５上に適切なクロック信号を流す。制御装置４０８からの１つ以上の出力は、分割器４１２，４１０の出力を（各々）低周波基準クロック信号に同期させる同期回路４０４，４０６に供給されてもよい。例示した実施形態では、同期回路４０４，４０６は一般的なフリップフロップ又はラッチ回路である。同期マルチプレクサ４０２は、低周波ソース信号、分割器４１０，４１２の出力及び同期回路４０４，４０６の出力を適切に選択して、ｍｃｌｋライン２１５上に適切な出力クロック信号を流す。典型的な通常動作モード時には、処理装置２１８は一般的には約１４ＭＨｚの速度で動作し、捕捉モジュール２０４は約７０ＭＨｚのクロック速度で動作するが、他の値を別の実施形態で用いることもできる。更に、システムクロック２１５又は任意の他のクロック信号が、必要に応じて、１つ以上の外部供給信号の機能として生成され得る。そのような機能は、例えば回路４００と共同して生成されてもよいし、或いは、クロックジェネレータやＤＣＯ２０２等（図２）によって提供されてもよい。例示した実施形態では、ＤＣＯ２０２内の１つ以上のスイッチが、様々な外部供給クロック信号の切り替えを行うために用いられる。
【００３８】
回路４００は、通常動作時における高周波クロック信号及び／又は低電力動作用の低周波クロック信号を選択するためにも用いられ得る。低周波基準速度（例えば、約３２．７６８ＫＨｚ）で受信機２００（図２）を動作させることにより、処理装置２１８は比較的低速度で動作し、その結果電力が節約される。処理装置２１８が低基準速度で動作している間、同処理装置２１８を一般的な「スリープモード」にしてもよく、その結果更に電力が節約される。処理装置２１８は、ｍｃｌｋ信号２１５を加速する、処理装置２１８に適切な割り込み信号を送る、又は他の技術を使うことによって、スリープモードから出ることができる。更なる実施形態では、クロック信号が遅かったり停止したりした場合でもデジタル回路に値を保持させる高同期ゲート設計(highly synchronous gate design)を通じて、リセット不能なスリープモードを作るようにしてもよく、その結果スリープモードに入る前にデータを記憶する必要や、スリープモードから出た後にデータを再読み込みする必要がなくなる。
【００３９】
デジタル部１０４の信号がアナログ部１０６においてノイズを発生するのを防止するための別の技術は、ダイ１０２の空間的なレイアウトの改良を必要とする。上で簡単に触れたように、最大のノイズを発生させるデジタル部１０４のモジュールは、ダイ１０２上において、物理的に可能な限りアナログ部１０６から離されて配置され得る。更に、追加の物理的な隔離が、デジタル部１０４の周りのグランドトレンチ(ground trench)及び／又はファラディケージによって提供される。図５を参照すると、例示されたダイ１０２は、デジタル部１０４とアナログ部１０６との間に形成されたトレンチ(trench)５０４を好適に含んでいる。トレンチ５０４は任意の一般的な技術（例えばソーイング(sawing)やエッチング等）を用いて形成することができ、金、銀、アルミニウム、銅等の導電体で充填されることができる。更なる実施形態では、トレンチ５０４はダイ１０２上の電気的接地に結合されて、トレンチ５０４に吸収された不要な信号をさらに減衰させる。可能な限り多くの信号がダイ１０２のアナログ部１０６に入ってくるのを防止するために、トレンチ５０４はダイ１０２の全てではないがほとんどに亘って適切に延びている。図６を参照すると、ファラディケージをデジタル部１０４の少なくとも一部の周りに形成することにより、デジタル部１０４で生じる信号を更に隔離し得る。ファラディゲージは、例えばスパッタリング、デポジッティング(depositing)、又はデジタル部１０４の外面に導体部６０４を形成するその他の方法によって、形成され得る。これらの導体部６０４は、アルミニウム、銅、金、銀、合金又はその他の伝導材料から形成し得る。導体部６０４は図６では「板」として示されているが、別の実施形態では、格子、網目、或いはその他のパターンが必要に応じて用いられ得る。
【００４０】
ここで記載した様々な技術を用いることにより、ＲＦ／ＧＰＳ受信機用のアナログ回路とデジタル回路との両方を、受信機の能力(performance)を犠牲にすることなく、共通のミックスモードダイ(mixed-mode die)１０２に組み込むことができる。ミックスモードダイ１０２をＳＲＡＭ又は他のメモリ１０８に重ねて配置することによって、受信機をさらに小型に形成することができる。それ故、ここで記載した信号隔離技術は、積層シングルチップ構造で完全なＲＦ／ＧＰＳ受信機を形成することを可能にする。コンパクトな設計は、多彩な携帯電子装置及び他の製品に、位置情報サービスなどを含む幾つもの優れた機能を与えることを容易にする。
【００４１】
少なくとも１つの実施形態が本発明の前述した詳細な説明で提示されたが、多くの変更例や均等物が存在することを理解するべきである。例えば、本発明の幾つかの態様がＧＰＳ受信機を参照して説明されたが、ここで開示した概念は、ブルートゥース、Ｗｉ−Ｆｉ或いは無線電話等を含む任意のタイプのＲＦ又は他の無線通信で用いることができる送信機、トランシーバ及び／又は受信機のような、同等の回路や装置にも容易に適用できる。ここに含まれた実施形態は単なる例示に過ぎず、本発明の範囲、適用又は構成をどのようにも制限することを意図していないことを理解すべきである。むしろ、前述した詳細な説明は、本発明の実施形態を実現するために好都合な指針を示している。例示した実施形態で説明した要素の機能や配置が、添付した請求の範囲に記載された発明の範囲及びその適法な均等物から外れることなく、様々に変更可能である。
【図面の簡単な説明】
【００４２】
【図１】積層構造を備えたＲＦ受信機の一例のブロック図。
【図２】無線受信機の一例のブロック図。
【図３】ＲＦ受信回路の一例の回路図。
【図４】クロック信号生成スキームの一例の論理図。
【図５】モノリシック集積回路のダイの一例の側面図。
【図６】モノリシック集積回路のダイの一例の斜視図。
【特許請求の範囲】
【請求項１】
モノリシック無線装置であって、
共通のダイ上にデジタル部とアナログ部とを有するミックスモード集積回路であって、前記アナログ部は無線周波数（ＲＦ）受信回路を備え、前記デジタル部は前記ＲＦ受信回路と通信する信号処理装置を備えることと、
前記ミックスモード集積回路と電子通信を行うメモリ装置であって、該メモリ装置が信号処理装置のための電子的な指令及びデータを記憶するように構成されることと
を備える無線装置。
【請求項２】
前記ＲＦ受信回路はある周波数帯域で動作し、前記デジタル部は前記信号処理装置に与えられるクロック周波数を有するクロック信号を備える請求項１に記載の無線装置。
【請求項３】
前記クロック周波数及び該クロック周波数の高調波が前記周波数帯域に入らないように、前記クロック周波数が設定される請求項５に記載の無線装置。
【請求項４】
前記ＲＦ受信回路は、前記アナログ部が伝達するアナログ信号から前記クロック周波数の高調波を除去するフィルタを備える請求項６に記載の無線装置。
【請求項５】
全地球測位システム（ＧＰＳ）のためのモノリシック受信機であって、
基板と、
前記基板と結合され、共通のダイ上にデジタル部とアナログ部とを有するミックスモード集積回路であって、前記アナログ部はある周波数帯域で動作するＲＦ受信回路を備え、前記デジタル部は前記ＲＦ受信回路と通信する信号処理装置を備え、前記デジタル部は前記信号処理装置に与えられるクロック周波数を有するクロック信号を備え、前記クロック周波数及び該クロック周波数の高調波が前記周波数帯域に入らないように、前記クロック周波数が選択されることと、
前記基板の反対側で前記ミックスモード集積回路に重ねられ、且つミックスモード集積回路と電子通信を行うように構成されたメモリ装置であって、該メモリ装置が信号処理装置のための電子的な指令及びデータを記憶するように構成されることと
を備える受信機。
【請求項６】
アンテナと接続されている、共通のダイ上に設けられた無線受信機であって、
前記共通のダイ上に設けられるシステムバスと、
前記システムバスに結合され、前記アンテナからアナログ信号を受信し且つ該アナログ信号のデジタル表現を供給するように構成された無線周波数（ＲＦ）受信回路を備えるアナログ部と、
前記システムバスを通じて前記ＲＦ受信回路と通信してアナログ信号の前記デジタル表現を受け取るように構成された獲得モジュールであって、該獲得モジュールはさらに、前記デジタル表現を処理して前記アナログ信号からデータを抽出するように構成されることと、
前記システムバスと結合される処理装置であって、該処理装置は、前記ＲＦ受信回路及び前記獲得モジュールを制御し且つ獲得モジュールからのデータを処理して、無線受信機の出力を供給するように構成されることと
を備える無線受信機。
【請求項７】
前記アナログ部を前記システムバスに結合する自動レベル制御（ＡＬＣ）モジュールを更に備えており、該ＡＬＣモジュールは、前記システムバスを通じて前記処理装置から受け取った信号に応答して、ＲＦ受信機に対してブランキング及びレベル制御を行うように構成される請求項６に記載の無線受信機。
【請求項８】
複数の外部基準のうちの選択された１つの機能として、前記処理装置及び前記獲得モジュールのためのシステムクロック信号を生成するように構成されたクロック生成回路を更に備える請求項６に記載の無線受信機。
【請求項９】
メモリに重ねられ且つアンテナに電気的に結合された、無線受信機用のモノリシックダイであって、
前記モノリシックダイ上に設けられるシステムバスと、
前記システムバスに結合され、前記アンテナからアナログ信号を受信し且つ該アナログ信号のデジタル表現を供給するように構成された無線周波数（ＲＦ）受信回路を備えるアナログ部と、
前記システムバスを通じて前記ＲＦ受信回路と通信してアナログ信号の前記デジタル表現を受け取るように構成された獲得モジュールであって、該獲得モジュールはさらに、前記デジタル表現を処理して前記アナログ信号からのデータを抽出するように構成されることと、
前記システムバスと結合される処理装置であって、該処理装置は、前記ＲＦ受信回路及び前記獲得モジュールを制御し且つ獲得モジュールからのデータを処理して、無線受信機の出力を供給するように構成されることと
を備えるモノリシックダイ。
【請求項１】
モノリシック無線装置であって、
共通のダイ上にデジタル部とアナログ部とを有するミックスモード集積回路であって、前記アナログ部は無線周波数（ＲＦ）受信回路を備え、前記デジタル部は前記ＲＦ受信回路と通信する信号処理装置を備えることと、
前記ミックスモード集積回路と電子通信を行うメモリ装置であって、該メモリ装置が信号処理装置のための電子的な指令及びデータを記憶するように構成されることと
を備える無線装置。
【請求項２】
前記ＲＦ受信回路はある周波数帯域で動作し、前記デジタル部は前記信号処理装置に与えられるクロック周波数を有するクロック信号を備える請求項１に記載の無線装置。
【請求項３】
前記クロック周波数及び該クロック周波数の高調波が前記周波数帯域に入らないように、前記クロック周波数が設定される請求項５に記載の無線装置。
【請求項４】
前記ＲＦ受信回路は、前記アナログ部が伝達するアナログ信号から前記クロック周波数の高調波を除去するフィルタを備える請求項６に記載の無線装置。
【請求項５】
全地球測位システム（ＧＰＳ）のためのモノリシック受信機であって、
基板と、
前記基板と結合され、共通のダイ上にデジタル部とアナログ部とを有するミックスモード集積回路であって、前記アナログ部はある周波数帯域で動作するＲＦ受信回路を備え、前記デジタル部は前記ＲＦ受信回路と通信する信号処理装置を備え、前記デジタル部は前記信号処理装置に与えられるクロック周波数を有するクロック信号を備え、前記クロック周波数及び該クロック周波数の高調波が前記周波数帯域に入らないように、前記クロック周波数が選択されることと、
前記基板の反対側で前記ミックスモード集積回路に重ねられ、且つミックスモード集積回路と電子通信を行うように構成されたメモリ装置であって、該メモリ装置が信号処理装置のための電子的な指令及びデータを記憶するように構成されることと
を備える受信機。
【請求項６】
アンテナと接続されている、共通のダイ上に設けられた無線受信機であって、
前記共通のダイ上に設けられるシステムバスと、
前記システムバスに結合され、前記アンテナからアナログ信号を受信し且つ該アナログ信号のデジタル表現を供給するように構成された無線周波数（ＲＦ）受信回路を備えるアナログ部と、
前記システムバスを通じて前記ＲＦ受信回路と通信してアナログ信号の前記デジタル表現を受け取るように構成された獲得モジュールであって、該獲得モジュールはさらに、前記デジタル表現を処理して前記アナログ信号からデータを抽出するように構成されることと、
前記システムバスと結合される処理装置であって、該処理装置は、前記ＲＦ受信回路及び前記獲得モジュールを制御し且つ獲得モジュールからのデータを処理して、無線受信機の出力を供給するように構成されることと
を備える無線受信機。
【請求項７】
前記アナログ部を前記システムバスに結合する自動レベル制御（ＡＬＣ）モジュールを更に備えており、該ＡＬＣモジュールは、前記システムバスを通じて前記処理装置から受け取った信号に応答して、ＲＦ受信機に対してブランキング及びレベル制御を行うように構成される請求項６に記載の無線受信機。
【請求項８】
複数の外部基準のうちの選択された１つの機能として、前記処理装置及び前記獲得モジュールのためのシステムクロック信号を生成するように構成されたクロック生成回路を更に備える請求項６に記載の無線受信機。
【請求項９】
メモリに重ねられ且つアンテナに電気的に結合された、無線受信機用のモノリシックダイであって、
前記モノリシックダイ上に設けられるシステムバスと、
前記システムバスに結合され、前記アンテナからアナログ信号を受信し且つ該アナログ信号のデジタル表現を供給するように構成された無線周波数（ＲＦ）受信回路を備えるアナログ部と、
前記システムバスを通じて前記ＲＦ受信回路と通信してアナログ信号の前記デジタル表現を受け取るように構成された獲得モジュールであって、該獲得モジュールはさらに、前記デジタル表現を処理して前記アナログ信号からのデータを抽出するように構成されることと、
前記システムバスと結合される処理装置であって、該処理装置は、前記ＲＦ受信回路及び前記獲得モジュールを制御し且つ獲得モジュールからのデータを処理して、無線受信機の出力を供給するように構成されることと
を備えるモノリシックダイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５０６３６３（Ｐ２００７−５０６３６３Ａ）
【公表日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００６−５２６９４１（Ｐ２００６−５２６９４１）
【出願日】平成１６年９月９日（２００４．９．９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２９４８８
【国際公開番号】ＷＯ２００５／０２９７１８
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（３９０００９５９７）モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】ＭＯＴＯＲＯＬＡ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１６年９月９日（２００４．９．９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２９４８８
【国際公開番号】ＷＯ２００５／０２９７１８
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（３９０００９５９７）モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】ＭＯＴＯＲＯＬＡ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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