自動演奏装置
【課題】簡単な構成で、同時制御操作子数の制約を受けることなく、多数の操作子をリアルタイムでフィードバック制御する。
【解決手段】シリアル接続された６つのＡＳＩＣ５２がＤＳＰ５１に接続される。各ＡＳＩＣ５２は、検出信号ＳＤ、ＰＷＭ値のパラレル入力、出力、及びＰＷＭ値、Ａ／Ｄ値のシリアル転送を行える。ＤＳＰ５１は、演奏データとＡ／Ｄ値とに基づきＰＷＭ値を生成する。シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。一方、ワードシンク信号ＷＳの立ち下がりタイミングで、シフトレジスタ５４に検出信号ＳＤがパラレル入力されると共に、シフトレジスタ５４のＰＷＭ値がパラレル出力される。
【解決手段】シリアル接続された６つのＡＳＩＣ５２がＤＳＰ５１に接続される。各ＡＳＩＣ５２は、検出信号ＳＤ、ＰＷＭ値のパラレル入力、出力、及びＰＷＭ値、Ａ／Ｄ値のシリアル転送を行える。ＤＳＰ５１は、演奏データとＡ／Ｄ値とに基づきＰＷＭ値を生成する。シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。一方、ワードシンク信号ＷＳの立ち下がりタイミングで、シフトレジスタ５４に検出信号ＳＤがパラレル入力されると共に、シフトレジスタ５４のＰＷＭ値がパラレル出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演奏情報に従って、ペダルや鍵等の操作子を個別にフィードバック制御する自動ピアノ等の演奏装置に関する。
【背景技術】
【０００２】
従来、鍵あるいはペダル等の操作子の変位を検出すると共に、その検出値と演奏情報とに基づくフィードバック制御により操作子を個々に駆動し、自動演奏を実現する自動ピアノ等の演奏装置が知られている。
【０００３】
例えば、下記特許文献１の演奏装置では、一般の自動ピアノにおける同時発音チャンネル数が１６個程度に限られていることに着目し、並列にサーボ制御が実行されるべきアクチュエータのうち、実用上支障がない限られた数のアクチュエータを選択して、時分割でサーボ制御処理を行うことで、所望の機能を確保しつつ、簡単な構成でサーボ処理回路の負担乃至回路数の削減を可能にしている。
【特許文献１】特開平６−２１４５６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に示されるような演奏装置では、同時制御可能な操作子数は限定されており、近年の同時発音数の増大に対応が困難である。また、時分割処理によると、厳密には各操作子間で制御タイミングのずれが生じ得るが、制御操作子数が多くなるとそれがより顕著になるため、改善が望まれる。
【０００５】
本発明は上記従来技術の問題を解決するためになされたものであり、その目的は、簡単な構成で、同時制御操作子数の制約を受けることなく、多数の操作子をリアルタイムでフィードバック制御することができる演奏装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明の請求項１の演奏装置は、複数の演奏操作子（３１）と、前記複数の演奏操作子の各々に対応して設けられ、各々独立に制御されて、対応する演奏操作子を駆動する複数の駆動手段（２０）と、前記複数の演奏操作子の各々に対応して設けられ、各演奏操作子の変位に基づく物理情報（ＳＤ）を検出する物理情報検出手段（３７）と、演奏情報を入力する演奏情報入力手段（４０）と、クロック情報（ＳＣＫ）を発生させるクロック情報発生手段（５１）と、前記演奏情報入力手段により入力された演奏情報と駆動情報生成用の物理情報とに基づいて、前記複数の演奏操作子の各々を駆動するための駆動情報（ＰＷＭ）を生成すると共に、該生成した駆動情報を、前記クロック情報発生手段により発生したクロック情報に基づいてシリアルに出力する駆動情報生成出力手段（５１）と、前記駆動情報生成出力手段とは別個に設けられ、前記駆動情報生成出力手段により出力される駆動情報を前記クロック情報に基づいてシリアルに入力し、該入力された駆動情報を、対応する駆動手段に前記クロック情報に基づく所定のタイミング（ＷＳ立ち下がり）で一括して出力する一方、前記物理情報検出手段により検出された物理情報を前記所定のタイミング（ＷＳ立ち下がり）で一括して取り込み、該取り込んだ物理情報を、前記駆動情報生成出力手段に対して前記駆動情報生成用の物理情報として前記クロック情報に基づいてシリアルに出力する入出力制御手段（５２）とを有し、前記所定のタイミングは、前記クロック情報に同期したタイミングであって、且つ、前記入出力制御手段が、前記検出された物理情報を一括して取り込んでから、該一括して取り込んだ物理情報のすべてを前記駆動情報生成出力手段に対してシリアルに出力することが完了するまでの間隔で訪れるタイミングであり、前記駆動情報生成出力手段は、前記入出力制御手段により前記所定のタイミング毎に一括して出力される分の駆動情報を、隣接する所定のタイミングの間隔内に生成し、前記駆動情報及び前記物理情報はいずれも、複数ビットの情報であることを特徴とする。
【０００７】
なお、上記括弧内の符号等は例示である。
【発明の効果】
【０００８】
本発明によれば、簡単な構成で、同時制御操作子数の制約を受けることなく、多数の操作子をリアルタイムでフィードバック制御することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面を参照して説明する。
【００１０】
図１は、本発明の一実施の形態に係る演奏装置の構成を、ある１つの鍵に着目して示した部分断面図である。本演奏装置は、例えば自動演奏ピアノ（以下、「鍵盤装置」と称する）３０として構成される。鍵盤装置３０は、通常のアコーステックピアノと同様、鍵３１の運動をハンマ３２に伝達するアクションメカニズム３３と、ハンマ３２により打撃される弦３４と、弦３４の振動を止めるためのダンパ３６とを備えている。以降、鍵３１の奏者側を「前方」と称する。
【００１１】
また、不図示のソレノイドコイルを有するキードライブユニット２０が、鍵３１ごとに設けられ、鍵３１の後端部側の下方に配置されている。また、キーセンサユニット３７が各鍵３１に対応して設けられる。キーセンサユニット３７は、各鍵３１の前部下方に配置され、鍵３１のストローク中における位置を示すアナログ信号である検出信号ＳＤを出力する。
【００１２】
演奏データ中の発音イベントデータで規定される音高に対応するキードライブユニット２０に駆動信号が供給されると、そのプランジャが上昇し、該プランジャの頂部が対応する鍵３１の後端部裏面に当接して該鍵３１を突き上げる。これにより鍵３１が押下され、弦３４がハンマ３２により叩かれることによりピアノ音が発音されるようになっている。また、各キードライブユニット２０には、そのプランジャの移動速度を検出する速度センサ（図示せず）が設けられている。
【００１３】
鍵盤装置３０にはまた、ダンパ３６を駆動するためのペダルＰＤが設けられる。また、ペダルＰＤを駆動するためのペダルアクチュエータ２６と、ペダルＰＤの位置を検出する位置センサ２７とが設けられている。詳細は図示しないが、ペダルアクチュエータ２６は公知の構成のもので、ペダルＰＤに連結されたプランジャ２９と、該プランジャ２９に巻装されたソレノイドコイル２８とを有し（いずれも図２参照）、駆動信号が供給されると、上記プランジャ２９が動作してペダルＰＤが駆動されるようになっている。
【００１４】
鍵盤装置３０はまた、コントロールユニット４０、Ｉ／Ｏ（入出力）ユニット５０を備える。コントロールユニット４０は、Ｉ／Ｏユニット５０との間で各種信号をやりとりし、例えば、Ｉ／Ｏユニット５０に、演奏データ、同期信号等を送る。この演奏データは、例えば、ＭＩＤＩ（Musical Instrument Digital Interface）コードで構成され、鍵３１及びペダルＰＤの動作を規定する。
【００１５】
Ｉ／Ｏユニット５０には、上述したキーセンサユニット３７からの検出信号ＳＤが入力されるほか、位置センサ２７の検出信号Ｐｙ（ｐ）が供給され、各キードライブユニット２０の上記速度センサからも、同様に速度検出信号Ｖｙ（ｋ）が供給される。本実施の形態では、Ｉ／Ｏユニット５０は、上記演奏データと、検出信号Ｐｙ（ｐ）及び検出信号ＳＤとに基づき励磁電流として電流指示値ｕ（ｐ）、ｕ（ｋ）を生成し、それぞれペダルアクチュエータ２６、キードライブユニット２０に供給する。これら電流指示値ｕ（ｐ）、ｕ（ｋ）は、実際には、ペダルアクチュエータ２６、キードライブユニット２０のそれぞれのソレノイドコイルに流すべき平均電流の目標値に応じたデューティ比となるようにパルス幅変調を施したＰＷＭ信号である。
【００１６】
演奏データに基づく自動演奏においては、Ｉ／Ｏユニット５０が、上記演奏データに応じて生成される各時刻におけるペダルＰＤ及び鍵３１の各位置に対応した位置制御データと、検出信号Ｐｙ（ｐ）、及び検出信号ＳＤのデジタルデータ変換値（後述するＡ／Ｄ値）とをそれぞれ比較し、両者がそれぞれ一致するように電流指示値ｕ（ｐ）、ｕ（ｋ）を随時更新して出力することでサーボ制御を行う。これにより、演奏データに従って、ペダルＰＤ及び鍵３１が駆動されて、自動演奏がなされる。なお、本実施の形態では、鍵３１のフィードバック駆動制御に検出信号ＳＤを用いるが、これに代えて、あるいはこれに加えて、上記速度検出信号Ｖｙ（ｋ）を用いるようにしてもよい。Ｉ／Ｏユニット５０の詳細は後述する。
【００１７】
図２は、鍵盤装置３０の制御機構の構成を示すブロック図である。
【００１８】
鍵盤装置３０の制御機構は、ＣＰＵ１１に、バス１５を通じて、上記キードライブユニット２０、ペダルアクチュエータ２６、位置センサ２７、キーセンサユニット３７のほか、鍵盤部ＫＢ、ＲＯＭ１２、ＲＡＭ１３、ＭＩＤＩインターフェイス（ＭＩＤＩＩ／Ｆ）１４、タイマ１６、表示部１７、外部記憶装置１８、操作部１９、音源回路２１、効果回路２２及び記憶部２５が接続されて構成される。音源回路２１には効果回路２２を介してサウンドシステム２３が接続されている。
【００１９】
ＣＰＵ１１は、本装置３０全体の制御を司る。ＲＯＭ１２は、ＣＰＵ１１が実行する制御プログラムやテーブルデータ等の各種データを記憶する。ＲＡＭ１３は、演奏データ、テキストデータ等の各種入力情報、各種フラグやバッファデータ及び演算結果等を一時的に記憶する。ＭＩＤＩＩ／Ｆ１４は、不図示のＭＩＤＩ機器等からの演奏データをＭＩＤＩ信号として入力する。タイマ１６は、タイマ割り込み処理における割り込み時間や各種時間を計時する。表示部１７は、例えばＬＣＤを含んで構成され、楽譜等の各種情報を表示する。外部記憶装置１８は、フレキシブルディスク等の不図示の可搬記憶媒体に対してアクセス可能に構成され、これら可搬記憶媒体に対して演奏データ等のデータを読み書きすることができる。操作部１９は、不図示の各種操作子を有し、自動演奏のスタート／ストップの指示、曲選択等の指示、各種設定等を行う。記憶部２５は、フラッシュメモリ等の不揮発メモリで構成され、演奏データ等の各種データを記憶することができる。鍵盤部ＫＢには、上記鍵３１が含まれる。
【００２０】
音源回路２１は、演奏データを楽音信号に変換する。効果回路２２は、音源回路２１から入力される楽音信号に各種効果を付与し、ＤＡＣ（Digital-to-Analog Converter）やアンプ、スピーカ等のサウンドシステム２３が、効果回路２２から入力される楽音信号等を音響に変換する。
【００２１】
なお、上記コントロールユニット４０及びＩ／Ｏユニット５０の機能は、実際には、ＣＰＵ１１、タイマ１６、ＲＯＭ１２、ＲＡＭ１３等の協働作用によって実現される。
【００２２】
図３は、コントロールユニット４０及びＩ／Ｏユニット５０の構成を示すブロック図である。
【００２３】
Ｉ／Ｏユニット５０には、デジタルシグナルプロセッサ（以下、「ＤＳＰ」と称する）５１と、ＤＳＰ５１とは別個に設けられる６個のＡＳＩＣ（Application Specific Integrated Circuit）５２（５２（１）〜５２（６））とが実装されている。
【００２４】
各ＡＳＩＣ５２はいずれも同様に構成され、検出信号ＳＤのパラレル入力のための１６個の入力端子ｉｔｍ（ｉｔｍ（１）〜ｉｔｍ（１６）、図４参照）、及び電流指示値ｕ（ｐ）、ｕ（ｋ）のパラレル出力のための１６個の出力端子ｏｔｍ（ｏｔｍ（１）〜ｏｔｍ（１６）、図４参照）を有している。以降、駆動情報である電流指示値ｕ（ｋ）を「ＰＷＭ値」とも称する。鍵３１に駆動制御に関し、各入力端子ｉｔｍは、キーセンサユニット３７と配線接続され、各出力端子ｏｔｍは、キードライブユニット２０に配線接続されている。
【００２５】
ＡＳＩＣ５２はまた、外部へシリアルデータを出力するデータ送信端子（データエクスクルーシブ）ＤＸ、外部からシリアルデータを入力するデータ受信端子（データレシーブ端子）ＤＲを有している。そして、図３に示すように、これら端子ＤＸ、端子ＤＲでＡＳＩＣ５２同士がカスケード接続されて、６つのＡＳＩＣ５２がシリアル接続されている。ＡＳＩＣ５２の詳細は後述する。
【００２６】
本実施の形態では、鍵３１を８８個制御することを想定し、６個のＡＳＩＣ５２で９６チャンネル分に対応できるようになっている。すなわち、ＡＳＩＣ５２（１）〜５２（６）には、１つのＡＳＩＣ５２に対して１６鍵が低音域の鍵３１から順に割り当てられている。なお、余るチャンネルの一部はペダルＰＤ用に割り当てられ、検出信号Ｐｙ（ｐ）に基づいてペダルＰＤが駆動制御されるが、制御態様は鍵３１の場合と同様であるので、以下では鍵３１についてのみ説明し、ペダルＰＤの制御の詳細説明は省略する。
【００２７】
コントロールユニット４０は、記憶媒体（外部記憶装置１８等）に記憶されている、または外部からＭＩＤＩＩ／Ｆ１４を介して入力される演奏データをＤＳＰ５１に送る。ＤＳＰ５１は、シリアルクロック信号ＳＣＫ（８ＭＨｚ）及びワードシンク信号ＷＳを生成し、これらを各ＡＳＩＣ５２（１）〜５２（６）に個々に送る。
【００２８】
図４は、１つのＡＳＩＣ５２の内部構成を示す回路図である。ＡＳＩＣ５２は、１６段のブロックＢＬ（１）〜ＢＬ（１６）を有する。１つのブロックＢＬが、１つの入出力チャンネルに対応し、従って、ブロックＢＬ（１）〜ＢＬ（１６）が１６個の鍵３１に対応する。
【００２９】
ＡＳＩＣ５２は、上記入力端子ｉｔｍ、出力端子ｏｔｍ、データ送信端子ＤＸ、データ受信端子ＤＲのほか、不図示の各種端子を有し、例えば、それぞれワードシンク信号ＷＳ、シリアルクロック信号ＳＣＫが入力される端子「ＷＳ」、端子「ＳＣＫ」、電源やグランド電位を入力するための端子等を有する。
【００３０】
ブロックＢＬ（１）は、入力端子ｉｔｍ（１）に、Ａ／Ｄ変換器５３（１）、シフトレジスタ（ＳＨＩＦＴ）５４（１）、ラッチ回路（ＰＷＭ）５５（１）及び出力端子ｏｔｍ（１）が直列に接続されて構成される。ブロックＢＬ（２）〜ＢＬ（１６）もブロックＢＬ（１）と同様に構成される。Ａ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５は、それぞれ１０ｂｉｔ、１６ｂｉｔ、９ｂｉｔのデータを扱えるようになっている。
【００３１】
ブロックＢＬ（２）〜ＢＬ（１５）においては、隣接するブロックＢＬのシフトレジスタ５４が直列に接続されている。ブロックＢＬ（１）のシフトレジスタ５４（１）の入力側はデータ受信端子ＤＲに、ブロックＢＬ（１６）のシフトレジスタ５４（１）の出力側はデータ送信端子ＤＸに、それぞれ接続されている。
【００３２】
シリアルクロック信号ＳＣＫの立ち下がりのタイミングで、シフトレジスタ５４内でデータが１ｂｉｔずつシフトし、最後のｂｉｔのデータは後続のシフトレジスタ５４の先頭ｂｉｔに転送される。Ａ／Ｄ変換器５３は、対応する入力端子ｉｔｍから入力される検出信号ＳＤをＡ／Ｄ変換して保持する。ワードシンク信号ＷＳの立ち下がりのタイミング（所定のタイミング）で、Ａ／Ｄ変換器５３、シフトレジスタ５４が保持しているデータ（全ｂｉｔのデータ）が、それぞれ対応するシフトレジスタ５４、ラッチ回路５５に転送されると共に、ラッチ回路５５が保持しているデータ（全ｂｉｔのデータ）が、対応する出力端子ｏｔｍに出力される。
【００３３】
本実施の形態では、各ＡＳＩＣ５２は、シリアル入出力を行うと共に１６チャンネルでパラレル入力及びパラレル出力を行う入出力制御を行うようになっている。次に、この入出力制御動作を説明する。
【００３４】
シリアルクロック信号ＳＣＫの立ち下がりが１６（チャンネル）×６（個）×１６（ｂｉｔ）＝１５３６回発生する毎にワードシンク信号ＷＳの立ち下がりが１回発生する。データの流れは次のようになる。すなわち、図３に示すように、シリアルクロック信号ＳＣＫの立ち下がりタイミングに従って、ＤＳＰ５１は、その出力端子ｄｘから、ＰＷＭ値をＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに供給すると共に、ＡＳＩＣ５２（６）のデータ送信端子ＤＸからの、アナログの物理情報である検出信号ＳＤをＡ／Ｄ変換したデジタルの物理情報（以下、「Ａ／Ｄ値」と称する）を１ｂｉｔずつシリアルに受信端子ｄｒで受信する。上述のように、ＰＷＭ値は、電流指示値ｕ（ｋ）であって、演奏データとＡ／Ｄ値とに基づきＤＳＰ５１により生成される。このことを、時系列的に説明すると、次のようになる。
【００３５】
図５は、Ｉ／Ｏユニット５０内のデータ処理を示すタイムチャートである。同図（ａ）〜（ｆ）の各処理は、時間ｔの進行に従って同図右方に進む。同図（ａ）はワードシンク信号ＷＳの立ち下がりタイミングを示す。同図（ｂ）はＡ／Ｄ変換器５３における処理内容、同図（ｃ）〜（ｅ）はＤＳＰ５１における処理内容、同図（ｆ）はラッチ回路５５における処理内容をそれぞれ示す。図６は、Ｉ／Ｏユニット５０におけるデータの流れを示す模式図である。同図において、「Ａ／Ｄ」、「ＳＨＩＦＴ」、「ＰＷＭ」はそれぞれ、６個分のＡＳＩＣ５２のＡ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５をひとかたまりにした集合要素に相当する。
【００３６】
図５、図６において、ｎ番目のワードシンク信号ＷＳの立ち下がりタイミングにＤＳＰ５１で制御演算（演奏データとＡ／Ｄ値とに基づくＰＷＭ値の生成）の対象となるデータ群を「ｎ」で示す。また、図６において、ｎ等の下の（Ａ／Ｄ）、（ＰＷＭ）の表記はそれぞれ、そのデータ群「ｎ」がＡ／Ｄ値、ＰＷＭ値であることを示している。
【００３７】
図６（ａ）に示すように、データ群「ｎ」がＤＳＰ５１で制御演算されているとき（図５（ｄ）のｎ）、それと並行して、以下の動作がシリアルクロック信号ＳＣＫに同期してなされる。まず、既に制御演算を終えてＰＷＭ値となっているデータ群「ｎ−１」が、ＤＳＰ５１の出力端子ｄｘからＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに転送される（図５（ｅ）のｎ−１）。データ受信端子ＤＲに受信されたデータ群「ｎ−１」は、シフトレジスタ５４内を１ｂｉｔずつシフトすると共に、シフトレジスタ５４に既に保持されていたＡ／Ｄ値であるデータ群「ｎ＋１」が、１ｂｉｔずつシフトしつつＡＳＩＣ５２（６）のデータ送信端子ＤＸからＤＳＰ５１の受信端子ｄｒへ１ｂｉｔずつシリアルに転送される（図５（ｃ）のｎ＋１）。
【００３８】
また、これらと並行して、各ＡＳＩＣ５２のＡ／Ｄ変換器５３は、対応する入力端子ｉｔｍ（１）〜ｉｔｍ（１６）（図４参照）からアナログの検出信号ＳＤをパラレルに一括して受信しつつそれらをＡ／Ｄ変換し、次の（ｎ＋１番目の）ワードシンク信号ＷＳの立ち下がりまでにＡ／Ｄ値であるデータ群「ｎ＋２」を準備する（図５（ｂ）のｎ＋２）。さらに、各ＡＳＩＣ５２のラッチ回路５５は、既に保持しているＰＷＭ値であるデータ群「ｎ−２」を、次のワードシンク信号ＷＳの立ち下がりまでに、対応する出力端子ｏｔｍ（１）〜ｏｔｍ（１６）（図４参照）からパラレルに一括して出力する（図５（ｆ）のｎ−２）。
【００３９】
このようにして、次のワードシンク信号ＷＳの立ち下がりが発生するまでには、図６（ｂ）に示すように、ＤＳＰ５１にデータ群「ｎ」、「ｎ＋１」が、Ａ／Ｄ変換器５３にデータ群「ｎ＋２」が、シフトレジスタ５４のデータ群「ｎ−１」が、それぞれ保持された状態となる。そして、ｎ＋１番目のワードシンク信号ＷＳの立ち下がりのタイミングで、図６（ｂ）、（ｃ）に示すように、シフトレジスタ５４のデータ群「ｎ−１」が対応するラッチ回路５５に転送されると同時に、Ａ／Ｄ変換器５３のデータ群「ｎ＋２」が対応するシフトレジスタ５４に転送される。従って、ワードシンク信号ＷＳの立ち下がり毎に、キードライブユニット２０を制御する電流指示値ｕ（ｋ）（のデューティ比）が更新されることになる。
【００４０】
その後は、図６（ｄ）に示すように、処理対象のデータ群が１つ新しくなるだけであり、その次のワードシンク信号ＷＳの立ち下がりまでにおける動作の態様は、図６（ａ）で説明したのと全く同様である。
【００４１】
本実施の形態によれば、シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４に保持されていたＡ／Ｄ値が、ＤＳＰ５１に対してシリアル転送され、その一方、ワードシンク信号ＷＳの立ち下がりタイミングでは、シフトレジスタ５４に検出信号ＳＤがパラレル入力、すなわち一括して取り込まれると共に、シフトレジスタ５４に保持されていたＰＷＭ値がパラレル出力、すなわち、一括して出力される。これらにより、シフトレジスタ５４におけるＡ／Ｄ値のシリアル／パラレル転送動作が同時にＰＷＭ値のシリアル／パラレル転送動作にもなっているので、シフトレジスタ５４がＡ／Ｄ値転送とＰＷＭ値転送の２機能を兼ねる。従って、Ａ／Ｄ値転送用とＰＷＭ値転送用とでシフトレジスタ５４を別個に設ける構成に比し、回路構成が簡単で済む。また、時分割処理のように、個々の鍵３１間で検出、駆動のタイミングのずれが生じないことから、和音同時発音時等、同時制御する操作子数が多数となっても、精度の高いリアルタイム演奏を行うことができる。よって、簡単な構成で、同時制御する操作子数の制約を受けることなく多数の操作子をリアルタイムでフィードバック制御することができる。
【００４２】
また、制御可能なチャンネル数は、ＡＳＩＣ５２におけるブロックＢＬの段数を変更するか、またはＩ／Ｏユニット５０に実装されるＡＳＩＣ５２の数を変更することで、任意に変更でき、しかも、ＤＳＰ５１における制御アルゴリズムの変更等によっても容易に改変可能であることから、汎用性が高い。このことから、本発明は、鍵盤装置３０だけでなく、演奏操作子を有する各種の演奏装置へ適用可能である。
【００４３】
なお、ＡＳＩＣ５２におけるＰＷＭ値とＡ／Ｄ値のパラレル転送は、所定のタイミングで一括してなされればよく、ワードシンク信号ＷＳの立ち下がりタイミングに限定されるものではない。
【００４４】
なお、検出信号ＳＤは鍵３１の押下位置を示す位置データであるが、フィードバック制御に用いるデータはこれに限られず、例えば、速度、加速度等の、鍵３１の変位に基づく物理量のデータであってもよい。また、ＡＳＩＣ５２を用いて処理されるデータとして例示した、検出信号ＳＤ乃至Ａ／Ｄ値、ＰＷＭ値は一例であり、他のデータについても広く処理対象にすることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施の形態に係る入出力制御回路が適用される鍵盤装置の構成を、ある１つの鍵に着目して示した部分断面図である。
【図２】鍵盤装置の制御機構の構成を示すブロック図である。
【図３】コントロールユニット及びＩ／Ｏユニットの構成を示すブロック図である。
【図４】１つのＡＳＩＣの内部構成を示す回路図である。
【図５】Ｉ／Ｏユニット内のデータ処理を示すタイムチャートである。
【図６】Ｉ／Ｏユニットにおけるデータの流れを示す模式図である。
【符号の説明】
【００４６】
１１ ＣＰＵ、 ２０ キードライブユニット（駆動手段）、 ３０ 鍵盤装置（演奏装置）、 ３１ 鍵（演奏操作子）、 ３７ キーセンサユニット（物理情報検出手段）、 ４０ コントロールユニット（演奏情報入力手段）、 ５０ Ｉ／Ｏユニット、 ５１ ＤＳＰ（駆動情報生成出力手段、クロック情報発生手段）、 ５２ ＡＳＩＣ（入出力制御手段）、 ５３ Ａ／Ｄ変換器、 ５４ シフトレジスタ、 ５５ ラッチ回路、 ｉｔｍ 入力端子、 ｏｔｍ 出力端子、 ＤＲ データ受信端子、 ＤＸ データ送信端子、 ＢＬ ブロック、 ｕ（ｋ） 電流指示値（駆動情報（ＰＷＭ値））、 ＳＤ 検出信号（物理情報）、 ＳＣＫ シリアルクロック信号（クロック情報）、 ＷＳ ワードシンク信号
【技術分野】
【０００１】
本発明は、演奏情報に従って、ペダルや鍵等の操作子を個別にフィードバック制御する自動ピアノ等の演奏装置に関する。
【背景技術】
【０００２】
従来、鍵あるいはペダル等の操作子の変位を検出すると共に、その検出値と演奏情報とに基づくフィードバック制御により操作子を個々に駆動し、自動演奏を実現する自動ピアノ等の演奏装置が知られている。
【０００３】
例えば、下記特許文献１の演奏装置では、一般の自動ピアノにおける同時発音チャンネル数が１６個程度に限られていることに着目し、並列にサーボ制御が実行されるべきアクチュエータのうち、実用上支障がない限られた数のアクチュエータを選択して、時分割でサーボ制御処理を行うことで、所望の機能を確保しつつ、簡単な構成でサーボ処理回路の負担乃至回路数の削減を可能にしている。
【特許文献１】特開平６−２１４５６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に示されるような演奏装置では、同時制御可能な操作子数は限定されており、近年の同時発音数の増大に対応が困難である。また、時分割処理によると、厳密には各操作子間で制御タイミングのずれが生じ得るが、制御操作子数が多くなるとそれがより顕著になるため、改善が望まれる。
【０００５】
本発明は上記従来技術の問題を解決するためになされたものであり、その目的は、簡単な構成で、同時制御操作子数の制約を受けることなく、多数の操作子をリアルタイムでフィードバック制御することができる演奏装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明の請求項１の演奏装置は、複数の演奏操作子（３１）と、前記複数の演奏操作子の各々に対応して設けられ、各々独立に制御されて、対応する演奏操作子を駆動する複数の駆動手段（２０）と、前記複数の演奏操作子の各々に対応して設けられ、各演奏操作子の変位に基づく物理情報（ＳＤ）を検出する物理情報検出手段（３７）と、演奏情報を入力する演奏情報入力手段（４０）と、クロック情報（ＳＣＫ）を発生させるクロック情報発生手段（５１）と、前記演奏情報入力手段により入力された演奏情報と駆動情報生成用の物理情報とに基づいて、前記複数の演奏操作子の各々を駆動するための駆動情報（ＰＷＭ）を生成すると共に、該生成した駆動情報を、前記クロック情報発生手段により発生したクロック情報に基づいてシリアルに出力する駆動情報生成出力手段（５１）と、前記駆動情報生成出力手段とは別個に設けられ、前記駆動情報生成出力手段により出力される駆動情報を前記クロック情報に基づいてシリアルに入力し、該入力された駆動情報を、対応する駆動手段に前記クロック情報に基づく所定のタイミング（ＷＳ立ち下がり）で一括して出力する一方、前記物理情報検出手段により検出された物理情報を前記所定のタイミング（ＷＳ立ち下がり）で一括して取り込み、該取り込んだ物理情報を、前記駆動情報生成出力手段に対して前記駆動情報生成用の物理情報として前記クロック情報に基づいてシリアルに出力する入出力制御手段（５２）とを有し、前記所定のタイミングは、前記クロック情報に同期したタイミングであって、且つ、前記入出力制御手段が、前記検出された物理情報を一括して取り込んでから、該一括して取り込んだ物理情報のすべてを前記駆動情報生成出力手段に対してシリアルに出力することが完了するまでの間隔で訪れるタイミングであり、前記駆動情報生成出力手段は、前記入出力制御手段により前記所定のタイミング毎に一括して出力される分の駆動情報を、隣接する所定のタイミングの間隔内に生成し、前記駆動情報及び前記物理情報はいずれも、複数ビットの情報であることを特徴とする。
【０００７】
なお、上記括弧内の符号等は例示である。
【発明の効果】
【０００８】
本発明によれば、簡単な構成で、同時制御操作子数の制約を受けることなく、多数の操作子をリアルタイムでフィードバック制御することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面を参照して説明する。
【００１０】
図１は、本発明の一実施の形態に係る演奏装置の構成を、ある１つの鍵に着目して示した部分断面図である。本演奏装置は、例えば自動演奏ピアノ（以下、「鍵盤装置」と称する）３０として構成される。鍵盤装置３０は、通常のアコーステックピアノと同様、鍵３１の運動をハンマ３２に伝達するアクションメカニズム３３と、ハンマ３２により打撃される弦３４と、弦３４の振動を止めるためのダンパ３６とを備えている。以降、鍵３１の奏者側を「前方」と称する。
【００１１】
また、不図示のソレノイドコイルを有するキードライブユニット２０が、鍵３１ごとに設けられ、鍵３１の後端部側の下方に配置されている。また、キーセンサユニット３７が各鍵３１に対応して設けられる。キーセンサユニット３７は、各鍵３１の前部下方に配置され、鍵３１のストローク中における位置を示すアナログ信号である検出信号ＳＤを出力する。
【００１２】
演奏データ中の発音イベントデータで規定される音高に対応するキードライブユニット２０に駆動信号が供給されると、そのプランジャが上昇し、該プランジャの頂部が対応する鍵３１の後端部裏面に当接して該鍵３１を突き上げる。これにより鍵３１が押下され、弦３４がハンマ３２により叩かれることによりピアノ音が発音されるようになっている。また、各キードライブユニット２０には、そのプランジャの移動速度を検出する速度センサ（図示せず）が設けられている。
【００１３】
鍵盤装置３０にはまた、ダンパ３６を駆動するためのペダルＰＤが設けられる。また、ペダルＰＤを駆動するためのペダルアクチュエータ２６と、ペダルＰＤの位置を検出する位置センサ２７とが設けられている。詳細は図示しないが、ペダルアクチュエータ２６は公知の構成のもので、ペダルＰＤに連結されたプランジャ２９と、該プランジャ２９に巻装されたソレノイドコイル２８とを有し（いずれも図２参照）、駆動信号が供給されると、上記プランジャ２９が動作してペダルＰＤが駆動されるようになっている。
【００１４】
鍵盤装置３０はまた、コントロールユニット４０、Ｉ／Ｏ（入出力）ユニット５０を備える。コントロールユニット４０は、Ｉ／Ｏユニット５０との間で各種信号をやりとりし、例えば、Ｉ／Ｏユニット５０に、演奏データ、同期信号等を送る。この演奏データは、例えば、ＭＩＤＩ（Musical Instrument Digital Interface）コードで構成され、鍵３１及びペダルＰＤの動作を規定する。
【００１５】
Ｉ／Ｏユニット５０には、上述したキーセンサユニット３７からの検出信号ＳＤが入力されるほか、位置センサ２７の検出信号Ｐｙ（ｐ）が供給され、各キードライブユニット２０の上記速度センサからも、同様に速度検出信号Ｖｙ（ｋ）が供給される。本実施の形態では、Ｉ／Ｏユニット５０は、上記演奏データと、検出信号Ｐｙ（ｐ）及び検出信号ＳＤとに基づき励磁電流として電流指示値ｕ（ｐ）、ｕ（ｋ）を生成し、それぞれペダルアクチュエータ２６、キードライブユニット２０に供給する。これら電流指示値ｕ（ｐ）、ｕ（ｋ）は、実際には、ペダルアクチュエータ２６、キードライブユニット２０のそれぞれのソレノイドコイルに流すべき平均電流の目標値に応じたデューティ比となるようにパルス幅変調を施したＰＷＭ信号である。
【００１６】
演奏データに基づく自動演奏においては、Ｉ／Ｏユニット５０が、上記演奏データに応じて生成される各時刻におけるペダルＰＤ及び鍵３１の各位置に対応した位置制御データと、検出信号Ｐｙ（ｐ）、及び検出信号ＳＤのデジタルデータ変換値（後述するＡ／Ｄ値）とをそれぞれ比較し、両者がそれぞれ一致するように電流指示値ｕ（ｐ）、ｕ（ｋ）を随時更新して出力することでサーボ制御を行う。これにより、演奏データに従って、ペダルＰＤ及び鍵３１が駆動されて、自動演奏がなされる。なお、本実施の形態では、鍵３１のフィードバック駆動制御に検出信号ＳＤを用いるが、これに代えて、あるいはこれに加えて、上記速度検出信号Ｖｙ（ｋ）を用いるようにしてもよい。Ｉ／Ｏユニット５０の詳細は後述する。
【００１７】
図２は、鍵盤装置３０の制御機構の構成を示すブロック図である。
【００１８】
鍵盤装置３０の制御機構は、ＣＰＵ１１に、バス１５を通じて、上記キードライブユニット２０、ペダルアクチュエータ２６、位置センサ２７、キーセンサユニット３７のほか、鍵盤部ＫＢ、ＲＯＭ１２、ＲＡＭ１３、ＭＩＤＩインターフェイス（ＭＩＤＩＩ／Ｆ）１４、タイマ１６、表示部１７、外部記憶装置１８、操作部１９、音源回路２１、効果回路２２及び記憶部２５が接続されて構成される。音源回路２１には効果回路２２を介してサウンドシステム２３が接続されている。
【００１９】
ＣＰＵ１１は、本装置３０全体の制御を司る。ＲＯＭ１２は、ＣＰＵ１１が実行する制御プログラムやテーブルデータ等の各種データを記憶する。ＲＡＭ１３は、演奏データ、テキストデータ等の各種入力情報、各種フラグやバッファデータ及び演算結果等を一時的に記憶する。ＭＩＤＩＩ／Ｆ１４は、不図示のＭＩＤＩ機器等からの演奏データをＭＩＤＩ信号として入力する。タイマ１６は、タイマ割り込み処理における割り込み時間や各種時間を計時する。表示部１７は、例えばＬＣＤを含んで構成され、楽譜等の各種情報を表示する。外部記憶装置１８は、フレキシブルディスク等の不図示の可搬記憶媒体に対してアクセス可能に構成され、これら可搬記憶媒体に対して演奏データ等のデータを読み書きすることができる。操作部１９は、不図示の各種操作子を有し、自動演奏のスタート／ストップの指示、曲選択等の指示、各種設定等を行う。記憶部２５は、フラッシュメモリ等の不揮発メモリで構成され、演奏データ等の各種データを記憶することができる。鍵盤部ＫＢには、上記鍵３１が含まれる。
【００２０】
音源回路２１は、演奏データを楽音信号に変換する。効果回路２２は、音源回路２１から入力される楽音信号に各種効果を付与し、ＤＡＣ（Digital-to-Analog Converter）やアンプ、スピーカ等のサウンドシステム２３が、効果回路２２から入力される楽音信号等を音響に変換する。
【００２１】
なお、上記コントロールユニット４０及びＩ／Ｏユニット５０の機能は、実際には、ＣＰＵ１１、タイマ１６、ＲＯＭ１２、ＲＡＭ１３等の協働作用によって実現される。
【００２２】
図３は、コントロールユニット４０及びＩ／Ｏユニット５０の構成を示すブロック図である。
【００２３】
Ｉ／Ｏユニット５０には、デジタルシグナルプロセッサ（以下、「ＤＳＰ」と称する）５１と、ＤＳＰ５１とは別個に設けられる６個のＡＳＩＣ（Application Specific Integrated Circuit）５２（５２（１）〜５２（６））とが実装されている。
【００２４】
各ＡＳＩＣ５２はいずれも同様に構成され、検出信号ＳＤのパラレル入力のための１６個の入力端子ｉｔｍ（ｉｔｍ（１）〜ｉｔｍ（１６）、図４参照）、及び電流指示値ｕ（ｐ）、ｕ（ｋ）のパラレル出力のための１６個の出力端子ｏｔｍ（ｏｔｍ（１）〜ｏｔｍ（１６）、図４参照）を有している。以降、駆動情報である電流指示値ｕ（ｋ）を「ＰＷＭ値」とも称する。鍵３１に駆動制御に関し、各入力端子ｉｔｍは、キーセンサユニット３７と配線接続され、各出力端子ｏｔｍは、キードライブユニット２０に配線接続されている。
【００２５】
ＡＳＩＣ５２はまた、外部へシリアルデータを出力するデータ送信端子（データエクスクルーシブ）ＤＸ、外部からシリアルデータを入力するデータ受信端子（データレシーブ端子）ＤＲを有している。そして、図３に示すように、これら端子ＤＸ、端子ＤＲでＡＳＩＣ５２同士がカスケード接続されて、６つのＡＳＩＣ５２がシリアル接続されている。ＡＳＩＣ５２の詳細は後述する。
【００２６】
本実施の形態では、鍵３１を８８個制御することを想定し、６個のＡＳＩＣ５２で９６チャンネル分に対応できるようになっている。すなわち、ＡＳＩＣ５２（１）〜５２（６）には、１つのＡＳＩＣ５２に対して１６鍵が低音域の鍵３１から順に割り当てられている。なお、余るチャンネルの一部はペダルＰＤ用に割り当てられ、検出信号Ｐｙ（ｐ）に基づいてペダルＰＤが駆動制御されるが、制御態様は鍵３１の場合と同様であるので、以下では鍵３１についてのみ説明し、ペダルＰＤの制御の詳細説明は省略する。
【００２７】
コントロールユニット４０は、記憶媒体（外部記憶装置１８等）に記憶されている、または外部からＭＩＤＩＩ／Ｆ１４を介して入力される演奏データをＤＳＰ５１に送る。ＤＳＰ５１は、シリアルクロック信号ＳＣＫ（８ＭＨｚ）及びワードシンク信号ＷＳを生成し、これらを各ＡＳＩＣ５２（１）〜５２（６）に個々に送る。
【００２８】
図４は、１つのＡＳＩＣ５２の内部構成を示す回路図である。ＡＳＩＣ５２は、１６段のブロックＢＬ（１）〜ＢＬ（１６）を有する。１つのブロックＢＬが、１つの入出力チャンネルに対応し、従って、ブロックＢＬ（１）〜ＢＬ（１６）が１６個の鍵３１に対応する。
【００２９】
ＡＳＩＣ５２は、上記入力端子ｉｔｍ、出力端子ｏｔｍ、データ送信端子ＤＸ、データ受信端子ＤＲのほか、不図示の各種端子を有し、例えば、それぞれワードシンク信号ＷＳ、シリアルクロック信号ＳＣＫが入力される端子「ＷＳ」、端子「ＳＣＫ」、電源やグランド電位を入力するための端子等を有する。
【００３０】
ブロックＢＬ（１）は、入力端子ｉｔｍ（１）に、Ａ／Ｄ変換器５３（１）、シフトレジスタ（ＳＨＩＦＴ）５４（１）、ラッチ回路（ＰＷＭ）５５（１）及び出力端子ｏｔｍ（１）が直列に接続されて構成される。ブロックＢＬ（２）〜ＢＬ（１６）もブロックＢＬ（１）と同様に構成される。Ａ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５は、それぞれ１０ｂｉｔ、１６ｂｉｔ、９ｂｉｔのデータを扱えるようになっている。
【００３１】
ブロックＢＬ（２）〜ＢＬ（１５）においては、隣接するブロックＢＬのシフトレジスタ５４が直列に接続されている。ブロックＢＬ（１）のシフトレジスタ５４（１）の入力側はデータ受信端子ＤＲに、ブロックＢＬ（１６）のシフトレジスタ５４（１）の出力側はデータ送信端子ＤＸに、それぞれ接続されている。
【００３２】
シリアルクロック信号ＳＣＫの立ち下がりのタイミングで、シフトレジスタ５４内でデータが１ｂｉｔずつシフトし、最後のｂｉｔのデータは後続のシフトレジスタ５４の先頭ｂｉｔに転送される。Ａ／Ｄ変換器５３は、対応する入力端子ｉｔｍから入力される検出信号ＳＤをＡ／Ｄ変換して保持する。ワードシンク信号ＷＳの立ち下がりのタイミング（所定のタイミング）で、Ａ／Ｄ変換器５３、シフトレジスタ５４が保持しているデータ（全ｂｉｔのデータ）が、それぞれ対応するシフトレジスタ５４、ラッチ回路５５に転送されると共に、ラッチ回路５５が保持しているデータ（全ｂｉｔのデータ）が、対応する出力端子ｏｔｍに出力される。
【００３３】
本実施の形態では、各ＡＳＩＣ５２は、シリアル入出力を行うと共に１６チャンネルでパラレル入力及びパラレル出力を行う入出力制御を行うようになっている。次に、この入出力制御動作を説明する。
【００３４】
シリアルクロック信号ＳＣＫの立ち下がりが１６（チャンネル）×６（個）×１６（ｂｉｔ）＝１５３６回発生する毎にワードシンク信号ＷＳの立ち下がりが１回発生する。データの流れは次のようになる。すなわち、図３に示すように、シリアルクロック信号ＳＣＫの立ち下がりタイミングに従って、ＤＳＰ５１は、その出力端子ｄｘから、ＰＷＭ値をＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに供給すると共に、ＡＳＩＣ５２（６）のデータ送信端子ＤＸからの、アナログの物理情報である検出信号ＳＤをＡ／Ｄ変換したデジタルの物理情報（以下、「Ａ／Ｄ値」と称する）を１ｂｉｔずつシリアルに受信端子ｄｒで受信する。上述のように、ＰＷＭ値は、電流指示値ｕ（ｋ）であって、演奏データとＡ／Ｄ値とに基づきＤＳＰ５１により生成される。このことを、時系列的に説明すると、次のようになる。
【００３５】
図５は、Ｉ／Ｏユニット５０内のデータ処理を示すタイムチャートである。同図（ａ）〜（ｆ）の各処理は、時間ｔの進行に従って同図右方に進む。同図（ａ）はワードシンク信号ＷＳの立ち下がりタイミングを示す。同図（ｂ）はＡ／Ｄ変換器５３における処理内容、同図（ｃ）〜（ｅ）はＤＳＰ５１における処理内容、同図（ｆ）はラッチ回路５５における処理内容をそれぞれ示す。図６は、Ｉ／Ｏユニット５０におけるデータの流れを示す模式図である。同図において、「Ａ／Ｄ」、「ＳＨＩＦＴ」、「ＰＷＭ」はそれぞれ、６個分のＡＳＩＣ５２のＡ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５をひとかたまりにした集合要素に相当する。
【００３６】
図５、図６において、ｎ番目のワードシンク信号ＷＳの立ち下がりタイミングにＤＳＰ５１で制御演算（演奏データとＡ／Ｄ値とに基づくＰＷＭ値の生成）の対象となるデータ群を「ｎ」で示す。また、図６において、ｎ等の下の（Ａ／Ｄ）、（ＰＷＭ）の表記はそれぞれ、そのデータ群「ｎ」がＡ／Ｄ値、ＰＷＭ値であることを示している。
【００３７】
図６（ａ）に示すように、データ群「ｎ」がＤＳＰ５１で制御演算されているとき（図５（ｄ）のｎ）、それと並行して、以下の動作がシリアルクロック信号ＳＣＫに同期してなされる。まず、既に制御演算を終えてＰＷＭ値となっているデータ群「ｎ−１」が、ＤＳＰ５１の出力端子ｄｘからＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに転送される（図５（ｅ）のｎ−１）。データ受信端子ＤＲに受信されたデータ群「ｎ−１」は、シフトレジスタ５４内を１ｂｉｔずつシフトすると共に、シフトレジスタ５４に既に保持されていたＡ／Ｄ値であるデータ群「ｎ＋１」が、１ｂｉｔずつシフトしつつＡＳＩＣ５２（６）のデータ送信端子ＤＸからＤＳＰ５１の受信端子ｄｒへ１ｂｉｔずつシリアルに転送される（図５（ｃ）のｎ＋１）。
【００３８】
また、これらと並行して、各ＡＳＩＣ５２のＡ／Ｄ変換器５３は、対応する入力端子ｉｔｍ（１）〜ｉｔｍ（１６）（図４参照）からアナログの検出信号ＳＤをパラレルに一括して受信しつつそれらをＡ／Ｄ変換し、次の（ｎ＋１番目の）ワードシンク信号ＷＳの立ち下がりまでにＡ／Ｄ値であるデータ群「ｎ＋２」を準備する（図５（ｂ）のｎ＋２）。さらに、各ＡＳＩＣ５２のラッチ回路５５は、既に保持しているＰＷＭ値であるデータ群「ｎ−２」を、次のワードシンク信号ＷＳの立ち下がりまでに、対応する出力端子ｏｔｍ（１）〜ｏｔｍ（１６）（図４参照）からパラレルに一括して出力する（図５（ｆ）のｎ−２）。
【００３９】
このようにして、次のワードシンク信号ＷＳの立ち下がりが発生するまでには、図６（ｂ）に示すように、ＤＳＰ５１にデータ群「ｎ」、「ｎ＋１」が、Ａ／Ｄ変換器５３にデータ群「ｎ＋２」が、シフトレジスタ５４のデータ群「ｎ−１」が、それぞれ保持された状態となる。そして、ｎ＋１番目のワードシンク信号ＷＳの立ち下がりのタイミングで、図６（ｂ）、（ｃ）に示すように、シフトレジスタ５４のデータ群「ｎ−１」が対応するラッチ回路５５に転送されると同時に、Ａ／Ｄ変換器５３のデータ群「ｎ＋２」が対応するシフトレジスタ５４に転送される。従って、ワードシンク信号ＷＳの立ち下がり毎に、キードライブユニット２０を制御する電流指示値ｕ（ｋ）（のデューティ比）が更新されることになる。
【００４０】
その後は、図６（ｄ）に示すように、処理対象のデータ群が１つ新しくなるだけであり、その次のワードシンク信号ＷＳの立ち下がりまでにおける動作の態様は、図６（ａ）で説明したのと全く同様である。
【００４１】
本実施の形態によれば、シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４に保持されていたＡ／Ｄ値が、ＤＳＰ５１に対してシリアル転送され、その一方、ワードシンク信号ＷＳの立ち下がりタイミングでは、シフトレジスタ５４に検出信号ＳＤがパラレル入力、すなわち一括して取り込まれると共に、シフトレジスタ５４に保持されていたＰＷＭ値がパラレル出力、すなわち、一括して出力される。これらにより、シフトレジスタ５４におけるＡ／Ｄ値のシリアル／パラレル転送動作が同時にＰＷＭ値のシリアル／パラレル転送動作にもなっているので、シフトレジスタ５４がＡ／Ｄ値転送とＰＷＭ値転送の２機能を兼ねる。従って、Ａ／Ｄ値転送用とＰＷＭ値転送用とでシフトレジスタ５４を別個に設ける構成に比し、回路構成が簡単で済む。また、時分割処理のように、個々の鍵３１間で検出、駆動のタイミングのずれが生じないことから、和音同時発音時等、同時制御する操作子数が多数となっても、精度の高いリアルタイム演奏を行うことができる。よって、簡単な構成で、同時制御する操作子数の制約を受けることなく多数の操作子をリアルタイムでフィードバック制御することができる。
【００４２】
また、制御可能なチャンネル数は、ＡＳＩＣ５２におけるブロックＢＬの段数を変更するか、またはＩ／Ｏユニット５０に実装されるＡＳＩＣ５２の数を変更することで、任意に変更でき、しかも、ＤＳＰ５１における制御アルゴリズムの変更等によっても容易に改変可能であることから、汎用性が高い。このことから、本発明は、鍵盤装置３０だけでなく、演奏操作子を有する各種の演奏装置へ適用可能である。
【００４３】
なお、ＡＳＩＣ５２におけるＰＷＭ値とＡ／Ｄ値のパラレル転送は、所定のタイミングで一括してなされればよく、ワードシンク信号ＷＳの立ち下がりタイミングに限定されるものではない。
【００４４】
なお、検出信号ＳＤは鍵３１の押下位置を示す位置データであるが、フィードバック制御に用いるデータはこれに限られず、例えば、速度、加速度等の、鍵３１の変位に基づく物理量のデータであってもよい。また、ＡＳＩＣ５２を用いて処理されるデータとして例示した、検出信号ＳＤ乃至Ａ／Ｄ値、ＰＷＭ値は一例であり、他のデータについても広く処理対象にすることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施の形態に係る入出力制御回路が適用される鍵盤装置の構成を、ある１つの鍵に着目して示した部分断面図である。
【図２】鍵盤装置の制御機構の構成を示すブロック図である。
【図３】コントロールユニット及びＩ／Ｏユニットの構成を示すブロック図である。
【図４】１つのＡＳＩＣの内部構成を示す回路図である。
【図５】Ｉ／Ｏユニット内のデータ処理を示すタイムチャートである。
【図６】Ｉ／Ｏユニットにおけるデータの流れを示す模式図である。
【符号の説明】
【００４６】
１１ ＣＰＵ、 ２０ キードライブユニット（駆動手段）、 ３０ 鍵盤装置（演奏装置）、 ３１ 鍵（演奏操作子）、 ３７ キーセンサユニット（物理情報検出手段）、 ４０ コントロールユニット（演奏情報入力手段）、 ５０ Ｉ／Ｏユニット、 ５１ ＤＳＰ（駆動情報生成出力手段、クロック情報発生手段）、 ５２ ＡＳＩＣ（入出力制御手段）、 ５３ Ａ／Ｄ変換器、 ５４ シフトレジスタ、 ５５ ラッチ回路、 ｉｔｍ 入力端子、 ｏｔｍ 出力端子、 ＤＲ データ受信端子、 ＤＸ データ送信端子、 ＢＬ ブロック、 ｕ（ｋ） 電流指示値（駆動情報（ＰＷＭ値））、 ＳＤ 検出信号（物理情報）、 ＳＣＫ シリアルクロック信号（クロック情報）、 ＷＳ ワードシンク信号
【特許請求の範囲】
【請求項１】
複数の演奏操作子と、
前記複数の演奏操作子の各々に対応して設けられ、各々独立に制御されて、対応する演奏操作子を駆動する複数の駆動手段と、
前記複数の演奏操作子の各々に対応して設けられ、各演奏操作子の変位に基づく物理情報を検出する物理情報検出手段と、
演奏情報を入力する演奏情報入力手段と、
クロック情報を発生させるクロック情報発生手段と、
前記演奏情報入力手段により入力された演奏情報と駆動情報生成用の物理情報とに基づいて、前記複数の演奏操作子の各々を駆動するための駆動情報を生成すると共に、該生成した駆動情報を、前記クロック情報発生手段により発生したクロック情報に基づいてシリアルに出力する駆動情報生成出力手段と、
前記駆動情報生成出力手段とは別個に設けられ、前記駆動情報生成出力手段により出力される駆動情報を前記クロック情報に基づいてシリアルに入力し、該入力された駆動情報を、対応する駆動手段に前記クロック情報に基づく所定のタイミングで一括して出力する一方、前記物理情報検出手段により検出された物理情報を前記所定のタイミングで一括して取り込み、該取り込んだ物理情報を、前記駆動情報生成出力手段に対して前記駆動情報生成用の物理情報として前記クロック情報に基づいてシリアルに出力する入出力制御手段とを有し、
前記所定のタイミングは、前記クロック情報に同期したタイミングであって、且つ、前記入出力制御手段が、前記検出された物理情報を一括して取り込んでから、該一括して取り込んだ物理情報のすべてを前記駆動情報生成出力手段に対してシリアルに出力することが完了するまでの間隔で訪れるタイミングであり、
前記駆動情報生成出力手段は、前記入出力制御手段により前記所定のタイミング毎に一括して出力される分の駆動情報を、隣接する所定のタイミングの間隔内に生成し、
前記駆動情報及び前記物理情報はいずれも、複数ビットの情報であることを特徴とする演奏装置。
【請求項２】
前記複数の演奏操作子には、鍵盤操作子及びペダルの双方が含まれることを特徴とする請求項１記載の演奏装置。
【請求項１】
複数の演奏操作子と、
前記複数の演奏操作子の各々に対応して設けられ、各々独立に制御されて、対応する演奏操作子を駆動する複数の駆動手段と、
前記複数の演奏操作子の各々に対応して設けられ、各演奏操作子の変位に基づく物理情報を検出する物理情報検出手段と、
演奏情報を入力する演奏情報入力手段と、
クロック情報を発生させるクロック情報発生手段と、
前記演奏情報入力手段により入力された演奏情報と駆動情報生成用の物理情報とに基づいて、前記複数の演奏操作子の各々を駆動するための駆動情報を生成すると共に、該生成した駆動情報を、前記クロック情報発生手段により発生したクロック情報に基づいてシリアルに出力する駆動情報生成出力手段と、
前記駆動情報生成出力手段とは別個に設けられ、前記駆動情報生成出力手段により出力される駆動情報を前記クロック情報に基づいてシリアルに入力し、該入力された駆動情報を、対応する駆動手段に前記クロック情報に基づく所定のタイミングで一括して出力する一方、前記物理情報検出手段により検出された物理情報を前記所定のタイミングで一括して取り込み、該取り込んだ物理情報を、前記駆動情報生成出力手段に対して前記駆動情報生成用の物理情報として前記クロック情報に基づいてシリアルに出力する入出力制御手段とを有し、
前記所定のタイミングは、前記クロック情報に同期したタイミングであって、且つ、前記入出力制御手段が、前記検出された物理情報を一括して取り込んでから、該一括して取り込んだ物理情報のすべてを前記駆動情報生成出力手段に対してシリアルに出力することが完了するまでの間隔で訪れるタイミングであり、
前記駆動情報生成出力手段は、前記入出力制御手段により前記所定のタイミング毎に一括して出力される分の駆動情報を、隣接する所定のタイミングの間隔内に生成し、
前記駆動情報及び前記物理情報はいずれも、複数ビットの情報であることを特徴とする演奏装置。
【請求項２】
前記複数の演奏操作子には、鍵盤操作子及びペダルの双方が含まれることを特徴とする請求項１記載の演奏装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１５３４２（Ｐ２００９−１５３４２Ａ）
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願番号】特願２００８−２３６４１４（Ｐ２００８−２３６４１４）
【出願日】平成２０年９月１６日（２００８．９．１６）
【分割の表示】特願２００４−１２７１４３（Ｐ２００４−１２７１４３）の分割
【原出願日】平成１６年４月２２日（２００４．４．２２）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願日】平成２０年９月１６日（２００８．９．１６）
【分割の表示】特願２００４−１２７１４３（Ｐ２００４−１２７１４３）の分割
【原出願日】平成１６年４月２２日（２００４．４．２２）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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