表示装置
【課題】簡単な回路構成で、レベル変換機能を持つシフトレジスタ回路を提供する。
【解決手段】シフトレジスタ回路の基本回路が、第１電極に第２の電源電圧が印加される第２導電型の第１のトランジスタと、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が第３のトランジスタの第２電極に接続される第１導電型の第４のトランジスタとを有し、第１のトランジスタの制御電極にクロック信号が印加され、第２のトランジスタの制御電極にセット信号が印加され、第３のトランジスタの制御電極にクリア信号が印加され、第４のトランジスタの制御電極にリセット信号が印加され、出力ノードの電圧が走査回路出力となる。
【解決手段】シフトレジスタ回路の基本回路が、第１電極に第２の電源電圧が印加される第２導電型の第１のトランジスタと、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が第３のトランジスタの第２電極に接続される第１導電型の第４のトランジスタとを有し、第１のトランジスタの制御電極にクロック信号が印加され、第２のトランジスタの制御電極にセット信号が印加され、第３のトランジスタの制御電極にクリア信号が印加され、第４のトランジスタの制御電極にリセット信号が印加され、出力ノードの電圧が走査回路出力となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、レベル変換機能を持つシフトレジスタ回路を有する駆動回路を備える表示装置に関する。
【背景技術】
【０００２】
一般に、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor；）をアクティブ素子として使用するアクティブマトリクス液晶表示装置では、走査線に選択走査電圧を順次印加するために走査回路が使用される。
従来、このような走査回路に使用されるシフトレジスタ回路として、例えば、下記特許文献１に記載されているように、差動回路方式のレベル変換回路を持つシフトレジスタ回路が知られている。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００２−２８７７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の特許文献１に記載されている差動回路方式のレベル変換回路は、トランジスタ素子数が多いため、占有面積が広くなり、狭額縁化や高精細化が必要とされる液晶表示モジュールには適用できないという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、簡単な回路構成で、レベル変換機能を持つシフトレジスタ回路を有する駆動回路を備えた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素を駆動する駆動回路とを備えた表示装置であって、前記駆動回路は、シフトレジスタ回路を有し、前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、前記基本回路は、第１電極に第２の電源電圧が印加される第２導電型の第１のトランジスタと、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、前記第１のトランジスタの制御電極にクロック信号が印加され、前記第２のトランジスタの制御電極にセット信号が印加され、前記第３のトランジスタの制御電極にクリア信号が印加され、前記第４のトランジスタの制御電極にリセット信号が印加され、前記出力ノードの電圧が走査回路出力となることを特徴とする。
【０００６】
（１）複数の画素と、前記複数の画素を駆動する駆動回路とを備えた表示装置であって、前記駆動回路は、シフトレジスタ回路を有し、前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、前記基本回路は、制御電極に第３の電源電圧が印加される第２導電型の第１のトランジスタと、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、前記第１のトランジスタの第１電極にクロック信号が印加され、前記第２のトランジスタの制御電極にセット信号が印加され、前記第３のトランジスタの制御電極にクリア信号が印加され、前記第４のトランジスタの制御電極にリセット信号が印加され、前記出力ノードの電圧が走査回路出力となることを特徴とする。
【０００７】
（３）（１）または（２）において、前記基本回路は、第１電極に第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第５のトランジスタを有し、前記第５のトランジスタの制御電極には、前記出力ノードの電圧を反転した電圧が印加される。
（４）（１）ないし（３）の何れかにおいて、第１電極が、前記第３のトランジスタの前記第２電極に接続され、第２電極が前記出力ノードに接続される第１導電型の第６のトランジスタを有し、前記第６のトランジスタの制御電極に前記セット信号が印加され、前記第３のトランジスタの前記第２電極は、前記第６のトランジスタを介して前記出力ノードに接続される。
（５）（１）ないし（４）の何れかにおいて、前記基本回路は、前記出力ノードに接続されるバッファ回路を有し、前記バッファ回路の出力が前記走査回路出力となる。
（６）（５）において、前記バッファ回路は、縦続接続されるインバータである。
【０００８】
（７）（１）ないし（６）の何れかにおいて、前記クロック信号の振幅をＶｃｋ、前記出力ノードの電圧の振幅をＶｈとするとき、Ｖｃｋ＜Ｖｈを満足する。
（８）（１）ないし（７）の何れかにおいて、前記クロック信号の振幅をＶｃｋ、前記第１のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ≧｜Ｖｔｈ｜を満足する。
（９）（１）ないし（８）の何れかにおいて、前記ｎ個の基本回路のうち奇数段目の基本回路の前記クロック信号は、第１のクロック信号であり、前記ｎ個の基本回路のうち偶数段目の基本回路の前記クロック信号は、第２のクロック信号であり、前記第１のクロック信号と前記第２のクロック信号とは、同一周期で、位相が異なっている。
【０００９】
（１０）（９）において、前記ｎ個の基本回路のうちｍ（３≦ｍ≦ｎ−２）段目の基本回路の走査回路出力を、（ｍ−１）段目の基本回路のセット信号として入力する第１スイッチ素子と、前記ｍ段目の基本回路の走査回路出力を、（ｍ＋１）段目の基本回路のセット信号として入力する第２スイッチ素子と、前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ−２）段目の基本回路のリセット信号として入力する第３スイッチ素子と、前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ＋２）段目の基本回路のリセット信号として入力する第４スイッチ素子とを有する。
（１１）（１０）において、前記シフトレジスタ回路の走査方向が第１方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオン、前記第２スイッチ素子と前記第４のスイッチ素子がオフとされ、前記シフトレジスタ回路の走査方向が第２方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオフ、前記第２スイッチ素子と前記第４のスイッチ素子がオンとされる。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、簡単な回路構成で、レベル変換機能を持つシフトレジスタ回路を有する駆動回路を備えた表示装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
同図において、１０は液晶表示パネル、２０は制御回路である。液晶表示パネル１０は、表示部１００と、ゲート回路２００と、ゲート回路２００のレベル変換回路２１０と、ドレイン回路３００と、ドレイン回路３００のレベル変換回路３１０とで構成される。
制御回路２０は、ゲート回路２００のスタート信号（ＶＳＴ）、クロック信号（ＶＣＫ）、ドレイン回路のスタート信号（ＨＳＴ）、クロック信号（ＨＣＫ）を出力する。ここで、前述の信号（ＶＳＴ，ＶＣＫ，ＨＳＴ，ＨＣＫ）は、低電圧信号であり、例えば、振幅が３Ｖの信号である。
【００１２】
図２は、本発明の実施例のシフトレジスタ回路の基本回路を説明するための回路図であり、図１に示すゲート回路２００またはドレイン回路３００に適用されるシフトレジスタ回路の基本回路を説明するための回路図である。
図２に示すように、本実施例のシフトレジスタ回路の基本回路は、ｐ型ＭＯＳトランジスタ（３２１，３２２）と、ｎ型ＭＯＳトランジスタ（３２３，３２４）、インバータ（３４１，３４２）とで構成される。
ｐ型ＭＯＳトランジスタ３２１は、ソースが第１の電源電圧（ＶＤＤ）に接続され、ドレインがノード（＃１；出力ノード）に接続されるとともに、ゲートにはクリア信号（ＣＬＢ）が印加される。
ｐ型ＭＯＳトランジスタ３２２は、ソースが第１の電源電圧（ＶＤＤ）に接続され、ドレインがノード（＃１）に接続されるとともに、ゲートにはリセット信号（ＲＢｎ）が印加される。
ｎ型ＭＯＳトランジスタ３２３は、ドレインがノード（＃１）に接続されるとともに、ゲートにはセット信号（Ｓｎ）が印加される。
ｎ型ＭＯＳトランジスタ３２４は、ドレインがｎ型ＭＯＳトランジスタ３２３のソースに接続され、ソースが第２の電源電圧（ＶＳＳ）に接続され、ゲートにはクロック信号（ＣＫ）が印加される。
【００１３】
ノード（＃１）には、縦続接続されたインバータ３４１とインバータ３４２とが接続され、インバータ３４１の出力が出力（Ｑｎ）となり、インバータ３４２の出力が、出力（Ｑｎ）の反転出力（ＱＢｎ）となる。なお、インバータ３４１とインバータ３４２とはバッファ回路を構成する。
前述のｐ型ＭＯＳトランジスタ（３２１，３２２）と、ｎ型ＭＯＳトランジスタ（３２３，３２４）、および、インバータ（３４１，３４２）を構成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタは、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
また、図１中のゲート回路２００、ドレイン回路３００は、液晶表示パネル内の回路であり、これらの回路は、前述のｐ型ＭＯＳトランジスタ（３２１，３２２）と、ｎ型ＭＯＳトランジスタ（３２３，３２４）と同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。なお、これらの薄膜トランジスタは、画素の薄膜トランジスタと同時に形成される。
【００１４】
図３は、図２に示す基本回路の動作を説明するためのタイミング図である。
クロック信号（ＣＫ）は低電圧信号であり、例えば、振幅が３Ｖの信号である。クリア信号（ＣＬＢ）、セット信号（Ｓｎ）、リセット信号（ＲＢｎ）、出力（Ｑｎ）、反転出力（ＱＢｎ）は高電圧信号であり、例えば、振幅が１０Ｖの信号である。
クリア信号（ＣＬＢ）が、Ｌｏｗレベル（以下、Ｌレベルという）になると、ｐ型ＭＯＳトランジスタ３２１がオンし、ノード（＃１）の電位がＨｉｇｈレベル（以下、Ｈレベルという）となり、出力（Ｑｎ）がＬレベル、反転出力（ＱＢｎ）がＨレベルになる。ここで、クリア信号（ＣＬＢ）がＨレベルになっても、ノード（＃１）はＨレベルの電位を維持する。
次に、クリア信号（ＣＬＢ）がＨレベル、セット信号（Ｓｎ）がＨレベルになり、さらに、クロック信号（ＣＫ）がＨレベルになると、ｎ型ＭＯＳトランジスタ（３２３，３２４）が共にオンし、ノード（＃１）の電位はＬレベルになる。この結果、出力（Ｑｎ）がＨレベル、反転出力ＱＢｎがＬレベルになる。ここで、クロック信号（ＣＫ）がＬレベルになっても、ノード（＃１）はＬレベル電位を維持する。
次に、セット信号（Ｓｎ）がＬレベル、リセット信号（ＲＢｎ）がＬレベルになると、ｐ型ＭＯＳトランジスタ３２２がオンし、出力（Ｑｎ）がＬレベル、反転出力（ＱＢｎ）がＨレベルになる。
【００１５】
本実施例の基本回路では、ｎ型ＭＯＳトランジスタ３２４はソース接地であるから、ｎ型ＭＯＳトランジスタ３２４は、ゲートに、しきい値電圧（Ｖｔｈ）より高い電圧が印加されるとオンする。
つまり、クロック信号（ＣＫ）のＨレベルは、ｎ型ＭＯＳトランジスタ３２４をオンすればよく、ｐ型ＭＯＳトランジスタには接続されていないため、第１の電源電圧（ＶＤＤ）とは別のＨレベルの電位を設定することが可能である。
例えば、ｎ型ＭＯＳトランジスタ３２４のしきい値電圧は、例えば、０から２Ｖに設定されるので、クロック信号（ＣＫ）の振幅を３Ｖにすることが可能である。
即ち、クロック信号（ＣＫ）の振幅をＶｃｋ（＞０）、第１の電源電圧（ＶＤＤ）と第２の電源電圧（ＶＳＳ）との電位差をＶｈ（＞０）とすると、Ｖｃｋ≧｜Ｖｔｈ｜、Ｖｈ≧Ｖｃｋを満たせば、本実施例の基本回路は動作可能である。
これは、低振幅のクロック信号（ＣＫ）のＨレベル電位を、直接さらに高いＶＤＤの電位に昇圧可能（Ｖｃｋ＜Ｖｈ）なことを示しており、つまり本実施例の基本回路は、レベルシフト機能を備えていることになる。
【００１６】
従来の回路構成では、クロック信号（ＣＫ）のＨレベルは、第１の電源電圧（ＶＤＤ）と、クロック信号（ＣＫ）のＬレベルは、第２の電源電圧（ＶＳＳ）と、基本的にそれぞれ同電位とする必要がある。そのため、電源電圧を上げるとクロック信号（ＣＫ）の振幅も増幅させることになる。
容量の充放電における消費電力は、電圧の二乗に比例するため、クロック信号（ＣＫ）の振幅の増幅、即ち、電源電圧の上昇は消費電力の増大につながる。
シフトレジスタ回路において、主に電力を消費するのは、クロックバス容量の充放電であるが、図２に示す本実施例の基本回路では、クロック信号（ＣＫ）の振幅を増幅させることなく、シフトレジスタ回路の電源電圧を上げることができるので、消費電力の上昇を抑制することが可能である。
【００１７】
図４は、図２の基本回路（Ｓ／Ｒ）を用いて構成したシフトレジスタ回路の回路構成を示す図である。図４において、基本回路（Ｓ／Ｒ）は、ｎ〜（ｎ＋３）の４段を例に示している。
ここで、奇数番目の基本回路（Ｓ／Ｒ）のＣＫ端子と、偶数番目の基本回路（Ｓ／Ｒ）のＣＫ端子に、クロック信号（ＣＫ１）とクロック信号（ＣＫ２）の、互いに逆相のクロック信号を入力することで、クロック信号を順次転送し、シフトレジスタ回路としての機能を得ることができる。
各基本回路（Ｓ／Ｒ）のＣＬＢ端子には、共通のクリア信号（ＣＬＢ）を印加し、また、各基本回路（Ｓ／Ｒ）のＳ端子には、セット信号として前段の出力（Ｑｎ−１）を印加し、さらに、各基本回路（Ｓ／Ｒ）のＲＢ端子には、リセット信号として次々段の反転出力（ＱＢｎ＋２）を印加する。
【００１８】
図５は、図４のシフトレジスタ回路の動作を説明するためのタイミング図である。
ｎ段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ）は、（ｎ−１）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ−１）とクロック信号（ＣＫ１）が共にＨレベルとなるタイミングでＨレベルとなる。
（ｎ＋１）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋１）は、ｎ段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ）とクロック信号（ＣＫ２）が共にＨレベルとなるタイミングで、また、（ｎ＋２）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋２）は、（ｎ＋１）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋１）とクロック信号（ＣＫ１）が共にＨレベルとなるタイミングで、それぞれＨレベルとなる。
（ｎ＋２）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋２）がＨレベルになると、反転出力（ＱＢｎ＋２）がＬレベルとなるので、ｎ段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ）は、このタイミングでＬレベルになる。以上の結果、図５に示すように異なる位相の出力を得ることができる。
【００１９】
図６は、図２に示す基本回路（Ｓ／Ｒ）を用いて構成した双方向シフトレジスタ回路の回路構成を示す図である。
図６において、Ｆ、Ｒは走査方向を切り替えるスイッチ素子であり、図６に示す双方向シフトレジスタ回路は、ｎ段目の基本回路（Ｓ／Ｒ）の端子（Ｑ）が、スイッチ素子（Ｆ）を介して、（ｎ＋１）段目の基本回路（Ｓ／Ｒ）の端子（Ｓ）に接続されるとともに、スイッチ素子（Ｒ）を介して、（ｎ−１）段目の基本回路（Ｓ／Ｒ）の端子（Ｓ）に接続される点、並びに、ｎ段目の基本回路（Ｓ／Ｒ）の端子（ＱＢ）が、スイッチ素子（Ｆ）を介して、（ｎ−２）段目の基本回路（Ｓ／Ｒ）の端子（ＲＢ）に接続されるとともに、スイッチ素子（Ｒ）を介して、（ｎ＋２）段目の基本回路（Ｓ／Ｒ）の端子（ＲＢ）に接続される点で、図４に示すシフトレジスタ回路と異なっている。
図６に示す双方向シフトレジスタ回路において、左から右へ走査する場合は、スイッチ素子（Ｆ）をオン、スイッチ素子（Ｒ）をオフとし、一方、右から左に走査する場合は、スイッチ素子（Ｒ）をオン、スイッチ素子（Ｆ）をオフとする。
このスイッチ素子（Ｆ，Ｒ）で、スイッチ素子（Ｆ）がオンのとき、ｎ段目の基本回路（Ｓ／Ｒ）のセット信号（Ｓｎ）として前段の出力（Ｑｎ−１）が、また、リセット信号（ＲＢｎ）として次々段の反転出力（ＱＢｎ＋２）が入力されるように切り替え、スイッチ素子（Ｒ）がオンのとき、ｎ段目の基本回路（Ｓ／Ｒ）のセット信号（Ｓｎ）として前段の出力（Ｑｎ＋１）が、また、リセット信号（ＲＢｎ）として次々段の反転出力（ＱＢｎ−２）が入力されるように切り替える。
【００２０】
図７は、本発明の実施例のシフトレジスタ回路の基本回路の第１の変形例を説明するための回路図である。
図７に示す基本回路が、図２の基本回路と異なるのは、ｎ型ＭＯＳトランジスタ３２４の接続構成である。
図７に示す基本回路では、ｎ型ＭＯＳトランジスタ３２４のゲートに、第３の電源電圧（ＶＤＤ２）を印加し、ソースにクロック信号（ＣＫ）を印加する。ここで、第３の電源電圧（ＶＤＤ２）は、例えば、３Ｖである。
ｎ型ＭＯＳトランジスタ３２４は、クロック信号（ＣＫ）がＬレベルのときオンし、Ｈレベルのときオフする。
図８は、図７に示す基本回路の動作を説明するためのタイミング図である。
出力（Ｑｎ）は、セット信号（Ｓｎ）がＨレベルで、クロック信号（ＣＫ）がＬレベルのときにＨレベルに変化する。この点が、図２に示す基本回路と異なっている。
図７に示す基本回路では、クロック信号（ＣＫ）を、ｎ型ＭＯＳトランジスタ３２４のソースに印加するため、クロック信号が供給される配線（ライン）の負荷容量を軽減でき、より低消費電力のシフトレジスタ回路を実現できる。
さらに、ｎ型ＭＯＳトランジスタ３２４のしきい値電圧に対応して、第３の電源電圧（ＶＤＤ２）を選ぶことで、より高速動作可能なシフトレジスタ回路を実現することが可能である。例えば、しきい値電圧が１Ｖ、クロック信号の振幅が３Ｖの場合、第３の電源電圧（ＶＤＤ２）を４Ｖに設定する。この設定で、ｎ型ＭＯＳトランジスタ３２４のゲート・ソース間電圧を４Ｖと高くできるので、高速動作のシフトレジスタ回路を実現できる。
【００２１】
図９は、本発明の実施例のシフトレジスタ回路の基本回路の第２の変形例を説明するための回路図である。図９に示す基本回路は、ｐ型ＭＯＳトランジスタ３２６を追加した点で、図２に示す基本回路と異なっている。
図９に示すように、ｐ型ＭＯＳトランジスタ３２６は、ソースが第１の電源電圧（ＶＤＤ）接続され、ドレインがノード（＃１）に接続されるとともに、ゲートには出力（Ｑｎ）が印加される。
このｐ型ＭＯＳトランジスタ３２６は、出力（Ｑｎ）がＬレベルのときにオンし、ｐ型ＭＯＳトランジスタ（３２１，３２２、３２６）、あるいは、ｎ型ＭＯＳトランジスタ３２３の漏れ電流により、ノード（＃１）の電位が変動するのを防止する。
【００２２】
図１０は、本発明の実施例のシフトレジスタ回路の基本回路の第３の変形例を説明するための回路図である。図１０に示す基本回路が、図９に示す基本回路と異なるのは、ｐ型ＭＯＳトランジスタ３２７を追加した点である。
図１０に示すように、ｐ型ＭＯＳトランジスタ３２７は、ソースがｐ型ＭＯＳトランジスタ（３２１，３２２，３２６）のドレインに接続され、ドレインがノード（＃１）に接続されるとともに、ゲートにセット信号（Ｓｎ）が印加される。なお、ｐ型ＭＯＳトランジスタ３２６は必須ではない。
ｐ型ＭＯＳトランジスタ３２７は、セット信号（Ｓｎ）がＨレベルのときにオフするので、ノード（＃１）の電位を、より速くＬレベルにすることができる。
このため、図１０に示す基本回路では、より高い周波数で動作するシフトレジスタを実現できる。
ここで、図７〜図１０の変形例は、それぞれ変形部分のみを組み合わせて適用可能であり、例えば、第１の変形例と第３の変形例とを組み合わせても良い。
【００２３】
図１１は、図１に示すレベル変換回路（２１０，３１０）の一例の回路構成を示す回路図である。
図１１に示すレベル変換回路は、ｐ型ＭＯＳトランジスタ（４１１〜４１４）、ｎ型ＭＯＳトランジスタ（４１５，４１６）とインバータ４４１で構成される。
回路方式は、いわゆるクロスタイプのレベル変換回路であり、低電圧信号の信号（ＩＮ）と、反転信号（ＩＮＢ）を入力し、高電圧信号の信号（ＯＵＴ）を出力する。これにより、スタート信号（ＶＳＴ，ＨＳＴ）をレベル変換して１段目の基本回路に入力する。
以上、説明したように、本実施例によれば、低電圧のクロック信号（ＣＫ）により動作するシフトレジスタ回路を、少ないトランジスタ素子数で実現することができるので、回路占有面積が少なく、狭額縁、高精細の液晶表示パネルを実現することができる。
また、クロック信号の低電圧化に伴い、クロック信号の入力負荷を軽減できるので、消費電力を低減することが可能である。
なお、全てのｎ型ＭＯＳトランジスタを、Ｐ型ＭＯＳトランジスタに、Ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタにし、第１の電源電圧（ＶＤＤ）と、第２の電源電圧（ＶＳＳ）を入れ替え、入力信号の論理を入れ替えることで、反転論理で動作するＣＭＯＳシフトレジスタ回路となる。
【００２４】
なお、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ等も使用可能である。
また、前述の説明では、ゲート回路２００またはドレイン回路３００を、１０は液晶表示パネルに内蔵（液晶表示パネルの基板上に一体に形成）した場合について説明したが、本発明はこれに限定されるものではなく、ゲート回路２００またはドレイン回路３００自体、あるいは一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】本発明の実施例のシフトレジスタ回路の基本回路を説明するための回路図である。
【図３】図２に示す基本回路の動作を説明するためのタイミング図である。
【図４】図２の基本回路を用いて構成したシフトレジスタ回路の回路構成を示す図である。
【図５】図４のシフトレジスタ回路の動作を説明するためのタイミング図である。
【図６】図２に示す基本回路を用いて構成した双方向シフトレジスタ回路の回路構成を示す図である。
【図７】本発明の実施例のシフトレジスタ回路の基本回路の第１の変形例を説明するための回路図である。
【図８】図７に示す基本回路の動作を説明するためのタイミング図である。
【図９】本発明の実施例のシフトレジスタ回路の基本回路の第２の変形例を説明するための回路図である。
【図１０】本発明の実施例のシフトレジスタ回路の基本回路の第３の変形例を説明するための回路図である。
【図１１】図１に示すレベル変換回路の一例の回路構成を示す回路図である。
【符号の説明】
【００２６】
１０ 液晶表示パネル
２０ 制御回路
１００ 表示部
２００ ゲート回路
２１０，３１０ レベル変換回路
３００ ドレイン回路
３２１，３２２，３２６，３２７，４１１〜４１４ ｐ型ＭＯＳトランジスタ
３２３，３２４，４１５，４１６ ｎ型ＭＯＳトランジスタ
３４１，３４２，４４１ インバータ
Ｓ／Ｒ 基本回路
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、レベル変換機能を持つシフトレジスタ回路を有する駆動回路を備える表示装置に関する。
【背景技術】
【０００２】
一般に、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor；）をアクティブ素子として使用するアクティブマトリクス液晶表示装置では、走査線に選択走査電圧を順次印加するために走査回路が使用される。
従来、このような走査回路に使用されるシフトレジスタ回路として、例えば、下記特許文献１に記載されているように、差動回路方式のレベル変換回路を持つシフトレジスタ回路が知られている。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００２−２８７７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の特許文献１に記載されている差動回路方式のレベル変換回路は、トランジスタ素子数が多いため、占有面積が広くなり、狭額縁化や高精細化が必要とされる液晶表示モジュールには適用できないという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、簡単な回路構成で、レベル変換機能を持つシフトレジスタ回路を有する駆動回路を備えた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素を駆動する駆動回路とを備えた表示装置であって、前記駆動回路は、シフトレジスタ回路を有し、前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、前記基本回路は、第１電極に第２の電源電圧が印加される第２導電型の第１のトランジスタと、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、前記第１のトランジスタの制御電極にクロック信号が印加され、前記第２のトランジスタの制御電極にセット信号が印加され、前記第３のトランジスタの制御電極にクリア信号が印加され、前記第４のトランジスタの制御電極にリセット信号が印加され、前記出力ノードの電圧が走査回路出力となることを特徴とする。
【０００６】
（１）複数の画素と、前記複数の画素を駆動する駆動回路とを備えた表示装置であって、前記駆動回路は、シフトレジスタ回路を有し、前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、前記基本回路は、制御電極に第３の電源電圧が印加される第２導電型の第１のトランジスタと、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、前記第１のトランジスタの第１電極にクロック信号が印加され、前記第２のトランジスタの制御電極にセット信号が印加され、前記第３のトランジスタの制御電極にクリア信号が印加され、前記第４のトランジスタの制御電極にリセット信号が印加され、前記出力ノードの電圧が走査回路出力となることを特徴とする。
【０００７】
（３）（１）または（２）において、前記基本回路は、第１電極に第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第５のトランジスタを有し、前記第５のトランジスタの制御電極には、前記出力ノードの電圧を反転した電圧が印加される。
（４）（１）ないし（３）の何れかにおいて、第１電極が、前記第３のトランジスタの前記第２電極に接続され、第２電極が前記出力ノードに接続される第１導電型の第６のトランジスタを有し、前記第６のトランジスタの制御電極に前記セット信号が印加され、前記第３のトランジスタの前記第２電極は、前記第６のトランジスタを介して前記出力ノードに接続される。
（５）（１）ないし（４）の何れかにおいて、前記基本回路は、前記出力ノードに接続されるバッファ回路を有し、前記バッファ回路の出力が前記走査回路出力となる。
（６）（５）において、前記バッファ回路は、縦続接続されるインバータである。
【０００８】
（７）（１）ないし（６）の何れかにおいて、前記クロック信号の振幅をＶｃｋ、前記出力ノードの電圧の振幅をＶｈとするとき、Ｖｃｋ＜Ｖｈを満足する。
（８）（１）ないし（７）の何れかにおいて、前記クロック信号の振幅をＶｃｋ、前記第１のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ≧｜Ｖｔｈ｜を満足する。
（９）（１）ないし（８）の何れかにおいて、前記ｎ個の基本回路のうち奇数段目の基本回路の前記クロック信号は、第１のクロック信号であり、前記ｎ個の基本回路のうち偶数段目の基本回路の前記クロック信号は、第２のクロック信号であり、前記第１のクロック信号と前記第２のクロック信号とは、同一周期で、位相が異なっている。
【０００９】
（１０）（９）において、前記ｎ個の基本回路のうちｍ（３≦ｍ≦ｎ−２）段目の基本回路の走査回路出力を、（ｍ−１）段目の基本回路のセット信号として入力する第１スイッチ素子と、前記ｍ段目の基本回路の走査回路出力を、（ｍ＋１）段目の基本回路のセット信号として入力する第２スイッチ素子と、前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ−２）段目の基本回路のリセット信号として入力する第３スイッチ素子と、前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ＋２）段目の基本回路のリセット信号として入力する第４スイッチ素子とを有する。
（１１）（１０）において、前記シフトレジスタ回路の走査方向が第１方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオン、前記第２スイッチ素子と前記第４のスイッチ素子がオフとされ、前記シフトレジスタ回路の走査方向が第２方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオフ、前記第２スイッチ素子と前記第４のスイッチ素子がオンとされる。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、簡単な回路構成で、レベル変換機能を持つシフトレジスタ回路を有する駆動回路を備えた表示装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
同図において、１０は液晶表示パネル、２０は制御回路である。液晶表示パネル１０は、表示部１００と、ゲート回路２００と、ゲート回路２００のレベル変換回路２１０と、ドレイン回路３００と、ドレイン回路３００のレベル変換回路３１０とで構成される。
制御回路２０は、ゲート回路２００のスタート信号（ＶＳＴ）、クロック信号（ＶＣＫ）、ドレイン回路のスタート信号（ＨＳＴ）、クロック信号（ＨＣＫ）を出力する。ここで、前述の信号（ＶＳＴ，ＶＣＫ，ＨＳＴ，ＨＣＫ）は、低電圧信号であり、例えば、振幅が３Ｖの信号である。
【００１２】
図２は、本発明の実施例のシフトレジスタ回路の基本回路を説明するための回路図であり、図１に示すゲート回路２００またはドレイン回路３００に適用されるシフトレジスタ回路の基本回路を説明するための回路図である。
図２に示すように、本実施例のシフトレジスタ回路の基本回路は、ｐ型ＭＯＳトランジスタ（３２１，３２２）と、ｎ型ＭＯＳトランジスタ（３２３，３２４）、インバータ（３４１，３４２）とで構成される。
ｐ型ＭＯＳトランジスタ３２１は、ソースが第１の電源電圧（ＶＤＤ）に接続され、ドレインがノード（＃１；出力ノード）に接続されるとともに、ゲートにはクリア信号（ＣＬＢ）が印加される。
ｐ型ＭＯＳトランジスタ３２２は、ソースが第１の電源電圧（ＶＤＤ）に接続され、ドレインがノード（＃１）に接続されるとともに、ゲートにはリセット信号（ＲＢｎ）が印加される。
ｎ型ＭＯＳトランジスタ３２３は、ドレインがノード（＃１）に接続されるとともに、ゲートにはセット信号（Ｓｎ）が印加される。
ｎ型ＭＯＳトランジスタ３２４は、ドレインがｎ型ＭＯＳトランジスタ３２３のソースに接続され、ソースが第２の電源電圧（ＶＳＳ）に接続され、ゲートにはクロック信号（ＣＫ）が印加される。
【００１３】
ノード（＃１）には、縦続接続されたインバータ３４１とインバータ３４２とが接続され、インバータ３４１の出力が出力（Ｑｎ）となり、インバータ３４２の出力が、出力（Ｑｎ）の反転出力（ＱＢｎ）となる。なお、インバータ３４１とインバータ３４２とはバッファ回路を構成する。
前述のｐ型ＭＯＳトランジスタ（３２１，３２２）と、ｎ型ＭＯＳトランジスタ（３２３，３２４）、および、インバータ（３４１，３４２）を構成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタは、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
また、図１中のゲート回路２００、ドレイン回路３００は、液晶表示パネル内の回路であり、これらの回路は、前述のｐ型ＭＯＳトランジスタ（３２１，３２２）と、ｎ型ＭＯＳトランジスタ（３２３，３２４）と同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。なお、これらの薄膜トランジスタは、画素の薄膜トランジスタと同時に形成される。
【００１４】
図３は、図２に示す基本回路の動作を説明するためのタイミング図である。
クロック信号（ＣＫ）は低電圧信号であり、例えば、振幅が３Ｖの信号である。クリア信号（ＣＬＢ）、セット信号（Ｓｎ）、リセット信号（ＲＢｎ）、出力（Ｑｎ）、反転出力（ＱＢｎ）は高電圧信号であり、例えば、振幅が１０Ｖの信号である。
クリア信号（ＣＬＢ）が、Ｌｏｗレベル（以下、Ｌレベルという）になると、ｐ型ＭＯＳトランジスタ３２１がオンし、ノード（＃１）の電位がＨｉｇｈレベル（以下、Ｈレベルという）となり、出力（Ｑｎ）がＬレベル、反転出力（ＱＢｎ）がＨレベルになる。ここで、クリア信号（ＣＬＢ）がＨレベルになっても、ノード（＃１）はＨレベルの電位を維持する。
次に、クリア信号（ＣＬＢ）がＨレベル、セット信号（Ｓｎ）がＨレベルになり、さらに、クロック信号（ＣＫ）がＨレベルになると、ｎ型ＭＯＳトランジスタ（３２３，３２４）が共にオンし、ノード（＃１）の電位はＬレベルになる。この結果、出力（Ｑｎ）がＨレベル、反転出力ＱＢｎがＬレベルになる。ここで、クロック信号（ＣＫ）がＬレベルになっても、ノード（＃１）はＬレベル電位を維持する。
次に、セット信号（Ｓｎ）がＬレベル、リセット信号（ＲＢｎ）がＬレベルになると、ｐ型ＭＯＳトランジスタ３２２がオンし、出力（Ｑｎ）がＬレベル、反転出力（ＱＢｎ）がＨレベルになる。
【００１５】
本実施例の基本回路では、ｎ型ＭＯＳトランジスタ３２４はソース接地であるから、ｎ型ＭＯＳトランジスタ３２４は、ゲートに、しきい値電圧（Ｖｔｈ）より高い電圧が印加されるとオンする。
つまり、クロック信号（ＣＫ）のＨレベルは、ｎ型ＭＯＳトランジスタ３２４をオンすればよく、ｐ型ＭＯＳトランジスタには接続されていないため、第１の電源電圧（ＶＤＤ）とは別のＨレベルの電位を設定することが可能である。
例えば、ｎ型ＭＯＳトランジスタ３２４のしきい値電圧は、例えば、０から２Ｖに設定されるので、クロック信号（ＣＫ）の振幅を３Ｖにすることが可能である。
即ち、クロック信号（ＣＫ）の振幅をＶｃｋ（＞０）、第１の電源電圧（ＶＤＤ）と第２の電源電圧（ＶＳＳ）との電位差をＶｈ（＞０）とすると、Ｖｃｋ≧｜Ｖｔｈ｜、Ｖｈ≧Ｖｃｋを満たせば、本実施例の基本回路は動作可能である。
これは、低振幅のクロック信号（ＣＫ）のＨレベル電位を、直接さらに高いＶＤＤの電位に昇圧可能（Ｖｃｋ＜Ｖｈ）なことを示しており、つまり本実施例の基本回路は、レベルシフト機能を備えていることになる。
【００１６】
従来の回路構成では、クロック信号（ＣＫ）のＨレベルは、第１の電源電圧（ＶＤＤ）と、クロック信号（ＣＫ）のＬレベルは、第２の電源電圧（ＶＳＳ）と、基本的にそれぞれ同電位とする必要がある。そのため、電源電圧を上げるとクロック信号（ＣＫ）の振幅も増幅させることになる。
容量の充放電における消費電力は、電圧の二乗に比例するため、クロック信号（ＣＫ）の振幅の増幅、即ち、電源電圧の上昇は消費電力の増大につながる。
シフトレジスタ回路において、主に電力を消費するのは、クロックバス容量の充放電であるが、図２に示す本実施例の基本回路では、クロック信号（ＣＫ）の振幅を増幅させることなく、シフトレジスタ回路の電源電圧を上げることができるので、消費電力の上昇を抑制することが可能である。
【００１７】
図４は、図２の基本回路（Ｓ／Ｒ）を用いて構成したシフトレジスタ回路の回路構成を示す図である。図４において、基本回路（Ｓ／Ｒ）は、ｎ〜（ｎ＋３）の４段を例に示している。
ここで、奇数番目の基本回路（Ｓ／Ｒ）のＣＫ端子と、偶数番目の基本回路（Ｓ／Ｒ）のＣＫ端子に、クロック信号（ＣＫ１）とクロック信号（ＣＫ２）の、互いに逆相のクロック信号を入力することで、クロック信号を順次転送し、シフトレジスタ回路としての機能を得ることができる。
各基本回路（Ｓ／Ｒ）のＣＬＢ端子には、共通のクリア信号（ＣＬＢ）を印加し、また、各基本回路（Ｓ／Ｒ）のＳ端子には、セット信号として前段の出力（Ｑｎ−１）を印加し、さらに、各基本回路（Ｓ／Ｒ）のＲＢ端子には、リセット信号として次々段の反転出力（ＱＢｎ＋２）を印加する。
【００１８】
図５は、図４のシフトレジスタ回路の動作を説明するためのタイミング図である。
ｎ段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ）は、（ｎ−１）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ−１）とクロック信号（ＣＫ１）が共にＨレベルとなるタイミングでＨレベルとなる。
（ｎ＋１）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋１）は、ｎ段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ）とクロック信号（ＣＫ２）が共にＨレベルとなるタイミングで、また、（ｎ＋２）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋２）は、（ｎ＋１）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋１）とクロック信号（ＣＫ１）が共にＨレベルとなるタイミングで、それぞれＨレベルとなる。
（ｎ＋２）段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ＋２）がＨレベルになると、反転出力（ＱＢｎ＋２）がＬレベルとなるので、ｎ段目の基本回路（Ｓ／Ｒ）の出力（Ｑｎ）は、このタイミングでＬレベルになる。以上の結果、図５に示すように異なる位相の出力を得ることができる。
【００１９】
図６は、図２に示す基本回路（Ｓ／Ｒ）を用いて構成した双方向シフトレジスタ回路の回路構成を示す図である。
図６において、Ｆ、Ｒは走査方向を切り替えるスイッチ素子であり、図６に示す双方向シフトレジスタ回路は、ｎ段目の基本回路（Ｓ／Ｒ）の端子（Ｑ）が、スイッチ素子（Ｆ）を介して、（ｎ＋１）段目の基本回路（Ｓ／Ｒ）の端子（Ｓ）に接続されるとともに、スイッチ素子（Ｒ）を介して、（ｎ−１）段目の基本回路（Ｓ／Ｒ）の端子（Ｓ）に接続される点、並びに、ｎ段目の基本回路（Ｓ／Ｒ）の端子（ＱＢ）が、スイッチ素子（Ｆ）を介して、（ｎ−２）段目の基本回路（Ｓ／Ｒ）の端子（ＲＢ）に接続されるとともに、スイッチ素子（Ｒ）を介して、（ｎ＋２）段目の基本回路（Ｓ／Ｒ）の端子（ＲＢ）に接続される点で、図４に示すシフトレジスタ回路と異なっている。
図６に示す双方向シフトレジスタ回路において、左から右へ走査する場合は、スイッチ素子（Ｆ）をオン、スイッチ素子（Ｒ）をオフとし、一方、右から左に走査する場合は、スイッチ素子（Ｒ）をオン、スイッチ素子（Ｆ）をオフとする。
このスイッチ素子（Ｆ，Ｒ）で、スイッチ素子（Ｆ）がオンのとき、ｎ段目の基本回路（Ｓ／Ｒ）のセット信号（Ｓｎ）として前段の出力（Ｑｎ−１）が、また、リセット信号（ＲＢｎ）として次々段の反転出力（ＱＢｎ＋２）が入力されるように切り替え、スイッチ素子（Ｒ）がオンのとき、ｎ段目の基本回路（Ｓ／Ｒ）のセット信号（Ｓｎ）として前段の出力（Ｑｎ＋１）が、また、リセット信号（ＲＢｎ）として次々段の反転出力（ＱＢｎ−２）が入力されるように切り替える。
【００２０】
図７は、本発明の実施例のシフトレジスタ回路の基本回路の第１の変形例を説明するための回路図である。
図７に示す基本回路が、図２の基本回路と異なるのは、ｎ型ＭＯＳトランジスタ３２４の接続構成である。
図７に示す基本回路では、ｎ型ＭＯＳトランジスタ３２４のゲートに、第３の電源電圧（ＶＤＤ２）を印加し、ソースにクロック信号（ＣＫ）を印加する。ここで、第３の電源電圧（ＶＤＤ２）は、例えば、３Ｖである。
ｎ型ＭＯＳトランジスタ３２４は、クロック信号（ＣＫ）がＬレベルのときオンし、Ｈレベルのときオフする。
図８は、図７に示す基本回路の動作を説明するためのタイミング図である。
出力（Ｑｎ）は、セット信号（Ｓｎ）がＨレベルで、クロック信号（ＣＫ）がＬレベルのときにＨレベルに変化する。この点が、図２に示す基本回路と異なっている。
図７に示す基本回路では、クロック信号（ＣＫ）を、ｎ型ＭＯＳトランジスタ３２４のソースに印加するため、クロック信号が供給される配線（ライン）の負荷容量を軽減でき、より低消費電力のシフトレジスタ回路を実現できる。
さらに、ｎ型ＭＯＳトランジスタ３２４のしきい値電圧に対応して、第３の電源電圧（ＶＤＤ２）を選ぶことで、より高速動作可能なシフトレジスタ回路を実現することが可能である。例えば、しきい値電圧が１Ｖ、クロック信号の振幅が３Ｖの場合、第３の電源電圧（ＶＤＤ２）を４Ｖに設定する。この設定で、ｎ型ＭＯＳトランジスタ３２４のゲート・ソース間電圧を４Ｖと高くできるので、高速動作のシフトレジスタ回路を実現できる。
【００２１】
図９は、本発明の実施例のシフトレジスタ回路の基本回路の第２の変形例を説明するための回路図である。図９に示す基本回路は、ｐ型ＭＯＳトランジスタ３２６を追加した点で、図２に示す基本回路と異なっている。
図９に示すように、ｐ型ＭＯＳトランジスタ３２６は、ソースが第１の電源電圧（ＶＤＤ）接続され、ドレインがノード（＃１）に接続されるとともに、ゲートには出力（Ｑｎ）が印加される。
このｐ型ＭＯＳトランジスタ３２６は、出力（Ｑｎ）がＬレベルのときにオンし、ｐ型ＭＯＳトランジスタ（３２１，３２２、３２６）、あるいは、ｎ型ＭＯＳトランジスタ３２３の漏れ電流により、ノード（＃１）の電位が変動するのを防止する。
【００２２】
図１０は、本発明の実施例のシフトレジスタ回路の基本回路の第３の変形例を説明するための回路図である。図１０に示す基本回路が、図９に示す基本回路と異なるのは、ｐ型ＭＯＳトランジスタ３２７を追加した点である。
図１０に示すように、ｐ型ＭＯＳトランジスタ３２７は、ソースがｐ型ＭＯＳトランジスタ（３２１，３２２，３２６）のドレインに接続され、ドレインがノード（＃１）に接続されるとともに、ゲートにセット信号（Ｓｎ）が印加される。なお、ｐ型ＭＯＳトランジスタ３２６は必須ではない。
ｐ型ＭＯＳトランジスタ３２７は、セット信号（Ｓｎ）がＨレベルのときにオフするので、ノード（＃１）の電位を、より速くＬレベルにすることができる。
このため、図１０に示す基本回路では、より高い周波数で動作するシフトレジスタを実現できる。
ここで、図７〜図１０の変形例は、それぞれ変形部分のみを組み合わせて適用可能であり、例えば、第１の変形例と第３の変形例とを組み合わせても良い。
【００２３】
図１１は、図１に示すレベル変換回路（２１０，３１０）の一例の回路構成を示す回路図である。
図１１に示すレベル変換回路は、ｐ型ＭＯＳトランジスタ（４１１〜４１４）、ｎ型ＭＯＳトランジスタ（４１５，４１６）とインバータ４４１で構成される。
回路方式は、いわゆるクロスタイプのレベル変換回路であり、低電圧信号の信号（ＩＮ）と、反転信号（ＩＮＢ）を入力し、高電圧信号の信号（ＯＵＴ）を出力する。これにより、スタート信号（ＶＳＴ，ＨＳＴ）をレベル変換して１段目の基本回路に入力する。
以上、説明したように、本実施例によれば、低電圧のクロック信号（ＣＫ）により動作するシフトレジスタ回路を、少ないトランジスタ素子数で実現することができるので、回路占有面積が少なく、狭額縁、高精細の液晶表示パネルを実現することができる。
また、クロック信号の低電圧化に伴い、クロック信号の入力負荷を軽減できるので、消費電力を低減することが可能である。
なお、全てのｎ型ＭＯＳトランジスタを、Ｐ型ＭＯＳトランジスタに、Ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタにし、第１の電源電圧（ＶＤＤ）と、第２の電源電圧（ＶＳＳ）を入れ替え、入力信号の論理を入れ替えることで、反転論理で動作するＣＭＯＳシフトレジスタ回路となる。
【００２４】
なお、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ等も使用可能である。
また、前述の説明では、ゲート回路２００またはドレイン回路３００を、１０は液晶表示パネルに内蔵（液晶表示パネルの基板上に一体に形成）した場合について説明したが、本発明はこれに限定されるものではなく、ゲート回路２００またはドレイン回路３００自体、あるいは一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】本発明の実施例のシフトレジスタ回路の基本回路を説明するための回路図である。
【図３】図２に示す基本回路の動作を説明するためのタイミング図である。
【図４】図２の基本回路を用いて構成したシフトレジスタ回路の回路構成を示す図である。
【図５】図４のシフトレジスタ回路の動作を説明するためのタイミング図である。
【図６】図２に示す基本回路を用いて構成した双方向シフトレジスタ回路の回路構成を示す図である。
【図７】本発明の実施例のシフトレジスタ回路の基本回路の第１の変形例を説明するための回路図である。
【図８】図７に示す基本回路の動作を説明するためのタイミング図である。
【図９】本発明の実施例のシフトレジスタ回路の基本回路の第２の変形例を説明するための回路図である。
【図１０】本発明の実施例のシフトレジスタ回路の基本回路の第３の変形例を説明するための回路図である。
【図１１】図１に示すレベル変換回路の一例の回路構成を示す回路図である。
【符号の説明】
【００２６】
１０ 液晶表示パネル
２０ 制御回路
１００ 表示部
２００ ゲート回路
２１０，３１０ レベル変換回路
３００ ドレイン回路
３２１，３２２，３２６，３２７，４１１〜４１４ ｐ型ＭＯＳトランジスタ
３２３，３２４，４１５，４１６ ｎ型ＭＯＳトランジスタ
３４１，３４２，４４１ インバータ
Ｓ／Ｒ 基本回路
【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素を駆動する駆動回路とを備えた表示装置であって、
前記駆動回路は、シフトレジスタ回路を有し、
前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、
前記基本回路は、第１電極に第２の電源電圧が印加される第２導電型の第１のトランジスタと、
第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、
第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、
第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、
前記第１のトランジスタの制御電極にクロック信号が印加され、
前記第２のトランジスタの制御電極にセット信号が印加され、
前記第３のトランジスタの制御電極にクリア信号が印加され、
前記第４のトランジスタの制御電極にリセット信号が印加され、
前記出力ノードの電圧が走査回路出力となることを特徴とする表示装置。
【請求項２】
複数の画素と、
前記複数の画素を駆動する駆動回路とを備えた表示装置であって、
前記駆動回路は、シフトレジスタ回路を有し、
前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、
前記基本回路は、制御電極に第３の電源電圧が印加される第２導電型の第１のトランジスタと、
第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、
第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、
第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、
前記第１のトランジスタの第１電極にクロック信号が印加され、
前記第２のトランジスタの制御電極にセット信号が印加され、
前記第３のトランジスタの制御電極にクリア信号が印加され、
前記第４のトランジスタの制御電極にリセット信号が印加され、
前記出力ノードの電圧が走査回路出力となることを特徴とする表示装置。
【請求項３】
前記基本回路は、第１電極に第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第５のトランジスタを有し、
前記第５のトランジスタの制御電極には、前記出力ノードの電圧を反転した電圧が印加されることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
第１電極が、前記第３のトランジスタの前記第２電極に接続され、第２電極が前記出力ノードに接続される第１導電型の第６のトランジスタを有し、
前記第６のトランジスタの制御電極に前記セット信号が印加され、
前記第３のトランジスタの前記第２電極は、前記第６のトランジスタを介して前記出力ノードに接続されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記基本回路は、前記出力ノードに接続されるバッファ回路を有し、
前記バッファ回路の出力が前記走査回路出力となることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記バッファ回路は、縦続接続されるインバータであることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記クロック信号の振幅をＶｃｋ、前記出力ノードの電圧の振幅をＶｈとするとき、Ｖｃｋ＜Ｖｈを満足することを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記クロック信号の振幅をＶｃｋ、前記第１のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ≧｜Ｖｔｈ｜を満足することを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項９】
前記ｎ個の基本回路のうち奇数段目の基本回路の前記クロック信号は、第１のクロック信号であり、
前記ｎ個の基本回路のうち偶数段目の基本回路の前記クロック信号は、第２のクロック信号であり、
前記第１のクロック信号と前記第２のクロック信号とは、同一周期で、位相が異なっていることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
【請求項１０】
前記ｎ個の基本回路のうちｍ（３≦ｍ≦ｎ−２）段目の基本回路の走査回路出力を、（ｍ−１）段目の基本回路のセット信号として入力する第１スイッチ素子と、
前記ｍ段目の基本回路の走査回路出力を、（ｍ＋１）段目の基本回路のセット信号として入力する第２スイッチ素子と、
前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ−２）段目の基本回路のリセット信号として入力する第３スイッチ素子と、
前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ＋２）段目の基本回路のリセット信号として入力する第４スイッチ素子とを有することを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記シフトレジスタ回路の走査方向が第１方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオン、前記第２スイッチ素子と前記第４のスイッチ素子がオフとされ、
前記シフトレジスタ回路の走査方向が第２方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオフ、前記第２スイッチ素子と前記第４のスイッチ素子がオンとされることを特徴とする請求項１０に記載の表示装置。
【請求項１】
複数の画素と、
前記複数の画素を駆動する駆動回路とを備えた表示装置であって、
前記駆動回路は、シフトレジスタ回路を有し、
前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、
前記基本回路は、第１電極に第２の電源電圧が印加される第２導電型の第１のトランジスタと、
第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、
第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、
第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、
前記第１のトランジスタの制御電極にクロック信号が印加され、
前記第２のトランジスタの制御電極にセット信号が印加され、
前記第３のトランジスタの制御電極にクリア信号が印加され、
前記第４のトランジスタの制御電極にリセット信号が印加され、
前記出力ノードの電圧が走査回路出力となることを特徴とする表示装置。
【請求項２】
複数の画素と、
前記複数の画素を駆動する駆動回路とを備えた表示装置であって、
前記駆動回路は、シフトレジスタ回路を有し、
前記シフトレジスタ回路は、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、
前記基本回路は、制御電極に第３の電源電圧が印加される第２導電型の第１のトランジスタと、
第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が出力ノードに接続される第２導電型の第２のトランジスタと、
第１電極に第１の電源電圧が印加され、第２電極が直接あるいは他のトランジスタを介して前記出力ノードに接続される第２導電型とは導電型が異なる第１導電型の第３のトランジスタと、
第１電極に前記第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第４のトランジスタとを有し、
前記第１のトランジスタの第１電極にクロック信号が印加され、
前記第２のトランジスタの制御電極にセット信号が印加され、
前記第３のトランジスタの制御電極にクリア信号が印加され、
前記第４のトランジスタの制御電極にリセット信号が印加され、
前記出力ノードの電圧が走査回路出力となることを特徴とする表示装置。
【請求項３】
前記基本回路は、第１電極に第１の電源電圧が印加され、第２電極が前記第３のトランジスタの前記第２電極に接続される第１導電型の第５のトランジスタを有し、
前記第５のトランジスタの制御電極には、前記出力ノードの電圧を反転した電圧が印加されることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
第１電極が、前記第３のトランジスタの前記第２電極に接続され、第２電極が前記出力ノードに接続される第１導電型の第６のトランジスタを有し、
前記第６のトランジスタの制御電極に前記セット信号が印加され、
前記第３のトランジスタの前記第２電極は、前記第６のトランジスタを介して前記出力ノードに接続されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記基本回路は、前記出力ノードに接続されるバッファ回路を有し、
前記バッファ回路の出力が前記走査回路出力となることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記バッファ回路は、縦続接続されるインバータであることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記クロック信号の振幅をＶｃｋ、前記出力ノードの電圧の振幅をＶｈとするとき、Ｖｃｋ＜Ｖｈを満足することを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記クロック信号の振幅をＶｃｋ、前記第１のトランジスタのしきい値電圧の絶対値を｜Ｖｔｈ｜とするとき、Ｖｃｋ≧｜Ｖｔｈ｜を満足することを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項９】
前記ｎ個の基本回路のうち奇数段目の基本回路の前記クロック信号は、第１のクロック信号であり、
前記ｎ個の基本回路のうち偶数段目の基本回路の前記クロック信号は、第２のクロック信号であり、
前記第１のクロック信号と前記第２のクロック信号とは、同一周期で、位相が異なっていることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
【請求項１０】
前記ｎ個の基本回路のうちｍ（３≦ｍ≦ｎ−２）段目の基本回路の走査回路出力を、（ｍ−１）段目の基本回路のセット信号として入力する第１スイッチ素子と、
前記ｍ段目の基本回路の走査回路出力を、（ｍ＋１）段目の基本回路のセット信号として入力する第２スイッチ素子と、
前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ−２）段目の基本回路のリセット信号として入力する第３スイッチ素子と、
前記ｍ段目の基本回路の走査回路出力の反転出力を、（ｍ＋２）段目の基本回路のリセット信号として入力する第４スイッチ素子とを有することを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記シフトレジスタ回路の走査方向が第１方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオン、前記第２スイッチ素子と前記第４のスイッチ素子がオフとされ、
前記シフトレジスタ回路の走査方向が第２方向の場合に、前記第１スイッチ素子と前記第３のスイッチ素子がオフ、前記第２スイッチ素子と前記第４のスイッチ素子がオンとされることを特徴とする請求項１０に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−２１９０５２（Ｐ２００７−２１９０５２Ａ）
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００６−３７６０４（Ｐ２００６−３７６０４）
【出願日】平成１８年２月１５日（２００６．２．１５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１８年２月１５日（２００６．２．１５）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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