一部の実施形態において、複合的なレーザー投影パターニング（ＬＰＰ）及びセミアディティブパターニング（ＳＡＰ）を用いた同一層マイクロエレクトロニクス回路パターニングが提供される。これに関して紹介される方法は、ラミネートされた基板表面の第１密度領域を、ＬＰＰを用いてパターニングし、前記ラミネートされた基板表面の第２密度領域を、ＳＡＰを用いてパターニングし、且つ前記ラミネートされた基板表面の第１及び第２密度領域をめっきすることを含み、第１及び第２密度領域に跨って延在する造形部が直接的に結合される。その他の実施形態も開示される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して集積回路パッケージ基板の分野に関し、より具体的には複合的なレーザー投影パターニング（ＬＰＰ）及びセミアディティブパターニング（ＳＡＰ）を用いた同一層マイクロエレクトロニクス回路パターニングに関する。
【背景技術】
【０００２】
集積回路デバイスのサイズ及びピッチの縮小は、ＩＣパッケージ基板の製造における進歩を必要とする。基板をパターニングすることには、レーザーの使用がますます一般的になりつつある。不都合なことに、基板層をパターニングするためにレーザー投影パターニングを使用することは、セミアディティブパターニングよりコストが掛かる傾向にある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一部の実施形態において、複合的なレーザー投影パターニング（ＬＰＰ）及びセミアディティブパターニング（ＳＡＰ）を用いた同一層マイクロエレクトロニクス回路パターニングが提供される。
【課題を解決するための手段】
【０００４】
一態様に従った方法は、ラミネートされた基板表面の第１密度領域を、ＬＰＰを用いてパターニングし、前記ラミネートされた基板表面の第２密度領域を、ＳＡＰを用いてパターニングし、且つ前記ラミネートされた基板表面の第１及び第２密度領域をめっきすることを含み、第１及び第２密度領域に跨って延在する造形部が直接的に結合される。
【図面の簡単な説明】
【０００５】
添付の図面には、本発明が限定としてではなく例として示される。図面は以下の図を含み、似通った参照符号は同様の要素を指し示す。
【図１】本発明の一実施形態例に従ったパッケージ基板表面を示す上面図である。
【図２Ａ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｂ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｃ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｄ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｅ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｆ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｇ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｈ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｉ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図２Ｊ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ａ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｂ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｃ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｄ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｅ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｆ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｇ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｈ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｉ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｊ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【図３Ｋ】本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板を示す断面図である。
【発明を実施するための形態】
【０００６】
以下の記載においては、説明の目的で、本発明の完全な理解を提供するために数多くの具体的な詳細事項が説明される。しかしながら、当業者に明らかなように、本発明の実施形態はこれらの具体的な詳細事項を用いずに実施されることが可能である。また、本発明を不明瞭にしないよう、構造及びデバイスをブロック図の形態で示すこととする。
【０００７】
本明細書中での“一実施形態”又は“或る実施形態”への言及は、その実施形態に関して説明される特定の機能、構造又は特徴が本発明の少なくとも１つの実施形態に含まれることを意味する。故に、本明細書全体を通して様々な箇所で“一実施形態において”又は“或る実施形態において”という言い回しが現れることは、必ずしも全てが同一の実施形態に言及しているわけではない。また、そのような特定の機能、構造又は特徴は、１つ以上の実施形態において好適に組み合わされ得る。
【０００８】
図１は、本発明の一実施形態例に従ったパッケージ基板表面の上面図を示している。図示した実施形態例によれば、パッケージ基板１００は、ネッキング領域１０２、主経路領域１０４、ダイ占有部（ダイシャドー部）及び信号配線１０８のうちの１つ以上を含んでいる。
【０００９】
ネッキング領域１０２は、ダイシャドー部１０６を占有することになる集積回路ダイから逃れるように例えば信号配線１０８などの信号が経路付けられた、基板１００の表面領域を意味する。一実施形態において、信号配線１０８は、集積回路ダイの外部バンプから経路付けられる入力／出力（Ｉ／Ｏ）信号である。ネッキング領域１０２は一般的に、主経路領域１０４より高い密度を有する。一実施形態において、ネッキング領域１０２は約９μｍのライン幅と約１２μｍのスペースとを有する。一実施形態において、主経路領域１０４は約１４μｍより大きいライン幅と約１４μｍより大きいスペースとを有する。一実施形態において、信号配線１０８は、数ｍｍのネッキング領域１０２内の長さを有する。図示のように、ネッキング領域１０２はダイシャドー部１０６より僅かに大きい。
【００１０】
以降の実施形態にて説明するように、同一層マイクロエレクトロニクス回路パターニングは、ネッキング領域１０２内でレーザー投影パターニング（ＬＰＰ）を使用し、主経路領域１０４内でセミアディティブパターニング（ＳＡＰ）を使用する。信号配線１０８は、双方の領域を横切って途切れなく延在する（例えば、連続した銅配線）。
【００１１】
図２Ａ−２Ｊは、本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板の断面図を示している。図２Ａは、パッド２０４を含むコア又は既存のビルドアップ層の上にビルドアップ誘電体２０２がラミネートされ、それに続いて該誘電体のプリキュア（pre-cure）が行われた後の基板２００を示している。誘電体材料は一般的に、ポリマーベースであり、例えば市販のフィラー及び多様なその他の材料などの分散シリカフィラーで充填されている。
【００１２】
図２Ｂは、パターン全体でのレーザービア２０６ドリリング及びデスミアの後の基板２００を示している。デスミア処理は、例えば水酸化ナトリウムなどのアルカリ溶液を用いてビア２０６の壁を広げることと、その後に例えば過マンガン酸塩ベースの水溶液などの還元性の高い化学薬品を用いてエッチングすることとを有する。
【００１３】
図２Ｃは、例えばネッキング領域１０２などのネッキング領域にある誘電体２０２内にブランクパターン２０８を形成するＬＰＰ切断（アブレーション）の後の基板２００を示している。ネッキング領域は通常、ダイシャドー部より少し大きく、Ｉ／Ｏ信号ルーティング及びファンアウトのための微細なライン・アンド・スペースを含んでいる。
【００１４】
図２Ｄは、無電解銅シード層めっきと、それに続く例えば５−２０μｍといった特定の厚さへの電解銅めっき２１０との後の基板２００を示している。ネッキング領域は、誘電体頂面の過剰めっき銅２１２で覆われている。
【００１５】
図２Ｅは、例えばＣＭＰ、機械的研磨、化学的エッチング、又はこれらの組み合わせなどの方法から選択したものを用いて過剰めっき銅２１２を除去した後の基板２００を示している。この工程後、ネッキング領域のパターンは完成されている。
【００１６】
図２Ｆは、無電解銅めっき２１４とドライフィルムレジスト（ＤＦＲ）２１６のラミネートとの後の基板２００を示している。
【００１７】
図２Ｇは、従来からのリソプロセス（露光及び現像）を用いてＤＦＲ２１６がパターニングされた後の基板２００を示している。パターニングされたネッキング領域は、ネッキング領域の外縁部２１７を除いて、ＤＦＲ２１６で覆われている。
【００１８】
図２Ｈは、例えば５−２０μｍといった特定の厚さへの電解銅２１８めっきの後の基板２００を示している。斯くして、ネッキング領域の外縁部２１７の頂部に主経路領域がメッキされる。
【００１９】
図２Ｉは、例えば炭酸ナトリウム水溶液などのアルカリ溶液を用いてＤＦＲ２１６が剥離された後の基板２００を示している。有機タイプの溶液も使用され得る。
【００２０】
図２Ｊは、無電解銅シード層２１４を除去して全体パターンを形成する化学的エッチングの後の基板２００を示している。
【００２１】
一実施形態において、パッケージ基板２００は表面２２０で、例えばフリップチップシリコンダイなどの集積回路ダイと結合される。他の一実施形態において、表面２２０は、継続ビルドアッププロセスの部分としての別の誘電体層とラミネートされる。
【００２２】
図３Ａ−３Ｋは、本発明の他の一実施形態例に従った、部分的に形成されたＩＣパッケージ基板の断面図を示している。図３Ａは、パッド３０４を含むコア又は既存の層の上にビルドアップ誘電体３０２がラミネートされ、それに続いて該誘電体のプリキュアが行われた後の基板３００を示している。誘電体材料は一般的に、ポリマーベースであり、例えば市販のフィラー及び多様なその他の材料などの分散シリカフィラーで充填されている。
【００２３】
図３Ｂは、ネッキング領域にある誘電体表面３０７に誘電体突出部３０６が形成された後の基板３００を示している。これは、誘電体の追加層を選択的にラミネートすることによって、あるいは工程１でラミネートされた誘電体層に、形成すべき突出部に対応した窪みを刻み込むことによって行われ得る。
【００２４】
図３Ｃは、パターン全体でのレーザービア３０８ドリリング及びデスミアの後の基板３００を示している。デスミア処理は、例えば水酸化ナトリウムなどのアルカリ溶液を用いてビア３０８の壁を広げることと、その後に例えば過マンガン酸塩ベースの水溶液などの還元性の高い化学薬品を用いてエッチングすることとを有する。
【００２５】
図３Ｄは、ネッキング領域にある突出部３０６内にブランクパターン３１０を形成するＬＰＰアブレーションの後の基板３００を示している。ネッキング領域は通常、ダイシャドー部より少し大きく、Ｉ／Ｏ信号ルーティング及びファンアウトのための微細なライン・アンド・スペースを含んでいる。
【００２６】
図３Ｅは、パターン全体上への無電解銅シード層３１２めっきの後の基板３００を示している。
【００２７】
図３Ｆは、パターン全体上へのＤＦＲ３１４のラミネート後の基板３００を示している。
【００２８】
図３Ｇは、従来からのリソプロセス（露光及び現像）を用いてＤＦＲ３１４がパターニングされた後の基板３００を示している。ネッキング領域のパターン３１０は、リソ後、露出された状態になる。ネッキング領域の外側の主領域パターン３１６が画成されている。
【００２９】
図３Ｈは、例えば５−２０μｍといった特定の厚さへのパターン全体の電解めっき３１８の後の基板３００を示している。ネッキング領域は、誘電体層の頂面上の過剰めっき銅３２０で覆われている。
【００３０】
図３Ｉは、例えば化学的機械的研磨（ＣＭＰ）、機械的研磨、化学的エッチング、又はこれらの組み合わせなどの方法から選択したものを用いて過剰めっき銅３２０を除去した後の基板３００を示している。この工程後、ネッキング領域のパターンは完成されている。
【００３１】
図３Ｊは、例えば炭酸ナトリウム水溶液などのアルカリ溶液を用いてＤＦＲ３１４が剥離された後の基板３００を示している。有機タイプの溶液も使用され得る。
【００３２】
図３Ｋは、無電解銅シード層３１２を除去して全体パターンを形成する化学的エッチングの後の基板３００を示している。
【００３３】
一実施形態において、パッケージ基板３００は表面３２２で、例えばフリップチップシリコンダイなどの集積回路ダイと結合される。他の一実施形態において、表面３２２は、継続ビルドアッププロセスの部分としての別の誘電体層とラミネートされる。
【００３４】
以上の記載においては、説明の目的で、本発明の完全な理解を提供するために数多くの具体的な詳細事項を説明した。しかしながら、当業者に明らかなように、本発明はこれらの具体的な詳細事項の一部を用いずに実施されてもよい。
【００３５】
方法の多くはその最も基本的な形態で説明されたが、本発明の基本的な概念を逸脱することなく、方法の何れかに対して処理が追加あるいは削除されることができ、また、説明した記載の何れかに対して情報が追加あるいは削除されることができる。独創的な概念の如何なる数の変更も、本発明の範囲及び精神の範囲内にあることが見込まれる。この点において、図示した特定の実施形態例は、本発明を限定するためではなく、単に本発明を例示するために提供されたものである。故に、本発明の範囲は、上述の具体例によって決定されるべきではなく、平易な言葉での以下の請求項によってのみ決定されるべきである。

【特許請求の範囲】
【請求項１】
ラミネートされた基板表面の第１密度領域を、レーザー投影パターニング（ＬＰＰ）を用いてパターニングする工程；
前記ラミネートされた基板表面の第２密度領域を、セミアディティブパターニング（ＳＡＰ）を用いてパターニングする工程；及び
前記ラミネートされた基板表面の前記第１及び第２密度領域をめっきする工程であり、前記第１及び第２密度領域に跨って延在する造形部が直接的に結合される工程；
を有する方法。
【請求項２】
前記第１密度領域は、集積回路ダイからのＩ／Ｏ信号が出て行くネッキング領域を有する、請求項１に記載の方法。
【請求項３】
前記第２密度領域は、より低密度の主経路領域を有する、請求項１に記載の方法。
【請求項４】
前記第１及び第２密度領域をめっきする工程は、同一の銅めっき工程で前記第１及び第２密度領域をめっきすることを有する、請求項１に記載の方法。
【請求項５】
前記第１及び第２密度領域をめっきする工程は、別々の銅めっき工程で前記第１及び第２密度領域をめっきすることを有する、請求項１に記載の方法。
【請求項６】
前記第１密度領域は数ｍｍの長さを有する造形部を有する、請求項１に記載の方法。
【請求項７】
レーザー投影パターニング（ＬＰＰ）を用いて、ラミネートされた基板表面にネッキング領域をアブレーション形成する工程；
前記ネッキング領域を銅でめっきする工程；
前記ラミネートされた基板表面の主経路領域及び前記ネッキング領域をドライフィルムレジスト（ＤＦＲ）でパターニングする工程；
前記主経路領域をめっきする工程；及び
前記ＤＦＲを除去する工程；
を有する方法。
【請求項８】
前記ネッキング領域はダイ占有部より僅かに大きい、請求項７に記載の方法。
【請求項９】
前記ネッキング領域を銅でめっきする工程は、約５μｍと約２０μｍとの間の厚さへの電解銅めっきを有する、請求項７に記載の方法。
【請求項１０】
前記主経路領域をＤＦＲでパターニングする工程は、めっきされたネッキング領域の一部を露出させることを有する、請求項７に記載の方法。
【請求項１１】
前記主経路領域をめっきする工程は、めっきされたネッキング領域内の配線の頂部をめっきすることを含む、請求項７に記載の方法。
【請求項１２】
前記ＤＦＲを除去する工程は、アルカリ溶液を用いて前記ＤＦＲを剥離することを有する、請求項７に記載の方法。
【請求項１３】
無電解銅シード層を除去するために化学的エッチングを行う工程、を更に有する請求項７に記載の方法。
【請求項１４】
ラミネートされた基板表面に誘電体突出部を形成する工程；
レーザー投影パターニング（ＬＰＰ）を用いて、前記誘電体突出部にネッキング領域をアブレーション形成する工程；
前記ラミネートされた基板表面の主経路領域をドライフィルムレジスト（ＤＦＲ）でパターニングする工程；
前記主経路領域及び前記ネッキング領域をめっきする工程；及び
前記ＤＦＲを除去する工程；
を有する方法。
【請求項１５】
ラミネートされた基板表面に誘電体突出部を形成する工程は、誘電体の追加層を選択的にラミネートすることを有する、請求項１４に記載の方法。
【請求項１６】
ラミネートされた基板表面に誘電体突出部を形成する工程は、形成すべき前記突出部に対応した窪みを前記基板表面に刻み込むことを有する、請求項１４に記載の方法。
【請求項１７】
前記主経路領域及び前記ネッキング領域をめっきする工程は、前記ネッキング領域を過剰めっきすることを有する、請求項１４に記載の方法。
【請求項１８】
前記ネッキング領域の頂部に過剰めっきされた銅を除去する工程、を更に有する請求項１７に記載の方法。
【請求項１９】
前記主経路領域及び前記ネッキング領域をめっきする工程は、約５μｍと約２０μｍとの間の厚さへの電解銅めっきを有する、請求項１４に記載の方法。
【請求項２０】
前記主経路領域及び前記ネッキング領域をめっきする工程は、前記主経路領域及び前記ネッキング領域に跨って延在する造形部を同一の電解めっき工程でめっきすることを有する、請求項１に記載の方法。

【図１】

【図２Ａ】

【図２Ｂ】

【図２Ｃ】

【図２Ｄ】

【図２Ｅ】

【図２Ｆ】

【図２Ｇ】

【図２Ｈ】

【図２Ｉ】

【図２Ｊ】

【図３Ａ】

【図３Ｂ】

【図３Ｃ】

【図３Ｄ】

【図３Ｅ】

【図３Ｆ】

【図３Ｇ】

【図３Ｈ】

【図３Ｉ】

【図３Ｊ】

【図３Ｋ】

【公表番号】特表２０１２−５０７０４３（Ｐ２０１２−５０７０４３Ａ）
【公表日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１１−５３３２２３（Ｐ２０１１−５３３２２３）
【出願日】平成２１年１０月９日（２００９．１０．９）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６０２１６
【国際公開番号】ＷＯ２０１０／０４７９７７
【国際公開日】平成２２年４月２９日（２０１０．４．２９）
【出願人】（５９３０９６７１２）インテル　コーポレイション (931)
【Ｆターム（参考）】