記憶素子及び記憶装置
【課題】極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、データを問題無く書き込み可能な（即ち、書き込みディスターブが発生しない）記憶素子及びそれを備える記憶装置を提供する。
【解決手段】
極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子１と、抵抗変化素子１に電気パルスの印加時に流れる電流を抑制する電流抑制素子２と、を備え、抵抗変化素子と電流抑制素子２とが直列に接続された記憶素子３であって、電流抑制素子２は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に配設された電流抑制層と、を備え、電流抑制層が、ＳｉＮｘ（０＜ｘ≦０．８５）でかつアモルファス半導体により構成されている。
【解決手段】
極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子１と、抵抗変化素子１に電気パルスの印加時に流れる電流を抑制する電流抑制素子２と、を備え、抵抗変化素子と電流抑制素子２とが直列に接続された記憶素子３であって、電流抑制素子２は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に配設された電流抑制層と、を備え、電流抑制層が、ＳｉＮｘ（０＜ｘ≦０．８５）でかつアモルファス半導体により構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子及びそれをマトリクス状に配設してなる記憶装置に関し、特に、極性の異なる電気パルスを印加してデータを書き込む記憶素子及びそれをマトリクス状に配設してなる記憶装置に関する。
【背景技術】
【０００２】
近年、いわゆる抵抗変化素子を記憶素子として利用してそれをマトリクス状に配設する形態の記憶装置が提案されている。
【０００３】
この抵抗変化素子は、主として金属酸化物からなる材料により構成される薄膜を有している。この薄膜に電気パルスを印加すると、その電気抵抗値が変化し、かつ、その変化した後の電気抵抗値が保存される。従って、この薄膜の高抵抗状態と低抵抗状態とを、それぞれ、例えば２値データの“１”と“０”とに対応させると、抵抗変化素子に２値データを記憶させることが可能になる。尚、抵抗変化素子の薄膜に印加する電気パルスの電流密度や、電気パルスの印加により発生する電界の大きさは、薄膜の物理的な状態を変化させるには十分であり、かつ、薄膜を破壊しない程度であればよい。又、この抵抗変化素子の薄膜には、電気パルスを複数回印加してもよい。
【０００４】
このような、抵抗変化素子が複数のワード線と複数のビット線との各々の立体交差部に複数配設されてなる記憶装置（いわゆる、クロスポイント型の記憶装置）においては、ある抵抗変化素子にデータを書き込む際に、迂回電流により他の抵抗変化素子の電気抵抗値が変化してしまうという障害（以下、この障害を「書き込みディスターブ」という）が発生する場合がある。そのため、このようなクロスポイント型の記憶装置を構成する場合には、書き込みディスターブの発生を防止するための格別な構成を別途設ける必要がある。
【０００５】
そこで、このような書き込みディスターブの発生を防止することが可能な記憶装置として、記憶素子が抵抗変化素子とショットキーダイオード（電流抑制素子）との直列回路により構成されている記憶装置が提案されている（例えば、特許文献１参照）。
【０００６】
かかる提案された記憶装置では、データを書き込むべき記憶素子（選択記憶素子）以外の記憶素子において、抵抗変化素子への迂回電流がショットキーダイオードにより阻止される。これにより、クロスポイント型の記憶装置において、書き込みディスターブの発生が防止される。ここで、この提案された記憶装置では、抵抗変化素子へのデータの書き込みは、同じ極性の電気パルスを抵抗変化素子に印加することにより行われる。従って、抵抗変化素子に対して直列に接続されたショットキーダイオードによりデータの書き込みが阻害されることはない。
【０００７】
一方、抵抗変化素子には、主としてその抵抗変化機能を担う薄膜を構成する材料の種類に起因して、２値データの“１”と“０”とを、異なる極性の電気パルスを薄膜に印加することにより書き込むタイプの抵抗変化素子もある。かかる抵抗変化素子を用いる場合、抵抗変化素子に対してショットキーダイオードを直列に接続すると、一方の極性の電気パルスはデータの書き込みに利用することができるが、他方の極性の電気パルスはデータの書き込みに利用することはできない。このような極性の異なる電気パルスを印加することによりデータを書き込むタイプの抵抗変化素子を備えるクロスポイント型の記憶装置では、抵抗変化素子に対してショットキーダイオードを直列に接続するという単純な構成をとることはできず、従って、ある抵抗変化素子にデータを書き込む際に迂回電流により他の抵抗変化素子の抵抗値が変化してしまう書き込みディスターブの発生を防止することはできない。
【０００８】
この問題は、抵抗変化素子に対して直列に接続するダイオードに「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」を用いれば解決することができる。このような特性を備える素子としては、例えば、ＭＩＭダイオード（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）、ＭＳＭダイオード（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）、或いは、バリスタ等の二端子素子が知られている。
【０００９】
図１５は電流抑制素子の電流−電圧特性を模式的に示す特性図であって、図１５（ａ）はバリスタ等の二端子素子の特性図であり、図１５（ｂ）はショットキーダイオードの特性図である。
【００１０】
図１５（ｂ）に示すように、ショットキーダイオードは、非線形の電気抵抗特性を示すものの、その電流−電圧特性は印加電圧の極性に対して全く対称ではない。
【００１１】
これに対して、図１５（ａ）に示すように、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の二端子素子は、非線形の電気抵抗特性を示し、かつ、その電流−電圧特性は印加電圧の極性に対して実質的に対称となる。即ち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点０に対して実質的に点対称となる。又、これらの二端子素子では、印加電圧が第１の臨界電圧（範囲Ａの下限電圧）以下でありかつ第２の臨界電圧（範囲Ｂの上限電圧）以上である範囲（つまり、範囲Ｃ）では電気抵抗が非常に高く、その一方で、第１の臨界電圧を超えるか、又は、第２の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、これらの二端子素子は、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れるという、非線形の電気抵抗特性を有している。
【００１２】
従って、これらの二端子素子を電流抑制素子として利用すれば、極性の異なる電気パルスが印加されるクロスポイント型の記憶装置において、書き込みディスターブの発生を確実に回避することが可能になると考えられる。
【００１３】
ところで、記憶装置が備える抵抗変化素子へのデータの書き込み時、抵抗変化素子に電気パルスを印加することによりその電気抵抗値を変化させて、抵抗変化素子の状態を高抵抗状態或いは低抵抗状態とするためには、抵抗変化素子の材料やその構成等にも大きく依存するが、通常は、抵抗変化素子に大電流を流す必要がある。例えば、抵抗変化素子を備える記憶装置の動作において、抵抗変化素子へのデータの書き込み時に３００００Ａ／ｃｍ２以上の電流密度で電流を流すことが開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−３１９５８７号公報
【特許文献２】特開２００６−２０３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献２においては、３００００Ａ／ｃｍ２以上の電流密度で電流を流すことを可能とする電流抑制素子の実例は一切開示されてはいない。
【００１６】
又、上述した「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」の代表的な一例である、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の二端子素子に関しては、３００００Ａ／ｃｍ２以上の電流密度で電流を流すことを可能とし、かつ、いわゆるシリコン半導体の製造プロセスと親和性のある（例えば、シリコン半導体の製造プロセスにおいて過去に使用実績のある）材料系で構成された二端子素子は知られていない。
【００１７】
本発明は、上記従来の課題を解決するためになされたものであって、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、データを問題無く書き込み可能な（即ち、書き込みディスターブが発生しない）記憶素子及びそれを備える記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上記従来の課題を解決するために、本発明に係る記憶素子は、極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子と、を備える記憶素子であって、前記電流抑制素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配設された電流抑制層と、を備え、前記電流抑制層が、ＳｉＮｘ（ｘは正の実数）により構成されている。ここで、ＳｉＮｘ（ｘは正の実数）とは、いわゆる窒化シリコンのことであり、ｘの値は窒化の程度を示している。
【００１９】
かかる構成とすると、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子の抵抗変化層に金属酸化物材料を使用する場合であっても抵抗変化素子に大電流を流すことが可能である、データを問題無く確実に書き込むことが可能な記憶素子を提供することが可能になる。
【００２０】
特に、ＳｉＮｘを電流抑制層に適用する場合、ｘの値（即ち、ＳｉＮｘの窒化の程度）を制御することにより、電流抑制層の禁制帯幅を制御することが可能である。従って、電流抑制層と共に電流抑制素子を構成する電極の材料の種類に応じて電流抑制層の禁制帯幅を制御することにより、電極と電極に隣接する電流抑制層との間に形成される電位障壁の大きさを制御することが可能となり、電流抑制素子を構成する電極として様々な電極材料を使用することが可能となる。これにより、記憶素子の設計自由度が大きくなるという利点が得られる。又、ＳｉＮｘは、半導体産業において既に使用実績のある材料である。そのため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた記憶素子を提供することが可能になる。
【００２１】
この場合、前記電流抑制層がＳｉＮｘ（０＜ｘ≦０．８５）により構成されている。
【００２２】
かかる構成とすると、電極と電極に隣接する電流抑制層との間に形成される電位障壁を小さくすることができる。従って、電流抑制素子に流すことができる電流密度を大きくすることが可能になる。その結果、抵抗変化素子へのデータ書き込み時に必要となる大きさの電流密度で電流を流すことが可能になる。
【００２３】
この場合、前記電流抑制層がＳｉＮｘ（０．２≦ｘ≦０．７）により構成されている。
【００２４】
かかる構成とすると、電極と電極に隣接する電流抑制層との間に形成される電位障壁による整流性を得ることができる。その結果、選択記憶素子以外の記憶素子における抵抗変化素子への迂回電流の流れ込みを阻止することが可能となる。従って、書き込みディスターブの発生を防止することが可能となる。
【００２５】
又、かかる構成とすると、電極と電極に隣接する電流抑制層との間に形成される電位障壁を更に小さくすることができる。従って、電流抑制素子に流すことができる電流密度を更に大きくすることが可能になる。その結果、抵抗変化素子へのデータ書き込み時に３００００Ａ／ｃｍ２以上の電流密度の電流を流すことが実現可能となる。
【００２６】
ここで、上記何れかの場合、前記第１の電極及び前記第２の電極の少なくとも一方が窒素を含んでいる。
【００２７】
かかる構成とすると、電流抑制層と第１の電極及び第２の電極の少なくとも一方との密着性が向上するので、電流制御素子の信頼性が向上する。
【００２８】
又、上記何れかの場合、前記第１の電極及び前記第２の電極の少なくとも一方が窒化タンタルを含んでいる。
【００２９】
かかる構成とすると、抵抗変化素子へのデータ書き込み時の、選択記憶素子以外の記憶素子における抵抗変化素子への迂回電流の流れ込みをより一層小さくすることが可能になる。この構成は、記憶装置を実際に動作させる上で、より一層好ましい構成である。
【００３０】
一方、本発明に係る記憶装置は、極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と該抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子とを備え、該電流抑制素子は第１の電極と第２の電極と該第１の電極と該第２の電極との間に配設された電流抑制層とを備え、該電流抑制層がＳｉＮｘ（ｘは正の実数）により構成されている複数の記憶素子と、複数のビット線と、前記複数のビット線に各々立体交差する複数のワード線と、を備え、前記複数の記憶素子は前記抵抗変化素子と前記電流抑制素子との直列回路を備え、前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、該各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている。
【００３１】
かかる構成とすると、記憶装置が上述した本発明に係る特徴的な記憶素子を備えているので、記憶装置における電子回路、或いは、記憶素子の動作方法に追加回路や追加動作を加えることなく、データを問題無く書き込むことが可能な好適な（即ち、書き込みディスターブが発生しない）記憶装置を提供することが可能になる。
【発明の効果】
【００３２】
本発明に係る記憶素子及び記憶装置の構成は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、データを問題無く書き込み可能な記憶素子及びそれを備える記憶装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の実施の形態に係る電流抑制素子を備える記憶装置の構成を模式的に示すブロック図である。
【図２】図２は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。
【図３】図３は、窒素ガスの流量比を変化させて成膜した６種類のＳｉＮｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。
【図４】図４は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と白金（Ｐｔ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図５】図５は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化チタン（ＴｉＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図６】図６は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図７】図７は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とタンタル（Ｔａ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図８】図８は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とアルミニウム（Ａｌ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図９（ａ）】図９（ａ）は、電流抑制素子の電流抑制層を膜厚１０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。
【図９（ｂ）】図９（ｂ）は、電流抑制素子の電流抑制層を膜厚２０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。
【図１０】図１０は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図１１】図１１は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層とタングステン（Ｗ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図１２】図１２は、電流抑制素子の電流抑制層をＳｉＮｘにより構成した場合におけるｘの値とオン／オフ比との関係を実験的に求めた結果を示す相関グラフである。
【図１３】図１３は、本発明の実施の形態に係る電流抑制素子の電流−電圧特性を模式的に示す特性図である。
【図１４】図１４は、本発明の実施の形態に係る書き込み電圧の印加動作を示す模式図であって、図１４（ａ）は書き込み電圧の具体的な印加動作を示す第１の模式図であり、図１４（ｂ）は書き込み電圧の他の具体的な印加動作を示す第２の模式図である。
【図１５】図１５は、電流抑制素子の電流−電圧特性を模式的に示す特性図であって、図１５（ａ）はバリスタ等の二端子素子の特性図であり、図１５（ｂ）はショットキーダイオードの特性図である。
【発明を実施するための形態】
【００３４】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。
【００３５】
図１は、本発明の実施の形態に係る電流抑制素子を備える記憶装置の構成を模式的に示すブロック図である。尚、図１では、本発明を説明するために必要となる構成要素のみを図示し、その他の構成要素は図示を省略している。
【００３６】
図１に示すように、本実施の形態に係る記憶装置２１は、いわゆるクロスポイント型の記憶装置である。この記憶装置２１は、記憶素子アレイ２０と、記憶素子アレイ２０を駆動するための周辺回路（例えば、ビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７）とを備えている。
【００３７】
ここで、実際の記憶素子アレイは、通常、複数のビット線と複数のワード線とを有しているが、本明細書では、図１に示すように、記憶素子アレイの構成を容易に理解可能とするため、４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３とを備える記憶素子アレイ２０を例示する。
【００３８】
本実施の形態に係る記憶素子アレイ２０では、４本のビット線ＢＬ０〜ＢＬ３と、４本のワード線ＷＬ０〜ＷＬ３とが、互いに直角に立体交差するように配設されている。そして、これらの４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３との立体交差部１１の各々には、記憶素子３（いわゆる、セル）が配設されている。換言すれば、本実施の形態に係る記憶素子アレイ２０では、記憶素子３が４行４列のマトリクス状に配設されている。ここで、記憶素子３の各々は、抵抗変化素子１と、この抵抗変化素子１に対して直列に接続された電流抑制素子２との直列回路により構成されている。そして、この直列回路の一端及び他端が、各々、その立体交差部１１に対応するビット線ＢＬ０〜ＢＬ３及びワード線ＷＬ０〜ＷＬ３に接続されている。
【００３９】
そして、図１に示すように、４本のビット線ＢＬ０〜ＢＬ３の一端が、ビット線デコーダ４に接続されている。又、ビット線ＢＬ０〜ＢＬ３の他端が、読み出し回路５に接続されている。一方、４本のワード線ＷＬ０〜ＷＬ３の両端が、ワード線デコーダ６，７に接続されている。
【００４０】
このように、２つのワード線デコーダ６，７をワード線ＷＬ０〜ＷＬ３の両端に配設することにより、例えば、偶数番目のワード線をワード線デコーダ６に接続し、奇数番目のワード線をワード線デコーダ７に接続するというように、ワード線ＷＬ０〜ＷＬ３をワード線デコーダ６とワード線デコーダ７とに交互に接続することができる。本実施の形態では、図１では具体的には図示してはいないが、このような接続形態を採用している。かかる構成とすることにより、ワード線ＷＬ０〜ＷＬ３の間隔を小さくすることができると共に、ワード線デコーダ６，７の回路配置に関する自由度を大きくすることができる。
【００４１】
かかる記憶装置２１では、ビット線デコーダ４が、制御器（図示せず）からの指令に応じて、ビット線ＢＬ０〜ＢＬ３を選択する。又、ワード線デコーダ６，７は、制御器からの指令に応じて、ワード線ＷＬ０〜ＷＬ３を選択する。そして、ビット線デコーダ４とワード線デコーダ６，７とは、制御器からの指令がデータの書き込み（以下、単に「書き込み」という）であるか、或いは、データの読み出し（以下、単に「読み出し」という）であるかに応じて、ビット線ＢＬ０〜ＢＬ３における選択されたビット線とワード線ＷＬ０〜ＷＬ３における選択されたワード線との間に、その電圧が所定の書き込み電圧Ｖｗである電気パルス（正確には、電圧パルス）、又は、その電圧が所定の読み出し電圧Ｖｒである電気パルス（正確には、電圧パルス）を印加する。一方、読み出し時、読み出し回路５は、ビット線ＢＬ０〜ＢＬ３における選択されたビット線に流れる電流値を検出して、選択された記憶素子３に記憶されたデータを読み出し、これを制御器に向けて出力する。ここで、図１に示すビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７等の周辺回路は、例えば、ＭＯＳＦＥＴにより構成される。又、記憶装置２１は、通常、半導体の製造プロセスにより作製される。
【００４２】
尚、本実施の形態では、電流抑制素子２を構成する第１及び第２の電極３１，３２（図２参照）は、各々、抵抗変化素子１の一方の電極（図示せず）及びワード線ＷＬ０〜ＷＬ３の何れかに接続されている。一方、抵抗変化素子１の他方の電極（図示せず）は、ビット線ＢＬ０〜ＢＬ３の何れかに接続されている。しかし、このような形態に限定されることはなく、例えば、電流抑制素子２の第１の電極３１（又は、第２の電極３２）を抵抗変化素子１の一方の電極と共用とする構成としてもよい。
【００４３】
次に、本実施の形態に係る抵抗変化素子の構成について詳細に説明する。
【００４４】
図１に示す抵抗変化素子１は、対向する一対の電極（図示せず）の間に抵抗変化材料からなる薄膜（図示せず：以下、この薄膜を「抵抗変化薄膜」という）が配設され構成されている。この抵抗変化薄膜に所定の電気パルスを印加すると、所定の低抵抗状態（以下、この状態を単に「低抵抗状態」という）と所定の高抵抗状態（以下、この状態を単に「高抵抗状態」という）との間で、抵抗変化薄膜の状態が遷移する。ここで、この抵抗変化薄膜は、所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。本実施の形態では、この低抵抗状態と高抵抗状態とに、各々、２値データの“０”及び“１”の何れか一方及び他方が割り当てられており、抵抗変化薄膜の状態を低抵抗状態と高抵抗状態との間で遷移させるために、極性の異なる電気パルスを印加する。このような、抵抗変化薄膜を構成するための抵抗変化材料としては、ペロブスカイト型の金属酸化物や、典型金属又は遷移金属の酸化物等を用いることができる。
【００４５】
具体的には、抵抗変化薄膜を構成するための抵抗変化材料としては、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（０＜ｘ＜１）、ＴｉＯ２、ＮｉＯｘ（ｘ＞０）、ＺｒＯｘ（ｘ＞０）、ＦｅＯｘ（ｘ＞０）、ＣｕｘＯ（ｘ＞０）、ＴａＯｘ（０＜ｘ＜２．５）等や、これらの置換体、又は、これらの混合物や積層構造物等が挙げられる。勿論、抵抗変化材料は、これらの抵抗変化材料に限定されることはない。
【００４６】
次に、本実施の形態に係る電流抑制素子の特徴的な構成について詳細に説明する。
【００４７】
本実施の形態において、電流抑制素子は、対向する一対の電極の間に電流抑制層を配設することにより構成している。この構成は、先に述べたＭＩＭダイオード或いはＭＳＭダイオードの構成と同じ構成である。そして、本実施の形態に係る電流抑制素子は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称となる。そのため、本実施の形態に係る電流抑制素子によれば、極性の異なる電気パルスを印加する場合でも、書き込みディスターブの発生を防止することが可能になる。
【００４８】
又、本実施の形態に係る電流抑制素子の電流−電圧特性は、電極と電極に隣接する電流抑制層との間に形成される電位障壁に大きく依存し、この電位障壁により整流性が生じるため、非線形の電気抵抗特性が得られる。本実施の形態では、かかる特性を有効に利用しながら、電位障壁の高さをある程度以下の高さに抑制することにより、大電流を流すことができる電流抑制素子を提供する構成について説明する。
【００４９】
以下、本実施の形態に係る電流抑制素子の具体的な構成について、図面を参照しながら詳細に説明する。
【００５０】
図２は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。
【００５１】
図２に示すように、電流抑制素子２は、第１の電極３１と、第２の電極３２と、これらの第１及び第２の電極３１，３２の間に配設された電流抑制層３３とにより構成されている。ここで、第１及び第２の電極３１，３２は、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属や、これらの金属の混合物（合金）或いは積層構造物により構成される。
【００５２】
或いは、これらの第１及び第２の電極３１，３２は、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ２、ＷＳｉＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＩｒＯ２等の導電性を有する化合物、又は、これらの導電性を有する化合物の混合物或いは積層構造物により構成される。勿論、第１及び第２の電極３１，３２を構成する材料は、これらの材料に限定されるわけではなく、電流抑制層３３との間で形成される電位障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。
【００５３】
そして、本実施の形態では、電流抑制層３３がＳｉＮｘ（ｘは正の実数）により構成されている。
【００５４】
ＳｉＮｘのようなシリコン化合物は、四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成し、このテトラヘドラル系アモルファス半導体は基本的には単結晶シリコンやゲルマニウムの構造に近い構造を有しているため、シリコン以外の元素を導入することによる構造の違いが物性に反映され易いという特徴を有している。このため、シリコン化合物を電流抑制層３３に適用すれば、シリコン化合物の構造制御作用により電流抑制層３３の物性を制御することが容易となる。従って、これにより、第１及び第２の電極３１，３２との間に形成される電位障壁の制御がより一層容易となるという効果が得られる。
【００５５】
特に、ＳｉＮｘを電流抑制層３３として使用すると、ＳｉＮｘ中の窒素の組成を変化させることにより禁制帯幅を連続的に変化させることが可能であるため、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさが制御可能となり、より一層好ましい。
【００５６】
更に、ＳｉＮｘは、半導体の製造工程において極一般的に使用されるシリコン及び窒素をその成分として有しており、現在の半導体の製造工程において広く使用されている。このため、ＳｉＮｘの導入に起因する新たな不純物汚染の発生はなく、半導体製造ラインの保守保全上好都合である。又、加工面では、成膜或いはエッチング等に関して既存の設備の転用が容易であり、加工条件についても、既存の成膜或いはエッチング条件の転用で対応可能であるという利点を有する。
【００５７】
さて、極性の異なる電気パルスを印加してデータを確実に書き込み可能なクロスポイント型の記憶装置を構成するためには、電流抑制素子が「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」でありかつ「抵抗変化素子へのデータ書き込み時に必要な電流密度の電流を流すことができる素子」であることが求められる。又、記憶素子の微細化或いは高集積化といった観点からは、電流抑制素子の微細化が可能であり、かつ、特性のバラつきが小さいことが望ましい。
【００５８】
かかる観点に基づくと、電流抑制素子として適用可能な二端子素子（例えば、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等）の内、ＭＩＭダイオードは、絶縁体を金属間に挟んだ構造を有するため、大電流を定常的に流す用途には基本的に不向きであると考えられる。又、バリスタは、その特性が結晶粒界に起因することが知られているが、結晶の粒径分布の相違に基づく特性バラつきが原理的に発生するため、微細化時の動作特性バラつきが不可避となり、この点において電流抑制素子としては好ましくないと考えられる。又、ＭＳＭダイオードは、アモルファス半導体を使用する場合には半導体の構造に起因する特性バラツキは原理的に発生しないと考えられるため、微細化時の動作特性バラつきを回避することができるが、半導体を金属間に挟んだ構造を有するものの、大電流を定常的に流す用途には未だ不向きであると考えられる。
【００５９】
電流抑制層３３にＳｉＮｘを適用する場合、先に述べたように、電流抑制層３３の電気伝導特性はｘの値によって大きく変化する。具体的には、いわゆる化学量論組成（ｘ＝４／３）では絶縁体であるが、これより窒素の比率を小さくすると（即ち、ｘの値を小さくすると）ＳｉＮｘは次第に半導体として振舞うようになる。そのため、ｘの値を適切に制御することにより、電流抑制層３３を有する電流抑制素子２をＭＳＭダイオードとして機能させることが可能となる。ここで、ＭＳＭダイオードは、印加電圧が第１の臨界電圧以下でありかつ第２の臨界電圧以上である範囲では電気抵抗が非常に高く、第１の臨界電圧を超えるか、又は、第２の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、ＭＳＭダイオードは、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れる（以下、この大電流が流れる状態を「導通状態」という）という、非線形の電気抵抗特性を有している。本実施の形態では、このようなＭＳＭダイオードの電気抵抗特性を有する電流抑制素子２を抵抗変化素子１に直列に接続することにより、迂回電流を確実に抑制する。
【００６０】
本願の発明者らは、鋭意検討の結果、ＳｉＮｘにおけるｘの値を所定の範囲内の値に制御することにより、電流抑制素子２にＭＳＭダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能であることを見出した。尚、このＳｉＮｘにおける適切なｘの値については、後に詳細に説明する。
【００６１】
次に、本発明の実施の形態に係る電流抑制素子の製造方法について説明する。
【００６２】
電流抑制素子を製造する場合には、先ず、所定の基板の主面上に第２の電極３２をスパッタ法により形成する。この第２の電極３２の成膜条件は、使用する電極材料等によって変わるが、例えば、白金（Ｐｔ）を第２の電極３２の材料に用いる場合はＤＣマグネトロンスパッタ法を用い、成膜の際の真空度を０．５Ｐａとし、ＤＣパワーを２００Ｗとし、アルゴン（Ａｒ）流量を６ｓｃｃｍとし、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。
【００６３】
次に、第２の電極３２の主面上に、電流抑制層３３としてのＳｉＮｘ膜を形成する。この成膜の際には、例えば、多結晶シリコンターゲットをＡｒと窒素との混合ガス雰囲気の下でスパッタする手法（いわゆる、反応性スパッタ法）を用いる。そして、典型的な成膜条件として、真空度を０．３〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜３００Ｗとした上で、ＳｉＮｘ膜の厚さが５〜２０ｎｍとなるよう成膜時間を調節する。
【００６４】
最後に、電流抑制層３３の主面上に、第１の電極３１をスパッタ法により形成する。ここで、第１の電極３１の成膜条件は、使用する電極材料等によって変わるが、例えば、白金（Ｐｔ）を第１の電極３１の材料に用いる場合には、第２の電極３２の成膜時と同様にしてＤＣマグネトロンスパッタ法を用い、成膜の際の真空度を０．５Ｐａとし、ＤＣパワーを２００Ｗとし、アルゴン（Ａｒ）流量を６ｓｃｃｍとし、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。
【００６５】
本実施の形態において、ＳｉＮｘ膜におけるｘの値は、スパッタ条件（Ａｒと窒素とのガス流量比等）を変えることにより、適宜変化させることが可能である。
【００６６】
図３は、窒素ガスの流量比を変化させて成膜した６種類のＳｉＮｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。尚、図３は、真空度を０．４Ｐａとし、基板温度を２０℃とし、ＤＣパワーを３００Ｗとした場合の測定結果を示している。又、図３において、横軸は窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を示し、縦軸はＳｉＮｘ膜におけるｘ値を示している。
【００６７】
図３に示すように、窒素ガスの流量比を０％から４０％まで連続的に変化させることにより、ＳｉＮｘ膜におけるｘの値を連続的に変化させることが可能となる。このように、ＳｉＮｘ膜における窒素の組成を窒素ガスの流量比により変化させることで、禁制帯幅を連続的に変化させることが可能となる。これにより、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさを適切に制御することが可能となる。そして、これにより、電流抑制素子２にＭＳＭダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能となる。
【００６８】
以下、ＳｉＮｘにおける適切なｘの値の検討内容について説明する。
【００６９】
図４は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と、白金（Ｐｔ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図４において、横軸は電流抑制素子への印加電圧を示し、縦軸は電流抑制素子に流れる電流値を示している。
【００７０】
この実験においては、基板の主面上にＰｔ薄膜、ＳｉＮｘ薄膜をこの順でスパッタ法により成膜した後、直径１００μｍの円孔を有するメタルマスクを介してＰｔ薄膜をスパッタ法により成膜することで、電流抑制素子２を形成した。ここで、ＳｉＮｘ薄膜は、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタすることにより成膜した。又、ＳｉＮｘ薄膜におけるｘの値は、スパッタ条件（アルゴンと窒素とのガス流量比等）を変えることにより変化させた。又、ＳｉＮｘ薄膜におけるｘの値は、ラザフォード後方散乱分光法により求めた。尚、図４に示すように、この実験では、スパッタ条件を変えることにより、ｘの値が異なる４種類のＳｉＮｘ薄膜を作成した。ここで、ｘの値は、それぞれ０．５２，０．６７，０．８５，１．３８であった。
【００７１】
図４に示すように、第１及び第２の電極３１，３２にＰｔを用い、電流抑制層３３をＳｉＮｘにより構成した電流抑制素子２は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称な素子となることが判明した。又、電流抑制層３３にＳｉＮｘを適用する場合には、ｘの値が大きくなるに連れて第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁が大きくなることに対応して、導通状態となる電圧が大きくなることが判明した。更には、ｘの値が０．８５までの場合は、第１の電極３１と第２の電極３２との間に印加される電圧が４Ｖ未満であっても電流密度が５００Ａ／ｃｍ２を優に超え、これに電圧を更に印加することにより更に大きな電流密度が得られることが図４より推察された。しかしながら、ｘの値が１．３８である場合には、印加電圧が５Ｖであっても導通状態とはならず、更に印加電圧を高くすると、導通状態となる前に電流抑制素子２そのものが破壊されてしまうことが判明した。これは、ｘの値を大きくすることにより電流抑制層３３の禁制帯幅が著しく大きくなり、その結果として、電流抑制層３３が絶縁体となってしまったことを示している。従って、電流抑制層３３にＳｉＮｘを適用する場合には、ｘの値は０を超え０．８５以下であることが好ましいことが判明した。この構成を採る場合、電流抑制層３３は半導体として機能し、電流抑制素子２はＭＳＭダイオードとして機能する。
【００７２】
図４に示した、電流抑制層３３をＳｉＮｘにより構成した電流抑制素子２の電流−電圧特性は、電極にＰｔ以外の材料を用いた場合でも同様の特性となる。
【００７３】
図５は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化チタン（ＴｉＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７４】
又、図６は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７５】
又、図７は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とタンタル（Ｔａ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７６】
又、図８は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とアルミニウム（Ａｌ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７７】
ここで、これらの実験における電流抑制素子２の作成方法は、上述したＰｔを電極材料に用いた場合と同様である。即ち、基板の主面上に電極材料、ＳｉＮｘ薄膜（本実験におけるｘの値は０．５２，０．６７，或いは、０．８５（電極材料がＴａＮである場合については、ｘの値は０．５２、或いは、０．６７））を順にスパッタ法により成膜した後、直径１００μｍの円孔を有するメタルマスクを介して電極材料をスパッタ法により成膜することで、電流抑制素子２を形成した。
【００７８】
尚、図５、図６、図７、図８では、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略しているが、図３と同様、電流−電圧特性は印加電圧の極性に対して実質的に対称となる。
【００７９】
図５、図６、図７、図８に示すように、何れの場合でも、ｘの値が大きくなるに連れて導通状態となる電圧が大きくなることが判明した。この特徴的な特性は、図４に示す特徴的な特性と同様である。又、第１の電極３１と第２の電極３２との間に印加される電圧が５Ｖ未満であっても、電流密度は５００Ａ／ｃｍ２を優に超えることが判明した。又、電極に対する印加電圧を更に上昇させることにより、更に大きな電流密度が得られることが各グラフから推察された。従って、図５〜図８に示す測定結果からも、電流抑制層３３にＳｉＮｘを適用する場合には、ｘの値は０を超え０．８５以下であることが好ましいことが判明した。ここで、電極材料がＴａＮである場合には、後述するように、ｘの値が０．７以下であることが好ましいことが判明した。
【００８０】
図９（ａ）は、電流抑制素子の電流抑制層を膜厚１０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。又、図９（ｂ）は、電流抑制素子の電流抑制層を膜厚２０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。
【００８１】
尚、図９（ａ）及び図９（ｂ）は、図４、図５、図６、図７、図８に示す測定結果に基づいている。又、図９（ａ）及び図９（ｂ）における各プロットは、同一条件で作成した２〜３個の電流抑制素子に係る測定値の平均値を示している。又、本実験では、電流抑制素子を構成する電極の大きさが直径１００μｍの円孔を有するメタルマスクにより規定される関係上、３００００Ａ／ｃｍ２程度の電流を実際に流すために必要となる電流が数Ａ程度となり、一般的な測定系（通常、測定に使用している測定系）では測定不能な領域となるため、電流密度が５００Ａ／ｃｍ２である場合を基準としてデータの比較を行なっている。
【００８２】
図９（ａ）及び図９（ｂ）に示すように、第１及び第２の電極３１，３２を構成する材料の如何に関わらず、ｘの値が小さくなると電流抑制素子２の両端間の電圧が低下する傾向が観察される。換言すれば、第１及び第２の電極３１，３２を構成する材料の如何に関わらず、同じ電流密度の電流（この場合は５００Ａ／ｃｍ２）を流すために、第１の電極３１と第２の電極３２との間に印加すべき電圧としては、電流抑制層３３を構成するＳｉＮｘのｘの値に応じて変化し、ｘの値が小さい場合には低電圧が、ｘの値が大きい場合には高電圧が必要となる。これは、第１及び第２の電極３１，３２を構成する材料の如何に関わらず、ｘの値を制御することにより、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさが制御可能であり、従って、電流抑制素子２にＭＳＭダイオードの電気抵抗特性を付与し、かつ、導通状態となる電圧を制御しながら、同時に導通状態に流すことができる電流密度を十分大きくとることが可能であることを示している。
【００８３】
図１０は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図１０では、ＳｉＮｘにおけるｘの値が０．３，０．７，０．８である場合の電流−電圧特性を示している。又、図１０では、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。
【００８４】
本実験では、基板の主面上にＴａＮ，ＳｉＮｘ，ＴａＮをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成し、これを測定対象とした。
【００８５】
図１０に示すように、ＳｉＮｘにおけるｘの値を０．３から０．７とすることで、ＭＳＭダイオードの電気抵抗特性と同様の電気抵抗特性を示しながら、導通状態となる電圧が３Ｖ程度大きくなり、かつ、何れの場合も３００００Ａ／ｃｍ２を超える大きな電流密度を実現できることが判明した。その一方で、図１０に示すように、ＳｉＮｘにおけるｘの値を０．８とすると、印加電圧が約６．３Ｖである場合には約３０００Ａ／ｃｍ２程度の大きな電流密度の電流を流すことが可能であるが、印加電圧を更に上昇させると電流抑制素子２が破壊（短絡）することが判明した。この現象は、いわゆる化学量論組成では基本的に絶縁体であるＳｉＮｘの絶縁体的な特性が現出したためであると考えられ、更に大きな電流密度の電流を流すことが必要な場合には、ｘの値を０．８よりも小さくすることが好ましいことを示している。従って、窒化タンタル（ＴａＮ）からなる一対の電極を備える電流抑制素子を構成する場合、例えば３００００Ａ／ｃｍ２を超える大きな電流密度を実現するためには、ｘの値を０．７以下とすることが好ましい。
【００８６】
図１１は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層とタングステン（Ｗ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図１１では、ＳｉＮｘにおけるｘの値が０．３，０．４５，０．６である場合の電流−電圧特性を示している。又、図１１でも、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。
【００８７】
本実験では、基板の主面上にＷ，ＳｉＮｘ，Ｗをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成し、これを測定対象とした。
【００８８】
図１１に示すように、ＳｉＮｘにおけるｘの値を０．３から０．６とすることで、ＭＳＭダイオードの電気抵抗特性と同様の電気抵抗特性を示しながら、導通状態となる電圧が１．２Ｖ程度大きくなり、かつ、何れの場合も３００００Ａ／ｃｍ２を超える大きな電流密度を実現できることが判明した。従って、タングステン（Ｗ）からなる一対の電極を備える電流抑制素子を構成する場合でも、３００００Ａ／ｃｍ２を超える大きな電流密度を実現するためには、ｘの値を０．７以下とすることが好ましいと考えられる。
【００８９】
このように、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさは、基本的には第１及び第２の電極３１，３２を構成する材料の仕事関数によって変化するが、電流抑制層３３を構成するＳｉＮｘのｘの値を適切な値に設定することにより、所望の電位障壁の大きさを実現することが可能になる。つまり、本実施の形態によれば、電流抑制素子２の構成或いは製造方法に応じて、それに適した種々の電極材料を用いることが可能となり、電流抑制素子２或いは記憶素子３の設計自由度が大きくなるという利点が得られる。
【００９０】
図１２は、電流抑制素子の電流抑制層をＳｉＮｘにより構成した場合におけるｘの値とオン／オフ比との関係を実験的に求めた結果を示す相関グラフである。尚、図１２では、電流抑制層３３の膜厚を１０ｎｍとし、第１及び第２の電極３１，３２として窒化タンタル（ＴａＮ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）を用いた場合の実験結果を示している。又、図１２では、横軸はＳｉＮｘにおけるｘの値を示し、縦軸はオン／オフ比を示している。
【００９１】
本実験では、第１及び第２の電極３１，３２にＴａＮを用いる場合、図１０に示す測定結果を取得する際に用いた電流抑制素子２の作成方法と同様にして、基板の主面上にＴａＮ、ＳｉＮｘ、ＴａＮをこの順でスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成した。ここで、本実験では、ＳｉＮｘにおけるｘの値を、それぞれ０，０．１，０．２，０．３，０．４，０．６とした。又、第１及び第２の電極３１，３２にＰｔ、Ａｌ、或いはＴｉＮを用いる場合には、図９（ａ）に示す測定結果を取得する際に用いた作成方法と同様の作成方法により、電流抑制素子２を作成した。
【００９２】
ここで、本実施の形態において、「オン／オフ比」とは、電流抑制素子２の電流−電圧特性の測定結果から電流密度が５００Ａ／ｃｍ２である場合の印加電圧（オン電圧）を求めると共に、印加電圧がオン電圧の半分の電圧である場合の電流抑制素子２を流れる電流密度（オフ電流）を求め、オン電圧時の電流である５００Ａ／ｃｍ２をオフ電流で割った値をオン／オフ比として定義する。このオン／オフ比は、データの書き込み動作時における、選択素子（データを書き込む記憶素子）に流れる電流と非選択素子（データを書き込まない記憶素子）に流れる電流との比を示している。尚、記憶装置の動作に関し、記憶装置を好適に動作させるためには、このオン／オフ比の値が大きいことが好ましい。
【００９３】
尚、電流密度が５００Ａ／ｃｍ２である場合を１つの基準とした理由は、図９に関する説明において記述した理由と同様であって、電流抑制素子を構成する電極の大きさが直径１００μｍの円孔を有するメタルマスクにより規定されると、３００００Ａ／ｃｍ２程度の電流を実際に流すために必要となる電流が数Ａ程度となり、これを測定するためには特別な測定系が必要となるためである。
【００９４】
さて、図１２において、電極材料がＴａＮである場合の実験結果を参照すると、ｘの値が０．１まではオン／オフ比は一桁の数字で殆ど変化せず、ｘの値が０．２以上ではオン／オフ比が１０以上となり、ｘの値が大きくなるに連れてオン／オフ比が急激に大きくなることが分かる。ここで、ｘの値が０．１まではオン／オフ比が一桁の数字で殆ど変化しないという現象は、ｘの値が０．１までは電流抑制素子２における第１及び第２の電極３１，３２と電流抑制層３３が概ねオーム性接触を形成しているためであると考えられる。従って、ｘの値が０．１までは、オン／オフ比がｘの値に依存せず、小さい数字になっているものと考えられる。この実験結果から、電流抑制素子２における第１及び第２の電極３１，３２と電流抑制層３３との間で形成される電位障壁が整流性を示すためには、ｘの値が０．２以上であることがより一層好ましいと考えられる。
【００９５】
又、図１２に示すように、ｘの値が大きくなるとオン／オフ比も大きくなるという相関関係は、電極材料がＴａＮ以外である場合（つまり、電極材料がＰｔ，Ａｌ，ＴｉＮである場合）においても成立している。
【００９６】
更には、図１２は、同一のｘの値を有するＳｉＮｘに対して、電極材料にＴａＮやＴｉＮ等のナイトライド化合物を用いる場合、他の電極材料を用いる場合に比べてオン／オフ比を大きくすることが可能であることを示している。これは、双方共に窒化物であるナイトライド化合物とＳｉＮｘとの間の界面がより一層清浄な状態で（界面準位が低減された状態で）形成される結果、電流抑制素子２における整流特性がより一層理想的なものとなるためであると考えられる。その一方で、ナイトライド化合物以外の電極材料を用いた場合には、ガリウム砒素（ＧａＡｓ）等のいわゆる化合物半導体におけるショットキー接合と同様にして、ＳｉＮｘと第１或いは第２の電極３１，３２との界面に存在する界面準位の中性準位によりフェルミ準位がピン止めされ、その結果として、整流特性がナイトライド化合物電極適用品に比べて好適ではないものになると考えられる。
【００９７】
特に、図１２は、ＴａＮを電極材料として用いた場合、他の電極材料を用いた場合に比べてオン／オフ比を非常に大きくとることが可能であることを示している。従って、電流抑制素子の第１及び／或いは第２の電極を構成する電極材料の内の最も好ましい電極材料としては、窒化タンタルを挙げることができる。
【００９８】
一方、第１及び第２の電極３１，３２を構成する電極材料の選択に関しては、電流抑制層３３との密着性が良好であることが要求される。かかる観点からは、電流抑制素子２を構成する電流抑制層３３が含有する元素を、電流抑制層３３を挟む第１及び第２の電極３１，３２の何れか一方又は双方に含有させると、電流抑制層３３と第１及び第２の電極３１，３２との密着性が向上する。その結果、電流抑制素子２の信頼性が向上するため、記憶素子３の信頼性をより一層向上させることが可能になる。
【００９９】
具体的には、第１及び第２の電極３１，３２の何れか一方又は双方に窒素或いは珪素を含有させると（即ち、いわゆるナイトライド化合物やシリサイド化合物を第１及び第２の電極３１，３２の何れか一方又は双方に適用すると）、電流抑制素子２の信頼性を向上させることができる。ここで、本実施の形態では、金属ナイトライド化合物や金属シリサイド化合物は、ＳｉＮｘ層との密着性が良好であり、かつスパッタ法やＣＶＤ法による成膜や通常のエッチングによる加工も比較的容易なため、第１及び第２の電極３１，３２の何れか一方又は双方に適用されることが好ましい。特に、窒化チタン、窒化タンタル、窒化タングステン等に代表される（但し、前記化合物群に限定されるものではない）金属ナイトライド化合物は、熱的及び化学的安定性が比較的高いため、これらを電極材料として用いると、電流抑制層３３と第１及び第２の電極との間の界面が安定して存在することになり、電流抑制素子２の信頼性確保の観点から好ましい。
【０１００】
又、タングステンシリサイド、チタンシリサイド、及びタンタルシリサイド等に代表される（但し、前記化合物群に限定されるものではない）金属シリサイド化合物は、電気抵抗が小さく、従って、微細化された電流抑制素子における電極の電気抵抗を小さくすることができるため、電流抑制素子２および記憶素子３の高集積化の観点から好ましい。
【０１０１】
尚、第１及び第２の電極３１，３２の製造プロセスと現在の半導体の製造プロセスとの親和性という観点に基づけば、最も好ましい電極材料の１つとして現在の半導体において銅（Ｃｕ）配線用バリアメタルとして多用される窒化タンタルを挙げることができるが、勿論、これに限定されることはない。
【０１０２】
このように、電流抑制素子２を適切に構成することにより、非線形の電気抵抗特性を示し、電流−電圧特性が印加電圧の極性に対して実質的に対称であり、更に、抵抗変化素子に大電流を流すことが可能な電流抑制素子２を得ることが可能になる。これにより、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子１に大電流を流すことが可能である記憶素子３及びそれを備える記憶装置２１を提供することが可能になる。特に、電流抑制素子２を構成する第１及び第２の電極３１，３２の何れか一方又は双方に窒化タンタルを用いる形態は、先に述べたように、オン／オフ比や電流抑制素子２の信頼性、更には現在の半導体の製造プロセスとの親和性という観点から、より一層好ましい形態である。
【０１０３】
尚、データを書き込む際に電流抑制層３３に大電流を流すという観点に基づけば、第１及び第２の電極３１，３２を構成する材料としては、エレクトロマイグレーション耐性の高い材料を使用することが好ましい。このような、エレクトロマイグレーション耐性の高い材料としては、例えば、Ｃｒ、Ｍｏ、Ｎｂ、Ｔａ、Ｗ、Ｔｉ、Ｖ、Ｚｒ、Ｈｆ等の遷移金属が挙げられる。又、例えば、シリサイド、ナイトライド、炭化物、硼化物等の化合物が挙げられる。但し、エレクトロマイグレーション耐性の高い材料は、これらの材料に限定されることはない。
【０１０４】
次に、本実施の形態に係る記憶装置の具体的な動作について、図面を参照しながら詳細に説明する。
【０１０５】
図１３は、本発明の実施の形態に係る電流抑制素子の電流−電圧特性を模式的に示す特性図である。尚、図１３において、Ｖｗは書き込み電圧を示しており、Ｖｒは読み出し電圧を示している。
【０１０６】
図１３に示す電流抑制素子２の電流−電圧特性において、書き込み電圧Ｖｗは、その絶対値が臨界電圧（範囲Ａの下限電圧及び範囲Ｂの上限電圧）の絶対値以上であって、抵抗変化素子１の状態を低抵抗状態と高抵抗状態との間で遷移させるために十分な電圧でありかつ抵抗変化素子１を破壊しない絶対値を有する電圧に設定される。本実施の形態では、書き込み電圧Ｖｗは、範囲Ａの上限電圧及び範囲Ｂの下限電圧とされている。ここで、抵抗変化素子１の状態は、例えば、正の電気パルスを印加すると低抵抗状態から高抵抗状態に遷移し、負の電気パルスを印加すると高抵抗状態から低抵抗状態に遷移する。
【０１０７】
一方、図１３に示す電流抑制素子２の電流−電圧特性において、読み出し電圧Ｖｒは、その絶対値が臨界電圧の絶対値以上であって、抵抗変化素子１の状態を低抵抗状態と高抵抗状態との間で遷移させない絶対値を有する電圧に設定される。具体的には、本実施の形態では、読み出し電圧Ｖｒは、図１３に示す範囲Ａ及び範囲Ｂに含まれる所定の電圧に設定される。
【０１０８】
さて、図１に示す記憶装置２１は、制御器（図示せず）によりその動作が制御される。即ち、この制御器から書き込み指令が記憶装置２１に入力されると、ビット線デコーダ４は、書き込み指令により指定されたアドレスのビット線ＢＬ０〜ＢＬ３の何れかを選択する。一方、ワード線デコーダ６，７は、書き込み指令により指定されたアドレスのワード線ＷＬ０〜ＷＬ３の何れかを選択する。これにより、書き込むべき記憶素子３が選択される。そして、ビット線デコーダ４とワード線デコーダ６，７とは、協働して、選択されたビット線ＢＬ０〜ＢＬ３の何れかとワード線ＷＬ０〜ＷＬ３の何れかとの間に、書き込み指令により指定されたデータ（ここでは“１”又は“０”）に対応する書き込み電圧Ｖｗの電気パルスを印加する。これにより、書き込み指令により指定されたアドレスの記憶素子３に、指定されたデータが書き込まれる。尚、書き込み電圧Ｖｗの具体的な印加動作については後で説明する。
【０１０９】
一方、上述の制御器から読み出し指令が記憶装置２１に入力されると、ビット線デコーダ４は、読み出し指令により指定されたアドレスのビット線ＢＬ０〜ＢＬ３の何れかを選択する。一方、ワード線デコーダ６，７は、読み出し指令により指定されたアドレスのワード線ＷＬ０〜ＷＬ３の何れかを選択し、これにより、読み出すべき記憶素子３が選択される。そして、ビット線デコーダ４とワード線デコーダ６，７とは、協働して、選択されたビット線ＢＬ０〜ＢＬ３の何れかとワード線ＷＬ０〜ＷＬ３の何れかとの間に、所定の読み出し電圧Ｖｒの電気パルスを印加する。すると、読み出し回路５は、選択されたビット線ＢＬ０〜ＢＬ３の何れかに流れる電流を検出して、その検出した電流に基づき、選択された記憶素子３に記憶されているデータの値が“１”であるか“０”であるかを検知する。そして、読み出し回路５は、この検知した“１”又は“０”の値を読み出しデータとして制御器に向け出力する。尚、読み出し電圧Ｖｒの具体的な印加動作については、後で説明する。
【０１１０】
以下、書き込み電圧Ｖｗの具体的な印加動作、及び、読み出し電圧Ｖｒの印加動作について、図面を参照しながら説明する。
【０１１１】
図１４（ａ）は、本発明の実施の形態に係る書き込み電圧の具体的な印加動作を示す模式図である。尚、以下の説明では、ビット線ＢＬ１とワード線ＷＬ１との立体交差部に位置する記憶素子３が選択され、この選択された記憶素子３（以下、「選択素子」という。この選択素子は、図１に示す記憶素子３ａに相当する）にデータを書き込む場合の動作を例として説明する。
【０１１２】
図１４（ａ）において、縦線は、左から順に、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を表している。そして、それらのビット線の上端には、各ビット線に印加される電圧値が記載されている。一方、横線は、上から順に、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を表している。そして、それらのワード線の左端には、各ワード線に印加される電圧値が記載されている。
【０１１３】
さて、図１４（ａ）では、この４行４列の記憶素子アレイを構成する、ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との各立体交差部に位置する各記憶素子３の両端における電圧差の絶対値が、縦線及び横線の各交点に図形により示されている。従って、これを見れば、選択素子（ビット線ＢＬ１とワード線ＷＬ１との立体交差部１１に位置する記憶素子３）以外の記憶素子３の両端における電位差の絶対値は全てＶｗ／２又は０となっており、よって、選択素子へのデータの書き込み時に選択素子以外へのデータの書き込みは行われないことが分かる。
【０１１４】
具体的には、本実施の形態では、ビット線デコーダ４が、選択素子に接続するビット線ＢＬ１に書き込み電圧Ｖｗを印加する。又、ワード線デコーダ７が、選択素子に接続するワード線ＷＬ１に電圧０を印加する。これにより、選択素子である記憶素子３の電流抑制素子２が導通状態となる。すると、抵抗変化素子１にはその抵抗状態の遷移に十分な電流が流れ、その結果、抵抗変化素子１の抵抗値が高抵抗状態或いは低抵抗状態に遷移する。
【０１１５】
一方、ビット線ＢＬ１は共通するが、ワード線ＷＬ１は共通しない列方向の他の記憶素子３（即ち、ビット線ＢＬ１と、ワード線ＷＬ０，ＷＬ２，ＷＬ３との各立体交差部１１に位置する記憶素子３）は、ビット線及びワード線の内、ビット線のみが選択された形態となることから、半選択素子（ＢＬ選択）と呼ばれる。そして、これらの半選択素子（ＢＬ選択）に接続するビット線ＢＬ１にはビット線デコーダ４により選択素子と同様に書き込み電圧Ｖｗが印加されるが、ワード線群（ワード線ＷＬ０，ＷＬ２，ＷＬ３）にはワード線デコーダ６，７がＶｗ／２の電圧を印加する。これにより、半選択素子（ＢＬ選択）の両端における電位差をＶｗ／２とする。
【０１１６】
又、ワード線ＷＬ１は共通するが、ビット線ＢＬ１は共通しない行方向の他の記憶素子３（即ち、ワード線ＷＬ１とビット線ＢＬ０，ＢＬ２，ＢＬ３との立体交差部１１に位置する記憶素子３）は、ビット線及びワード線の内、ワード線のみが選択された形態となるので、半選択素子（ＷＬ選択）と呼ばれる。そして、これらの半選択素子（ＷＬ選択）に接続するワード線ＷＬ１にはワード線デコーダ７により選択素子と同様に電圧０が印加されるが、ビット線群（ビット線ＢＬ０，ＢＬ２，ＢＬ３）にはビット線デコーダ４がＶｗ／２の電圧を印加する。これにより、半選択素子（ＷＬ選択）の両端における電位差をＶｗ／２とする。
【０１１７】
本実施の形態では、半選択素子の両端に印加されるＶｗ／２の電位差では、電流抑制素子２が遮断状態（電流抑制素子２に流れる電流が非常に小さい状態）となる。そのため、半選択素子の抵抗変化素子１には電流が殆ど流れない。従って、半選択素子の抵抗変化素子１へのデータの書き込みは行われない。逆に言えば、本実施の形態では、半選択素子の両端に印加されるＶｗ／２の電位差では抵抗変化素子１に非常に小さい電流しか流れないように書き込み電圧Ｖｗが設定されており、これにより、半選択素子におけるデータの書き込みが防止される。
【０１１８】
又、非選択素子（即ち、ビット線ＢＬ０，ＢＬ２，ＢＬ３とワード線ＷＬ０，ＷＬ２，ＷＬ３との立体交差部１１に位置する記憶素子３）の各々には、その両端にＶｗ／２の電圧が印加されるので、記憶素子３の両端に電位差は生じない。従って、これらの非選択素子では、抵抗変化素子１へのデータの書き込みは行われない。これにより、半選択素子及び非選択素子においてはデータの書き込みが行われず、選択素子のみにデータの書き込みを行うことが可能になる。即ち、書き込みディスターブを防止することが可能になる。
【０１１９】
尚、データの読み出し動作の際、選択素子のビット線ＢＬ１には読み出し電圧Ｖｒが、ワード線ＷＬ１には電圧０が、各々印加される。又、この際、非選択素子には、データの書き込み動作の場合と同様にして、Ｖｒ／２の電圧が印加される。つまり、図１４（ａ）における書き込み電圧Ｖｗを読み出し電圧Ｖｒに置き換える。これにより、選択された記憶素子３からデータが読み出される。
【０１２０】
一方、図１４（ｂ）は、本発明の実施の形態に係る書き込み電圧の他の具体的な印加動作を示す模式図である。尚、以下の説明においても、ビット線ＢＬ１とワード線ＷＬ１との立体交差部に位置する記憶素子３が選択され、この選択された記憶素子３（選択素子）にデータを書き込む場合の動作を例に挙げて説明する。
【０１２１】
図１４（ｂ）においても、縦線は、左から順に、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を表している。そして、それらのビット線の上端には、各ビット線に印加される電圧値が記載されている。一方、横線は、上から順に、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を表している。そして、それらのワード線の左端には、各ワード線に印加される電圧値が記載されている。又、ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との各立体交差部に位置する各記憶素子３の両端における電圧差の絶対値が、縦線及び横線の各交点に図形により示されている。
【０１２２】
図１４（ｂ）に示す印加動作では、ビット線デコーダ４が、選択素子に接続するビット線ＢＬ１に書き込み電圧Ｖｗを印加する。又、ワード線デコーダ７が、選択素子に接続するワード線ＷＬ１に電圧０を印加する。これにより、選択素子である記憶素子３の電流抑制素子２が導通状態となり、抵抗変化素子１に十分な電流が流れ、その結果、抵抗変化素子１の抵抗値が高抵抗状態或いは低抵抗状態に遷移する。
【０１２３】
一方、この図１４（ｂ）に示す印加動作では、ビット線ＢＬ１以外のビット線（即ち、ビット線ＢＬ０，ＢＬ２，ＢＬ３）にＶｗ／３の電圧が印加され、かつ、ワード線ＷＬ１以外のワード線（即ち、ワード線ＷＬ０，ＷＬ２，ＷＬ３）に２Ｖｗ／３の電圧が印加される。この点が、図１４（ａ）に示す書き込み電圧の印加動作と異なる点である。
【０１２４】
このように、図１４（ｂ）に示す書き込み電圧の印加動作では、選択素子以外の記憶素子３の両端に印加される電圧の絶対値を全てＶｗ／３とし、このＶｗ／３の電圧では抵抗変化素子１へのデータの書き込みが行われないよう書き込み電圧Ｖｗを設定することで、半選択素子へのデータの書き込みを防止する。例えば、図１３においてＶｗと記載された電圧をここでの書き込み電圧Ｖｗとして設定すれば、Ｖｗ／３の電圧における電流抑制素子２の電気抵抗は非常に大きく、電流抑制素子２を流れる電流の値が非常に小さいため、選択素子以外の記憶素子３を構成する抵抗変化素子１に流れる電流は非常に小さくなる。その結果、抵抗変化素子１へのデータの書き込みが防止される。
【０１２５】
この図１４（ｂ）に示す印加動作によれば、選択素子以外の記憶素子３の両端における電位差が相対的により小さくなる。そのため、この図１４（ｂ）に示す印加動作は、書き込みディスターブの防止に有効である。尚、データの読み出し動作については、図１４（ａ）を参照した説明と同様であり、図１４（ｂ）における書き込み電圧Ｖｗを読み出し電圧Ｖｒに置き換えればよい。
【０１２６】
以上、本発明によれば、記憶素子へのデータの書き込みの際、データを書き込むべき抵抗変化素子には大きな絶対値の電圧が印加され、それ以外の抵抗変化素子には小さな絶対値の電圧が印加されるよう電気パルスの電圧を設定すると、データを書き込むべき抵抗変化素子には大電流が流れ、それ以外の抵抗変化素子には電流が流れないようになる。従って、金属酸化物材料を用いて抵抗変化素子を構成する場合でも、選択された記憶素子にはデータが確実に書き込まれ、それ以外の記憶素子にはデータは書き込まれない。
【０１２７】
しかも、本発明に係る電流抑制素子は、極性が正及び負の何れの印加電圧に対してもＭＩＭダイオードやバリスタ等の電気抵抗特性と同様の電気抵抗特性を示すので、異なる極性の書き込み電気パルスを用いても、迂回電流が確実に抑制される。これにより、記憶装置における書き込みディスターブの発生が確実に防止される。
【０１２８】
又、本発明によれば、データの書き込みの際に電気パルスの印加回路上で電位の設定のみを行えばよいので、記憶装置における電子回路、或いは、記憶素子の動作方法に特段の工夫を加えることなく、データを問題無く書き込むことが可能な好適な記憶装置を容易に提供することが可能になる。
【０１２９】
更には、本発明によれば、電流抑制素子を半導体の製造プロセス及びその製造設備を用いて製造することができるので、電流抑制素子を微細化することが容易になると共に、高品質の電流抑制素子を製造することが可能になる。これにより、極性の異なる電気パルスを印加してデータを書き込む記憶素子及びそれをマトリクス状に配設してなる記憶装置の小型化及び高品質化が実現される。
【産業上の利用可能性】
【０１３０】
本発明に係る記憶素子は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、書き込みディスターブが発生することなくデータを問題無く書き込み可能な記憶素子として、産業上の利用可能性を十分に有している。
【０１３１】
本発明に係る記憶装置は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、書き込みディスターブが発生することなくデータを問題無く書き込み可能な記憶装置として、産業上の利用可能性を十分に有している。
【符号の説明】
【０１３２】
１ 抵抗変化素子
２ 電流抑制素子
３ 記憶素子
３ａ 記憶素子（選択素子）
４ ビット線デコーダ
５ 読み出し回路
６，７ ワード線デコーダ
１１ 立体交差部
２０ 記憶素子アレイ
２１ 記憶装置
３１ 第１の電極
３２ 第２の電極
３３ 電流抑制層
ＷＬ０〜ＷＬ３ ワード線
ＢＬ０〜ＢＬ３ ビット線
Ｖｗ 書き込み電圧
Ｖｒ 読み込み電圧
Ａ，Ｂ，Ｃ 範囲
【技術分野】
【０００１】
本発明は、記憶素子及びそれをマトリクス状に配設してなる記憶装置に関し、特に、極性の異なる電気パルスを印加してデータを書き込む記憶素子及びそれをマトリクス状に配設してなる記憶装置に関する。
【背景技術】
【０００２】
近年、いわゆる抵抗変化素子を記憶素子として利用してそれをマトリクス状に配設する形態の記憶装置が提案されている。
【０００３】
この抵抗変化素子は、主として金属酸化物からなる材料により構成される薄膜を有している。この薄膜に電気パルスを印加すると、その電気抵抗値が変化し、かつ、その変化した後の電気抵抗値が保存される。従って、この薄膜の高抵抗状態と低抵抗状態とを、それぞれ、例えば２値データの“１”と“０”とに対応させると、抵抗変化素子に２値データを記憶させることが可能になる。尚、抵抗変化素子の薄膜に印加する電気パルスの電流密度や、電気パルスの印加により発生する電界の大きさは、薄膜の物理的な状態を変化させるには十分であり、かつ、薄膜を破壊しない程度であればよい。又、この抵抗変化素子の薄膜には、電気パルスを複数回印加してもよい。
【０００４】
このような、抵抗変化素子が複数のワード線と複数のビット線との各々の立体交差部に複数配設されてなる記憶装置（いわゆる、クロスポイント型の記憶装置）においては、ある抵抗変化素子にデータを書き込む際に、迂回電流により他の抵抗変化素子の電気抵抗値が変化してしまうという障害（以下、この障害を「書き込みディスターブ」という）が発生する場合がある。そのため、このようなクロスポイント型の記憶装置を構成する場合には、書き込みディスターブの発生を防止するための格別な構成を別途設ける必要がある。
【０００５】
そこで、このような書き込みディスターブの発生を防止することが可能な記憶装置として、記憶素子が抵抗変化素子とショットキーダイオード（電流抑制素子）との直列回路により構成されている記憶装置が提案されている（例えば、特許文献１参照）。
【０００６】
かかる提案された記憶装置では、データを書き込むべき記憶素子（選択記憶素子）以外の記憶素子において、抵抗変化素子への迂回電流がショットキーダイオードにより阻止される。これにより、クロスポイント型の記憶装置において、書き込みディスターブの発生が防止される。ここで、この提案された記憶装置では、抵抗変化素子へのデータの書き込みは、同じ極性の電気パルスを抵抗変化素子に印加することにより行われる。従って、抵抗変化素子に対して直列に接続されたショットキーダイオードによりデータの書き込みが阻害されることはない。
【０００７】
一方、抵抗変化素子には、主としてその抵抗変化機能を担う薄膜を構成する材料の種類に起因して、２値データの“１”と“０”とを、異なる極性の電気パルスを薄膜に印加することにより書き込むタイプの抵抗変化素子もある。かかる抵抗変化素子を用いる場合、抵抗変化素子に対してショットキーダイオードを直列に接続すると、一方の極性の電気パルスはデータの書き込みに利用することができるが、他方の極性の電気パルスはデータの書き込みに利用することはできない。このような極性の異なる電気パルスを印加することによりデータを書き込むタイプの抵抗変化素子を備えるクロスポイント型の記憶装置では、抵抗変化素子に対してショットキーダイオードを直列に接続するという単純な構成をとることはできず、従って、ある抵抗変化素子にデータを書き込む際に迂回電流により他の抵抗変化素子の抵抗値が変化してしまう書き込みディスターブの発生を防止することはできない。
【０００８】
この問題は、抵抗変化素子に対して直列に接続するダイオードに「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」を用いれば解決することができる。このような特性を備える素子としては、例えば、ＭＩＭダイオード（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）、ＭＳＭダイオード（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）、或いは、バリスタ等の二端子素子が知られている。
【０００９】
図１５は電流抑制素子の電流−電圧特性を模式的に示す特性図であって、図１５（ａ）はバリスタ等の二端子素子の特性図であり、図１５（ｂ）はショットキーダイオードの特性図である。
【００１０】
図１５（ｂ）に示すように、ショットキーダイオードは、非線形の電気抵抗特性を示すものの、その電流−電圧特性は印加電圧の極性に対して全く対称ではない。
【００１１】
これに対して、図１５（ａ）に示すように、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の二端子素子は、非線形の電気抵抗特性を示し、かつ、その電流−電圧特性は印加電圧の極性に対して実質的に対称となる。即ち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点０に対して実質的に点対称となる。又、これらの二端子素子では、印加電圧が第１の臨界電圧（範囲Ａの下限電圧）以下でありかつ第２の臨界電圧（範囲Ｂの上限電圧）以上である範囲（つまり、範囲Ｃ）では電気抵抗が非常に高く、その一方で、第１の臨界電圧を超えるか、又は、第２の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、これらの二端子素子は、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れるという、非線形の電気抵抗特性を有している。
【００１２】
従って、これらの二端子素子を電流抑制素子として利用すれば、極性の異なる電気パルスが印加されるクロスポイント型の記憶装置において、書き込みディスターブの発生を確実に回避することが可能になると考えられる。
【００１３】
ところで、記憶装置が備える抵抗変化素子へのデータの書き込み時、抵抗変化素子に電気パルスを印加することによりその電気抵抗値を変化させて、抵抗変化素子の状態を高抵抗状態或いは低抵抗状態とするためには、抵抗変化素子の材料やその構成等にも大きく依存するが、通常は、抵抗変化素子に大電流を流す必要がある。例えば、抵抗変化素子を備える記憶装置の動作において、抵抗変化素子へのデータの書き込み時に３００００Ａ／ｃｍ２以上の電流密度で電流を流すことが開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−３１９５８７号公報
【特許文献２】特開２００６−２０３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献２においては、３００００Ａ／ｃｍ２以上の電流密度で電流を流すことを可能とする電流抑制素子の実例は一切開示されてはいない。
【００１６】
又、上述した「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」の代表的な一例である、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の二端子素子に関しては、３００００Ａ／ｃｍ２以上の電流密度で電流を流すことを可能とし、かつ、いわゆるシリコン半導体の製造プロセスと親和性のある（例えば、シリコン半導体の製造プロセスにおいて過去に使用実績のある）材料系で構成された二端子素子は知られていない。
【００１７】
本発明は、上記従来の課題を解決するためになされたものであって、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、データを問題無く書き込み可能な（即ち、書き込みディスターブが発生しない）記憶素子及びそれを備える記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上記従来の課題を解決するために、本発明に係る記憶素子は、極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子と、を備える記憶素子であって、前記電流抑制素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配設された電流抑制層と、を備え、前記電流抑制層が、ＳｉＮｘ（ｘは正の実数）により構成されている。ここで、ＳｉＮｘ（ｘは正の実数）とは、いわゆる窒化シリコンのことであり、ｘの値は窒化の程度を示している。
【００１９】
かかる構成とすると、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子の抵抗変化層に金属酸化物材料を使用する場合であっても抵抗変化素子に大電流を流すことが可能である、データを問題無く確実に書き込むことが可能な記憶素子を提供することが可能になる。
【００２０】
特に、ＳｉＮｘを電流抑制層に適用する場合、ｘの値（即ち、ＳｉＮｘの窒化の程度）を制御することにより、電流抑制層の禁制帯幅を制御することが可能である。従って、電流抑制層と共に電流抑制素子を構成する電極の材料の種類に応じて電流抑制層の禁制帯幅を制御することにより、電極と電極に隣接する電流抑制層との間に形成される電位障壁の大きさを制御することが可能となり、電流抑制素子を構成する電極として様々な電極材料を使用することが可能となる。これにより、記憶素子の設計自由度が大きくなるという利点が得られる。又、ＳｉＮｘは、半導体産業において既に使用実績のある材料である。そのため、半導体製造ラインの保守及び保全方法や、成膜或いはエッチング等に関する既存の設備及びその設備のための処理条件の転用が容易であり、生産性に優れた記憶素子を提供することが可能になる。
【００２１】
この場合、前記電流抑制層がＳｉＮｘ（０＜ｘ≦０．８５）により構成されている。
【００２２】
かかる構成とすると、電極と電極に隣接する電流抑制層との間に形成される電位障壁を小さくすることができる。従って、電流抑制素子に流すことができる電流密度を大きくすることが可能になる。その結果、抵抗変化素子へのデータ書き込み時に必要となる大きさの電流密度で電流を流すことが可能になる。
【００２３】
この場合、前記電流抑制層がＳｉＮｘ（０．２≦ｘ≦０．７）により構成されている。
【００２４】
かかる構成とすると、電極と電極に隣接する電流抑制層との間に形成される電位障壁による整流性を得ることができる。その結果、選択記憶素子以外の記憶素子における抵抗変化素子への迂回電流の流れ込みを阻止することが可能となる。従って、書き込みディスターブの発生を防止することが可能となる。
【００２５】
又、かかる構成とすると、電極と電極に隣接する電流抑制層との間に形成される電位障壁を更に小さくすることができる。従って、電流抑制素子に流すことができる電流密度を更に大きくすることが可能になる。その結果、抵抗変化素子へのデータ書き込み時に３００００Ａ／ｃｍ２以上の電流密度の電流を流すことが実現可能となる。
【００２６】
ここで、上記何れかの場合、前記第１の電極及び前記第２の電極の少なくとも一方が窒素を含んでいる。
【００２７】
かかる構成とすると、電流抑制層と第１の電極及び第２の電極の少なくとも一方との密着性が向上するので、電流制御素子の信頼性が向上する。
【００２８】
又、上記何れかの場合、前記第１の電極及び前記第２の電極の少なくとも一方が窒化タンタルを含んでいる。
【００２９】
かかる構成とすると、抵抗変化素子へのデータ書き込み時の、選択記憶素子以外の記憶素子における抵抗変化素子への迂回電流の流れ込みをより一層小さくすることが可能になる。この構成は、記憶装置を実際に動作させる上で、より一層好ましい構成である。
【００３０】
一方、本発明に係る記憶装置は、極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と該抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子とを備え、該電流抑制素子は第１の電極と第２の電極と該第１の電極と該第２の電極との間に配設された電流抑制層とを備え、該電流抑制層がＳｉＮｘ（ｘは正の実数）により構成されている複数の記憶素子と、複数のビット線と、前記複数のビット線に各々立体交差する複数のワード線と、を備え、前記複数の記憶素子は前記抵抗変化素子と前記電流抑制素子との直列回路を備え、前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、該各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている。
【００３１】
かかる構成とすると、記憶装置が上述した本発明に係る特徴的な記憶素子を備えているので、記憶装置における電子回路、或いは、記憶素子の動作方法に追加回路や追加動作を加えることなく、データを問題無く書き込むことが可能な好適な（即ち、書き込みディスターブが発生しない）記憶装置を提供することが可能になる。
【発明の効果】
【００３２】
本発明に係る記憶素子及び記憶装置の構成は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、データを問題無く書き込み可能な記憶素子及びそれを備える記憶装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の実施の形態に係る電流抑制素子を備える記憶装置の構成を模式的に示すブロック図である。
【図２】図２は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。
【図３】図３は、窒素ガスの流量比を変化させて成膜した６種類のＳｉＮｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。
【図４】図４は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と白金（Ｐｔ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図５】図５は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化チタン（ＴｉＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図６】図６は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図７】図７は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とタンタル（Ｔａ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図８】図８は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とアルミニウム（Ａｌ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図９（ａ）】図９（ａ）は、電流抑制素子の電流抑制層を膜厚１０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。
【図９（ｂ）】図９（ｂ）は、電流抑制素子の電流抑制層を膜厚２０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。
【図１０】図１０は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図１１】図１１は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層とタングステン（Ｗ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【図１２】図１２は、電流抑制素子の電流抑制層をＳｉＮｘにより構成した場合におけるｘの値とオン／オフ比との関係を実験的に求めた結果を示す相関グラフである。
【図１３】図１３は、本発明の実施の形態に係る電流抑制素子の電流−電圧特性を模式的に示す特性図である。
【図１４】図１４は、本発明の実施の形態に係る書き込み電圧の印加動作を示す模式図であって、図１４（ａ）は書き込み電圧の具体的な印加動作を示す第１の模式図であり、図１４（ｂ）は書き込み電圧の他の具体的な印加動作を示す第２の模式図である。
【図１５】図１５は、電流抑制素子の電流−電圧特性を模式的に示す特性図であって、図１５（ａ）はバリスタ等の二端子素子の特性図であり、図１５（ｂ）はショットキーダイオードの特性図である。
【発明を実施するための形態】
【００３４】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。
【００３５】
図１は、本発明の実施の形態に係る電流抑制素子を備える記憶装置の構成を模式的に示すブロック図である。尚、図１では、本発明を説明するために必要となる構成要素のみを図示し、その他の構成要素は図示を省略している。
【００３６】
図１に示すように、本実施の形態に係る記憶装置２１は、いわゆるクロスポイント型の記憶装置である。この記憶装置２１は、記憶素子アレイ２０と、記憶素子アレイ２０を駆動するための周辺回路（例えば、ビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７）とを備えている。
【００３７】
ここで、実際の記憶素子アレイは、通常、複数のビット線と複数のワード線とを有しているが、本明細書では、図１に示すように、記憶素子アレイの構成を容易に理解可能とするため、４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３とを備える記憶素子アレイ２０を例示する。
【００３８】
本実施の形態に係る記憶素子アレイ２０では、４本のビット線ＢＬ０〜ＢＬ３と、４本のワード線ＷＬ０〜ＷＬ３とが、互いに直角に立体交差するように配設されている。そして、これらの４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３との立体交差部１１の各々には、記憶素子３（いわゆる、セル）が配設されている。換言すれば、本実施の形態に係る記憶素子アレイ２０では、記憶素子３が４行４列のマトリクス状に配設されている。ここで、記憶素子３の各々は、抵抗変化素子１と、この抵抗変化素子１に対して直列に接続された電流抑制素子２との直列回路により構成されている。そして、この直列回路の一端及び他端が、各々、その立体交差部１１に対応するビット線ＢＬ０〜ＢＬ３及びワード線ＷＬ０〜ＷＬ３に接続されている。
【００３９】
そして、図１に示すように、４本のビット線ＢＬ０〜ＢＬ３の一端が、ビット線デコーダ４に接続されている。又、ビット線ＢＬ０〜ＢＬ３の他端が、読み出し回路５に接続されている。一方、４本のワード線ＷＬ０〜ＷＬ３の両端が、ワード線デコーダ６，７に接続されている。
【００４０】
このように、２つのワード線デコーダ６，７をワード線ＷＬ０〜ＷＬ３の両端に配設することにより、例えば、偶数番目のワード線をワード線デコーダ６に接続し、奇数番目のワード線をワード線デコーダ７に接続するというように、ワード線ＷＬ０〜ＷＬ３をワード線デコーダ６とワード線デコーダ７とに交互に接続することができる。本実施の形態では、図１では具体的には図示してはいないが、このような接続形態を採用している。かかる構成とすることにより、ワード線ＷＬ０〜ＷＬ３の間隔を小さくすることができると共に、ワード線デコーダ６，７の回路配置に関する自由度を大きくすることができる。
【００４１】
かかる記憶装置２１では、ビット線デコーダ４が、制御器（図示せず）からの指令に応じて、ビット線ＢＬ０〜ＢＬ３を選択する。又、ワード線デコーダ６，７は、制御器からの指令に応じて、ワード線ＷＬ０〜ＷＬ３を選択する。そして、ビット線デコーダ４とワード線デコーダ６，７とは、制御器からの指令がデータの書き込み（以下、単に「書き込み」という）であるか、或いは、データの読み出し（以下、単に「読み出し」という）であるかに応じて、ビット線ＢＬ０〜ＢＬ３における選択されたビット線とワード線ＷＬ０〜ＷＬ３における選択されたワード線との間に、その電圧が所定の書き込み電圧Ｖｗである電気パルス（正確には、電圧パルス）、又は、その電圧が所定の読み出し電圧Ｖｒである電気パルス（正確には、電圧パルス）を印加する。一方、読み出し時、読み出し回路５は、ビット線ＢＬ０〜ＢＬ３における選択されたビット線に流れる電流値を検出して、選択された記憶素子３に記憶されたデータを読み出し、これを制御器に向けて出力する。ここで、図１に示すビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７等の周辺回路は、例えば、ＭＯＳＦＥＴにより構成される。又、記憶装置２１は、通常、半導体の製造プロセスにより作製される。
【００４２】
尚、本実施の形態では、電流抑制素子２を構成する第１及び第２の電極３１，３２（図２参照）は、各々、抵抗変化素子１の一方の電極（図示せず）及びワード線ＷＬ０〜ＷＬ３の何れかに接続されている。一方、抵抗変化素子１の他方の電極（図示せず）は、ビット線ＢＬ０〜ＢＬ３の何れかに接続されている。しかし、このような形態に限定されることはなく、例えば、電流抑制素子２の第１の電極３１（又は、第２の電極３２）を抵抗変化素子１の一方の電極と共用とする構成としてもよい。
【００４３】
次に、本実施の形態に係る抵抗変化素子の構成について詳細に説明する。
【００４４】
図１に示す抵抗変化素子１は、対向する一対の電極（図示せず）の間に抵抗変化材料からなる薄膜（図示せず：以下、この薄膜を「抵抗変化薄膜」という）が配設され構成されている。この抵抗変化薄膜に所定の電気パルスを印加すると、所定の低抵抗状態（以下、この状態を単に「低抵抗状態」という）と所定の高抵抗状態（以下、この状態を単に「高抵抗状態」という）との間で、抵抗変化薄膜の状態が遷移する。ここで、この抵抗変化薄膜は、所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。本実施の形態では、この低抵抗状態と高抵抗状態とに、各々、２値データの“０”及び“１”の何れか一方及び他方が割り当てられており、抵抗変化薄膜の状態を低抵抗状態と高抵抗状態との間で遷移させるために、極性の異なる電気パルスを印加する。このような、抵抗変化薄膜を構成するための抵抗変化材料としては、ペロブスカイト型の金属酸化物や、典型金属又は遷移金属の酸化物等を用いることができる。
【００４５】
具体的には、抵抗変化薄膜を構成するための抵抗変化材料としては、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（０＜ｘ＜１）、ＴｉＯ２、ＮｉＯｘ（ｘ＞０）、ＺｒＯｘ（ｘ＞０）、ＦｅＯｘ（ｘ＞０）、ＣｕｘＯ（ｘ＞０）、ＴａＯｘ（０＜ｘ＜２．５）等や、これらの置換体、又は、これらの混合物や積層構造物等が挙げられる。勿論、抵抗変化材料は、これらの抵抗変化材料に限定されることはない。
【００４６】
次に、本実施の形態に係る電流抑制素子の特徴的な構成について詳細に説明する。
【００４７】
本実施の形態において、電流抑制素子は、対向する一対の電極の間に電流抑制層を配設することにより構成している。この構成は、先に述べたＭＩＭダイオード或いはＭＳＭダイオードの構成と同じ構成である。そして、本実施の形態に係る電流抑制素子は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称となる。そのため、本実施の形態に係る電流抑制素子によれば、極性の異なる電気パルスを印加する場合でも、書き込みディスターブの発生を防止することが可能になる。
【００４８】
又、本実施の形態に係る電流抑制素子の電流−電圧特性は、電極と電極に隣接する電流抑制層との間に形成される電位障壁に大きく依存し、この電位障壁により整流性が生じるため、非線形の電気抵抗特性が得られる。本実施の形態では、かかる特性を有効に利用しながら、電位障壁の高さをある程度以下の高さに抑制することにより、大電流を流すことができる電流抑制素子を提供する構成について説明する。
【００４９】
以下、本実施の形態に係る電流抑制素子の具体的な構成について、図面を参照しながら詳細に説明する。
【００５０】
図２は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。
【００５１】
図２に示すように、電流抑制素子２は、第１の電極３１と、第２の電極３２と、これらの第１及び第２の電極３１，３２の間に配設された電流抑制層３３とにより構成されている。ここで、第１及び第２の電極３１，３２は、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属や、これらの金属の混合物（合金）或いは積層構造物により構成される。
【００５２】
或いは、これらの第１及び第２の電極３１，３２は、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ２、ＷＳｉＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＩｒＯ２等の導電性を有する化合物、又は、これらの導電性を有する化合物の混合物或いは積層構造物により構成される。勿論、第１及び第２の電極３１，３２を構成する材料は、これらの材料に限定されるわけではなく、電流抑制層３３との間で形成される電位障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。
【００５３】
そして、本実施の形態では、電流抑制層３３がＳｉＮｘ（ｘは正の実数）により構成されている。
【００５４】
ＳｉＮｘのようなシリコン化合物は、四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成し、このテトラヘドラル系アモルファス半導体は基本的には単結晶シリコンやゲルマニウムの構造に近い構造を有しているため、シリコン以外の元素を導入することによる構造の違いが物性に反映され易いという特徴を有している。このため、シリコン化合物を電流抑制層３３に適用すれば、シリコン化合物の構造制御作用により電流抑制層３３の物性を制御することが容易となる。従って、これにより、第１及び第２の電極３１，３２との間に形成される電位障壁の制御がより一層容易となるという効果が得られる。
【００５５】
特に、ＳｉＮｘを電流抑制層３３として使用すると、ＳｉＮｘ中の窒素の組成を変化させることにより禁制帯幅を連続的に変化させることが可能であるため、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさが制御可能となり、より一層好ましい。
【００５６】
更に、ＳｉＮｘは、半導体の製造工程において極一般的に使用されるシリコン及び窒素をその成分として有しており、現在の半導体の製造工程において広く使用されている。このため、ＳｉＮｘの導入に起因する新たな不純物汚染の発生はなく、半導体製造ラインの保守保全上好都合である。又、加工面では、成膜或いはエッチング等に関して既存の設備の転用が容易であり、加工条件についても、既存の成膜或いはエッチング条件の転用で対応可能であるという利点を有する。
【００５７】
さて、極性の異なる電気パルスを印加してデータを確実に書き込み可能なクロスポイント型の記憶装置を構成するためには、電流抑制素子が「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」でありかつ「抵抗変化素子へのデータ書き込み時に必要な電流密度の電流を流すことができる素子」であることが求められる。又、記憶素子の微細化或いは高集積化といった観点からは、電流抑制素子の微細化が可能であり、かつ、特性のバラつきが小さいことが望ましい。
【００５８】
かかる観点に基づくと、電流抑制素子として適用可能な二端子素子（例えば、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等）の内、ＭＩＭダイオードは、絶縁体を金属間に挟んだ構造を有するため、大電流を定常的に流す用途には基本的に不向きであると考えられる。又、バリスタは、その特性が結晶粒界に起因することが知られているが、結晶の粒径分布の相違に基づく特性バラつきが原理的に発生するため、微細化時の動作特性バラつきが不可避となり、この点において電流抑制素子としては好ましくないと考えられる。又、ＭＳＭダイオードは、アモルファス半導体を使用する場合には半導体の構造に起因する特性バラツキは原理的に発生しないと考えられるため、微細化時の動作特性バラつきを回避することができるが、半導体を金属間に挟んだ構造を有するものの、大電流を定常的に流す用途には未だ不向きであると考えられる。
【００５９】
電流抑制層３３にＳｉＮｘを適用する場合、先に述べたように、電流抑制層３３の電気伝導特性はｘの値によって大きく変化する。具体的には、いわゆる化学量論組成（ｘ＝４／３）では絶縁体であるが、これより窒素の比率を小さくすると（即ち、ｘの値を小さくすると）ＳｉＮｘは次第に半導体として振舞うようになる。そのため、ｘの値を適切に制御することにより、電流抑制層３３を有する電流抑制素子２をＭＳＭダイオードとして機能させることが可能となる。ここで、ＭＳＭダイオードは、印加電圧が第１の臨界電圧以下でありかつ第２の臨界電圧以上である範囲では電気抵抗が非常に高く、第１の臨界電圧を超えるか、又は、第２の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、ＭＳＭダイオードは、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れる（以下、この大電流が流れる状態を「導通状態」という）という、非線形の電気抵抗特性を有している。本実施の形態では、このようなＭＳＭダイオードの電気抵抗特性を有する電流抑制素子２を抵抗変化素子１に直列に接続することにより、迂回電流を確実に抑制する。
【００６０】
本願の発明者らは、鋭意検討の結果、ＳｉＮｘにおけるｘの値を所定の範囲内の値に制御することにより、電流抑制素子２にＭＳＭダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能であることを見出した。尚、このＳｉＮｘにおける適切なｘの値については、後に詳細に説明する。
【００６１】
次に、本発明の実施の形態に係る電流抑制素子の製造方法について説明する。
【００６２】
電流抑制素子を製造する場合には、先ず、所定の基板の主面上に第２の電極３２をスパッタ法により形成する。この第２の電極３２の成膜条件は、使用する電極材料等によって変わるが、例えば、白金（Ｐｔ）を第２の電極３２の材料に用いる場合はＤＣマグネトロンスパッタ法を用い、成膜の際の真空度を０．５Ｐａとし、ＤＣパワーを２００Ｗとし、アルゴン（Ａｒ）流量を６ｓｃｃｍとし、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。
【００６３】
次に、第２の電極３２の主面上に、電流抑制層３３としてのＳｉＮｘ膜を形成する。この成膜の際には、例えば、多結晶シリコンターゲットをＡｒと窒素との混合ガス雰囲気の下でスパッタする手法（いわゆる、反応性スパッタ法）を用いる。そして、典型的な成膜条件として、真空度を０．３〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜３００Ｗとした上で、ＳｉＮｘ膜の厚さが５〜２０ｎｍとなるよう成膜時間を調節する。
【００６４】
最後に、電流抑制層３３の主面上に、第１の電極３１をスパッタ法により形成する。ここで、第１の電極３１の成膜条件は、使用する電極材料等によって変わるが、例えば、白金（Ｐｔ）を第１の電極３１の材料に用いる場合には、第２の電極３２の成膜時と同様にしてＤＣマグネトロンスパッタ法を用い、成膜の際の真空度を０．５Ｐａとし、ＤＣパワーを２００Ｗとし、アルゴン（Ａｒ）流量を６ｓｃｃｍとし、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。
【００６５】
本実施の形態において、ＳｉＮｘ膜におけるｘの値は、スパッタ条件（Ａｒと窒素とのガス流量比等）を変えることにより、適宜変化させることが可能である。
【００６６】
図３は、窒素ガスの流量比を変化させて成膜した６種類のＳｉＮｘ膜におけるｘの値をラザフォード後方散乱分光法により測定した結果を示す相関グラフである。尚、図３は、真空度を０．４Ｐａとし、基板温度を２０℃とし、ＤＣパワーを３００Ｗとした場合の測定結果を示している。又、図３において、横軸は窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を示し、縦軸はＳｉＮｘ膜におけるｘ値を示している。
【００６７】
図３に示すように、窒素ガスの流量比を０％から４０％まで連続的に変化させることにより、ＳｉＮｘ膜におけるｘの値を連続的に変化させることが可能となる。このように、ＳｉＮｘ膜における窒素の組成を窒素ガスの流量比により変化させることで、禁制帯幅を連続的に変化させることが可能となる。これにより、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさを適切に制御することが可能となる。そして、これにより、電流抑制素子２にＭＳＭダイオードと同様の電気抵抗特性を付与しながら、導通状態に流すことができる電流密度を十分に大きくすることが可能となる。
【００６８】
以下、ＳｉＮｘにおける適切なｘの値の検討内容について説明する。
【００６９】
図４は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と、白金（Ｐｔ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図４において、横軸は電流抑制素子への印加電圧を示し、縦軸は電流抑制素子に流れる電流値を示している。
【００７０】
この実験においては、基板の主面上にＰｔ薄膜、ＳｉＮｘ薄膜をこの順でスパッタ法により成膜した後、直径１００μｍの円孔を有するメタルマスクを介してＰｔ薄膜をスパッタ法により成膜することで、電流抑制素子２を形成した。ここで、ＳｉＮｘ薄膜は、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタすることにより成膜した。又、ＳｉＮｘ薄膜におけるｘの値は、スパッタ条件（アルゴンと窒素とのガス流量比等）を変えることにより変化させた。又、ＳｉＮｘ薄膜におけるｘの値は、ラザフォード後方散乱分光法により求めた。尚、図４に示すように、この実験では、スパッタ条件を変えることにより、ｘの値が異なる４種類のＳｉＮｘ薄膜を作成した。ここで、ｘの値は、それぞれ０．５２，０．６７，０．８５，１．３８であった。
【００７１】
図４に示すように、第１及び第２の電極３１，３２にＰｔを用い、電流抑制層３３をＳｉＮｘにより構成した電流抑制素子２は、非線形の電気抵抗特性を示し、かつ、電流−電圧特性が印加電圧の極性に対して実質的に対称な素子となることが判明した。又、電流抑制層３３にＳｉＮｘを適用する場合には、ｘの値が大きくなるに連れて第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁が大きくなることに対応して、導通状態となる電圧が大きくなることが判明した。更には、ｘの値が０．８５までの場合は、第１の電極３１と第２の電極３２との間に印加される電圧が４Ｖ未満であっても電流密度が５００Ａ／ｃｍ２を優に超え、これに電圧を更に印加することにより更に大きな電流密度が得られることが図４より推察された。しかしながら、ｘの値が１．３８である場合には、印加電圧が５Ｖであっても導通状態とはならず、更に印加電圧を高くすると、導通状態となる前に電流抑制素子２そのものが破壊されてしまうことが判明した。これは、ｘの値を大きくすることにより電流抑制層３３の禁制帯幅が著しく大きくなり、その結果として、電流抑制層３３が絶縁体となってしまったことを示している。従って、電流抑制層３３にＳｉＮｘを適用する場合には、ｘの値は０を超え０．８５以下であることが好ましいことが判明した。この構成を採る場合、電流抑制層３３は半導体として機能し、電流抑制素子２はＭＳＭダイオードとして機能する。
【００７２】
図４に示した、電流抑制層３３をＳｉＮｘにより構成した電流抑制素子２の電流−電圧特性は、電極にＰｔ以外の材料を用いた場合でも同様の特性となる。
【００７３】
図５は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化チタン（ＴｉＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７４】
又、図６は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７５】
又、図７は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とタンタル（Ｔａ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７６】
又、図８は、ＳｉＮｘからなる膜厚２０ｎｍの電流抑制層とアルミニウム（Ａｌ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。
【００７７】
ここで、これらの実験における電流抑制素子２の作成方法は、上述したＰｔを電極材料に用いた場合と同様である。即ち、基板の主面上に電極材料、ＳｉＮｘ薄膜（本実験におけるｘの値は０．５２，０．６７，或いは、０．８５（電極材料がＴａＮである場合については、ｘの値は０．５２、或いは、０．６７））を順にスパッタ法により成膜した後、直径１００μｍの円孔を有するメタルマスクを介して電極材料をスパッタ法により成膜することで、電流抑制素子２を形成した。
【００７８】
尚、図５、図６、図７、図８では、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略しているが、図３と同様、電流−電圧特性は印加電圧の極性に対して実質的に対称となる。
【００７９】
図５、図６、図７、図８に示すように、何れの場合でも、ｘの値が大きくなるに連れて導通状態となる電圧が大きくなることが判明した。この特徴的な特性は、図４に示す特徴的な特性と同様である。又、第１の電極３１と第２の電極３２との間に印加される電圧が５Ｖ未満であっても、電流密度は５００Ａ／ｃｍ２を優に超えることが判明した。又、電極に対する印加電圧を更に上昇させることにより、更に大きな電流密度が得られることが各グラフから推察された。従って、図５〜図８に示す測定結果からも、電流抑制層３３にＳｉＮｘを適用する場合には、ｘの値は０を超え０．８５以下であることが好ましいことが判明した。ここで、電極材料がＴａＮである場合には、後述するように、ｘの値が０．７以下であることが好ましいことが判明した。
【００８０】
図９（ａ）は、電流抑制素子の電流抑制層を膜厚１０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。又、図９（ｂ）は、電流抑制素子の電流抑制層を膜厚２０ｎｍのＳｉＮｘにより構成した場合におけるｘの値と、電流密度が５００Ａ／ｃｍ２である場合における電流抑制素子の両端間の電圧との関係を示す相関グラフである。
【００８１】
尚、図９（ａ）及び図９（ｂ）は、図４、図５、図６、図７、図８に示す測定結果に基づいている。又、図９（ａ）及び図９（ｂ）における各プロットは、同一条件で作成した２〜３個の電流抑制素子に係る測定値の平均値を示している。又、本実験では、電流抑制素子を構成する電極の大きさが直径１００μｍの円孔を有するメタルマスクにより規定される関係上、３００００Ａ／ｃｍ２程度の電流を実際に流すために必要となる電流が数Ａ程度となり、一般的な測定系（通常、測定に使用している測定系）では測定不能な領域となるため、電流密度が５００Ａ／ｃｍ２である場合を基準としてデータの比較を行なっている。
【００８２】
図９（ａ）及び図９（ｂ）に示すように、第１及び第２の電極３１，３２を構成する材料の如何に関わらず、ｘの値が小さくなると電流抑制素子２の両端間の電圧が低下する傾向が観察される。換言すれば、第１及び第２の電極３１，３２を構成する材料の如何に関わらず、同じ電流密度の電流（この場合は５００Ａ／ｃｍ２）を流すために、第１の電極３１と第２の電極３２との間に印加すべき電圧としては、電流抑制層３３を構成するＳｉＮｘのｘの値に応じて変化し、ｘの値が小さい場合には低電圧が、ｘの値が大きい場合には高電圧が必要となる。これは、第１及び第２の電極３１，３２を構成する材料の如何に関わらず、ｘの値を制御することにより、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさが制御可能であり、従って、電流抑制素子２にＭＳＭダイオードの電気抵抗特性を付与し、かつ、導通状態となる電圧を制御しながら、同時に導通状態に流すことができる電流密度を十分大きくとることが可能であることを示している。
【００８３】
図１０は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層と窒化タンタル（ＴａＮ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図１０では、ＳｉＮｘにおけるｘの値が０．３，０．７，０．８である場合の電流−電圧特性を示している。又、図１０では、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。
【００８４】
本実験では、基板の主面上にＴａＮ，ＳｉＮｘ，ＴａＮをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成し、これを測定対象とした。
【００８５】
図１０に示すように、ＳｉＮｘにおけるｘの値を０．３から０．７とすることで、ＭＳＭダイオードの電気抵抗特性と同様の電気抵抗特性を示しながら、導通状態となる電圧が３Ｖ程度大きくなり、かつ、何れの場合も３００００Ａ／ｃｍ２を超える大きな電流密度を実現できることが判明した。その一方で、図１０に示すように、ＳｉＮｘにおけるｘの値を０．８とすると、印加電圧が約６．３Ｖである場合には約３０００Ａ／ｃｍ２程度の大きな電流密度の電流を流すことが可能であるが、印加電圧を更に上昇させると電流抑制素子２が破壊（短絡）することが判明した。この現象は、いわゆる化学量論組成では基本的に絶縁体であるＳｉＮｘの絶縁体的な特性が現出したためであると考えられ、更に大きな電流密度の電流を流すことが必要な場合には、ｘの値を０．８よりも小さくすることが好ましいことを示している。従って、窒化タンタル（ＴａＮ）からなる一対の電極を備える電流抑制素子を構成する場合、例えば３００００Ａ／ｃｍ２を超える大きな電流密度を実現するためには、ｘの値を０．７以下とすることが好ましい。
【００８６】
図１１は、ＳｉＮｘからなる膜厚１０ｎｍの電流抑制層とタングステン（Ｗ）からなる一対の電極とを備える電流抑制素子の電流−電圧特性を測定した結果を示す特性グラフである。尚、図１１では、ＳｉＮｘにおけるｘの値が０．３，０．４５，０．６である場合の電流−電圧特性を示している。又、図１１でも、便宜上、印加電圧の極性が負である場合の電流−電圧特性の図示を省略している。
【００８７】
本実験では、基板の主面上にＷ，ＳｉＮｘ，Ｗをこの順にスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成し、これを測定対象とした。
【００８８】
図１１に示すように、ＳｉＮｘにおけるｘの値を０．３から０．６とすることで、ＭＳＭダイオードの電気抵抗特性と同様の電気抵抗特性を示しながら、導通状態となる電圧が１．２Ｖ程度大きくなり、かつ、何れの場合も３００００Ａ／ｃｍ２を超える大きな電流密度を実現できることが判明した。従って、タングステン（Ｗ）からなる一対の電極を備える電流抑制素子を構成する場合でも、３００００Ａ／ｃｍ２を超える大きな電流密度を実現するためには、ｘの値を０．７以下とすることが好ましいと考えられる。
【００８９】
このように、第１及び第２の電極３１，３２とこれらに隣接する電流抑制層３３との間に形成される電位障壁の大きさは、基本的には第１及び第２の電極３１，３２を構成する材料の仕事関数によって変化するが、電流抑制層３３を構成するＳｉＮｘのｘの値を適切な値に設定することにより、所望の電位障壁の大きさを実現することが可能になる。つまり、本実施の形態によれば、電流抑制素子２の構成或いは製造方法に応じて、それに適した種々の電極材料を用いることが可能となり、電流抑制素子２或いは記憶素子３の設計自由度が大きくなるという利点が得られる。
【００９０】
図１２は、電流抑制素子の電流抑制層をＳｉＮｘにより構成した場合におけるｘの値とオン／オフ比との関係を実験的に求めた結果を示す相関グラフである。尚、図１２では、電流抑制層３３の膜厚を１０ｎｍとし、第１及び第２の電極３１，３２として窒化タンタル（ＴａＮ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）を用いた場合の実験結果を示している。又、図１２では、横軸はＳｉＮｘにおけるｘの値を示し、縦軸はオン／オフ比を示している。
【００９１】
本実験では、第１及び第２の電極３１，３２にＴａＮを用いる場合、図１０に示す測定結果を取得する際に用いた電流抑制素子２の作成方法と同様にして、基板の主面上にＴａＮ、ＳｉＮｘ、ＴａＮをこの順でスパッタ法により成膜して積層した後、通常のリソグラフィ及びドライエッチングを適用することにより、電極面積が１平方ミクロンメートルの電流抑制素子２を作成した。ここで、本実験では、ＳｉＮｘにおけるｘの値を、それぞれ０，０．１，０．２，０．３，０．４，０．６とした。又、第１及び第２の電極３１，３２にＰｔ、Ａｌ、或いはＴｉＮを用いる場合には、図９（ａ）に示す測定結果を取得する際に用いた作成方法と同様の作成方法により、電流抑制素子２を作成した。
【００９２】
ここで、本実施の形態において、「オン／オフ比」とは、電流抑制素子２の電流−電圧特性の測定結果から電流密度が５００Ａ／ｃｍ２である場合の印加電圧（オン電圧）を求めると共に、印加電圧がオン電圧の半分の電圧である場合の電流抑制素子２を流れる電流密度（オフ電流）を求め、オン電圧時の電流である５００Ａ／ｃｍ２をオフ電流で割った値をオン／オフ比として定義する。このオン／オフ比は、データの書き込み動作時における、選択素子（データを書き込む記憶素子）に流れる電流と非選択素子（データを書き込まない記憶素子）に流れる電流との比を示している。尚、記憶装置の動作に関し、記憶装置を好適に動作させるためには、このオン／オフ比の値が大きいことが好ましい。
【００９３】
尚、電流密度が５００Ａ／ｃｍ２である場合を１つの基準とした理由は、図９に関する説明において記述した理由と同様であって、電流抑制素子を構成する電極の大きさが直径１００μｍの円孔を有するメタルマスクにより規定されると、３００００Ａ／ｃｍ２程度の電流を実際に流すために必要となる電流が数Ａ程度となり、これを測定するためには特別な測定系が必要となるためである。
【００９４】
さて、図１２において、電極材料がＴａＮである場合の実験結果を参照すると、ｘの値が０．１まではオン／オフ比は一桁の数字で殆ど変化せず、ｘの値が０．２以上ではオン／オフ比が１０以上となり、ｘの値が大きくなるに連れてオン／オフ比が急激に大きくなることが分かる。ここで、ｘの値が０．１まではオン／オフ比が一桁の数字で殆ど変化しないという現象は、ｘの値が０．１までは電流抑制素子２における第１及び第２の電極３１，３２と電流抑制層３３が概ねオーム性接触を形成しているためであると考えられる。従って、ｘの値が０．１までは、オン／オフ比がｘの値に依存せず、小さい数字になっているものと考えられる。この実験結果から、電流抑制素子２における第１及び第２の電極３１，３２と電流抑制層３３との間で形成される電位障壁が整流性を示すためには、ｘの値が０．２以上であることがより一層好ましいと考えられる。
【００９５】
又、図１２に示すように、ｘの値が大きくなるとオン／オフ比も大きくなるという相関関係は、電極材料がＴａＮ以外である場合（つまり、電極材料がＰｔ，Ａｌ，ＴｉＮである場合）においても成立している。
【００９６】
更には、図１２は、同一のｘの値を有するＳｉＮｘに対して、電極材料にＴａＮやＴｉＮ等のナイトライド化合物を用いる場合、他の電極材料を用いる場合に比べてオン／オフ比を大きくすることが可能であることを示している。これは、双方共に窒化物であるナイトライド化合物とＳｉＮｘとの間の界面がより一層清浄な状態で（界面準位が低減された状態で）形成される結果、電流抑制素子２における整流特性がより一層理想的なものとなるためであると考えられる。その一方で、ナイトライド化合物以外の電極材料を用いた場合には、ガリウム砒素（ＧａＡｓ）等のいわゆる化合物半導体におけるショットキー接合と同様にして、ＳｉＮｘと第１或いは第２の電極３１，３２との界面に存在する界面準位の中性準位によりフェルミ準位がピン止めされ、その結果として、整流特性がナイトライド化合物電極適用品に比べて好適ではないものになると考えられる。
【００９７】
特に、図１２は、ＴａＮを電極材料として用いた場合、他の電極材料を用いた場合に比べてオン／オフ比を非常に大きくとることが可能であることを示している。従って、電流抑制素子の第１及び／或いは第２の電極を構成する電極材料の内の最も好ましい電極材料としては、窒化タンタルを挙げることができる。
【００９８】
一方、第１及び第２の電極３１，３２を構成する電極材料の選択に関しては、電流抑制層３３との密着性が良好であることが要求される。かかる観点からは、電流抑制素子２を構成する電流抑制層３３が含有する元素を、電流抑制層３３を挟む第１及び第２の電極３１，３２の何れか一方又は双方に含有させると、電流抑制層３３と第１及び第２の電極３１，３２との密着性が向上する。その結果、電流抑制素子２の信頼性が向上するため、記憶素子３の信頼性をより一層向上させることが可能になる。
【００９９】
具体的には、第１及び第２の電極３１，３２の何れか一方又は双方に窒素或いは珪素を含有させると（即ち、いわゆるナイトライド化合物やシリサイド化合物を第１及び第２の電極３１，３２の何れか一方又は双方に適用すると）、電流抑制素子２の信頼性を向上させることができる。ここで、本実施の形態では、金属ナイトライド化合物や金属シリサイド化合物は、ＳｉＮｘ層との密着性が良好であり、かつスパッタ法やＣＶＤ法による成膜や通常のエッチングによる加工も比較的容易なため、第１及び第２の電極３１，３２の何れか一方又は双方に適用されることが好ましい。特に、窒化チタン、窒化タンタル、窒化タングステン等に代表される（但し、前記化合物群に限定されるものではない）金属ナイトライド化合物は、熱的及び化学的安定性が比較的高いため、これらを電極材料として用いると、電流抑制層３３と第１及び第２の電極との間の界面が安定して存在することになり、電流抑制素子２の信頼性確保の観点から好ましい。
【０１００】
又、タングステンシリサイド、チタンシリサイド、及びタンタルシリサイド等に代表される（但し、前記化合物群に限定されるものではない）金属シリサイド化合物は、電気抵抗が小さく、従って、微細化された電流抑制素子における電極の電気抵抗を小さくすることができるため、電流抑制素子２および記憶素子３の高集積化の観点から好ましい。
【０１０１】
尚、第１及び第２の電極３１，３２の製造プロセスと現在の半導体の製造プロセスとの親和性という観点に基づけば、最も好ましい電極材料の１つとして現在の半導体において銅（Ｃｕ）配線用バリアメタルとして多用される窒化タンタルを挙げることができるが、勿論、これに限定されることはない。
【０１０２】
このように、電流抑制素子２を適切に構成することにより、非線形の電気抵抗特性を示し、電流−電圧特性が印加電圧の極性に対して実質的に対称であり、更に、抵抗変化素子に大電流を流すことが可能な電流抑制素子２を得ることが可能になる。これにより、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子１に大電流を流すことが可能である記憶素子３及びそれを備える記憶装置２１を提供することが可能になる。特に、電流抑制素子２を構成する第１及び第２の電極３１，３２の何れか一方又は双方に窒化タンタルを用いる形態は、先に述べたように、オン／オフ比や電流抑制素子２の信頼性、更には現在の半導体の製造プロセスとの親和性という観点から、より一層好ましい形態である。
【０１０３】
尚、データを書き込む際に電流抑制層３３に大電流を流すという観点に基づけば、第１及び第２の電極３１，３２を構成する材料としては、エレクトロマイグレーション耐性の高い材料を使用することが好ましい。このような、エレクトロマイグレーション耐性の高い材料としては、例えば、Ｃｒ、Ｍｏ、Ｎｂ、Ｔａ、Ｗ、Ｔｉ、Ｖ、Ｚｒ、Ｈｆ等の遷移金属が挙げられる。又、例えば、シリサイド、ナイトライド、炭化物、硼化物等の化合物が挙げられる。但し、エレクトロマイグレーション耐性の高い材料は、これらの材料に限定されることはない。
【０１０４】
次に、本実施の形態に係る記憶装置の具体的な動作について、図面を参照しながら詳細に説明する。
【０１０５】
図１３は、本発明の実施の形態に係る電流抑制素子の電流−電圧特性を模式的に示す特性図である。尚、図１３において、Ｖｗは書き込み電圧を示しており、Ｖｒは読み出し電圧を示している。
【０１０６】
図１３に示す電流抑制素子２の電流−電圧特性において、書き込み電圧Ｖｗは、その絶対値が臨界電圧（範囲Ａの下限電圧及び範囲Ｂの上限電圧）の絶対値以上であって、抵抗変化素子１の状態を低抵抗状態と高抵抗状態との間で遷移させるために十分な電圧でありかつ抵抗変化素子１を破壊しない絶対値を有する電圧に設定される。本実施の形態では、書き込み電圧Ｖｗは、範囲Ａの上限電圧及び範囲Ｂの下限電圧とされている。ここで、抵抗変化素子１の状態は、例えば、正の電気パルスを印加すると低抵抗状態から高抵抗状態に遷移し、負の電気パルスを印加すると高抵抗状態から低抵抗状態に遷移する。
【０１０７】
一方、図１３に示す電流抑制素子２の電流−電圧特性において、読み出し電圧Ｖｒは、その絶対値が臨界電圧の絶対値以上であって、抵抗変化素子１の状態を低抵抗状態と高抵抗状態との間で遷移させない絶対値を有する電圧に設定される。具体的には、本実施の形態では、読み出し電圧Ｖｒは、図１３に示す範囲Ａ及び範囲Ｂに含まれる所定の電圧に設定される。
【０１０８】
さて、図１に示す記憶装置２１は、制御器（図示せず）によりその動作が制御される。即ち、この制御器から書き込み指令が記憶装置２１に入力されると、ビット線デコーダ４は、書き込み指令により指定されたアドレスのビット線ＢＬ０〜ＢＬ３の何れかを選択する。一方、ワード線デコーダ６，７は、書き込み指令により指定されたアドレスのワード線ＷＬ０〜ＷＬ３の何れかを選択する。これにより、書き込むべき記憶素子３が選択される。そして、ビット線デコーダ４とワード線デコーダ６，７とは、協働して、選択されたビット線ＢＬ０〜ＢＬ３の何れかとワード線ＷＬ０〜ＷＬ３の何れかとの間に、書き込み指令により指定されたデータ（ここでは“１”又は“０”）に対応する書き込み電圧Ｖｗの電気パルスを印加する。これにより、書き込み指令により指定されたアドレスの記憶素子３に、指定されたデータが書き込まれる。尚、書き込み電圧Ｖｗの具体的な印加動作については後で説明する。
【０１０９】
一方、上述の制御器から読み出し指令が記憶装置２１に入力されると、ビット線デコーダ４は、読み出し指令により指定されたアドレスのビット線ＢＬ０〜ＢＬ３の何れかを選択する。一方、ワード線デコーダ６，７は、読み出し指令により指定されたアドレスのワード線ＷＬ０〜ＷＬ３の何れかを選択し、これにより、読み出すべき記憶素子３が選択される。そして、ビット線デコーダ４とワード線デコーダ６，７とは、協働して、選択されたビット線ＢＬ０〜ＢＬ３の何れかとワード線ＷＬ０〜ＷＬ３の何れかとの間に、所定の読み出し電圧Ｖｒの電気パルスを印加する。すると、読み出し回路５は、選択されたビット線ＢＬ０〜ＢＬ３の何れかに流れる電流を検出して、その検出した電流に基づき、選択された記憶素子３に記憶されているデータの値が“１”であるか“０”であるかを検知する。そして、読み出し回路５は、この検知した“１”又は“０”の値を読み出しデータとして制御器に向け出力する。尚、読み出し電圧Ｖｒの具体的な印加動作については、後で説明する。
【０１１０】
以下、書き込み電圧Ｖｗの具体的な印加動作、及び、読み出し電圧Ｖｒの印加動作について、図面を参照しながら説明する。
【０１１１】
図１４（ａ）は、本発明の実施の形態に係る書き込み電圧の具体的な印加動作を示す模式図である。尚、以下の説明では、ビット線ＢＬ１とワード線ＷＬ１との立体交差部に位置する記憶素子３が選択され、この選択された記憶素子３（以下、「選択素子」という。この選択素子は、図１に示す記憶素子３ａに相当する）にデータを書き込む場合の動作を例として説明する。
【０１１２】
図１４（ａ）において、縦線は、左から順に、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を表している。そして、それらのビット線の上端には、各ビット線に印加される電圧値が記載されている。一方、横線は、上から順に、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を表している。そして、それらのワード線の左端には、各ワード線に印加される電圧値が記載されている。
【０１１３】
さて、図１４（ａ）では、この４行４列の記憶素子アレイを構成する、ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との各立体交差部に位置する各記憶素子３の両端における電圧差の絶対値が、縦線及び横線の各交点に図形により示されている。従って、これを見れば、選択素子（ビット線ＢＬ１とワード線ＷＬ１との立体交差部１１に位置する記憶素子３）以外の記憶素子３の両端における電位差の絶対値は全てＶｗ／２又は０となっており、よって、選択素子へのデータの書き込み時に選択素子以外へのデータの書き込みは行われないことが分かる。
【０１１４】
具体的には、本実施の形態では、ビット線デコーダ４が、選択素子に接続するビット線ＢＬ１に書き込み電圧Ｖｗを印加する。又、ワード線デコーダ７が、選択素子に接続するワード線ＷＬ１に電圧０を印加する。これにより、選択素子である記憶素子３の電流抑制素子２が導通状態となる。すると、抵抗変化素子１にはその抵抗状態の遷移に十分な電流が流れ、その結果、抵抗変化素子１の抵抗値が高抵抗状態或いは低抵抗状態に遷移する。
【０１１５】
一方、ビット線ＢＬ１は共通するが、ワード線ＷＬ１は共通しない列方向の他の記憶素子３（即ち、ビット線ＢＬ１と、ワード線ＷＬ０，ＷＬ２，ＷＬ３との各立体交差部１１に位置する記憶素子３）は、ビット線及びワード線の内、ビット線のみが選択された形態となることから、半選択素子（ＢＬ選択）と呼ばれる。そして、これらの半選択素子（ＢＬ選択）に接続するビット線ＢＬ１にはビット線デコーダ４により選択素子と同様に書き込み電圧Ｖｗが印加されるが、ワード線群（ワード線ＷＬ０，ＷＬ２，ＷＬ３）にはワード線デコーダ６，７がＶｗ／２の電圧を印加する。これにより、半選択素子（ＢＬ選択）の両端における電位差をＶｗ／２とする。
【０１１６】
又、ワード線ＷＬ１は共通するが、ビット線ＢＬ１は共通しない行方向の他の記憶素子３（即ち、ワード線ＷＬ１とビット線ＢＬ０，ＢＬ２，ＢＬ３との立体交差部１１に位置する記憶素子３）は、ビット線及びワード線の内、ワード線のみが選択された形態となるので、半選択素子（ＷＬ選択）と呼ばれる。そして、これらの半選択素子（ＷＬ選択）に接続するワード線ＷＬ１にはワード線デコーダ７により選択素子と同様に電圧０が印加されるが、ビット線群（ビット線ＢＬ０，ＢＬ２，ＢＬ３）にはビット線デコーダ４がＶｗ／２の電圧を印加する。これにより、半選択素子（ＷＬ選択）の両端における電位差をＶｗ／２とする。
【０１１７】
本実施の形態では、半選択素子の両端に印加されるＶｗ／２の電位差では、電流抑制素子２が遮断状態（電流抑制素子２に流れる電流が非常に小さい状態）となる。そのため、半選択素子の抵抗変化素子１には電流が殆ど流れない。従って、半選択素子の抵抗変化素子１へのデータの書き込みは行われない。逆に言えば、本実施の形態では、半選択素子の両端に印加されるＶｗ／２の電位差では抵抗変化素子１に非常に小さい電流しか流れないように書き込み電圧Ｖｗが設定されており、これにより、半選択素子におけるデータの書き込みが防止される。
【０１１８】
又、非選択素子（即ち、ビット線ＢＬ０，ＢＬ２，ＢＬ３とワード線ＷＬ０，ＷＬ２，ＷＬ３との立体交差部１１に位置する記憶素子３）の各々には、その両端にＶｗ／２の電圧が印加されるので、記憶素子３の両端に電位差は生じない。従って、これらの非選択素子では、抵抗変化素子１へのデータの書き込みは行われない。これにより、半選択素子及び非選択素子においてはデータの書き込みが行われず、選択素子のみにデータの書き込みを行うことが可能になる。即ち、書き込みディスターブを防止することが可能になる。
【０１１９】
尚、データの読み出し動作の際、選択素子のビット線ＢＬ１には読み出し電圧Ｖｒが、ワード線ＷＬ１には電圧０が、各々印加される。又、この際、非選択素子には、データの書き込み動作の場合と同様にして、Ｖｒ／２の電圧が印加される。つまり、図１４（ａ）における書き込み電圧Ｖｗを読み出し電圧Ｖｒに置き換える。これにより、選択された記憶素子３からデータが読み出される。
【０１２０】
一方、図１４（ｂ）は、本発明の実施の形態に係る書き込み電圧の他の具体的な印加動作を示す模式図である。尚、以下の説明においても、ビット線ＢＬ１とワード線ＷＬ１との立体交差部に位置する記憶素子３が選択され、この選択された記憶素子３（選択素子）にデータを書き込む場合の動作を例に挙げて説明する。
【０１２１】
図１４（ｂ）においても、縦線は、左から順に、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３を表している。そして、それらのビット線の上端には、各ビット線に印加される電圧値が記載されている。一方、横線は、上から順に、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を表している。そして、それらのワード線の左端には、各ワード線に印加される電圧値が記載されている。又、ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との各立体交差部に位置する各記憶素子３の両端における電圧差の絶対値が、縦線及び横線の各交点に図形により示されている。
【０１２２】
図１４（ｂ）に示す印加動作では、ビット線デコーダ４が、選択素子に接続するビット線ＢＬ１に書き込み電圧Ｖｗを印加する。又、ワード線デコーダ７が、選択素子に接続するワード線ＷＬ１に電圧０を印加する。これにより、選択素子である記憶素子３の電流抑制素子２が導通状態となり、抵抗変化素子１に十分な電流が流れ、その結果、抵抗変化素子１の抵抗値が高抵抗状態或いは低抵抗状態に遷移する。
【０１２３】
一方、この図１４（ｂ）に示す印加動作では、ビット線ＢＬ１以外のビット線（即ち、ビット線ＢＬ０，ＢＬ２，ＢＬ３）にＶｗ／３の電圧が印加され、かつ、ワード線ＷＬ１以外のワード線（即ち、ワード線ＷＬ０，ＷＬ２，ＷＬ３）に２Ｖｗ／３の電圧が印加される。この点が、図１４（ａ）に示す書き込み電圧の印加動作と異なる点である。
【０１２４】
このように、図１４（ｂ）に示す書き込み電圧の印加動作では、選択素子以外の記憶素子３の両端に印加される電圧の絶対値を全てＶｗ／３とし、このＶｗ／３の電圧では抵抗変化素子１へのデータの書き込みが行われないよう書き込み電圧Ｖｗを設定することで、半選択素子へのデータの書き込みを防止する。例えば、図１３においてＶｗと記載された電圧をここでの書き込み電圧Ｖｗとして設定すれば、Ｖｗ／３の電圧における電流抑制素子２の電気抵抗は非常に大きく、電流抑制素子２を流れる電流の値が非常に小さいため、選択素子以外の記憶素子３を構成する抵抗変化素子１に流れる電流は非常に小さくなる。その結果、抵抗変化素子１へのデータの書き込みが防止される。
【０１２５】
この図１４（ｂ）に示す印加動作によれば、選択素子以外の記憶素子３の両端における電位差が相対的により小さくなる。そのため、この図１４（ｂ）に示す印加動作は、書き込みディスターブの防止に有効である。尚、データの読み出し動作については、図１４（ａ）を参照した説明と同様であり、図１４（ｂ）における書き込み電圧Ｖｗを読み出し電圧Ｖｒに置き換えればよい。
【０１２６】
以上、本発明によれば、記憶素子へのデータの書き込みの際、データを書き込むべき抵抗変化素子には大きな絶対値の電圧が印加され、それ以外の抵抗変化素子には小さな絶対値の電圧が印加されるよう電気パルスの電圧を設定すると、データを書き込むべき抵抗変化素子には大電流が流れ、それ以外の抵抗変化素子には電流が流れないようになる。従って、金属酸化物材料を用いて抵抗変化素子を構成する場合でも、選択された記憶素子にはデータが確実に書き込まれ、それ以外の記憶素子にはデータは書き込まれない。
【０１２７】
しかも、本発明に係る電流抑制素子は、極性が正及び負の何れの印加電圧に対してもＭＩＭダイオードやバリスタ等の電気抵抗特性と同様の電気抵抗特性を示すので、異なる極性の書き込み電気パルスを用いても、迂回電流が確実に抑制される。これにより、記憶装置における書き込みディスターブの発生が確実に防止される。
【０１２８】
又、本発明によれば、データの書き込みの際に電気パルスの印加回路上で電位の設定のみを行えばよいので、記憶装置における電子回路、或いは、記憶素子の動作方法に特段の工夫を加えることなく、データを問題無く書き込むことが可能な好適な記憶装置を容易に提供することが可能になる。
【０１２９】
更には、本発明によれば、電流抑制素子を半導体の製造プロセス及びその製造設備を用いて製造することができるので、電流抑制素子を微細化することが容易になると共に、高品質の電流抑制素子を製造することが可能になる。これにより、極性の異なる電気パルスを印加してデータを書き込む記憶素子及びそれをマトリクス状に配設してなる記憶装置の小型化及び高品質化が実現される。
【産業上の利用可能性】
【０１３０】
本発明に係る記憶素子は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、書き込みディスターブが発生することなくデータを問題無く書き込み可能な記憶素子として、産業上の利用可能性を十分に有している。
【０１３１】
本発明に係る記憶装置は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、書き込みディスターブが発生することなくデータを問題無く書き込み可能な記憶装置として、産業上の利用可能性を十分に有している。
【符号の説明】
【０１３２】
１ 抵抗変化素子
２ 電流抑制素子
３ 記憶素子
３ａ 記憶素子（選択素子）
４ ビット線デコーダ
５ 読み出し回路
６，７ ワード線デコーダ
１１ 立体交差部
２０ 記憶素子アレイ
２１ 記憶装置
３１ 第１の電極
３２ 第２の電極
３３ 電流抑制層
ＷＬ０〜ＷＬ３ ワード線
ＢＬ０〜ＢＬ３ ビット線
Ｖｗ 書き込み電圧
Ｖｒ 読み込み電圧
Ａ，Ｂ，Ｃ 範囲
【特許請求の範囲】
【請求項１】
極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、
前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子と、を備え、前記抵抗変化素子と前記電流抑制素子とが直列に接続された記憶素子であって、
前記電流抑制素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配設された電流抑制層と、を備え、
前記電流抑制層が、ＳｉＮｘ（０＜ｘ≦０．８５）でかつアモルファス半導体により構成されている、記憶素子。
【請求項２】
前記第１の電極及び前記第２の電極の少なくとも一方が、窒化タンタルを含んでいる、請求項１に記載の記憶素子。
【請求項３】
前記電流抑制層の膜厚が２０ｎｍ以下である、請求項１に記載の記憶素子。
【請求項４】
極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と該抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子とを備え、該電流抑制素子は第１の電極と第２の電極と該第１の電極と該第２の電極との間に配設された電流抑制層とを備え、該電流抑制層がＳｉＮｘ（０＜ｘ≦０．８５）でかつアモルファス半導体により構成されている、複数の記憶素子と、
複数のビット線と、
前記複数のビット線に各々立体交差する複数のワード線と、を備え、
前記複数の記憶素子は前記抵抗変化素子と前記電流抑制素子とが直列に接続されて構成されており、
前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、該各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている、記憶装置。
【請求項５】
前記第１の電極及び前記第２の電極の少なくとも一方が、窒化タンタルを含んでいる、請求項４に記載の記憶装置。
【請求項６】
前記電流抑制層の膜厚が２０ｎｍ以下である、請求項４に記載の記憶装置。
【請求項１】
極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と、
前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子と、を備え、前記抵抗変化素子と前記電流抑制素子とが直列に接続された記憶素子であって、
前記電流抑制素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配設された電流抑制層と、を備え、
前記電流抑制層が、ＳｉＮｘ（０＜ｘ≦０．８５）でかつアモルファス半導体により構成されている、記憶素子。
【請求項２】
前記第１の電極及び前記第２の電極の少なくとも一方が、窒化タンタルを含んでいる、請求項１に記載の記憶素子。
【請求項３】
前記電流抑制層の膜厚が２０ｎｍ以下である、請求項１に記載の記憶素子。
【請求項４】
極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子と該抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子とを備え、該電流抑制素子は第１の電極と第２の電極と該第１の電極と該第２の電極との間に配設された電流抑制層とを備え、該電流抑制層がＳｉＮｘ（０＜ｘ≦０．８５）でかつアモルファス半導体により構成されている、複数の記憶素子と、
複数のビット線と、
前記複数のビット線に各々立体交差する複数のワード線と、を備え、
前記複数の記憶素子は前記抵抗変化素子と前記電流抑制素子とが直列に接続されて構成されており、
前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、該各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている、記憶装置。
【請求項５】
前記第１の電極及び前記第２の電極の少なくとも一方が、窒化タンタルを含んでいる、請求項４に記載の記憶装置。
【請求項６】
前記電流抑制層の膜厚が２０ｎｍ以下である、請求項４に記載の記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９（ａ）】
【図９（ｂ）】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９（ａ）】
【図９（ｂ）】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２５３３７７（Ｐ２０１２−２５３３７７Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１２−１７８３１８（Ｐ２０１２−１７８３１８）
【出願日】平成２４年８月１０日（２０１２．８．１０）
【分割の表示】特願２００９−５０６１９４（Ｐ２００９−５０６１９４）の分割
【原出願日】平成１９年１１月３０日（２００７．１１．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２４年８月１０日（２０１２．８．１０）
【分割の表示】特願２００９−５０６１９４（Ｐ２００９−５０６１９４）の分割
【原出願日】平成１９年１１月３０日（２００７．１１．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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