電子回路
【課題】複雑な回路構成を必要とせず、且つ容易に電源シーケンスを順守することができる回路を提供する。
【解決手段】電子回路（２０）は第１の電源ラインに第１の電圧（Ｖ１）を出力する第１の電源回路（３１）と、第１の電圧に基づいて第１の電圧よりも低い第２の電圧（Ｖ２）を安定化容量（Ｃ２）が接続された第２の電源ラインに出力する第２の電源回路（３２）と、安定化容量（Ｃ３）が接続される第３の電源ラインと第１の電源ラインの間に配置されるＰチャネルＭＯＳトランジスタ（ＭＰ１）と、ゲート駆動回路（４）を有する。ゲート駆動回路は第１の電源ラインの電圧上昇に応じて前記ＭＯＳトランジスタのゲート電圧を低下させ、第１の電源ラインの電圧低下に応じてゲート電圧を第３の電源ラインの電圧に近づける。前記ＭＯＳトランジスタはドレイン端子が第１の電源ライン側に、ソース端子が第３の電源ライン側に接続される。
【解決手段】電子回路（２０）は第１の電源ラインに第１の電圧（Ｖ１）を出力する第１の電源回路（３１）と、第１の電圧に基づいて第１の電圧よりも低い第２の電圧（Ｖ２）を安定化容量（Ｃ２）が接続された第２の電源ラインに出力する第２の電源回路（３２）と、安定化容量（Ｃ３）が接続される第３の電源ラインと第１の電源ラインの間に配置されるＰチャネルＭＯＳトランジスタ（ＭＰ１）と、ゲート駆動回路（４）を有する。ゲート駆動回路は第１の電源ラインの電圧上昇に応じて前記ＭＯＳトランジスタのゲート電圧を低下させ、第１の電源ラインの電圧低下に応じてゲート電圧を第３の電源ラインの電圧に近づける。前記ＭＯＳトランジスタはドレイン端子が第１の電源ライン側に、ソース端子が第３の電源ライン側に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源シーケンスの制御に係り、特に複数電源を使用して動作する電子回路に適用して有効な技術に関する。
【背景技術】
【０００２】
複数の種類の電源を必要とする電子回路、例えば多電源のマイクロコンピュータにおいて、異なる電源電圧で動作する素子が半導体基板上に混在する場合や異なる電源電圧で動作する回路間で信号のやり取りを行う場合、電源の投入及び遮断の順序が問題となる。これは電源を立ち上げ又は立ち下げの順番によって、入力不定伝播に起因する貫通電流が発生すること等により、内部素子が破壊されたり、劣化したりする虞があるからである。そのため、一般に多電源を必要とするマイクロコンピュータ等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）では、内部回路保護やポート制御の観点から、電源の投入及び遮断の順序（以下、「電源シーケンス」とも称する。）が規定される。マイクロコンピュータの電源シーケンスは一般に、電源投入はマイクロコンピュータのＣＰＵ等に供給されるコア電源が先でポート電源が後、電源遮断はポート電源が先でコア電源が後とされ、入力端子の機能によってはその逆とされる場合もある。しかしながら、規定された電源シーケンスを順守できるように電源の供給と停止のタイミングを図って制御を行った場合であっても、例えば電源遮断時において、遮断される電源ラインに接続される負荷抵抗や負荷容量によって放電時間が異なるため、規定された電源シーケンスを順守することができない場合がある。このような問題を解決するための電源シーケンス制御の従来技術として、特許文献１に開示がある。
【０００３】
特許文献１に記載の技術は、一方の電源電圧が所定の閾値電圧よりも低くなったとき、他方の電源電圧の電源ラインに接続された負荷容量に蓄積された電荷をトランジスタによって放電させることで電源シーケンスを順守する技術である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６９８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１の技術の場合、一方の電源電圧が低下してきたことを検出するための電源電圧レベル検出器が必要になる。また、前記電源電圧レベル検出器による検出のための基準電圧を生成する回路が別途必要となるが、この基準電圧は検出レベルを定める基準となるものであるため、精度の高い基準電圧を生成することができる電圧生成回路が必要となり、回路構成が複雑となる可能性がある。
【０００６】
本発明の目的は、複雑な回路構成を必要とせず、かつ、容易に電源シーケンスを順守することができる回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本電子回路は、外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧を出力する第１の電源回路と、前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧を安定化容量が接続された第２の電源ラインに出力する第２の電源回路とを有する。前記電子回路は更に、前記第１の電源ラインと安定化容量が接続される第３の電源ラインとの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するための第１のＰチャネルＭＯＳトランジスタと、ゲート駆動回路とを有する。前記ゲート駆動回路は、前記第１の電源ラインの電圧上昇に応じて前記第１のＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させることで前記第１の電圧を前記第３の電源ラインに出力させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第３の電源ラインの電圧に近づけることで前記第３の電源ラインへの前記第１の電圧の供給を停止させる。このとき、前記第１のＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続される。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、本電子回路によれば、複雑な回路構成を必要とせず、かつ、容易に電源シーケンスを順守することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施の形態に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。
【図２】図２は、電源シーケンスの一例を示す説明図である。
【図３】図３は、レギュレータ３２の内部構成の一例を示す回路図である。
【図４】図４は、Ｒ２の代わりに複数のダイオード、又はツェナーダイオードを用いた場合の一例を示す説明図である。
【図５】図５は、実施の形態１に係るタイミング調整回路４の比較例であるタイミング調整回路６の回路図である。
【図６】図６は、電源制御システム２０における電源投入時と電源遮断時の動作波形の一例を示す説明図である。
【図７】図７は、実施の形態２に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。
【図８】図８は、実施の形態３に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。
【図９】図９は、実施の形態３に係るタイミング調整回路５の比較例であるタイミング調整回路７の回路図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕（２電源電圧制御システム）
本発明の代表的な実施の形態に係る電子回路（２０、３０）は、外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧（Ｖ１）を出力する第１の電源回路（３１）と、前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧（Ｖ２）を安定化容量（Ｃ２）が接続された第２の電源ラインに出力する第２の電源回路（３２）と、安定化容量（Ｃ３）が接続される第３の電源ラインと、を有する。更に前記電子回路は、前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するための第１のＰチャネルＭＯＳトランジスタ（ＭＰ１）と、前記第１の電源ラインの電圧上昇に応じて前記第１のＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第３の電源ラインの電圧に近づけるゲート駆動回路（Ｒ１〜Ｒ３、ＭＮ１）を有する。前記第１のＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続される。
【００１５】
項１の電子回路による電源投入時のシーケンスは以下となる。前記第１の電圧が上昇して前記第１のＰチャネルＭＯＳトランジスタのスレッショルド電圧を超えると前記第１のＰチャネルＭＯＳトランジスタがオンし、前記第３の電源ラインに前記第１の電圧が供給される。更に前記第１のＰチャネルＭＯＳトランジスタのドレイン端子とソース端子（バックゲート端子）間に存在する寄生のダイオードにより、前記第１の電源ラインから前記第３の電源ラインに電圧が供給される。これにより、前記第１の電圧は前記第３の電源ラインに速やかに供給される。また、前記第２の電圧は前記第１の電圧に基づいて生成されることから、前記第２の電圧は前記第１の電圧（前記第３の電源ラインの電圧）よりも後に立ち上がる。以上により、電源投入時には、前記第３の電源ラインの電圧が前記第２の電源ラインの電圧より先に立ち上がるという電源シーケンスが順守される。
【００１６】
項１の電子回路による電源遮断時のシーケンスは以下となる。外部電源の供給の停止やディセーブル信号の入力による前記第１の電源回路の動作停止により前記第１の電圧の出力が停止されると、前記第２の電源回路は前記第２の電圧を生成することができず、前記第２の電圧は前記第２の電源回路内の放電経路と前記第２の電源ラインに接続された安定化容量に基づく放電時間で低下する。一方、前記ゲート駆動回路は前記第１の電圧の供給停止に伴い、前記第１のＰチャネルＭＯＳトランジスタのゲート電圧をソース電圧に近づけることで前記第１のＰチャネルＭＯＳトランジスタをオフさせる。これにより、前記第１の電源ラインと前記第３の電源ラインの電流経路が遮断される。また、電源ライン間のロードスイッチとして存在する前記第１のＰチャネルＭＯＳトランジスタのドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続されることにより、前記第３の電源ラインから前記第１の電源ラインへの寄生ダイオードを介した電流の流出はない。これにより、前記第１の電源ラインと前記第３の電源ラインが電気的に遮断されるので、前記第１のＰチャネルＭＯＳトランジスタがオフした後は、前記第３の電源ラインの電圧は保たれる。以上により、電源遮断時には前記第２の電源ラインの電圧が前記第３の電源ラインの電圧より先に立ち下がるという電源シーケンスを順守することが容易となる。
【００１７】
〔２〕（ゲート駆動回路）
項１の電子回路において、前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタ（ＭＮ１）と、前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第３の電源ラインとの間に配置された抵抗素子（Ｒ１）と、一端が前記第１の電源ラインに接続される第１素子（Ｒ２、Ｄｎ、Ｄｚ）と、一端がグランド電圧に接続される第２素子（Ｒ３）と、を有する。前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる。
【００１８】
これによれば、前記ゲート駆動回路における前記第１の電圧に応じた動作を容易に実現することが可能となる。
【００１９】
〔３〕（抵抗分圧）
項２の電子回路において、前記第１素子（Ｒ２）と前記第２素子（Ｒ３）は抵抗素子である。
【００２０】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。また、前記第１素子と前記第２素子の抵抗比を調整することで、前記第１のＰチャネルＭＯＳトランジスタをオフさせるときの前記第１の電圧の値を変更することが容易となる。
【００２１】
〔４〕（直列接続ダイオードと抵抗）
項２の電子回路において、前記第１素子はアノード側が第１の電源ライン側とされ、直列に接続された複数のダイオード素子（Ｄｎ）であり、前記第２素子（Ｒ３）は抵抗素子である。
【００２２】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００２３】
〔５〕（ツェナーダイオードと抵抗）
項２の電子回路において、前記第１素子はカソード側が第１の電源ライン側とされるツェナーダイオード（Ｄｚ）であり、前記第２素子は抵抗素子（Ｒ３）である。
【００２４】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００２５】
〔６〕（第２の電源ラインの放電用トランジスタ）
項１乃至５のいずれかの電子回路（３０）において、前記第２の電源ラインとグランド電圧との間に配置された第２のＰチャネルＭＯＳトランジスタ又はＰＮＰトランジスタ（ＭＰ２）を更に有し、前記ＰチャネルＭＯＳトランジスタのゲート端子又は前記ＰＮＰトランジスタのベース端子は、前記第１の電源ライン側に接続される。
【００２６】
これによれば、電源遮断時において前記第２の電圧をより早く低下させることが可能となる。
【００２７】
〔７〕（ディスクリート部品）
項１乃至６のいずれかの電子回路において、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ若しくは前記ＰＮＰトランジスタ、及び前記ゲート駆動回路は、ディスクリート素子で構成される。
【００２８】
これによれば、前記第２電源ラインや前記第３電源ラインに接続される負荷や安定化容量に応じた、部品の定数変更等の設計変更が容易となる。
【００２９】
〔８〕（２電源電圧制御システム（バイポーラ））
本発明の代表的な実施の形態に係る電子回路（４０）は、外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧（Ｖ１）を出力する第１の電源回路（３１）と、前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧（Ｖ２）を、安定化容量（Ｃ２）が接続された第２の電源ラインに出力する第２の電源回路（３２）と、安定化容量（Ｃ３）が接続される第３の電源ラインとを有する。前記電子回路は更に、前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するためのＰＮＰトランジスタ（Ｑ１）と、前記ＰＮＰトランジスタのエミッタ端子とベース端子との間に配置される抵抗素子（Ｒ１）と、前記第１の電源ラインの電圧上昇に応じて前記ＰＮＰトランジスタのベース電流を増加させ、前記第１の電源ラインの電圧低下に応じてベース電流を低下させるベース電流制御回路（Ｒ２、Ｒ３、ＭＮ１）と、を有する。前記ＰＮＰトランジスタは、コレクタ端子が前記第１の電源ライン側に接続され、エミッタ端子が前記第３の電源ライン側に接続される。
【００３０】
これによれば、電源投入時において項１と同様の作用効果を奏する。電源遮断時においては以下となる。前記第１の電圧の供給が停止されると、前記第２の電圧は、項１と同様に、前記第２の電源回路内の放電経路と前記第２の電源ラインに接続された安定化容量に応じた放電時間で低下する。一方、前記ゲート駆動回路は前記第１の電圧の供給停止に伴い、前記ＰＮＰトランジスタのベース電圧がエミッタ電圧に近づくことで前記ＰＮＰトランジスタがオフする。これにより、前記第１の電源ラインと前記第３の電源ラインの電流経路が遮断される。また、電源ライン間のロードスイッチとして存在する前記ＰＮＰトランジスタのコレクタ端子が前記第１の電源ライン側に接続され、エミッタ端子が前記第３の電源ライン側に接続されることにより、エミッタ端子とベース端子との間の抵抗素子を介してベース端子からコレクタ端子への電流の流出がない。これにより、前記第１の電源ラインと前記第３の電源ラインが電気的に遮断されるので、前記ＰＮＰトランジスタがオフした後は、前記第３の電源ラインの電圧は保たれる。以上により、電源遮断時には前記第２の電源ラインの電圧が前記第３の電源ラインの電圧より先に立ち下がるという電源シーケンスを順守することが容易となる。
【００３１】
〔９〕（ベース電流制御回路）
項８の電子回路において、前記ベース電流制御回路は、前記ＰＮＰトランジスタのベース端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタ（ＭＮ１）と、一端が前記第１の電源ラインに接続される第１素子（Ｒ２、Ｄｎ、Ｄｚ）と、一端がグランド電圧に接続される第２素子（Ｒ３）と、を有する。前記ベース電流制御回路は、前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる。
【００３２】
これによれば、前記ベース電流制御回路における前記第１の電圧に応じた動作を容易に実現することが可能となる。
【００３３】
〔１０〕（抵抗分圧）
項９の電子回路において、前記第１素子（Ｒ２）と前記第２素子（Ｒ３）は抵抗素子である。
【００３４】
これによれば、前記ベース電流制御回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００３５】
〔１１〕（タイミング調整回路）
本発明の代表的な実施の形態に係る電子回路（４）は、回路のグランド電圧に対する電源電圧が供給される第１の電源ライン（Ｖ１）と、第２の電源ライン（Ｖ３）と、前記第１の電源ラインと前記第２の電源ラインの間に配置されるＰチャネルＭＯＳトランジスタ（ＭＰ１）と、前記第１の電源ラインの電圧上昇に応じて前記ＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第２の電源ラインの電圧に近づけるゲート駆動回路（Ｒ１〜Ｒ３、ＭＮ１）と、を有する。前記ＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第２電源ライン側に接続される。
【００３６】
一般にＰチャネルＭＯＳトランジスタのバックゲート端子は最も高い電位に接続され、多くの場合ソース端子と同電位とされる。これにより、ドレイン端子側をアノードとしバックゲート側をカソードとする寄生ダイオードにより、ドレイン端子とソース端子が接続されることになる。また、電源ライン間のロードスイッチとしてＰチャネルＭＯＳトランジスタを用いる場合、一般に電圧を供給する側にソース端子が接続され、電圧が供給される側にドレイン端子が接続される。このような接続において、電圧の供給側であるソース端子の電圧が低下した場合、電圧の供給先であるドレイン端子からソース端子に前記寄生ダイオードを介して電流が逆流することなる。そこで、項１１の電子回路によれば、電源電圧の供給元にドレイン端子を接続し、電源電圧の供給先にソース端子を接続していることから、電圧の供給元であるドレイン端子の電圧が低下した場合であっても、電圧の供給先であるソース端子に電流が逆流することがない。
【００３７】
〔１２〕（ゲート駆動回路）
項１１の電子回路は、前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタ（ＭＮ１）と、前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第２の電源ラインとの間に配置された抵抗素子（Ｒ１）と、一端が前記第１の電源ラインに接続される第１素子（Ｒ２）と、一端がグランド電圧に接続される第２素子（Ｒ３）と、を有する。更に、前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる。
【００３８】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００３９】
〔１３〕（抵抗分圧）
項１２の電子回路は、前記第１素子（Ｒ２）と前記第２素子（Ｒ３）は抵抗素子である。
【００４０】
これによれば、前記ゲート駆動回路における前記第１の電圧に応じた動作を容易に実現することが可能となる。
【００４１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４２】
≪実施の形態１≫
図１は、本実施の形態に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。電源制御システム１０は、基板（ボード）１上に構成され、マイクロコンピュータ２に対し電源電圧を供給するための電源回路群３と、その電源電圧の供給と遮断のタイミングを調整するタイミング調整回路４とを備える。
【００４３】
同図に示されるマイクロコンピュータ２は、複数の異なる電源電圧が供給されて動作する。ここでは一例として、ポート制御等を行う周辺回路等に供給されるポート電源ＶＣＣ（３．３Ｖ）と、ＣＰＵ等に供給されるコア電源ＶＣＣＱ（１．２Ｖ）の２種類の電源が供給されるものとする。
【００４４】
マイクロコンピュータ２は所定の電源シーケンスを要求する。ここでは一例として、ポート電源ＶＣＣ（３．３Ｖ）がコア電源ＶＣＣＱ（１．２Ｖ）よりも先に投入され、ポート電源ＶＣＣはコア電源ＶＣＣＱよりも後に遮断され、且つポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くされない、という電源シーケンスが要求されるものとする。
【００４５】
図２に電源シーケンスの一例を示す。同図（ａ）は、マイクロコンピュータ２が要求する電源シーケンスである。同図ではコア電源ＶＣＣＱ（１．２Ｖ）がポート電源ＶＣＣ（３．３Ｖ）よりも後に立ち上がり、且つ先に立ち下がる場合が示される。同図（ｂ）は、マイクロコンピュータ２が要求する電源シーケンスを満足しない場合の一例である。同図ではコア電源ＶＣＣＱがポート電源ＶＣＣよりも先に立ち上がり、且つ後に立ち下がる場合が示される。
【００４６】
電源制御システム１０では、前記マイクロコンピュータ２が要求する電源シーケンスを満足させるため、電源回路群３とタイミング調整回路４は以下のように構成される。
【００４７】
電源回路群３は、ＤＣ／ＤＣコンバータ３１とレギュレータ３２を備える。
【００４８】
ＤＣ／ＤＣコンバータ３１は、例えば、外部から入力される電源（１２Ｖ）から電圧Ｖ１（３．３Ｖ）を生成する。ＤＣ／ＤＣコンバータ３１は、例えばチョッパ方式の降圧ＤＣ／ＤＣコンバータ、又はフライバック方式の降圧ＤＣ／ＤＣコンバータである。或いは、電圧Ｖ１よりも低い電圧から電圧Ｖ１を生成する場合には、昇圧のＤＣ／ＤＣコンバータでもよい。電圧Ｖ１の電源ラインには安定化容量Ｃ１が接続される。ＤＣ／ＤＣコンバータ３１が電圧Ｖ１を出力する条件としては、例えば外部電源（１２Ｖ）が供給されたとき、及び図示されないイネーブル信号等によりＤＣ／ＤＣコンバータ３１の動作停止が解除されたとき等である。一方、電圧Ｖ１の出力が停止される条件としては、例えば外部電源の供給が停止されたとき、及び前記イネーブル信号等によりＤＣ／ＤＣコンバータ３１の動作が停止されたとき等である。このとき電圧Ｖ１は、例えばＤＣ／ＤＣコンバータ３１が内部に備える出力電圧センス用抵抗や放電用のトランジスタ等により電圧Ｖ１の電源ラインに接続された安定化容量Ｃ１の電荷が放電されることで、速やかに低下する。
【００４９】
レギュレータ３２は、ＤＣ／ＤＣコンバータ３１によって生成された電圧Ｖ１（３．３Ｖ）に基づいて電圧Ｖ２（１．２Ｖ）を生成し、コア電源ＶＣＣＱとしてマイクロコンピュータ２に供給する。前記レギュレータ３２は、具体的にはシリーズレギュレータであり、例えば３端子レギュレータである。レギュレータ３２の出力電圧Ｖ２の電源ラインには、安定化容量Ｃ２が接続され、必要に応じて放電用抵抗Ｒ５が接続される。
【００５０】
図３にレギュレータ３２の内部構成の一例を示す。同図に示されるように、レギュレータ３２は、基準電圧生成部３２１、アンプ部３２２、出力トランジスタ３２３、及び出力電圧センス抵抗３２４等から構成される。レギュレータ３２に電圧Ｖ１が入力されると、出力電圧センス抵抗３２４で出力電圧Ｖ２を検出し、検出電圧と基準電圧Ｖｒｅｆとが等しくなるように、アンプ部３２２により出力トランジスタ３２３を制御することで電圧Ｖ２（１．２Ｖ）を生成する。入力電圧Ｖ１の供給がなくなったときは、電圧Ｖ２は、電源ラインに接続された安定化容量Ｃ２と出力電圧センス抵抗３２４及び放電抵抗Ｒ５に基づく時定数で定まる放電時間で低下する。
【００５１】
タイミング調整回路４は、電圧Ｖ１の電源ラインと電圧Ｖ３の電源ラインとの間に設けられたＰチャネルＭＯＳトランジスタＭＰ１と、ＭＰ１のゲート端子とグランド電位との間に設けられたＮチャネルＭＯＳトランジスタＭＮ１と、ＭＰ１のゲート端子とソース端子との間に設けられた抵抗Ｒ１と、ＭＰ１のドレイン端子とグランド電位との間に設けられ、直列に接続された抵抗Ｒ２及びＲ３とを備える。これらの素子は、例えばディスクリート部品であり、ボード１上に配置される。
【００５２】
抵抗Ｒ２とＲ３の接続点はＭＮ１のゲート端子に接続される。電圧Ｖ１が上昇し、抵抗Ｒ２及びＲ３によって分圧された電圧がＭＮ１の閾値電圧を超えると、ＭＮ１がオンする。抵抗Ｒ２と抵抗Ｒ３の抵抗比により、ＭＮ１がオン（オフ）するときの電圧Ｖ１の値を調整することができる。ＭＰ１のゲート端子の電圧は、抵抗Ｒ１とＭＮ１の電流能力に応じて決定され、ＭＮ１がオンしてＭ１の電流能力が増加（オン抵抗が低下）することによりグランド電位に近づく。ＭＰ１のゲート電圧が低下し、ＭＰ１がオンすると、電圧Ｖ１がソース端子側に電圧Ｖ３として供給され、電圧Ｖ３はマイクロコンピュータ２のＶＣＣ端子に供給される。
【００５３】
前記抵抗Ｒ２の代わりに他の素子を用いることも可能である。
【００５４】
図４は、抵抗Ｒ２の代わりに複数の直列接続されたダイオード、又はツェナーダイオードを用いた場合の一例を示す説明図である。ダイオードＤｎを用いる場合には、電圧Ｖ１側をアノードとし、抵抗Ｒ３側をカソードとするダイオードを複数直列に接続する。この場合、直列に接続するダイオードＤｎの段数により、ＮチャネルＭＯＳトランジスタＭＮ１がオンする電圧Ｖ１の値を調整することが可能となる。またツェナーダイオードＤｚを用いる場合は、電圧Ｖ１側をカソードとし、抵抗Ｒ３側をアノードとして接続する。
【００５５】
ＰチャネルＭＯＳトランジスタＭＰ１は、前述したようにディスクリートのＰチャネルトランジスタであり、バックゲートとソース端子は同電位とされる。また、ドレイン端子とバックゲート間には寄生のダイオードＤ０が存在するため、ドレイン端子とソース端子は寄生ダイオードＤ０により接続される。したがって、タイミング調整回路４における電圧Ｖ１を供給する経路は、前述したＰチャネルＭＯＳトランジスタＭＰ１がオンすることによる経路と、寄生ダイオードＤ０を介した経路の２つとなる。これにより、電圧Ｖ１の上昇に伴い、電圧Ｖ３が追従して上昇することが理解される。一方、電圧Ｖ１の供給が停止されたとき、ＭＰ１はＭＮ１によってオフされる。また、本実施の形態に係る電源制御システム１０では、ＰチャネルＭＯＳトランジスタＭＰ１は、図１に示されるようにドレイン端子が電圧Ｖ１の電源ラインに接続され、ソース端子が電圧Ｖ３の電源ラインに接続されるため、電圧Ｖ１が低下しても寄生ダイオードＤ０によるソース端子からドレイン端子への電流の流出はない。ここで、本実施の形態の比較例として、例えば電圧の供給側（電圧Ｖ１側）にＰチャネルトランジスタのソース端子を接続した場合を考える。
【００５６】
図５は、本実施の形態に係るタイミング調整回路４の比較例として、ＰチャネルＭＯＳトランジスタのソース端子とドレイン端子の接続を入れ替えたタイミング調整回路６の回路図である。同図に示されるように、電圧Ｖ３の電源ラインに寄生ダイオードＤ０Ｘのアノード側が接続され、電圧Ｖ１の電源ラインにカソード側が接続されるため、電圧Ｖ１が電圧Ｖ３よりも低下した場合、寄生ダイオードＤ０Ｘを介して電流Ｉｘが逆流してしまう。これにより、電圧Ｖ１の低下によりＰチャネルＭＯＳトランジスタＭＰ１Ｘがオフしても、電圧Ｖ３の電源ラインに接続された安定化容量Ｃ３から電荷が流出し、電圧Ｖ３が電圧Ｖ２よりも早く低下してしまう場合があり、要求される電源シーケンスを守ることができない虞がある。そこで、本実施の形態に係るタイミング調整回路４によれば、寄生ダイオードＤ０のアノード側が電圧Ｖ１の電源ラインに接続されるため、電圧Ｖ１の遮断時に電流の逆流が発生せず、電圧Ｖ３は安定化容量Ｃ３により保たれる。これにより、電源遮断時の電圧Ｖ２の制御を容易に行うことが可能となる。具体的には、電圧Ｖ３の電源ラインに放電用抵抗Ｒ４を接続し、当該抵抗Ｒ４と安定化容量Ｃ３の値を調整することで、電圧Ｖ３の放電時間を調整することができる。また、抵抗Ｒ２とＲ３の抵抗比を変えることで、放電用抵抗Ｒ４による放電を開始するタイミングを調整することができる。これにより、電圧遮断時の電源シーケンスを順守できるように設計することが容易となる。
【００５７】
図６に電源制御システム２０における電源投入時と電源遮断時の動作波形の一例を示す。
【００５８】
電源投入時の動作は以下である。同図に示されるように、時刻ｔ０において外部電圧（１２Ｖ）が供給されてＤＣ／ＤＣコンバータ３１がイネーブル状態となると、電圧Ｖ１が上昇し始める。それに伴い、ＰチャネルＭＯＳトランジスタＭＰ１の寄生ダイオードＤ０を介して電流が流れ始め、電圧Ｖ３も上昇を始める。このとき、ＰチャネルＭＯＳトランジスタＭＰ１のゲート電圧は抵抗Ｒ１によりソース電圧と同電位であることからＭＰ１は導通しない。その後、電圧Ｖ１がＮチャネルＭＯＳトランジスタＭＮ１の閾値電圧に近づくにつれ、ＮチャネルＭＯＳトランジスタＭＮ１がオンし始めることにより電圧Ｖ３の上昇が加速し、時刻ｔ１においてＰチャネルＭＯＳトランジスタＭＰ１が導通すると、電圧Ｖ３は電圧Ｖ１と等しくされる。また、電圧Ｖ１がレギュレータ３２の動作可能な電圧まで上昇した時刻ｔ２において電圧Ｖ２が発生する。以上により、電圧Ｖ３は電圧Ｖ１に追従して上昇し、かつ電圧Ｖ２は電圧Ｖ１から生成されることから、電圧Ｖ３（電源ＶＣＣ）は電圧Ｖ２（電源ＶＣＣＱ）よりも先にマイクロコンピュータ２に供給され、電圧Ｖ２（電源ＶＣＣＱ）よりも電圧が低くなることはない。これにより、電源投入時に要求される電源シーケンスは順守される。
【００５９】
電源遮断時の動作は以下である。同図に示されるように、時刻ｔ３においてＤＣ／ＤＣコンバータ３１がディセーブル状態に又は外部電源が供給停止となると、電圧Ｖ１は低下する。これに伴い、ＰチャネルＭＯＳトランジスタＭＰ１を通じて電圧Ｖ３も低下するが、ＮチャネルＭＯＳトランジスタＭＮ１のゲート電圧も同じように低下するため、ＭＮ１のオン抵抗が徐々に増加し、ＭＰ１のゲート電圧はソース電圧と等しくなるように上昇する。これにより、ＭＰ１が非導通状態に移行し、電圧Ｖ３の低下が鈍化する。そして、時刻ｔ４においてＭＮ１の閾値を下回るところまで電圧Ｖ１が低下すると、ＭＮ１及びＭＰ１がオフする。これにより、電圧Ｖ３の電源ラインの放電経路が放電抵抗Ｒ４のみとなり、電圧Ｖ３は、安定化容量Ｃ３と放電抵抗Ｒ４によって定まる時定数に基づく放電時間をもって低下する。また電圧Ｖ２は、Ｖ１の低下によりレギュレータ３２が駆動できなくなると、電圧Ｖ１に追従して低下し、その後は安定化容量Ｃ２と放電抵抗Ｒ５及び出力電圧センス抵抗３２４によって定まる時定数に基づく放電時間をもって低下する。このとき、安定化容量Ｃ３と放電抵抗Ｒ４による時定数は、安定化容量Ｃ２と放電抵抗Ｒ５及び出力電圧センス抵抗３２４によって定まる時定数よりも大きく設定されていれば、図６に示されるように電源遮断時に要求される電源シーケンスは順守される。尚、電圧Ｖ２と電圧Ｖ３の上昇時間、低下時間は、抵抗Ｒ５、容量Ｃ２、抵抗Ｒ２、抵抗Ｒ３、容量Ｃ３等の定数の設定値によって任意に設定可能である。
【００６０】
以上実施の形態１に係る電源制御システム２０によれば、電源投入時は、タイミング調整回路４により電圧Ｖ１に追従して電圧Ｖ３が上昇し、かつ電圧Ｖ２は電圧Ｖ１から生成されるため、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも先に投入され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守することができる。また電源遮断時は、タイミング調整回路４のＰチャネルＭＯＳトランジスタＭＰ１がオフすること、及びＭＰ１のドレイン端子側を電圧Ｖ１の電源ラインに接続していることによる寄生ダイオードＤ０を介した電流の逆流が生じないことから、ＭＰ１が非道通状態となった後は、電圧Ｖ３を安定化容量Ｃ３により保持することができる。これにより、電圧Ｖ２の電源ラインの安定化容量Ｃ２及び放電抵抗Ｒ５と、電圧Ｖ３の電源ラインの安定化容量Ｃ３及び放電抵抗Ｒ４の定数の調整を行えば、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも後に遮断され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守させることが容易となる。
【００６１】
≪実施の形態２≫
図７は、実施の形態２に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。同図に示される電源制御システム２０のうち実施の形態１に係る電源制御システム１０と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００６２】
同図に示される電源制御システム２０は、実施の形態１に係る電源制御システム１０に対し、電圧Ｖ２の電源ラインとグランド電位間にＰチャネルＭＯＳトランジスタＭＰ２を更に追加した構成である。ＭＰ２は、ゲート端子が電源Ｖ１の電源ラインに接続され、ソース端子が電圧Ｖ２の電源ラインに接続され、ドレイン端子はグランド電位に接続される。電源遮断時において電圧Ｖ１が電圧Ｖ２よりも低下し、ＭＰ２の閾値電圧を超えるゲート・ソース間電圧が発生すると、ＭＰ２がオンし、電圧Ｖ２の電源ラインに接続された安定化容量Ｃ２が放電される。これにより、電圧Ｖ２をより早く低下させることが可能となる。一方、電源投入時は、電圧Ｖ２は電圧Ｖ１に基づいて生成されるため、電圧Ｖ２が電圧Ｖ１よりも大きくならないことから、ＭＰ２が電圧Ｖ２の立ち上がりに及ぼす影響は少ない。なお、ＭＰ２による放電経路には、放電電流制限用の抵抗を挿入してもよい。
【００６３】
以上実施の形態２によれば、電源遮断時において、ＰチャネルＭＯＳトランジスタＭＰ２により、電圧Ｖ２を早く低下させることができるから、電源遮断時の電源シーケンスを順守させることが容易となる。
【００６４】
《実施の形態３》
図８は、実施の形態３に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。同図に示される電源制御システム４０のうち実施の形態１に係る電源制御システム１０と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００６５】
同図に示される電源制御システム４０は、実施の形態１に係る電源制御システム１０のタイミング調整回路４におけるＰチャネルＭＯＳトランジスタＭＰ１をＰＮＰトランジスタＱ１に変更した構成のタイミング調整回路５を備える。
【００６６】
ＰＮＰトランジスタＱ１は、コレクタ端子が電源Ｖ１の電源ラインに接続され、エミッタ端子が電圧Ｖ２の電源ラインに接続される。ＰＮＰトランジスタＱ１は、ディスクリート部品である。Ｑ１のベース端子とＮチャネルＭＯＳトランジスタＭＮ１との間にベース電流制限用の抵抗Ｒ６が更に接続される。
【００６７】
電圧Ｖ１が上昇し、抵抗Ｒ２及びＲ３によって分圧された電圧がＭＮ１の閾値電圧を超えるとＭＮ１がオンすると、Ｒ１を介してＭＮ１に電流が流れるとともにＰＮＰトランジスタＱ１のベース端子からＲ６を介してＭＮ１に電流が流れる。これにより、Ｑ１が導通し、電圧Ｖ１がエミッタ端子側に電圧Ｖ３として供給され、電圧Ｖ３はマイクロコンピュータ２のＶＣＣ端子に供給される。以上により、電圧Ｖ３は電圧Ｖ１に追従して上昇し、かつ電圧Ｖ２は実施の形態１の場合と同様に電圧Ｖ１から生成されることから、電圧Ｖ３（電源ＶＣＣ）は電圧Ｖ２（電源ＶＣＣＱ）よりも先にマイクロコンピュータ２に供給され、電圧Ｖ２（電源ＶＣＣＱ）よりも電圧が低くなることはない。これにより、電源投入時に要求される電源シーケンスは順守される。
【００６８】
一方、電圧Ｖ１の供給が停止されたとき、ＭＮ１がオフすることによってＰＮＰトランジスタＱ１は非導通状態とされる。また、本実施の形態に係る電源制御システム４０では、Ｑ１は、図７に示されるようにコレクタ端子が電圧Ｖ１の電源ラインに接続され、エミッタ端子が電圧Ｖ３の電源ラインに接続されるため、電圧Ｖ１が電圧Ｖ３より低下してもエミッタ端子からコレクタ端子への電流の流出はない。ここで、本実施の形態の比較例として、例えば電圧の供給側（電圧Ｖ１側）にＰＮＰトランジスタのエミッタ端子を接続した場合を考える。
【００６９】
図９は、本実施の形態に係るタイミング調整回路５の比較例として、ＰＮＰトランジスタのエミッタ端子とコレクタ端子の接続を入れ替えたタイミング調整回路７の回路図である。この場合、コレクタ端子とベース端子のダイオードとエミッタ端子とベース端子間に設けられた抵抗Ｒ１Ｙからなる電流経路により、電圧Ｖ１が電圧Ｖ３よりも低下した場合、電流Ｉｙが逆流してしまう。これにより、電圧Ｖ１が低下してＰＮＰトランジスタが非導通状態となっても、電圧Ｖ３の電源ラインに接続された安定化容量Ｃ３から電荷が流出し、電圧Ｖ３が電圧Ｖ２よりも早く低下してしまう場合があり、要求される電源シーケンスを守ることができない虞がある。そこで、本実施の形態に係るタイミング調整回路５によれば、電圧Ｖ１の遮断時に電流の逆流が発生せず、電圧Ｖ３は安定化容量Ｃ３により保たれる。これにより、実施の形態１と同様に、放電用抵抗Ｒ４と安定化容量Ｃ３の値を調整すること、及び抵抗Ｒ２とＲ３の抵抗比を調整することにより、容易に電圧遮断時の電源シーケンスを順守することが可能となる。
【００７０】
以上実施の形態３に係る電源制御システム４０によれば、電源投入時は、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも先に投入され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守することができる。また電源遮断時は、電圧Ｖ２の電源ラインの安定化容量Ｃ２及び放電抵抗Ｒ５と、電圧Ｖ３の電源ラインの安定化容量Ｃ３及び放電抵抗Ｒ４の定数の調整を行えば、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも後に遮断され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守することが容易となる。
【００７１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７２】
例えば、実施の形態１乃至３におけるトランジスタＭＮ１は、ＮチャネルＭＯＳトランジスタに限られず、ＮＰＮトランジスタでもよい。この場合、ＮＰＮトランジスタのベース端子にベース電流制限用の抵抗を直列に挿入することが望ましい。
【００７３】
実施の形態３における電圧Ｖ２の電源ラインとグランド電位との間にＰチャネルＭＯＳトランジスタＭＰ２を挿入することも可能である。これによれば、実施の形態２と同様の作用効果を奏する。当該トランジスタＭＰ２はＰチャネルＭＯＳトランジスタに限られず、ＰＮＰトランジスタでもよい。この場合もベース端子にベース電流制限用の抵抗を直列に挿入することが望ましい。
【００７４】
実施の形態２及び３において、抵抗Ｒ２は、実施の形態１と同様に、ダイオードＤｎ又はツェナーダイオードＤｚに置き換えることが可能である。
【符号の説明】
【００７５】
１ 基板（ボード）
１０、２０、４０ 電源制御システム
２ マイクロコンピュータ
３ 電源回路群
３１ ＤＣ／ＤＣコンバータ
３２ レギュレータ
３２１ 基準電圧生成部
３２２ アンプ部
３２３ 出力トランジスタ
３２４ 出力電圧センス抵抗
４、５ タイミング調整回路
６、７ タイミング調整回路（比較例）
Ｃ１、Ｃ２、Ｃ３ 安定化容量
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ１Ｘ、Ｒ１Ｙ 抵抗
Ｖ１、Ｖ２、Ｖ３ 電圧（電源ライン）
ＭＰ１、ＭＰ１Ｘ、ＭＰ２ ＰチャネルＭＯＳトランジスタ
ＭＮ１ ＮチャネルＭＯＳトランジスタ
Ｄ０、Ｄ０Ｘ 寄生ダイオード
Ｄｎ ダイオード
Ｄｚ ツェナーダイオード
Ｑ１ ＰＮＰトランジスタ
Ｄ１Ｙ コレクタ・ベース間ダイオード
Ｉｘ、Ｉｙ 逆流電流
【技術分野】
【０００１】
本発明は、電源シーケンスの制御に係り、特に複数電源を使用して動作する電子回路に適用して有効な技術に関する。
【背景技術】
【０００２】
複数の種類の電源を必要とする電子回路、例えば多電源のマイクロコンピュータにおいて、異なる電源電圧で動作する素子が半導体基板上に混在する場合や異なる電源電圧で動作する回路間で信号のやり取りを行う場合、電源の投入及び遮断の順序が問題となる。これは電源を立ち上げ又は立ち下げの順番によって、入力不定伝播に起因する貫通電流が発生すること等により、内部素子が破壊されたり、劣化したりする虞があるからである。そのため、一般に多電源を必要とするマイクロコンピュータ等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）では、内部回路保護やポート制御の観点から、電源の投入及び遮断の順序（以下、「電源シーケンス」とも称する。）が規定される。マイクロコンピュータの電源シーケンスは一般に、電源投入はマイクロコンピュータのＣＰＵ等に供給されるコア電源が先でポート電源が後、電源遮断はポート電源が先でコア電源が後とされ、入力端子の機能によってはその逆とされる場合もある。しかしながら、規定された電源シーケンスを順守できるように電源の供給と停止のタイミングを図って制御を行った場合であっても、例えば電源遮断時において、遮断される電源ラインに接続される負荷抵抗や負荷容量によって放電時間が異なるため、規定された電源シーケンスを順守することができない場合がある。このような問題を解決するための電源シーケンス制御の従来技術として、特許文献１に開示がある。
【０００３】
特許文献１に記載の技術は、一方の電源電圧が所定の閾値電圧よりも低くなったとき、他方の電源電圧の電源ラインに接続された負荷容量に蓄積された電荷をトランジスタによって放電させることで電源シーケンスを順守する技術である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６９８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１の技術の場合、一方の電源電圧が低下してきたことを検出するための電源電圧レベル検出器が必要になる。また、前記電源電圧レベル検出器による検出のための基準電圧を生成する回路が別途必要となるが、この基準電圧は検出レベルを定める基準となるものであるため、精度の高い基準電圧を生成することができる電圧生成回路が必要となり、回路構成が複雑となる可能性がある。
【０００６】
本発明の目的は、複雑な回路構成を必要とせず、かつ、容易に電源シーケンスを順守することができる回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本電子回路は、外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧を出力する第１の電源回路と、前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧を安定化容量が接続された第２の電源ラインに出力する第２の電源回路とを有する。前記電子回路は更に、前記第１の電源ラインと安定化容量が接続される第３の電源ラインとの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するための第１のＰチャネルＭＯＳトランジスタと、ゲート駆動回路とを有する。前記ゲート駆動回路は、前記第１の電源ラインの電圧上昇に応じて前記第１のＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させることで前記第１の電圧を前記第３の電源ラインに出力させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第３の電源ラインの電圧に近づけることで前記第３の電源ラインへの前記第１の電圧の供給を停止させる。このとき、前記第１のＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続される。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、本電子回路によれば、複雑な回路構成を必要とせず、かつ、容易に電源シーケンスを順守することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施の形態に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。
【図２】図２は、電源シーケンスの一例を示す説明図である。
【図３】図３は、レギュレータ３２の内部構成の一例を示す回路図である。
【図４】図４は、Ｒ２の代わりに複数のダイオード、又はツェナーダイオードを用いた場合の一例を示す説明図である。
【図５】図５は、実施の形態１に係るタイミング調整回路４の比較例であるタイミング調整回路６の回路図である。
【図６】図６は、電源制御システム２０における電源投入時と電源遮断時の動作波形の一例を示す説明図である。
【図７】図７は、実施の形態２に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。
【図８】図８は、実施の形態３に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。
【図９】図９は、実施の形態３に係るタイミング調整回路５の比較例であるタイミング調整回路７の回路図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕（２電源電圧制御システム）
本発明の代表的な実施の形態に係る電子回路（２０、３０）は、外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧（Ｖ１）を出力する第１の電源回路（３１）と、前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧（Ｖ２）を安定化容量（Ｃ２）が接続された第２の電源ラインに出力する第２の電源回路（３２）と、安定化容量（Ｃ３）が接続される第３の電源ラインと、を有する。更に前記電子回路は、前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するための第１のＰチャネルＭＯＳトランジスタ（ＭＰ１）と、前記第１の電源ラインの電圧上昇に応じて前記第１のＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第３の電源ラインの電圧に近づけるゲート駆動回路（Ｒ１〜Ｒ３、ＭＮ１）を有する。前記第１のＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続される。
【００１５】
項１の電子回路による電源投入時のシーケンスは以下となる。前記第１の電圧が上昇して前記第１のＰチャネルＭＯＳトランジスタのスレッショルド電圧を超えると前記第１のＰチャネルＭＯＳトランジスタがオンし、前記第３の電源ラインに前記第１の電圧が供給される。更に前記第１のＰチャネルＭＯＳトランジスタのドレイン端子とソース端子（バックゲート端子）間に存在する寄生のダイオードにより、前記第１の電源ラインから前記第３の電源ラインに電圧が供給される。これにより、前記第１の電圧は前記第３の電源ラインに速やかに供給される。また、前記第２の電圧は前記第１の電圧に基づいて生成されることから、前記第２の電圧は前記第１の電圧（前記第３の電源ラインの電圧）よりも後に立ち上がる。以上により、電源投入時には、前記第３の電源ラインの電圧が前記第２の電源ラインの電圧より先に立ち上がるという電源シーケンスが順守される。
【００１６】
項１の電子回路による電源遮断時のシーケンスは以下となる。外部電源の供給の停止やディセーブル信号の入力による前記第１の電源回路の動作停止により前記第１の電圧の出力が停止されると、前記第２の電源回路は前記第２の電圧を生成することができず、前記第２の電圧は前記第２の電源回路内の放電経路と前記第２の電源ラインに接続された安定化容量に基づく放電時間で低下する。一方、前記ゲート駆動回路は前記第１の電圧の供給停止に伴い、前記第１のＰチャネルＭＯＳトランジスタのゲート電圧をソース電圧に近づけることで前記第１のＰチャネルＭＯＳトランジスタをオフさせる。これにより、前記第１の電源ラインと前記第３の電源ラインの電流経路が遮断される。また、電源ライン間のロードスイッチとして存在する前記第１のＰチャネルＭＯＳトランジスタのドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続されることにより、前記第３の電源ラインから前記第１の電源ラインへの寄生ダイオードを介した電流の流出はない。これにより、前記第１の電源ラインと前記第３の電源ラインが電気的に遮断されるので、前記第１のＰチャネルＭＯＳトランジスタがオフした後は、前記第３の電源ラインの電圧は保たれる。以上により、電源遮断時には前記第２の電源ラインの電圧が前記第３の電源ラインの電圧より先に立ち下がるという電源シーケンスを順守することが容易となる。
【００１７】
〔２〕（ゲート駆動回路）
項１の電子回路において、前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタ（ＭＮ１）と、前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第３の電源ラインとの間に配置された抵抗素子（Ｒ１）と、一端が前記第１の電源ラインに接続される第１素子（Ｒ２、Ｄｎ、Ｄｚ）と、一端がグランド電圧に接続される第２素子（Ｒ３）と、を有する。前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる。
【００１８】
これによれば、前記ゲート駆動回路における前記第１の電圧に応じた動作を容易に実現することが可能となる。
【００１９】
〔３〕（抵抗分圧）
項２の電子回路において、前記第１素子（Ｒ２）と前記第２素子（Ｒ３）は抵抗素子である。
【００２０】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。また、前記第１素子と前記第２素子の抵抗比を調整することで、前記第１のＰチャネルＭＯＳトランジスタをオフさせるときの前記第１の電圧の値を変更することが容易となる。
【００２１】
〔４〕（直列接続ダイオードと抵抗）
項２の電子回路において、前記第１素子はアノード側が第１の電源ライン側とされ、直列に接続された複数のダイオード素子（Ｄｎ）であり、前記第２素子（Ｒ３）は抵抗素子である。
【００２２】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００２３】
〔５〕（ツェナーダイオードと抵抗）
項２の電子回路において、前記第１素子はカソード側が第１の電源ライン側とされるツェナーダイオード（Ｄｚ）であり、前記第２素子は抵抗素子（Ｒ３）である。
【００２４】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００２５】
〔６〕（第２の電源ラインの放電用トランジスタ）
項１乃至５のいずれかの電子回路（３０）において、前記第２の電源ラインとグランド電圧との間に配置された第２のＰチャネルＭＯＳトランジスタ又はＰＮＰトランジスタ（ＭＰ２）を更に有し、前記ＰチャネルＭＯＳトランジスタのゲート端子又は前記ＰＮＰトランジスタのベース端子は、前記第１の電源ライン側に接続される。
【００２６】
これによれば、電源遮断時において前記第２の電圧をより早く低下させることが可能となる。
【００２７】
〔７〕（ディスクリート部品）
項１乃至６のいずれかの電子回路において、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ若しくは前記ＰＮＰトランジスタ、及び前記ゲート駆動回路は、ディスクリート素子で構成される。
【００２８】
これによれば、前記第２電源ラインや前記第３電源ラインに接続される負荷や安定化容量に応じた、部品の定数変更等の設計変更が容易となる。
【００２９】
〔８〕（２電源電圧制御システム（バイポーラ））
本発明の代表的な実施の形態に係る電子回路（４０）は、外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧（Ｖ１）を出力する第１の電源回路（３１）と、前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧（Ｖ２）を、安定化容量（Ｃ２）が接続された第２の電源ラインに出力する第２の電源回路（３２）と、安定化容量（Ｃ３）が接続される第３の電源ラインとを有する。前記電子回路は更に、前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するためのＰＮＰトランジスタ（Ｑ１）と、前記ＰＮＰトランジスタのエミッタ端子とベース端子との間に配置される抵抗素子（Ｒ１）と、前記第１の電源ラインの電圧上昇に応じて前記ＰＮＰトランジスタのベース電流を増加させ、前記第１の電源ラインの電圧低下に応じてベース電流を低下させるベース電流制御回路（Ｒ２、Ｒ３、ＭＮ１）と、を有する。前記ＰＮＰトランジスタは、コレクタ端子が前記第１の電源ライン側に接続され、エミッタ端子が前記第３の電源ライン側に接続される。
【００３０】
これによれば、電源投入時において項１と同様の作用効果を奏する。電源遮断時においては以下となる。前記第１の電圧の供給が停止されると、前記第２の電圧は、項１と同様に、前記第２の電源回路内の放電経路と前記第２の電源ラインに接続された安定化容量に応じた放電時間で低下する。一方、前記ゲート駆動回路は前記第１の電圧の供給停止に伴い、前記ＰＮＰトランジスタのベース電圧がエミッタ電圧に近づくことで前記ＰＮＰトランジスタがオフする。これにより、前記第１の電源ラインと前記第３の電源ラインの電流経路が遮断される。また、電源ライン間のロードスイッチとして存在する前記ＰＮＰトランジスタのコレクタ端子が前記第１の電源ライン側に接続され、エミッタ端子が前記第３の電源ライン側に接続されることにより、エミッタ端子とベース端子との間の抵抗素子を介してベース端子からコレクタ端子への電流の流出がない。これにより、前記第１の電源ラインと前記第３の電源ラインが電気的に遮断されるので、前記ＰＮＰトランジスタがオフした後は、前記第３の電源ラインの電圧は保たれる。以上により、電源遮断時には前記第２の電源ラインの電圧が前記第３の電源ラインの電圧より先に立ち下がるという電源シーケンスを順守することが容易となる。
【００３１】
〔９〕（ベース電流制御回路）
項８の電子回路において、前記ベース電流制御回路は、前記ＰＮＰトランジスタのベース端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタ（ＭＮ１）と、一端が前記第１の電源ラインに接続される第１素子（Ｒ２、Ｄｎ、Ｄｚ）と、一端がグランド電圧に接続される第２素子（Ｒ３）と、を有する。前記ベース電流制御回路は、前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる。
【００３２】
これによれば、前記ベース電流制御回路における前記第１の電圧に応じた動作を容易に実現することが可能となる。
【００３３】
〔１０〕（抵抗分圧）
項９の電子回路において、前記第１素子（Ｒ２）と前記第２素子（Ｒ３）は抵抗素子である。
【００３４】
これによれば、前記ベース電流制御回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００３５】
〔１１〕（タイミング調整回路）
本発明の代表的な実施の形態に係る電子回路（４）は、回路のグランド電圧に対する電源電圧が供給される第１の電源ライン（Ｖ１）と、第２の電源ライン（Ｖ３）と、前記第１の電源ラインと前記第２の電源ラインの間に配置されるＰチャネルＭＯＳトランジスタ（ＭＰ１）と、前記第１の電源ラインの電圧上昇に応じて前記ＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第２の電源ラインの電圧に近づけるゲート駆動回路（Ｒ１〜Ｒ３、ＭＮ１）と、を有する。前記ＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第２電源ライン側に接続される。
【００３６】
一般にＰチャネルＭＯＳトランジスタのバックゲート端子は最も高い電位に接続され、多くの場合ソース端子と同電位とされる。これにより、ドレイン端子側をアノードとしバックゲート側をカソードとする寄生ダイオードにより、ドレイン端子とソース端子が接続されることになる。また、電源ライン間のロードスイッチとしてＰチャネルＭＯＳトランジスタを用いる場合、一般に電圧を供給する側にソース端子が接続され、電圧が供給される側にドレイン端子が接続される。このような接続において、電圧の供給側であるソース端子の電圧が低下した場合、電圧の供給先であるドレイン端子からソース端子に前記寄生ダイオードを介して電流が逆流することなる。そこで、項１１の電子回路によれば、電源電圧の供給元にドレイン端子を接続し、電源電圧の供給先にソース端子を接続していることから、電圧の供給元であるドレイン端子の電圧が低下した場合であっても、電圧の供給先であるソース端子に電流が逆流することがない。
【００３７】
〔１２〕（ゲート駆動回路）
項１１の電子回路は、前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタ（ＭＮ１）と、前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第２の電源ラインとの間に配置された抵抗素子（Ｒ１）と、一端が前記第１の電源ラインに接続される第１素子（Ｒ２）と、一端がグランド電圧に接続される第２素子（Ｒ３）と、を有する。更に、前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる。
【００３８】
これによれば、前記ゲート駆動回路を容易に構成することができ、部品点数も抑えることが可能となる。
【００３９】
〔１３〕（抵抗分圧）
項１２の電子回路は、前記第１素子（Ｒ２）と前記第２素子（Ｒ３）は抵抗素子である。
【００４０】
これによれば、前記ゲート駆動回路における前記第１の電圧に応じた動作を容易に実現することが可能となる。
【００４１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４２】
≪実施の形態１≫
図１は、本実施の形態に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。電源制御システム１０は、基板（ボード）１上に構成され、マイクロコンピュータ２に対し電源電圧を供給するための電源回路群３と、その電源電圧の供給と遮断のタイミングを調整するタイミング調整回路４とを備える。
【００４３】
同図に示されるマイクロコンピュータ２は、複数の異なる電源電圧が供給されて動作する。ここでは一例として、ポート制御等を行う周辺回路等に供給されるポート電源ＶＣＣ（３．３Ｖ）と、ＣＰＵ等に供給されるコア電源ＶＣＣＱ（１．２Ｖ）の２種類の電源が供給されるものとする。
【００４４】
マイクロコンピュータ２は所定の電源シーケンスを要求する。ここでは一例として、ポート電源ＶＣＣ（３．３Ｖ）がコア電源ＶＣＣＱ（１．２Ｖ）よりも先に投入され、ポート電源ＶＣＣはコア電源ＶＣＣＱよりも後に遮断され、且つポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くされない、という電源シーケンスが要求されるものとする。
【００４５】
図２に電源シーケンスの一例を示す。同図（ａ）は、マイクロコンピュータ２が要求する電源シーケンスである。同図ではコア電源ＶＣＣＱ（１．２Ｖ）がポート電源ＶＣＣ（３．３Ｖ）よりも後に立ち上がり、且つ先に立ち下がる場合が示される。同図（ｂ）は、マイクロコンピュータ２が要求する電源シーケンスを満足しない場合の一例である。同図ではコア電源ＶＣＣＱがポート電源ＶＣＣよりも先に立ち上がり、且つ後に立ち下がる場合が示される。
【００４６】
電源制御システム１０では、前記マイクロコンピュータ２が要求する電源シーケンスを満足させるため、電源回路群３とタイミング調整回路４は以下のように構成される。
【００４７】
電源回路群３は、ＤＣ／ＤＣコンバータ３１とレギュレータ３２を備える。
【００４８】
ＤＣ／ＤＣコンバータ３１は、例えば、外部から入力される電源（１２Ｖ）から電圧Ｖ１（３．３Ｖ）を生成する。ＤＣ／ＤＣコンバータ３１は、例えばチョッパ方式の降圧ＤＣ／ＤＣコンバータ、又はフライバック方式の降圧ＤＣ／ＤＣコンバータである。或いは、電圧Ｖ１よりも低い電圧から電圧Ｖ１を生成する場合には、昇圧のＤＣ／ＤＣコンバータでもよい。電圧Ｖ１の電源ラインには安定化容量Ｃ１が接続される。ＤＣ／ＤＣコンバータ３１が電圧Ｖ１を出力する条件としては、例えば外部電源（１２Ｖ）が供給されたとき、及び図示されないイネーブル信号等によりＤＣ／ＤＣコンバータ３１の動作停止が解除されたとき等である。一方、電圧Ｖ１の出力が停止される条件としては、例えば外部電源の供給が停止されたとき、及び前記イネーブル信号等によりＤＣ／ＤＣコンバータ３１の動作が停止されたとき等である。このとき電圧Ｖ１は、例えばＤＣ／ＤＣコンバータ３１が内部に備える出力電圧センス用抵抗や放電用のトランジスタ等により電圧Ｖ１の電源ラインに接続された安定化容量Ｃ１の電荷が放電されることで、速やかに低下する。
【００４９】
レギュレータ３２は、ＤＣ／ＤＣコンバータ３１によって生成された電圧Ｖ１（３．３Ｖ）に基づいて電圧Ｖ２（１．２Ｖ）を生成し、コア電源ＶＣＣＱとしてマイクロコンピュータ２に供給する。前記レギュレータ３２は、具体的にはシリーズレギュレータであり、例えば３端子レギュレータである。レギュレータ３２の出力電圧Ｖ２の電源ラインには、安定化容量Ｃ２が接続され、必要に応じて放電用抵抗Ｒ５が接続される。
【００５０】
図３にレギュレータ３２の内部構成の一例を示す。同図に示されるように、レギュレータ３２は、基準電圧生成部３２１、アンプ部３２２、出力トランジスタ３２３、及び出力電圧センス抵抗３２４等から構成される。レギュレータ３２に電圧Ｖ１が入力されると、出力電圧センス抵抗３２４で出力電圧Ｖ２を検出し、検出電圧と基準電圧Ｖｒｅｆとが等しくなるように、アンプ部３２２により出力トランジスタ３２３を制御することで電圧Ｖ２（１．２Ｖ）を生成する。入力電圧Ｖ１の供給がなくなったときは、電圧Ｖ２は、電源ラインに接続された安定化容量Ｃ２と出力電圧センス抵抗３２４及び放電抵抗Ｒ５に基づく時定数で定まる放電時間で低下する。
【００５１】
タイミング調整回路４は、電圧Ｖ１の電源ラインと電圧Ｖ３の電源ラインとの間に設けられたＰチャネルＭＯＳトランジスタＭＰ１と、ＭＰ１のゲート端子とグランド電位との間に設けられたＮチャネルＭＯＳトランジスタＭＮ１と、ＭＰ１のゲート端子とソース端子との間に設けられた抵抗Ｒ１と、ＭＰ１のドレイン端子とグランド電位との間に設けられ、直列に接続された抵抗Ｒ２及びＲ３とを備える。これらの素子は、例えばディスクリート部品であり、ボード１上に配置される。
【００５２】
抵抗Ｒ２とＲ３の接続点はＭＮ１のゲート端子に接続される。電圧Ｖ１が上昇し、抵抗Ｒ２及びＲ３によって分圧された電圧がＭＮ１の閾値電圧を超えると、ＭＮ１がオンする。抵抗Ｒ２と抵抗Ｒ３の抵抗比により、ＭＮ１がオン（オフ）するときの電圧Ｖ１の値を調整することができる。ＭＰ１のゲート端子の電圧は、抵抗Ｒ１とＭＮ１の電流能力に応じて決定され、ＭＮ１がオンしてＭ１の電流能力が増加（オン抵抗が低下）することによりグランド電位に近づく。ＭＰ１のゲート電圧が低下し、ＭＰ１がオンすると、電圧Ｖ１がソース端子側に電圧Ｖ３として供給され、電圧Ｖ３はマイクロコンピュータ２のＶＣＣ端子に供給される。
【００５３】
前記抵抗Ｒ２の代わりに他の素子を用いることも可能である。
【００５４】
図４は、抵抗Ｒ２の代わりに複数の直列接続されたダイオード、又はツェナーダイオードを用いた場合の一例を示す説明図である。ダイオードＤｎを用いる場合には、電圧Ｖ１側をアノードとし、抵抗Ｒ３側をカソードとするダイオードを複数直列に接続する。この場合、直列に接続するダイオードＤｎの段数により、ＮチャネルＭＯＳトランジスタＭＮ１がオンする電圧Ｖ１の値を調整することが可能となる。またツェナーダイオードＤｚを用いる場合は、電圧Ｖ１側をカソードとし、抵抗Ｒ３側をアノードとして接続する。
【００５５】
ＰチャネルＭＯＳトランジスタＭＰ１は、前述したようにディスクリートのＰチャネルトランジスタであり、バックゲートとソース端子は同電位とされる。また、ドレイン端子とバックゲート間には寄生のダイオードＤ０が存在するため、ドレイン端子とソース端子は寄生ダイオードＤ０により接続される。したがって、タイミング調整回路４における電圧Ｖ１を供給する経路は、前述したＰチャネルＭＯＳトランジスタＭＰ１がオンすることによる経路と、寄生ダイオードＤ０を介した経路の２つとなる。これにより、電圧Ｖ１の上昇に伴い、電圧Ｖ３が追従して上昇することが理解される。一方、電圧Ｖ１の供給が停止されたとき、ＭＰ１はＭＮ１によってオフされる。また、本実施の形態に係る電源制御システム１０では、ＰチャネルＭＯＳトランジスタＭＰ１は、図１に示されるようにドレイン端子が電圧Ｖ１の電源ラインに接続され、ソース端子が電圧Ｖ３の電源ラインに接続されるため、電圧Ｖ１が低下しても寄生ダイオードＤ０によるソース端子からドレイン端子への電流の流出はない。ここで、本実施の形態の比較例として、例えば電圧の供給側（電圧Ｖ１側）にＰチャネルトランジスタのソース端子を接続した場合を考える。
【００５６】
図５は、本実施の形態に係るタイミング調整回路４の比較例として、ＰチャネルＭＯＳトランジスタのソース端子とドレイン端子の接続を入れ替えたタイミング調整回路６の回路図である。同図に示されるように、電圧Ｖ３の電源ラインに寄生ダイオードＤ０Ｘのアノード側が接続され、電圧Ｖ１の電源ラインにカソード側が接続されるため、電圧Ｖ１が電圧Ｖ３よりも低下した場合、寄生ダイオードＤ０Ｘを介して電流Ｉｘが逆流してしまう。これにより、電圧Ｖ１の低下によりＰチャネルＭＯＳトランジスタＭＰ１Ｘがオフしても、電圧Ｖ３の電源ラインに接続された安定化容量Ｃ３から電荷が流出し、電圧Ｖ３が電圧Ｖ２よりも早く低下してしまう場合があり、要求される電源シーケンスを守ることができない虞がある。そこで、本実施の形態に係るタイミング調整回路４によれば、寄生ダイオードＤ０のアノード側が電圧Ｖ１の電源ラインに接続されるため、電圧Ｖ１の遮断時に電流の逆流が発生せず、電圧Ｖ３は安定化容量Ｃ３により保たれる。これにより、電源遮断時の電圧Ｖ２の制御を容易に行うことが可能となる。具体的には、電圧Ｖ３の電源ラインに放電用抵抗Ｒ４を接続し、当該抵抗Ｒ４と安定化容量Ｃ３の値を調整することで、電圧Ｖ３の放電時間を調整することができる。また、抵抗Ｒ２とＲ３の抵抗比を変えることで、放電用抵抗Ｒ４による放電を開始するタイミングを調整することができる。これにより、電圧遮断時の電源シーケンスを順守できるように設計することが容易となる。
【００５７】
図６に電源制御システム２０における電源投入時と電源遮断時の動作波形の一例を示す。
【００５８】
電源投入時の動作は以下である。同図に示されるように、時刻ｔ０において外部電圧（１２Ｖ）が供給されてＤＣ／ＤＣコンバータ３１がイネーブル状態となると、電圧Ｖ１が上昇し始める。それに伴い、ＰチャネルＭＯＳトランジスタＭＰ１の寄生ダイオードＤ０を介して電流が流れ始め、電圧Ｖ３も上昇を始める。このとき、ＰチャネルＭＯＳトランジスタＭＰ１のゲート電圧は抵抗Ｒ１によりソース電圧と同電位であることからＭＰ１は導通しない。その後、電圧Ｖ１がＮチャネルＭＯＳトランジスタＭＮ１の閾値電圧に近づくにつれ、ＮチャネルＭＯＳトランジスタＭＮ１がオンし始めることにより電圧Ｖ３の上昇が加速し、時刻ｔ１においてＰチャネルＭＯＳトランジスタＭＰ１が導通すると、電圧Ｖ３は電圧Ｖ１と等しくされる。また、電圧Ｖ１がレギュレータ３２の動作可能な電圧まで上昇した時刻ｔ２において電圧Ｖ２が発生する。以上により、電圧Ｖ３は電圧Ｖ１に追従して上昇し、かつ電圧Ｖ２は電圧Ｖ１から生成されることから、電圧Ｖ３（電源ＶＣＣ）は電圧Ｖ２（電源ＶＣＣＱ）よりも先にマイクロコンピュータ２に供給され、電圧Ｖ２（電源ＶＣＣＱ）よりも電圧が低くなることはない。これにより、電源投入時に要求される電源シーケンスは順守される。
【００５９】
電源遮断時の動作は以下である。同図に示されるように、時刻ｔ３においてＤＣ／ＤＣコンバータ３１がディセーブル状態に又は外部電源が供給停止となると、電圧Ｖ１は低下する。これに伴い、ＰチャネルＭＯＳトランジスタＭＰ１を通じて電圧Ｖ３も低下するが、ＮチャネルＭＯＳトランジスタＭＮ１のゲート電圧も同じように低下するため、ＭＮ１のオン抵抗が徐々に増加し、ＭＰ１のゲート電圧はソース電圧と等しくなるように上昇する。これにより、ＭＰ１が非導通状態に移行し、電圧Ｖ３の低下が鈍化する。そして、時刻ｔ４においてＭＮ１の閾値を下回るところまで電圧Ｖ１が低下すると、ＭＮ１及びＭＰ１がオフする。これにより、電圧Ｖ３の電源ラインの放電経路が放電抵抗Ｒ４のみとなり、電圧Ｖ３は、安定化容量Ｃ３と放電抵抗Ｒ４によって定まる時定数に基づく放電時間をもって低下する。また電圧Ｖ２は、Ｖ１の低下によりレギュレータ３２が駆動できなくなると、電圧Ｖ１に追従して低下し、その後は安定化容量Ｃ２と放電抵抗Ｒ５及び出力電圧センス抵抗３２４によって定まる時定数に基づく放電時間をもって低下する。このとき、安定化容量Ｃ３と放電抵抗Ｒ４による時定数は、安定化容量Ｃ２と放電抵抗Ｒ５及び出力電圧センス抵抗３２４によって定まる時定数よりも大きく設定されていれば、図６に示されるように電源遮断時に要求される電源シーケンスは順守される。尚、電圧Ｖ２と電圧Ｖ３の上昇時間、低下時間は、抵抗Ｒ５、容量Ｃ２、抵抗Ｒ２、抵抗Ｒ３、容量Ｃ３等の定数の設定値によって任意に設定可能である。
【００６０】
以上実施の形態１に係る電源制御システム２０によれば、電源投入時は、タイミング調整回路４により電圧Ｖ１に追従して電圧Ｖ３が上昇し、かつ電圧Ｖ２は電圧Ｖ１から生成されるため、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも先に投入され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守することができる。また電源遮断時は、タイミング調整回路４のＰチャネルＭＯＳトランジスタＭＰ１がオフすること、及びＭＰ１のドレイン端子側を電圧Ｖ１の電源ラインに接続していることによる寄生ダイオードＤ０を介した電流の逆流が生じないことから、ＭＰ１が非道通状態となった後は、電圧Ｖ３を安定化容量Ｃ３により保持することができる。これにより、電圧Ｖ２の電源ラインの安定化容量Ｃ２及び放電抵抗Ｒ５と、電圧Ｖ３の電源ラインの安定化容量Ｃ３及び放電抵抗Ｒ４の定数の調整を行えば、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも後に遮断され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守させることが容易となる。
【００６１】
≪実施の形態２≫
図７は、実施の形態２に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。同図に示される電源制御システム２０のうち実施の形態１に係る電源制御システム１０と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００６２】
同図に示される電源制御システム２０は、実施の形態１に係る電源制御システム１０に対し、電圧Ｖ２の電源ラインとグランド電位間にＰチャネルＭＯＳトランジスタＭＰ２を更に追加した構成である。ＭＰ２は、ゲート端子が電源Ｖ１の電源ラインに接続され、ソース端子が電圧Ｖ２の電源ラインに接続され、ドレイン端子はグランド電位に接続される。電源遮断時において電圧Ｖ１が電圧Ｖ２よりも低下し、ＭＰ２の閾値電圧を超えるゲート・ソース間電圧が発生すると、ＭＰ２がオンし、電圧Ｖ２の電源ラインに接続された安定化容量Ｃ２が放電される。これにより、電圧Ｖ２をより早く低下させることが可能となる。一方、電源投入時は、電圧Ｖ２は電圧Ｖ１に基づいて生成されるため、電圧Ｖ２が電圧Ｖ１よりも大きくならないことから、ＭＰ２が電圧Ｖ２の立ち上がりに及ぼす影響は少ない。なお、ＭＰ２による放電経路には、放電電流制限用の抵抗を挿入してもよい。
【００６３】
以上実施の形態２によれば、電源遮断時において、ＰチャネルＭＯＳトランジスタＭＰ２により、電圧Ｖ２を早く低下させることができるから、電源遮断時の電源シーケンスを順守させることが容易となる。
【００６４】
《実施の形態３》
図８は、実施の形態３に係る、多電源のマイクロコンピュータを動作させるための電源制御システムの一例を示すブロック図である。同図に示される電源制御システム４０のうち実施の形態１に係る電源制御システム１０と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００６５】
同図に示される電源制御システム４０は、実施の形態１に係る電源制御システム１０のタイミング調整回路４におけるＰチャネルＭＯＳトランジスタＭＰ１をＰＮＰトランジスタＱ１に変更した構成のタイミング調整回路５を備える。
【００６６】
ＰＮＰトランジスタＱ１は、コレクタ端子が電源Ｖ１の電源ラインに接続され、エミッタ端子が電圧Ｖ２の電源ラインに接続される。ＰＮＰトランジスタＱ１は、ディスクリート部品である。Ｑ１のベース端子とＮチャネルＭＯＳトランジスタＭＮ１との間にベース電流制限用の抵抗Ｒ６が更に接続される。
【００６７】
電圧Ｖ１が上昇し、抵抗Ｒ２及びＲ３によって分圧された電圧がＭＮ１の閾値電圧を超えるとＭＮ１がオンすると、Ｒ１を介してＭＮ１に電流が流れるとともにＰＮＰトランジスタＱ１のベース端子からＲ６を介してＭＮ１に電流が流れる。これにより、Ｑ１が導通し、電圧Ｖ１がエミッタ端子側に電圧Ｖ３として供給され、電圧Ｖ３はマイクロコンピュータ２のＶＣＣ端子に供給される。以上により、電圧Ｖ３は電圧Ｖ１に追従して上昇し、かつ電圧Ｖ２は実施の形態１の場合と同様に電圧Ｖ１から生成されることから、電圧Ｖ３（電源ＶＣＣ）は電圧Ｖ２（電源ＶＣＣＱ）よりも先にマイクロコンピュータ２に供給され、電圧Ｖ２（電源ＶＣＣＱ）よりも電圧が低くなることはない。これにより、電源投入時に要求される電源シーケンスは順守される。
【００６８】
一方、電圧Ｖ１の供給が停止されたとき、ＭＮ１がオフすることによってＰＮＰトランジスタＱ１は非導通状態とされる。また、本実施の形態に係る電源制御システム４０では、Ｑ１は、図７に示されるようにコレクタ端子が電圧Ｖ１の電源ラインに接続され、エミッタ端子が電圧Ｖ３の電源ラインに接続されるため、電圧Ｖ１が電圧Ｖ３より低下してもエミッタ端子からコレクタ端子への電流の流出はない。ここで、本実施の形態の比較例として、例えば電圧の供給側（電圧Ｖ１側）にＰＮＰトランジスタのエミッタ端子を接続した場合を考える。
【００６９】
図９は、本実施の形態に係るタイミング調整回路５の比較例として、ＰＮＰトランジスタのエミッタ端子とコレクタ端子の接続を入れ替えたタイミング調整回路７の回路図である。この場合、コレクタ端子とベース端子のダイオードとエミッタ端子とベース端子間に設けられた抵抗Ｒ１Ｙからなる電流経路により、電圧Ｖ１が電圧Ｖ３よりも低下した場合、電流Ｉｙが逆流してしまう。これにより、電圧Ｖ１が低下してＰＮＰトランジスタが非導通状態となっても、電圧Ｖ３の電源ラインに接続された安定化容量Ｃ３から電荷が流出し、電圧Ｖ３が電圧Ｖ２よりも早く低下してしまう場合があり、要求される電源シーケンスを守ることができない虞がある。そこで、本実施の形態に係るタイミング調整回路５によれば、電圧Ｖ１の遮断時に電流の逆流が発生せず、電圧Ｖ３は安定化容量Ｃ３により保たれる。これにより、実施の形態１と同様に、放電用抵抗Ｒ４と安定化容量Ｃ３の値を調整すること、及び抵抗Ｒ２とＲ３の抵抗比を調整することにより、容易に電圧遮断時の電源シーケンスを順守することが可能となる。
【００７０】
以上実施の形態３に係る電源制御システム４０によれば、電源投入時は、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも先に投入され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守することができる。また電源遮断時は、電圧Ｖ２の電源ラインの安定化容量Ｃ２及び放電抵抗Ｒ５と、電圧Ｖ３の電源ラインの安定化容量Ｃ３及び放電抵抗Ｒ４の定数の調整を行えば、ポート電源ＶＣＣ（Ｖ３）がコア電源ＶＣＣＱ（Ｖ２）よりも後に遮断され、ポート電源ＶＣＣがコア電源ＶＣＣＱよりも低くならないという電源シーケンスを順守することが容易となる。
【００７１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７２】
例えば、実施の形態１乃至３におけるトランジスタＭＮ１は、ＮチャネルＭＯＳトランジスタに限られず、ＮＰＮトランジスタでもよい。この場合、ＮＰＮトランジスタのベース端子にベース電流制限用の抵抗を直列に挿入することが望ましい。
【００７３】
実施の形態３における電圧Ｖ２の電源ラインとグランド電位との間にＰチャネルＭＯＳトランジスタＭＰ２を挿入することも可能である。これによれば、実施の形態２と同様の作用効果を奏する。当該トランジスタＭＰ２はＰチャネルＭＯＳトランジスタに限られず、ＰＮＰトランジスタでもよい。この場合もベース端子にベース電流制限用の抵抗を直列に挿入することが望ましい。
【００７４】
実施の形態２及び３において、抵抗Ｒ２は、実施の形態１と同様に、ダイオードＤｎ又はツェナーダイオードＤｚに置き換えることが可能である。
【符号の説明】
【００７５】
１ 基板（ボード）
１０、２０、４０ 電源制御システム
２ マイクロコンピュータ
３ 電源回路群
３１ ＤＣ／ＤＣコンバータ
３２ レギュレータ
３２１ 基準電圧生成部
３２２ アンプ部
３２３ 出力トランジスタ
３２４ 出力電圧センス抵抗
４、５ タイミング調整回路
６、７ タイミング調整回路（比較例）
Ｃ１、Ｃ２、Ｃ３ 安定化容量
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ１Ｘ、Ｒ１Ｙ 抵抗
Ｖ１、Ｖ２、Ｖ３ 電圧（電源ライン）
ＭＰ１、ＭＰ１Ｘ、ＭＰ２ ＰチャネルＭＯＳトランジスタ
ＭＮ１ ＮチャネルＭＯＳトランジスタ
Ｄ０、Ｄ０Ｘ 寄生ダイオード
Ｄｎ ダイオード
Ｄｚ ツェナーダイオード
Ｑ１ ＰＮＰトランジスタ
Ｄ１Ｙ コレクタ・ベース間ダイオード
Ｉｘ、Ｉｙ 逆流電流
【特許請求の範囲】
【請求項１】
外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧を出力する第１の電源回路と、
前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧を、安定化容量が接続された第２の電源ラインに出力する第２の電源回路と、
安定化容量が接続される第３の電源ラインと、
前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するための第１のＰチャネルＭＯＳトランジスタと、
前記第１の電源ラインの電圧上昇に応じて前記第１のＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第３の電源ラインの電圧に近づけるゲート駆動回路と、を有し、
前記第１のＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続される、電子回路。
【請求項２】
前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタと、
前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第３の電源ラインとの間に配置された抵抗素子と、
一端が前記第１の電源ラインに接続される第１素子と、一端がグランド電圧に接続される第２素子と、を有し、
前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる、請求項１記載の電子回路。
【請求項３】
前記第１素子と前記第２素子は抵抗素子である、請求項２記載の電子回路。
【請求項４】
前記第１素子はアノード側が第１の電源ライン側とされ、直列に接続された複数のダイオード素子であり、前記第２素子は抵抗素子である、請求項２記載の電子回路。
【請求項５】
前記第１素子はカソード側が第１の電源ライン側とされるツェナーダイオードであり、前記第２素子は抵抗素子である、請求項２記載の電子回路。
【請求項６】
前記第２の電源ラインとグランド電圧との間に配置された第２のＰチャネルＭＯＳトランジスタ又はＰＮＰトランジスタを更に有し、
前記ＰチャネルＭＯＳトランジスタのゲート端子又は前記ＰＮＰトランジスタのベース端子は、前記第１の電源ライン側に接続される、請求項３記載の電子回路。
【請求項７】
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ若しくは前記ＰＮＰトランジスタ、及び前記ゲート駆動回路は、ディスクリート素子で構成される、請求項３記載の電子回路。
【請求項８】
外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧を出力する第１の電源回路と、
前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧を、安定化容量が接続された第２の電源ラインに出力する第２の電源回路と、
安定化容量が接続される第３の電源ラインと、
前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するためのＰＮＰトランジスタと、
前記ＰＮＰトランジスタのエミッタ端子とベース端子との間に配置される抵抗素子と、
前記第１の電源ラインの電圧上昇に応じて前記ＰＮＰトランジスタのベース電流を増加させ、前記第１の電源ラインの電圧低下に応じてベース電流を低下させるベース電流制御回路と、を有し、
前記ＰＮＰトランジスタは、コレクタ端子が前記第１の電源ライン側に接続され、エミッタ端子が前記第３の電源ライン側に接続される、電子回路。
【請求項９】
前記ベース電流制御回路は、前記ＰＮＰトランジスタのベース端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタと、
一端が前記第１の電源ラインに接続される第１素子と、一端がグランド電圧に接続される第２素子と、を有し、
前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる、請求項８記載の電子回路。
【請求項１０】
前記第１素子と前記第２素子は抵抗素子である、請求項９記載の電子回路。
【請求項１１】
回路のグランド電圧に対する電源電圧が供給される第１の電源ラインと、
第２の電源ラインと、
前記第１の電源ラインと前記第２の電源ラインの間に配置されるＰチャネルＭＯＳトランジスタと、
前記第１の電源ラインの電圧上昇に応じて前記ＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第２の電源ラインの電圧に近づけるゲート駆動回路と、を有し、
前記ＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第２電源ライン側に接続される、電子回路。
【請求項１２】
前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタと、
前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第２の電源ラインとの間に配置された抵抗素子と、
一端が前記第１の電源ラインに接続される第１素子と、一端がグランド電圧に接続される第２素子と、を有し、
前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる、請求項１１記載の電子回路。
【請求項１３】
前記第１素子と前記第２素子は抵抗素子である、請求項１２記載の電子回路。
【請求項１】
外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧を出力する第１の電源回路と、
前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧を、安定化容量が接続された第２の電源ラインに出力する第２の電源回路と、
安定化容量が接続される第３の電源ラインと、
前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するための第１のＰチャネルＭＯＳトランジスタと、
前記第１の電源ラインの電圧上昇に応じて前記第１のＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第３の電源ラインの電圧に近づけるゲート駆動回路と、を有し、
前記第１のＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第３の電源ライン側に接続される、電子回路。
【請求項２】
前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタと、
前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第３の電源ラインとの間に配置された抵抗素子と、
一端が前記第１の電源ラインに接続される第１素子と、一端がグランド電圧に接続される第２素子と、を有し、
前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる、請求項１記載の電子回路。
【請求項３】
前記第１素子と前記第２素子は抵抗素子である、請求項２記載の電子回路。
【請求項４】
前記第１素子はアノード側が第１の電源ライン側とされ、直列に接続された複数のダイオード素子であり、前記第２素子は抵抗素子である、請求項２記載の電子回路。
【請求項５】
前記第１素子はカソード側が第１の電源ライン側とされるツェナーダイオードであり、前記第２素子は抵抗素子である、請求項２記載の電子回路。
【請求項６】
前記第２の電源ラインとグランド電圧との間に配置された第２のＰチャネルＭＯＳトランジスタ又はＰＮＰトランジスタを更に有し、
前記ＰチャネルＭＯＳトランジスタのゲート端子又は前記ＰＮＰトランジスタのベース端子は、前記第１の電源ライン側に接続される、請求項３記載の電子回路。
【請求項７】
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ若しくは前記ＰＮＰトランジスタ、及び前記ゲート駆動回路は、ディスクリート素子で構成される、請求項３記載の電子回路。
【請求項８】
外部から与えられる電源電圧に基づいて第１の電源ラインに第１の電圧を出力する第１の電源回路と、
前記第１の電圧に基づいて前記第１の電圧よりも低い第２の電圧を、安定化容量が接続された第２の電源ラインに出力する第２の電源回路と、
安定化容量が接続される第３の電源ラインと、
前記第１の電源ラインと前記第３の電源ラインの間に配置され、前記第１の電圧を前記第３の電源ラインに出力するためのＰＮＰトランジスタと、
前記ＰＮＰトランジスタのエミッタ端子とベース端子との間に配置される抵抗素子と、
前記第１の電源ラインの電圧上昇に応じて前記ＰＮＰトランジスタのベース電流を増加させ、前記第１の電源ラインの電圧低下に応じてベース電流を低下させるベース電流制御回路と、を有し、
前記ＰＮＰトランジスタは、コレクタ端子が前記第１の電源ライン側に接続され、エミッタ端子が前記第３の電源ライン側に接続される、電子回路。
【請求項９】
前記ベース電流制御回路は、前記ＰＮＰトランジスタのベース端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタと、
一端が前記第１の電源ラインに接続される第１素子と、一端がグランド電圧に接続される第２素子と、を有し、
前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる、請求項８記載の電子回路。
【請求項１０】
前記第１素子と前記第２素子は抵抗素子である、請求項９記載の電子回路。
【請求項１１】
回路のグランド電圧に対する電源電圧が供給される第１の電源ラインと、
第２の電源ラインと、
前記第１の電源ラインと前記第２の電源ラインの間に配置されるＰチャネルＭＯＳトランジスタと、
前記第１の電源ラインの電圧上昇に応じて前記ＰチャネルＭＯＳトランジスタのゲート端子の電圧を低下させ、前記第１の電源ラインの電圧低下に応じて前記ゲート電圧を前記第２の電源ラインの電圧に近づけるゲート駆動回路と、を有し、
前記ＰチャネルＭＯＳトランジスタは、ドレイン端子が前記第１の電源ライン側に接続され、ソース端子が前記第２電源ライン側に接続される、電子回路。
【請求項１２】
前記ゲート駆動回路は、前記ＰチャネルＭＯＳトランジスタのゲート端子とグランド電圧との間に配置されたＮチャネルＭＯＳトランジスタ又はＮＰＮトランジスタと、
前記ＰチャネルＭＯＳトランジスタのゲート端子と前記第２の電源ラインとの間に配置された抵抗素子と、
一端が前記第１の電源ラインに接続される第１素子と、一端がグランド電圧に接続される第２素子と、を有し、
前記第１素子の他端と前記第２素子の他端が接続され、当該接続点に発生する前記第１素子の電流能力と前記第２素子の電流能力に応じた電圧が、前記ＮチャネルＭＯＳトランジスタのゲート端子又は前記ＮＰＮトランジスタのベース端子に与えられる、請求項１１記載の電子回路。
【請求項１３】
前記第１素子と前記第２素子は抵抗素子である、請求項１２記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１４３０３０（Ｐ２０１２−１４３０３０Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１０−２９２１２０（Ｐ２０１０−２９２１２０）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]