電源の完全性を監視するための回路と方法
電源の完全性を監視するための回路と方法が提供され、回路と方法は、リセット信号の裏にある原因、場合によっては電源障害の裏にある理由を診断するための追加のリソース／情報をもたらす。ここで説明する第１の方法は、１つまたは複数のシステム構成要素に供給される電源電圧のレベルを監視するための例示のステップを提供する。第２の方法は、電源（または接地供給源）と１つまたは複数の供給ピンの間の電気的接続を監視するための例示のステップを表す。方法のそれぞれは、たとえばステータス・レジスタ内に記憶された１つまたは複数のビットの状態を監視するものである。方法は、電源異常の発生を検出するために、別々にまたは互いに関連して用いることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源監視方式に関し、より詳細には、電源のレベル、および／または電源と電源ピンの間の電気的接続を監視することによって、電源の完全性を監視するための回路と方法に関する。
【背景技術】
【０００２】
次の説明および例は、背景としてのみ述べる。
【０００３】
マイクロプロセッサ、マイクロコントローラ、その他のプログラマブル論理デバイスなどの多くの集積回路とシステムは、システムを駆動する電源の出力レベルの影響を受けやすい。実際、このようなシステムは、たとえば電源グリッチの際に生じる、初期化制御シーケンス、パワーアップとパワーダウン制御シーケンス、意図しないリセット・シーケンスに対する、独特な要件によって特徴付けられることが多い。
【０００４】
たとえば、多くのプログラマブル論理デバイス（ＰＬＤ）は、電力ゼロの状態から、電源電圧が許容動作電圧レベルに達するまで、「パワーアップ」すなわち呼び覚まされなければならない。たとえば、デバイスの内部メモリ・セル、レジスタ、構成状態機械は、特定のパワーアップ・リセット・シーケンスに従って初期化する。電源電圧が許容動作電圧レベルに達した後、構成状態機械は、構成データを揮発性メモリ・セルにロードすることによって構成プロセスを制御する。すべてのデータがロードされた後、ＰＬＤのＩ／Ｏピンがイネーブルされ、デバイスはプログラムされた機能の実行を開始する準備ができる。
【０００５】
デバイスがパワーダウンされる、すなわち電源電圧が動作電圧レベルから電力ゼロの状態に（またはトリガ電圧レベルより低く）低下したとき、別のリセット・プロセスが発生する。パワーダウン・リセット・シーケンス時に、ＰＬＤは、電源電圧が許容できないほど低いレベルに達したこと、またはそれに近づいていることを検出する。検出されると、ＰＬＤは、現在のメモリ・セル、レジスタ、状態機械情報を保存すること、他の集積回路に対してＰＬＤにデータを送るのを停止するように通知することなどの動作シーケンスを実行する。
【０００６】
パワーアップとパワーダウン・リセット手順は、電源にノイズを伴うことがあり、トリガ電圧レベルよりかなり高いかつ／または低いグリッチを生じることにより複雑になる。たとえばＰＬＤ（または電源に依存する他の構成要素）が、様々な電気器具（エアコン、電気ドリルなど）と電源ラインを共有するコンピュータ・システム内に含まれると仮定する。場合によっては、１つまたは複数の電気器具がオンにされるときに、大きな電流スパイクが共有する供給ラインに導入されることがある。電流スパイクが供給ライン電圧を許容動作電圧レベルより低下させる場合は、ＰＬＤは揮発性情報（レジスタやメモリの内容など）を失い、誤った構成状態に入ることがある。グリッチに加えて、他のタイプの電源障害（一時的な電源喪失など）も、ＰＬＤに適切なパワーダウン・シーケンスを実行するのに十分な時間が与えられないことによって同じ結果を生じる。
【０００７】
パワーアップ・リセット・シーケンス時には、通常、リセット信号は、電源電圧が許容動作電圧レベルに向かって上昇するときアサート（すなわち「オン」）され、電源電圧が許容レベルに達したときディアサート（すなわち「オフ」）される。パワーダウン・リセット・シーケンスは同様であるが、リセット信号は、電源電圧が許容できない動作電圧レベルより低下するとアサートされ、電源電圧が電力ゼロの状態に達するとディアサートされる。適切に動作するためには、両方のリセット・シーケンスは、パワーアップまたはパワーダウン動作シーケンスを実行するのに必要な特定の持続時間の間、アサートされなければならない。
【０００８】
ほとんどの従来のシステムは、パワーアップおよび／またはパワーダウン・リセット動作に従って、電源電圧を監視し、リセット信号を発生するための少なくとも１つのパワーオン・リセット（ＰＯＲ）回路を含む。ＰＯＲ回路はまた、リセット信号が必要な持続時間の間、アサートされることを確実にするために実装される。ほとんどのＰＯＲ回路は、抵抗器とコンデンサを備える回路（たとえばＲＣ ＰＯＲ回路）、または場合によっては分圧器と電圧基準発生器を備える電圧比較器（たとえばバンドギャップＰＯＲ回路）に基づいている。すべて、１つまたは複数のシステム構成要素に、それらが必要なパワーアップまたはパワーダウン・リセット機能を実行すべきであることを示す、アクティブ・ハイ（またはアクティブ・ロー）のリセット信号を供給する。しかし、いずれの従来のＰＯＲ回路も、リセット信号の裏にある原因に関しては示さず、回路設計者またはユーザには電源障害の理由については分からない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
少なくともこれらの理由から、方法が回路設計者／ユーザに、リセット信号の裏にある原因、したがって電源障害の理由を診断するための追加のリソース／情報を提供する、電源の完全性を監視するための改良された回路と方法が求められる。
【課題を解決するための手段】
【００１０】
上記に概要を述べた問題は、ステータス・レジスタ内に記憶された１つまたは複数のビットの状態を監視することによって電源の完全性を監視する、改良された回路と方法により、大部分が対処される。１つまたは複数のビットが、たとえば「セット状態」から「クリア状態」に変化した場合、回路設計者またはシステムのユーザは、通常のパワーアップまたはパワーダウン動作ではなく、電源異常が生じたと判断することができる。
【００１１】
一実施態様では、電源の完全性を監視する方法が提供される。そのような方法は、電源のレベルがしきい値レベルに達した場合はステータス・レジスタ内の第１のビットをセットするステップと、電源ピンが電源と電気的に接触している場合はステータス・レジスタ内の第２のビットをセットするステップと、第１および第２のビットの少なくとも１つの状態の変化を検出することによって電源の完全性を監視するステップとを含む。場合によっては、方法は、ステータス・レジスタ内の第１のビットの状態、または第２のビットの状態のみを監視する。他の場合は、第１および第２のビットのそれぞれの変化を監視する。
【００１２】
方法は、第１のビットを監視するとき、第１のビットをセットするステップの前に、１つまたは複数のステップを行うことができる。たとえば方法は、システムのパワーオン／リセットに応答して第１のビットをクリアするステップと、システムに関連付けられたパワーオン／リセット（ＰＯＲ）回路から供給される出力信号を監視するステップとを含むことができる。このようにして、第１のビットをセットするステップは、ＰＯＲ回路から供給される出力信号が、アサートされたパワーオン／リセット信号と、その後に続くディアサートされたパワーオン／リセット信号を含む場合にのみ行うことができる。言い換えれば、第１のビットは、システム・パワーアップ時に最初に（たとえば、アサートされたパワーオン／リセット信号を検出するとすぐに）、クリアされる。電源が許容動作電圧レベルに達した後、パワーオン／リセット信号がディアサートされ、そのある時間後に第１のビットをセットすることができる。最初に第１のビットがセットされた後、後に続く、ＰＯＲ回路から供給される出力信号がアサートされたパワーオン／リセット信号を含む場合は、第１のビットの状態を（すなわち「セット状態」から「クリア状態」に）変更することができる。第１のビットの状態が「セット状態」から「クリア状態」に変化した場合は、回路設計者またはシステムのユーザは、電源異常が発生し、異常は電源のレベルがしきい値レベルより低下したことによって生じたと判断することができる。
【００１３】
第２のビットを監視するとき、方法は、第２のビットをセットするステップの前に、１つまたは複数のステップを行うことができる。たとえば方法は、システムのパワーオン／リセットに応答して第２のビットをクリアするステップと、システムに関連付けられた供給ピン・センサ回路への入力信号を監視するステップとを含む。このようにして、第２のビットをセットするステップは、入力信号が、アサートされたセンス・イネーブル信号を含み、供給ピン・センサ回路からの出力信号が、電源ピンが電源と電気的に接触していることを示す場合にのみ行うことができる。場合によっては、センス・イネーブル信号は、システム・パワーアップ時に、またはユーザによって任意の時点で（たとえば様々な間隔で、またはシステムに関連付けられたエラー信号に応答して）アサートすることができる。最初に第２のビットがセットされる前または後に、供給ピン・センサ回路からの出力信号が、電源ピンが電源と電気的に接触していないことを示す場合は、第２のビットをクリアすることができる。第２のビットが最初にセットされなかった、または「セット状態」から「クリア状態」に変化した場合は、回路設計者またはシステムのユーザは、電源ピンと電源の間の電気的接続が失われたことによって電源異常が生じたと判断することができる。
【００１４】
別の実施態様によれば、第１の供給電位と第１の供給ピンの間の電気的接続完全性を監視するための回路が提供される。一般に、回路は、第１の供給ピンに結合された第１の端子と、第２の供給電位に結合された第２の端子と、入力信号を受け取るように結合された第３の端子を有するトランジスタとを含む。回路はまた、トランジスタの第２の端子からピン・イネーブルド信号を受け取るように結合された、ステータス・レジスタを含むことができる。しかしピン・イネーブルド信号は、入力信号がアサートされたセンス・イネーブル信号を含み、第１の供給電位と第１の供給ピンの間に電気的接続が存在するときにのみ、受け取られる。電気的接続が切られている場合は、ステータス・レジスタは、トランジスタの第２の端子からピン・ディスエーブルド信号を受け取ることができる。
【００１５】
一般に、ピン・イネーブルド信号はステータス・レジスタ内のピン・イネーブルド・ビットをセットするために用いることができ、ピン・ディスエーブルド信号はステータス・レジスタ内のピン・イネーブルド・ビットをクリアするために用いることができる。このようにして、ステータス・レジスタ内のピン・イネーブルド・ビットの現在の状態を読み出すことにより、第１の供給電位と第１の供給ピンの間の電気的接続の完全性を監視することができる。
【００１６】
本発明の他の目的および利点は、添付の図面を参照して、以下の詳細な説明を読めば明らかとなるであろう。
【発明を実施するための最良の形態】
【００１７】
本発明は様々な変更および代替形が可能であるが、その特定の実施形態を図面で例示として示し、以下に詳細に説明する。しかし図面およびその詳細な説明は、開示された具体的な形に本発明を限定するものではなく、これに反してすべての変更形態、等価形態、および代替形態は、添付の特許請求の範囲で定義される本発明の趣旨および範囲に含まれるものであることが理解されるべきである。
【００１８】
次に図面を参照すると、図１Ａは、電源電圧（ＶＤＤ）のレベルに基づいて、１つまたは複数のシステム構成要素にリセット信号を供給する、ＲＣ構造を用いたパワーオン・リセット（ＰＯＲ）回路１００の一実施形態を示す。基本的に、電源電圧が所定のレベルまで上昇するにつれて、コンデンサＣの両端の電荷が増加することにより、ＰＯＲ回路１００の出力端子上のリセット信号（ＰＯＲ）も上昇する。コンデンサの両端の電荷が十分高くなると、蓄積された電荷は、リセット信号を再びロー（すなわち非アクティブ）に駆動する。
【００１９】
図１ＡのＲＣ ＰＯＲ回路は、プルアップ・トランジスタ（ＰＵ）、抵抗器（Ｒ）、コンデンサ（Ｃ）、インバータ（Ｉ1、Ｉ2、Ｉ3）を含む。出力パス中のインバータの数は、アクティブ・ローまたはアクティブ・ハイのリセット信号が必要かどうかに応じて変わる。場合によっては、パワーアップまたはパワーダウン・リセット・シーケンスを行うために、１つまたは複数のシステム構成要素に、アクティブ・ローのリセット信号（ＰＯＲＢ）が供給される。他の場合では、アクティブ・ハイのリセット信号（ＰＯＲ）を供給するために、ＰＯＲＢ信号は（たとえばインバータＩ3によって）反転される。
【００２０】
図１Ｂは、図１ＡのＰＯＲ回路が、電源電圧（ＶＤＤ）のレベルに基づいて、アクティブ・ローのリセット信号（ＰＯＲＢ）を発生する１つの様子を示す。図１Ｂに示されるように電源電圧（ＶＤＤ）は、時刻Ｔ0で上昇を始める。時刻Ｔ1で電源電圧はトリガ・ポイント（すなわち最小電圧しきい値Ｖmin）を超えて上昇し、ＰＯＲ回路１００にアクティブ・ローのリセット信号（ＰＯＲＢ）を発生させる。ＰＯＲＢリセット信号は、時刻Ｔ2でＶＤＤが許容動作電圧レベル（ＶＰＯＲ＋）に達すると、ハイ（非アクティブ）になる。１つまたは複数のシステム構成要素が適切にリセットするには、Ｔ1とＴ2の間の持続時間が、少なくともパワーアップ・シーケンスの長さを必要とする。
【００２１】
図１Ｂに示されるように、たとえばＶＤＤが時刻Ｔ3で許容できない動作電圧レベル（ＶＰＯＲ−）より低下したとき、ＰＯＲＢリセット信号は再びロー（アクティブ）となる。しかしすぐその後で（時刻Ｔ4で）、ＶＤＤが許容電圧レベルまで戻ったとき、ＰＯＲＢリセット信号はアクティブになる。場合によってはＶＤＤの急峻な低下は、電源の「グリッチ」に起因する。したがって、時刻Ｔ3とＴ4の間の持続時間が、システム構成要素が適切なリセット・シーケンスを行うには十分な長さでない場合がある。図１Ｂの例では、上昇するＰＯＲ電圧（ＶＰＯＲ＋）は、低下するＰＯＲ電圧（ＶＰＯＲ−）とは異なることに留意されたい。この違いは、通常、コンデンサＣの充電時間と放電時間の差による。
【００２２】
図２Ａは、電源電圧（ＶＤＤ）を基準電圧（Ｖｒｅｆ）と比較することによってリセット信号を発生する、パワーオン・リセット（ＰＯＲ）回路２００の代替実施形態を示す。より具体的には、ＰＯＲ回路２００は、電源電圧（抵抗分圧器ネットワークを用いて分圧される）を、基準電圧（これもＶＤＤに由来する）と比較するための比較器を含む。ＶＤＤが所定のレベルまで上昇するにつれて、ＰＯＲ回路２００の出力端子上のリセット信号（ＰＯＲ）の値も上昇する。分圧された電圧（Ｖｄｉｖ）が、基準電圧（Ｖｒｅｆ）より上昇すると、比較器はリセット信号を再びロー（すなわち非アクティブ）に駆動する。
【００２３】
図２ＡのＰＯＲ回路は、正入力端子と負入力端子を有するアナログ比較器２１０を含む。基準電圧発生器２２０は、基準電圧（Ｖｒｅｆ）を比較器の負端子に供給する。場合によっては、基準電圧発生器２２０は、バンドギャップ基準回路を用いて実装され、その場合、ＰＯＲ回路２００を「バンドギャップＰＯＲ回路」と呼ぶことができる。分圧器２３０は、電源電圧（ＶＤＤ）を、比較器の正端子に供給される所定の割合（Ｖｄｉｖ）に分圧するための抵抗器Ｒ１とＲ２を含む。当技術分野では知られるように、分圧器２３０によって生成される電圧は、［Ｒ２／（Ｒ１＋Ｒ２）］×ＶＤＤとなる。このようにして、比較器２１０はＶＤＤが上昇を始めるとアクティブ・ローのリセット信号（ＰＯＲＢ）を供給し、分圧された電圧（Ｖｄｉｖ）が基準電圧（Ｖｒｅｆ）を超えるとＰＯＲＢ信号はディアサート（非アクティブ）される。場合によっては、アクティブ・ハイのリセット信号（ＰＯＲ）を供給するために、インバータＩ4を含むことある。
【００２４】
図２Ｂは、図２ＡのＰＯＲ回路が、電源電圧（ＶＤＤ）のレベルに基づいてアクティブ・ローのリセット信号（ＰＯＲＢ）を発生する１つの様子を示す。時刻Ｔ0’で、電源電圧（ＶＤＤ）は上昇を始める。時刻Ｔ1’で、電源電圧はトリガ・ポイント（すなわち最小電圧しきい値、Ｖmin）を超えて上昇し、ＰＯＲ回路２００にアクティブ・ローのリセット信号（ＰＯＲＢ）を発生させる。時刻Ｔ2’で、分圧された電圧（Ｖｄｉｖ）が基準電圧（Ｖｒｅｆ）を超えると、ＰＯＲＢリセット信号はハイ（非アクティブ）となる。１つまたは複数のシステム構成要素が適切にリセットするためには、Ｔ1’とＴ2’の間の持続時間は、少なくともパワーアップ・シーケンスの長さを必要とする。図２Ｂの例では、上昇するＰＯＲ電圧（ＶＰＯＲ＋）は、低下するＰＯＲ電圧（ＶＰＯＲ−）と同じであることに留意されたい。これは、上昇または低下するＰＯＲ電圧が、（しばしば大きな）コンデンサの充電と放電ではなく、比較器２１０からのディジタル出力信号に依存するためである。
【００２５】
ＰＯＲ回路１００と２００は、電源関係の事象（パワーアップまたはパワーダウン・リセット動作など）を開始するためのリセット信号を発生することができるが、回路１００と２００は、そのような開始の原因（たとえばパワーアップ、パワーダウン、グリッチ、または一時的な電源喪失）を判断することができない。リセット信号は、単に、１つまたは複数のシステム構成要素に供給され、必要なパワーアップまたはパワーダウン機能が行われるべきであることを示すだけである。図１と図２のＰＯＲ回路は、回路設計者またはシステムのユーザが、根底にある電源関係の問題を診断することを可能にするリソースまたは追加の情報を提供しない。言い換えれば、従来のＰＯＲ回路では、電源の完全性を監視する手段は提供されない。
【００２６】
図３は、システム電源３１０と従来のＰＯＲ回路３２０とを含み、かつ１つまたは複数のシステム構成要素３３０、３３２、３３４、３３６に供給される電源電圧（ＶＤＤ）の完全性を監視するための様々な回路と方法を含む、例示のシステム３００のブロック図である。以下に述べるように、ここで説明する回路と方法は、システムのステータス・レジスタ３４０内に記憶された１つまたは複数のビットの状態を検出することによって、電源の完全性を監視するように構成することができる。記憶されたビットは、後に、電源関係の事象の原因を判断するために、システム・プロセッサまたは他の構成要素３５０を介して読み出すことができる。
【００２７】
図３の実施形態では、システム３００は、コンピュータ・システム、または特定の機能を行うように構成された独立型チップの一部分を表している。たとえばシステム３００は、シリアルまたはパラレル・バスを介して読み出すことができるオンチップ・レジスタを有する、任意のチップの一部分を表している。一実施形態では、システム３００は、クロック発生チップ内に含めることができ、クロック発生チップはコンピュータ・システム内に組み込むことができる。場合によっては、システム電源３１０は、外部供給源から、電源電圧（ＶＰＷＲ、ＶＤＤ）および場合によっては接地供給電圧（ＶＳＳ）を受け取るための、１つまたは複数の供給ピンを備えることができる。しかし他の場合では、システム電源３１０は、受け取った電源電圧（ＶＰＷＲ）を、内部チップまたはシステム構成要素によって用いられる１つまたは複数の電圧レベル（ＶＤＤ）に変換するための、電圧発生器を含むこともできる。どの場合でも、受け取ったまたは発生した電圧レベルは、様々なシステム構成要素に、それぞれの構成要素を動作させるために供給される。たとえば、受け取ったまたは発生した電圧レベルは、揮発性または不揮発性メモリ・アレイ３３０、１つまたは複数の内部レジスタ３３２、構成状態機械３３４、および／またはチップまたはシステム内に位置する他の集積回路（ＩＣ）に供給することができる。
【００２８】
上記のように、パワーオン・リセット（ＰＯＲ）回路３２０は、システム構成要素３３０、３３２、３３４、３３６に供給される電圧レベルを監視するために、システム電源３１０に結合されている。当技術分野では知られるように、ＰＯＲ回路３２０は、通常のパワーアップとパワーダウン動作時、たとえば電源内のグリッチ、または一時的な電源喪失によって生じる異常な電源関係の状況の際に、システム構成要素にＲＥＳＥＴ信号を供給することができる。ＰＯＲ回路３２０は、当技術分野で知られる任意の手段（図１Ａおよび２Ａに示されるものを含む）によって実装することができ、ＲＥＳＥＴ信号の発生は良く知られているので、本発明が新規とするものではないことに留意されたい。実際、本発明の１つの利点は、ここで説明する回路と方法を、当技術分野で知られるほぼ任意のＰＯＲ回路と共に用い、説明する回路と方法を既存のチップまたはシステム設計に容易に組み込むことが可能になることである。
【００２９】
従来の設計と違って、ＰＯＲ回路３２０によって発生されるＲＥＳＥＴ信号は、記憶された「パワー・グッド」（ＰＷＲＧＤ）ビットをクリアするために、ステータス・レジスタ３４０に供給される。ＲＥＳＥＴ信号は、システム電源３１０が安定になった後にディアサートされる。この時点で、電源電圧レベルが許容動作電圧レベルに達したことを示すために、ＰＷＲＧＤビットをアサート（たとえば論理ハイにセット）することができる。ＰＷＲＧＤビットは、電源電圧が安定になった後、論理構成要素（たとえばＰＳＭ３６０内に含まれる）により自動的に、またはシステムのユーザにより手動で、セットすることができる。ＰＷＲＧＤビットが「セット状態」を達成した後、そのビットの変化を監視することができる。以下でより詳しく説明するように、ＰＷＲＧＤビットの「セット状態」から「クリア状態」への変化は、回路設計者またはユーザに、電源異常（グリッチまたは一時的な電源喪失）が生じたことを示す。
【００３０】
いくつかの実施形態では、ＰＷＲＧＤビットの状態は、チップまたはシステム内に位置する電源モニタ（ＰＳＭ）ロジック３６０によって監視することができる。このような監視は、ＰＳＭロジックによって決められているように、ランダムに、周期的に、または連続した間隔で行うことができる。しかし好ましい実施形態では、ＰＷＲＧＤビットの状態は、システム・プロセッサまたは他のシステム構成要素３５０を介して、回路設計者またはシステムのユーザによって監視することができる。このような監視は、ユーザが適切と考える様々な間隔で、またはユーザがシステムに関する問題について警告された後に行うことができる。一実施例では、ＰＷＲＧＤビットは、チップの周辺部に位置するＩ２Ｃレジスタ３４０内に記憶することができる。したがって、ＰＷＲＧＤビットの状態は、Ｉ２Ｃコントローラと共通Ｉ２Ｃバスを介して、ユーザがアクセス可能とすることができる。しかしステータス・レジスタ３４０は、Ｉ２Ｃレジスタに限定されるべきではなく、代替として、読み出し／書き込み機能を有するほぼ任意の記憶手段を用いて実装することができる。ステータス・レジスタ３４０はまた、必要と見なされるほぼ任意の数および／または順番の、ステータスビットと制御ビットを含むように構成することができる。
【００３１】
構成に関わらず、ステータス・レジスタ３４０内に記憶された内容は、独立の電源からステータス・レジスタに電力を供給することにより、維持することができる。言い換えれば、ステータス・レジスタ３４０に供給される電力は、ＰＳＭロジック３６０によって監視されるべき電源（または複数の供給源）とは別で異なるものとすることができる。ステータス・レジスタ３４０に独立の電源で供給することにより、記憶回路への電源喪失によって電源監視方式が不具合になる確率が、排除とまではいかないが大幅に低減される。
【００３２】
図４は、電源の完全性を監視する例示の方法４００を示す。より具体的には、方法４００は、２つの異なる方法を含み、それらは、電源の完全性を監視するために別々にまたは互いに関連して用いることができる。第１の方法（添え字Ａで示される）は、電源電圧のレベルを監視する例示のステップを示す。第２の方法（添え字Ｂで示される）は、電源（または接地供給源）と１つまたは複数の供給ピンの間の電気的接続を監視するための例示のステップを示す。それぞれの方法は、ステータス・レジスタ３４０に記憶された１つまたは複数のビットの状態を監視するものである。次に第１の方法について、より詳細に説明する。
【００３３】
電源電圧レベルを監視する例示の方法４００Ａは、ほとんどの場合、最初のパワーオン・リセット・シーケンス初期化時に開始する（ステップ４１０Ａ）。パワーオン・リセット・シーケンス時には、電源の電圧が上昇していることを示すＲＥＳＥＴ信号が、（たとえばＰＯＲ回路３２０により）発生される。前の監視サイクルの結果をクリアするために、ＲＥＳＥＴ信号に応答して、ステータス・レジスタ内に記憶されたＰＷＲＤＧビットがクリアされる（ステップ４２０Ａ）。電源電圧３１０が許容レベルに達した後、ステップ４３０Ａで、ＰＯＲ回路３２０はＲＥＳＥＴ信号を非活動化することができる。ＲＥＳＥＴ信号が非活動化された後、ステータス・レジスタ３４０内でＰＷＲＧＤビットがアサート（たとえば論理ハイにセット）され、これは電源電圧レベルが許容動作電圧レベルに達したことを示す（ステップ４４０Ａ）。場合によっては、ＰＷＲＧＤビットは、ＰＳＭ３６０内に含まれるロジックによってセットすることができる。しかし本発明の好ましい実施形態では、ＰＷＲＧＤビットは、電源電圧が適切なレベルに達した後（すなわちＲＥＳＥＴ信号が最初に検出された後、しばらくして）、システムのユーザによって手動でセットすることができる。次いでＰＷＲＧＤビットの状態の変化が、自動的に（ロジックを介して）または手動で（ユーザ対話により）監視される（ステップ４５０Ａ）。
【００３４】
ＰＷＲＧＤビットが「セット状態」のままで変化しない場合は、監視するステップを（自動または手動で）続けることができる（ステップ４６０Ａ）。しかし場合によっては、ＰＯＲ回路３２０は、パワーダウン・リセット・シーケンスに応答して、または電源異常（グリッチまたは電源喪失など）に応答して、別のＲＥＳＥＴ信号を発生することができる。追加のＲＥＳＥＴ信号は、発生された場合は、ステータス・レジスタ３４０のＰＷＲＧＤビットをディアサート（たとえば論理ローにクリア）する。これは電源電圧レベルが許容できない動作電圧レベルより低下したことを示す。ＰＷＲＧＤビットが「クリア状態」に変化した場合は（ステップ４６０Ａ）、回路設計者またはユーザは、通常のパワーダウン・リセット・シーケンスではなく、電源異常（グリッチまたは一時的な電源喪失）が生じたと見なすことができる。言い換えれば、上記の方法は、単にＰＷＲＧＤビットの「セット状態」から「クリア状態」への変化を監視することにより、回路設計者またはユーザに、電源関係の事象の原因を判断するための十分な情報を与えることができる（ステップ４７０Ａ）。
【００３５】
上述の方法は、チップまたは基板のレイアウトの大幅な変更を必要とせずに、既存のＰＯＲ回路が使用できること、およびステータス・レジスタ内に記憶し、後で読み出すことができるビットを通して電源障害の原因を診断できることを含み、ただしそれに限定されない数多くの利点を実現する。方法は、内部ロジックによって決められているようにランダムに、周期的に、または連続した間隔で、内部に位置するＰＳＭロジックによって行うことができる。別法として、電力と面積を節約するため、および設計の複雑さを低減させるために、方法の１つまたは複数のステップは、回路設計者またはシステムのユーザによって行うことができる。好ましい実施形態では、上述の方法のステップは、システムに関連付けられたエラー信号（たとえば電源障害を示すもの）に応答して行うことができる。次いでシステム・エラー信号は、システムのユーザにＰＳＭロジックを活動化し、または上述のステップを手動で行うように促すことができ、それによりエラーの原因を診断することができる。場合によっては、上述の方法は、システムのユーザにより、ほぼどんな理由でも、かつシステム・パワーアップ時またはその後のほぼ任意の時点で行うことができる。
【００３６】
ユーザに追加の電源関係の情報をもたらすために、システム電源（または接地供給源）と１つまたは複数の供給ピンの間の電気的接続を監視するための方法４００Ｂは、方法４００Ａとは別に、またはそれと共に実施することができる。言い換えれば、電源障害の他の原因を、１つまたは複数の供給ピン（またはコンタクト・パッド）が基板から外れたこと、そうでない場合はシステム電源または接地供給源を起点とする供給ラインとの電気的接触が失われたことに起因するものとすることができる。したがって、「パッドにおける」電源喪失によって生じる電源障害を検出するために、供給ピン・センサ３７０（図３）と方法４００Ｂ（図４）とを含むことができる。
【００３７】
システム電源（または接地供給源）と１つまたは複数の供給ピン（またはコンタクト・パッド）の間の電気的接続を監視するための例示の方法４００Ｂは、ほとんどの場合、最初のパワーオン・リセット動作時に開始する（ステップ４１０Ｂ）。パワーオン・リセット・シーケンス時には、前の監視サイクルの結果をクリアするために、ステータス・レジスタ内で、１つまたは複数の「ピン・イネーブルド」（ＰＩＮ＿ＥＮ）ビットをクリアする（ステップ４２０Ａ）。次に、方法は、センス・イネーブル信号が検出されたかどうかを判断する（ステップ４３０Ｂ）。場合によっては、センス・イネーブル信号は、システム・パワーアップされるとすぐにアサートされ、それにより、たとえば電源レベルが許容動作レベルに達しない場合（すなわちＰＯＲ回路からＲＥＳＥＴ信号が発生されない場合）に、故障した供給ピンを特定することができる。他の場合では、センス・イネーブル信号は、様々な間隔で（たとえばランダム、周期的、または連続的に）、あるいはシステムに関連付けられたエラー信号（たとえばシステム電源障害を示すもの）に応答してアサートされる。したがって、センス・イネーブル信号は、システムのユーザにより、または場合によってはシステム内に含まれる追加のロジック（図示せず）によりアサートされる。それに関わらず、方法４００Ｂは、ステップ４３０Ｂでセンス・イネーブル信号が検出されるまで、一時的に停止することがある。
【００３８】
センス・イネーブル信号が検出された後、図３の供給ピン・センサ３７０を用いて、１つまたは複数の供給ピンを監視することができる。図５〜８に、供給ピン・センサ３７０の様々な実施形態が示され、以下でより詳しく説明する。一般的に言えば、供給ピン・センサ３７０は、供給ピンに結合されたノードに供給される電圧レベルを監視することにより、供給電位とそれぞれの供給ピンの間に、電気的接続が存在するかどうかを検出する（ステップ４３５Ｂ）。電圧レベルが、たとえばＣＭＯＳゲートのしきい値電圧より高ければ、該当するＰＩＮ＿ＥＮビットをセットするために、ピン・イネーブルド信号がステータス・レジスタ３４０に供給される（ステップ４４０Ｂ）。そうでない場合は、該当するＰＩＮ＿ＥＮビットをクリアするために、ピン・ディスエーブルド信号がステータス・レジスタ３４０に供給される（ステップ４４０Ｂ）。
【００３９】
ステップ４６０ＢでＰＩＮ＿ＥＮビットがアサート（たとえば論理ハイにセット）された場合は、方法は、終了し（図示せず）、あるいは１つまたは複数のＰＩＮ＿ＥＮビットを監視するステップを続行する（ステップ４５０Ｂ）。しかしステップ４６０Ｂで、ＰＩＮ＿ＥＮビットがディアサート（たとえば論理ローにクリア）された場合は、回路設計者またはユーザは、クリアされたＰＩＮ＿ＥＮビットに対応する供給ピンが基板供給源から外されたと判断することができる（ステップ４７０Ｂ）。言い換えれば、回路設計者またはユーザは、基板供給源と供給ピン（またはコンタクト・パッド）の間の電気的接続が切られたと見なすことができる。
【００４０】
上述の方法は、ステータス・レジスタ内に記憶され、後で読み出すことができるビットを通して、電源障害の原因を診断できることを含み、ただしそれに限定されない数多くの利点を実現する。供給ピン・センサ３７０は、「パッドにおいて」組み込まれるので、上述の方法は、たとえば電源電圧が許容動作電圧レベルに達する機会がある前に、生じるシステム電源障害を診断するための追加のリソースを提供する。これは特に、回路設計者にとってチップまたはシステム設計の試験とデバッグ段階で有利である。たとえば、内部電源バスが、内部電源バスの抵抗を最小にするために複数の電源ピンによって供給（すなわち電力を供給）される場合を考える。供給ピンの１つまたは複数が基板から外された場合、チップは、少なくとも１つ供給ピンが依然としてバスに接続されていれば、機能し続けることができる。チップ障害の前兆に依存する従来の方法は、「パッドにおける」問題を回路設計者に警告できないこともある。本方法は、回路設計者またはユーザが、チップが機能し続けながらも、供給ピンのいずれかが基板から外されたことを検出することを可能にする。
【００４１】
図５〜８は、本発明の様々な実施形態による、供給ピン・センサ３７０の例示の回路図を示す。具体的には、図５〜６は、電源（たとえばシステム電源３１０）と１つまたは複数の電源ピンの間の電気的接続の完全性を監視するための回路を示す。図７〜８は、接地供給源（図示せず）と１つまたは複数の接地供給ピンの間の電気的接続の完全性を監視するための回路を含む、本発明の代替実施形態を示す。通常、電源ピンと接地供給ピンはチップの周辺部または上部／下部表面に位置し、ピン、コンタクト・パッド、半田バンプなどを含み、ただしそれに限定されない様々な方法で実装することができる。したがって本明細書では、「供給ピン」という用語は、電源電位または接地供給電位を内部チップまたはシステム構成要素に接続するための数多くの手段を表すために用いられる。
【００４２】
図５は、電源（図示せず）と１つまたは複数の電源ピン５１０の間の電気的接続の完全性を監視するための、供給ピン・センサ回路５００の一実施形態を示す。場合によっては、回路５００は、１つの電源ピン（ＶＤＤコア・ピンなど）のみを監視するように構成することができ、したがって図５に示される要素の一部分だけを含むことができる。たとえば回路５００は、ソース端子がＶＤＤコア・ピンを通してＶＤＤ電位に結合され、ドレイン端子が受動負荷（抵抗器Ｒｃ）を通して接地（すなわちＶＳＳ電位）に結合された、ｐチャネル電界効果トランジスタ（トランジスタＰｃ）を含む。トランジスタＰｃのゲート端子にアクティブ・ローのセンス・イネーブル信号（ＳＥＮＳＥ＿ＥＮ＿ＣＯＲＥ）を供給することにより、トランジスタＰｃのドレイン端子と抵抗器Ｒｃの間のノードに電圧が生じる。ドレイン端子ノードの電圧がトランジスタＰｃのゲートしきい値電圧よりも大きければ、該当するＰＩＮ＿ＥＮビットをセットするために、ピン・イネーブルド信号（たとえばアサートされたＰＩＮ＿ＥＮ＿ＣＯＲＥ）をステータス・レジスタ３４０に供給することができる。ＶＤＤコア・ピンが供給電位に接続されていない場合は、トランジスタＰｃのドレイン端子は、負荷抵抗器Ｒｃによってプル・ダウンされる。その場合は、該当するＰＩＮ＿ＥＮビットをクリアするために、ピン・ディスエーブルド信号（たとえばディアサートされたＰＩＮ＿ＥＮ＿ＣＯＲＥ）をステータス・レジスタに供給することができる。
【００４３】
センス・イネーブル信号が、初めにアクティブ・ローの信号としてアサートされる場合は、図５の回路図からインバータＩｃを除くことができる。さらに本発明のすべての実施形態において、（アサートまたはディアサートされた）ピン・イネーブル信号をステータス・レジスタに送る前にバッファリングするための、バッファＢｃは含まなくてもよい。ほとんどの場合、センス・イネーブル信号は、システム・パワーアップ時および／または後に続く電源／ピン接続性の試験を行うときなどの、特定に時間においてのみアサートされる。ピン・イネーブルド（またはディスエーブルド）信号がラッチされたとき（たとえば供給の接続性の試験が完了したとき）、トランジスタＰｃをターン・オフし、負荷抵抗器Ｒｃへの電流の流れを遮断するために、センス・イネーブル信号をディアサートすることができる。これにより、チップ内の電力消費を節約できる。
【００４４】
他の場合、回路５００は、複数の供給ピン（ＶＤＤコア、ＶＤＤ１〜ＶＤＤＮ）の完全性を監視するように構成することができる。監視される供給ピンの数は、チップが利用可能な供給ピンの一部分（または全数）を含むことができる。回路５００は、監視する各供給ピン用に、受動負荷（抵抗器Ｒｃ、Ｒ１〜ＲＮ）と直列に結合されたｐチャネル・トランジスタ（トランジスタＰｃ、Ｐ１〜ＰＮ）を含むことができる。上記のように、ｐチャネル・トランジスタのソース端子は、それぞれの電源ピンを通して、電源電位に結合することができる。電源電位（ＶＤＤ１〜ＶＤＤＮ）は、チップ内に含まれる様々な構成要素の必要に応じて、コア電源電位（ＶＤＤコア）とほぼ同じか、異なってもよい。ｐチャネル・トランジスタのドレイン端子は、受動負荷を通して接地（またはＶＳＳ電位）に結合され、ゲート端子は、センス・イネーブル信号（ＳＥＮＳＥ＿ＥＮ＿ＣＯＲＥ、ＳＥＮＳＥ＿ＥＮ＿１〜ＳＥＮＳＥ＿ＥＮ＿Ｎ）を受け取るように結合される。ｐチャネル・トランジスタのドレイン端子の電圧が、トランジスタＰｃのゲートしきい値電圧より大きい場合は、ステータス・レジスタ３４０に、アサートされたピン・イネーブルド信号（ＰＩＮ＿ＥＮ＿ＣＯＲＥ、ＰＩＮ＿ＥＮ＿１〜ＰＩＮ＿ＥＮ＿Ｎ）が供給され、そうでない場合はディアサートされた信号が供給される。
【００４５】
場合によっては、アサート／ディアサートされたピン・イネーブルド信号のそれぞれを、ステータス・レジスタ３４０内の異なるＰＩＮ＿ＥＮビットをセット／クリアするために用いることができる。言い換えれば、電源電位とそれぞれの電源ピンの間の電気的接続が存在するかどうかを示すために、複数のピン・イネーブルド信号のそれぞれを、ステータス・レジスタ内の異なるビットとして記憶することができる。他の場合、複数のピン・イネーブルド信号は、オプションの論理ブロック５２０に供給することができる。論理ブロック５２０は、それが含まれる場合は、ステータス・レジスタ３４０内の単一のＰＩＮ＿ＥＮビットをセット／クリアするために用いることができる、マスタ・ピン・イネーブルド信号を発生することができる。場合によっては、そこに供給される複数のピン・イネーブルド信号のそれぞれがアサートされたとき、マスタ・ピン・イネーブルド信号をアサートすることができる。他の場合は、複数のピン・イネーブルド信号の少なくとも１つがアサートされたとき、マスタ・ピン・イネーブルド信号をアサートすることができる。その他の構成／シナリオを用いてもよい。
【００４６】
それに関わらず、論理ブロック５２０を用いると、電気的接続が、すべての電源電位とすべての電源ピンの間に存在するかを示すのと、あるいは少なくとも１つの電源電位とそれぞれの電源ピンの間に存在するかを示すのとで、回路設計者またはユーザが利用可能な情報量が制限される。しかし論理ブロック５２０を用いるのは、必要なステータス・レジスタのビットの数を少なくすることができるのが利点であり、それにより電力、面積、コストが節約できる。
【００４７】
先の実施形態のように、独立の電源からステータス・レジスタに電力を供給することにより、ステータス・レジスタ３４０内に記憶された内容を維持することができる。言い換えれば、ステータス・レジスタ３４０に供給される電源は、供給ピン・センサ回路５００によって監視されるべき電源（または複数の供給源）とは別で異なるものとすることができる。ステータス・レジスタ３４０に独立の電源から供給することにより、記憶回路への電源喪失によって供給ピン・センサ方式が不具合になる確率が、排除とまではいかないが大幅に低減される。
【００４８】
図６は、電源（図示せず）と１つまたは複数の電源ピン６１０の間の電気的接続の完全性を監視するための供給ピン・センサ回路６００の代替実施形態を示す。図６には、図５に関連して上述した多くの回路要素が含まれるので、以下に述べる説明は、図５と図６の違いに焦点を合わせる。たとえば、回路５００内に含まれるほとんどの受動負荷要素（抵抗器Ｒ１〜ＲＮ）は、シリコン面積を節約し、かつ／または電力を節約する（たとえば１つまたは複数の能動負荷がスイッチ「オフ」された場合）ために、回路６００では能動負荷要素（ｎチャネル・トランジスタＮ１〜ＮＮ）に置き換えられる。トランジスタＮ１〜ＮＮのゲート端子は、コア電源電位（ＶＤＤコア）を受け取るように互いに結合される。適切な回路動作を確実にするために、ＶＤＤコア・ピンは、基板供給源に電気的に接続されなければならない。ＶＤＤコア・ピンが不具合となった場合は、能動負荷要素はオフとなり、センサは機能しなくなる。しかし、これはまた、回路設計者に、電源障害が「パッドにおいて」生じたことを示すものとしてもたらされる。
【００４９】
図７〜８は、接地供給源（図示せず）と１つまたは複数の接地供給ピン７１０／８１０の間の電気的接続の完全性を監視するための例示の回路７００と８００を示す。先の実施形態のように、監視される接地供給ピンの数は、チップが利用可能な接地供給ピンの一部分（または全数）を含むことができる。回路７００、８００は、監視される各接地供給ピン用に、ｎチャネル・トランジスタ（トランジスタＮｃ、Ｎ１〜ＮＮ）を含む。場合によっては、ｎチャネル・トランジスタを、図７に示されるように受動負荷（抵抗器Ｒｃ、Ｒ１〜ＲＮ）と直列に結合するか、または図８に示されるように受動負荷と能動負荷の組合せ（抵抗器Ｒｃ、トランジスタＰ１〜ＰＮ）に結合することができる。上記のように、能動負荷は、シリコン面積を節約するため、および場合によっては電力を節約するために用いることができる。
【００５０】
図７〜８のｎチャネル・トランジスタは、それぞれ接地供給ピン（ＶＳＳコア、ＶＳＳ１〜ＶＳＳＮ）と電源電位（ＶＤＤコア、ＶＤＤ１〜ＶＤＤＮ）の間に結合される。具体的には、各ｎチャネル・トランジスタのドレイン端子は、それぞれの接地供給ピンを通して接地供給電位に結合される。各ｎチャネル・トランジスタのソース端子は、受動または能動負荷を通して電源電位に結合され、ゲート端子は、アクティブ・ハイのセンス・イネーブル信号（ＳＥＮＳＥ＿ＥＮ＿ＣＯＲＥ、ＳＥＮＳＥ＿ＥＮ＿１〜ＳＥＮＳＥ＿ＥＮ＿Ｎ）を受け取るように結合される。ｎチャネル・トランジスタのソース端子の電圧が、インバータＢｃのしきい値電圧より高い場合は、ステータス・レジスタ３４０に、アサートされたピン・イネーブルド信号（ＰＩＮ＿ＥＮ＿ＣＯＲＥ、ＰＩＮ＿ＥＮ＿１〜ＰＩＮ＿ＥＮ＿Ｎ）が供給され、そうでない場合はディアサートされた信号が供給される。
【００５１】
当業者には本開示を利用することによって、本発明は電源または接地供給源の完全性を監視するための改良された回路と方法を提供すると考えられることが理解されよう。当業者には、この説明に鑑みて、本発明の様々な態様のさらなる変形および代替実施形態が明らかであろう。添付の特許請求の範囲は、すべてのそのような変形および変更を包含するものとし、したがって明細書および図面は限定的ではなく例示的なものと見なされるべきである。
【図面の簡単な説明】
【００５２】
【図１】例示のＲＣパワーオン／リセット（ＰＯＲ）回路の回路図（Ａ）と図１ＡのＰＯＲ回路によって発生される例示の出力波形のグラフ（Ｂ）である。
【図２】例示のバンドギャップ・パワーオン／リセット（ＰＯＲ）回路の概略図（Ａ）と図２ＡのＰＯＲ回路によって発生される例示の出力波形のグラフ（Ｂ）である。
【図３】システム電源、ＰＯＲ回路、ステータス・レジスタ、およびステータス・レジスタ内に記憶された１つまたは複数のビットを検出することによってシステム電源の完全性を監視するための例示の回路と方法を含む、例示のシステムのブロック図である。
【図４】システム電源の完全性を監視するための例示の方法を示すフローチャート図である。
【図５】本発明の様々な実施形態による、システム電源と電源ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【図６】本発明の様々な実施形態による、システム電源と電源ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【図７】本発明の様々な実施形態による、接地供給源と接地供給ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【図８】本発明の様々な実施形態による、接地供給源と接地供給ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【技術分野】
【０００１】
本発明は、電源監視方式に関し、より詳細には、電源のレベル、および／または電源と電源ピンの間の電気的接続を監視することによって、電源の完全性を監視するための回路と方法に関する。
【背景技術】
【０００２】
次の説明および例は、背景としてのみ述べる。
【０００３】
マイクロプロセッサ、マイクロコントローラ、その他のプログラマブル論理デバイスなどの多くの集積回路とシステムは、システムを駆動する電源の出力レベルの影響を受けやすい。実際、このようなシステムは、たとえば電源グリッチの際に生じる、初期化制御シーケンス、パワーアップとパワーダウン制御シーケンス、意図しないリセット・シーケンスに対する、独特な要件によって特徴付けられることが多い。
【０００４】
たとえば、多くのプログラマブル論理デバイス（ＰＬＤ）は、電力ゼロの状態から、電源電圧が許容動作電圧レベルに達するまで、「パワーアップ」すなわち呼び覚まされなければならない。たとえば、デバイスの内部メモリ・セル、レジスタ、構成状態機械は、特定のパワーアップ・リセット・シーケンスに従って初期化する。電源電圧が許容動作電圧レベルに達した後、構成状態機械は、構成データを揮発性メモリ・セルにロードすることによって構成プロセスを制御する。すべてのデータがロードされた後、ＰＬＤのＩ／Ｏピンがイネーブルされ、デバイスはプログラムされた機能の実行を開始する準備ができる。
【０００５】
デバイスがパワーダウンされる、すなわち電源電圧が動作電圧レベルから電力ゼロの状態に（またはトリガ電圧レベルより低く）低下したとき、別のリセット・プロセスが発生する。パワーダウン・リセット・シーケンス時に、ＰＬＤは、電源電圧が許容できないほど低いレベルに達したこと、またはそれに近づいていることを検出する。検出されると、ＰＬＤは、現在のメモリ・セル、レジスタ、状態機械情報を保存すること、他の集積回路に対してＰＬＤにデータを送るのを停止するように通知することなどの動作シーケンスを実行する。
【０００６】
パワーアップとパワーダウン・リセット手順は、電源にノイズを伴うことがあり、トリガ電圧レベルよりかなり高いかつ／または低いグリッチを生じることにより複雑になる。たとえばＰＬＤ（または電源に依存する他の構成要素）が、様々な電気器具（エアコン、電気ドリルなど）と電源ラインを共有するコンピュータ・システム内に含まれると仮定する。場合によっては、１つまたは複数の電気器具がオンにされるときに、大きな電流スパイクが共有する供給ラインに導入されることがある。電流スパイクが供給ライン電圧を許容動作電圧レベルより低下させる場合は、ＰＬＤは揮発性情報（レジスタやメモリの内容など）を失い、誤った構成状態に入ることがある。グリッチに加えて、他のタイプの電源障害（一時的な電源喪失など）も、ＰＬＤに適切なパワーダウン・シーケンスを実行するのに十分な時間が与えられないことによって同じ結果を生じる。
【０００７】
パワーアップ・リセット・シーケンス時には、通常、リセット信号は、電源電圧が許容動作電圧レベルに向かって上昇するときアサート（すなわち「オン」）され、電源電圧が許容レベルに達したときディアサート（すなわち「オフ」）される。パワーダウン・リセット・シーケンスは同様であるが、リセット信号は、電源電圧が許容できない動作電圧レベルより低下するとアサートされ、電源電圧が電力ゼロの状態に達するとディアサートされる。適切に動作するためには、両方のリセット・シーケンスは、パワーアップまたはパワーダウン動作シーケンスを実行するのに必要な特定の持続時間の間、アサートされなければならない。
【０００８】
ほとんどの従来のシステムは、パワーアップおよび／またはパワーダウン・リセット動作に従って、電源電圧を監視し、リセット信号を発生するための少なくとも１つのパワーオン・リセット（ＰＯＲ）回路を含む。ＰＯＲ回路はまた、リセット信号が必要な持続時間の間、アサートされることを確実にするために実装される。ほとんどのＰＯＲ回路は、抵抗器とコンデンサを備える回路（たとえばＲＣ ＰＯＲ回路）、または場合によっては分圧器と電圧基準発生器を備える電圧比較器（たとえばバンドギャップＰＯＲ回路）に基づいている。すべて、１つまたは複数のシステム構成要素に、それらが必要なパワーアップまたはパワーダウン・リセット機能を実行すべきであることを示す、アクティブ・ハイ（またはアクティブ・ロー）のリセット信号を供給する。しかし、いずれの従来のＰＯＲ回路も、リセット信号の裏にある原因に関しては示さず、回路設計者またはユーザには電源障害の理由については分からない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
少なくともこれらの理由から、方法が回路設計者／ユーザに、リセット信号の裏にある原因、したがって電源障害の理由を診断するための追加のリソース／情報を提供する、電源の完全性を監視するための改良された回路と方法が求められる。
【課題を解決するための手段】
【００１０】
上記に概要を述べた問題は、ステータス・レジスタ内に記憶された１つまたは複数のビットの状態を監視することによって電源の完全性を監視する、改良された回路と方法により、大部分が対処される。１つまたは複数のビットが、たとえば「セット状態」から「クリア状態」に変化した場合、回路設計者またはシステムのユーザは、通常のパワーアップまたはパワーダウン動作ではなく、電源異常が生じたと判断することができる。
【００１１】
一実施態様では、電源の完全性を監視する方法が提供される。そのような方法は、電源のレベルがしきい値レベルに達した場合はステータス・レジスタ内の第１のビットをセットするステップと、電源ピンが電源と電気的に接触している場合はステータス・レジスタ内の第２のビットをセットするステップと、第１および第２のビットの少なくとも１つの状態の変化を検出することによって電源の完全性を監視するステップとを含む。場合によっては、方法は、ステータス・レジスタ内の第１のビットの状態、または第２のビットの状態のみを監視する。他の場合は、第１および第２のビットのそれぞれの変化を監視する。
【００１２】
方法は、第１のビットを監視するとき、第１のビットをセットするステップの前に、１つまたは複数のステップを行うことができる。たとえば方法は、システムのパワーオン／リセットに応答して第１のビットをクリアするステップと、システムに関連付けられたパワーオン／リセット（ＰＯＲ）回路から供給される出力信号を監視するステップとを含むことができる。このようにして、第１のビットをセットするステップは、ＰＯＲ回路から供給される出力信号が、アサートされたパワーオン／リセット信号と、その後に続くディアサートされたパワーオン／リセット信号を含む場合にのみ行うことができる。言い換えれば、第１のビットは、システム・パワーアップ時に最初に（たとえば、アサートされたパワーオン／リセット信号を検出するとすぐに）、クリアされる。電源が許容動作電圧レベルに達した後、パワーオン／リセット信号がディアサートされ、そのある時間後に第１のビットをセットすることができる。最初に第１のビットがセットされた後、後に続く、ＰＯＲ回路から供給される出力信号がアサートされたパワーオン／リセット信号を含む場合は、第１のビットの状態を（すなわち「セット状態」から「クリア状態」に）変更することができる。第１のビットの状態が「セット状態」から「クリア状態」に変化した場合は、回路設計者またはシステムのユーザは、電源異常が発生し、異常は電源のレベルがしきい値レベルより低下したことによって生じたと判断することができる。
【００１３】
第２のビットを監視するとき、方法は、第２のビットをセットするステップの前に、１つまたは複数のステップを行うことができる。たとえば方法は、システムのパワーオン／リセットに応答して第２のビットをクリアするステップと、システムに関連付けられた供給ピン・センサ回路への入力信号を監視するステップとを含む。このようにして、第２のビットをセットするステップは、入力信号が、アサートされたセンス・イネーブル信号を含み、供給ピン・センサ回路からの出力信号が、電源ピンが電源と電気的に接触していることを示す場合にのみ行うことができる。場合によっては、センス・イネーブル信号は、システム・パワーアップ時に、またはユーザによって任意の時点で（たとえば様々な間隔で、またはシステムに関連付けられたエラー信号に応答して）アサートすることができる。最初に第２のビットがセットされる前または後に、供給ピン・センサ回路からの出力信号が、電源ピンが電源と電気的に接触していないことを示す場合は、第２のビットをクリアすることができる。第２のビットが最初にセットされなかった、または「セット状態」から「クリア状態」に変化した場合は、回路設計者またはシステムのユーザは、電源ピンと電源の間の電気的接続が失われたことによって電源異常が生じたと判断することができる。
【００１４】
別の実施態様によれば、第１の供給電位と第１の供給ピンの間の電気的接続完全性を監視するための回路が提供される。一般に、回路は、第１の供給ピンに結合された第１の端子と、第２の供給電位に結合された第２の端子と、入力信号を受け取るように結合された第３の端子を有するトランジスタとを含む。回路はまた、トランジスタの第２の端子からピン・イネーブルド信号を受け取るように結合された、ステータス・レジスタを含むことができる。しかしピン・イネーブルド信号は、入力信号がアサートされたセンス・イネーブル信号を含み、第１の供給電位と第１の供給ピンの間に電気的接続が存在するときにのみ、受け取られる。電気的接続が切られている場合は、ステータス・レジスタは、トランジスタの第２の端子からピン・ディスエーブルド信号を受け取ることができる。
【００１５】
一般に、ピン・イネーブルド信号はステータス・レジスタ内のピン・イネーブルド・ビットをセットするために用いることができ、ピン・ディスエーブルド信号はステータス・レジスタ内のピン・イネーブルド・ビットをクリアするために用いることができる。このようにして、ステータス・レジスタ内のピン・イネーブルド・ビットの現在の状態を読み出すことにより、第１の供給電位と第１の供給ピンの間の電気的接続の完全性を監視することができる。
【００１６】
本発明の他の目的および利点は、添付の図面を参照して、以下の詳細な説明を読めば明らかとなるであろう。
【発明を実施するための最良の形態】
【００１７】
本発明は様々な変更および代替形が可能であるが、その特定の実施形態を図面で例示として示し、以下に詳細に説明する。しかし図面およびその詳細な説明は、開示された具体的な形に本発明を限定するものではなく、これに反してすべての変更形態、等価形態、および代替形態は、添付の特許請求の範囲で定義される本発明の趣旨および範囲に含まれるものであることが理解されるべきである。
【００１８】
次に図面を参照すると、図１Ａは、電源電圧（ＶＤＤ）のレベルに基づいて、１つまたは複数のシステム構成要素にリセット信号を供給する、ＲＣ構造を用いたパワーオン・リセット（ＰＯＲ）回路１００の一実施形態を示す。基本的に、電源電圧が所定のレベルまで上昇するにつれて、コンデンサＣの両端の電荷が増加することにより、ＰＯＲ回路１００の出力端子上のリセット信号（ＰＯＲ）も上昇する。コンデンサの両端の電荷が十分高くなると、蓄積された電荷は、リセット信号を再びロー（すなわち非アクティブ）に駆動する。
【００１９】
図１ＡのＲＣ ＰＯＲ回路は、プルアップ・トランジスタ（ＰＵ）、抵抗器（Ｒ）、コンデンサ（Ｃ）、インバータ（Ｉ1、Ｉ2、Ｉ3）を含む。出力パス中のインバータの数は、アクティブ・ローまたはアクティブ・ハイのリセット信号が必要かどうかに応じて変わる。場合によっては、パワーアップまたはパワーダウン・リセット・シーケンスを行うために、１つまたは複数のシステム構成要素に、アクティブ・ローのリセット信号（ＰＯＲＢ）が供給される。他の場合では、アクティブ・ハイのリセット信号（ＰＯＲ）を供給するために、ＰＯＲＢ信号は（たとえばインバータＩ3によって）反転される。
【００２０】
図１Ｂは、図１ＡのＰＯＲ回路が、電源電圧（ＶＤＤ）のレベルに基づいて、アクティブ・ローのリセット信号（ＰＯＲＢ）を発生する１つの様子を示す。図１Ｂに示されるように電源電圧（ＶＤＤ）は、時刻Ｔ0で上昇を始める。時刻Ｔ1で電源電圧はトリガ・ポイント（すなわち最小電圧しきい値Ｖmin）を超えて上昇し、ＰＯＲ回路１００にアクティブ・ローのリセット信号（ＰＯＲＢ）を発生させる。ＰＯＲＢリセット信号は、時刻Ｔ2でＶＤＤが許容動作電圧レベル（ＶＰＯＲ＋）に達すると、ハイ（非アクティブ）になる。１つまたは複数のシステム構成要素が適切にリセットするには、Ｔ1とＴ2の間の持続時間が、少なくともパワーアップ・シーケンスの長さを必要とする。
【００２１】
図１Ｂに示されるように、たとえばＶＤＤが時刻Ｔ3で許容できない動作電圧レベル（ＶＰＯＲ−）より低下したとき、ＰＯＲＢリセット信号は再びロー（アクティブ）となる。しかしすぐその後で（時刻Ｔ4で）、ＶＤＤが許容電圧レベルまで戻ったとき、ＰＯＲＢリセット信号はアクティブになる。場合によってはＶＤＤの急峻な低下は、電源の「グリッチ」に起因する。したがって、時刻Ｔ3とＴ4の間の持続時間が、システム構成要素が適切なリセット・シーケンスを行うには十分な長さでない場合がある。図１Ｂの例では、上昇するＰＯＲ電圧（ＶＰＯＲ＋）は、低下するＰＯＲ電圧（ＶＰＯＲ−）とは異なることに留意されたい。この違いは、通常、コンデンサＣの充電時間と放電時間の差による。
【００２２】
図２Ａは、電源電圧（ＶＤＤ）を基準電圧（Ｖｒｅｆ）と比較することによってリセット信号を発生する、パワーオン・リセット（ＰＯＲ）回路２００の代替実施形態を示す。より具体的には、ＰＯＲ回路２００は、電源電圧（抵抗分圧器ネットワークを用いて分圧される）を、基準電圧（これもＶＤＤに由来する）と比較するための比較器を含む。ＶＤＤが所定のレベルまで上昇するにつれて、ＰＯＲ回路２００の出力端子上のリセット信号（ＰＯＲ）の値も上昇する。分圧された電圧（Ｖｄｉｖ）が、基準電圧（Ｖｒｅｆ）より上昇すると、比較器はリセット信号を再びロー（すなわち非アクティブ）に駆動する。
【００２３】
図２ＡのＰＯＲ回路は、正入力端子と負入力端子を有するアナログ比較器２１０を含む。基準電圧発生器２２０は、基準電圧（Ｖｒｅｆ）を比較器の負端子に供給する。場合によっては、基準電圧発生器２２０は、バンドギャップ基準回路を用いて実装され、その場合、ＰＯＲ回路２００を「バンドギャップＰＯＲ回路」と呼ぶことができる。分圧器２３０は、電源電圧（ＶＤＤ）を、比較器の正端子に供給される所定の割合（Ｖｄｉｖ）に分圧するための抵抗器Ｒ１とＲ２を含む。当技術分野では知られるように、分圧器２３０によって生成される電圧は、［Ｒ２／（Ｒ１＋Ｒ２）］×ＶＤＤとなる。このようにして、比較器２１０はＶＤＤが上昇を始めるとアクティブ・ローのリセット信号（ＰＯＲＢ）を供給し、分圧された電圧（Ｖｄｉｖ）が基準電圧（Ｖｒｅｆ）を超えるとＰＯＲＢ信号はディアサート（非アクティブ）される。場合によっては、アクティブ・ハイのリセット信号（ＰＯＲ）を供給するために、インバータＩ4を含むことある。
【００２４】
図２Ｂは、図２ＡのＰＯＲ回路が、電源電圧（ＶＤＤ）のレベルに基づいてアクティブ・ローのリセット信号（ＰＯＲＢ）を発生する１つの様子を示す。時刻Ｔ0’で、電源電圧（ＶＤＤ）は上昇を始める。時刻Ｔ1’で、電源電圧はトリガ・ポイント（すなわち最小電圧しきい値、Ｖmin）を超えて上昇し、ＰＯＲ回路２００にアクティブ・ローのリセット信号（ＰＯＲＢ）を発生させる。時刻Ｔ2’で、分圧された電圧（Ｖｄｉｖ）が基準電圧（Ｖｒｅｆ）を超えると、ＰＯＲＢリセット信号はハイ（非アクティブ）となる。１つまたは複数のシステム構成要素が適切にリセットするためには、Ｔ1’とＴ2’の間の持続時間は、少なくともパワーアップ・シーケンスの長さを必要とする。図２Ｂの例では、上昇するＰＯＲ電圧（ＶＰＯＲ＋）は、低下するＰＯＲ電圧（ＶＰＯＲ−）と同じであることに留意されたい。これは、上昇または低下するＰＯＲ電圧が、（しばしば大きな）コンデンサの充電と放電ではなく、比較器２１０からのディジタル出力信号に依存するためである。
【００２５】
ＰＯＲ回路１００と２００は、電源関係の事象（パワーアップまたはパワーダウン・リセット動作など）を開始するためのリセット信号を発生することができるが、回路１００と２００は、そのような開始の原因（たとえばパワーアップ、パワーダウン、グリッチ、または一時的な電源喪失）を判断することができない。リセット信号は、単に、１つまたは複数のシステム構成要素に供給され、必要なパワーアップまたはパワーダウン機能が行われるべきであることを示すだけである。図１と図２のＰＯＲ回路は、回路設計者またはシステムのユーザが、根底にある電源関係の問題を診断することを可能にするリソースまたは追加の情報を提供しない。言い換えれば、従来のＰＯＲ回路では、電源の完全性を監視する手段は提供されない。
【００２６】
図３は、システム電源３１０と従来のＰＯＲ回路３２０とを含み、かつ１つまたは複数のシステム構成要素３３０、３３２、３３４、３３６に供給される電源電圧（ＶＤＤ）の完全性を監視するための様々な回路と方法を含む、例示のシステム３００のブロック図である。以下に述べるように、ここで説明する回路と方法は、システムのステータス・レジスタ３４０内に記憶された１つまたは複数のビットの状態を検出することによって、電源の完全性を監視するように構成することができる。記憶されたビットは、後に、電源関係の事象の原因を判断するために、システム・プロセッサまたは他の構成要素３５０を介して読み出すことができる。
【００２７】
図３の実施形態では、システム３００は、コンピュータ・システム、または特定の機能を行うように構成された独立型チップの一部分を表している。たとえばシステム３００は、シリアルまたはパラレル・バスを介して読み出すことができるオンチップ・レジスタを有する、任意のチップの一部分を表している。一実施形態では、システム３００は、クロック発生チップ内に含めることができ、クロック発生チップはコンピュータ・システム内に組み込むことができる。場合によっては、システム電源３１０は、外部供給源から、電源電圧（ＶＰＷＲ、ＶＤＤ）および場合によっては接地供給電圧（ＶＳＳ）を受け取るための、１つまたは複数の供給ピンを備えることができる。しかし他の場合では、システム電源３１０は、受け取った電源電圧（ＶＰＷＲ）を、内部チップまたはシステム構成要素によって用いられる１つまたは複数の電圧レベル（ＶＤＤ）に変換するための、電圧発生器を含むこともできる。どの場合でも、受け取ったまたは発生した電圧レベルは、様々なシステム構成要素に、それぞれの構成要素を動作させるために供給される。たとえば、受け取ったまたは発生した電圧レベルは、揮発性または不揮発性メモリ・アレイ３３０、１つまたは複数の内部レジスタ３３２、構成状態機械３３４、および／またはチップまたはシステム内に位置する他の集積回路（ＩＣ）に供給することができる。
【００２８】
上記のように、パワーオン・リセット（ＰＯＲ）回路３２０は、システム構成要素３３０、３３２、３３４、３３６に供給される電圧レベルを監視するために、システム電源３１０に結合されている。当技術分野では知られるように、ＰＯＲ回路３２０は、通常のパワーアップとパワーダウン動作時、たとえば電源内のグリッチ、または一時的な電源喪失によって生じる異常な電源関係の状況の際に、システム構成要素にＲＥＳＥＴ信号を供給することができる。ＰＯＲ回路３２０は、当技術分野で知られる任意の手段（図１Ａおよび２Ａに示されるものを含む）によって実装することができ、ＲＥＳＥＴ信号の発生は良く知られているので、本発明が新規とするものではないことに留意されたい。実際、本発明の１つの利点は、ここで説明する回路と方法を、当技術分野で知られるほぼ任意のＰＯＲ回路と共に用い、説明する回路と方法を既存のチップまたはシステム設計に容易に組み込むことが可能になることである。
【００２９】
従来の設計と違って、ＰＯＲ回路３２０によって発生されるＲＥＳＥＴ信号は、記憶された「パワー・グッド」（ＰＷＲＧＤ）ビットをクリアするために、ステータス・レジスタ３４０に供給される。ＲＥＳＥＴ信号は、システム電源３１０が安定になった後にディアサートされる。この時点で、電源電圧レベルが許容動作電圧レベルに達したことを示すために、ＰＷＲＧＤビットをアサート（たとえば論理ハイにセット）することができる。ＰＷＲＧＤビットは、電源電圧が安定になった後、論理構成要素（たとえばＰＳＭ３６０内に含まれる）により自動的に、またはシステムのユーザにより手動で、セットすることができる。ＰＷＲＧＤビットが「セット状態」を達成した後、そのビットの変化を監視することができる。以下でより詳しく説明するように、ＰＷＲＧＤビットの「セット状態」から「クリア状態」への変化は、回路設計者またはユーザに、電源異常（グリッチまたは一時的な電源喪失）が生じたことを示す。
【００３０】
いくつかの実施形態では、ＰＷＲＧＤビットの状態は、チップまたはシステム内に位置する電源モニタ（ＰＳＭ）ロジック３６０によって監視することができる。このような監視は、ＰＳＭロジックによって決められているように、ランダムに、周期的に、または連続した間隔で行うことができる。しかし好ましい実施形態では、ＰＷＲＧＤビットの状態は、システム・プロセッサまたは他のシステム構成要素３５０を介して、回路設計者またはシステムのユーザによって監視することができる。このような監視は、ユーザが適切と考える様々な間隔で、またはユーザがシステムに関する問題について警告された後に行うことができる。一実施例では、ＰＷＲＧＤビットは、チップの周辺部に位置するＩ２Ｃレジスタ３４０内に記憶することができる。したがって、ＰＷＲＧＤビットの状態は、Ｉ２Ｃコントローラと共通Ｉ２Ｃバスを介して、ユーザがアクセス可能とすることができる。しかしステータス・レジスタ３４０は、Ｉ２Ｃレジスタに限定されるべきではなく、代替として、読み出し／書き込み機能を有するほぼ任意の記憶手段を用いて実装することができる。ステータス・レジスタ３４０はまた、必要と見なされるほぼ任意の数および／または順番の、ステータスビットと制御ビットを含むように構成することができる。
【００３１】
構成に関わらず、ステータス・レジスタ３４０内に記憶された内容は、独立の電源からステータス・レジスタに電力を供給することにより、維持することができる。言い換えれば、ステータス・レジスタ３４０に供給される電力は、ＰＳＭロジック３６０によって監視されるべき電源（または複数の供給源）とは別で異なるものとすることができる。ステータス・レジスタ３４０に独立の電源で供給することにより、記憶回路への電源喪失によって電源監視方式が不具合になる確率が、排除とまではいかないが大幅に低減される。
【００３２】
図４は、電源の完全性を監視する例示の方法４００を示す。より具体的には、方法４００は、２つの異なる方法を含み、それらは、電源の完全性を監視するために別々にまたは互いに関連して用いることができる。第１の方法（添え字Ａで示される）は、電源電圧のレベルを監視する例示のステップを示す。第２の方法（添え字Ｂで示される）は、電源（または接地供給源）と１つまたは複数の供給ピンの間の電気的接続を監視するための例示のステップを示す。それぞれの方法は、ステータス・レジスタ３４０に記憶された１つまたは複数のビットの状態を監視するものである。次に第１の方法について、より詳細に説明する。
【００３３】
電源電圧レベルを監視する例示の方法４００Ａは、ほとんどの場合、最初のパワーオン・リセット・シーケンス初期化時に開始する（ステップ４１０Ａ）。パワーオン・リセット・シーケンス時には、電源の電圧が上昇していることを示すＲＥＳＥＴ信号が、（たとえばＰＯＲ回路３２０により）発生される。前の監視サイクルの結果をクリアするために、ＲＥＳＥＴ信号に応答して、ステータス・レジスタ内に記憶されたＰＷＲＤＧビットがクリアされる（ステップ４２０Ａ）。電源電圧３１０が許容レベルに達した後、ステップ４３０Ａで、ＰＯＲ回路３２０はＲＥＳＥＴ信号を非活動化することができる。ＲＥＳＥＴ信号が非活動化された後、ステータス・レジスタ３４０内でＰＷＲＧＤビットがアサート（たとえば論理ハイにセット）され、これは電源電圧レベルが許容動作電圧レベルに達したことを示す（ステップ４４０Ａ）。場合によっては、ＰＷＲＧＤビットは、ＰＳＭ３６０内に含まれるロジックによってセットすることができる。しかし本発明の好ましい実施形態では、ＰＷＲＧＤビットは、電源電圧が適切なレベルに達した後（すなわちＲＥＳＥＴ信号が最初に検出された後、しばらくして）、システムのユーザによって手動でセットすることができる。次いでＰＷＲＧＤビットの状態の変化が、自動的に（ロジックを介して）または手動で（ユーザ対話により）監視される（ステップ４５０Ａ）。
【００３４】
ＰＷＲＧＤビットが「セット状態」のままで変化しない場合は、監視するステップを（自動または手動で）続けることができる（ステップ４６０Ａ）。しかし場合によっては、ＰＯＲ回路３２０は、パワーダウン・リセット・シーケンスに応答して、または電源異常（グリッチまたは電源喪失など）に応答して、別のＲＥＳＥＴ信号を発生することができる。追加のＲＥＳＥＴ信号は、発生された場合は、ステータス・レジスタ３４０のＰＷＲＧＤビットをディアサート（たとえば論理ローにクリア）する。これは電源電圧レベルが許容できない動作電圧レベルより低下したことを示す。ＰＷＲＧＤビットが「クリア状態」に変化した場合は（ステップ４６０Ａ）、回路設計者またはユーザは、通常のパワーダウン・リセット・シーケンスではなく、電源異常（グリッチまたは一時的な電源喪失）が生じたと見なすことができる。言い換えれば、上記の方法は、単にＰＷＲＧＤビットの「セット状態」から「クリア状態」への変化を監視することにより、回路設計者またはユーザに、電源関係の事象の原因を判断するための十分な情報を与えることができる（ステップ４７０Ａ）。
【００３５】
上述の方法は、チップまたは基板のレイアウトの大幅な変更を必要とせずに、既存のＰＯＲ回路が使用できること、およびステータス・レジスタ内に記憶し、後で読み出すことができるビットを通して電源障害の原因を診断できることを含み、ただしそれに限定されない数多くの利点を実現する。方法は、内部ロジックによって決められているようにランダムに、周期的に、または連続した間隔で、内部に位置するＰＳＭロジックによって行うことができる。別法として、電力と面積を節約するため、および設計の複雑さを低減させるために、方法の１つまたは複数のステップは、回路設計者またはシステムのユーザによって行うことができる。好ましい実施形態では、上述の方法のステップは、システムに関連付けられたエラー信号（たとえば電源障害を示すもの）に応答して行うことができる。次いでシステム・エラー信号は、システムのユーザにＰＳＭロジックを活動化し、または上述のステップを手動で行うように促すことができ、それによりエラーの原因を診断することができる。場合によっては、上述の方法は、システムのユーザにより、ほぼどんな理由でも、かつシステム・パワーアップ時またはその後のほぼ任意の時点で行うことができる。
【００３６】
ユーザに追加の電源関係の情報をもたらすために、システム電源（または接地供給源）と１つまたは複数の供給ピンの間の電気的接続を監視するための方法４００Ｂは、方法４００Ａとは別に、またはそれと共に実施することができる。言い換えれば、電源障害の他の原因を、１つまたは複数の供給ピン（またはコンタクト・パッド）が基板から外れたこと、そうでない場合はシステム電源または接地供給源を起点とする供給ラインとの電気的接触が失われたことに起因するものとすることができる。したがって、「パッドにおける」電源喪失によって生じる電源障害を検出するために、供給ピン・センサ３７０（図３）と方法４００Ｂ（図４）とを含むことができる。
【００３７】
システム電源（または接地供給源）と１つまたは複数の供給ピン（またはコンタクト・パッド）の間の電気的接続を監視するための例示の方法４００Ｂは、ほとんどの場合、最初のパワーオン・リセット動作時に開始する（ステップ４１０Ｂ）。パワーオン・リセット・シーケンス時には、前の監視サイクルの結果をクリアするために、ステータス・レジスタ内で、１つまたは複数の「ピン・イネーブルド」（ＰＩＮ＿ＥＮ）ビットをクリアする（ステップ４２０Ａ）。次に、方法は、センス・イネーブル信号が検出されたかどうかを判断する（ステップ４３０Ｂ）。場合によっては、センス・イネーブル信号は、システム・パワーアップされるとすぐにアサートされ、それにより、たとえば電源レベルが許容動作レベルに達しない場合（すなわちＰＯＲ回路からＲＥＳＥＴ信号が発生されない場合）に、故障した供給ピンを特定することができる。他の場合では、センス・イネーブル信号は、様々な間隔で（たとえばランダム、周期的、または連続的に）、あるいはシステムに関連付けられたエラー信号（たとえばシステム電源障害を示すもの）に応答してアサートされる。したがって、センス・イネーブル信号は、システムのユーザにより、または場合によってはシステム内に含まれる追加のロジック（図示せず）によりアサートされる。それに関わらず、方法４００Ｂは、ステップ４３０Ｂでセンス・イネーブル信号が検出されるまで、一時的に停止することがある。
【００３８】
センス・イネーブル信号が検出された後、図３の供給ピン・センサ３７０を用いて、１つまたは複数の供給ピンを監視することができる。図５〜８に、供給ピン・センサ３７０の様々な実施形態が示され、以下でより詳しく説明する。一般的に言えば、供給ピン・センサ３７０は、供給ピンに結合されたノードに供給される電圧レベルを監視することにより、供給電位とそれぞれの供給ピンの間に、電気的接続が存在するかどうかを検出する（ステップ４３５Ｂ）。電圧レベルが、たとえばＣＭＯＳゲートのしきい値電圧より高ければ、該当するＰＩＮ＿ＥＮビットをセットするために、ピン・イネーブルド信号がステータス・レジスタ３４０に供給される（ステップ４４０Ｂ）。そうでない場合は、該当するＰＩＮ＿ＥＮビットをクリアするために、ピン・ディスエーブルド信号がステータス・レジスタ３４０に供給される（ステップ４４０Ｂ）。
【００３９】
ステップ４６０ＢでＰＩＮ＿ＥＮビットがアサート（たとえば論理ハイにセット）された場合は、方法は、終了し（図示せず）、あるいは１つまたは複数のＰＩＮ＿ＥＮビットを監視するステップを続行する（ステップ４５０Ｂ）。しかしステップ４６０Ｂで、ＰＩＮ＿ＥＮビットがディアサート（たとえば論理ローにクリア）された場合は、回路設計者またはユーザは、クリアされたＰＩＮ＿ＥＮビットに対応する供給ピンが基板供給源から外されたと判断することができる（ステップ４７０Ｂ）。言い換えれば、回路設計者またはユーザは、基板供給源と供給ピン（またはコンタクト・パッド）の間の電気的接続が切られたと見なすことができる。
【００４０】
上述の方法は、ステータス・レジスタ内に記憶され、後で読み出すことができるビットを通して、電源障害の原因を診断できることを含み、ただしそれに限定されない数多くの利点を実現する。供給ピン・センサ３７０は、「パッドにおいて」組み込まれるので、上述の方法は、たとえば電源電圧が許容動作電圧レベルに達する機会がある前に、生じるシステム電源障害を診断するための追加のリソースを提供する。これは特に、回路設計者にとってチップまたはシステム設計の試験とデバッグ段階で有利である。たとえば、内部電源バスが、内部電源バスの抵抗を最小にするために複数の電源ピンによって供給（すなわち電力を供給）される場合を考える。供給ピンの１つまたは複数が基板から外された場合、チップは、少なくとも１つ供給ピンが依然としてバスに接続されていれば、機能し続けることができる。チップ障害の前兆に依存する従来の方法は、「パッドにおける」問題を回路設計者に警告できないこともある。本方法は、回路設計者またはユーザが、チップが機能し続けながらも、供給ピンのいずれかが基板から外されたことを検出することを可能にする。
【００４１】
図５〜８は、本発明の様々な実施形態による、供給ピン・センサ３７０の例示の回路図を示す。具体的には、図５〜６は、電源（たとえばシステム電源３１０）と１つまたは複数の電源ピンの間の電気的接続の完全性を監視するための回路を示す。図７〜８は、接地供給源（図示せず）と１つまたは複数の接地供給ピンの間の電気的接続の完全性を監視するための回路を含む、本発明の代替実施形態を示す。通常、電源ピンと接地供給ピンはチップの周辺部または上部／下部表面に位置し、ピン、コンタクト・パッド、半田バンプなどを含み、ただしそれに限定されない様々な方法で実装することができる。したがって本明細書では、「供給ピン」という用語は、電源電位または接地供給電位を内部チップまたはシステム構成要素に接続するための数多くの手段を表すために用いられる。
【００４２】
図５は、電源（図示せず）と１つまたは複数の電源ピン５１０の間の電気的接続の完全性を監視するための、供給ピン・センサ回路５００の一実施形態を示す。場合によっては、回路５００は、１つの電源ピン（ＶＤＤコア・ピンなど）のみを監視するように構成することができ、したがって図５に示される要素の一部分だけを含むことができる。たとえば回路５００は、ソース端子がＶＤＤコア・ピンを通してＶＤＤ電位に結合され、ドレイン端子が受動負荷（抵抗器Ｒｃ）を通して接地（すなわちＶＳＳ電位）に結合された、ｐチャネル電界効果トランジスタ（トランジスタＰｃ）を含む。トランジスタＰｃのゲート端子にアクティブ・ローのセンス・イネーブル信号（ＳＥＮＳＥ＿ＥＮ＿ＣＯＲＥ）を供給することにより、トランジスタＰｃのドレイン端子と抵抗器Ｒｃの間のノードに電圧が生じる。ドレイン端子ノードの電圧がトランジスタＰｃのゲートしきい値電圧よりも大きければ、該当するＰＩＮ＿ＥＮビットをセットするために、ピン・イネーブルド信号（たとえばアサートされたＰＩＮ＿ＥＮ＿ＣＯＲＥ）をステータス・レジスタ３４０に供給することができる。ＶＤＤコア・ピンが供給電位に接続されていない場合は、トランジスタＰｃのドレイン端子は、負荷抵抗器Ｒｃによってプル・ダウンされる。その場合は、該当するＰＩＮ＿ＥＮビットをクリアするために、ピン・ディスエーブルド信号（たとえばディアサートされたＰＩＮ＿ＥＮ＿ＣＯＲＥ）をステータス・レジスタに供給することができる。
【００４３】
センス・イネーブル信号が、初めにアクティブ・ローの信号としてアサートされる場合は、図５の回路図からインバータＩｃを除くことができる。さらに本発明のすべての実施形態において、（アサートまたはディアサートされた）ピン・イネーブル信号をステータス・レジスタに送る前にバッファリングするための、バッファＢｃは含まなくてもよい。ほとんどの場合、センス・イネーブル信号は、システム・パワーアップ時および／または後に続く電源／ピン接続性の試験を行うときなどの、特定に時間においてのみアサートされる。ピン・イネーブルド（またはディスエーブルド）信号がラッチされたとき（たとえば供給の接続性の試験が完了したとき）、トランジスタＰｃをターン・オフし、負荷抵抗器Ｒｃへの電流の流れを遮断するために、センス・イネーブル信号をディアサートすることができる。これにより、チップ内の電力消費を節約できる。
【００４４】
他の場合、回路５００は、複数の供給ピン（ＶＤＤコア、ＶＤＤ１〜ＶＤＤＮ）の完全性を監視するように構成することができる。監視される供給ピンの数は、チップが利用可能な供給ピンの一部分（または全数）を含むことができる。回路５００は、監視する各供給ピン用に、受動負荷（抵抗器Ｒｃ、Ｒ１〜ＲＮ）と直列に結合されたｐチャネル・トランジスタ（トランジスタＰｃ、Ｐ１〜ＰＮ）を含むことができる。上記のように、ｐチャネル・トランジスタのソース端子は、それぞれの電源ピンを通して、電源電位に結合することができる。電源電位（ＶＤＤ１〜ＶＤＤＮ）は、チップ内に含まれる様々な構成要素の必要に応じて、コア電源電位（ＶＤＤコア）とほぼ同じか、異なってもよい。ｐチャネル・トランジスタのドレイン端子は、受動負荷を通して接地（またはＶＳＳ電位）に結合され、ゲート端子は、センス・イネーブル信号（ＳＥＮＳＥ＿ＥＮ＿ＣＯＲＥ、ＳＥＮＳＥ＿ＥＮ＿１〜ＳＥＮＳＥ＿ＥＮ＿Ｎ）を受け取るように結合される。ｐチャネル・トランジスタのドレイン端子の電圧が、トランジスタＰｃのゲートしきい値電圧より大きい場合は、ステータス・レジスタ３４０に、アサートされたピン・イネーブルド信号（ＰＩＮ＿ＥＮ＿ＣＯＲＥ、ＰＩＮ＿ＥＮ＿１〜ＰＩＮ＿ＥＮ＿Ｎ）が供給され、そうでない場合はディアサートされた信号が供給される。
【００４５】
場合によっては、アサート／ディアサートされたピン・イネーブルド信号のそれぞれを、ステータス・レジスタ３４０内の異なるＰＩＮ＿ＥＮビットをセット／クリアするために用いることができる。言い換えれば、電源電位とそれぞれの電源ピンの間の電気的接続が存在するかどうかを示すために、複数のピン・イネーブルド信号のそれぞれを、ステータス・レジスタ内の異なるビットとして記憶することができる。他の場合、複数のピン・イネーブルド信号は、オプションの論理ブロック５２０に供給することができる。論理ブロック５２０は、それが含まれる場合は、ステータス・レジスタ３４０内の単一のＰＩＮ＿ＥＮビットをセット／クリアするために用いることができる、マスタ・ピン・イネーブルド信号を発生することができる。場合によっては、そこに供給される複数のピン・イネーブルド信号のそれぞれがアサートされたとき、マスタ・ピン・イネーブルド信号をアサートすることができる。他の場合は、複数のピン・イネーブルド信号の少なくとも１つがアサートされたとき、マスタ・ピン・イネーブルド信号をアサートすることができる。その他の構成／シナリオを用いてもよい。
【００４６】
それに関わらず、論理ブロック５２０を用いると、電気的接続が、すべての電源電位とすべての電源ピンの間に存在するかを示すのと、あるいは少なくとも１つの電源電位とそれぞれの電源ピンの間に存在するかを示すのとで、回路設計者またはユーザが利用可能な情報量が制限される。しかし論理ブロック５２０を用いるのは、必要なステータス・レジスタのビットの数を少なくすることができるのが利点であり、それにより電力、面積、コストが節約できる。
【００４７】
先の実施形態のように、独立の電源からステータス・レジスタに電力を供給することにより、ステータス・レジスタ３４０内に記憶された内容を維持することができる。言い換えれば、ステータス・レジスタ３４０に供給される電源は、供給ピン・センサ回路５００によって監視されるべき電源（または複数の供給源）とは別で異なるものとすることができる。ステータス・レジスタ３４０に独立の電源から供給することにより、記憶回路への電源喪失によって供給ピン・センサ方式が不具合になる確率が、排除とまではいかないが大幅に低減される。
【００４８】
図６は、電源（図示せず）と１つまたは複数の電源ピン６１０の間の電気的接続の完全性を監視するための供給ピン・センサ回路６００の代替実施形態を示す。図６には、図５に関連して上述した多くの回路要素が含まれるので、以下に述べる説明は、図５と図６の違いに焦点を合わせる。たとえば、回路５００内に含まれるほとんどの受動負荷要素（抵抗器Ｒ１〜ＲＮ）は、シリコン面積を節約し、かつ／または電力を節約する（たとえば１つまたは複数の能動負荷がスイッチ「オフ」された場合）ために、回路６００では能動負荷要素（ｎチャネル・トランジスタＮ１〜ＮＮ）に置き換えられる。トランジスタＮ１〜ＮＮのゲート端子は、コア電源電位（ＶＤＤコア）を受け取るように互いに結合される。適切な回路動作を確実にするために、ＶＤＤコア・ピンは、基板供給源に電気的に接続されなければならない。ＶＤＤコア・ピンが不具合となった場合は、能動負荷要素はオフとなり、センサは機能しなくなる。しかし、これはまた、回路設計者に、電源障害が「パッドにおいて」生じたことを示すものとしてもたらされる。
【００４９】
図７〜８は、接地供給源（図示せず）と１つまたは複数の接地供給ピン７１０／８１０の間の電気的接続の完全性を監視するための例示の回路７００と８００を示す。先の実施形態のように、監視される接地供給ピンの数は、チップが利用可能な接地供給ピンの一部分（または全数）を含むことができる。回路７００、８００は、監視される各接地供給ピン用に、ｎチャネル・トランジスタ（トランジスタＮｃ、Ｎ１〜ＮＮ）を含む。場合によっては、ｎチャネル・トランジスタを、図７に示されるように受動負荷（抵抗器Ｒｃ、Ｒ１〜ＲＮ）と直列に結合するか、または図８に示されるように受動負荷と能動負荷の組合せ（抵抗器Ｒｃ、トランジスタＰ１〜ＰＮ）に結合することができる。上記のように、能動負荷は、シリコン面積を節約するため、および場合によっては電力を節約するために用いることができる。
【００５０】
図７〜８のｎチャネル・トランジスタは、それぞれ接地供給ピン（ＶＳＳコア、ＶＳＳ１〜ＶＳＳＮ）と電源電位（ＶＤＤコア、ＶＤＤ１〜ＶＤＤＮ）の間に結合される。具体的には、各ｎチャネル・トランジスタのドレイン端子は、それぞれの接地供給ピンを通して接地供給電位に結合される。各ｎチャネル・トランジスタのソース端子は、受動または能動負荷を通して電源電位に結合され、ゲート端子は、アクティブ・ハイのセンス・イネーブル信号（ＳＥＮＳＥ＿ＥＮ＿ＣＯＲＥ、ＳＥＮＳＥ＿ＥＮ＿１〜ＳＥＮＳＥ＿ＥＮ＿Ｎ）を受け取るように結合される。ｎチャネル・トランジスタのソース端子の電圧が、インバータＢｃのしきい値電圧より高い場合は、ステータス・レジスタ３４０に、アサートされたピン・イネーブルド信号（ＰＩＮ＿ＥＮ＿ＣＯＲＥ、ＰＩＮ＿ＥＮ＿１〜ＰＩＮ＿ＥＮ＿Ｎ）が供給され、そうでない場合はディアサートされた信号が供給される。
【００５１】
当業者には本開示を利用することによって、本発明は電源または接地供給源の完全性を監視するための改良された回路と方法を提供すると考えられることが理解されよう。当業者には、この説明に鑑みて、本発明の様々な態様のさらなる変形および代替実施形態が明らかであろう。添付の特許請求の範囲は、すべてのそのような変形および変更を包含するものとし、したがって明細書および図面は限定的ではなく例示的なものと見なされるべきである。
【図面の簡単な説明】
【００５２】
【図１】例示のＲＣパワーオン／リセット（ＰＯＲ）回路の回路図（Ａ）と図１ＡのＰＯＲ回路によって発生される例示の出力波形のグラフ（Ｂ）である。
【図２】例示のバンドギャップ・パワーオン／リセット（ＰＯＲ）回路の概略図（Ａ）と図２ＡのＰＯＲ回路によって発生される例示の出力波形のグラフ（Ｂ）である。
【図３】システム電源、ＰＯＲ回路、ステータス・レジスタ、およびステータス・レジスタ内に記憶された１つまたは複数のビットを検出することによってシステム電源の完全性を監視するための例示の回路と方法を含む、例示のシステムのブロック図である。
【図４】システム電源の完全性を監視するための例示の方法を示すフローチャート図である。
【図５】本発明の様々な実施形態による、システム電源と電源ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【図６】本発明の様々な実施形態による、システム電源と電源ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【図７】本発明の様々な実施形態による、接地供給源と接地供給ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【図８】本発明の様々な実施形態による、接地供給源と接地供給ピンの間の電気的接続の完全性を監視するように構成された、例示の回路の概略図である。
【特許請求の範囲】
【請求項１】
システムに結合された電源の完全性を監視する方法であって、
前記電源のレベルがしきい値レベルに達した場合に、ステータス・レジスタ内の第１のビットをセットするステップと、
電源ピンが前記電源と電気的に接触している場合に、前記ステータス・レジスタ内の第２のビットをセットするステップと、
前記第１と第２のビットの変化を監視することによって、前記電源の完全性を監視するステップと、
前記監視するステップが、前記第１と第２のビットの少なくとも１つがセット状態からクリア状態に変化したことを示す場合に、電源異常が生じたと判断するステップと
を含み、前記監視するステップと判断するステップが、前記システムのユーザによって診断を目的として行われる方法。
【請求項２】
前記第１のビットをセットするステップの前に、前記システムに関連付けられたパワーオン／リセット（ＰＯＲ）回路によって発生される出力信号を監視するステップと、
前記出力信号が、前記システムの最初のパワーオン／リセットを示す、第１のアサートされたパワーオン／リセット信号を含む場合に、前記ステータス・レジスタ内の前記第１のビットをクリアするステップとをさらに含む請求項１に記載の方法。
【請求項３】
前記第１のビットをセットするステップが、前記ＰＯＲ回路によって発生される前記出力信号が、前記第１のアサートされたパワーオン／リセット信号と、それに続くディアサートされたパワーオン／リセット信号を含む場合にのみ、前記ユーザによって行われる請求項２に記載の方法。
【請求項４】
前記第１のビットをセットするステップの後に、前記ＰＯＲ回路によって発生される後続の出力信号が、第２のアサートされたパワーオン／リセット信号を含む場合に、前記ステータス・レジスタ内の前記第１のビットを再クリアするステップとを含む請求項３に記載の方法。
【請求項５】
前記第１のビットをクリアするステップと再クリアするステップが、前記ステータス・レジスタに、それぞれ前記第１と第２のアサートされたパワーオン／リセット信号を供給することによって行われる請求項４に記載の方法。
【請求項６】
前記第１のビットの状態が前記セット状態から前記クリア状態に変化する場合に、前記判断するステップにおいて前記ユーザが、前記電源のレベルが前記しきい値レベルより低下したと判断する請求項１に記載の方法。
【請求項７】
前記第２のビットをセットするステップの前に、
前記出力信号が、前記システムの前記最初のパワーオン／リセットを示す前記第１のパワーオン／リセット信号を含む場合に、前記ステータス・レジスタ内の前記第２のビットをクリアするステップと、
前記システムに関連付けられた供給ピン・センサ回路に供給される入力信号を監視するステップとをさらに含む請求項２に記載の方法。
【請求項８】
前記第２のビットをセットするステップが、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記供給ピン・センサ回路からの出力信号が、前記電源ピンが前記電源と電気的に接触していることを示す場合にのみ行われる請求項７に記載の方法。
【請求項９】
前記供給ピン・センサ回路からの前記出力信号が、前記電源ピンが前記電源と電気的に接触していないことを示す場合に、前記第２のビットを再クリアするステップをさらに含む請求項８に記載の方法。
【請求項１０】
前記第２のビットの状態が前記セットされたビットから前記クリアされたビットに変化する場合、または前記第２のビットがセットされなかった場合に、前記判断するステップにおいて前記ユーザが、前記電源ピンと前記電源の間の電気的接続が切られたと判断する請求項１に記載の方法。
【請求項１１】
前記供給ピン・センサ回路からの前記出力信号を前記ステータス・レジスタに供給することによって、前記第２のビットがセットされ、かつクリアされる請求項９に記載の方法。
【請求項１２】
第１の供給電位と第１の供給ピンの間の電気的接続の完全性を監視する回路であって、
前記第１の供給ピンに結合された第１の端子と、第２の供給電位に結合された第２の端子と、入力信号を受け取るように結合された第３の端子を有するトランジスタと、
ステータス・レジスタであって、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記第１の供給電位と前記第１の供給ピンの間に電気的接続が存在する場合に、
前記トランジスタの前記第２の端子からピン・イネーブルド信号を受け取るように結合されたステータス・レジスタと
を備える回路。
【請求項１３】
前記ステータス・レジスタが、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記第１の供給電位と前記第１の供給ピンの間の電気的接続が切られた場合に、
前記トランジスタの前記第２の端子からピン・ディスエーブルド信号を受け取るように結合される請求項１２に記載の回路。
【請求項１４】
前記トランジスタがｐチャネル・デバイスを含み、前記第１の供給電位がＶＤＤ電位を含み、前記第２の供給電位がＶＳＳ電位を含む請求項１３に記載の回路。
【請求項１５】
前記トランジスタがｎチャネル・デバイスを含み、前記第１の供給電位がＶＳＳ電位を含み、前記第２の供給電位がＶＤＤ電位を含む請求項１３に記載の回路。
【請求項１６】
前記ピン・イネーブルド信号が前記ステータス・レジスタ内のピン・イネーブルド・ビットをセットするために用いられ、前記ピン・ディスエーブルド信号が前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをクリアするために用いられる請求項１３に記載の回路。
【請求項１７】
前記第１の供給電位と前記第１の供給ピンの間の電気的接続の完全性が、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットの現在の状態を読み出すことによって監視される請求項１６に記載の回路。
【請求項１８】
それぞれが、複数の供給ピンのうちの異なる１つとそれぞれの負荷要素の間に直列に結合された、複数のトランジスタをさらに備え、前記複数の供給ピンが複数の供給電位に関連付けられる請求項１３に記載の回路。
【請求項１９】
前記それぞれの負荷要素が受動負荷要素を含む請求項１８に記載の回路。
【請求項２０】
前記複数の供給ピンの１つに関連付けられたそれぞれの負荷要素が受動負荷要素を含み、前記それぞれの負荷要素の残りが能動負荷要素を含む請求項１８に記載の回路。
【請求項２１】
前記ステータス・レジスタは、前記トランジスタのそれぞれのゲート端子に供給される入力信号が、アサートされたセンス・イネーブル信号を含むとき、前記複数のトランジスタによって発生される複数の信号を受け取るようにさらに結合され、前記複数の信号のそれぞれが、前記供給電位の１つと前記供給ピンのそれぞれの１つとの間に電気的接続が存在するかどうかを示すために、前記ステータス・レジスタ内のビットとして記憶される請求項１８に記載の回路。
【請求項２２】
前記ステータス・レジスタは、前記ステータス・レジスタ内に記憶された内容を維持するために独立の電源電位を受け取るようにさらに結合され、前記独立の電源電位が前記複数の供給電位とは別で異なる請求項２１に記載の回路。
【請求項２３】
前記複数のトランジスタによって発生される前記複数の信号を受け取るように結合された論理ブロックをさらに備える請求項１８に記載の回路。
【請求項２４】
前記論理ブロックが、前記複数のトランジスタによって発生される前記複数の信号のそれぞれがアサートされたとき、前記ステータス・レジスタにマスタ・ピン・イネーブルド信号を供給するように構成され、前記マスタ・ピン・イネーブルド信号は、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをセットするために用いられる請求項２３に記載の回路。
【請求項２５】
前記論理ブロックが、前記複数のトランジスタによって発生される前記複数の信号の少なくとも１つがディアサートされたとき、前記ステータス・レジスタにマスタ・ピン・ディスエーブルド信号を供給するように構成され、前記マスタ・ピン・ディスエーブルド信号は、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをクリアするために用いられる請求項２３に記載の回路。
【請求項１】
システムに結合された電源の完全性を監視する方法であって、
前記電源のレベルがしきい値レベルに達した場合に、ステータス・レジスタ内の第１のビットをセットするステップと、
電源ピンが前記電源と電気的に接触している場合に、前記ステータス・レジスタ内の第２のビットをセットするステップと、
前記第１と第２のビットの変化を監視することによって、前記電源の完全性を監視するステップと、
前記監視するステップが、前記第１と第２のビットの少なくとも１つがセット状態からクリア状態に変化したことを示す場合に、電源異常が生じたと判断するステップと
を含み、前記監視するステップと判断するステップが、前記システムのユーザによって診断を目的として行われる方法。
【請求項２】
前記第１のビットをセットするステップの前に、前記システムに関連付けられたパワーオン／リセット（ＰＯＲ）回路によって発生される出力信号を監視するステップと、
前記出力信号が、前記システムの最初のパワーオン／リセットを示す、第１のアサートされたパワーオン／リセット信号を含む場合に、前記ステータス・レジスタ内の前記第１のビットをクリアするステップとをさらに含む請求項１に記載の方法。
【請求項３】
前記第１のビットをセットするステップが、前記ＰＯＲ回路によって発生される前記出力信号が、前記第１のアサートされたパワーオン／リセット信号と、それに続くディアサートされたパワーオン／リセット信号を含む場合にのみ、前記ユーザによって行われる請求項２に記載の方法。
【請求項４】
前記第１のビットをセットするステップの後に、前記ＰＯＲ回路によって発生される後続の出力信号が、第２のアサートされたパワーオン／リセット信号を含む場合に、前記ステータス・レジスタ内の前記第１のビットを再クリアするステップとを含む請求項３に記載の方法。
【請求項５】
前記第１のビットをクリアするステップと再クリアするステップが、前記ステータス・レジスタに、それぞれ前記第１と第２のアサートされたパワーオン／リセット信号を供給することによって行われる請求項４に記載の方法。
【請求項６】
前記第１のビットの状態が前記セット状態から前記クリア状態に変化する場合に、前記判断するステップにおいて前記ユーザが、前記電源のレベルが前記しきい値レベルより低下したと判断する請求項１に記載の方法。
【請求項７】
前記第２のビットをセットするステップの前に、
前記出力信号が、前記システムの前記最初のパワーオン／リセットを示す前記第１のパワーオン／リセット信号を含む場合に、前記ステータス・レジスタ内の前記第２のビットをクリアするステップと、
前記システムに関連付けられた供給ピン・センサ回路に供給される入力信号を監視するステップとをさらに含む請求項２に記載の方法。
【請求項８】
前記第２のビットをセットするステップが、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記供給ピン・センサ回路からの出力信号が、前記電源ピンが前記電源と電気的に接触していることを示す場合にのみ行われる請求項７に記載の方法。
【請求項９】
前記供給ピン・センサ回路からの前記出力信号が、前記電源ピンが前記電源と電気的に接触していないことを示す場合に、前記第２のビットを再クリアするステップをさらに含む請求項８に記載の方法。
【請求項１０】
前記第２のビットの状態が前記セットされたビットから前記クリアされたビットに変化する場合、または前記第２のビットがセットされなかった場合に、前記判断するステップにおいて前記ユーザが、前記電源ピンと前記電源の間の電気的接続が切られたと判断する請求項１に記載の方法。
【請求項１１】
前記供給ピン・センサ回路からの前記出力信号を前記ステータス・レジスタに供給することによって、前記第２のビットがセットされ、かつクリアされる請求項９に記載の方法。
【請求項１２】
第１の供給電位と第１の供給ピンの間の電気的接続の完全性を監視する回路であって、
前記第１の供給ピンに結合された第１の端子と、第２の供給電位に結合された第２の端子と、入力信号を受け取るように結合された第３の端子を有するトランジスタと、
ステータス・レジスタであって、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記第１の供給電位と前記第１の供給ピンの間に電気的接続が存在する場合に、
前記トランジスタの前記第２の端子からピン・イネーブルド信号を受け取るように結合されたステータス・レジスタと
を備える回路。
【請求項１３】
前記ステータス・レジスタが、
前記入力信号がアサートされたセンス・イネーブル信号を含み、かつ
前記第１の供給電位と前記第１の供給ピンの間の電気的接続が切られた場合に、
前記トランジスタの前記第２の端子からピン・ディスエーブルド信号を受け取るように結合される請求項１２に記載の回路。
【請求項１４】
前記トランジスタがｐチャネル・デバイスを含み、前記第１の供給電位がＶＤＤ電位を含み、前記第２の供給電位がＶＳＳ電位を含む請求項１３に記載の回路。
【請求項１５】
前記トランジスタがｎチャネル・デバイスを含み、前記第１の供給電位がＶＳＳ電位を含み、前記第２の供給電位がＶＤＤ電位を含む請求項１３に記載の回路。
【請求項１６】
前記ピン・イネーブルド信号が前記ステータス・レジスタ内のピン・イネーブルド・ビットをセットするために用いられ、前記ピン・ディスエーブルド信号が前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをクリアするために用いられる請求項１３に記載の回路。
【請求項１７】
前記第１の供給電位と前記第１の供給ピンの間の電気的接続の完全性が、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットの現在の状態を読み出すことによって監視される請求項１６に記載の回路。
【請求項１８】
それぞれが、複数の供給ピンのうちの異なる１つとそれぞれの負荷要素の間に直列に結合された、複数のトランジスタをさらに備え、前記複数の供給ピンが複数の供給電位に関連付けられる請求項１３に記載の回路。
【請求項１９】
前記それぞれの負荷要素が受動負荷要素を含む請求項１８に記載の回路。
【請求項２０】
前記複数の供給ピンの１つに関連付けられたそれぞれの負荷要素が受動負荷要素を含み、前記それぞれの負荷要素の残りが能動負荷要素を含む請求項１８に記載の回路。
【請求項２１】
前記ステータス・レジスタは、前記トランジスタのそれぞれのゲート端子に供給される入力信号が、アサートされたセンス・イネーブル信号を含むとき、前記複数のトランジスタによって発生される複数の信号を受け取るようにさらに結合され、前記複数の信号のそれぞれが、前記供給電位の１つと前記供給ピンのそれぞれの１つとの間に電気的接続が存在するかどうかを示すために、前記ステータス・レジスタ内のビットとして記憶される請求項１８に記載の回路。
【請求項２２】
前記ステータス・レジスタは、前記ステータス・レジスタ内に記憶された内容を維持するために独立の電源電位を受け取るようにさらに結合され、前記独立の電源電位が前記複数の供給電位とは別で異なる請求項２１に記載の回路。
【請求項２３】
前記複数のトランジスタによって発生される前記複数の信号を受け取るように結合された論理ブロックをさらに備える請求項１８に記載の回路。
【請求項２４】
前記論理ブロックが、前記複数のトランジスタによって発生される前記複数の信号のそれぞれがアサートされたとき、前記ステータス・レジスタにマスタ・ピン・イネーブルド信号を供給するように構成され、前記マスタ・ピン・イネーブルド信号は、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをセットするために用いられる請求項２３に記載の回路。
【請求項２５】
前記論理ブロックが、前記複数のトランジスタによって発生される前記複数の信号の少なくとも１つがディアサートされたとき、前記ステータス・レジスタにマスタ・ピン・ディスエーブルド信号を供給するように構成され、前記マスタ・ピン・ディスエーブルド信号は、前記ステータス・レジスタ内の前記ピン・イネーブルド・ビットをクリアするために用いられる請求項２３に記載の回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００８−５４７３６７（Ｐ２００８−５４７３６７Ａ）
【公表日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００８−５１６９１６（Ｐ２００８−５１６９１６）
【出願日】平成１８年６月１５日（２００６．６．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２１４２６
【国際公開番号】ＷＯ２００７／０３２７９５
【国際公開日】平成１９年３月２２日（２００７．３．２２）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
【公表日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成１８年６月１５日（２００６．６．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２１４２６
【国際公開番号】ＷＯ２００７／０３２７９５
【国際公開日】平成１９年３月２２日（２００７．３．２２）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
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