電源装置
【課題】 同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子を用いて正しく動作する。
【解決手段】 入力されたパルス電圧を整流する整流手段と、整流手段に対してパルス電圧が入力される側に設けられた電圧電流変換手段と、電圧電流変換手段の出力電流を電圧に変換する電流電圧変換手段と、電流電圧変換手段の電圧と基準電圧の差を比較する比較手段とを備え、比較手段からの出力によって整流手段の動作を制御する電源装置。
【解決手段】 入力されたパルス電圧を整流する整流手段と、整流手段に対してパルス電圧が入力される側に設けられた電圧電流変換手段と、電圧電流変換手段の出力電流を電圧に変換する電流電圧変換手段と、電流電圧変換手段の電圧と基準電圧の差を比較する比較手段とを備え、比較手段からの出力によって整流手段の動作を制御する電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
従来のスイッチング電源の一例として図１０に示すようなコンパレータを用いる構成が知られている。図１０のスイッチング電源は、コンパレータを用いてスイッチング素子であるＦＥＴの両端の電圧を検出して同期整流用のスイッチング素子（ＦＥＴ）を駆動するものである。図１０において、１００１はトランス、１００２は直流電源、１００３は一次側のＦＥＴ（ＭＯＳＦＥＴ：電界効果トランジスタ）、１００４は二次側の電解コンデンサ、１００５は負荷、１００６はスイッチング動作を制御する回路、１００７は同期整流用のＦＥＴ、１００８はコンパレータである。一次側のＦＥＴ１００３がオンしてトランス１００１にエネルギーを蓄えた後、ＦＥＴ１００３がオフすると同期整流用のＦＥＴ１００７のソース電圧が上昇し、コンパレータ１００８の＋端子の電圧が−端子電圧よりも高くなる。これにより、同期整流用のＦＥＴ１００７がオンする。そして、電流が流れて０Ａになり、コンデンサ１００５の＋端子からトランス１００１に電流が流れ始めると同期整流用のＦＥＴ１００７の−入力端子の電圧が＋入力端子の電圧よりも高くなる。すると、同期整流用のＦＥＴ１００７のゲート電圧が低下して、同期整流用のＦＥＴ１００７がオフする。このような構成及び動作よって少ない部品点数で同期整流用のＦＥＴの動作を制御することができる。また、類似の回路構成としてコンパレータをＰＮＰトランジスタ、ＮＰＮトランジスタからなるディスクリート回路で構成する例を図１１に示す。このような図１１（図１０ｂ）の回路でも図１０と同様の動作が可能である。
また、同期整流方式として直接電流を検出しない方式もある。例えば、特許文献１、特許文献２に開示されているトランスのＥＴ積を利用した方式である。図１２にその一例を示す。図１２において１２０１はトランス、１２０２は電源、１２０３は一次側のＦＥＴ、１２０４は同期整流用のＦＥＴ、１２０５は二次側の電解コンデンサ、１２０６は負荷、１２０７は第一の定電流源、１２０８はコンデンサ、１２０９は第二の定電流源、１２１０は基準電圧、１２１１はコンパレータである。１２１２および１２１３は抵抗、１２１４は電圧検出回路、１２１５は定電圧源である。
【０００３】
定電流源１２０７は一次側のＦＥＴ１２０３がオンした期間のトランス１２０１の電圧に比例した電流を発生する定電流源であり、一次側のＦＥＴ１２０３がオンした期間、トランス１２０１に発生する電圧の時間積（オンした期間の電圧の積分値）をコンデンサの電圧として蓄える。第二の電流源１２０９は一次側のＦＥＴ１２０３がオフしている期間に発生する電圧に比例した電流を発生する定電流源であり、一次側のＦＥＴ１２０３がオフするとオンとなってコンデンサ１２０８に蓄えられた電圧を放電していく。コンデンサ１２０８の電圧が基準電圧１２１０によって定まる所定値まで低下すると、コンパレータ１２１１が動作して論理回路が反転し、同期整流用のＦＥＴ１２０４がオフする。
【０００４】
その他の方式としては、上記の図１０で示した構成で、更にコンパレータの入力端子に直列に基準電圧源を設けたもの、また、閾値となる基準電圧を複数設け、ヒステリシス性を持たせて誤動作を防止したものもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許４１５８０５４号公報
【特許文献２】特許４２１０８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記で説明した従来のスイッチング電源の構成（図１０）では、同期整流用のＦＥＴのオン抵抗が小さく、かつ、そのドレイン−ソース間電圧が低い素子の場合、正しく動作できないという課題が発生する。
【０００７】
特にスイッチング電源の軽負荷運転時（臨界モード、また、不連続モードともいう）には、同期整流用のＦＥＴに流れる電流が略０Ａまで低下する。つまり、同期整流用のＦＥＴのドレイン−ソース間電圧も略０Ｖまで低下するため、同期整流用のＦＥＴとしてオン抵抗の低い素子を用いると電流を検出することが困難になる。これに対してオン抵抗の高い素子を使用すれば解決することができるが、オン抵抗の高い素子では同期整流動作時の効率が低下してしまう。
【０００８】
一方、特許文献１、２の方式では直接電流を検出しない方式であり、ＦＥＴのオン抵抗には依存しない。また、電圧を積分する方式であるため誤動作が少ないこと、回路構成が簡易になるという利点がある。しかし、反面、同期整流用のＦＥＴのオフタイミングを０（アンペア、以下（Ａ）と記す）に合わせるタイミングを決める閾値の設定が難しい。なぜなら、この閾値の設定は、電源投入時など出力電圧の変動や負荷変動が大きいときにはコンデンサの充放電の中心値である平均値が変動するため電流０（Ａ）のタイミングと同期整流ＦＥＴのオフのタイミングがずれることがあるからである。特許文献１、２の方式は、直接電流を検出しないので、予測して見込みで動作する方式となるため、ある程度マージンをとって早めに同期整流用のＦＥＴをオフする必要がある。マージンをとって同期整流用のＦＥＴをオフすると同期整流ＦＥＴのボディダイオードの導通期間が長くなるため効率が低下することになる。
【０００９】
本発明は、上記課題に鑑み、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子を用いて正しく動作することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明の電源装置は、入力されたパルス電圧を直流電圧として出力する電源装置において、入力された前記パルス電圧を整流する整流手段と、前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、前記電圧電流変換手段の出力電流を電圧に変換する電流電圧変換手段と、前記電流電圧変換手段の電圧と基準電圧の差を比較する比較手段とを備え、前記比較手段からの出力によって前記整流手段の動作を制御することを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子を用いて正しく動作することができる。
【図面の簡単な説明】
【００１２】
【図１】実施例１のスイッチング電源の回路図
【図２】実施例１のスイッチング電源の動作波形を示す図
【図３】実施例１のスイッチング電源の動作波形を示す図
【図４】実施例１の同期整流ＦＥＴの駆動波形の一例を示す図
【図５】実施例２の同期整流回路図
【図６】実施例２の同期整流ＦＥＴの駆動波形の一例を示す図
【図７】実施例３の同期整流回路図
【図８】実施例３の同期整流ＦＥＴの駆動波形の一例を示す図
【図９】実施例４のスイッチング電源の回路図
【図１０】従来のスイッチング電源
【図１１】従来の同期整流回路の一例
【図１２】従来の同期整流回路の一例
【図１３】スイッチング電源の提供例を示す図
【発明を実施するための形態】
【００１３】
次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１４】
（実施例１）
実施例１のスイッチング電源の回路図を図１に示す。図１において、１０１は商用交流電源であり、所謂コンセントに電源を接続した状況を示している。１０２はノイズを除去するフィルタ回路、１０３は整流ブリッジ回路、１０４は一次側の電解コンデンサ（以下、一次電解コンデンサという）、１０５はトランス、１０６は一次側のスイッチング素子（以下、一次スイッチング素子という）である。トランス１０５の一次巻線はＮｐ、一次巻線の端子は一次電解コンデンサ１０４の＋端子と接続される端子をＮｐ１、一次スイッチング素子１０６のドレイン端子に接続される端子をＮｐ２としている。トランス１０５の二次巻線をＮｓ、一次巻線のＮｐ１を＋（正）、Ｎｐ２を−（負）とする方向に電圧が印加されて電流が流れる時に、二次巻線Ｎｓにおいて正電圧が現れる端子をＮｓ２、負電圧が現れる端子をＮｓ１としている。１０７は二次側の電解コンデンサ（以下、二次電解コンデンサ１０７という）であり、二次巻線Ｎｓの端子Ｎｓ１と二次電解コンデンサ１０７の＋端子が接続されている。１０８は同期整流用のスイッチング素子（以下、同期整流ＦＥＴ１０８という）であり、本実施例ではＮチャネル型ＦＥＴを用いている。この同期整流ＦＥＴ１０８のソース端子を二次電解コンデンサ１０７の−端子に、ドレイン端子を二次巻線ＮｓのＮｓ２端子に接続している。また、１０９，１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２３は抵抗、１２４，１２５はＮＰＮトランジスタ、１２６，１２７，１２８はＰＮＰトランジスタである。また、１２９、１３０はダイオードである。１３１は同期整流ＦＥＴ１０８に内蔵または外付けのダイオード（ボディダイオードともいう）である。
【００１５】
図１のスイッチング電源の動作を図２、図３を用いて説明する。なお、一次側スイッチング素子１０６（本実施例ではＭＯＳＦＥＴを適用している。以下、一次側ＦＥＴ１０６という）を制御するスイッチング制御回路、及び、フィードバック回路の動作については周知の動作であるため説明は省略する。
【００１６】
一次側ＦＥＴ１０６がオンして、トランス１０５の一次巻線Ｎｐに電圧が印加されると、一次電解コンデンサ１０４の＋端子からトランス１０５の一次巻線Ｎｐ、一次側ＦＥＴ１０６のドレインからソースに向かう方向に電流が流れ始める。図２の２０１に一次側ＦＥＴ１０６のゲート−ソース間電圧波形を、２０２には一次側ＦＥＴ１０６のドレイン電流Ｉｄを示す。一次側ＦＥＴ１０６がオンしている期間Ｉとして示している。期間Ｉではトランス１０５の一次巻線Ｎｐには、図２の波形２０３で示す電圧が印加される。即ち、Ｎｐ１が高電位側になるような方向に一次電解コンデンサの電圧が印加される。図２の波形２０３は一次巻線Ｎｐに現れる電圧、即ちＮｐ１−Ｎｐ２を表している。
【００１７】
図２の期間Ｉではトランス１０５の一次巻線Ｎｐに流れる電流は時間とともに増加する。一次巻線ＮｐのインダクタンスをＬｐ、一次側ＦＥＴ１０６がオンしてからの時間をｔオンとすると、一次巻線Ｎｐの電流Ｉｌｐは、Ｉｌｐ＝Ｅ×ｔオン／Ｌｐとなる。このとき、トランスに蓄えられるエネルギーは１／２×Ｌｐ×Ｉｌｐ＾２となる。
【００１８】
トランスの二次巻線ＮｓにはＮｓ１端子よりもＮｓ２端子の方が高い電圧になるように電圧Ｖが発生する。図２の波形２０４、また、二次巻線Ｎｓに生じる電位差は、一次巻線の巻数をｎ１、二次巻線の巻数をｎ２とし、一次巻線Ｎｐに印加される電圧をＥとすると、Ｖ＝Ｅ×ｎ２／ｎ１となる。この電圧は同期整流ＦＥＴ１０８のボディダイオードおよびショットキーダイオード１３１により遮断される。このため二次巻線Ｎｓから二次電解コンデンサ１０７に充電する電流は流れない。図２の２０５に二次巻線Ｎｓに流れる電流を示す。
【００１９】
一次側ＦＥＴ１０６をオフすると、トランス１０５に蓄えられたエネルギーが二次巻線Ｎｓより放出される。図２の期間ＩＩは、一次側ＦＥＴ１０６がオフしてトランス１０５のエネルギーが二次側に放出されている期間である。このように期間ＩＩでは、二次巻線Ｎｓには一次側ＦＥＴ１０６がオンしていたときとは逆方向（逆極性）の電圧が発生する。即ち、Ｎｓ１端子がＮｓ２端子よりも高い電圧となる。すると、ショットキーダイオード１２８および同期整流ＦＥＴ１０８のボディダイオード１３１に順方向電圧が印加されてダイオードが導通状態となる。このため二次巻線Ｎｓから二次電解コンデンサ１０７に充電する電流が流れる。なお、ダイオード１２９のカソード端子は同期整流ＦＥＴ１０８のドレイン端子に、ダイオード１３０のカソード端子は同期整流ＦＥＴ１０８のソース端子に接続されている。
【００２０】
ダイオード１２９には抵抗１１５とトランジスタ１２４から構成される定電流源回路が接続され、ダイオード１３０には抵抗１１６とトランジスタ１２５から構成される定電流源回路が接続されている。この２つの定電流源回路は、抵抗１１２，１１３，１１４とトランジスタ１２１から構成される定電圧回路とダイオード１２９，１３０のカソード電圧により定められる電流を夫々流す。夫々の電流は抵抗１０９、１１１により再度、電圧に変換される。
【００２１】
同期整流ＦＥＴ１０８にソースからドレインに流れる電流が発生してドレイン電圧がソース電圧よりも低くなると、ダイオード１２９のアノード電圧がダイオード１３０のアノード電圧よりも低くなる。トランジスタ１２４とトランジスタ１２５はベース端子同士が接続されており、更に、トランジスタ１２８のエミッタ端子に接続されている。トランジスタ１２８は抵抗１１２〜１１４とともに定電圧回路を構成している。従って、トランジスタ１２４とトランジスタ１２５のエミッタ電圧は、略同じ電圧になる。従って抵抗１１５の両端電圧の方が抵抗１１６の両端電圧よりも高くなり、その結果、抵抗１１５に流れる電流は抵抗１１６に流れる電流よりも大きくなる。
【００２２】
従って、トランジスタ１２４のコレクタ電流はトランジスタ１２５のコレクタ電流より大きくなる。夫々のコレクタ電流は、夫々抵抗１０９、１１１により電圧に変換されてトランジスタ１２６のベース電圧を低下させる。従って、トランジスタ１２６の電圧の低下がトランジスタ１２７の電圧の低下よりも大きく、トランジスタ１２６のコレクタ−エミッタ間が導通してトランジスタ１２７のコレクタ−エミッタ間は遮断される。このようにトランジスタ１２４、１２５をベース接地とすることで電流の変化に対して高速に応答するよう構成している。またトランジスタ１２４、１２５互いのトランジスタのベース端子を共通とし、ペア特性の高いトランジスタを使用することにより高精度に電位差を検出することが可能となる。
【００２３】
同期整流ＦＥＴ１０８は、同期整流ＦＥＴ１０８に流れる電流が０（Ａ）になったときにオフする必要がある。従って、同期整流ＦＥＴ１０８のドレイン−ソース間電圧が数ｍＶ以下となるときにトランジスタ１２６及びトランジスタ１２７のオンオフが反転するように回路を構成している。そのため同期整流ＦＥＴ１０８の外付けショットキーダイオード１３１（ボディダイオードでもよい）の導通期間は、閾値よりもはるかに大きい電位差（数１００ｍＶ以上）となる。従ってダイオード１３１の導通によりトランジスタ１２６のベース電位は低下し、トランジスタ１２６のベース電流はトランジスタ１２６がオンして同期整流ＦＥＴ１０８を駆動するに充分な電流となる。なお、トランジスタ１２６のコレクタ端子の出力を同期整流ＦＥＴ１０８のゲート端子に抵抗１２１を介して接続している。このように接続することにより、トランス１０５の二次側に充電電流が流れたことにより発生するダイオード１３１の電圧降下から、トランジスタ１回路分の遅れ時間（６０ｎｓ〜２００ｎｓ程度）で同期整流ＦＥＴ１０８をオンすることが可能となる。これは、例えば、汎用のコンパレータによる回路の遅れ分（４００〜７００ｎｓ程度）よりも高速になる。
【００２４】
ＦＥＴ１０８がオフする時には、トランス１０５に蓄えたエネルギーが二次電解コンデンサ１０７に充電され、トランスに蓄えたエネルギーを放出し終わっている。その後、トランス１０５の１次巻線ＮＰのＮｐ２端子の電圧が上昇し、同期整流ＦＥＴ１０８のボディダイオードもオン出来ない状態となっている。このためＮｐ２端子の電圧、Ｎｓ２端子の電圧ともに自由振動を始める（期間III）。この期間IIIもＦＥＴ１０６はオフしており、トランスの一次側の制御ＩＣ１３３の機能によっては１次巻線ＮＰの巻線電圧が低下した状態で一次側のＦＥＴ１０６をオンするよう構成してもよい。
【００２５】
本実施例で説明した疑似共振型のスイッチング電源では、トランスの二次側のダイオード１３１には一次側のＦＥＴ１０６をオフした直後に最も大きな電流が流れる。そのため、ダイオード１３１に電流が流れ始めてから同期整流ＦＥＴ１０８をオンするまでに時間がかかると大きくエネルギーを損失してしまう。本実施例によれば、同期整流ＦＥＴ１０８が速やかにオンするため、トランスの二次側の電流が最も大きい時にもダイオード１３１の損失を低下できるため、同期整流方式において効率に最大限に改善することが可能となる。
【００２６】
同期整流ＦＥＴ１０８がオンすると、ダイオード１３１流れていた電流は同期整流ＦＥＴ１０８に流れる。従って同期整流ＦＥＴ１０８の両端電圧はオン抵抗と電流の積となり、ダイオード１３１の順方向電圧Ｖｆよりも小さい電圧となる。この様子を図３に示す。同期整流ＦＥＴ１０８の両端電圧が低下することにより、抵抗１１５の電流が小さくなるため抵抗１０９の電流も小さくなってトランジスタ１２６のベース電圧が上昇する。しかし、トランジスタ１２６のベース電圧はトランジスタ１２７のベース電圧よりも低いため、トランジスタ１２６はオンした状態を保つ。トランジスタ１２６のベース電流は低下するためトランジスタ１２６のコレクタ電流も低下するが、そのゲート電圧は維持されている状態となる。
【００２７】
トランスの二次側に流れる電流Ｉｓは、トランス１０５に蓄えられたエネルギーを放出するとともに減少し、トランスに蓄えたエネルギーが放出されると０（Ａ）になる。トランスの二次側に流れる電流が０（Ａ）になる時間をｔ、一次側ＦＥＴ１０６をオフする直前に流れていた電流をＩｌｐ、二次インダクタンスをＬｓ、二次側の電圧をＶｏとすると、Ｖｏ×ｔ＝Ｉｓ×Ｌｓとなる。ここでＩｓ＝ｎ１／ｎ０×Ｉｌｐである。
【００２８】
二次巻線Ｎｓ及び同期整流ＦＥＴ１０８に流れる電流は、ｔ時間経過すると０（Ａ）になる。本例では、同期整流ＦＥＴ１０８はオン抵抗が小さいものを使用しており、電流も０（Ａ）に近づくため微小な電圧を検出する必要がある。本実施例における、この微小な電圧の検知について以下に説明する。
【００２９】
＜本実施例の特徴の説明＞
本実施例の特徴である電圧電流変換―電流電圧変換による方式を説明する。本実施例の電圧電流変換回路は、同期整流ＦＥＴ１０８に対してトランス１０５の二次巻線ＮＳからのパルス電圧が入力される側に設けられる。そして、電流電圧変換回路は、同期整流ＦＥＴ１０８に対して直流電圧を出力する側に設けられる。同期整流ＦＥＴ１０８のオン抵抗を１０ｍΩ、電流が１．０（Ａ）の場合を例に挙げて説明する。抵抗１１３の両端電圧を１．０Ｖ、ダイオード１２９、１３０の順方向電圧Ｖｆを０．６Ｖとすると、トランジスタ１２６とトランジスタ１２５、１２４のベース−エミッタ間電圧Ｖｂｅは打ち消しあうのでトランジスタ１２６のベース電位がトランジスタ１２４と１２５のベース電位として発生する。従って抵抗１１４の両端電圧は０．４１Ｖ、抵抗１１５の両端電圧は０．４０Ｖとなる。抵抗１１４、１１５を１０ｋΩとすると、夫々、抵抗１１４には４１μＡ、抵抗１１５には４０μＡ流れる。抵抗１０９、１１０を例えば８０ｋΩとすると抵抗１０９の両端電圧は３．２８Ｖ、抵抗１１０の両端電圧は３．２Ｖとなりコンパレータの入力端子間の電位差は８０ｍＶとなる。
【００３０】
更に、電流Ｉｓが低下して例えば０．１２５Ａとなったとき、コンパレータの入力端子間電圧は１０ｍＶとなり電圧電流変換回路、電流電圧変換回路を通さない場合と同等の電圧となる。即ち本実施例では利得が８倍になったことになる。本実施例による同期整流ＦＥＴ１０８をオフにする電流の範囲は、図３の３０６のｔｂである。図３の３０６に示されるように、コンパレータが動作する最大電流Ｉｓオフ１と最小電流Ｉｓオフ２の電流の幅が狭い。コンパレータが大きい電流で（早目に）オンしても同期整流ＦＥＴ１０８のボディダイオードに電流が流れる期間が短く、また、その電流も小さいため効率はあまり低下しない。また、小さい電流で（遅く）オンしてしまう場合でも無効電流は少なく、効率の低下が少ない。このように、トランジスタ１２６、１２７より構成した比較回路の入力端子側（トランジスタ１２６のベース端子およびトランジスタ１２７のベース端子）にベース接地回路を設けて高速な応答を可能にした。更に、トランジスタ１２４のエミッタ端子に設けた抵抗とコレクタ端子に設けた抵抗により比較回路の前段に電圧電流変換回路と電流電圧変換回路からなる増幅回路を配置した。これにより、同期整流ＦＥＴ１０８で発生する微小な電位差を増幅して比較回路に入力することができる。
【００３１】
本実施例の回路は、トランジスタ１２６のベース電圧がトランジスタ１２７のベース電圧よりも高くなった際にはトランジスタ１２７がオンとなり、トランジスタ１２６がオフとなるためトランジスタ１２７のコレクタ端子より同期整流ＦＥＴ１０８をオフする。即ち抵抗１２３およびトランジスタ１３２のベース端子をトランジスタ１２７のコレクタ端子に接続し、トランジスタ１３２のコレクタを同期整流ＦＥＴ１０８のゲート端子に接続している。
【００３２】
この回路における同期整流ＦＥＴ１０８の動作波形の一例を図４に示す。図４の４０１は同期整流ＦＥＴのドレイン端子の電圧（Ｖｄｒａｉｎ）、図４の４０２は同期整流ＦＥＴのドレイン電流（Ｉｄ）、図４の４０３はゲート端子電圧（Ｖｇａｔｅ）である。このように、同期整流ＦＥＴ１０８のオンオフ動作が行われる。
【００３３】
尚、本実施例に使用したトランジスタ１２４及び１１８、トランジスタ１２６及び１２０のベース−エミッタ間電圧Ｖｂｅとダイオード１２０と１２１の順方向電圧Ｖｆのばらつきは電流検出精度に大きく関わる。従ってトランジスタ１２４および１１８のペアとトランジスタ１２６および１２０のペアにはペア性の良いトランジスタを使用している。ダイオードも同じく１２９と１３０はペア性の良いダイオードを使用している。
【００３４】
以上説明したように、本実施例では、差動増幅器の入力トランジスタ１２６で直接、同期整流ＦＥＴ１０８をオンし、差動増幅器の反対側の入力トランジスタ１２７の出力を利用してＦＥＴ１０８をターンオフしている。フライバック方式の電源の二次側で同期整流する場合においては、ターンオンするときの電流が大きく、トランジスタ１２６のベース電流を大きく取ることができる。従ってＦＥＴ１０８を高速にオンすることが可能である。また、トランジスタ１２６は出力をコレクタとしてエミッタ接地に近い形での駆動であるため、コレクタ電圧をほぼ電源電圧まで上昇させることができ、特に低電圧を出力する電源において好適である。更に同期整流ＦＥＴ１０８はターンオンした後にはゲート電流をあまり必要としないため、トランジスタ１２６のコレクタ電流が低下しても問題ない。また、ターンオフ時にゲート駆動回路が無駄な電流を流さないことも有効である。つまり、本実施例によれば、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。
【００３５】
以上、本実施例によれば、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００３６】
本実施例では抵抗１１９と１２０は回路動作をより安定化するために挿入している抵抗であるが、動作条件等により必要がなければ削除することもできる。また、同期整流ＦＥＴ１０８の帰還容量の影響でターンオン直前の二次巻線Ｎｓの電圧変化により、ゲートに負の電圧が現れることがある。この負の電圧が問題となる場合は同期整流ＦＥＴ１０８のソースにアノード、ゲートにカソードとなるようダイオードを追加してゲートに現れる負の電圧を抑制しても良い。
【００３７】
本実施例には同期整流ＦＥＴ１０８のドレイン側にもソース側にも電流−電圧変換回路を夫々設けた構成とした。しかし、実際には電流−電圧変換回路を１回路のみとし、もう一方は定電圧源で構成することもできる。
【００３８】
（実施例２）
実施例２の同期整流回路を図５に示す。図５の回路はトランス１０５の二次側の回路図である。本実施例の回路は、実施例１の同期整流ＦＥＴ１０８よりも更にオン抵抗値の低いＦＥＴを使用する場合の回路である。同期整流ＦＥＴ１０８として、よりオン抵抗値の低いＦＥＴを用いると、トランジスタ１２６による駆動能力が不足する場合がある。このような場合にはトランジスタを更に１個追加して駆動能力を高める構成にすると良い。なお、本実施例において実施例１と重複する個所については説明を省略する。
【００３９】
図５において、５０１はＰＮＰトランジスタ、５０２と５０３は抵抗である。同期整流ＦＥＴ１０８に並列接続されたダイオード１３１がオンする方向に電流が流れてＦＥＴ１０８のドレイン電圧がソース電圧よりもダイオードの順方向電圧Ｖｆだけ低下すると電流電圧変換用の抵抗１０９の電位差が大きくなり、トランジスタ５０１がターンオンして同期整流ＦＥＴ１０８のゲートに電流を供給する。この結果、同期整流ＦＥＴ１０８のゲート−ソース間電圧は速く上昇し、同期整流ＦＥＴ１０８はターンオンする。ダイオード１３１に流れていた電流は同期整流ＦＥＴ１０８のソースからドレインに向かって流れる。同期整流ＦＥＴ１０８のオン抵抗値は１０ｍΩ程度と非常に小さいため、ドレイン−ソース間電圧は、（オン抵抗値×電流値）の値となり１００ｍＶ以下となる。この結果、抵抗１１５と抵抗１０９に流れる電流が低下して抵抗１０９の両端電圧が下がり、トランジスタ５０１のベース電流も低下する。しかし電流が０Ａ付近まで低下するまでは抵抗１０９の両端電圧は抵抗１１１の両端電圧よりも高い電圧であるため、同期整流ＦＥＴ１０８はオン状態を維持し、トランジスタ１２７及びトランジスタ１３２はオフ状態を維持している。
【００４０】
電流が０Ａに近づいて抵抗１０９の電圧よりも抵抗１１１の電圧が高くなると、トランジスタ１２７とトランジスタ１３２がオンしてＦＥＴ１０８はターンオフする。この時はトランジスタ５０１のコレクタ電流は小さくなっており、トランジスタ１３２がターンオンしても大きな電流は流れない。以上の動作波形を図６に示す。
【００４１】
この回路における同期整流ＦＥＴ１０８の動作波形の一例を図６に示す。図６の６０１は同期整流ＦＥＴのドレイン端子の電圧（Ｖｄｒａｉｎ）、図６の６０２は同期整流ＦＥＴのドレイン電流（Ｉｄ）、図６の６０３はゲート端子電圧（Ｖｇａｔｅ）である。このように、同期整流ＦＥＴ１０８のオンオフ動作が行われる。
【００４２】
本実施例も実施例１と同様、同期整流ＦＥＴ１０８のドレイン側（二次巻線ＮＳからのパルス電圧が入力される側）に電流電圧変換回路、ソース側（直流電圧が出力される側）にも電圧電流変換回路を設けた例を用いて説明したが、電流電圧変換回路を１回路のみとし、片側は定電圧源で構成しても良い。
【００４３】
以上、本実施例においても上記実施例１と同様、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００４４】
（実施例３）
実施例３の同期整流回路を図７に示す。本実施例は、同期整流ＦＥＴ１０８のゲート駆動回路の構成が実施例１、２と異なっている。本実施例では、実施例１、２と異なる同期整流ＦＥＴ１０８のゲート駆動回路を説明し、実施例１及び２と重複する個所については説明を省略する。
【００４５】
図７において、７０１、７０５はＮチャネルＭＯＳＦＥＴ、７０４はＰチャネルＭＯＳＦＥＴ、７０２はダイオード、７０３と７０６は抵抗である。差動増幅回路の出力をＮチャンネルＭＯＳＦＥＴ７０１に入力している。ここで電源電圧をＶｃｃ、ＰチャネルＭＯＳＦＥＴ７０４のゲート閾値電圧をＶｐｔｈ、ＮチャネルＭＯＳＦＥＴ７０５のゲート閾値電圧をＶｎｔｈ、ダイオード１３１の順方向電圧Ｖｆとすると、
Ｖｐｔｈ＋Ｖｆ＜Ｖｃｃ・・・（式１）
Ｖｎｔｈ＋Ｖｆ＜Ｖｃｃ・・・（式２）
Ｖｐｔｈ＋Ｖｆ＋Ｖｎｔｈ＞Ｖｃｃ・・・（式３）
この３つの式を満足するようにダイオード７０２を選定すれば、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの両導通を防ぎつつ、ターンオフ時０Ｖからターンオン時Ｖｃｃまでの、いわゆるレールｔｏレール動作を行うことが可能である。
【００４６】
必要な順方向電圧Ｖｆについて１個のダイオードで構成しているが、より簡易な構成にする場合は、ダイオードを直列に接続した構成やツェナダイオードで構成することもできる。
【００４７】
この回路における同期整流ＦＥＴ１０８の動作波形の一例を図８に示す。図８の８０１は同期整流ＦＥＴのドレイン端子の電圧（Ｖｄｒａｉｎ）、図８の８０２は同期整流ＦＥＴのドレイン電流（Ｉｄ）、図８の８０３はゲート端子電圧（Ｖｇａｔｅ）である。このように、同期整流ＦＥＴ１０８のオンオフ動作が行われる。
【００４８】
以上、本実施例においても上記実施例１と同様、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００４９】
（実施例４）
実施例４の回路を図９に示す。なお、実施例３の構成に関係する部分について説明し、実施例１と重複する個所については説明を省略する。
【００５０】
実施例４は、二つのコンバータを有する構成を特徴としている。一例として第一のコンバータとして入力される交流電圧を変換して第一の直流電圧（２４Ｖ）を出力するＡＣＤＣコンバータを構成し、第二のコンバータとして第二の直流電圧（３．３Ｖ）を出力するＤＣＤＣコンバータを有する。そして第二のコンバータの出力電圧３．３Ｖを用いて２４ＶのＡＣＤＣコンバータの二次側の同期整流を行う構成例である。
【００５１】
図９において、２００がＡＣＤＣコンバータ、３００がＤＣＤＣコンバータの回路の一例である。３００のＤＣＤＣコンバータの出力電圧を電源として、実施例１で説明した同期整流回路が動作する。同期整流ＦＥＴ１０８は２００のＡＣＤＣコンバータのトランスの二次側にダイオード１３１と並列に接続されている。ダイオード１３１は同期整流ＦＥＴ１０８のボディダイオードを用いることもできるし、ショットキーダイオードを適用しても良い。ＡＣＤＣコンバータ２００はＲＣＣ方式を用いており、例えば２４Ｖ（ＤＣ）を出力するような例を一例として挙げる。また、ＤＣＤＣコンバータ３００は降圧型コンバータにより２４ＶＤＣを入力として、本例では３．３Ｖを出力するような回路である。
【００５２】
商用交流電源１０１から入力された電圧は、フィルタ回路１０２を通ってダイオードブリッジ１０３により整流され、一次電解コンデンサ１０４にて平滑される。電源投入時、一次電解コンデンサ１０４の電圧が徐々に上昇してくると抵抗２５１からの電流によりトランジスタ２５０がオンし、起動抵抗２０５から電流が流れ込み、抵抗２１１を通してコンデンサ２１２を充電し始める。起動抵抗２０５の電流によりＦＥＴ２０７のゲート電圧が上昇しＦＥＴ２０７のゲート閾値を超えるとＦＥＴ２０７がオンする。その結果、一次電解コンデンサ１０４からトランス２０４の一次巻線Ｎｐ、ＦＥＴ２０７を電流が流れる。トランス２０４の一次巻線Ｎｐと補助巻線Ｎｂは巻線の巻いた方向が同方向である為、補助巻線Ｎｂからの出力電圧はＦＥＴ２０７のゲート電圧を上昇させる。同時に抵抗２１７からコンデンサ２１８への充電が開始される。トランス２０４の二次巻線Ｎｓは二次電解コンデンサ１０７の＋端子側よりもダイオード１３１のカソード端子側が高くなるよう接続されているため、ＦＥＴ２０７がオンしている期間はダイオード１３１に電流は流れない。コンデンサ２１８の電圧が上昇してトランジスタ２１０のベース及びエミッタ電圧を上昇させてトランジスタ２１０がオンすると、ＦＥＴ２０７のゲート−ソース間電圧が低下してＦＥＴ２０７がオフする。すると補助巻線Ｎｂにはコンデンサ２１８→抵抗２１６→ダイオード２１５の経路で電流が流れ、コンデンサ２１８の電圧がリセット（放電）される。ダイオード２１９はトランジスタ２１０のベース−エミッタ間の逆バイアス電流が大きくならないようクランプする保護ダイオードである。同時にトランス２０４の二次巻線Ｎｓと、ダイオード１３１のカソードが接続されている端子の電圧は低下し、二次電解コンデンサ１０７の−端子から見てダイオード１３１の順方向電圧Ｖｆ以下になる。するとダイオード１３１に電流が流れ、二次電解コンデンサ１０７に充電電流が流れて二次巻線Ｎｓの電圧が上昇し始める。トランス２０４のエネルギーがなくなり、補助巻線Ｎｂのリンギングによる電圧でＦＥＴ２０７がオン出来ない間は起動抵抗２０５からの電流によりＦＥＴがオンし、一連の動作を繰り返す。トランス２０４の二次側からの電圧として二次電解コンデンサ１０７の電圧が上昇してくると補助巻線ＮｂのリンギングによりＦＥＴ２０７は連続発振動作を行えるようになる。二次電解コンデンサ１０７の電圧が上昇してくるとシャントレギュレータ２２３が動作して抵抗２２２、フォトカプラ２１４−ｂを通して電流が流れ、フォトトランジスタ２１４−ａをオンして速やかにＦＥＴ２０７をオフするようになる。このように、二次電解コンデンサ１０７の両端電圧を一定に保つように動作する。３００は２００のＡＣＤＣコンバータの出力電圧を受けて動作するＤＣＤＣコンバータ（出力端子１７２と１７３）である。
【００５３】
なお、本実施例では、コンパレータを用いたリップル電圧制御型のコンバータを用いた例で説明する。コンパレータ３３２は基準電圧となるツェナダイオード３３８と出力電圧を抵抗３３５と３３９で分圧した分圧値の比較を行い、ツェナダイオード３３８の電圧が抵抗３３９の電圧よりも高いと出力をＬｏにする。この結果、ＦＥＴ３２７がオンして、ＡＣＤＣコンバータ２００の出力電圧がツェナダイオード３３８に印加される。この結果、コンデンサ３３０の電圧が上昇し、抵抗３３９の電圧が上昇してツェナダイオード３３８の電圧よりも高くなるとコンパレータ３３２は出力を停止する。以上が基本的な動作であり非常に簡易な動作である。
【００５４】
外部から軽負荷状態（スリープ状態）にする為の省エネ指示信号１７４をＬｏｗにするとトランジスタ１７５がオンして、コンパレータ３３３とフォトカプラ２０６−ｂより成る省エネ回路がオンする。コンパレータ３３３はコンパレータ３３２よりも高い電圧を基準値（抵抗３３６と３３７で生成される）として出力電圧がコンパレータ３３２で制御する電圧よりも低い電圧となるよう構成している。２０６−ｂに電流が流れるとフォトトランジスタ２０６−ａがオンして、トランジスタ２５０を停止する。また抵抗２５１は起動抵抗２０５よりも１０倍以上高い抵抗値としおり、ＦＥＴ２０７をオンするためのコンデンサ２１２を充電する電流が小さくなり、充電までの時間が長くなる。このようにしてＲＣＣ回路の起動抵抗２０５を抵抗２５１に切り替えることで出力電圧を低下させるとともに起動抵抗２０５で消費する電力を低減することが可能となる。なお、本実施例には不図示であるが、シャントレギュレータ２２３の分圧抵抗２２４及び２２５を切り替えることによりＡＣＤＣコンバータの出力電圧を低下させることを行えば、より確実に動作を安定化させることが可能となる。
【００５５】
また、ＡＣＤＣコンバータの出力電圧を２４Ｖ、ＤＣＤＣコンバータの出力電圧を３．３Ｖとして、ＡＣＤＣコンバータを３．２Ｖ（ＤＣＤＣコンバータの出力よりも小さい出力）に設定することで、ＤＣＤＣコンバータのスイッチング損失を無くす（スイッチングのオン時間を固定する）ことが可能となる。
【００５６】
なお、図９の１０９〜１３０からなる回路が同期整流回路である。同期整流回路としては実施例２または実施例３で説明した回路を適用することもできる。
【００５７】
以上、本実施例においても上記実施例１と同様、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００５８】
＜スイッチング電源の適用例＞
上記の実施例で説明したスイッチング電源の一例として、装置の駆動部としてのモータや制御部であるコントローラ（ＣＰＵやメモリなどを含む）に電力を供給する低圧電源がある。このような低圧電源を、例えば、記録材に画像を形成する画像形成装置の低圧電源として適用することができる。以下、画像形成装置の低圧電源として適用する場合について説明する。
【００５９】
図１３（ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ１０は、画像形成部１１として潜像が形成される像担持体としての感光ドラム１２、感光ドラムに形成された潜像をトナーで現像する現像部１３を備えている。そして感光ドラム１２に現像されたトナー像をカセット１４から供給された記録媒体としてのシート（不図示）に転写して、シートに転写したトナー像を定着器１５で定着してトレイ１６に排出する。また、図１３（ｂ）画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するＣＰＵ１７ａを有するコントローラ１７への電力供給、また、画像形成のための駆動部としてのモータ１８ａ及びモータ１８ｂに電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ１７へは３．３Ｖ、モータへは２４Ｖを供給する。例えばモータ１８ａはシートを搬送する搬送ローラを駆動するモータ、モータ１８ｂは定着器１５を駆動するモータである。このような画像形成装置の低電圧電源として、上記の同期整流回路を用いた電源を適用した場合でも、上記実施例と同様、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００６０】
なお、上記実施例で説明した電源は、ここで示した画像形成装置に限らず他の電子機器の電源としても適用可能である。
【符号の説明】
【００６１】
１０４ 一次電源コンデンサ
１０５ トランス
１０６ 一次スイッチング素子（ＭＯＳＦＥＴ）
１０７ 二次電解コンデンサ
１０８ 同期整流ＦＥＴ
１０９，１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２３ 抵抗
１２４，１２５ ＮＰＮトランジスタ
１２６，１２７，１２８ ＰＮＰトランジスタ
１２９，１３０ ダイオード
【技術分野】
【０００１】
本発明は、同期整流方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
従来のスイッチング電源の一例として図１０に示すようなコンパレータを用いる構成が知られている。図１０のスイッチング電源は、コンパレータを用いてスイッチング素子であるＦＥＴの両端の電圧を検出して同期整流用のスイッチング素子（ＦＥＴ）を駆動するものである。図１０において、１００１はトランス、１００２は直流電源、１００３は一次側のＦＥＴ（ＭＯＳＦＥＴ：電界効果トランジスタ）、１００４は二次側の電解コンデンサ、１００５は負荷、１００６はスイッチング動作を制御する回路、１００７は同期整流用のＦＥＴ、１００８はコンパレータである。一次側のＦＥＴ１００３がオンしてトランス１００１にエネルギーを蓄えた後、ＦＥＴ１００３がオフすると同期整流用のＦＥＴ１００７のソース電圧が上昇し、コンパレータ１００８の＋端子の電圧が−端子電圧よりも高くなる。これにより、同期整流用のＦＥＴ１００７がオンする。そして、電流が流れて０Ａになり、コンデンサ１００５の＋端子からトランス１００１に電流が流れ始めると同期整流用のＦＥＴ１００７の−入力端子の電圧が＋入力端子の電圧よりも高くなる。すると、同期整流用のＦＥＴ１００７のゲート電圧が低下して、同期整流用のＦＥＴ１００７がオフする。このような構成及び動作よって少ない部品点数で同期整流用のＦＥＴの動作を制御することができる。また、類似の回路構成としてコンパレータをＰＮＰトランジスタ、ＮＰＮトランジスタからなるディスクリート回路で構成する例を図１１に示す。このような図１１（図１０ｂ）の回路でも図１０と同様の動作が可能である。
また、同期整流方式として直接電流を検出しない方式もある。例えば、特許文献１、特許文献２に開示されているトランスのＥＴ積を利用した方式である。図１２にその一例を示す。図１２において１２０１はトランス、１２０２は電源、１２０３は一次側のＦＥＴ、１２０４は同期整流用のＦＥＴ、１２０５は二次側の電解コンデンサ、１２０６は負荷、１２０７は第一の定電流源、１２０８はコンデンサ、１２０９は第二の定電流源、１２１０は基準電圧、１２１１はコンパレータである。１２１２および１２１３は抵抗、１２１４は電圧検出回路、１２１５は定電圧源である。
【０００３】
定電流源１２０７は一次側のＦＥＴ１２０３がオンした期間のトランス１２０１の電圧に比例した電流を発生する定電流源であり、一次側のＦＥＴ１２０３がオンした期間、トランス１２０１に発生する電圧の時間積（オンした期間の電圧の積分値）をコンデンサの電圧として蓄える。第二の電流源１２０９は一次側のＦＥＴ１２０３がオフしている期間に発生する電圧に比例した電流を発生する定電流源であり、一次側のＦＥＴ１２０３がオフするとオンとなってコンデンサ１２０８に蓄えられた電圧を放電していく。コンデンサ１２０８の電圧が基準電圧１２１０によって定まる所定値まで低下すると、コンパレータ１２１１が動作して論理回路が反転し、同期整流用のＦＥＴ１２０４がオフする。
【０００４】
その他の方式としては、上記の図１０で示した構成で、更にコンパレータの入力端子に直列に基準電圧源を設けたもの、また、閾値となる基準電圧を複数設け、ヒステリシス性を持たせて誤動作を防止したものもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許４１５８０５４号公報
【特許文献２】特許４２１０８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記で説明した従来のスイッチング電源の構成（図１０）では、同期整流用のＦＥＴのオン抵抗が小さく、かつ、そのドレイン−ソース間電圧が低い素子の場合、正しく動作できないという課題が発生する。
【０００７】
特にスイッチング電源の軽負荷運転時（臨界モード、また、不連続モードともいう）には、同期整流用のＦＥＴに流れる電流が略０Ａまで低下する。つまり、同期整流用のＦＥＴのドレイン−ソース間電圧も略０Ｖまで低下するため、同期整流用のＦＥＴとしてオン抵抗の低い素子を用いると電流を検出することが困難になる。これに対してオン抵抗の高い素子を使用すれば解決することができるが、オン抵抗の高い素子では同期整流動作時の効率が低下してしまう。
【０００８】
一方、特許文献１、２の方式では直接電流を検出しない方式であり、ＦＥＴのオン抵抗には依存しない。また、電圧を積分する方式であるため誤動作が少ないこと、回路構成が簡易になるという利点がある。しかし、反面、同期整流用のＦＥＴのオフタイミングを０（アンペア、以下（Ａ）と記す）に合わせるタイミングを決める閾値の設定が難しい。なぜなら、この閾値の設定は、電源投入時など出力電圧の変動や負荷変動が大きいときにはコンデンサの充放電の中心値である平均値が変動するため電流０（Ａ）のタイミングと同期整流ＦＥＴのオフのタイミングがずれることがあるからである。特許文献１、２の方式は、直接電流を検出しないので、予測して見込みで動作する方式となるため、ある程度マージンをとって早めに同期整流用のＦＥＴをオフする必要がある。マージンをとって同期整流用のＦＥＴをオフすると同期整流ＦＥＴのボディダイオードの導通期間が長くなるため効率が低下することになる。
【０００９】
本発明は、上記課題に鑑み、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子を用いて正しく動作することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明の電源装置は、入力されたパルス電圧を直流電圧として出力する電源装置において、入力された前記パルス電圧を整流する整流手段と、前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、前記電圧電流変換手段の出力電流を電圧に変換する電流電圧変換手段と、前記電流電圧変換手段の電圧と基準電圧の差を比較する比較手段とを備え、前記比較手段からの出力によって前記整流手段の動作を制御することを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子を用いて正しく動作することができる。
【図面の簡単な説明】
【００１２】
【図１】実施例１のスイッチング電源の回路図
【図２】実施例１のスイッチング電源の動作波形を示す図
【図３】実施例１のスイッチング電源の動作波形を示す図
【図４】実施例１の同期整流ＦＥＴの駆動波形の一例を示す図
【図５】実施例２の同期整流回路図
【図６】実施例２の同期整流ＦＥＴの駆動波形の一例を示す図
【図７】実施例３の同期整流回路図
【図８】実施例３の同期整流ＦＥＴの駆動波形の一例を示す図
【図９】実施例４のスイッチング電源の回路図
【図１０】従来のスイッチング電源
【図１１】従来の同期整流回路の一例
【図１２】従来の同期整流回路の一例
【図１３】スイッチング電源の提供例を示す図
【発明を実施するための形態】
【００１３】
次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１４】
（実施例１）
実施例１のスイッチング電源の回路図を図１に示す。図１において、１０１は商用交流電源であり、所謂コンセントに電源を接続した状況を示している。１０２はノイズを除去するフィルタ回路、１０３は整流ブリッジ回路、１０４は一次側の電解コンデンサ（以下、一次電解コンデンサという）、１０５はトランス、１０６は一次側のスイッチング素子（以下、一次スイッチング素子という）である。トランス１０５の一次巻線はＮｐ、一次巻線の端子は一次電解コンデンサ１０４の＋端子と接続される端子をＮｐ１、一次スイッチング素子１０６のドレイン端子に接続される端子をＮｐ２としている。トランス１０５の二次巻線をＮｓ、一次巻線のＮｐ１を＋（正）、Ｎｐ２を−（負）とする方向に電圧が印加されて電流が流れる時に、二次巻線Ｎｓにおいて正電圧が現れる端子をＮｓ２、負電圧が現れる端子をＮｓ１としている。１０７は二次側の電解コンデンサ（以下、二次電解コンデンサ１０７という）であり、二次巻線Ｎｓの端子Ｎｓ１と二次電解コンデンサ１０７の＋端子が接続されている。１０８は同期整流用のスイッチング素子（以下、同期整流ＦＥＴ１０８という）であり、本実施例ではＮチャネル型ＦＥＴを用いている。この同期整流ＦＥＴ１０８のソース端子を二次電解コンデンサ１０７の−端子に、ドレイン端子を二次巻線ＮｓのＮｓ２端子に接続している。また、１０９，１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２３は抵抗、１２４，１２５はＮＰＮトランジスタ、１２６，１２７，１２８はＰＮＰトランジスタである。また、１２９、１３０はダイオードである。１３１は同期整流ＦＥＴ１０８に内蔵または外付けのダイオード（ボディダイオードともいう）である。
【００１５】
図１のスイッチング電源の動作を図２、図３を用いて説明する。なお、一次側スイッチング素子１０６（本実施例ではＭＯＳＦＥＴを適用している。以下、一次側ＦＥＴ１０６という）を制御するスイッチング制御回路、及び、フィードバック回路の動作については周知の動作であるため説明は省略する。
【００１６】
一次側ＦＥＴ１０６がオンして、トランス１０５の一次巻線Ｎｐに電圧が印加されると、一次電解コンデンサ１０４の＋端子からトランス１０５の一次巻線Ｎｐ、一次側ＦＥＴ１０６のドレインからソースに向かう方向に電流が流れ始める。図２の２０１に一次側ＦＥＴ１０６のゲート−ソース間電圧波形を、２０２には一次側ＦＥＴ１０６のドレイン電流Ｉｄを示す。一次側ＦＥＴ１０６がオンしている期間Ｉとして示している。期間Ｉではトランス１０５の一次巻線Ｎｐには、図２の波形２０３で示す電圧が印加される。即ち、Ｎｐ１が高電位側になるような方向に一次電解コンデンサの電圧が印加される。図２の波形２０３は一次巻線Ｎｐに現れる電圧、即ちＮｐ１−Ｎｐ２を表している。
【００１７】
図２の期間Ｉではトランス１０５の一次巻線Ｎｐに流れる電流は時間とともに増加する。一次巻線ＮｐのインダクタンスをＬｐ、一次側ＦＥＴ１０６がオンしてからの時間をｔオンとすると、一次巻線Ｎｐの電流Ｉｌｐは、Ｉｌｐ＝Ｅ×ｔオン／Ｌｐとなる。このとき、トランスに蓄えられるエネルギーは１／２×Ｌｐ×Ｉｌｐ＾２となる。
【００１８】
トランスの二次巻線ＮｓにはＮｓ１端子よりもＮｓ２端子の方が高い電圧になるように電圧Ｖが発生する。図２の波形２０４、また、二次巻線Ｎｓに生じる電位差は、一次巻線の巻数をｎ１、二次巻線の巻数をｎ２とし、一次巻線Ｎｐに印加される電圧をＥとすると、Ｖ＝Ｅ×ｎ２／ｎ１となる。この電圧は同期整流ＦＥＴ１０８のボディダイオードおよびショットキーダイオード１３１により遮断される。このため二次巻線Ｎｓから二次電解コンデンサ１０７に充電する電流は流れない。図２の２０５に二次巻線Ｎｓに流れる電流を示す。
【００１９】
一次側ＦＥＴ１０６をオフすると、トランス１０５に蓄えられたエネルギーが二次巻線Ｎｓより放出される。図２の期間ＩＩは、一次側ＦＥＴ１０６がオフしてトランス１０５のエネルギーが二次側に放出されている期間である。このように期間ＩＩでは、二次巻線Ｎｓには一次側ＦＥＴ１０６がオンしていたときとは逆方向（逆極性）の電圧が発生する。即ち、Ｎｓ１端子がＮｓ２端子よりも高い電圧となる。すると、ショットキーダイオード１２８および同期整流ＦＥＴ１０８のボディダイオード１３１に順方向電圧が印加されてダイオードが導通状態となる。このため二次巻線Ｎｓから二次電解コンデンサ１０７に充電する電流が流れる。なお、ダイオード１２９のカソード端子は同期整流ＦＥＴ１０８のドレイン端子に、ダイオード１３０のカソード端子は同期整流ＦＥＴ１０８のソース端子に接続されている。
【００２０】
ダイオード１２９には抵抗１１５とトランジスタ１２４から構成される定電流源回路が接続され、ダイオード１３０には抵抗１１６とトランジスタ１２５から構成される定電流源回路が接続されている。この２つの定電流源回路は、抵抗１１２，１１３，１１４とトランジスタ１２１から構成される定電圧回路とダイオード１２９，１３０のカソード電圧により定められる電流を夫々流す。夫々の電流は抵抗１０９、１１１により再度、電圧に変換される。
【００２１】
同期整流ＦＥＴ１０８にソースからドレインに流れる電流が発生してドレイン電圧がソース電圧よりも低くなると、ダイオード１２９のアノード電圧がダイオード１３０のアノード電圧よりも低くなる。トランジスタ１２４とトランジスタ１２５はベース端子同士が接続されており、更に、トランジスタ１２８のエミッタ端子に接続されている。トランジスタ１２８は抵抗１１２〜１１４とともに定電圧回路を構成している。従って、トランジスタ１２４とトランジスタ１２５のエミッタ電圧は、略同じ電圧になる。従って抵抗１１５の両端電圧の方が抵抗１１６の両端電圧よりも高くなり、その結果、抵抗１１５に流れる電流は抵抗１１６に流れる電流よりも大きくなる。
【００２２】
従って、トランジスタ１２４のコレクタ電流はトランジスタ１２５のコレクタ電流より大きくなる。夫々のコレクタ電流は、夫々抵抗１０９、１１１により電圧に変換されてトランジスタ１２６のベース電圧を低下させる。従って、トランジスタ１２６の電圧の低下がトランジスタ１２７の電圧の低下よりも大きく、トランジスタ１２６のコレクタ−エミッタ間が導通してトランジスタ１２７のコレクタ−エミッタ間は遮断される。このようにトランジスタ１２４、１２５をベース接地とすることで電流の変化に対して高速に応答するよう構成している。またトランジスタ１２４、１２５互いのトランジスタのベース端子を共通とし、ペア特性の高いトランジスタを使用することにより高精度に電位差を検出することが可能となる。
【００２３】
同期整流ＦＥＴ１０８は、同期整流ＦＥＴ１０８に流れる電流が０（Ａ）になったときにオフする必要がある。従って、同期整流ＦＥＴ１０８のドレイン−ソース間電圧が数ｍＶ以下となるときにトランジスタ１２６及びトランジスタ１２７のオンオフが反転するように回路を構成している。そのため同期整流ＦＥＴ１０８の外付けショットキーダイオード１３１（ボディダイオードでもよい）の導通期間は、閾値よりもはるかに大きい電位差（数１００ｍＶ以上）となる。従ってダイオード１３１の導通によりトランジスタ１２６のベース電位は低下し、トランジスタ１２６のベース電流はトランジスタ１２６がオンして同期整流ＦＥＴ１０８を駆動するに充分な電流となる。なお、トランジスタ１２６のコレクタ端子の出力を同期整流ＦＥＴ１０８のゲート端子に抵抗１２１を介して接続している。このように接続することにより、トランス１０５の二次側に充電電流が流れたことにより発生するダイオード１３１の電圧降下から、トランジスタ１回路分の遅れ時間（６０ｎｓ〜２００ｎｓ程度）で同期整流ＦＥＴ１０８をオンすることが可能となる。これは、例えば、汎用のコンパレータによる回路の遅れ分（４００〜７００ｎｓ程度）よりも高速になる。
【００２４】
ＦＥＴ１０８がオフする時には、トランス１０５に蓄えたエネルギーが二次電解コンデンサ１０７に充電され、トランスに蓄えたエネルギーを放出し終わっている。その後、トランス１０５の１次巻線ＮＰのＮｐ２端子の電圧が上昇し、同期整流ＦＥＴ１０８のボディダイオードもオン出来ない状態となっている。このためＮｐ２端子の電圧、Ｎｓ２端子の電圧ともに自由振動を始める（期間III）。この期間IIIもＦＥＴ１０６はオフしており、トランスの一次側の制御ＩＣ１３３の機能によっては１次巻線ＮＰの巻線電圧が低下した状態で一次側のＦＥＴ１０６をオンするよう構成してもよい。
【００２５】
本実施例で説明した疑似共振型のスイッチング電源では、トランスの二次側のダイオード１３１には一次側のＦＥＴ１０６をオフした直後に最も大きな電流が流れる。そのため、ダイオード１３１に電流が流れ始めてから同期整流ＦＥＴ１０８をオンするまでに時間がかかると大きくエネルギーを損失してしまう。本実施例によれば、同期整流ＦＥＴ１０８が速やかにオンするため、トランスの二次側の電流が最も大きい時にもダイオード１３１の損失を低下できるため、同期整流方式において効率に最大限に改善することが可能となる。
【００２６】
同期整流ＦＥＴ１０８がオンすると、ダイオード１３１流れていた電流は同期整流ＦＥＴ１０８に流れる。従って同期整流ＦＥＴ１０８の両端電圧はオン抵抗と電流の積となり、ダイオード１３１の順方向電圧Ｖｆよりも小さい電圧となる。この様子を図３に示す。同期整流ＦＥＴ１０８の両端電圧が低下することにより、抵抗１１５の電流が小さくなるため抵抗１０９の電流も小さくなってトランジスタ１２６のベース電圧が上昇する。しかし、トランジスタ１２６のベース電圧はトランジスタ１２７のベース電圧よりも低いため、トランジスタ１２６はオンした状態を保つ。トランジスタ１２６のベース電流は低下するためトランジスタ１２６のコレクタ電流も低下するが、そのゲート電圧は維持されている状態となる。
【００２７】
トランスの二次側に流れる電流Ｉｓは、トランス１０５に蓄えられたエネルギーを放出するとともに減少し、トランスに蓄えたエネルギーが放出されると０（Ａ）になる。トランスの二次側に流れる電流が０（Ａ）になる時間をｔ、一次側ＦＥＴ１０６をオフする直前に流れていた電流をＩｌｐ、二次インダクタンスをＬｓ、二次側の電圧をＶｏとすると、Ｖｏ×ｔ＝Ｉｓ×Ｌｓとなる。ここでＩｓ＝ｎ１／ｎ０×Ｉｌｐである。
【００２８】
二次巻線Ｎｓ及び同期整流ＦＥＴ１０８に流れる電流は、ｔ時間経過すると０（Ａ）になる。本例では、同期整流ＦＥＴ１０８はオン抵抗が小さいものを使用しており、電流も０（Ａ）に近づくため微小な電圧を検出する必要がある。本実施例における、この微小な電圧の検知について以下に説明する。
【００２９】
＜本実施例の特徴の説明＞
本実施例の特徴である電圧電流変換―電流電圧変換による方式を説明する。本実施例の電圧電流変換回路は、同期整流ＦＥＴ１０８に対してトランス１０５の二次巻線ＮＳからのパルス電圧が入力される側に設けられる。そして、電流電圧変換回路は、同期整流ＦＥＴ１０８に対して直流電圧を出力する側に設けられる。同期整流ＦＥＴ１０８のオン抵抗を１０ｍΩ、電流が１．０（Ａ）の場合を例に挙げて説明する。抵抗１１３の両端電圧を１．０Ｖ、ダイオード１２９、１３０の順方向電圧Ｖｆを０．６Ｖとすると、トランジスタ１２６とトランジスタ１２５、１２４のベース−エミッタ間電圧Ｖｂｅは打ち消しあうのでトランジスタ１２６のベース電位がトランジスタ１２４と１２５のベース電位として発生する。従って抵抗１１４の両端電圧は０．４１Ｖ、抵抗１１５の両端電圧は０．４０Ｖとなる。抵抗１１４、１１５を１０ｋΩとすると、夫々、抵抗１１４には４１μＡ、抵抗１１５には４０μＡ流れる。抵抗１０９、１１０を例えば８０ｋΩとすると抵抗１０９の両端電圧は３．２８Ｖ、抵抗１１０の両端電圧は３．２Ｖとなりコンパレータの入力端子間の電位差は８０ｍＶとなる。
【００３０】
更に、電流Ｉｓが低下して例えば０．１２５Ａとなったとき、コンパレータの入力端子間電圧は１０ｍＶとなり電圧電流変換回路、電流電圧変換回路を通さない場合と同等の電圧となる。即ち本実施例では利得が８倍になったことになる。本実施例による同期整流ＦＥＴ１０８をオフにする電流の範囲は、図３の３０６のｔｂである。図３の３０６に示されるように、コンパレータが動作する最大電流Ｉｓオフ１と最小電流Ｉｓオフ２の電流の幅が狭い。コンパレータが大きい電流で（早目に）オンしても同期整流ＦＥＴ１０８のボディダイオードに電流が流れる期間が短く、また、その電流も小さいため効率はあまり低下しない。また、小さい電流で（遅く）オンしてしまう場合でも無効電流は少なく、効率の低下が少ない。このように、トランジスタ１２６、１２７より構成した比較回路の入力端子側（トランジスタ１２６のベース端子およびトランジスタ１２７のベース端子）にベース接地回路を設けて高速な応答を可能にした。更に、トランジスタ１２４のエミッタ端子に設けた抵抗とコレクタ端子に設けた抵抗により比較回路の前段に電圧電流変換回路と電流電圧変換回路からなる増幅回路を配置した。これにより、同期整流ＦＥＴ１０８で発生する微小な電位差を増幅して比較回路に入力することができる。
【００３１】
本実施例の回路は、トランジスタ１２６のベース電圧がトランジスタ１２７のベース電圧よりも高くなった際にはトランジスタ１２７がオンとなり、トランジスタ１２６がオフとなるためトランジスタ１２７のコレクタ端子より同期整流ＦＥＴ１０８をオフする。即ち抵抗１２３およびトランジスタ１３２のベース端子をトランジスタ１２７のコレクタ端子に接続し、トランジスタ１３２のコレクタを同期整流ＦＥＴ１０８のゲート端子に接続している。
【００３２】
この回路における同期整流ＦＥＴ１０８の動作波形の一例を図４に示す。図４の４０１は同期整流ＦＥＴのドレイン端子の電圧（Ｖｄｒａｉｎ）、図４の４０２は同期整流ＦＥＴのドレイン電流（Ｉｄ）、図４の４０３はゲート端子電圧（Ｖｇａｔｅ）である。このように、同期整流ＦＥＴ１０８のオンオフ動作が行われる。
【００３３】
尚、本実施例に使用したトランジスタ１２４及び１１８、トランジスタ１２６及び１２０のベース−エミッタ間電圧Ｖｂｅとダイオード１２０と１２１の順方向電圧Ｖｆのばらつきは電流検出精度に大きく関わる。従ってトランジスタ１２４および１１８のペアとトランジスタ１２６および１２０のペアにはペア性の良いトランジスタを使用している。ダイオードも同じく１２９と１３０はペア性の良いダイオードを使用している。
【００３４】
以上説明したように、本実施例では、差動増幅器の入力トランジスタ１２６で直接、同期整流ＦＥＴ１０８をオンし、差動増幅器の反対側の入力トランジスタ１２７の出力を利用してＦＥＴ１０８をターンオフしている。フライバック方式の電源の二次側で同期整流する場合においては、ターンオンするときの電流が大きく、トランジスタ１２６のベース電流を大きく取ることができる。従ってＦＥＴ１０８を高速にオンすることが可能である。また、トランジスタ１２６は出力をコレクタとしてエミッタ接地に近い形での駆動であるため、コレクタ電圧をほぼ電源電圧まで上昇させることができ、特に低電圧を出力する電源において好適である。更に同期整流ＦＥＴ１０８はターンオンした後にはゲート電流をあまり必要としないため、トランジスタ１２６のコレクタ電流が低下しても問題ない。また、ターンオフ時にゲート駆動回路が無駄な電流を流さないことも有効である。つまり、本実施例によれば、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。
【００３５】
以上、本実施例によれば、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００３６】
本実施例では抵抗１１９と１２０は回路動作をより安定化するために挿入している抵抗であるが、動作条件等により必要がなければ削除することもできる。また、同期整流ＦＥＴ１０８の帰還容量の影響でターンオン直前の二次巻線Ｎｓの電圧変化により、ゲートに負の電圧が現れることがある。この負の電圧が問題となる場合は同期整流ＦＥＴ１０８のソースにアノード、ゲートにカソードとなるようダイオードを追加してゲートに現れる負の電圧を抑制しても良い。
【００３７】
本実施例には同期整流ＦＥＴ１０８のドレイン側にもソース側にも電流−電圧変換回路を夫々設けた構成とした。しかし、実際には電流−電圧変換回路を１回路のみとし、もう一方は定電圧源で構成することもできる。
【００３８】
（実施例２）
実施例２の同期整流回路を図５に示す。図５の回路はトランス１０５の二次側の回路図である。本実施例の回路は、実施例１の同期整流ＦＥＴ１０８よりも更にオン抵抗値の低いＦＥＴを使用する場合の回路である。同期整流ＦＥＴ１０８として、よりオン抵抗値の低いＦＥＴを用いると、トランジスタ１２６による駆動能力が不足する場合がある。このような場合にはトランジスタを更に１個追加して駆動能力を高める構成にすると良い。なお、本実施例において実施例１と重複する個所については説明を省略する。
【００３９】
図５において、５０１はＰＮＰトランジスタ、５０２と５０３は抵抗である。同期整流ＦＥＴ１０８に並列接続されたダイオード１３１がオンする方向に電流が流れてＦＥＴ１０８のドレイン電圧がソース電圧よりもダイオードの順方向電圧Ｖｆだけ低下すると電流電圧変換用の抵抗１０９の電位差が大きくなり、トランジスタ５０１がターンオンして同期整流ＦＥＴ１０８のゲートに電流を供給する。この結果、同期整流ＦＥＴ１０８のゲート−ソース間電圧は速く上昇し、同期整流ＦＥＴ１０８はターンオンする。ダイオード１３１に流れていた電流は同期整流ＦＥＴ１０８のソースからドレインに向かって流れる。同期整流ＦＥＴ１０８のオン抵抗値は１０ｍΩ程度と非常に小さいため、ドレイン−ソース間電圧は、（オン抵抗値×電流値）の値となり１００ｍＶ以下となる。この結果、抵抗１１５と抵抗１０９に流れる電流が低下して抵抗１０９の両端電圧が下がり、トランジスタ５０１のベース電流も低下する。しかし電流が０Ａ付近まで低下するまでは抵抗１０９の両端電圧は抵抗１１１の両端電圧よりも高い電圧であるため、同期整流ＦＥＴ１０８はオン状態を維持し、トランジスタ１２７及びトランジスタ１３２はオフ状態を維持している。
【００４０】
電流が０Ａに近づいて抵抗１０９の電圧よりも抵抗１１１の電圧が高くなると、トランジスタ１２７とトランジスタ１３２がオンしてＦＥＴ１０８はターンオフする。この時はトランジスタ５０１のコレクタ電流は小さくなっており、トランジスタ１３２がターンオンしても大きな電流は流れない。以上の動作波形を図６に示す。
【００４１】
この回路における同期整流ＦＥＴ１０８の動作波形の一例を図６に示す。図６の６０１は同期整流ＦＥＴのドレイン端子の電圧（Ｖｄｒａｉｎ）、図６の６０２は同期整流ＦＥＴのドレイン電流（Ｉｄ）、図６の６０３はゲート端子電圧（Ｖｇａｔｅ）である。このように、同期整流ＦＥＴ１０８のオンオフ動作が行われる。
【００４２】
本実施例も実施例１と同様、同期整流ＦＥＴ１０８のドレイン側（二次巻線ＮＳからのパルス電圧が入力される側）に電流電圧変換回路、ソース側（直流電圧が出力される側）にも電圧電流変換回路を設けた例を用いて説明したが、電流電圧変換回路を１回路のみとし、片側は定電圧源で構成しても良い。
【００４３】
以上、本実施例においても上記実施例１と同様、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００４４】
（実施例３）
実施例３の同期整流回路を図７に示す。本実施例は、同期整流ＦＥＴ１０８のゲート駆動回路の構成が実施例１、２と異なっている。本実施例では、実施例１、２と異なる同期整流ＦＥＴ１０８のゲート駆動回路を説明し、実施例１及び２と重複する個所については説明を省略する。
【００４５】
図７において、７０１、７０５はＮチャネルＭＯＳＦＥＴ、７０４はＰチャネルＭＯＳＦＥＴ、７０２はダイオード、７０３と７０６は抵抗である。差動増幅回路の出力をＮチャンネルＭＯＳＦＥＴ７０１に入力している。ここで電源電圧をＶｃｃ、ＰチャネルＭＯＳＦＥＴ７０４のゲート閾値電圧をＶｐｔｈ、ＮチャネルＭＯＳＦＥＴ７０５のゲート閾値電圧をＶｎｔｈ、ダイオード１３１の順方向電圧Ｖｆとすると、
Ｖｐｔｈ＋Ｖｆ＜Ｖｃｃ・・・（式１）
Ｖｎｔｈ＋Ｖｆ＜Ｖｃｃ・・・（式２）
Ｖｐｔｈ＋Ｖｆ＋Ｖｎｔｈ＞Ｖｃｃ・・・（式３）
この３つの式を満足するようにダイオード７０２を選定すれば、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの両導通を防ぎつつ、ターンオフ時０Ｖからターンオン時Ｖｃｃまでの、いわゆるレールｔｏレール動作を行うことが可能である。
【００４６】
必要な順方向電圧Ｖｆについて１個のダイオードで構成しているが、より簡易な構成にする場合は、ダイオードを直列に接続した構成やツェナダイオードで構成することもできる。
【００４７】
この回路における同期整流ＦＥＴ１０８の動作波形の一例を図８に示す。図８の８０１は同期整流ＦＥＴのドレイン端子の電圧（Ｖｄｒａｉｎ）、図８の８０２は同期整流ＦＥＴのドレイン電流（Ｉｄ）、図８の８０３はゲート端子電圧（Ｖｇａｔｅ）である。このように、同期整流ＦＥＴ１０８のオンオフ動作が行われる。
【００４８】
以上、本実施例においても上記実施例１と同様、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００４９】
（実施例４）
実施例４の回路を図９に示す。なお、実施例３の構成に関係する部分について説明し、実施例１と重複する個所については説明を省略する。
【００５０】
実施例４は、二つのコンバータを有する構成を特徴としている。一例として第一のコンバータとして入力される交流電圧を変換して第一の直流電圧（２４Ｖ）を出力するＡＣＤＣコンバータを構成し、第二のコンバータとして第二の直流電圧（３．３Ｖ）を出力するＤＣＤＣコンバータを有する。そして第二のコンバータの出力電圧３．３Ｖを用いて２４ＶのＡＣＤＣコンバータの二次側の同期整流を行う構成例である。
【００５１】
図９において、２００がＡＣＤＣコンバータ、３００がＤＣＤＣコンバータの回路の一例である。３００のＤＣＤＣコンバータの出力電圧を電源として、実施例１で説明した同期整流回路が動作する。同期整流ＦＥＴ１０８は２００のＡＣＤＣコンバータのトランスの二次側にダイオード１３１と並列に接続されている。ダイオード１３１は同期整流ＦＥＴ１０８のボディダイオードを用いることもできるし、ショットキーダイオードを適用しても良い。ＡＣＤＣコンバータ２００はＲＣＣ方式を用いており、例えば２４Ｖ（ＤＣ）を出力するような例を一例として挙げる。また、ＤＣＤＣコンバータ３００は降圧型コンバータにより２４ＶＤＣを入力として、本例では３．３Ｖを出力するような回路である。
【００５２】
商用交流電源１０１から入力された電圧は、フィルタ回路１０２を通ってダイオードブリッジ１０３により整流され、一次電解コンデンサ１０４にて平滑される。電源投入時、一次電解コンデンサ１０４の電圧が徐々に上昇してくると抵抗２５１からの電流によりトランジスタ２５０がオンし、起動抵抗２０５から電流が流れ込み、抵抗２１１を通してコンデンサ２１２を充電し始める。起動抵抗２０５の電流によりＦＥＴ２０７のゲート電圧が上昇しＦＥＴ２０７のゲート閾値を超えるとＦＥＴ２０７がオンする。その結果、一次電解コンデンサ１０４からトランス２０４の一次巻線Ｎｐ、ＦＥＴ２０７を電流が流れる。トランス２０４の一次巻線Ｎｐと補助巻線Ｎｂは巻線の巻いた方向が同方向である為、補助巻線Ｎｂからの出力電圧はＦＥＴ２０７のゲート電圧を上昇させる。同時に抵抗２１７からコンデンサ２１８への充電が開始される。トランス２０４の二次巻線Ｎｓは二次電解コンデンサ１０７の＋端子側よりもダイオード１３１のカソード端子側が高くなるよう接続されているため、ＦＥＴ２０７がオンしている期間はダイオード１３１に電流は流れない。コンデンサ２１８の電圧が上昇してトランジスタ２１０のベース及びエミッタ電圧を上昇させてトランジスタ２１０がオンすると、ＦＥＴ２０７のゲート−ソース間電圧が低下してＦＥＴ２０７がオフする。すると補助巻線Ｎｂにはコンデンサ２１８→抵抗２１６→ダイオード２１５の経路で電流が流れ、コンデンサ２１８の電圧がリセット（放電）される。ダイオード２１９はトランジスタ２１０のベース−エミッタ間の逆バイアス電流が大きくならないようクランプする保護ダイオードである。同時にトランス２０４の二次巻線Ｎｓと、ダイオード１３１のカソードが接続されている端子の電圧は低下し、二次電解コンデンサ１０７の−端子から見てダイオード１３１の順方向電圧Ｖｆ以下になる。するとダイオード１３１に電流が流れ、二次電解コンデンサ１０７に充電電流が流れて二次巻線Ｎｓの電圧が上昇し始める。トランス２０４のエネルギーがなくなり、補助巻線Ｎｂのリンギングによる電圧でＦＥＴ２０７がオン出来ない間は起動抵抗２０５からの電流によりＦＥＴがオンし、一連の動作を繰り返す。トランス２０４の二次側からの電圧として二次電解コンデンサ１０７の電圧が上昇してくると補助巻線ＮｂのリンギングによりＦＥＴ２０７は連続発振動作を行えるようになる。二次電解コンデンサ１０７の電圧が上昇してくるとシャントレギュレータ２２３が動作して抵抗２２２、フォトカプラ２１４−ｂを通して電流が流れ、フォトトランジスタ２１４−ａをオンして速やかにＦＥＴ２０７をオフするようになる。このように、二次電解コンデンサ１０７の両端電圧を一定に保つように動作する。３００は２００のＡＣＤＣコンバータの出力電圧を受けて動作するＤＣＤＣコンバータ（出力端子１７２と１７３）である。
【００５３】
なお、本実施例では、コンパレータを用いたリップル電圧制御型のコンバータを用いた例で説明する。コンパレータ３３２は基準電圧となるツェナダイオード３３８と出力電圧を抵抗３３５と３３９で分圧した分圧値の比較を行い、ツェナダイオード３３８の電圧が抵抗３３９の電圧よりも高いと出力をＬｏにする。この結果、ＦＥＴ３２７がオンして、ＡＣＤＣコンバータ２００の出力電圧がツェナダイオード３３８に印加される。この結果、コンデンサ３３０の電圧が上昇し、抵抗３３９の電圧が上昇してツェナダイオード３３８の電圧よりも高くなるとコンパレータ３３２は出力を停止する。以上が基本的な動作であり非常に簡易な動作である。
【００５４】
外部から軽負荷状態（スリープ状態）にする為の省エネ指示信号１７４をＬｏｗにするとトランジスタ１７５がオンして、コンパレータ３３３とフォトカプラ２０６−ｂより成る省エネ回路がオンする。コンパレータ３３３はコンパレータ３３２よりも高い電圧を基準値（抵抗３３６と３３７で生成される）として出力電圧がコンパレータ３３２で制御する電圧よりも低い電圧となるよう構成している。２０６−ｂに電流が流れるとフォトトランジスタ２０６−ａがオンして、トランジスタ２５０を停止する。また抵抗２５１は起動抵抗２０５よりも１０倍以上高い抵抗値としおり、ＦＥＴ２０７をオンするためのコンデンサ２１２を充電する電流が小さくなり、充電までの時間が長くなる。このようにしてＲＣＣ回路の起動抵抗２０５を抵抗２５１に切り替えることで出力電圧を低下させるとともに起動抵抗２０５で消費する電力を低減することが可能となる。なお、本実施例には不図示であるが、シャントレギュレータ２２３の分圧抵抗２２４及び２２５を切り替えることによりＡＣＤＣコンバータの出力電圧を低下させることを行えば、より確実に動作を安定化させることが可能となる。
【００５５】
また、ＡＣＤＣコンバータの出力電圧を２４Ｖ、ＤＣＤＣコンバータの出力電圧を３．３Ｖとして、ＡＣＤＣコンバータを３．２Ｖ（ＤＣＤＣコンバータの出力よりも小さい出力）に設定することで、ＤＣＤＣコンバータのスイッチング損失を無くす（スイッチングのオン時間を固定する）ことが可能となる。
【００５６】
なお、図９の１０９〜１３０からなる回路が同期整流回路である。同期整流回路としては実施例２または実施例３で説明した回路を適用することもできる。
【００５７】
以上、本実施例においても上記実施例１と同様、オン抵抗が小さいスイッチング素子を用いても電流０（Ａ）を正確に検知でき、スイッチング素子のオンタイミングを高速化することができる。また、電源の出力電圧が低い状態（例えば待機時）においても確実に電源を動作することができ、出力電圧が高い状態（通常時）でもスイッチングによる損失を低減することができる。つまり、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００５８】
＜スイッチング電源の適用例＞
上記の実施例で説明したスイッチング電源の一例として、装置の駆動部としてのモータや制御部であるコントローラ（ＣＰＵやメモリなどを含む）に電力を供給する低圧電源がある。このような低圧電源を、例えば、記録材に画像を形成する画像形成装置の低圧電源として適用することができる。以下、画像形成装置の低圧電源として適用する場合について説明する。
【００５９】
図１３（ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ１０は、画像形成部１１として潜像が形成される像担持体としての感光ドラム１２、感光ドラムに形成された潜像をトナーで現像する現像部１３を備えている。そして感光ドラム１２に現像されたトナー像をカセット１４から供給された記録媒体としてのシート（不図示）に転写して、シートに転写したトナー像を定着器１５で定着してトレイ１６に排出する。また、図１３（ｂ）画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するＣＰＵ１７ａを有するコントローラ１７への電力供給、また、画像形成のための駆動部としてのモータ１８ａ及びモータ１８ｂに電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ１７へは３．３Ｖ、モータへは２４Ｖを供給する。例えばモータ１８ａはシートを搬送する搬送ローラを駆動するモータ、モータ１８ｂは定着器１５を駆動するモータである。このような画像形成装置の低電圧電源として、上記の同期整流回路を用いた電源を適用した場合でも、上記実施例と同様、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流ＦＥＴ）を用いて正しく電源を動作することができる。
【００６０】
なお、上記実施例で説明した電源は、ここで示した画像形成装置に限らず他の電子機器の電源としても適用可能である。
【符号の説明】
【００６１】
１０４ 一次電源コンデンサ
１０５ トランス
１０６ 一次スイッチング素子（ＭＯＳＦＥＴ）
１０７ 二次電解コンデンサ
１０８ 同期整流ＦＥＴ
１０９，１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２３ 抵抗
１２４，１２５ ＮＰＮトランジスタ
１２６，１２７，１２８ ＰＮＰトランジスタ
１２９，１３０ ダイオード
【特許請求の範囲】
【請求項１】
入力されたパルス電圧を直流電圧として出力する電源装置において、
入力された前記パルス電圧を整流する整流手段と、
前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、
前記電圧電流変換手段からの電流を電圧に変換する電流電圧変換手段と、
前記電流電圧変換手段からの電圧と基準電圧の差を比較する比較手段とを備え、
前記比較手段からの出力によって前記整流手段の動作を制御することを特徴とする電源装置。
【請求項２】
前記比較手段は、前記整流手段を駆動する駆動手段を備えたことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記電流電圧変換手段に対して前記直流電圧を出力する側に、前記整流手段を駆動する駆動手段を備え、
前記駆動手段は、前記比較手段からの出力に応じて前記整流手段を駆動することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記電流電圧変換手段からの電圧によって前記整流手段をオンし、前記比較手段からの出力によって前記整流手段をオフすることを特徴とする請求項１乃至３のいずれかの項に記載の電源装置。
【請求項５】
トランスを備え、交流電圧から第一の直流電圧を生成する第一のコンバータと、前記第一の直流電圧を第一の直流電圧よりも低い第二の直流電圧に変換する第二のコンバータを有し、
前記整流手段が、第一のコンバータの前記トランスの二次側の整流手段であり、前記電圧電流変換手段と前記電流電圧変換手段が前記第二のコンバータの出力電圧によって動作することを特徴とする請求項１乃至４のいずれかの項に記載の電源装置。
【請求項６】
前記電源装置の軽負荷状態において、出力される前記直流電圧を、前記第一のコンバータからの直流電圧として、前記第二の直流電圧よりも低い直流電圧を出力するようにし、前記第二のコンバータのスイッチング手段のオン時間を固定するように制御することを特徴とする請求項５に記載の電源装置。
【請求項７】
記録材に画像を形成するための画像形成手段と、
前記画像形成手段の動作を制御する制御手段と、
前記制御手段に直流電圧を供給する電源と、を備え、
前記電源は、
入力されたパルス電圧を整流する整流手段と、
前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、
前記電圧電流変換手段からの電流を電圧に変換する電流電圧変換手段と、
前記電流電圧変換手段からの電圧と基準電圧の差を比較する比較手段とを備え、
前記比較手段からの出力によって前記整流手段の動作を制御する
ことを特徴とする画像形成装置。
【請求項１】
入力されたパルス電圧を直流電圧として出力する電源装置において、
入力された前記パルス電圧を整流する整流手段と、
前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、
前記電圧電流変換手段からの電流を電圧に変換する電流電圧変換手段と、
前記電流電圧変換手段からの電圧と基準電圧の差を比較する比較手段とを備え、
前記比較手段からの出力によって前記整流手段の動作を制御することを特徴とする電源装置。
【請求項２】
前記比較手段は、前記整流手段を駆動する駆動手段を備えたことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記電流電圧変換手段に対して前記直流電圧を出力する側に、前記整流手段を駆動する駆動手段を備え、
前記駆動手段は、前記比較手段からの出力に応じて前記整流手段を駆動することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記電流電圧変換手段からの電圧によって前記整流手段をオンし、前記比較手段からの出力によって前記整流手段をオフすることを特徴とする請求項１乃至３のいずれかの項に記載の電源装置。
【請求項５】
トランスを備え、交流電圧から第一の直流電圧を生成する第一のコンバータと、前記第一の直流電圧を第一の直流電圧よりも低い第二の直流電圧に変換する第二のコンバータを有し、
前記整流手段が、第一のコンバータの前記トランスの二次側の整流手段であり、前記電圧電流変換手段と前記電流電圧変換手段が前記第二のコンバータの出力電圧によって動作することを特徴とする請求項１乃至４のいずれかの項に記載の電源装置。
【請求項６】
前記電源装置の軽負荷状態において、出力される前記直流電圧を、前記第一のコンバータからの直流電圧として、前記第二の直流電圧よりも低い直流電圧を出力するようにし、前記第二のコンバータのスイッチング手段のオン時間を固定するように制御することを特徴とする請求項５に記載の電源装置。
【請求項７】
記録材に画像を形成するための画像形成手段と、
前記画像形成手段の動作を制御する制御手段と、
前記制御手段に直流電圧を供給する電源と、を備え、
前記電源は、
入力されたパルス電圧を整流する整流手段と、
前記整流手段に対して前記パルス電圧が入力される側に設けられた電圧電流変換手段と、
前記電圧電流変換手段からの電流を電圧に変換する電流電圧変換手段と、
前記電流電圧変換手段からの電圧と基準電圧の差を比較する比較手段とを備え、
前記比較手段からの出力によって前記整流手段の動作を制御する
ことを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−９０５０９（Ｐ２０１３−９０５０９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１００４（Ｐ２０１１−２３１００４）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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