高周波増幅器
【課題】発振抑制が高精度かつ短時間で行える高周波増幅回路を提供すること。
【解決手段】実施形態の高周波増幅器は、複数の領域に区分された増幅素子と、前記増幅素子の区分数の入力整合回路と、前記区分数の出力整合回路と、隣接する前記入力整合回路間を接続する一つ以上の除去可能な抵抗を含む第１の抵抗群と、隣接する前記出力整合回路間を接続する一つ以上の除去可能な抵抗を含む第２の抵抗群と、を有する。
【解決手段】実施形態の高周波増幅器は、複数の領域に区分された増幅素子と、前記増幅素子の区分数の入力整合回路と、前記区分数の出力整合回路と、隣接する前記入力整合回路間を接続する一つ以上の除去可能な抵抗を含む第１の抵抗群と、隣接する前記出力整合回路間を接続する一つ以上の除去可能な抵抗を含む第２の抵抗群と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、通信システムなどに使用される高周波増幅器に関する。
【背景技術】
【０００２】
近年、通信システムに使用される高周波増幅器の小型・低消費電力化が求められているが、同時に良好な通信品質確保のため、高利得、高効率・低歪化などの性能向上に対しても厳しい要求がある。
【０００３】
地上マイクロ波通信や衛星通信などに使用される電力増幅用内部整合型ＦＥＴ（電界効果トランジスタ）増幅器は、複数のＦＥＴチップやＦＥＴチップ内を複数の増幅領域に区分し、これら複数の増幅領域を並列に配置することで電力増幅を行うことが一般的である。このような構成においては、入力信号が複数の増幅領域に均等に分配され各増幅領域の出力信号が合成される。
【０００４】
しかし、複数のＦＥＴチップまたはＦＥＴチップ内の単位セル間の特性ばらつきや、分配合成回路などの周辺回路でのインピーダンス不整合や損失などに起因して複数の増幅領域間の駆動バランスが悪化し異常発振が起こる可能性がある。
【０００５】
異常発振を抑制するために、入力信号が分配された各増幅素子の入力整合回路、および出力整合回路間にそれぞれ発振抑制のための抵抗を形成したものがある（例えば、特許文献１）。しかし発振抑制のための抵抗値調整量は、個々の増幅素子の特性ばらつきによって異なるため、大きく特性が異なる増幅素子に対しては抵抗値の異なる別の入出力整合回路基板を用意し、これと交換する必要が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３７３５２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、上記問題を解決し、入出力整合回路基板を交換することなく発振抑制のための調整作業が高精度かつ短時間で行える高周波増幅回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を達成するために、実施形態の高周波増幅回路は、複数の領域に区分された増幅素子と、前記増幅素子の区分数の入力整合回路と、前記区分数の出力整合回路と、隣接する前記入力整合回路間を接続する一つ以上の除去可能な抵抗を含む第１の抵抗群と、隣接する前記出力整合回路間を接続する一つ以上の除去可能な抵抗を含む第２の抵抗群と、を有する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る高周波増幅器のブロック構成図。
【図２】第２の実施形態に係る高周波増幅器のブロック構成図。
【図３】同実施形態に係る増幅器回路の等価回路図。
【図４】同実施形態に係る高周波増幅器のモジュール外観図。
【図５】同実施形態に係る入出力整合回路基板の構成図。（ａ）は上面図、（ｂ）は断面図である。
【図６】同実施形態に係るエアブリッジ抵抗形成のプロセス図。
【図７】第３の実施形態に係る第１のエアブリッジ抵抗の配置例。
【図８】同実施形態に係る第２のエアブリッジ抵抗の配置例。
【図９】同実施形態に係る並列合成抵抗値とエアブリッジ抵抗数との関係。
【図１０】同実施形態に係る第３のエアブリッジ抵抗の配置例。
【発明を実施するための形態】
【００１０】
以下、発明を実施するための実施形態について図１から図１０を参照しながら詳細に説明する。
【００１１】
（第1の実施形態）
図１は、第１の実施形態の高周波増幅器のブロック構成を示している。図１に示すように、本実施形態の高周波増幅器１は、入力ＩＮから入力された高周波信号をＮ個（Ｎは２以上の整数）の信号に分岐する高周波分配回路１０、分岐信号に対応するＮ個の入力整合回路１１ａ〜１１ｄ（Ｎ数を４つの符号で代表して記載する）、同じくＮ個の増幅領域（１２ａ〜１２ｄ）に区分された増幅素子１２、Ｎ個の出力整合回路１３ａ〜１３ｄ、およびＮ個の増幅された信号を合成する高周波合成回路１４を有し、出力ＯＵＴから高周波信号出力する。
【００１２】
高周波分配回路１０、および高周波合成回路１４は、一般的にはトーナメント構造のものを用いるが、その他の方法を用いた構造でも構わない。
【００１３】
各入力整合回路１１は、隣接する入力整合回路間（例えば１１ａと１１ｂ、１１ｃと１１ｄなど）に除去可能な抵抗を１つ以上含む抵抗群１５ａ〜１５ｄ（例えば隣接する入力整合回路１１ａと１１ｂ間に配置する抵抗群を１５ａとする）で接続されている。
【００１４】
また同様に、各出力整合回路１３は、隣接する出力整合回路間（例えば１３ａと１３ｂ、１３ｃと１３ｄなど）に除去可能な抵抗を１つ以上含む抵抗群１６ａ〜１６ｄで接続されている。
【００１５】
さらに、高周波分配回路１０、入力整合回路１１、高周波増幅素子１２、出力整合回路１３、高周波合成回路１４は、区分された増幅領域毎にワイアまたはリボンなどのボンディング手段１７ａ〜１７ｄ、１８ａ〜１８ｄ、１９ａ〜１９ｄおよび２０ａ〜２０ｄで接続される。
【００１６】
入力される高周波信号を均等に分配し合成する場合には、高周波分配回路１０、および高周波合成回路１４の分岐数Ｎは、通常は２のべき乗数となることが好ましい。また、この分岐数Ｎは、Ｓパラメータを用いたシミュレーション結果などから奇モード発振などが起こりにくい最適分岐数を設定することで後述する異常発振が起こりにくくなる。
【００１７】
同様に、入力整合回路１１、出力整合回路１３も分岐数Ｎ個に分割されて配置され、その入力整合回路１１ａ〜１１ｄ、出力整合回路１３ａ〜１３ｄは、それぞれに接続される増幅領域１２ａ〜１２ｄとインピーダンス整合させるための抵抗、コンデンサおよびインダクタ（ストリップ線路を含む）で構成される。
【００１８】
高周波増幅素子１２は、数本から十数本のゲート電極からなる単位セルＦＥＴをさらに数セルから十数セルを複数並列に配置したモノリシックなＦＥＴチップを使用するか、モノリシックなＦＥＴチップを複数配置してハイブリッドに実装される増幅領域を形成してもよい。
【００１９】
通常、各入力整合回路１１、各出力整合回路１３を構成する抵抗、コンデンサおよびインダクタの値を調整することで増幅領域１２ａ〜１２ｄの入出力インピーダンスを調整し、異常発振の抑制を行うことができる。しかしボンディングワイア１７、１８、１９、２０の長さや、整合回路間に接続される抵抗値を調整するなどの作業は、個人的な勘やノウハウなどに基づいて行われることが多く、調整者の技量によるところが大きい。それでも発振を抑制できないような最悪の場合は、入出力整合回路１１，１３を別のものと交換するなどの必要が生じる。
【００２０】
特に異常発振は、隣接するＦＥＴチップ間、またはＦＥＴチップの隣接セル間などの隣り合う増幅領域の増幅特性のアンバランスに起因する場合が多いため、本実施形態では各入力整合回路１１間、および各出力整合回路１３間に除去可能な抵抗を一つ以上含む発振抑制用抵抗群１５，１６を形成して、発振が抑制される必要数の抵抗を除去できる構成としている。この発振抑制用抵抗群１５、１６は、異常発振の主原因である隣接する入力整合回路間１１および隣接する出力整合回路１３間での回り込み電流を消費させることができる。そして抵抗群１５，１６内の抵抗をひとつずつ除去しながらＳパラメータなどの増幅特性を測定することにより、異常発振の抑制が可能な安定点に高周波増幅器１を調整することが可能となる。
【００２１】
なお、入力整合回路間１１および出力整合回路１３間の回り込み電流は、隣り合わない整合回路間でも発生するが、第１段階としては隣接する整合回路間において発振を抑制するための抵抗調整を行うことが望ましい。また、増幅領域の１２ａ〜１２ｄの静特性（しきい値Ｖｔｈ、相互コンダクタンスｇｍなど）をあらかじめ測定しておき、特性ばらつきの大きいところから抵抗調整を行うことが好ましい。このような調整を行うことによって安定な増幅特性を得ることができる。
【００２２】
従って、第１の実施形態によれば、入出力整合回路間に配置した複数の発振抑制用の抵抗群を機械的に除去していくことで増幅領域（増幅素子）間のアンバランス解消することができるため柔軟に発振抑制に対処できるという効果を奏する。
【００２３】
（第２の実施形態）
本実施形態は、第１の実施形態をさらに具体化し、高周波信号を４分岐し増幅した後、合成して出力する高周波増幅器回路の構成について説明する。
【００２４】
図２は、本実施形態の高周波増幅器のブロック構成である。本実施形態の高周波増幅器２は、誘電体基板上に形成された４分岐の高周波分配回路基板２０、同一誘電体基板上に４つのコンデンサ領域（２１ａ〜２１ｄ）が形成された入力整合回路基板２１、４つの増幅領域（２２ａ〜２２ｄ）に区分された増幅素子２２、同一誘電体基板上に４つのコンデンサ領域が形成された出力整合回路基板２３、および４つの高周波信号を一つの出力信号に合成する誘電体基板上に形成された高周波合成回路基板２４から構成され、それぞれの信号経路がボンディングングワイア２７、２８、２９、３０で接続される。尚、増幅素子２２はＦＥＴを想定しているがバイポーラトランジスタなどの増幅素子でも構わない。
【００２５】
入力整合回路２１は、各コンデンサ領域２１ａ〜２１ｄ間に１つ以上の除去可能な抵抗を含む抵抗群２５ａ〜２５ｃが接続され、この抵抗群２５ａ〜２５ｃの構造はエアブリッジ構造を有する。
【００２６】
また、出力整合回路２３は、入力整合回路２１と同様に、各コンデンサ領域２３ａ〜２３ｄ間に１つ以上の除去可能な抵抗を含む抵抗群２６ａ〜２６ｃが接続され、この抵抗群２６ａ〜２６ｃの構造はエアブリッジ構造を有する。これらエアブリッジ構造の抵抗群２５，２６は除去が可能である。抵抗の除去方法は、例えばブローブなどの細針によってメカニカルに除去したり、レーザ照射などによって焼き切ることなどが考えられる。
【００２７】
入力端子ＩＮから４分岐された高周波信号の一つの流れについて説明すると、ボンディングワイア２７ａとコンデンサ領域２１ａおよびボンディングワイア２８ａによって入力整合回路が形成され、この入力整合回路を通過した後、増幅領域２２ａのゲートに入力される。また、増幅領域２２ａのソースから出力される高周波信号は、ボンディングワイア２９ａとコンデンサ領域２３ａおよびボンディングワイア３０ａによって形成される出力整合回路を通過して高周波合成回路２４の４ポートの一つに入力される。
【００２８】
以上の高周波増幅器２の構成を等価回路で表したのが図３である。ここでは、例えば、ボンディングワイア２７ａとコンデンサ領域２１ａおよびボンディングワイア２８ａで形成される入力整合回路３１ａ、およびボンディングワイア２９ａとコンデンサ領域２３ａおよびボンディングワイア３０ａで形成される出力整合回路３２ａなどを明記し、さらに除去可能な抵抗群２５ａ〜２５ｃ、２６ａ〜２６ｃを可変抵抗として示している。
【００２９】
また、図４には図２で示す高周波増幅器回路が実装されるモジュールの外観図を示している。モジュール４は、金メッキされたＣｕ(銅)などの放熱用金属ベース４０上に図２で示す高周波分配回路２０、入力整合回路２１、増幅素子２２、出力整合回路２３、高周波合成回路２４（図示せず）を実装し、入力ＩＮ、出力ＯＵＴは、それぞれフィードスルータイプの入出力端子４１、４２に接続される。増幅素子２２は、その信頼性確保のためフレーム４３と蓋４４によってハーメチック封止される。このパッケージを筐体などに固定するために固定フランジ４５が放熱用金属ベース４０と一体になるように構成されている。この固定フランジ４５をネジで筐体に固定することで高周波グランドと放熱を確保する。このように構成された高周波増幅器を内部整合型電力増幅器と呼ぶ。
【００３０】
図５は、入力整合回路基板２１の上面図（ａ）と、図２で示すＡ−Ａ’での断面図（ｂ）を示している。なお、エアブリッジ構造の抵抗断面を示すため、図２とは９０度回転させた方向から図示している。また、出力整合回路基板２３に対しても形成するブリッジ構造の抵抗値が異なるだけで構造は全く同じである。従って入力整合回路基板２１について説明する。
【００３１】
入力整合回路基板２１は、セラミックなどの誘電体基板５０の底面にＡｕなどの金属によって下部メタル層５１が形成され、この下部メタル層５１が高周波グランドとなる。誘電体基板５０上面には、コンデンサ領域２１ａ〜２１ｄを形成する上部メタル層５２ａ〜５２ｄが増幅素子２２の増幅領域数（Ｎ＝４）だけ分割されて形成され、下部メタル層５１とでコンデンサ領域２１ａ〜２１ｄを形成する。
【００３２】
また、上部メタル層５２ａ〜５２ｄ間を橋渡しするようにエアブリッジ構造の抵抗２５ａ〜２５ｃが形成される（以下エアブリッジ抵抗と称する）。
【００３３】
また図５（ｂ）では、上部メタル層５２ａ〜５２ｄとエアブリッジ抵抗２５ａ〜２５ｃとを接着するための層構造として接着層５３を記載しているが、これは接着という目的の他にエアブリッジ抵抗２５ａ〜２５ｃと誘電体基板５０とで形成される空隙高さを調整し、エアブリッジ抵抗２５をメカニカルに除去しやすくする効果と、エアブリッジ抵抗２５の寄生容量を低減させる効果を持つ。ただし、この接着層５３は必須のものではなく必要に応じて採用する。
【００３４】
従来のように抵抗層をアルミナなどの高誘電率の基板上に密着して形成すると高周波グランドとの容量が発生する。この寄生容量があると、異常発振を止めるために抵抗を除去する度に容量値が変化してしまうため、入力整合回路３１ａ〜３１ｄ、出力整合回路３２ａ〜３２ｄのインピーダンス整合値も変化し都合が良くない。
【００３５】
従って、本実施形態のエアブリッジ抵抗を使用すれば、高周波グランドとの容量がほとんど無視できるため、入力整合回路３１ａ〜３１ｄ、出力整合回路３２ａ〜３２ｄインピーダンス整合値を変化させることがなく、精度よく異常発振の制御が行える。
【００３６】
次に、図６を用いてエアブリッジ抵抗２５の形成プロセスについて説明する。ここで、入力整合回路基板２１、出力整合回路基板２３には、誘電体基板５０に対し上部メタル層５２、下部メタル層５１はすでに形成されているものとする。
【００３７】
図６（ａ）において、上部メタル層５２ａ〜５２ｄ間のエアブリッジ抵抗２５、２６を形成する領域に、第１のレジスト６１によってパターニングを行う。さらに図６（ｂ）において、上部メタル層間５２ａ〜５２ｄのエアブリッジ抵抗を形成しない領域に第２のレジスト６２によってパターニングを行う。第２のレジスト６２のうち点線で示したところは、形成すべきエアブリッジ抵抗２５、２６よりも奥行き方向に形成していることを示している。第２のレジスト６２は、後述するようにリフトオフなどの手法を用いるため、比較的厚膜でエッジが急峻に形成できるものを用いる。
【００３８】
図６（ｃ）において、例えばＮｉＣrなどの金属を蒸着などの手法を用いて薄膜抵抗層６３を全面に形成する。
【００３９】
図６（ｄ）において、第２のレジスト６２をリフトオフなどの手法を用いて除去する。この時、リフトオフによってエアブリッジ抵抗２５、２６を形成しない部分の抵抗層６３が第２のレジスト６２とともに除去される。リフトオフの手法を用いる場合、第１のレジスト６１はこのリフトオフ時に溶解しないレジストである必要がある。
【００４０】
図６（ｅ）において、第１のレジスト６１をアッシングなどの手法を用いて除去する。このような形成プロセスを採用することにより、セラミックなどの誘電体基板５０上にエアブリッジ抵抗２５ａ〜２５ｃ（２６ａ〜２６ｃ）を形成することができる。なお、上部メタル層５２ａ〜５２ｄと抵抗層６３が直接接着できない場合などでは、必要な部分に接着層５３を形成するプロセスを追加する。
【００４１】
以上述べたように、第２の実施形態によれば、セラミックなどの誘電体基板上にエアブリッジ構造の抵抗層を形成することができるため、これらの抵抗層をメカニカルに除去することで容易に精度よく異常発振の抑制が行える。
【００４２】
（第３の実施形態）
本実施形態では、異常発振を抑制するためのエアブリッジ抵抗の配置例について説明する。図７は第１の配置例である。入力整合回路基板２１もしくは出力整合回路基板２３上に形成されたコンデンサ領域２１ａ〜２１ｄ（２３ａ〜２３ｄ）のうち、隣り合うコンデンサ領域を代表して７０ａおよび７０ｂとして記載している。コンデンサ領域７０ａ、７０ｂ間には抵抗群として複数のエアブリッジ抵抗が配置され、ここで例示する５つのエアブリッジ抵抗７１〜７５はすべて同じ抵抗値とする。図６で示したように、通常蒸着などで抵抗層６３を形成する場合にはシート抵抗値は略等しくなることから、各エアブリッジ抵抗７１〜７５の抵抗値を等しくする場合には、各エアブリッジ抵抗７１〜７５は同じ大きさとなる。
【００４３】
この構成においては、コンデンサ領域７０ａ、７０ｂ間に発生するアンバランスな電圧ΔＶに対して、エアブリッジ抵抗に消費させる電力をエアブリッジ抵抗の個数（整数倍のコンダクタンス値）によって調整することができる。アンバランスな電圧ΔＶは、各増幅領域のしきい値（Ｖｔｈ）や相互コンダクタンス（ｇｍ）などのばらつきなどが原因である。
【００４４】
また、第２の配置例を図８に示す。この配置例では、エアブリッジ抵抗８１〜８５を右から順番に除去することにより、並列合成抵抗値の増加分を等しくすることが可能な配置となっている。
【００４５】
すなわち、エアブリッジ抵抗８１〜８５の合成抵抗値をＲｔとすると、エアブリッジ抵抗８１の抵抗値を５Ｒｔ、エアブリッジ抵抗８２の抵抗値を２０Ｒｔ、エアブリッジ抵抗８３の抵抗値を１２Ｒｔ、エアブリッジ抵抗８４の抵抗値を６Ｒｔ、エアブリッジ抵抗８５の抵抗値を２Ｒｔとするエアブリッジ抵抗群が配置されている。
【００４６】
この例では、エアブリッジ抵抗を一つも除去しない場合は、すべてのエアブリッジ抵抗８１〜８５の合成抵抗値はＲｔとなる。エアブリッジ抵抗８５を除去すると合成抵抗値は２Ｒｔとなる。次にエアブリッジ抵抗８４を除去すると、合成抵抗値は３Ｒｔとなる。さらに、エアブリッジ抵抗８３を除去すると、合成抵抗値は４Ｒｔとなり、エアブリッジ抵抗８２を除去すると、合成抵抗値は５Ｒｔとなる。
【００４７】
この様子をグラフで示したのが図９である。横軸を並列抵抗数とし、縦軸をエアブリッジ抵抗を一つも除去しない時の並列合成抵抗値で規格化した並列合成抵抗値の変化を示している。これにより、エアブリッジ抵抗８１〜８５を順番に除去することで並列合成抵抗値が一次関数的変化することがわかる。
【００４８】
異常発振の抑制は、コンデンサ領域７０ａ、７０ｂ間の並列合成抵抗値を、各増幅領域の入力インピーダンスまたは出力インピーダンスの抵抗分よりは大きく、隣接する高周波分配回路間または、高周波合成回路間を回り込むインピーダンスの抵抗分より小さい抵抗値にすることが効果的であることから、これらのインピーダンスの抵抗分の範囲内でエアブリッジ抵抗を順番に除去することで、発振抑制に対して最適な抵抗値に設定することが可能である。なお、各整合回路間に配置する抵抗群それぞれにおいて、抵抗値の調整範囲、調整抵抗数、抵抗値はシミュレーションにより設定する。
【００４９】
図１０は、エアブリッジ抵抗の第３の配置例である。この配置例では、エアブリッジ抵抗１０１〜１０５のコンダクタンスを基準となるエアブリッジ抵抗１０５に対して左に配置された抵抗ほど２のべき乗で増加させたものである。すなわち、エアブリッジ抵抗１０４のコンダクタンスは、エアブリッジ抵抗１０５の２倍であり、エアブリッジ抵抗１０３のコンダクタンス値は４倍、エアブリッジ抵抗１０２のコンダクタンスは８倍、エアブリッジ抵抗１０１のコンダクタンスは１６倍となっている。
【００５０】
このような配置例においては、発振抑制のために調整すべきコンダクタンス値がわかっていれば、１から３１段階の広い範囲でのコンダクタンス設定が可能となる。
【００５１】
入力整合回路基板２１または出力整合回路基板２３において、個々のコンデンサ領域７０ａ、７０ｂ間の抵抗配置は、以上示したようなエアブリッジ抵抗の配置例の任意の組み合わせの構成をとることが可能である。
【００５２】
また、本実施形態では、抵抗群を構成する抵抗数を５つとして説明したが、抵抗数は１つ以上の任意の数で構わない。抵抗群の中には除去できない抵抗を含めても構わない。
【００５３】
以上述べたように、本実施形態によれば、内部整合型ＦＥＴ増幅器などの高周波増幅器において、整合回路間を接続するエアブリッジ抵抗をメカニカルに除去することで、高周波増幅器の異常発振を抑制することが可能である。除去可能な抵抗が配置されていることで整合回路基板を交換する必要ななく、高周波増幅器回路をモジュール内に実装した状態で発振抑制が可能である。
【００５４】
また、抵抗群の抵抗値がある所定の規則によって配置されていることにより、発振抑制のために必要な抵抗値が選択できるため、精度が高く安定性の高い発振抑制が行える。また、調整時間も短時間で済むという効果を奏する。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１０…高周波分配回路
１１…入力整合回路
１２…増幅素子
１３…出力整合回路
１４…高周波合成回路
１５、１６…抵抗群
１７，１８、１９、２０…ボンディング手段
２０…高周波分配回路基板
２１…入力整合回路基板
２１ａ、２１ｂ、２１ｃ、２１ｄ…コンデンサ領域
２２…ＦＥＴ
２３…出力整合回路基板
２３ａ、２３ｂ、２３ｃ、２３ｄ…コンデンサ領域
２４…高周波合成回路基板
２５、２６…エアブリッジ抵抗群
２７、２８、２９、３０…ボンディングワイア
【技術分野】
【０００１】
本発明の実施形態は、通信システムなどに使用される高周波増幅器に関する。
【背景技術】
【０００２】
近年、通信システムに使用される高周波増幅器の小型・低消費電力化が求められているが、同時に良好な通信品質確保のため、高利得、高効率・低歪化などの性能向上に対しても厳しい要求がある。
【０００３】
地上マイクロ波通信や衛星通信などに使用される電力増幅用内部整合型ＦＥＴ（電界効果トランジスタ）増幅器は、複数のＦＥＴチップやＦＥＴチップ内を複数の増幅領域に区分し、これら複数の増幅領域を並列に配置することで電力増幅を行うことが一般的である。このような構成においては、入力信号が複数の増幅領域に均等に分配され各増幅領域の出力信号が合成される。
【０００４】
しかし、複数のＦＥＴチップまたはＦＥＴチップ内の単位セル間の特性ばらつきや、分配合成回路などの周辺回路でのインピーダンス不整合や損失などに起因して複数の増幅領域間の駆動バランスが悪化し異常発振が起こる可能性がある。
【０００５】
異常発振を抑制するために、入力信号が分配された各増幅素子の入力整合回路、および出力整合回路間にそれぞれ発振抑制のための抵抗を形成したものがある（例えば、特許文献１）。しかし発振抑制のための抵抗値調整量は、個々の増幅素子の特性ばらつきによって異なるため、大きく特性が異なる増幅素子に対しては抵抗値の異なる別の入出力整合回路基板を用意し、これと交換する必要が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３７３５２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、上記問題を解決し、入出力整合回路基板を交換することなく発振抑制のための調整作業が高精度かつ短時間で行える高周波増幅回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を達成するために、実施形態の高周波増幅回路は、複数の領域に区分された増幅素子と、前記増幅素子の区分数の入力整合回路と、前記区分数の出力整合回路と、隣接する前記入力整合回路間を接続する一つ以上の除去可能な抵抗を含む第１の抵抗群と、隣接する前記出力整合回路間を接続する一つ以上の除去可能な抵抗を含む第２の抵抗群と、を有する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る高周波増幅器のブロック構成図。
【図２】第２の実施形態に係る高周波増幅器のブロック構成図。
【図３】同実施形態に係る増幅器回路の等価回路図。
【図４】同実施形態に係る高周波増幅器のモジュール外観図。
【図５】同実施形態に係る入出力整合回路基板の構成図。（ａ）は上面図、（ｂ）は断面図である。
【図６】同実施形態に係るエアブリッジ抵抗形成のプロセス図。
【図７】第３の実施形態に係る第１のエアブリッジ抵抗の配置例。
【図８】同実施形態に係る第２のエアブリッジ抵抗の配置例。
【図９】同実施形態に係る並列合成抵抗値とエアブリッジ抵抗数との関係。
【図１０】同実施形態に係る第３のエアブリッジ抵抗の配置例。
【発明を実施するための形態】
【００１０】
以下、発明を実施するための実施形態について図１から図１０を参照しながら詳細に説明する。
【００１１】
（第1の実施形態）
図１は、第１の実施形態の高周波増幅器のブロック構成を示している。図１に示すように、本実施形態の高周波増幅器１は、入力ＩＮから入力された高周波信号をＮ個（Ｎは２以上の整数）の信号に分岐する高周波分配回路１０、分岐信号に対応するＮ個の入力整合回路１１ａ〜１１ｄ（Ｎ数を４つの符号で代表して記載する）、同じくＮ個の増幅領域（１２ａ〜１２ｄ）に区分された増幅素子１２、Ｎ個の出力整合回路１３ａ〜１３ｄ、およびＮ個の増幅された信号を合成する高周波合成回路１４を有し、出力ＯＵＴから高周波信号出力する。
【００１２】
高周波分配回路１０、および高周波合成回路１４は、一般的にはトーナメント構造のものを用いるが、その他の方法を用いた構造でも構わない。
【００１３】
各入力整合回路１１は、隣接する入力整合回路間（例えば１１ａと１１ｂ、１１ｃと１１ｄなど）に除去可能な抵抗を１つ以上含む抵抗群１５ａ〜１５ｄ（例えば隣接する入力整合回路１１ａと１１ｂ間に配置する抵抗群を１５ａとする）で接続されている。
【００１４】
また同様に、各出力整合回路１３は、隣接する出力整合回路間（例えば１３ａと１３ｂ、１３ｃと１３ｄなど）に除去可能な抵抗を１つ以上含む抵抗群１６ａ〜１６ｄで接続されている。
【００１５】
さらに、高周波分配回路１０、入力整合回路１１、高周波増幅素子１２、出力整合回路１３、高周波合成回路１４は、区分された増幅領域毎にワイアまたはリボンなどのボンディング手段１７ａ〜１７ｄ、１８ａ〜１８ｄ、１９ａ〜１９ｄおよび２０ａ〜２０ｄで接続される。
【００１６】
入力される高周波信号を均等に分配し合成する場合には、高周波分配回路１０、および高周波合成回路１４の分岐数Ｎは、通常は２のべき乗数となることが好ましい。また、この分岐数Ｎは、Ｓパラメータを用いたシミュレーション結果などから奇モード発振などが起こりにくい最適分岐数を設定することで後述する異常発振が起こりにくくなる。
【００１７】
同様に、入力整合回路１１、出力整合回路１３も分岐数Ｎ個に分割されて配置され、その入力整合回路１１ａ〜１１ｄ、出力整合回路１３ａ〜１３ｄは、それぞれに接続される増幅領域１２ａ〜１２ｄとインピーダンス整合させるための抵抗、コンデンサおよびインダクタ（ストリップ線路を含む）で構成される。
【００１８】
高周波増幅素子１２は、数本から十数本のゲート電極からなる単位セルＦＥＴをさらに数セルから十数セルを複数並列に配置したモノリシックなＦＥＴチップを使用するか、モノリシックなＦＥＴチップを複数配置してハイブリッドに実装される増幅領域を形成してもよい。
【００１９】
通常、各入力整合回路１１、各出力整合回路１３を構成する抵抗、コンデンサおよびインダクタの値を調整することで増幅領域１２ａ〜１２ｄの入出力インピーダンスを調整し、異常発振の抑制を行うことができる。しかしボンディングワイア１７、１８、１９、２０の長さや、整合回路間に接続される抵抗値を調整するなどの作業は、個人的な勘やノウハウなどに基づいて行われることが多く、調整者の技量によるところが大きい。それでも発振を抑制できないような最悪の場合は、入出力整合回路１１，１３を別のものと交換するなどの必要が生じる。
【００２０】
特に異常発振は、隣接するＦＥＴチップ間、またはＦＥＴチップの隣接セル間などの隣り合う増幅領域の増幅特性のアンバランスに起因する場合が多いため、本実施形態では各入力整合回路１１間、および各出力整合回路１３間に除去可能な抵抗を一つ以上含む発振抑制用抵抗群１５，１６を形成して、発振が抑制される必要数の抵抗を除去できる構成としている。この発振抑制用抵抗群１５、１６は、異常発振の主原因である隣接する入力整合回路間１１および隣接する出力整合回路１３間での回り込み電流を消費させることができる。そして抵抗群１５，１６内の抵抗をひとつずつ除去しながらＳパラメータなどの増幅特性を測定することにより、異常発振の抑制が可能な安定点に高周波増幅器１を調整することが可能となる。
【００２１】
なお、入力整合回路間１１および出力整合回路１３間の回り込み電流は、隣り合わない整合回路間でも発生するが、第１段階としては隣接する整合回路間において発振を抑制するための抵抗調整を行うことが望ましい。また、増幅領域の１２ａ〜１２ｄの静特性（しきい値Ｖｔｈ、相互コンダクタンスｇｍなど）をあらかじめ測定しておき、特性ばらつきの大きいところから抵抗調整を行うことが好ましい。このような調整を行うことによって安定な増幅特性を得ることができる。
【００２２】
従って、第１の実施形態によれば、入出力整合回路間に配置した複数の発振抑制用の抵抗群を機械的に除去していくことで増幅領域（増幅素子）間のアンバランス解消することができるため柔軟に発振抑制に対処できるという効果を奏する。
【００２３】
（第２の実施形態）
本実施形態は、第１の実施形態をさらに具体化し、高周波信号を４分岐し増幅した後、合成して出力する高周波増幅器回路の構成について説明する。
【００２４】
図２は、本実施形態の高周波増幅器のブロック構成である。本実施形態の高周波増幅器２は、誘電体基板上に形成された４分岐の高周波分配回路基板２０、同一誘電体基板上に４つのコンデンサ領域（２１ａ〜２１ｄ）が形成された入力整合回路基板２１、４つの増幅領域（２２ａ〜２２ｄ）に区分された増幅素子２２、同一誘電体基板上に４つのコンデンサ領域が形成された出力整合回路基板２３、および４つの高周波信号を一つの出力信号に合成する誘電体基板上に形成された高周波合成回路基板２４から構成され、それぞれの信号経路がボンディングングワイア２７、２８、２９、３０で接続される。尚、増幅素子２２はＦＥＴを想定しているがバイポーラトランジスタなどの増幅素子でも構わない。
【００２５】
入力整合回路２１は、各コンデンサ領域２１ａ〜２１ｄ間に１つ以上の除去可能な抵抗を含む抵抗群２５ａ〜２５ｃが接続され、この抵抗群２５ａ〜２５ｃの構造はエアブリッジ構造を有する。
【００２６】
また、出力整合回路２３は、入力整合回路２１と同様に、各コンデンサ領域２３ａ〜２３ｄ間に１つ以上の除去可能な抵抗を含む抵抗群２６ａ〜２６ｃが接続され、この抵抗群２６ａ〜２６ｃの構造はエアブリッジ構造を有する。これらエアブリッジ構造の抵抗群２５，２６は除去が可能である。抵抗の除去方法は、例えばブローブなどの細針によってメカニカルに除去したり、レーザ照射などによって焼き切ることなどが考えられる。
【００２７】
入力端子ＩＮから４分岐された高周波信号の一つの流れについて説明すると、ボンディングワイア２７ａとコンデンサ領域２１ａおよびボンディングワイア２８ａによって入力整合回路が形成され、この入力整合回路を通過した後、増幅領域２２ａのゲートに入力される。また、増幅領域２２ａのソースから出力される高周波信号は、ボンディングワイア２９ａとコンデンサ領域２３ａおよびボンディングワイア３０ａによって形成される出力整合回路を通過して高周波合成回路２４の４ポートの一つに入力される。
【００２８】
以上の高周波増幅器２の構成を等価回路で表したのが図３である。ここでは、例えば、ボンディングワイア２７ａとコンデンサ領域２１ａおよびボンディングワイア２８ａで形成される入力整合回路３１ａ、およびボンディングワイア２９ａとコンデンサ領域２３ａおよびボンディングワイア３０ａで形成される出力整合回路３２ａなどを明記し、さらに除去可能な抵抗群２５ａ〜２５ｃ、２６ａ〜２６ｃを可変抵抗として示している。
【００２９】
また、図４には図２で示す高周波増幅器回路が実装されるモジュールの外観図を示している。モジュール４は、金メッキされたＣｕ(銅)などの放熱用金属ベース４０上に図２で示す高周波分配回路２０、入力整合回路２１、増幅素子２２、出力整合回路２３、高周波合成回路２４（図示せず）を実装し、入力ＩＮ、出力ＯＵＴは、それぞれフィードスルータイプの入出力端子４１、４２に接続される。増幅素子２２は、その信頼性確保のためフレーム４３と蓋４４によってハーメチック封止される。このパッケージを筐体などに固定するために固定フランジ４５が放熱用金属ベース４０と一体になるように構成されている。この固定フランジ４５をネジで筐体に固定することで高周波グランドと放熱を確保する。このように構成された高周波増幅器を内部整合型電力増幅器と呼ぶ。
【００３０】
図５は、入力整合回路基板２１の上面図（ａ）と、図２で示すＡ−Ａ’での断面図（ｂ）を示している。なお、エアブリッジ構造の抵抗断面を示すため、図２とは９０度回転させた方向から図示している。また、出力整合回路基板２３に対しても形成するブリッジ構造の抵抗値が異なるだけで構造は全く同じである。従って入力整合回路基板２１について説明する。
【００３１】
入力整合回路基板２１は、セラミックなどの誘電体基板５０の底面にＡｕなどの金属によって下部メタル層５１が形成され、この下部メタル層５１が高周波グランドとなる。誘電体基板５０上面には、コンデンサ領域２１ａ〜２１ｄを形成する上部メタル層５２ａ〜５２ｄが増幅素子２２の増幅領域数（Ｎ＝４）だけ分割されて形成され、下部メタル層５１とでコンデンサ領域２１ａ〜２１ｄを形成する。
【００３２】
また、上部メタル層５２ａ〜５２ｄ間を橋渡しするようにエアブリッジ構造の抵抗２５ａ〜２５ｃが形成される（以下エアブリッジ抵抗と称する）。
【００３３】
また図５（ｂ）では、上部メタル層５２ａ〜５２ｄとエアブリッジ抵抗２５ａ〜２５ｃとを接着するための層構造として接着層５３を記載しているが、これは接着という目的の他にエアブリッジ抵抗２５ａ〜２５ｃと誘電体基板５０とで形成される空隙高さを調整し、エアブリッジ抵抗２５をメカニカルに除去しやすくする効果と、エアブリッジ抵抗２５の寄生容量を低減させる効果を持つ。ただし、この接着層５３は必須のものではなく必要に応じて採用する。
【００３４】
従来のように抵抗層をアルミナなどの高誘電率の基板上に密着して形成すると高周波グランドとの容量が発生する。この寄生容量があると、異常発振を止めるために抵抗を除去する度に容量値が変化してしまうため、入力整合回路３１ａ〜３１ｄ、出力整合回路３２ａ〜３２ｄのインピーダンス整合値も変化し都合が良くない。
【００３５】
従って、本実施形態のエアブリッジ抵抗を使用すれば、高周波グランドとの容量がほとんど無視できるため、入力整合回路３１ａ〜３１ｄ、出力整合回路３２ａ〜３２ｄインピーダンス整合値を変化させることがなく、精度よく異常発振の制御が行える。
【００３６】
次に、図６を用いてエアブリッジ抵抗２５の形成プロセスについて説明する。ここで、入力整合回路基板２１、出力整合回路基板２３には、誘電体基板５０に対し上部メタル層５２、下部メタル層５１はすでに形成されているものとする。
【００３７】
図６（ａ）において、上部メタル層５２ａ〜５２ｄ間のエアブリッジ抵抗２５、２６を形成する領域に、第１のレジスト６１によってパターニングを行う。さらに図６（ｂ）において、上部メタル層間５２ａ〜５２ｄのエアブリッジ抵抗を形成しない領域に第２のレジスト６２によってパターニングを行う。第２のレジスト６２のうち点線で示したところは、形成すべきエアブリッジ抵抗２５、２６よりも奥行き方向に形成していることを示している。第２のレジスト６２は、後述するようにリフトオフなどの手法を用いるため、比較的厚膜でエッジが急峻に形成できるものを用いる。
【００３８】
図６（ｃ）において、例えばＮｉＣrなどの金属を蒸着などの手法を用いて薄膜抵抗層６３を全面に形成する。
【００３９】
図６（ｄ）において、第２のレジスト６２をリフトオフなどの手法を用いて除去する。この時、リフトオフによってエアブリッジ抵抗２５、２６を形成しない部分の抵抗層６３が第２のレジスト６２とともに除去される。リフトオフの手法を用いる場合、第１のレジスト６１はこのリフトオフ時に溶解しないレジストである必要がある。
【００４０】
図６（ｅ）において、第１のレジスト６１をアッシングなどの手法を用いて除去する。このような形成プロセスを採用することにより、セラミックなどの誘電体基板５０上にエアブリッジ抵抗２５ａ〜２５ｃ（２６ａ〜２６ｃ）を形成することができる。なお、上部メタル層５２ａ〜５２ｄと抵抗層６３が直接接着できない場合などでは、必要な部分に接着層５３を形成するプロセスを追加する。
【００４１】
以上述べたように、第２の実施形態によれば、セラミックなどの誘電体基板上にエアブリッジ構造の抵抗層を形成することができるため、これらの抵抗層をメカニカルに除去することで容易に精度よく異常発振の抑制が行える。
【００４２】
（第３の実施形態）
本実施形態では、異常発振を抑制するためのエアブリッジ抵抗の配置例について説明する。図７は第１の配置例である。入力整合回路基板２１もしくは出力整合回路基板２３上に形成されたコンデンサ領域２１ａ〜２１ｄ（２３ａ〜２３ｄ）のうち、隣り合うコンデンサ領域を代表して７０ａおよび７０ｂとして記載している。コンデンサ領域７０ａ、７０ｂ間には抵抗群として複数のエアブリッジ抵抗が配置され、ここで例示する５つのエアブリッジ抵抗７１〜７５はすべて同じ抵抗値とする。図６で示したように、通常蒸着などで抵抗層６３を形成する場合にはシート抵抗値は略等しくなることから、各エアブリッジ抵抗７１〜７５の抵抗値を等しくする場合には、各エアブリッジ抵抗７１〜７５は同じ大きさとなる。
【００４３】
この構成においては、コンデンサ領域７０ａ、７０ｂ間に発生するアンバランスな電圧ΔＶに対して、エアブリッジ抵抗に消費させる電力をエアブリッジ抵抗の個数（整数倍のコンダクタンス値）によって調整することができる。アンバランスな電圧ΔＶは、各増幅領域のしきい値（Ｖｔｈ）や相互コンダクタンス（ｇｍ）などのばらつきなどが原因である。
【００４４】
また、第２の配置例を図８に示す。この配置例では、エアブリッジ抵抗８１〜８５を右から順番に除去することにより、並列合成抵抗値の増加分を等しくすることが可能な配置となっている。
【００４５】
すなわち、エアブリッジ抵抗８１〜８５の合成抵抗値をＲｔとすると、エアブリッジ抵抗８１の抵抗値を５Ｒｔ、エアブリッジ抵抗８２の抵抗値を２０Ｒｔ、エアブリッジ抵抗８３の抵抗値を１２Ｒｔ、エアブリッジ抵抗８４の抵抗値を６Ｒｔ、エアブリッジ抵抗８５の抵抗値を２Ｒｔとするエアブリッジ抵抗群が配置されている。
【００４６】
この例では、エアブリッジ抵抗を一つも除去しない場合は、すべてのエアブリッジ抵抗８１〜８５の合成抵抗値はＲｔとなる。エアブリッジ抵抗８５を除去すると合成抵抗値は２Ｒｔとなる。次にエアブリッジ抵抗８４を除去すると、合成抵抗値は３Ｒｔとなる。さらに、エアブリッジ抵抗８３を除去すると、合成抵抗値は４Ｒｔとなり、エアブリッジ抵抗８２を除去すると、合成抵抗値は５Ｒｔとなる。
【００４７】
この様子をグラフで示したのが図９である。横軸を並列抵抗数とし、縦軸をエアブリッジ抵抗を一つも除去しない時の並列合成抵抗値で規格化した並列合成抵抗値の変化を示している。これにより、エアブリッジ抵抗８１〜８５を順番に除去することで並列合成抵抗値が一次関数的変化することがわかる。
【００４８】
異常発振の抑制は、コンデンサ領域７０ａ、７０ｂ間の並列合成抵抗値を、各増幅領域の入力インピーダンスまたは出力インピーダンスの抵抗分よりは大きく、隣接する高周波分配回路間または、高周波合成回路間を回り込むインピーダンスの抵抗分より小さい抵抗値にすることが効果的であることから、これらのインピーダンスの抵抗分の範囲内でエアブリッジ抵抗を順番に除去することで、発振抑制に対して最適な抵抗値に設定することが可能である。なお、各整合回路間に配置する抵抗群それぞれにおいて、抵抗値の調整範囲、調整抵抗数、抵抗値はシミュレーションにより設定する。
【００４９】
図１０は、エアブリッジ抵抗の第３の配置例である。この配置例では、エアブリッジ抵抗１０１〜１０５のコンダクタンスを基準となるエアブリッジ抵抗１０５に対して左に配置された抵抗ほど２のべき乗で増加させたものである。すなわち、エアブリッジ抵抗１０４のコンダクタンスは、エアブリッジ抵抗１０５の２倍であり、エアブリッジ抵抗１０３のコンダクタンス値は４倍、エアブリッジ抵抗１０２のコンダクタンスは８倍、エアブリッジ抵抗１０１のコンダクタンスは１６倍となっている。
【００５０】
このような配置例においては、発振抑制のために調整すべきコンダクタンス値がわかっていれば、１から３１段階の広い範囲でのコンダクタンス設定が可能となる。
【００５１】
入力整合回路基板２１または出力整合回路基板２３において、個々のコンデンサ領域７０ａ、７０ｂ間の抵抗配置は、以上示したようなエアブリッジ抵抗の配置例の任意の組み合わせの構成をとることが可能である。
【００５２】
また、本実施形態では、抵抗群を構成する抵抗数を５つとして説明したが、抵抗数は１つ以上の任意の数で構わない。抵抗群の中には除去できない抵抗を含めても構わない。
【００５３】
以上述べたように、本実施形態によれば、内部整合型ＦＥＴ増幅器などの高周波増幅器において、整合回路間を接続するエアブリッジ抵抗をメカニカルに除去することで、高周波増幅器の異常発振を抑制することが可能である。除去可能な抵抗が配置されていることで整合回路基板を交換する必要ななく、高周波増幅器回路をモジュール内に実装した状態で発振抑制が可能である。
【００５４】
また、抵抗群の抵抗値がある所定の規則によって配置されていることにより、発振抑制のために必要な抵抗値が選択できるため、精度が高く安定性の高い発振抑制が行える。また、調整時間も短時間で済むという効果を奏する。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１０…高周波分配回路
１１…入力整合回路
１２…増幅素子
１３…出力整合回路
１４…高周波合成回路
１５、１６…抵抗群
１７，１８、１９、２０…ボンディング手段
２０…高周波分配回路基板
２１…入力整合回路基板
２１ａ、２１ｂ、２１ｃ、２１ｄ…コンデンサ領域
２２…ＦＥＴ
２３…出力整合回路基板
２３ａ、２３ｂ、２３ｃ、２３ｄ…コンデンサ領域
２４…高周波合成回路基板
２５、２６…エアブリッジ抵抗群
２７、２８、２９、３０…ボンディングワイア
【特許請求の範囲】
【請求項１】
複数の領域に区分された増幅素子と、
前記増幅素子の区分数の入力整合回路と、
前記区分数の出力整合回路と、
隣接する前記入力整合回路間を接続する一つ以上の除去可能な抵抗を含む第１の抵抗群と、
隣接する前記出力整合回路間を接続する一つ以上の除去可能な抵抗を含む第２の抵抗群と、
を有する高周波増幅器。
【請求項２】
前記第１および第２の抵抗群は、エアブリッジ構造を有するエアブリッジ抵抗を含む請求項１記載の高周波増幅器。
【請求項３】
前記複数の入力整合回路、および複数の出力整合回路は、それぞれ同一の誘電体基板上に形成される請求項２記載の高周波増幅器。
【請求項４】
前記第１および第２の抵抗群内のエアブリッジ抵抗を除去する度に、その合成抵抗値の変化分が略線形的に増加するように、前記エアブリッジ抵抗の抵抗値が設定される請求項３記載の高周波増幅器。
【請求項５】
前記第１および第２の抵抗群内のエアブリッジ抵抗は、すべて等しい抵抗値を有する請求項３記載の高周波増幅器。
【請求項６】
前記第１および第２の抵抗群内の複数のエアブリッジ抵抗は、基本となるコンダクタンス値に対して順次２のべき乗となるコンダクタンス値に設定される請求項３記載の高周波増幅器。
【請求項７】
前記エアブリッジ抵抗は、前記誘電体基板上に、前記エアブリッジ抵抗を形成する領域に第１のレジスト層を形成し、前記エアブリッジ抵抗を形成しない領域に第２のレジスト層を形成した後、前記誘電体基板全面に抵抗層を形成し、第２のレジスト層上の抵抗層を第２のレジストとともに除去した後、第１のレジスト層を除去して形成される請求項３記載の高周波増幅器。
【請求項１】
複数の領域に区分された増幅素子と、
前記増幅素子の区分数の入力整合回路と、
前記区分数の出力整合回路と、
隣接する前記入力整合回路間を接続する一つ以上の除去可能な抵抗を含む第１の抵抗群と、
隣接する前記出力整合回路間を接続する一つ以上の除去可能な抵抗を含む第２の抵抗群と、
を有する高周波増幅器。
【請求項２】
前記第１および第２の抵抗群は、エアブリッジ構造を有するエアブリッジ抵抗を含む請求項１記載の高周波増幅器。
【請求項３】
前記複数の入力整合回路、および複数の出力整合回路は、それぞれ同一の誘電体基板上に形成される請求項２記載の高周波増幅器。
【請求項４】
前記第１および第２の抵抗群内のエアブリッジ抵抗を除去する度に、その合成抵抗値の変化分が略線形的に増加するように、前記エアブリッジ抵抗の抵抗値が設定される請求項３記載の高周波増幅器。
【請求項５】
前記第１および第２の抵抗群内のエアブリッジ抵抗は、すべて等しい抵抗値を有する請求項３記載の高周波増幅器。
【請求項６】
前記第１および第２の抵抗群内の複数のエアブリッジ抵抗は、基本となるコンダクタンス値に対して順次２のべき乗となるコンダクタンス値に設定される請求項３記載の高周波増幅器。
【請求項７】
前記エアブリッジ抵抗は、前記誘電体基板上に、前記エアブリッジ抵抗を形成する領域に第１のレジスト層を形成し、前記エアブリッジ抵抗を形成しない領域に第２のレジスト層を形成した後、前記誘電体基板全面に抵抗層を形成し、第２のレジスト層上の抵抗層を第２のレジストとともに除去した後、第１のレジスト層を除去して形成される請求項３記載の高周波増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−６５９３８（Ｐ２０１３−６５９３８Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０１９４１（Ｐ２０１１−２０１９４１）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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