高速入力インターフェース回路
【課題】高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供する。
【解決手段】抵抗Ｒ１は、その一端が入力端子ＤＴに接続され、他端がインダクタＬ１を介して第１の電源端子ＶＣＣに接続されている。また、抵抗Ｒ２は、その一端が入力端子ＤＣに接続され、他端がインダクタＬ２を介して電源端子ＶＣＣに接続されている。また、抵抗Ｒ３は、その一端が入力端子ＤＴに接続され、他端がインダクタＬ３を介して第２の電源端子ＶＥＥに接続されている。また、抵抗Ｒ４は、その一端が入力端子ＤＣに接続され、他端がインダクタＬ４を介して電源端子ＶＥＥに接続されている。
【解決手段】抵抗Ｒ１は、その一端が入力端子ＤＴに接続され、他端がインダクタＬ１を介して第１の電源端子ＶＣＣに接続されている。また、抵抗Ｒ２は、その一端が入力端子ＤＣに接続され、他端がインダクタＬ２を介して電源端子ＶＣＣに接続されている。また、抵抗Ｒ３は、その一端が入力端子ＤＴに接続され、他端がインダクタＬ３を介して第２の電源端子ＶＥＥに接続されている。また、抵抗Ｒ４は、その一端が入力端子ＤＣに接続され、他端がインダクタＬ４を介して電源端子ＶＥＥに接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路技術に関し、特に高速信号を受信する高速入力インターフェース回路技術に関する。
【背景技術】
【０００２】
図１８は、従来の高速入力インターフェース回路の構成例を示す回路図である。
一般に、数十ＧＨｚ程度の高速信号を受信する場合、エミッタフォロア回路２２の前段回路として、高速入力インターフェース回路２１が用いられる（例えば、非特許文献１、図１：入力整合抵抗参照）。
【０００３】
この高速入力インターフェース回路２１は、いわゆる入力レベルシフターであり、エミッタフォロア回路２２の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与えると同時に、外部の５０Ω伝送線路から伝送されてくる高速信号を、反射を小さく抑えて受信する機能を有している。
【０００４】
図１８において、高速入力インターフェース回路２１は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から成り、エミッタフォロア回路２２は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４（ＮＰＮトランジスタ）、抵抗Ｒ１１，Ｒ２２から成る。
【０００５】
高速入力インターフェース回路２１において、抵抗Ｒ１は、その一端が第１の入力端子ＤＴに接続され、他端が第１の電源端子ＶＣＣに接続されている。また、抵抗Ｒ２は、その一端が第２の入力端子ＤＣに接続され、他端が電源端子ＶＣＣに接続されている。また、抵抗Ｒ３は、その一端が入力端子ＤＴに接続され、他端が第２の電源端子ＶＥＥに接続されている。また、抵抗Ｒ４は、その一端が入力端子ＤＣに接続され、他端が電源端子ＶＥＥに接続されている。
【０００６】
エミッタフォロア回路２２において、トランジスタＱ１は、ベース端子が入力端子ＤＴに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第１の出力端子ＱＴに接続されている。また、トランジスタＱ２は、ベース端子が入力端子ＤＣに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第２の出力端子ＱＣに接続されている。また、トランジスタＱ３は、ベース端子がバイアス電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ１のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ１１を介して電源端子ＶＥＥに接続されている。また、トランジスタＱ４は、ベース端子が電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ２のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ２２を介して電源端子ＶＥＥに接続されている。
【０００７】
図１８において、入力端子ＤＴ／ＤＣは高速入力インターフェース回路２１における高速信号の入力端子であり、端子ＱＴ／ＱＣはエミッタフォロア回路２２における出力端子である。また、バイアス電源端子ＶＣＳは電流源トランジスタＱ３，Ｑ４のベース電圧（例えば約１Ｖ）を入力するバイアス電源端子であり、電源端子ＶＣＣは高電位側の電源端子（例えば＋３．３Ｖ）であり、電源端子ＶＥＥは低電位側の電源端子（例えば０Ｖ）である。
【０００８】
エミッタフォロア回路２２は、自己の入力端子ＩＴ，ＩＣ、すなわちＱ１，Ｑ２のベース端子の直流バイアス電圧が適切でないと正しく動作しないが、高速入力インターフェース回路２１により抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が入力端子ＩＴ，ＩＣに供給されるため、正常動作する。
【０００９】
高速入力インターフェース回路２１において、抵抗Ｒ１，Ｒ３から構成されるネットワークは、入力端子ＤＴから見たとき、動作周波数領域においてそのインピーダンスがほぼ５０Ωになるように設計されている。同じく抵抗Ｒ２，Ｒ４から構成されるネットワークは、入力端子ＤＣから見たとき、動作周波数領域においてそのインピーダンスがほぼ５０Ωになるように設計されている。
【００１０】
ここで、Ｒ１，Ｒ３の値を決める式は、Ｒ１，Ｒ３の抵抗値をｒ１，ｒ３、ＶＣＣの値をＶｃｃ、ＶＥＥをＧＮＤ（＝０Ｖ）、入力端子ＤＴの直流バイアス電圧をＶｄｃとすると、次の式（１）と式（２）で求められる。
【数１】
【数２】
【００１１】
これら式（１）と式（２）より、ｒ１は次の式（３）、ｒ３は次の式（４）で表わされる。ＶｃｃとＶｄｃを設定することで、ｒ１，ｒ３の値を決定することができる。
【数３】
【数４】
【００１２】
このようにしてＲ１，Ｒ３の抵抗値ｒ１，ｒ３を求めるともに、同様にしてＲ２，Ｒ４の抵抗値ｒ２，ｒ４を求めることにより、当該高速入力インターフェース回路２１は、外部の５０Ωの伝送線路とほぼインピーダンス整合が取れるように設計される。したがって、入力される高速信号は高速入力インターフェース回路２１において反射が小さく抑えられて受信される。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】佐野 公一 , 中村 誠 , 村田 浩一 「+3.3V電源・12GHz帯域InP HBT 自動利得制御アンプIC」(C-10.電子デバイス,一般講演) 電子情報通信学会ソサイエティ大会講演論文集 2007年_エレクトロニクス(2), 41, 2007-08-29
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、このような従来技術では、高速入力インターフェース回路２１の入力端子ＤＴ（ＤＣ）から回路側を見たとき、そのインピーダンスがほぼ５０Ωになるように設計されているが、入力信号が高周波になるに従って、そのインピーダンスが５０Ωからずれてしまうという問題があった。
【００１５】
従来の高速入力インターフェース回路２１において、入力端子ＤＴから見たときの等価回路は図１９のようになる。図１９は、従来の高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ０と容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、並列接続されている。ここで、容量Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度であり、抵抗Ｒ０はＲ１とＲ３の並列抵抗で５０Ωになるように設定されている。
入力端子ＤＴから見た入力インピーダンスＺは、次の式（５）で表される。この式（５）で与えられ、入力信号が高周波になればなるほど、ＺはＲ０＝５０Ωより減少することになる。
【数５】
【００１６】
本発明はこのような課題を解決するためのものであり、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することを目的としている。
【課題を解決するための手段】
【００１７】
このような目的を達成するために、本発明にかかる高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、一端が第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、一端が第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗とを備えている。
【００１８】
また、本発明にかかる他の高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗とを備えている。
【００１９】
また、本発明にかかる他の高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第１の電源端子に接続されている第２の抵抗と、一端が第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、一端が第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗とを備えている。
【００２０】
また、本発明にかかる他の高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、一端が第１の入力端子に接続され、他端が第２の電源端子に接続されている第３の抵抗と、一端が第２の入力端子に接続され、他端が第２の電源端子に接続されている第４の抵抗とを備えている。
【００２１】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が前記入力端子に接続され、他端が第２のインダクタを介して第２の電源端子に接続されている第２の抵抗とを備えている。
【００２２】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている抵抗を備えている。
【００２３】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、一端が前記入力端子に接続され、他端がインダクタを介して第２の電源端子に接続されている第２の抵抗とを備えている。
【００２４】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が前記入力端子に接続され、他端が第２の電源端子に接続されている第２の抵抗とを備えている。
【発明の効果】
【００２５】
本発明によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】第１の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図２】第１の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図３】図２の等価回路を示す回路図である。
【図４】図２の部分等価回路である。
【図５】図３の部分等価回路である。
【図６】入力インピーダンスの周波数依存特性を示すグラフである。
【図７】第１の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図８】第２の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図９】第２の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図１０】第２の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図１１】第３の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図１２】第３の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図１３】図１２の部分等価回路である。
【図１４】第３の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図１５】第４の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図１６】第４の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図１７】第４の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図１８】従来の高速入力インターフェース回路の構成例を示す回路図である。
【図１９】従来の高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【発明を実施するための形態】
【００２７】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる高速入力インターフェース回路１１について説明する。図１は、第１の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００２８】
この高速入力インターフェース回路１１は、いわゆる入力レベルシフターであり、エミッタフォロア回路１２の前段に設けられて、エミッタフォロア回路１２の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与えると同時に、外部の５０Ω伝送線路から伝送されてくる高速信号を、反射を小さく抑えて受信する機能を有している。
【００２９】
図１において、高速入力インターフェース回路１１は、抵抗Ｒ１（第１の抵抗），抵抗Ｒ２（第２の抵抗），抵抗Ｒ３（第３の抵抗），抵抗Ｒ４（第４の抵抗）、およびインダクタＬ１（第１のインダクタ），インダクタＬ２（第２のインダクタ），インダクタＬ３（第３のインダクタ），インダクタＬ４（第４のインダクタ）から成り、エミッタフォロア回路１２は、トランジスタＱ１（第１のトランジスタ），トランジスタＱ２（第２のトランジスタ），トランジスタＱ３（第３のトランジスタ），トランジスタ４Ｑ（第４のトランジスタ）、および抵抗Ｒ１１（第５の抵抗），抵抗Ｒ２２（第６の抵抗）から成る。
【００３０】
高速入力インターフェース回路１１において、抵抗Ｒ１は、その一端が入力端子ＤＴ（第１の入力端子）に接続され、他端がインダクタＬ１を介して第１の電源端子ＶＣＣに接続されている。また、抵抗Ｒ２は、その一端が入力端子ＤＣ（第２の入力端子）に接続され、他端がインダクタＬ２を介して電源端子ＶＣＣに接続されている。また、抵抗Ｒ３は、その一端が入力端子ＤＴに接続され、他端がインダクタＬ３を介して第２の電源端子ＶＥＥに接続されている。また、抵抗Ｒ４は、その一端が入力端子ＤＣに接続され、他端がインダクタＬ４を介して電源端子ＶＥＥに接続されている。
【００３１】
エミッタフォロア回路１２において、トランジスタＱ１（ＮＰＮトランジスタ）は、ベース端子が入力端子ＩＴ（第３の入力端子）を介して入力端子ＤＴに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第１の出力端子ＱＴに接続されている。また、トランジスタＱ２（ＮＰＮトランジスタ）は、ベース端子が入力端子ＩＣ（第４の入力端子）を介して入力端子ＤＣに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第２の出力端子ＱＣに接続されている。
【００３２】
また、トランジスタＱ３（ＮＰＮトランジスタ）は、ベース端子が電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ１のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ１１（第５の抵抗）を介して電源端子ＶＥＥに接続されている。また、トランジスタＱ４（ＮＰＮトランジスタ）は、ベース端子が電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ２のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ２２（第６の抵抗）を介して電源端子ＶＥＥに接続されている。
【００３３】
図１において、入力端子ＤＴ／ＤＣは、高速入力インターフェース回路１１における高速信号の入力端子である。５０Ω伝送線路を介して伝送されてきた差動高速信号を構成する正相高速信号および逆相高速信号のうち、入力端子ＤＴに正相高速信号が入力され、入力端子ＤＣに逆相高速信号が入力される。
端子ＱＴ／ＱＣは、エミッタフォロア回路１２における出力端子である。出力端子ＱＴからは、トランジスタＱ１で増幅された正相高速信号が低インピーダンスで出力され、端子ＱＣからは、トランジスタＱ２で増幅された逆相高速信号が低インピーダンスで出力される。
【００３４】
また、バイアス電源端子ＶＣＳは電流源トランジスタＱ３，Ｑ４のベース電圧（例えば約１Ｖ）を印加するバイアス電源端子であり、電源端子ＶＣＣは高電位側の電源端子（例えば＋３．３Ｖ）であり、電源端子ＶＥＥは低電位側の電源端子（例えば０Ｖ）である。
端子ＩＴ／ＩＣは、エミッタフォロア回路１２における入力端子である。入力端子ＩＴは、高速入力インターフェース回路１１を介して入力端子ＤＴに接続されており、入力端子ＩＣは、高速入力インターフェース回路１１を介して入力端子ＤＣに接続されている。
【００３５】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
【００３６】
まず、（１）の機能について説明する。高速入力インターフェース回路１１において、インダクタＬ１（Ｌ２）は直流ではショートと見なせるため、抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路１２の入力端子ＩＴ，ＩＣに供給されている。これにより、（１）の機能が実現される。
本実施の形態では、ＶＣＣ＝＋３．３Ｖ、Ｒ１＝５５Ω、Ｒ３＝５５０Ωとしており、次段エミッタフォロア回路の入力端子ＩＴ，ＩＣには、次の式（６）に示すように、２．９９９Ｖが供給される。
【数６】
【００３７】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００３８】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図２のようになる。図２は、第１の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ１とインダクタＬ１の直列接続回路と、抵抗Ｒ３とインダクタＬ３の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、それぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ１，Ｌ３はインダクタンス、Ｒ１，Ｒ３は並列抵抗で５０Ωになるように設定されている。
【００３９】
次に、後の計算を簡略化するため、図２の等価回路と図３の等価回路が等価であることを証明する。図３は、図２の等価回路を示す回路図である。
図３の等価回路では、抵抗Ｒ０とインダクタＬ０の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、それぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ０はインダクタンス、Ｒ０は５０Ωになるように設定されている。
【００４０】
図２の等価回路と図３の等価回路が等価であることを証明するには、図４の等価回路と図５の等価回路について、入力端子ＤＴから見たインピーダンスが等価だということが言えればよい。図４は、図２の部分等価回路であり、図５は、図３の部分等価回路である。
図５において、入力端子ＤＴから見たインピーダンスＺ０は、次の式（７）で与えられる。
【数７】
【００４１】
また、図４において、入力端子ＤＴから見たインピーダンスＺ１は、次の式（８）で与えられる。
【数８】
【００４２】
ここで、Ｒ１，Ｒ３，Ｌ１，Ｌ３は正の値なので、次の式（９）および式（１０）が成立する。
【数９】
【数１０】
【００４３】
これにより、インピーダンスＺ１はインピーダンスＺ０と等価であることが証明される。したがって、図２の等価回路と図３の等価回路が等価であることが証明される。
よって、本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときのインピーダンスＺは、図３の等価回路より、次の式（１１）で与えられる。
【数１１】
【００４４】
ここで、式（１１）と前述した式（５）について、分母を比較してみると、次の式（１２）に示すように、式（５）より式（１１）の方が小さい。
【数１２】
【００４５】
また、式（１１）と前述した式（５）について、分子を比較してみると、次の式（１３）に示すように、式（５）より式（１１）の方が大きい。
【数１３】
【００４６】
よって、式（１１）で表わされる本実施の形態にかかる高速入力インターフェース回路１１について、図３の等価回路の入力端子ＤＴから見たインピーダンスＺは、式（５）で表わされる従来例の高速入力インターフェース回路の入力端子ＤＴから見たインピーダンスＺ０よりも大きいことが証明できる。
【００４７】
また、従来例の入力インピーダンスＺ０は、高周波になればなるほど、５０Ωから減少する。
これらのことから、インダクタンス値を適切な値に設定することで、従来例の入力インピーダンスＺ０に比較して、本実施の形態にかかる入力インピーダンスＺを、高周波数領域において、５０Ωに近づけることができる。
【００４８】
図６は、入力インピーダンスの周波数依存特性を示すグラフである。ここでは、従来例の入力インピーダンスＺ０（式（５）参照）の周波数依存特性３１と、本実施の形態にかかる入力インピーダンスＺ（式（１１）参照）の周波数依存特性３２とが示されている。ここでの入力数値はそれぞれ、Ｒ０＝５０Ω， Ｃ０＝２０ｆＦ， Ｌ０＝０．０２ｎＨである。本実施の形態にかかる入力インピーダンスＺは、高周波においても、従来例の入力インピーダンスＺ０よりも５０Ωに近い値になっていることが分かる。
【００４９】
このように、本実施の形態にかかる高速入力インターフェース回路１１によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００５０】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５５Ω、Ｒ３＝５５０Ω、Ｌ１＝Ｌ３＝０．０１ｎＨ〜０．０６ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ１、Ｌ３の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００５１】
図７は、第１の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ（Ｌ１，Ｌ３）の値を０．０１ｎＨ〜０．０６ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．０１ｎＨ〜０．０６ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００５２】
［第２の実施の形態］
次に、図８を参照して、本発明の第２の実施の形態にかかる高速入力インターフェース回路１１について説明する。図８は、第２の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００５３】
本実施の形態は、第１の実施の形態にかかる高速入力インターフェース回路１１において、抵抗Ｒ３とインダクタＬ３、抵抗Ｒ４とインダクタＬ４を、それぞれ削除したものである。
【００５４】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
このうち（１）の機能については、前述したように、ＶＣＣの電位が直流バイアス電圧としてエミッタフォロア回路１２の入力端子ＩＴ，ＩＣに供給されている。これにより、（１）の機能が実現される。
【００５５】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００５６】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図９のようになる。図９は、第２の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ１とインダクタＬ１の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量、Ｒ１は５０Ωになるように設定されている。
【００５７】
図９において、入力端子ＤＴから見たインピーダンスＺは、次の式（１４）で与えられ、第１の実施の形態にかかる式（１１）と等価である。
【数１４】
【００５８】
よって、第１の実施の形態と同様に、式（１２）で表わされる本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たインピーダンスＺは、前述した式（５）で表わされる従来例の高速入力インターフェース回路２１の入力端子ＤＴから見たインピーダンスＺ０よりも大きいことがわかる。また、従来例の入力インピーダンスＺ０は、高周波になればなるほど５０Ωよりも低減していくのに対して、本実施の形態にかかる入力インピーダンスＺは、高周波において５０Ωに近い値となることがわかる。
【００５９】
このように、本実施の形態にかかる高速入力インターフェース回路１１によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００６０】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５０Ω、Ｌ１＝Ｌ２＝０．０１ｎＨ〜０．０５ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ１、Ｌ３の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００６１】
図１０は、第２の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ（Ｌ１，Ｌ３）の値を０．０１ｎＨ〜０．０５ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．０１ｎＨ〜０．０５ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００６２】
［第３の実施の形態］
次に、図１１を参照して、本発明の第３の実施の形態にかかる高速入力インターフェース回路１１について説明する。図１１は、第３の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００６３】
本実施の形態は、第１の実施の形態にかかる高速入力インターフェース回路１１において、インダクタＬ１とインダクタＬ２を、それぞれ削除したものである。
【００６４】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
このうち（１）の機能については、前述したように、抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路１２の入力端子ＩＴ，ＩＣに供給される。これにより、（１）の機能が実現される。
【００６５】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００６６】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図１２のようになる。図１２は、第３の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ３とインダクタＬ３の直列接続回路と、抵抗Ｒ１と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間にそれぞれ並列接続されている。すなわち、図９の等価回路は、第１の実施の形態で示した図３の等価回路において、Ｒ０をＲ１に、Ｌ０をＬ１にしたものと等価である。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ３はインダクタンス、Ｒ１，Ｒ３は並列抵抗で５０Ωになるように設定されている。
【００６７】
次に、後の計算を簡略化するため、図１２の回路と前述した図３の回路が等価であることを証明する。図３の等価回路では、抵抗Ｒ０とインダクタＬ０の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、それぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ０はインダクタンス、Ｒ０は５０Ωになるように設定されている。
【００６８】
図１２の等価回路と図３の等価回路が等価であることを証明するには、図１３の等価回路と前述した図５の等価回路について、入力端子ＤＴから見たインピーダンスが等価だということが言えればよい。図１３は、図１２の部分等価回路である。
図５において、入力端子ＤＴから見たインピーダンスＺ０は、前述した式（７）で与えられる。また、図１３において、入力端子ＤＴから見たインピーダンスＺ１は、次の式（１５）で与えられる。
【数１５】
【００６９】
ここで、Ｒ１，Ｒ３，Ｌ３は正の値なので、次の式（１６）および式（１７）が成立する。
【数１６】
【数１７】
【００７０】
これにより、インピーダンスＺ１はインピーダンスＺ０と等価であることが証明される。したがって、図１２の等価回路と図３の等価回路が等価であることが証明される。
よって、本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときのインピーダンスＺは、図３の等価回路より、前述した式（１１）で与えられる。
【００７１】
このように、本実施の形態にかかる高速入力インターフェース回路１１によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００７２】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５５Ω、Ｒ３＝５５０Ω、Ｌ３＝０．１ｎＨ〜１．２ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ３の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００７３】
図１４は、第３の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ３の値を０．１ｎＨ〜１．２ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．１ｎＨ〜１．２ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００７４】
［第４の実施の形態］
次に、図１５を参照して、本発明の第４の実施の形態にかかる高速入力インターフェース回路１１について説明する。図１５は、第４の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００７５】
本実施の形態は、第１の実施の形態にかかる高速入力インターフェース回路１１において、インダクタＬ３およびインダクタＬ４を、それぞれ削除したものである。
【００７６】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
このうち（１）の機能については、前述したように、抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路の入力端子ＩＴ，ＩＣに供給されている。これにより、（１）の機能が実現される。
【００７７】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００７８】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図１６のようになる。図１６は、第４の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ１とインダクタＬ１の直列接続回路と、抵抗Ｒ１と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間にそれぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ１はインダクタンス、Ｒ１，Ｒ３は並列抵抗で５０Ωになるように設定されている。
【００７９】
本実施の形態にかかる高速入力インターフェース回路１１は、前述した第３の実施の形態にかかる高速入力インターフェース回路１１において、Ｒ１をＲ３に、Ｒ３をＲ１、Ｌ３をＬ１に置き換えた回路である。よって、本実施の形態にかかる高速入力インターフェース回路１１においても、第３の実施の形態にかかる高速入力インターフェース回路１１と同様に、入力端子ＤＴから見たときのインピーダンスＺは、前述した図３の等価回路より、前述した式（１１）で与えられる。
【００８０】
したがって、本実施の形態にかかる高速入力インターフェース回路１１においても、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００８１】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５５Ω、Ｒ３＝５５０Ω、Ｌ１＝０．０１ｎＨ〜０．０６ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ１の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００８２】
図１７は、第４の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ１の値を０．０１ｎＨ〜０．０６ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．０１ｎＨ〜０．０６ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００８３】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【００８４】
また、以上の各実施の形態では、高速入力インターフェース回路１１に続く回路としてエミッタフォロア回路１２を例に説明したが、エミッタフォロア回路に限定されるものではない。例えば、リミッタアンプ（ＬＩＭ）回路、利得制御増幅（ＡＧＣ）回路、ドライバ（ＤＲＶ）回路などの各種の高周波用回路に対して、前述と同様にして、本回路構成を適用することが可能である。また、以上の各実施の形態で説明した高速入力インターフェース回路１１を、上記高周波用回路の一部として構成してもよい。
【００８５】
また、各実施の形態では、伝送線路から入力端子ＤＴ，ＤＣに入力される高速信号が差動信号である場合を例として説明したが、これに限定されるものではなく、単相信号であってもよい。この場合、エミッタフォロア回路１２のトランジスタはＱ１またはＱ２のいずれか一方だけとなるため、高速入力インターフェース回路１１も、トランジスタＱ１またはＱ２のベース端子に接続されている抵抗およびインダクタだけの構成とすればよい。
【００８６】
また、各実施の形態では、エミッタフォロア回路１２のトランジスタＱ１，Ｑ２が、ＮＰＮトランジスタからなり、ＶＣＣ（第１の電源端子）が高電位側の電源端子で、ＶＥＥ（第２の電源端子）が低電位側の電源端子である場合を例として説明した。トランジスタＱ１，Ｑ２として、ＰＮＰトランジスタを用いる場合には、ＶＣＣ（第１の電源端子）を低電位側の電源端子とし、ＶＥＥ（第２の電源端子）を高電位側の電源端子と見なせばよい。
【符号の説明】
【００８７】
１１…高速入力インターフェース回路、１２…エミッタフォロア回路、Ｒ１…抵抗（第１の抵抗）、Ｒ２…抵抗（第２の抵抗）、Ｒ３…抵抗（第３の抵抗）、Ｒ４…抵抗（第４の抵抗）、Ｒ１１…抵抗（第５の抵抗）、Ｒ１２…抵抗（第６の抵抗）、Ｌ１…インダクタ（第１のインダクタ）、Ｌ２…インダクタ（第２のインダクタ）、Ｌ３…インダクタ（第３のインダクタ）、Ｌ４…インダクタ（第４のインダクタ）、Ｑ１…トランジスタ（第１のトランジスタ）、Ｑ２…トランジスタ（第２のトランジスタ）、Ｑ３…トランジスタ（第３のトランジスタ）、Ｑ４…トランジスタ（第４のトランジスタ）、ＤＴ…入力端子（第１の入力端子）、ＤＣ…入力端子（第２の入力端子）、ＱＴ…出力端子（第１の出力端子）、ＱＣ…出力端子（第２の出力端子）、ＶＣＣ…第１の電源端子、ＶＥＥ…第２の電源端子、ＶＣＳ…バイアス電源端子、ＩＴ…入力端子（第３の入力端子）、ＩＣ…入力端子（第４の入力端子）。
【技術分野】
【０００１】
本発明は、半導体集積回路技術に関し、特に高速信号を受信する高速入力インターフェース回路技術に関する。
【背景技術】
【０００２】
図１８は、従来の高速入力インターフェース回路の構成例を示す回路図である。
一般に、数十ＧＨｚ程度の高速信号を受信する場合、エミッタフォロア回路２２の前段回路として、高速入力インターフェース回路２１が用いられる（例えば、非特許文献１、図１：入力整合抵抗参照）。
【０００３】
この高速入力インターフェース回路２１は、いわゆる入力レベルシフターであり、エミッタフォロア回路２２の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与えると同時に、外部の５０Ω伝送線路から伝送されてくる高速信号を、反射を小さく抑えて受信する機能を有している。
【０００４】
図１８において、高速入力インターフェース回路２１は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から成り、エミッタフォロア回路２２は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４（ＮＰＮトランジスタ）、抵抗Ｒ１１，Ｒ２２から成る。
【０００５】
高速入力インターフェース回路２１において、抵抗Ｒ１は、その一端が第１の入力端子ＤＴに接続され、他端が第１の電源端子ＶＣＣに接続されている。また、抵抗Ｒ２は、その一端が第２の入力端子ＤＣに接続され、他端が電源端子ＶＣＣに接続されている。また、抵抗Ｒ３は、その一端が入力端子ＤＴに接続され、他端が第２の電源端子ＶＥＥに接続されている。また、抵抗Ｒ４は、その一端が入力端子ＤＣに接続され、他端が電源端子ＶＥＥに接続されている。
【０００６】
エミッタフォロア回路２２において、トランジスタＱ１は、ベース端子が入力端子ＤＴに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第１の出力端子ＱＴに接続されている。また、トランジスタＱ２は、ベース端子が入力端子ＤＣに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第２の出力端子ＱＣに接続されている。また、トランジスタＱ３は、ベース端子がバイアス電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ１のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ１１を介して電源端子ＶＥＥに接続されている。また、トランジスタＱ４は、ベース端子が電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ２のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ２２を介して電源端子ＶＥＥに接続されている。
【０００７】
図１８において、入力端子ＤＴ／ＤＣは高速入力インターフェース回路２１における高速信号の入力端子であり、端子ＱＴ／ＱＣはエミッタフォロア回路２２における出力端子である。また、バイアス電源端子ＶＣＳは電流源トランジスタＱ３，Ｑ４のベース電圧（例えば約１Ｖ）を入力するバイアス電源端子であり、電源端子ＶＣＣは高電位側の電源端子（例えば＋３．３Ｖ）であり、電源端子ＶＥＥは低電位側の電源端子（例えば０Ｖ）である。
【０００８】
エミッタフォロア回路２２は、自己の入力端子ＩＴ，ＩＣ、すなわちＱ１，Ｑ２のベース端子の直流バイアス電圧が適切でないと正しく動作しないが、高速入力インターフェース回路２１により抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が入力端子ＩＴ，ＩＣに供給されるため、正常動作する。
【０００９】
高速入力インターフェース回路２１において、抵抗Ｒ１，Ｒ３から構成されるネットワークは、入力端子ＤＴから見たとき、動作周波数領域においてそのインピーダンスがほぼ５０Ωになるように設計されている。同じく抵抗Ｒ２，Ｒ４から構成されるネットワークは、入力端子ＤＣから見たとき、動作周波数領域においてそのインピーダンスがほぼ５０Ωになるように設計されている。
【００１０】
ここで、Ｒ１，Ｒ３の値を決める式は、Ｒ１，Ｒ３の抵抗値をｒ１，ｒ３、ＶＣＣの値をＶｃｃ、ＶＥＥをＧＮＤ（＝０Ｖ）、入力端子ＤＴの直流バイアス電圧をＶｄｃとすると、次の式（１）と式（２）で求められる。
【数１】
【数２】
【００１１】
これら式（１）と式（２）より、ｒ１は次の式（３）、ｒ３は次の式（４）で表わされる。ＶｃｃとＶｄｃを設定することで、ｒ１，ｒ３の値を決定することができる。
【数３】
【数４】
【００１２】
このようにしてＲ１，Ｒ３の抵抗値ｒ１，ｒ３を求めるともに、同様にしてＲ２，Ｒ４の抵抗値ｒ２，ｒ４を求めることにより、当該高速入力インターフェース回路２１は、外部の５０Ωの伝送線路とほぼインピーダンス整合が取れるように設計される。したがって、入力される高速信号は高速入力インターフェース回路２１において反射が小さく抑えられて受信される。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】佐野 公一 , 中村 誠 , 村田 浩一 「+3.3V電源・12GHz帯域InP HBT 自動利得制御アンプIC」(C-10.電子デバイス,一般講演) 電子情報通信学会ソサイエティ大会講演論文集 2007年_エレクトロニクス(2), 41, 2007-08-29
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、このような従来技術では、高速入力インターフェース回路２１の入力端子ＤＴ（ＤＣ）から回路側を見たとき、そのインピーダンスがほぼ５０Ωになるように設計されているが、入力信号が高周波になるに従って、そのインピーダンスが５０Ωからずれてしまうという問題があった。
【００１５】
従来の高速入力インターフェース回路２１において、入力端子ＤＴから見たときの等価回路は図１９のようになる。図１９は、従来の高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ０と容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、並列接続されている。ここで、容量Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度であり、抵抗Ｒ０はＲ１とＲ３の並列抵抗で５０Ωになるように設定されている。
入力端子ＤＴから見た入力インピーダンスＺは、次の式（５）で表される。この式（５）で与えられ、入力信号が高周波になればなるほど、ＺはＲ０＝５０Ωより減少することになる。
【数５】
【００１６】
本発明はこのような課題を解決するためのものであり、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することを目的としている。
【課題を解決するための手段】
【００１７】
このような目的を達成するために、本発明にかかる高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、一端が第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、一端が第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗とを備えている。
【００１８】
また、本発明にかかる他の高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗とを備えている。
【００１９】
また、本発明にかかる他の高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第１の電源端子に接続されている第２の抵抗と、一端が第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、一端が第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗とを備えている。
【００２０】
また、本発明にかかる他の高速入力インターフェース回路は、第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、一端が第１の入力端子に接続され、他端が第２の電源端子に接続されている第３の抵抗と、一端が第２の入力端子に接続され、他端が第２の電源端子に接続されている第４の抵抗とを備えている。
【００２１】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が前記入力端子に接続され、他端が第２のインダクタを介して第２の電源端子に接続されている第２の抵抗とを備えている。
【００２２】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている抵抗を備えている。
【００２３】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、一端が前記入力端子に接続され、他端がインダクタを介して第２の電源端子に接続されている第２の抵抗とを備えている。
【００２４】
また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている第１の抵抗と、一端が前記入力端子に接続され、他端が第２の電源端子に接続されている第２の抵抗とを備えている。
【発明の効果】
【００２５】
本発明によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】第１の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図２】第１の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図３】図２の等価回路を示す回路図である。
【図４】図２の部分等価回路である。
【図５】図３の部分等価回路である。
【図６】入力インピーダンスの周波数依存特性を示すグラフである。
【図７】第１の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図８】第２の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図９】第２の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図１０】第２の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図１１】第３の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図１２】第３の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図１３】図１２の部分等価回路である。
【図１４】第３の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図１５】第４の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【図１６】第４の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【図１７】第４の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。
【図１８】従来の高速入力インターフェース回路の構成例を示す回路図である。
【図１９】従来の高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。
【発明を実施するための形態】
【００２７】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる高速入力インターフェース回路１１について説明する。図１は、第１の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００２８】
この高速入力インターフェース回路１１は、いわゆる入力レベルシフターであり、エミッタフォロア回路１２の前段に設けられて、エミッタフォロア回路１２の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与えると同時に、外部の５０Ω伝送線路から伝送されてくる高速信号を、反射を小さく抑えて受信する機能を有している。
【００２９】
図１において、高速入力インターフェース回路１１は、抵抗Ｒ１（第１の抵抗），抵抗Ｒ２（第２の抵抗），抵抗Ｒ３（第３の抵抗），抵抗Ｒ４（第４の抵抗）、およびインダクタＬ１（第１のインダクタ），インダクタＬ２（第２のインダクタ），インダクタＬ３（第３のインダクタ），インダクタＬ４（第４のインダクタ）から成り、エミッタフォロア回路１２は、トランジスタＱ１（第１のトランジスタ），トランジスタＱ２（第２のトランジスタ），トランジスタＱ３（第３のトランジスタ），トランジスタ４Ｑ（第４のトランジスタ）、および抵抗Ｒ１１（第５の抵抗），抵抗Ｒ２２（第６の抵抗）から成る。
【００３０】
高速入力インターフェース回路１１において、抵抗Ｒ１は、その一端が入力端子ＤＴ（第１の入力端子）に接続され、他端がインダクタＬ１を介して第１の電源端子ＶＣＣに接続されている。また、抵抗Ｒ２は、その一端が入力端子ＤＣ（第２の入力端子）に接続され、他端がインダクタＬ２を介して電源端子ＶＣＣに接続されている。また、抵抗Ｒ３は、その一端が入力端子ＤＴに接続され、他端がインダクタＬ３を介して第２の電源端子ＶＥＥに接続されている。また、抵抗Ｒ４は、その一端が入力端子ＤＣに接続され、他端がインダクタＬ４を介して電源端子ＶＥＥに接続されている。
【００３１】
エミッタフォロア回路１２において、トランジスタＱ１（ＮＰＮトランジスタ）は、ベース端子が入力端子ＩＴ（第３の入力端子）を介して入力端子ＤＴに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第１の出力端子ＱＴに接続されている。また、トランジスタＱ２（ＮＰＮトランジスタ）は、ベース端子が入力端子ＩＣ（第４の入力端子）を介して入力端子ＤＣに接続され、コレクタ端子が電源端子ＶＣＣに接続され、エミッタ端子が第２の出力端子ＱＣに接続されている。
【００３２】
また、トランジスタＱ３（ＮＰＮトランジスタ）は、ベース端子が電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ１のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ１１（第５の抵抗）を介して電源端子ＶＥＥに接続されている。また、トランジスタＱ４（ＮＰＮトランジスタ）は、ベース端子が電源端子ＶＣＳに接続され、コレクタ端子がトランジスタＱ２のコレクタ端子に接続され、エミッタ端子が抵抗Ｒ２２（第６の抵抗）を介して電源端子ＶＥＥに接続されている。
【００３３】
図１において、入力端子ＤＴ／ＤＣは、高速入力インターフェース回路１１における高速信号の入力端子である。５０Ω伝送線路を介して伝送されてきた差動高速信号を構成する正相高速信号および逆相高速信号のうち、入力端子ＤＴに正相高速信号が入力され、入力端子ＤＣに逆相高速信号が入力される。
端子ＱＴ／ＱＣは、エミッタフォロア回路１２における出力端子である。出力端子ＱＴからは、トランジスタＱ１で増幅された正相高速信号が低インピーダンスで出力され、端子ＱＣからは、トランジスタＱ２で増幅された逆相高速信号が低インピーダンスで出力される。
【００３４】
また、バイアス電源端子ＶＣＳは電流源トランジスタＱ３，Ｑ４のベース電圧（例えば約１Ｖ）を印加するバイアス電源端子であり、電源端子ＶＣＣは高電位側の電源端子（例えば＋３．３Ｖ）であり、電源端子ＶＥＥは低電位側の電源端子（例えば０Ｖ）である。
端子ＩＴ／ＩＣは、エミッタフォロア回路１２における入力端子である。入力端子ＩＴは、高速入力インターフェース回路１１を介して入力端子ＤＴに接続されており、入力端子ＩＣは、高速入力インターフェース回路１１を介して入力端子ＤＣに接続されている。
【００３５】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
【００３６】
まず、（１）の機能について説明する。高速入力インターフェース回路１１において、インダクタＬ１（Ｌ２）は直流ではショートと見なせるため、抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路１２の入力端子ＩＴ，ＩＣに供給されている。これにより、（１）の機能が実現される。
本実施の形態では、ＶＣＣ＝＋３．３Ｖ、Ｒ１＝５５Ω、Ｒ３＝５５０Ωとしており、次段エミッタフォロア回路の入力端子ＩＴ，ＩＣには、次の式（６）に示すように、２．９９９Ｖが供給される。
【数６】
【００３７】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００３８】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図２のようになる。図２は、第１の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ１とインダクタＬ１の直列接続回路と、抵抗Ｒ３とインダクタＬ３の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、それぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ１，Ｌ３はインダクタンス、Ｒ１，Ｒ３は並列抵抗で５０Ωになるように設定されている。
【００３９】
次に、後の計算を簡略化するため、図２の等価回路と図３の等価回路が等価であることを証明する。図３は、図２の等価回路を示す回路図である。
図３の等価回路では、抵抗Ｒ０とインダクタＬ０の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、それぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ０はインダクタンス、Ｒ０は５０Ωになるように設定されている。
【００４０】
図２の等価回路と図３の等価回路が等価であることを証明するには、図４の等価回路と図５の等価回路について、入力端子ＤＴから見たインピーダンスが等価だということが言えればよい。図４は、図２の部分等価回路であり、図５は、図３の部分等価回路である。
図５において、入力端子ＤＴから見たインピーダンスＺ０は、次の式（７）で与えられる。
【数７】
【００４１】
また、図４において、入力端子ＤＴから見たインピーダンスＺ１は、次の式（８）で与えられる。
【数８】
【００４２】
ここで、Ｒ１，Ｒ３，Ｌ１，Ｌ３は正の値なので、次の式（９）および式（１０）が成立する。
【数９】
【数１０】
【００４３】
これにより、インピーダンスＺ１はインピーダンスＺ０と等価であることが証明される。したがって、図２の等価回路と図３の等価回路が等価であることが証明される。
よって、本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときのインピーダンスＺは、図３の等価回路より、次の式（１１）で与えられる。
【数１１】
【００４４】
ここで、式（１１）と前述した式（５）について、分母を比較してみると、次の式（１２）に示すように、式（５）より式（１１）の方が小さい。
【数１２】
【００４５】
また、式（１１）と前述した式（５）について、分子を比較してみると、次の式（１３）に示すように、式（５）より式（１１）の方が大きい。
【数１３】
【００４６】
よって、式（１１）で表わされる本実施の形態にかかる高速入力インターフェース回路１１について、図３の等価回路の入力端子ＤＴから見たインピーダンスＺは、式（５）で表わされる従来例の高速入力インターフェース回路の入力端子ＤＴから見たインピーダンスＺ０よりも大きいことが証明できる。
【００４７】
また、従来例の入力インピーダンスＺ０は、高周波になればなるほど、５０Ωから減少する。
これらのことから、インダクタンス値を適切な値に設定することで、従来例の入力インピーダンスＺ０に比較して、本実施の形態にかかる入力インピーダンスＺを、高周波数領域において、５０Ωに近づけることができる。
【００４８】
図６は、入力インピーダンスの周波数依存特性を示すグラフである。ここでは、従来例の入力インピーダンスＺ０（式（５）参照）の周波数依存特性３１と、本実施の形態にかかる入力インピーダンスＺ（式（１１）参照）の周波数依存特性３２とが示されている。ここでの入力数値はそれぞれ、Ｒ０＝５０Ω， Ｃ０＝２０ｆＦ， Ｌ０＝０．０２ｎＨである。本実施の形態にかかる入力インピーダンスＺは、高周波においても、従来例の入力インピーダンスＺ０よりも５０Ωに近い値になっていることが分かる。
【００４９】
このように、本実施の形態にかかる高速入力インターフェース回路１１によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００５０】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５５Ω、Ｒ３＝５５０Ω、Ｌ１＝Ｌ３＝０．０１ｎＨ〜０．０６ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ１、Ｌ３の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００５１】
図７は、第１の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ（Ｌ１，Ｌ３）の値を０．０１ｎＨ〜０．０６ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．０１ｎＨ〜０．０６ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００５２】
［第２の実施の形態］
次に、図８を参照して、本発明の第２の実施の形態にかかる高速入力インターフェース回路１１について説明する。図８は、第２の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００５３】
本実施の形態は、第１の実施の形態にかかる高速入力インターフェース回路１１において、抵抗Ｒ３とインダクタＬ３、抵抗Ｒ４とインダクタＬ４を、それぞれ削除したものである。
【００５４】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
このうち（１）の機能については、前述したように、ＶＣＣの電位が直流バイアス電圧としてエミッタフォロア回路１２の入力端子ＩＴ，ＩＣに供給されている。これにより、（１）の機能が実現される。
【００５５】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００５６】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図９のようになる。図９は、第２の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ１とインダクタＬ１の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量、Ｒ１は５０Ωになるように設定されている。
【００５７】
図９において、入力端子ＤＴから見たインピーダンスＺは、次の式（１４）で与えられ、第１の実施の形態にかかる式（１１）と等価である。
【数１４】
【００５８】
よって、第１の実施の形態と同様に、式（１２）で表わされる本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たインピーダンスＺは、前述した式（５）で表わされる従来例の高速入力インターフェース回路２１の入力端子ＤＴから見たインピーダンスＺ０よりも大きいことがわかる。また、従来例の入力インピーダンスＺ０は、高周波になればなるほど５０Ωよりも低減していくのに対して、本実施の形態にかかる入力インピーダンスＺは、高周波において５０Ωに近い値となることがわかる。
【００５９】
このように、本実施の形態にかかる高速入力インターフェース回路１１によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００６０】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５０Ω、Ｌ１＝Ｌ２＝０．０１ｎＨ〜０．０５ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ１、Ｌ３の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００６１】
図１０は、第２の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ（Ｌ１，Ｌ３）の値を０．０１ｎＨ〜０．０５ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．０１ｎＨ〜０．０５ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００６２】
［第３の実施の形態］
次に、図１１を参照して、本発明の第３の実施の形態にかかる高速入力インターフェース回路１１について説明する。図１１は、第３の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００６３】
本実施の形態は、第１の実施の形態にかかる高速入力インターフェース回路１１において、インダクタＬ１とインダクタＬ２を、それぞれ削除したものである。
【００６４】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
このうち（１）の機能については、前述したように、抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路１２の入力端子ＩＴ，ＩＣに供給される。これにより、（１）の機能が実現される。
【００６５】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００６６】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図１２のようになる。図１２は、第３の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ３とインダクタＬ３の直列接続回路と、抵抗Ｒ１と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間にそれぞれ並列接続されている。すなわち、図９の等価回路は、第１の実施の形態で示した図３の等価回路において、Ｒ０をＲ１に、Ｌ０をＬ１にしたものと等価である。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ３はインダクタンス、Ｒ１，Ｒ３は並列抵抗で５０Ωになるように設定されている。
【００６７】
次に、後の計算を簡略化するため、図１２の回路と前述した図３の回路が等価であることを証明する。図３の等価回路では、抵抗Ｒ０とインダクタＬ０の直列接続回路と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間に、それぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ０はインダクタンス、Ｒ０は５０Ωになるように設定されている。
【００６８】
図１２の等価回路と図３の等価回路が等価であることを証明するには、図１３の等価回路と前述した図５の等価回路について、入力端子ＤＴから見たインピーダンスが等価だということが言えればよい。図１３は、図１２の部分等価回路である。
図５において、入力端子ＤＴから見たインピーダンスＺ０は、前述した式（７）で与えられる。また、図１３において、入力端子ＤＴから見たインピーダンスＺ１は、次の式（１５）で与えられる。
【数１５】
【００６９】
ここで、Ｒ１，Ｒ３，Ｌ３は正の値なので、次の式（１６）および式（１７）が成立する。
【数１６】
【数１７】
【００７０】
これにより、インピーダンスＺ１はインピーダンスＺ０と等価であることが証明される。したがって、図１２の等価回路と図３の等価回路が等価であることが証明される。
よって、本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときのインピーダンスＺは、図３の等価回路より、前述した式（１１）で与えられる。
【００７１】
このように、本実施の形態にかかる高速入力インターフェース回路１１によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００７２】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５５Ω、Ｒ３＝５５０Ω、Ｌ３＝０．１ｎＨ〜１．２ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ３の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００７３】
図１４は、第３の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ３の値を０．１ｎＨ〜１．２ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．１ｎＨ〜１．２ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００７４】
［第４の実施の形態］
次に、図１５を参照して、本発明の第４の実施の形態にかかる高速入力インターフェース回路１１について説明する。図１５は、第４の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。
【００７５】
本実施の形態は、第１の実施の形態にかかる高速入力インターフェース回路１１において、インダクタＬ３およびインダクタＬ４を、それぞれ削除したものである。
【００７６】
高速入力インターフェース回路１１は、前述したように、（１）エミッタフォロア回路の入力端子ＩＴ，ＩＣで必要とされる直流バイアス電圧を与える機能と、（２）外部の５０Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。
このうち（１）の機能については、前述したように、抵抗Ｒ１／Ｒ３（Ｒ２／Ｒ４）の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路の入力端子ＩＴ，ＩＣに供給されている。これにより、（１）の機能が実現される。
【００７７】
次に、（２）の機能について説明する。本実施の形態では、（２）の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタＱ１側を例として説明するが、トランジスタＱ２側も同様である。
【００７８】
本実施の形態にかかる高速入力インターフェース回路１１において、入力端子ＤＴから見たときの等価回路は図１６のようになる。図１６は、第４の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗Ｒ１とインダクタＬ１の直列接続回路と、抵抗Ｒ１と、容量Ｃ０とが、入力端子ＤＴと端子ＧＮＤとの間にそれぞれ並列接続されている。ここで、Ｃ０はトランジスタＱ１の容量で概ね２０ｆＦ程度、Ｌ１はインダクタンス、Ｒ１，Ｒ３は並列抵抗で５０Ωになるように設定されている。
【００７９】
本実施の形態にかかる高速入力インターフェース回路１１は、前述した第３の実施の形態にかかる高速入力インターフェース回路１１において、Ｒ１をＲ３に、Ｒ３をＲ１、Ｌ３をＬ１に置き換えた回路である。よって、本実施の形態にかかる高速入力インターフェース回路１１においても、第３の実施の形態にかかる高速入力インターフェース回路１１と同様に、入力端子ＤＴから見たときのインピーダンスＺは、前述した図３の等価回路より、前述した式（１１）で与えられる。
【００８０】
したがって、本実施の形態にかかる高速入力インターフェース回路１１においても、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。
【００８１】
本実施の形態にかかる高速入力インターフェース回路１１における各素子の値の具体例としては、Ｒ１＝５５Ω、Ｒ３＝５５０Ω、Ｌ１＝０．０１ｎＨ〜０．０６ｎＨに設定する例がある。また、Ｃ０は概ね２０ｆＦ程度である。
このようにＬ１の値を設定することで、高周波数領域において、入力端子ＤＴから回路入力側を見たインピーダンスは５０Ωに近づき、結果として外部の５０Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。
【００８２】
図１７は、第４の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスＬ１の値を０．０１ｎＨ〜０．０６ｎＨの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、Ｌ＝０ｎＨの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、Ｌ＝０．０１ｎＨ〜０．０６ｎＨの範囲において、０ＧＨｚ以下から１００ＧＨｚの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。
【００８３】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【００８４】
また、以上の各実施の形態では、高速入力インターフェース回路１１に続く回路としてエミッタフォロア回路１２を例に説明したが、エミッタフォロア回路に限定されるものではない。例えば、リミッタアンプ（ＬＩＭ）回路、利得制御増幅（ＡＧＣ）回路、ドライバ（ＤＲＶ）回路などの各種の高周波用回路に対して、前述と同様にして、本回路構成を適用することが可能である。また、以上の各実施の形態で説明した高速入力インターフェース回路１１を、上記高周波用回路の一部として構成してもよい。
【００８５】
また、各実施の形態では、伝送線路から入力端子ＤＴ，ＤＣに入力される高速信号が差動信号である場合を例として説明したが、これに限定されるものではなく、単相信号であってもよい。この場合、エミッタフォロア回路１２のトランジスタはＱ１またはＱ２のいずれか一方だけとなるため、高速入力インターフェース回路１１も、トランジスタＱ１またはＱ２のベース端子に接続されている抵抗およびインダクタだけの構成とすればよい。
【００８６】
また、各実施の形態では、エミッタフォロア回路１２のトランジスタＱ１，Ｑ２が、ＮＰＮトランジスタからなり、ＶＣＣ（第１の電源端子）が高電位側の電源端子で、ＶＥＥ（第２の電源端子）が低電位側の電源端子である場合を例として説明した。トランジスタＱ１，Ｑ２として、ＰＮＰトランジスタを用いる場合には、ＶＣＣ（第１の電源端子）を低電位側の電源端子とし、ＶＥＥ（第２の電源端子）を高電位側の電源端子と見なせばよい。
【符号の説明】
【００８７】
１１…高速入力インターフェース回路、１２…エミッタフォロア回路、Ｒ１…抵抗（第１の抵抗）、Ｒ２…抵抗（第２の抵抗）、Ｒ３…抵抗（第３の抵抗）、Ｒ４…抵抗（第４の抵抗）、Ｒ１１…抵抗（第５の抵抗）、Ｒ１２…抵抗（第６の抵抗）、Ｌ１…インダクタ（第１のインダクタ）、Ｌ２…インダクタ（第２のインダクタ）、Ｌ３…インダクタ（第３のインダクタ）、Ｌ４…インダクタ（第４のインダクタ）、Ｑ１…トランジスタ（第１のトランジスタ）、Ｑ２…トランジスタ（第２のトランジスタ）、Ｑ３…トランジスタ（第３のトランジスタ）、Ｑ４…トランジスタ（第４のトランジスタ）、ＤＴ…入力端子（第１の入力端子）、ＤＣ…入力端子（第２の入力端子）、ＱＴ…出力端子（第１の出力端子）、ＱＣ…出力端子（第２の出力端子）、ＶＣＣ…第１の電源端子、ＶＥＥ…第２の電源端子、ＶＣＳ…バイアス電源端子、ＩＴ…入力端子（第３の入力端子）、ＩＣ…入力端子（第４の入力端子）。
【特許請求の範囲】
【請求項１】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、
一端が前記第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、
一端が前記第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項２】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項３】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第１の電源端子に接続されている第２の抵抗と、
一端が前記第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、
一端が前記第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項４】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、
一端が前記第１の入力端子に接続され、他端が第２の電源端子に接続されている第３の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２の電源端子に接続されている第４の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項５】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記入力端子に接続され、他端が第２のインダクタを介して第２の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項６】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている抵抗
を備えることを特徴とする高速入力インターフェース回路。
【請求項７】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、
一端が前記入力端子に接続され、他端がインダクタを介して第２の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項８】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記入力端子に接続され、他端が第２の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項１】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、
一端が前記第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、
一端が前記第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項２】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項３】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第１の電源端子に接続されている第２の抵抗と、
一端が前記第１の入力端子に接続され、他端が第３のインダクタを介して第２の電源端子に接続されている第３の抵抗と、
一端が前記第２の入力端子に接続され、他端が第４のインダクタを介して第２の電源端子に接続されている第４の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項４】
第１の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第１のトランジスタと、第２の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第２のトランジスタとを有する高周波用回路の前段に設けられて、前記第１および第２のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第１および第２の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記第１の入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２のインダクタを介して第１の電源端子に接続されている第２の抵抗と、
一端が前記第１の入力端子に接続され、他端が第２の電源端子に接続されている第３の抵抗と、
一端が前記第２の入力端子に接続され、他端が第２の電源端子に接続されている第４の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項５】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端が第１のインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記入力端子に接続され、他端が第２のインダクタを介して第２の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項６】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている抵抗
を備えることを特徴とする高速入力インターフェース回路。
【請求項７】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端が第１の電源端子に接続されている第１の抵抗と、
一端が前記入力端子に接続され、他端がインダクタを介して第２の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【請求項８】
入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、
一端が前記入力端子に接続され、他端がインダクタを介して第１の電源端子に接続されている第１の抵抗と、
一端が前記入力端子に接続され、他端が第２の電源端子に接続されている第２の抵抗と
を備えることを特徴とする高速入力インターフェース回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−８５１６３（Ｐ２０１３−８５１６３Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２４６４３（Ｐ２０１１−２２４６４３）
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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