１／ｆゆらぎ信号発生回路
【課題】
複数出力の、且つそれぞれの出力が異なる値の１／ｆゆらぎ信号を発生させ、複数の白熱電球やＬＥＤ素子の発光をそれぞれに接続された１／ｆゆらぎ信号によって駆動し、イルミネーション効果を実現する。
【解決手段】
複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲ段のシフトレジスタ中の任意のレジスタのビット出力の値を、排他的論理和素子で構成された複数の加算器で加算し、それぞれの加算器の出力をシリアル−パラレル変換器に入力し、パラレルビットの値として、複数の乱数値を同時に出力
し、複数のデジタル・フィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生させることができる。
複数出力の、且つそれぞれの出力が異なる値の１／ｆゆらぎ信号を発生させ、複数の白熱電球やＬＥＤ素子の発光をそれぞれに接続された１／ｆゆらぎ信号によって駆動し、イルミネーション効果を実現する。
【解決手段】
複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲ段のシフトレジスタ中の任意のレジスタのビット出力の値を、排他的論理和素子で構成された複数の加算器で加算し、それぞれの加算器の出力をシリアル−パラレル変換器に入力し、パラレルビットの値として、複数の乱数値を同時に出力
し、複数のデジタル・フィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
白熱電球やＬＥＤ等による照明等に対し、“ゆらぎ”変調制御を行う回路に関する。
複数の乱数を、スペクトラム拡散信号として変調、復調に使用する通信回路に関する。
【背景技術】
【０００２】
従来、照明器具において１／ｆゆらぎ制御による点灯によるイルミネーション効果を出す目的でマイクロコンピュータとメモリで構成された装置が提案されている。特にメモリとしてのＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に予め１／ｆゆらぎの時系列データを記憶させておき、マイクロコンピュータの実行時にその時系列データに基づいて照明素子を駆動する装置が提案されている。（例えば、特許文献１参照）
また、１／ｆゆらぎ発生において、メモリ内に予め記憶されたデータを使用せず、その基になる信号をリアルタイムに発生する方法としては、ハードウェアとしてのシフトレジスタで構成される周知のＭ系列乱数発生器やＧｏｌｄ系列乱数発生器を応用する方法がある。
この方法では乱数発生器の発生する乱数の順序列数が多数であることが求められるが、これを高速且つ多値にわたる乱数を発生する方法が提案されている。（例えば、特許文献２参照）
【特許文献】
【０００３】
【特許文献１】 特開平２−４４６９３号公報
【特許文献２】 特開平１１−２５９２７６号公報
【背景技術】
【０００４】
１／ｆゆらぎ発生回路としては、図２に示すように、周知のＬＦＳＲ（リニアフィードバックシフトレジスタ）１１−１によるＭ（Ｍａｘｉｍｕｍ ｌｅｎｇｔｈ ｃｏｄｅ）系列乱数発生回路１１１とその出力をシフトレジスタで構成されるシリアル−パラレル変換器２２−１によって値として出力される乱数発生回路１５１、及び、積分関数の伝達特性をもつデジタルフィルタ１６１で構成されるものが考えられる。
【０００５】
ＬＦＳＲ１１−１は「１」と「０」を記憶する１ビットレジスタを任意の数だけ並べたシフトレジスタが基本であり、複数の任意のレジスタの出力を排他的論理和素子１２−１−１〜１２−１−Ｐで加算し、ＬＦＳＲ１１−１を構成するシフトレジスタのシフト方向とは逆の最後段のレジスタ（ビットＬ−１）にフィードバックされる構成となっている。
【０００６】
クロックパルスに従ってＬＦＳＲ１１−１の最後段のレジスタ（ビットＬ−１）の値は右隣のレジスタ（ビットＬ−２）に順次シフトされ、右端の最前段のレジスタ（ビット０）がその時点の符号系列値として出力される。この出力は任意の数（Ｎビット）の１ビットレジスタで構成されるシフトレジスタで構成されるシリアル−パラレル変換器２２−１の最上位の段のレジスタ（ビットＮ−１）に入力される。
【０００７】
シリアル−パラレル変換器２２−１はＬＦＳＲ１１−１と同一のクロックパルスに従って最上位の段のレジスタ（ビットＮ−１）の値は右隣のレジスタ（ビットＮ−２）に順次シフトされ、右端の最下位の段のレジスタ（ビット０）まで到達する。この到達した時点でＬＦＳＲ１１−１の全レジスタのビット列による値を乱数発生回路１５１の出力１３１とする。
【０００８】
シリアル−パラレル変換器２２−１は任意のビット数Ｎで構成されたシフトレジスタであり、この出力１３１の取りうる範囲は０〜２＾Ｎ−１となる。
【０００９】
出力１３１は積分関数の伝達特性Ｙ（Ｚ）をもつデジタルフィルタ１６１によって１／ｆゆらぎ信号出力１４１となる。
【００１０】
この方式では１段のＬＦＳＲによるＭ系列乱数発生回路が基本の為、一系統の１／ｆゆらぎ信号しか出力できない。また、１／ｆゆらぎ信号ができるだけ自然なゆらぎである為には、Ｍ系列乱数発生回路の発生順序列に現れる乱数の数が多い必要があるが、単体のＬＦＳＲでは、実際上は少ない系列しか得られない。
【００１１】
次に、これを改善すべく、図３に示すように、ＬＦＳＲ１１−１とＬＦＳＲ１１−２による２段構成のＬＦＳＲのそれぞれの出力２１−１と２１−２を排他的論理和素子２３１で加算した周知のＧｏｌｄ系列乱数発生回路とその出力をＮビットのシリアル−パラレル変換器２２−１によって値として出力される乱数発生回路２５１、及び、積分関数の伝達特性Ｙ（Ｚ）をもつデジタルフィルタ２６１で構成される周知のＧｏｌｄ系列による乱数発生回路の方式が考えられる。
【００１２】
この方式は各ＬＦＳＲの右端のレジスタ（ビット０）からの出力２２１−１と２２１−２の排他的論理和を排他的論理和素子２３１により得、それをシリアル−パラレル変換器２２−１に入力し、Ｎビットの出力２７１を得る。さらに積分関数の伝達特性Ｙ（Ｚ）をもつデジタルフィルタ２６１を経由してＮビットの１／ｆゆらぎ信号２８１を出力する。
【００１３】
この方法は、単一段のＬＦＳＲで構成される図２に示した乱数発生回路１５１の出力１３１及び１／ｆ信号出力１４１よりもはるかに多数の順序列が得られる利点がある。
【００１４】
しかし、この方式でも、一系統の出力のＧｏｌｄ系列乱数発生回路が基本の為、一系統出力の１／ｆゆらぎ信号しか出力できない。
【００１５】
また、２段のＬＦＳＲを対としてのＧｏｌｄ系列を複数段で構成し、それぞれの出力をパラレル−シリアル変換器でシリアルに変換して出力する構成の乱数発生回路も提案されている。（例えば、特許文献２参照）
【００１６】
しかし、この方式でも、一系統の出力の乱数発生回路が基本の為、一系統出力の１／ｆゆらぎ信号しか出力できない。
【発明が解決しようとする課題】
【００１７】
上記、単段のＬＦＳＲで構成されたＭ系列乱数発生回路、及び２段のＬＦＳＲで構成されたＧｏｌｄ系列乱数発生回路、また特許文献２に示される回路を乱数発生源とした１／ｆゆらぎ発生回路では、異なるゆらぎを発生する複数の１／ｆゆらぎ信号を同時に発生させることはできない。
【００１８】
本発明は、多数の系列順序が得られるＧｏｌｄ系列乱数発生回路を乱数発生源とした１／ｆゆらぎ発生回路に於いて、効率よく、複数の、それぞれ異なるゆらぎの１／ｆゆらぎ信号を出力する回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記従来回路の問題点を解決するべく請求項１記載の発明は、複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲ段のシフトレジスタ中の任意のレジスタのビット出力の値を、排他的論理和素子で構成された複数の加算器で加算し、それぞれの加算器の出力を複数ビット列のシフトレジスタで構成されるシリアル−パラレル変換器に入力し、パラレルビットの値として、複数の乱数値を同時に出力することができる。
【００２０】
また、これらの出力を請求３記載の積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生させることができる。
【００２１】
請求項２記載の発明は、複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲ段のシフトレジスタ中の任意のレジスタのビット出力の値を、排他的論理和素子で構成された複数の加算器で加算し、それぞれの加算器の出力は単一ビットのパルス長として複数の乱数値を同時に出力することができる。
【００２２】
また、これらの出力を請求４記載のパルスが値「０」の場合と値「１」の場合に任意にその値を特定のパラレルビットの値として変換し、その値をそれぞれ、積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に出力させることができる。
【発明を実施するための形態】
【００２３】
請求項に係る発明の実施の形態について図面を参照しながら説明する。
本発明に係る複数出力の１／ｆゆらぎ信号発生回路の構成を図１に基づいて説明する。図１は本発明の１／ｆゆらぎ信号発生回路の構成ブロック図である。この構成ブロックは、複数出力の乱数発生回路５１とデジタルフィルタ６１で構成される。
【００２４】
複数出力の乱数発生回路５１は、ＬＦＳＲ１１−１〜ＬＦＳＲ１１−ＭのＭ個のＬＦＳＲ（リニアフィードバックシフトレジスタ）と、この構成ブロックの出力数と同一の数で配置されるＫ個の加算器２１−１〜２１−Ｋ、およびＫ個のシリアル−パラレル変換器２２−１〜２２−Ｋで構成される。
【００２５】
ＬＦＳＲ１１−１〜ＬＦＳＲ１１−ＭはそれぞれＬ個（ビットＬ−１〜０）のレジスタで構成されるシフトレジスタを基本としている。ひとつのＬＦＳＲに於いて、例えばＬＦＳＲ１１−１を例にすると、右端のレジスタ（ビット０）の出力と、ＬＦＳＲ１１−１内の各レジスタの出力の中から任意に選ばれた複数のレジスタの出力との排他的論理和を排他的論理和素子１２−１−１〜１２−１−Ｐで得る。この排他的論理和出力をＬＦＳＲ１１−１の左端のレジスタ（ビットＬ−１）に入力に入力し、クロックの立上り（或いは立下り）のタイミングでＬＦＳＲ１１−１を構成するシフトレジスタを右へ一段シフトする。
【００２６】
シフトされた結果で排他的論理和素子１２−１−１〜１２−１−Ｐの出力値は新しい値としてＬＦＳＲ１１−１の左端のレジスタ（ビットＬ−１）に入力される。ＬＦＳＲ１１−１内の各レジスタ（ビット）列の値は順次異なるレジスタ（ビット）値が現れることになる。Ｋ個の加算器２１−１〜２１−Ｋには、ＬＦＳＲ１１−１〜ＬＦＳＲ１１−Ｍを構成する各シフトレジスタ内部の任意に選ばれた一つのレジスタからの出力が加算される。
【００２７】
例えば、２１−２には、ＬＦＳＲ１１−１内のレジスタ（ビット２）の出力とＬＦＳＲ１１−２内のレジスタ（ビットＬ−３）の出力と、途中段のＬＦＳＲの任意のレジスタ（ビット）及び最後のＬＦＳＲ−Ｍのレジスタ（ビット２）の出力が加算されて出力される。
【００２８】
加算器２１−１〜２１−Ｋの出力はそれぞれＮビットのシリアル−パラレル変換器２２−１〜２２−Ｋの左端のレジスタに入力され、それぞれＮビットのパラレル値の出力３１−１〜３１−Ｋとなる。
【００２９】
これらのシリアル−パラレル変換器２２−１〜２２−Ｋの出力３１−１〜３１−Ｋはそれぞれ次段のデジタルフィルタ６１に入力され、積分関数の伝達特性（Ｙ（Ｚ））をもって１／ｆゆらぎ信号に変換され、それぞれＮビットの１／ｆゆらぎ信号出力４１−１〜４１−Ｋとなる。
【００３０】
図４は図１に示したデジタルフィルタ６１の入力３１−１と出力４１−１を例としてグラフに表したものであり、入力３３１が図１の３１−１に、出力３４１が図１の４１−１に相当する。図１のデジタルフィルタ６１の伝達特性は基本的には積分関数に基づいている。
【００３１】
図４におけるデジタルフィルタの入力３３１はＮビットで表される値として入力され、その時系列Ｔｎ、Ｔｎ＋１、−−−−−Ｔｎ＋ｍに沿ってデジタルフィルタの伝達特性によって１／ｆゆらぎ信号に変換され、出力３４１となる。
【００３２】
図１及び図４では、Ｎビットの乱数出力をデジタルフィルタで１／ｆゆらぎに変換する例であるが、請求項３に係る図５は、図１の複数出力の乱数発生回路５１からシリアル−パラレル変換器２２−１〜２２−Ｋを省いた構成であり、複数出力の単一ビットのパルス長出力の乱数発生回路４５１と、請求項４に係る、単一ビットのパルス長としての乱数出力４３１−１〜４３１−Ｋを、パルス値である「０」と「１」を、「０」と「２＾Ｎ−１」に変換して処理するデジタルフィルタ４６１に入力し、その積分関数の伝達特性でもって、１／ｆゆらぎ信号に変換し、それぞれＮビットで表される出力４１−１〜４１−Ｋとなる。
【００３３】
図６は図５に示したデジタルフィルタ４６１の入力４３１−１と出力４１−１を例としてグラフに表したものであり、入力５３１が図５の４３１−１に、出力５５１が図５の４１−１に相当する。
【００３４】
図６のデジタルフィルタの入力５３１は、「０」と「１」だけの２値のパルスである。図５のデジタルフィルタ４６１の内部においてこの２値を、「１」の場合は、値２＾Ｎ−１、「０」の場合は値０に変換された値が図６の５４１である。
【００３５】
この５４１を真の入力として積分関数の伝達特性で処理し、１／ｆゆらぎ信号としての出力５５１を得る。この方法は図１の方式と同様の１／ｆゆらぎ信号出力が得られ、図１の方式に比べ、回路規模も縮小される利点がある。
【００３６】
図７は本発明を含むＬＥＤ照明用を例とした全体構成図である。この図７は４つの１／ｆゆらぎ信号を発生する例である。図７の左端に本発明である複数出力の乱数発生回路６１５、その出力６１１−１〜６１１−４はデジタルフィルタ６２５に入力され、１／ｆゆらぎの信号出力６２１−１〜６２１−４となる。
【００３７】
デジタルフィルタ６２５は先の図１と図５で説明したように、Ｎビットの値か、或いは「０」と「１」の２値のみのパルス信号の２種類の入力方式であり、そのどちらかの構造とする。
【００３８】
デジタルフィルタ６２５からの出力６２１−１〜６２１−４はそれぞれＮビット値であり、インターポーレータ６３５に入力される。
【００３９】
図７の複数出力の乱数発生回路６１５の出力６１１−１〜６１１−４、及びデジタルフィルタ６２５の出力６２１−１〜６２１−４の出力タイミングの周期はゆらぎ方の感覚的な仕様により外部から任意に調整されるが、長い周期を必要とする場合、その１周期到達後の急激な変化を和らげるために１周期内を等間隔で区分した細かいタイミングで１周期間の差分値を等間隔差分値で補完した出力である必要がある。
【００４０】
図８にて図７のインターポーレータ６３５の入力と出力を説明する。
図８は図７のインターポーレータ６３５の入力６２１−１と出力６３１−１を例としてグラフに表したものであり、入力７２１が図７の６２１−１に、出力７３１が図７の６３１−１に相当する。
【００４１】
図７のインターポーレータ６３５の入力６２１−１は、図８に示す７２１（Ｔｎ）、７２１（Ｔｎ＋１）〜７２１（Ｔｎ＋ｍ）はＴｎ、Ｔｎ＋１〜Ｔｎ＋ｍのタイミングで入力される。
【００４２】
この間を図８の例ではＴｎとＴｎ＋１の時間差を４等分し、出力７３１（Ｔｎ）、７３１（Ｔｎ＋１／４）、７３１（Ｔｎ＋２／４）、７３１（Ｔｎ＋３／４）、７３１（Ｔｎ＋１）をタイミングＴｎ、、Ｔｎ＋１／４、Ｔｎ＋２／４、Ｔｎ＋３／４、で出す。図８は一次関数補間の例であり、出力７３１（Ｔｎ＋１／４）と７３１（Ｔｎ＋２／４）の値の差は、出力７３１（Ｔｎ）と７３１（Ｔｎ＋１）の値の差の４分の１である。出力７３１（Ｔｎ＋１／４）〜７３１（Ｔｎ＋３／４）は順次この等分差で変化する。この出力補間機能によりゆらぎ信号の変化を滑らかにすることができる。
【００４３】
図７のインターポーレータ６３５の出力６３１−１〜６３１−４は図７の調整回路６４５に入力される。
調整回路６４５では、ゆらぎの振幅及び輝度の調整は外部から任意の値が設定され、それに対応する値になるようにデジタル演算が施され、出力６４１−１〜６４１−４となる。
【００４４】
図７の調整回路６４５の出力６４１−１〜６４１−４はそれぞれＮビットの値であり、パルス幅変調回路６５５に入力される。パルス幅変調回路６５５ではそれらの値をそれぞれパルス幅変調された出力６５１−１〜６５１−４に変換する。
【００４５】
パルス幅変調回路６５５の動作について図９で説明する。
図９は図７のパルス幅変調回路６５５の入力６４１−１と出力６５１−１を例としてグラフに表したものであり、入力８４１が図７の６４１−１に、出力８５１が図７の６５１−１に相当する。
入力８４１はＮビットの値であり、０〜２＾Ｎ−１の範囲の値で入力される。その変化のタイミングは図８に示すようにＴｎ〜Ｔｎ＋ｍのそれぞれの中間の時間的タイミングとし、入力８４１はＴｎ〜Ｔｎ＋ｍのそれぞれのタイミングで取り込まれるとする。
【００４６】
出力８５１は、「０」と「１」の２値のみのパルスであり、Ｔｎ〜Ｔｎ＋１、Ｔｎ＋１〜Ｔｎ＋２の区間を周期とする。これらの周期はどの区間においても任意の一定値とする。
図９における入力８４１（Ｔｎ）の値の取り得る範囲は、０〜２＾Ｎ−１であり、出力８５１（Ｔｎ）の値が周期区間Ｔｎ〜Ｔｎ＋１で「１」を占める時間は「数１」で表せる。
【００４７】
【数１】
【００４８】
区間Ｔｎ〜Ｔｎ＋１内の「１」値の占める時間８５１（Ｔｎ）が、図７のＬＥＤ６７５−１〜９７５−４を点灯させる時間に相当し、その時間は区間Ｔｎ〜Ｔｎ＋１内で最少（Ｔｎ＋１−Ｔｎ）／２＾Ｎ〜最大（Ｔｎ＋１−Ｔｎ）変化することになる。
【００４９】
図７のパルス幅変調回路６５５の出力６５１−１〜６５１−４が定電流駆動回路６６５に入力され、その電流出力６６１−１〜６６１−４がそれぞれＬＥＤ６７５−１〜９７５−４を上述の「数１」で定義される時間だけ周期的に点灯させる。
【００５０】
周期が人の目には認識できない程の短い時間の場合、上述の方法によって、周期的に異なる時間分だけＬＥＤを点灯させることで点灯の明るさをゆらぎとして変化させることができる。
【００５１】
このことにより、図７の複数出力の乱数発生回路６１５の出力６１１−１〜６１１−４は、デジタルフィルタ６２５、インターポーレータ６３５、調整回路６４５、パルス幅変調回路６５５、定電流駆動回路６６５を経由して、ＬＥＤ６７５−１〜６７５−４を１／ｆゆらぎで点灯させることができる。
【００５２】
請求項５は請求項１に係る複数段のＬＦＳＲで構成された複数出力の乱数発生回路において、図１の加算器２１−１〜２１−Ｋに入力される各ＬＦＳＲの任意のビットの位置を任意の時間差が生じる配置、例えば図１０に示すように、加算器２１−１にはＬＦＳＲ１１−１〜１１−ＭのそれぞれのビットＬ−１、加算器２１−２にはＬＦＳＲ１１−１〜１１−ＭのそれぞれのビットＬ−２と順次時系列的に一定時間遅延するビットを選び接続することで、出力３１−１〜３１−Ｋが時系列的に遅延するような連動を実現できる。つまり、複数のＬＥＤのそれぞれの点灯の明るさを時間差をもって変化させる効果を得る。
【００５３】
請求項６は請求項５に絡む複数の１／ｆゆらぎ信号発生回路の出力をもって、図７の定電流駆動回路６６５のそれぞれの電流出力６６１−１〜６６１−４に発光色の異なるＬＥＤを接続し、時間差連動したゆらぎでイルミネーションを行う技術である。
【発明の効果】
【００５４】
請求項１の記載の発明によれば、複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成された複数出力の乱数発生回路において、各ＬＦＳＲの任意のレジスタ（ビット）の値を複数の加算器で加算し、それぞれの加算器の出力をシリアル−パラレル変換器に入力し、パラレルビットの値として、複数の乱数値を同時に出力する乱数発生回路としているので、少数段数のＬＦＳＲによる乱数発生機構から多数の独立した乱数系列を得ることができる。
【００５５】
請求項２の記載の発明によれば、請求項１の複数の出力の乱数出力をそれぞれ単一ビットのパルス長として得る回路であり、請求項１の記載のパラレル出力化の為のシフトレジスタを必要とせず、請求項４の記載のデジタルフィルタと相まって回路規模を縮小できる効果がある。
【００５６】
請求項３の記載の発明によれば、請求項１記載の発明である複数出力の乱数発生回路と組合せて、複数のそれぞれ個別のゆらぎを発生する１／ｆゆらぎ信号を発生できる。
【００５７】
請求項４は請求項２記載の発明である複数の出力の乱数出力をそれぞれ単一ビットのパルス長として出力する回路と組み合わせて、複数のそれぞれ個別のゆらぎを発生する１／ｆゆらぎ信号を発生でき、請求項１記載の発明と請求項３記載の発明の組合せによる１／ｆゆらぎ信号発生回路よりも規模を縮小できる効果がある。
【００５８】
請求項５記載の発明によれば、平面基板或いは立体的ベースに並べられた白熱電球やＬＥＤ素子等の発光素子の光が平面的に或いは立体的に移動して見える“炎のゆらぎ”的な発光によるイルミネーション効果を作り出すことができる。
【００５９】
請求項６記載の発明によれば、異なる色の白熱電球やＬＥＤ素子等の発光素子の発光色のゆらぎによる組み合わせでイルミネーション効果を作り出すことができる。
【図面の簡単な説明】
【００６０】
【図１】本発明である複数出力が可能な１／ｆゆらぎ発生回路のブロック図である。
【図２】従来の技術としての単一段のＬＦＳＲによる１／ｆゆらぎ発生回路のブロック図である。
【図３】従来の技術としてのＧｏｌｄ系列による１／ｆゆらぎ発生回路のブロック図である。
【図４】デジタルフィルタの入出力を説明する為の図である。
【図５】単一ビットのパルス長としての乱数出力回路による１／ｆゆらぎ発生回路を説明する為のブロック図である。
【図６】単一ビットのパルス長を入力するデジタルフィルタの入出力を説明する為の図である。
【図７】本発明を適用したＬＥＤ照明の制御の一実施の形態を示すブロック図である。
【図８】図７のインターポーレータの入出力を説明する為の図である。
【図９】図７のパルス幅変調回路の入出力を説明する為の図である。
【図１０】複数の１／ｆゆらぎ信号が時系列的に遅延するような連動を実現する為の配線を説明する為のブロック図である。
【技術分野】
【０００１】
白熱電球やＬＥＤ等による照明等に対し、“ゆらぎ”変調制御を行う回路に関する。
複数の乱数を、スペクトラム拡散信号として変調、復調に使用する通信回路に関する。
【背景技術】
【０００２】
従来、照明器具において１／ｆゆらぎ制御による点灯によるイルミネーション効果を出す目的でマイクロコンピュータとメモリで構成された装置が提案されている。特にメモリとしてのＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に予め１／ｆゆらぎの時系列データを記憶させておき、マイクロコンピュータの実行時にその時系列データに基づいて照明素子を駆動する装置が提案されている。（例えば、特許文献１参照）
また、１／ｆゆらぎ発生において、メモリ内に予め記憶されたデータを使用せず、その基になる信号をリアルタイムに発生する方法としては、ハードウェアとしてのシフトレジスタで構成される周知のＭ系列乱数発生器やＧｏｌｄ系列乱数発生器を応用する方法がある。
この方法では乱数発生器の発生する乱数の順序列数が多数であることが求められるが、これを高速且つ多値にわたる乱数を発生する方法が提案されている。（例えば、特許文献２参照）
【特許文献】
【０００３】
【特許文献１】 特開平２−４４６９３号公報
【特許文献２】 特開平１１−２５９２７６号公報
【背景技術】
【０００４】
１／ｆゆらぎ発生回路としては、図２に示すように、周知のＬＦＳＲ（リニアフィードバックシフトレジスタ）１１−１によるＭ（Ｍａｘｉｍｕｍ ｌｅｎｇｔｈ ｃｏｄｅ）系列乱数発生回路１１１とその出力をシフトレジスタで構成されるシリアル−パラレル変換器２２−１によって値として出力される乱数発生回路１５１、及び、積分関数の伝達特性をもつデジタルフィルタ１６１で構成されるものが考えられる。
【０００５】
ＬＦＳＲ１１−１は「１」と「０」を記憶する１ビットレジスタを任意の数だけ並べたシフトレジスタが基本であり、複数の任意のレジスタの出力を排他的論理和素子１２−１−１〜１２−１−Ｐで加算し、ＬＦＳＲ１１−１を構成するシフトレジスタのシフト方向とは逆の最後段のレジスタ（ビットＬ−１）にフィードバックされる構成となっている。
【０００６】
クロックパルスに従ってＬＦＳＲ１１−１の最後段のレジスタ（ビットＬ−１）の値は右隣のレジスタ（ビットＬ−２）に順次シフトされ、右端の最前段のレジスタ（ビット０）がその時点の符号系列値として出力される。この出力は任意の数（Ｎビット）の１ビットレジスタで構成されるシフトレジスタで構成されるシリアル−パラレル変換器２２−１の最上位の段のレジスタ（ビットＮ−１）に入力される。
【０００７】
シリアル−パラレル変換器２２−１はＬＦＳＲ１１−１と同一のクロックパルスに従って最上位の段のレジスタ（ビットＮ−１）の値は右隣のレジスタ（ビットＮ−２）に順次シフトされ、右端の最下位の段のレジスタ（ビット０）まで到達する。この到達した時点でＬＦＳＲ１１−１の全レジスタのビット列による値を乱数発生回路１５１の出力１３１とする。
【０００８】
シリアル−パラレル変換器２２−１は任意のビット数Ｎで構成されたシフトレジスタであり、この出力１３１の取りうる範囲は０〜２＾Ｎ−１となる。
【０００９】
出力１３１は積分関数の伝達特性Ｙ（Ｚ）をもつデジタルフィルタ１６１によって１／ｆゆらぎ信号出力１４１となる。
【００１０】
この方式では１段のＬＦＳＲによるＭ系列乱数発生回路が基本の為、一系統の１／ｆゆらぎ信号しか出力できない。また、１／ｆゆらぎ信号ができるだけ自然なゆらぎである為には、Ｍ系列乱数発生回路の発生順序列に現れる乱数の数が多い必要があるが、単体のＬＦＳＲでは、実際上は少ない系列しか得られない。
【００１１】
次に、これを改善すべく、図３に示すように、ＬＦＳＲ１１−１とＬＦＳＲ１１−２による２段構成のＬＦＳＲのそれぞれの出力２１−１と２１−２を排他的論理和素子２３１で加算した周知のＧｏｌｄ系列乱数発生回路とその出力をＮビットのシリアル−パラレル変換器２２−１によって値として出力される乱数発生回路２５１、及び、積分関数の伝達特性Ｙ（Ｚ）をもつデジタルフィルタ２６１で構成される周知のＧｏｌｄ系列による乱数発生回路の方式が考えられる。
【００１２】
この方式は各ＬＦＳＲの右端のレジスタ（ビット０）からの出力２２１−１と２２１−２の排他的論理和を排他的論理和素子２３１により得、それをシリアル−パラレル変換器２２−１に入力し、Ｎビットの出力２７１を得る。さらに積分関数の伝達特性Ｙ（Ｚ）をもつデジタルフィルタ２６１を経由してＮビットの１／ｆゆらぎ信号２８１を出力する。
【００１３】
この方法は、単一段のＬＦＳＲで構成される図２に示した乱数発生回路１５１の出力１３１及び１／ｆ信号出力１４１よりもはるかに多数の順序列が得られる利点がある。
【００１４】
しかし、この方式でも、一系統の出力のＧｏｌｄ系列乱数発生回路が基本の為、一系統出力の１／ｆゆらぎ信号しか出力できない。
【００１５】
また、２段のＬＦＳＲを対としてのＧｏｌｄ系列を複数段で構成し、それぞれの出力をパラレル−シリアル変換器でシリアルに変換して出力する構成の乱数発生回路も提案されている。（例えば、特許文献２参照）
【００１６】
しかし、この方式でも、一系統の出力の乱数発生回路が基本の為、一系統出力の１／ｆゆらぎ信号しか出力できない。
【発明が解決しようとする課題】
【００１７】
上記、単段のＬＦＳＲで構成されたＭ系列乱数発生回路、及び２段のＬＦＳＲで構成されたＧｏｌｄ系列乱数発生回路、また特許文献２に示される回路を乱数発生源とした１／ｆゆらぎ発生回路では、異なるゆらぎを発生する複数の１／ｆゆらぎ信号を同時に発生させることはできない。
【００１８】
本発明は、多数の系列順序が得られるＧｏｌｄ系列乱数発生回路を乱数発生源とした１／ｆゆらぎ発生回路に於いて、効率よく、複数の、それぞれ異なるゆらぎの１／ｆゆらぎ信号を出力する回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記従来回路の問題点を解決するべく請求項１記載の発明は、複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲ段のシフトレジスタ中の任意のレジスタのビット出力の値を、排他的論理和素子で構成された複数の加算器で加算し、それぞれの加算器の出力を複数ビット列のシフトレジスタで構成されるシリアル−パラレル変換器に入力し、パラレルビットの値として、複数の乱数値を同時に出力することができる。
【００２０】
また、これらの出力を請求３記載の積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生させることができる。
【００２１】
請求項２記載の発明は、複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲ段のシフトレジスタ中の任意のレジスタのビット出力の値を、排他的論理和素子で構成された複数の加算器で加算し、それぞれの加算器の出力は単一ビットのパルス長として複数の乱数値を同時に出力することができる。
【００２２】
また、これらの出力を請求４記載のパルスが値「０」の場合と値「１」の場合に任意にその値を特定のパラレルビットの値として変換し、その値をそれぞれ、積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に出力させることができる。
【発明を実施するための形態】
【００２３】
請求項に係る発明の実施の形態について図面を参照しながら説明する。
本発明に係る複数出力の１／ｆゆらぎ信号発生回路の構成を図１に基づいて説明する。図１は本発明の１／ｆゆらぎ信号発生回路の構成ブロック図である。この構成ブロックは、複数出力の乱数発生回路５１とデジタルフィルタ６１で構成される。
【００２４】
複数出力の乱数発生回路５１は、ＬＦＳＲ１１−１〜ＬＦＳＲ１１−ＭのＭ個のＬＦＳＲ（リニアフィードバックシフトレジスタ）と、この構成ブロックの出力数と同一の数で配置されるＫ個の加算器２１−１〜２１−Ｋ、およびＫ個のシリアル−パラレル変換器２２−１〜２２−Ｋで構成される。
【００２５】
ＬＦＳＲ１１−１〜ＬＦＳＲ１１−ＭはそれぞれＬ個（ビットＬ−１〜０）のレジスタで構成されるシフトレジスタを基本としている。ひとつのＬＦＳＲに於いて、例えばＬＦＳＲ１１−１を例にすると、右端のレジスタ（ビット０）の出力と、ＬＦＳＲ１１−１内の各レジスタの出力の中から任意に選ばれた複数のレジスタの出力との排他的論理和を排他的論理和素子１２−１−１〜１２−１−Ｐで得る。この排他的論理和出力をＬＦＳＲ１１−１の左端のレジスタ（ビットＬ−１）に入力に入力し、クロックの立上り（或いは立下り）のタイミングでＬＦＳＲ１１−１を構成するシフトレジスタを右へ一段シフトする。
【００２６】
シフトされた結果で排他的論理和素子１２−１−１〜１２−１−Ｐの出力値は新しい値としてＬＦＳＲ１１−１の左端のレジスタ（ビットＬ−１）に入力される。ＬＦＳＲ１１−１内の各レジスタ（ビット）列の値は順次異なるレジスタ（ビット）値が現れることになる。Ｋ個の加算器２１−１〜２１−Ｋには、ＬＦＳＲ１１−１〜ＬＦＳＲ１１−Ｍを構成する各シフトレジスタ内部の任意に選ばれた一つのレジスタからの出力が加算される。
【００２７】
例えば、２１−２には、ＬＦＳＲ１１−１内のレジスタ（ビット２）の出力とＬＦＳＲ１１−２内のレジスタ（ビットＬ−３）の出力と、途中段のＬＦＳＲの任意のレジスタ（ビット）及び最後のＬＦＳＲ−Ｍのレジスタ（ビット２）の出力が加算されて出力される。
【００２８】
加算器２１−１〜２１−Ｋの出力はそれぞれＮビットのシリアル−パラレル変換器２２−１〜２２−Ｋの左端のレジスタに入力され、それぞれＮビットのパラレル値の出力３１−１〜３１−Ｋとなる。
【００２９】
これらのシリアル−パラレル変換器２２−１〜２２−Ｋの出力３１−１〜３１−Ｋはそれぞれ次段のデジタルフィルタ６１に入力され、積分関数の伝達特性（Ｙ（Ｚ））をもって１／ｆゆらぎ信号に変換され、それぞれＮビットの１／ｆゆらぎ信号出力４１−１〜４１−Ｋとなる。
【００３０】
図４は図１に示したデジタルフィルタ６１の入力３１−１と出力４１−１を例としてグラフに表したものであり、入力３３１が図１の３１−１に、出力３４１が図１の４１−１に相当する。図１のデジタルフィルタ６１の伝達特性は基本的には積分関数に基づいている。
【００３１】
図４におけるデジタルフィルタの入力３３１はＮビットで表される値として入力され、その時系列Ｔｎ、Ｔｎ＋１、−−−−−Ｔｎ＋ｍに沿ってデジタルフィルタの伝達特性によって１／ｆゆらぎ信号に変換され、出力３４１となる。
【００３２】
図１及び図４では、Ｎビットの乱数出力をデジタルフィルタで１／ｆゆらぎに変換する例であるが、請求項３に係る図５は、図１の複数出力の乱数発生回路５１からシリアル−パラレル変換器２２−１〜２２−Ｋを省いた構成であり、複数出力の単一ビットのパルス長出力の乱数発生回路４５１と、請求項４に係る、単一ビットのパルス長としての乱数出力４３１−１〜４３１−Ｋを、パルス値である「０」と「１」を、「０」と「２＾Ｎ−１」に変換して処理するデジタルフィルタ４６１に入力し、その積分関数の伝達特性でもって、１／ｆゆらぎ信号に変換し、それぞれＮビットで表される出力４１−１〜４１−Ｋとなる。
【００３３】
図６は図５に示したデジタルフィルタ４６１の入力４３１−１と出力４１−１を例としてグラフに表したものであり、入力５３１が図５の４３１−１に、出力５５１が図５の４１−１に相当する。
【００３４】
図６のデジタルフィルタの入力５３１は、「０」と「１」だけの２値のパルスである。図５のデジタルフィルタ４６１の内部においてこの２値を、「１」の場合は、値２＾Ｎ−１、「０」の場合は値０に変換された値が図６の５４１である。
【００３５】
この５４１を真の入力として積分関数の伝達特性で処理し、１／ｆゆらぎ信号としての出力５５１を得る。この方法は図１の方式と同様の１／ｆゆらぎ信号出力が得られ、図１の方式に比べ、回路規模も縮小される利点がある。
【００３６】
図７は本発明を含むＬＥＤ照明用を例とした全体構成図である。この図７は４つの１／ｆゆらぎ信号を発生する例である。図７の左端に本発明である複数出力の乱数発生回路６１５、その出力６１１−１〜６１１−４はデジタルフィルタ６２５に入力され、１／ｆゆらぎの信号出力６２１−１〜６２１−４となる。
【００３７】
デジタルフィルタ６２５は先の図１と図５で説明したように、Ｎビットの値か、或いは「０」と「１」の２値のみのパルス信号の２種類の入力方式であり、そのどちらかの構造とする。
【００３８】
デジタルフィルタ６２５からの出力６２１−１〜６２１−４はそれぞれＮビット値であり、インターポーレータ６３５に入力される。
【００３９】
図７の複数出力の乱数発生回路６１５の出力６１１−１〜６１１−４、及びデジタルフィルタ６２５の出力６２１−１〜６２１−４の出力タイミングの周期はゆらぎ方の感覚的な仕様により外部から任意に調整されるが、長い周期を必要とする場合、その１周期到達後の急激な変化を和らげるために１周期内を等間隔で区分した細かいタイミングで１周期間の差分値を等間隔差分値で補完した出力である必要がある。
【００４０】
図８にて図７のインターポーレータ６３５の入力と出力を説明する。
図８は図７のインターポーレータ６３５の入力６２１−１と出力６３１−１を例としてグラフに表したものであり、入力７２１が図７の６２１−１に、出力７３１が図７の６３１−１に相当する。
【００４１】
図７のインターポーレータ６３５の入力６２１−１は、図８に示す７２１（Ｔｎ）、７２１（Ｔｎ＋１）〜７２１（Ｔｎ＋ｍ）はＴｎ、Ｔｎ＋１〜Ｔｎ＋ｍのタイミングで入力される。
【００４２】
この間を図８の例ではＴｎとＴｎ＋１の時間差を４等分し、出力７３１（Ｔｎ）、７３１（Ｔｎ＋１／４）、７３１（Ｔｎ＋２／４）、７３１（Ｔｎ＋３／４）、７３１（Ｔｎ＋１）をタイミングＴｎ、、Ｔｎ＋１／４、Ｔｎ＋２／４、Ｔｎ＋３／４、で出す。図８は一次関数補間の例であり、出力７３１（Ｔｎ＋１／４）と７３１（Ｔｎ＋２／４）の値の差は、出力７３１（Ｔｎ）と７３１（Ｔｎ＋１）の値の差の４分の１である。出力７３１（Ｔｎ＋１／４）〜７３１（Ｔｎ＋３／４）は順次この等分差で変化する。この出力補間機能によりゆらぎ信号の変化を滑らかにすることができる。
【００４３】
図７のインターポーレータ６３５の出力６３１−１〜６３１−４は図７の調整回路６４５に入力される。
調整回路６４５では、ゆらぎの振幅及び輝度の調整は外部から任意の値が設定され、それに対応する値になるようにデジタル演算が施され、出力６４１−１〜６４１−４となる。
【００４４】
図７の調整回路６４５の出力６４１−１〜６４１−４はそれぞれＮビットの値であり、パルス幅変調回路６５５に入力される。パルス幅変調回路６５５ではそれらの値をそれぞれパルス幅変調された出力６５１−１〜６５１−４に変換する。
【００４５】
パルス幅変調回路６５５の動作について図９で説明する。
図９は図７のパルス幅変調回路６５５の入力６４１−１と出力６５１−１を例としてグラフに表したものであり、入力８４１が図７の６４１−１に、出力８５１が図７の６５１−１に相当する。
入力８４１はＮビットの値であり、０〜２＾Ｎ−１の範囲の値で入力される。その変化のタイミングは図８に示すようにＴｎ〜Ｔｎ＋ｍのそれぞれの中間の時間的タイミングとし、入力８４１はＴｎ〜Ｔｎ＋ｍのそれぞれのタイミングで取り込まれるとする。
【００４６】
出力８５１は、「０」と「１」の２値のみのパルスであり、Ｔｎ〜Ｔｎ＋１、Ｔｎ＋１〜Ｔｎ＋２の区間を周期とする。これらの周期はどの区間においても任意の一定値とする。
図９における入力８４１（Ｔｎ）の値の取り得る範囲は、０〜２＾Ｎ−１であり、出力８５１（Ｔｎ）の値が周期区間Ｔｎ〜Ｔｎ＋１で「１」を占める時間は「数１」で表せる。
【００４７】
【数１】
【００４８】
区間Ｔｎ〜Ｔｎ＋１内の「１」値の占める時間８５１（Ｔｎ）が、図７のＬＥＤ６７５−１〜９７５−４を点灯させる時間に相当し、その時間は区間Ｔｎ〜Ｔｎ＋１内で最少（Ｔｎ＋１−Ｔｎ）／２＾Ｎ〜最大（Ｔｎ＋１−Ｔｎ）変化することになる。
【００４９】
図７のパルス幅変調回路６５５の出力６５１−１〜６５１−４が定電流駆動回路６６５に入力され、その電流出力６６１−１〜６６１−４がそれぞれＬＥＤ６７５−１〜９７５−４を上述の「数１」で定義される時間だけ周期的に点灯させる。
【００５０】
周期が人の目には認識できない程の短い時間の場合、上述の方法によって、周期的に異なる時間分だけＬＥＤを点灯させることで点灯の明るさをゆらぎとして変化させることができる。
【００５１】
このことにより、図７の複数出力の乱数発生回路６１５の出力６１１−１〜６１１−４は、デジタルフィルタ６２５、インターポーレータ６３５、調整回路６４５、パルス幅変調回路６５５、定電流駆動回路６６５を経由して、ＬＥＤ６７５−１〜６７５−４を１／ｆゆらぎで点灯させることができる。
【００５２】
請求項５は請求項１に係る複数段のＬＦＳＲで構成された複数出力の乱数発生回路において、図１の加算器２１−１〜２１−Ｋに入力される各ＬＦＳＲの任意のビットの位置を任意の時間差が生じる配置、例えば図１０に示すように、加算器２１−１にはＬＦＳＲ１１−１〜１１−ＭのそれぞれのビットＬ−１、加算器２１−２にはＬＦＳＲ１１−１〜１１−ＭのそれぞれのビットＬ−２と順次時系列的に一定時間遅延するビットを選び接続することで、出力３１−１〜３１−Ｋが時系列的に遅延するような連動を実現できる。つまり、複数のＬＥＤのそれぞれの点灯の明るさを時間差をもって変化させる効果を得る。
【００５３】
請求項６は請求項５に絡む複数の１／ｆゆらぎ信号発生回路の出力をもって、図７の定電流駆動回路６６５のそれぞれの電流出力６６１−１〜６６１−４に発光色の異なるＬＥＤを接続し、時間差連動したゆらぎでイルミネーションを行う技術である。
【発明の効果】
【００５４】
請求項１の記載の発明によれば、複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成された複数出力の乱数発生回路において、各ＬＦＳＲの任意のレジスタ（ビット）の値を複数の加算器で加算し、それぞれの加算器の出力をシリアル−パラレル変換器に入力し、パラレルビットの値として、複数の乱数値を同時に出力する乱数発生回路としているので、少数段数のＬＦＳＲによる乱数発生機構から多数の独立した乱数系列を得ることができる。
【００５５】
請求項２の記載の発明によれば、請求項１の複数の出力の乱数出力をそれぞれ単一ビットのパルス長として得る回路であり、請求項１の記載のパラレル出力化の為のシフトレジスタを必要とせず、請求項４の記載のデジタルフィルタと相まって回路規模を縮小できる効果がある。
【００５６】
請求項３の記載の発明によれば、請求項１記載の発明である複数出力の乱数発生回路と組合せて、複数のそれぞれ個別のゆらぎを発生する１／ｆゆらぎ信号を発生できる。
【００５７】
請求項４は請求項２記載の発明である複数の出力の乱数出力をそれぞれ単一ビットのパルス長として出力する回路と組み合わせて、複数のそれぞれ個別のゆらぎを発生する１／ｆゆらぎ信号を発生でき、請求項１記載の発明と請求項３記載の発明の組合せによる１／ｆゆらぎ信号発生回路よりも規模を縮小できる効果がある。
【００５８】
請求項５記載の発明によれば、平面基板或いは立体的ベースに並べられた白熱電球やＬＥＤ素子等の発光素子の光が平面的に或いは立体的に移動して見える“炎のゆらぎ”的な発光によるイルミネーション効果を作り出すことができる。
【００５９】
請求項６記載の発明によれば、異なる色の白熱電球やＬＥＤ素子等の発光素子の発光色のゆらぎによる組み合わせでイルミネーション効果を作り出すことができる。
【図面の簡単な説明】
【００６０】
【図１】本発明である複数出力が可能な１／ｆゆらぎ発生回路のブロック図である。
【図２】従来の技術としての単一段のＬＦＳＲによる１／ｆゆらぎ発生回路のブロック図である。
【図３】従来の技術としてのＧｏｌｄ系列による１／ｆゆらぎ発生回路のブロック図である。
【図４】デジタルフィルタの入出力を説明する為の図である。
【図５】単一ビットのパルス長としての乱数出力回路による１／ｆゆらぎ発生回路を説明する為のブロック図である。
【図６】単一ビットのパルス長を入力するデジタルフィルタの入出力を説明する為の図である。
【図７】本発明を適用したＬＥＤ照明の制御の一実施の形態を示すブロック図である。
【図８】図７のインターポーレータの入出力を説明する為の図である。
【図９】図７のパルス幅変調回路の入出力を説明する為の図である。
【図１０】複数の１／ｆゆらぎ信号が時系列的に遅延するような連動を実現する為の配線を説明する為のブロック図である。
【特許請求の範囲】
【請求項１】
複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲの任意のビットの値を複数の加算器で加算し、それぞれの加算器の出力を複数ビットのシフトレジスタに入力し、パラレルビットの値として、複数の乱数値を同時に出力する乱数発生回路。
【請求項２】
請求項１の複数の乱数出力がそれぞれの値に相応する単一ビットのパルス長出力として複数出力される乱数発生回路。
【請求項３】
請求項１の複数の乱数出力をそれぞれに対応する、積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生する回路。
【請求項４】
請求項２の複数の乱数出力がそれぞれの値に相応する単一ビットのパルス長出力に対応するために、パルスが値「０」の場合と値「１」の場合に任意にその値を特定のパラレルビットの値として変換し、その値をそれぞれ、積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生する回路。
【請求項５】
請求項１の複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲの任意のビットの位置を、複数の乱数出力に相関関係を持たせるように設定することにより、それぞれの出力に接続された白熱電球やＬＥＤ等の駆動回路を時間差連動で駆動し、平面基板上に平面に並べられた或いは立体的ベースの上に立体的に並べられた白熱電球やＬＥＤの光が平面的或いは立体的に移動する“炎のゆらぎ”的な発光によるイルミネーション効果を作り出す回路や機器。
【請求項６】
請求項５に係る複数の異なる１／ｆゆらぎ信号を出力することにより、それぞれの出力に異なる発光色の白熱電球やＬＥＤ等の発光素子を接続し、発光色のゆらぎによる組み合わせでイルミネーション効果を作り出す回路や機器。
【請求項１】
複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲの任意のビットの値を複数の加算器で加算し、それぞれの加算器の出力を複数ビットのシフトレジスタに入力し、パラレルビットの値として、複数の乱数値を同時に出力する乱数発生回路。
【請求項２】
請求項１の複数の乱数出力がそれぞれの値に相応する単一ビットのパルス長出力として複数出力される乱数発生回路。
【請求項３】
請求項１の複数の乱数出力をそれぞれに対応する、積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生する回路。
【請求項４】
請求項２の複数の乱数出力がそれぞれの値に相応する単一ビットのパルス長出力に対応するために、パルスが値「０」の場合と値「１」の場合に任意にその値を特定のパラレルビットの値として変換し、その値をそれぞれ、積分関数の伝達特性をもつ複数のデジタルフィルタに入力し、複数の個々異なる１／ｆゆらぎ信号を同時に発生する回路。
【請求項５】
請求項１の複数段のＬＦＳＲ（リニアフィードバックシフトレジスタ）で構成されたＧｏｌｄ系列の乱数発生回路において、各ＬＦＳＲの任意のビットの位置を、複数の乱数出力に相関関係を持たせるように設定することにより、それぞれの出力に接続された白熱電球やＬＥＤ等の駆動回路を時間差連動で駆動し、平面基板上に平面に並べられた或いは立体的ベースの上に立体的に並べられた白熱電球やＬＥＤの光が平面的或いは立体的に移動する“炎のゆらぎ”的な発光によるイルミネーション効果を作り出す回路や機器。
【請求項６】
請求項５に係る複数の異なる１／ｆゆらぎ信号を出力することにより、それぞれの出力に異なる発光色の白熱電球やＬＥＤ等の発光素子を接続し、発光色のゆらぎによる組み合わせでイルミネーション効果を作り出す回路や機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−９７５４５（Ｐ２０１１−９７５４５Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２６６７９４（Ｐ２００９−２６６７９４）
【出願日】平成２１年１１月２日（２００９．１１．２）
【出願人】（５０８３６６３６３）合同会社リーデ (1)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１１月２日（２００９．１１．２）
【出願人】（５０８３６６３６３）合同会社リーデ (1)
【Ｆターム（参考）】
[ Back to top ]